KR20210025567A - Electroluminescent display device - Google Patents

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KR20210025567A
KR20210025567A KR1020210026445A KR20210026445A KR20210025567A KR 20210025567 A KR20210025567 A KR 20210025567A KR 1020210026445 A KR1020210026445 A KR 1020210026445A KR 20210026445 A KR20210026445 A KR 20210026445A KR 20210025567 A KR20210025567 A KR 20210025567A
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display area
area
electrode
hole
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KR1020210026445A
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김수호
김상배
전준태
이용삼
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엘지디스플레이 주식회사
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Abstract

The present invention relates to an electroluminescent display device which comprises at least one crack prevention hole formed in at least one insulating film among the plurality of insulating films positioned in a non-display area, and a lower insulating film located under the at least one crack prevention hole and an upper insulating film located over the at least one crack prevention hole are in connect with each other through the at least one crack prevention hole. Therefore, damage to the electroluminescent display device can be minimized.

Description

전계 발광 표시 장치{ELECTROLUMINESCENT DISPLAY DEVICE}ELECTROLUMINESCENT DISPLAY DEVICE

본 발명은 전계 발광 표시 장치(Electroluminescent Display Device)에 관한 것으로서, 보다 구체적으로는 표시 장치의 제조시에 크랙이 많이 발생하는 표시영역의 외곽에 위치하는 패드영역 또는 이 패드영역을 포함한 비표시 영역에 라인 홀을 형성하여 단차부를 둠으로써 크랙의 발생을 최소화할 수 있는 전계 발광 표시 장치에 관한 것이다.The present invention relates to an electroluminescent display device, and more specifically, a pad area located outside a display area where a large number of cracks occur during manufacturing of the display device or a non-display area including the pad area. The present invention relates to an electroluminescent display device capable of minimizing the occurrence of cracks by forming a line hole to provide a stepped portion.

평판 디스플레이(FPD: Flat Panel Display) 중 하나인 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. 또한, 스스로 빛을 내는 자체 발광형이기 때문에 명암 대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(μs) 정도로 동화상 구형이 쉽고, 시야각의 제한이 없으며, 저온에서도 안정적이고, 직류 5 내지 15 V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.An organic light-emitting device, one of flat panel displays (FPD), has high luminance and low operating voltage characteristics. In addition, since it is a self-illuminating type that emits light by itself, the contrast ratio is large, it is possible to implement an ultra-thin display, and the response time is a few microseconds (μs). Also, it is stable, and it is driven with a low voltage of 5 to 15 V DC, so it is easy to manufacture and design a driving circuit.

또한, 상기 유기전계 발광소자의 제조공정은 증착(Deposition) 및 인캡슐레이션(encapsulation) 장비가 전부라고 할 수 있기 때문에 제조 공정이 매우 단순하다.In addition, since deposition and encapsulation equipment is all the manufacturing process of the organic electroluminescent device, the manufacturing process is very simple.

이러한 특성을 갖는 유기전계 발광소자는 크게 패시브 매트릭스 타입과 매트릭스 타입으로 나뉘어지는데, 패시브 매트릭스 방식에서는 주사선(scan line)과 신호선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하며, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인 수를 곱한 것만큼의 순간 휘도를 내야만 한다.Organic light emitting devices having such characteristics are largely divided into passive matrix type and matrix type. In the passive matrix method, the device is configured in a matrix form while the scan line and the signal line cross each other. Since scanning lines are sequentially driven according to time to drive, instantaneous luminance equal to the average luminance multiplied by the number of lines must be produced in order to display the required average luminance.

그러나, 액티브 매트릭스 방식에서는, 화소영역을 온(on)/오프(off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor; TFT)가 각 화소영역별로 위치하고, 이러한 스위칭 박막트랜지스터와 연결되며 구동 박막트랜지스터가 전원배선 및 유기전계 발광 다이오드와 연결되며, 각 화소영역별로 형성되고 있다.However, in the active matrix method, a thin film transistor (TFT), which is a switching element that turns on/off the pixel region, is positioned for each pixel region, is connected to the switching thin film transistor, and the driving thin film transistor is It is connected to the power wiring and the organic light emitting diode, and is formed for each pixel area.

이때, 상기 구동 박막트랜지스터와 연결된 제1 전극은 화소영역 단위로 온(on)/오프(off)되고, 상기 제1 전극과 대향하는 제2 전극은 공통전극의 역할을 함으로써 이들 두 전극 사이에 개재된 유기 발광층과 더불어 상기 유기전계 발광 다이오드를 이룬다.At this time, the first electrode connected to the driving thin film transistor is turned on/off for each pixel region, and the second electrode opposite to the first electrode serves as a common electrode, thereby interposed between these two electrodes. Together with the formed organic light emitting layer, the organic light emitting diode is formed.

이러한 특징을 갖는 액티브 매트릭스 방식에서는 화소영역에 인가되는 전압이 스토리지 커패시터(Cst)에 충전되어 있어, 그 다음 프레임(frame) 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선 수에 관계없이 한 화면동안 계속해서 구동한다.In the active matrix method having such a characteristic, the voltage applied to the pixel region is charged in the storage capacitor Cst, and the power is applied until the next frame signal is applied. It runs continuously for the duration of the screen.

따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점을 가지므로 최근에는 액티브 매트릭스 타입의 유기전계 발광소자가 주로 이용되고 있다.Accordingly, since the same luminance is displayed even when a low current is applied, an active matrix type organic light emitting device is mainly used in recent years because it has advantages of low power consumption, high definition, and large size.

이러한 관점에서, 종래기술에 따른 유기전계 발광장치에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.From this point of view, an organic light emitting device according to the prior art will be described with reference to FIGS. 1 and 2 as follows.

도 1은 종래기술에 따른 유기전계 발광장치를 개략적으로 도시한 평면도이다. 1 is a plan view schematically showing an organic light emitting device according to the prior art.

도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 유기전계 발광장치의 개략적인 단면도이다.FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1 and is a schematic cross-sectional view of an organic electroluminescent device according to the prior art.

도 1을 참조하면, 종래기술에 따른 유기전계 발광장치(10)는 기판(미도시)에 표시영역(AA)이 정의되어 있으며, 상기 표시영역(AA) 외측으로 패드영역를 구비한 비표시영역(미도시)이 정의되어 있으며, 상기 표시영역(AA)에는 게이트 배선(미도시)과 데이터 배선(미도시)에 의해 포획되는 영역으로 정의되는 다수의 화소영역(미도시)이 구비되어 있으며, 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)이 구비되어 있다.Referring to FIG. 1, in an organic light emitting device 10 according to the prior art, a display area AA is defined on a substrate (not shown), and a non-display area having a pad area outside the display area AA ( (Not shown) is defined, and a plurality of pixel areas (not shown) defined as areas captured by a gate line (not shown) and a data line (not shown) are provided in the display area AA. Power wiring (not shown) is provided parallel to the data wiring (not shown).

여기서, 상기 다수의 각 화소영역(미도시)에는 스위칭 박막트랜지스터(미도시, STr) 및 구동 박막트랜지스터(미도시, DTr)가 형성되어 있고, 상기 구동 박막트랜지스터(DTr)와 연결되어 있다.Here, a switching thin film transistor (not shown, STr) and a driving thin film transistor (not shown, DTr) are formed in each of the plurality of pixel regions (not shown), and are connected to the driving thin film transistor DTr.

종래기술에 따른 유기전계 발광장치(10)는 구동 박막트랜지스터(DTr)와 유기전계 발광소자(E)가 형성된 기판(미도시; 도 2의 11 참조)이 보호필름(미도시; 도 2의 47 참조)에 의해 인캡슐레이션화(encapsulation)되어 있다.In the organic light emitting device 10 according to the prior art, a substrate (not shown; see 11 in FIG. 2) on which the driving thin film transistor DTr and the organic light emitting device E are formed is provided with a protective film (not shown; 47 in FIG. 2 ). Reference) is encapsulated.

종래기술에 따른 유기전계 발광장치를 구체적으로 설명하면, 도 2에 도시된 바와 같이, 기판(11)에는 표시영역(AA)이 정의되어 있으며, 상기 표시영역 (AA) 외측으로 패드영역(PD)를 포함하는 비표시영역(미도시)이 정의되어 있으며, 상기 표시영역(AA)에는 게이트 배선(미도시)과 데이터 배선(미도시)에 의해 포획되는 영역으로 정의되는 다수의 화소영역(미도시이 구비되어 있으며, 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)이 구비되어 있다.When describing the organic light emitting device according to the prior art in detail, as shown in FIG. 2, a display area AA is defined on the substrate 11, and a pad area PD outside the display area AA. A non-display area (not shown) including a is defined, and a plurality of pixel areas (not shown) are defined as an area captured by a gate line (not shown) and a data line (not shown) in the display area AA. And a power line (not shown) in parallel with the data line (not shown).

여기서, 상기 유리 재질의 기판(11) 상에는 폴리이미드층(15)이 형성되어 있으며, 상기 폴리이미드층(15)와 기판(11) 사이에는 희생층(13)이 형성되어 있다.Here, a polyimide layer 15 is formed on the glass substrate 11, and a sacrificial layer 13 is formed between the polyimide layer 15 and the substrate 11.

상기 폴리이미드층(15) 상에는 절연물질 예를 들면 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 버퍼층(미도시)이 형성되어 있다. A buffer layer (not shown) made of an insulating material such as silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, is formed on the polyimide layer 15.

또한, 상기 버퍼층(미도시) 상부의 표시영역(AA) 내의 각 화소영역에는 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 대응하여 각각 순수 폴리실리콘으로 이루어지며, 그 중앙부는 채널을 이루는 채널 영역(19a) 그리고 상기 채널 영역 (19a) 양 측면으로 고농도의 불순물이 도핑된 소스영역(19b) 및 드레인 영역(19c)으로 구성된 활성층(19)이 형성되어 있다.In addition, each pixel area in the display area AA above the buffer layer (not shown) is made of pure polysilicon, respectively, corresponding to the driving area (not shown) and the switching area (not shown), and the central portion thereof is formed of a channel. An active layer 19 including a source region 19b and a drain region 19c doped with a high concentration of impurities is formed on both sides of the channel region 19a and the channel region 19a.

상기 활성층(19)을 포함한 버퍼층(미도시) 상에는 게이트 절연막(21)이 형성되어 있으며, 상기 게이트 절연막(21) 위로는 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 있어 상기 각 활성층(19)의 채널 영역(19a)에 대응하여 게이트 전극(23)이 형성되어 있다.A gate insulating layer 21 is formed on a buffer layer (not shown) including the active layer 19, and each of the active layers in the driving region (not shown) and the switching region (not shown) above the gate insulating layer 21 A gate electrode 23 is formed corresponding to the channel region 19a of (19).

또한, 상기 게이트 절연막(21) 위로는 상기 스위칭 영역(미도시)에 형성된 게이트 전극(23)과 연결되며 일 방향으로 연장하며 게이트 배선(미도시)이 형성되어 있다. Further, the gate insulating layer 21 is connected to the gate electrode 23 formed in the switching region (not shown), extends in one direction, and a gate wiring (not shown) is formed.

한편, 상기 게이트 전극(23)과 게이트 배선(미도시) 상부의 표시영역 전면에 는 층간 절연막(25)이 형성되어 있다. 이때, 상기 층간 절연막(25)과 그 하부의 게이트 절연막(21)에는 상기 각 활성층의 채널영역(19a) 양 측면에 위치한 상기 소스영역(19b) 및 드레인 영역(19c) 각각을 노출시키는 콘택홀들(미도시)이 구비되어 있다.Meanwhile, an interlayer insulating layer 25 is formed on the entire surface of the display area above the gate electrode 23 and the gate wiring (not shown). In this case, contact holes exposing each of the source region 19b and the drain region 19c located on both sides of the channel region 19a of each active layer in the interlayer insulating layer 25 and the gate insulating layer 21 below the interlayer insulating layer 25 (Not shown) is provided.

또한, 상기 콘택홀(미도시)을 포함하는 상기 층간절연막(25) 상부에는 게이트 배선(미도시)과 교차하며, 상기 화소영역을 정의하며 금속물질로 이루어진 데이터배선(미도시)과, 이와 이격하여 전원배선(미도시)이 형성되어 있다. 이때, 상기 전원배선(미도시)은 상기 게이트 배선(미도시)이 형성된 층, 즉 게이트 절연막 상에 상기 게이트 배선(미도시)과 이격하며 나란히 형성될 수도 있다.In addition, on the upper part of the interlayer insulating layer 25 including the contact hole (not shown), it intersects with a gate wiring (not shown), defines the pixel region, and a data line (not shown) made of a metal material, and is spaced apart therefrom. Thus, power wiring (not shown) is formed. In this case, the power wiring (not shown) may be formed in parallel with and spaced apart from the gate wiring (not shown) on a layer on which the gate wiring (not shown) is formed, that is, a gate insulating layer.

그리고, 상기 층간절연막(25) 위로 상기 각 구동영역(미도시) 및 스위칭 영역(미도시)에는 서로 이격하며 상기 콘택홀(미도시)을 통해 노출된 상기 소스영역 (19b) 및 드레인 영역(19c)과 각각 접촉하며 상기 데이터 배선(미도시)과 동일한 금속 물질로 이루어진 소스전극(27a) 및 드레인전극(27b)이 형성되어 있다. 이때, 상기 구동영역(미도시)에 순차적으로 적층된 상기 활성층(19)과 게이트 절연막(21) 및 게이트 전극(23)과 층간절연막(25)과 서로 이격하며 형성된 상기 소스전극 (27a) 및 드레인 전극(27b)은 구동 박막트랜지스터(미도시)를 이룬다.In addition, the source region 19b and the drain region 19c are spaced apart from each other in the driving region (not shown) and the switching region (not shown) above the interlayer insulating layer 25 and exposed through the contact hole (not shown). A source electrode 27a and a drain electrode 27b made of the same metal material as the data line (not shown) are formed in contact with each other. At this time, the active layer 19, the gate insulating layer 21, the gate electrode 23 and the interlayer insulating layer 25 are sequentially stacked in the driving region (not shown) and the source electrode 27a and the drain formed to be spaced apart from each other. The electrode 27b forms a driving thin film transistor (not shown).

한편, 상기 구동 박막트랜지스터(미도시) 및 스위칭 박막트랜지스터(미도시) 위로는 상기 구동 박막트랜지스터의 드레인 전극(27b)을 노출시키는 드레인 콘택홀 (미도시)을 갖는 제1 패시베이션막(31)과 평탄화막(33)이 형성되어 있다.Meanwhile, a first passivation film 31 having a drain contact hole (not shown) exposing the drain electrode 27b of the driving thin film transistor (not shown) above the driving thin film transistor (not shown) and the switching thin film transistor (not shown), and A planarization film 33 is formed.

또한, 상기 평탄화막(33) 위로는 상기 구동 박막트랜지스터(미도시)의 드레인 전극(27b)과 상기 드레인 콘택홀(미도시)을 통해 접촉되며, 각 화소영역 별로 분리된 형태를 가지는 제1 전극(35)이 형성되어 있다.In addition, a first electrode that is in contact with the drain electrode 27b of the driving thin film transistor (not shown) and the drain contact hole (not shown) on the planarization layer 33 and has a separate shape for each pixel region. (35) is formed.

그리고, 상기 제1 전극(35) 위로 각 화소영역을 분리 형성하는 화소 정의막 (37)이 형성되어 있다. 이때, 상기 화소 정의막(37)는 인접하는 화소영역들 사이에 배치되어 있다. In addition, a pixel defining layer 37 for separating each pixel region is formed on the first electrode 35. In this case, the pixel defining layer 37 is disposed between adjacent pixel regions.

상기 화소 정의막(37)으로 둘러싸인 각 화소영역 내의 상기 제1 전극(35) 위로는 각각 적, 녹 및 청색을 발광하는 발광층(미도시)으로 구성된 유기발광층(39)이 형성되어 있다. On the first electrode 35 in each pixel area surrounded by the pixel defining layer 37, an organic emission layer 39 including an emission layer (not shown) emitting red, green, and blue light is formed.

또한, 상기 유기발광층(39)과 상기 화소 정의막(37) 상부에는 상기 표시영역 (AA) 전면에 제2 전극(41)이 형성되어 있다. 이때, 상기 제1 전극(35)과 제2 전극 (41) 및 이들 두 전극(35, 41) 사이에 개재된 유기발광층(39)은 유기전계 발광소자(E)를 구성한다.In addition, a second electrode 41 is formed on the organic emission layer 39 and the pixel defining layer 37 on the entire surface of the display area AA. At this time, the first electrode 35 and the second electrode 41 and the organic light emitting layer 39 interposed between the two electrodes 35 and 41 constitute the organic light emitting device E.

상기 제2 전극(41)을 포함한 기판 전면에는 유기막(43)이 형성되고, 그 위에는 제2 패시베이션막(45)이 형성된다.An organic layer 43 is formed on the entire surface of the substrate including the second electrode 41, and a second passivation layer 45 is formed thereon.

그리고, 상기 제2 패시베이션막(45) 상에는 상기 유기전계 발광소자(E)의 인캡슐레이션 및 상부 투습을 방지하기 위한 보호 필름(barrier film) (47)과 대향하여 위치하게 되는데, 상기 기판(11)과 보호 필름(47) 사이에는 점착제(Press Senstive Adhesive; 이하 PSA라 침함) (미도시)가 공기층 없이 상기 기판(11) 및 보호필름(47)과 완전 밀착되어 개재되어 있으며, 상기 보호필름(47) 상부에는 편광판(53)이 배치된다. 이때, 상기 패시베이션막(39), 접착제(41) 및 보호필름(47)은 페이스 씰(face seal) 구조를 이룬다. In addition, the second passivation layer 45 is positioned opposite to a barrier film 47 for preventing encapsulation of the organic light emitting device E and upper moisture permeation, and the substrate 11 ) And the protective film 47, a pressure sensitive adhesive (hereinafter referred to as PSA) (not shown) is completely in close contact with and interposed with the substrate 11 and the protective film 47 without an air layer, and the protective film ( 47) A polarizing plate 53 is disposed on the upper part. At this time, the passivation film 39, the adhesive 41, and the protective film 47 form a face seal structure.

이렇게 점착제(미도시)에 의해 상기 기판(11)과 보호필름(barrier film) (47)이 고정되어 패널 상태를 이룸으로써 종래기술에 따른 유기전계 발광장치(10)가 구성된다. In this way, the substrate 11 and the barrier film 47 are fixed by an adhesive (not shown) to form a panel state, thereby configuring the organic electroluminescent device 10 according to the prior art.

상기 구성으로 이루어진 유기전계 발광장치(10)를 플라스틱 유기전계 발광장치로 만들기 위해, 먼저 상기 유기전계 발광장치(10)의 기판(11) 배면을 세정하고, 이어 레이저 조사를 통해 상기 기판(11)과 폴리이미드층(15) 사이에 개재된 희생층 (13)이 열에 의해 분리되도록 하여 상기 기판(11)을 상기 유기전계 발광장치 (10)로부터 박리시킨다.In order to make the organic electroluminescent device 10 having the above-described configuration into a plastic organic electroluminescent device, first, the back surface of the substrate 11 of the organic electroluminescent device 10 is cleaned, and then the substrate 11 is irradiated with a laser. The sacrificial layer 13 interposed between the polyimide layer 15 and the polyimide layer 15 is separated by heat, so that the substrate 11 is peeled off from the organic electroluminescent device 10.

그 다음, 상기 분리된 유기전계 발광장치(10)의 폴리이미드층(15) 표면에 백플레이트(Back Plate; 미도시)를 라미네이션(Lamination)화하여 플라스틱 유기전계 발광장치를 형성하게 된다.Then, a back plate (not shown) is laminated on the surface of the polyimide layer 15 of the separated organic light emitting device 10 to form a plastic organic light emitting device.

그러나, 종래기술에 따른 플라스틱 유기전계 발광장치를 제조하기 위해 상기 기판(10)을 상기 유기전계 발광장치(10)로부터 박리 공정을 진행시에, 상기 유기전계 발광장치(10)를 구성하는 보호필름(47), 편광판(53) 및 박막트랜지스터부의 자체 스트레스(stress)에 의해 유기전계 발광장치(10)가 휘어지게 된다.However, in order to manufacture a plastic organic electroluminescent device according to the prior art, when the substrate 10 is peeled from the organic electroluminescent device 10, a protective film constituting the organic electroluminescent device 10 is performed. (47) The organic light emitting device 10 is bent due to the self-stress of the polarizing plate 53 and the thin film transistor unit.

도 3은 종래기술에 따른 유기전계 발광장치의 개략적인 사시도로서, 유기전계 발광장치의 패드영역으로부터의 크랙이 전달되어 유기전계 발광장치의 비틀림 (Curl) 현상이 발생한 것을 개략적으로 도시한 도면이다.FIG. 3 is a schematic perspective view of an organic electroluminescent device according to the prior art, and schematically shows that a crack is transmitted from a pad area of the organic electroluminescent device and a curl phenomenon occurs in the organic electroluminescent device.

도 3에 도시된 바와 같이, 이후에 기판(11)이 박리된 폴리이미드층(15) 표면에 백 플레이트(Back Plate; 미도시)를 라미네이션화 하는 공정 진행시에, 휘어짐 및 펴짐의 반복으로 취약 영역, 예를 들어 인쇄회로기판(FPCB)이 연결되는 패드영역 (PD)에서의 크랙(C)이 발생되어, 이 크랙(C)이 장치 내부의 박막트랜지스터부에까지 전이됨으로써 유기전계 발광장치의 불량을 초래하게 된다. 특히, 기판 제거 후 패드영역(PD)를 구성하고 있는 층들 대부분이 무기막으로 이루어져 있으며, 폴리이미드층(15)의 경우도 파손(Brittle) 정도가 커서 크랙 발생에 매우 취약한 구조이다. As shown in FIG. 3, during the process of laminating a back plate (not shown) on the surface of the polyimide layer 15 from which the substrate 11 is removed, it is vulnerable due to repeated bending and unfolding. A crack (C) occurs in the area, for example, the pad area (PD) to which the printed circuit board (FPCB) is connected, and the crack (C) is transferred to the thin film transistor unit inside the device, resulting in a defect in the organic electroluminescent device. Will result. In particular, most of the layers constituting the pad area PD after the substrate is removed is made of an inorganic film, and the polyimide layer 15 has a structure that is very susceptible to cracking due to a high degree of brittle.

따라서, 종래기술에 따른 플라스틱 유기전계 발광장치 제조시에 휘어짐 및 펴짐의 반복으로 취약 영역인 인쇄회로기판(FPCB)이 연결되는 패드영역(PD)에서의 크랙(C)이 발생되어, 이 크랙(C)이 장치 내부의 박막 트랜지스터에까지 전이됨으로써 유기전계 발광장치의 불량을 초래하게 된다.Therefore, when the plastic organic light emitting device according to the prior art is manufactured, a crack C is generated in the pad area PD to which the printed circuit board FPCB, which is a weak area, is connected due to repeated bending and unfolding. C) is transferred to the thin film transistor inside the device, resulting in a defect in the organic light emitting device.

또한, 이렇게 발생하는 크랙은 이후 공정을 거치면서 성장하게 되고 패널의 신호 배선(signal line)까지 간섭을 유발하여 구동 불량 및 기타 화면 이상의 불량으로 나타나게 된다.In addition, the cracks generated in this way grow through subsequent processes and cause interference to signal lines of the panel, resulting in poor driving and other screen abnormalities.

본 발명은 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 표시 장치의 제조시에 휘어짐 및 펴짐의 반복으로 취약 영역인 인쇄회로기판(FPCB)이 연결되는 패드영역(PD), 또는 이 패드영역을 포함한 비표시 영역에 위치하는 다수의 무기막 표면에 라인 홀패턴을 형성하여 크랙의 경로를 우회시켜 장치 내부로 전이되지 않도록 함으로써 전계 발광 표시 장치에 대한 데미지를 최소화할 수 있는 전계 발광 표시 장치 및 그 제조방법을 제공함에 있다.The present invention is to solve the problems of the prior art, and an object of the present invention is a pad area PD to which a printed circuit board (FPCB), which is a weak area due to repeated bending and unfolding, is connected during manufacture of a display device, or An electroluminescent display that minimizes damage to the electroluminescent display device by forming a line hole pattern on the surface of a plurality of inorganic films located in the non-display area including the pad area to bypass the path of the crack and prevent it from being transferred to the inside of the device. It is to provide an apparatus and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 전계 발광 표시장치는, 다수의 화소영역을 포함하는 표시영역과, 상기 표시영역 외측에 위치되고 상기 표시영역의 변들보다 더 짧은 변들을 갖는 비표시영역과, 상기 비표시영역에 위치하고, 상기 표시영역을 따라 배치되며, 상기 비표시영역의 단변에 인접하도록 연장된 크랙 방지 홀을 포함할 수 있다.An electroluminescent display device according to the present invention for achieving the above object includes a display area including a plurality of pixel areas, and a non-display area located outside the display area and having sides shorter than sides of the display area. And, a crack prevention hole positioned in the non-display area, disposed along the display area, and extending to be adjacent to a short side of the non-display area.

여기서, 상기 크랙 방지 홀은 절곡부 및 직선부를 가질 수 있다.Here, the crack prevention hole may have a bent portion and a straight portion.

상기 비표시영역은 상기 단변보다 큰 장변을 갖는 제1 영역과 상기 단변을 갖는 제2 영역을 구비하고, 상기 크랙 방지 홀의 상기 절곡부는 상기 제1 영역이 상기 제2 영역에 접하는 코너부일 수 있다.The non-display area may include a first area having a longer side than the short side and a second area having the short side, and the bent portion of the crack prevention hole may be a corner portion in which the first area contacts the second area.

상기 비표시영역의 패드 영역에 연결되는 플렉서블 인쇄 회로 기판을 더 포함할 수 있다.A flexible printed circuit board connected to the pad area of the non-display area may further be included.

상기 플렉서블 인쇄 회로 기판은 상기 크랙 방지 홀에 중첩될 수 있다.The flexible printed circuit board may overlap the crack prevention hole.

기판상에 형성되는 상기 표시영역 및 상기 비표시영역은 버퍼층, 게이트 절연막, 층간 절연막, 평탄화막, 및 하부 페시베이션막을 구비하고, 상기 크랙 방지 홀은 상기 비표시영역에서 상기 층간 절연막이 제거된 홀이고, 상기 하부 하부 페시베이션막은 상기 크랙 방지 홀상에 위치할 수 있다.The display area and the non-display area formed on the substrate include a buffer layer, a gate insulating layer, an interlayer insulating layer, a planarization layer, and a lower passivation layer, and the crack prevention hole is a hole from which the interlayer insulating layer is removed from the non-display area. And the lower lower passivation layer may be located on the crack prevention hole.

상기 크랙 방지 홀은 상기 패드영역의 주변부에 위치하는 트리밍 라인(Trimming line)을 감싸는 절곡부를 갖는 제1 홀 패턴과, 상기 제1 홀 패턴으로부터 연장되어 상기 비표시영영에 상기 표시영역을 감싸는 직선부를 갖는 제2 홀 패턴을 구비할 수 있다.The crack prevention hole includes a first hole pattern having a bent portion surrounding a trimming line positioned at the periphery of the pad area, and a straight portion extending from the first hole pattern and surrounding the display area in the non-display area. A second hole pattern may be provided.

상기 크랙 방지 홀 하측의 어느 절연막은 상기 크랙 방지 홀 상측의 다른 어느 절연막과 접촉되고 상기 크랙 방지 홀에 채워질 수 있다.Any insulating layer below the crack prevention hole may contact any other insulating layer above the crack prevention hole and fill the crack prevention hole.

본 발명에 따른 전계 발광 표시 장치 및 그 제조방법은 표시 장치 제조시에 휘어짐 및 펴짐의 반복으로 인해 취약 영역인 인쇄회로기판(FPCB)이 연결되는 패드영역(PD), 또는 이 패드영역을 포함한 비표시 영역에 위치하는 다수의 무기막, 즉 게이트 절연막, 층간 절연막 또는 패시베이션막 표면에 라인 홀패턴들을 형성하여 크랙의 경로를 우회시켜 장치 내부로 전이되지 않도록 함으로써 전계 발광 표시 장치에 대한 데미지를 최소화할 수 있다.The electroluminescent display device and its manufacturing method according to the present invention include a pad area PD to which a printed circuit board (FPCB), which is a weak area due to repetition of bending and unfolding during manufacturing of the display device, is connected, or a ratio including the pad area. By forming line hole patterns on the surface of a plurality of inorganic films located in the display area, i.e., the gate insulating film, interlayer insulating film, or passivation film, the path of the crack is bypassed to prevent the transition to the inside of the device, thereby minimizing damage to the electroluminescent display device. I can.

특히, 스크라이브 라인(Scribe Line)에 인접한 위크 포인트(weak point)에 다수의 라인홀 패턴을 형성함으로써 크랙 발생시에 상기 위크 포인트에서의 선 파괴 및 크랙의 진로를 우회시킴으로써 임계 포인트(Critical point)인 패널 배선 크랙을 방지할 수 있다.In particular, by forming a plurality of line hole patterns at the weak point adjacent to the scribe line, when a crack occurs, the panel is a critical point by bypassing the path of line breakage and crack at the weak point. It can prevent wiring cracks.

또한, 본 발명에 따른 전계 발광 표시 장치 및 그 제조방법은, 표시 장치 제조시에 패널의 패드영역의 상면 및 하면 가장자리부에 정의된 트리밍 라인(Chamfering Line)에 챔퍼링 커팅(trimming cutting)이 이루어지게 되는데, 상기 패드영역의 상면 및 하면 가장자리부에 상기 트리밍 라인을 둘러싸는 곡선 홀 패턴을 형성하여 절단된 트리밍 라인으로부터 크랙(Crack)이 패널 (Panel) 내부로 침투되는 것을 방지하기 위해 우회 단차를 형성해 줌으로써, 상기 패드영역의 상면 및 하면 가장자리부로부터 크랙(Crack)이 표시영역으로 전달되는 것이 방지된다.In addition, in the electroluminescent display device and its manufacturing method according to the present invention, when the display device is manufactured, a chamfering cutting is performed on a trimming line defined at the top and bottom edges of the pad area of the panel. In order to prevent cracks from penetrating into the panel by forming a curved hole pattern surrounding the trimming line at the upper and lower edges of the pad area, a bypass step is provided. By forming the pad area, cracks are prevented from being transferred to the display area from the edges of the upper and lower surfaces of the pad area.

그리고, 본 발명에 따른 전계 발광 표시 장치 및 그 제조방법은, 표시 장치 제조시에 패드영역의 상면 및 하면 가장자리부 이외에 상기 패널의 패드영역의 반대편에 위치하는 비표시영역의 상면 및 하면 가장자리부에 정의된 트리밍 라인(Trimming line)에도 챔퍼링 커팅(trimming cutting)이 이루어지게 되는데, 상기 비표시영역에 상기 패드영역의 곡선 홀 패턴으로부터 연장되어 표시영역을 둘러싸도록 라인홀 패턴을 상기 곡선 홀 패턴과 일체로 형성하여 절단된 비표시영역의 트리밍 라인으로부터 크랙(Crack)이 패널(Panel) 내부로 침투되는 것을 방지하기 위한 우회 단차를 형성해 줌으로써, 상기 비표시영역의 트리밍 라인으로부터 크랙(Crack)이 표시영역으로 전달되는 것이 방지된다.In addition, the electroluminescent display device and its manufacturing method according to the present invention include upper and lower edges of the non-display area located opposite the pad area of the panel in addition to the upper and lower edges of the pad area when the display device is manufactured. Chamfering cutting is also performed on the defined trimming line, and a line hole pattern is formed with the curved hole pattern so as to extend from the curved hole pattern of the pad area in the non-display area to surround the display area. Cracks are displayed from the trimming line of the non-display area by forming a bypass step to prevent cracks from penetrating into the panel from the trimming line of the non-display area formed integrally. It is prevented from being transmitted to the area.

도 1은 종래기술에 따른 유기전계 발광장치를 개략적으로 도시한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 유기전계 발광장치의 개략적인 단면도이다.
도 3은 종래기술에 따른 유기전계 발광장치의 개략적인 사시도로서, 유기전계 발광장치의 패드영역으로부터의 크랙이 전달되어 유기전계 발광장치의 비틀림 (Curl) 현상이 발생한 것을 개략적으로 도시한 도면이다.
도 4는 본 발명에 따른 전계 발광 표시 장치를 개략적으로 도시한 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 전계 발광 표시 장치의 개략적인 단면도이다.
도 6은 본 발명에 따른 전계 발광 표시 장치의 패드 영역을 확대 도시한 개략적인 단면도이다.
도 7a 내지 7s는 본 발명에 따른 전계 발광 표시 장치의 제조공정 단면도들이다.
도 8은 본 발명에 따른 전계 발광 표시 장치의 개략적인 사시도이다.
도 9는 본 발명에 따른 전계 발광 표시 장치의 패드영역을 개략적으로 도시한 확대 평면도로서, 크랙이 다수의 라인홀패턴을 따라 진로가 우회되는 상태를 개략적으로 보여 주는 평면도이다.
도 10은 본 발명에 따른 전계 발광 표시 장치의 패드영역의 라인홀패턴의 다른 실시 예를 개략적으로 도시한 사시도이다.
도 11은 본 발명에 따른 전계 발광 표시 장치의 라인홀 패턴의 또 다른 실시 예를 개략적으로 도시한 사시도이다.
1 is a plan view schematically showing an organic light emitting device according to the prior art.
FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1 and is a schematic cross-sectional view of an organic electroluminescent device according to the prior art.
FIG. 3 is a schematic perspective view of an organic electroluminescent device according to the prior art, and schematically shows that a crack is transmitted from a pad area of the organic electroluminescent device and a curl phenomenon occurs in the organic electroluminescent device.
4 is a plan view schematically illustrating an electroluminescent display device according to the present invention.
5 is a cross-sectional view taken along line V-V of FIG. 4 and is a schematic cross-sectional view of an electroluminescent display device according to the present invention.
6 is a schematic cross-sectional view illustrating an enlarged pad area of an EL display device according to the present invention.
7A to 7S are cross-sectional views illustrating a manufacturing process of an electroluminescent display device according to the present invention.
8 is a schematic perspective view of an electroluminescent display device according to the present invention.
9 is an enlarged plan view schematically illustrating a pad area of an electroluminescent display device according to the present invention, and is a plan view schematically illustrating a state in which a path is bypassed along a plurality of line hole patterns of cracks.
10 is a perspective view schematically illustrating another embodiment of a line hole pattern in a pad area of an EL display device according to the present invention.
11 is a perspective view schematically illustrating another embodiment of a line hole pattern of an electroluminescent display device according to the present invention.

이하, 본 발명의 바람직한 실시 예에 따른 전계 발광 표시 장치에 대해 상세히 설명한다.Hereinafter, an electroluminescent display device according to an exemplary embodiment of the present invention will be described in detail.

본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다. 본 발명의 상세한 설명에 앞서, 동일한 구성요소에 대해서는 다른 도면상에 표시되더라도 가능한 동일한 부호로 표시되며, 공지된 구성에 대해서는 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 구체적인 설명은 생략하기로 함에 유의한다.The configuration of the present invention and its effect will be clearly understood through the detailed description below. Note that prior to the detailed description of the present invention, the same components are denoted by the same reference numerals as possible even if they are displayed on different drawings, and a detailed description will be omitted when it is determined that the gist of the present invention may be obscure for known configurations. do.

본 발명에 따른 전계 발광 표시 장치는 발광된 빛의 투과 방향에 따라 상부 발광방식(top emission type)과 하부 발광방식(bottom emission type)으로 나뉘게 되는데, 이하 본 발명에서는 하부 발광방식을 일례로 설명하도록 하겠다.The electroluminescent display device according to the present invention is divided into a top emission type and a bottom emission type according to the transmission direction of the emitted light. Hereinafter, in the present invention, the bottom emission type will be described as an example. would.

본 발명의 바람직한 실시 예에 따른 전계 발광 표시 장치에 대해 첨부된 도면을 참조하여 상세히 설명한다.An electroluminescent display device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 전계 발광 표시 장치를 개략적으로 도시한 평면도이다. 4 is a plan view schematically illustrating an electroluminescent display device according to the present invention.

도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 전계 발광 표시 장치의 개략적인 단면도이다.5 is a cross-sectional view taken along line V-V of FIG. 4 and is a schematic cross-sectional view of an electroluminescent display device according to the present invention.

도 6은 본 발명에 따른 전계 발광 표시 장치의 패드 영역을 확대 도시한 개략적인 단면도이다.6 is a schematic cross-sectional view illustrating an enlarged pad area of an EL display device according to the present invention.

도 4를 참조하면, 본 발명에 따른 전계 발광 표시 장치는 구동 박막트랜지스터(미도시, DTr)와 유기전계 발광소자(E)가 형성된 기판(101)이 보호필름 (151)에 의해 인캡슐레이션화(encapsulation)되어 있다.Referring to FIG. 4, in the electroluminescent display device according to the present invention, a substrate 101 on which a driving thin film transistor (not shown, DTr) and an organic electroluminescent device E is formed is encapsulated by a protective film 151. (encapsulation).

본 발명에 따른 전계 발광 표시 장치를 구체적으로 설명하면, 도 4 및 5에 도시된 바와 같이, 유리 재질의 기판(101)에는 표시영역(AA)이 정의되어 있으며, 상기 표시영역(AA) 외측으로 패드영역(PD)을 포함하는 비표시영역(NA)이 정의되어 있으며, 상기 표시영역(AA)에는 게이트 배선(미도시)과 데이터 배선(미도시)에 의해 포획되는 영역으로 정의되는 다수의 화소영역(미도시)이 구비되어 있으며, 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)이 구비되어 있다.When describing the electroluminescent display device according to the present invention in detail, as shown in FIGS. 4 and 5, a display area AA is defined on a substrate 101 made of a glass material, and outside the display area AA. A non-display area NA including a pad area PD is defined, and a plurality of pixels defined as an area captured by a gate line (not shown) and a data line (not shown) in the display area AA An area (not shown) is provided, and a power line (not shown) is provided in parallel with the data line (not shown).

여기서, 상기 유리 재질의 기판(101)은 유기전계 발광장치 제조 이후에 박리되고, 박리된 부분에는 플라스틱한 백 플레이트(미도시, 도 7s의 161 참조)가 라미네이션(Lamination)되는데, 상기 백 플레이트(161)는 전계 발광 표시 장치가 종이처럼 휘어져도 표시 성능을 그대로 유지할 수 있도록 유연한 특성을 갖는 플라스틱(flexible) 유리기판이나 플라스틱 재질로 이루어진다.Here, the glass substrate 101 is peeled off after manufacturing the organic light emitting device, and a plastic back plate (not shown, see 161 in FIG. 7S) is laminated on the peeled portion. Reference numeral 161 is made of a flexible glass substrate or plastic material having a flexible characteristic so that display performance can be maintained as it is even if the electroluminescent display device is bent like paper.

또한, 상기 기판(101) 상에는 유기 물질인 폴리이미드층(Polyimide Layer; 105)이 형성되고, 상기 폴리이미드층(105) 상에는 무기 절연물질 예를 들면 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 다수 층 구조로 이루어진 버퍼층(107)이 형성되어 있다. 이때, 상기 버퍼층(107)을 후속 공정에서 형성되는 활성층(109) 하부에 형성하는 이유는 상기 활성층(109)의 결정화시에 상기 기판(101)의 내부로부터 나오는 알칼리 이온의 방출에 의한 상기 활성층(109)의 특성 저하를 방지하기 위함이다.In addition, a polyimide layer 105, which is an organic material, is formed on the substrate 101, and an inorganic insulating material such as silicon oxide (SiO2) or silicon nitride, which is an inorganic insulating material, is formed on the polyimide layer 105. A buffer layer 107 having a multi-layer structure made of (SiNx) is formed. At this time, the reason for forming the buffer layer 107 under the active layer 109 formed in a subsequent process is that the active layer ( This is to prevent the deterioration of the characteristics of 109).

상기 기판(101)과 상기 폴리이미드층(105) 사이에는 비정질 실리콘 또는 질화 실리콘(SiNx)으로 이루어진 희생층(103)이 형성되어 있는데, 상기 희생층 (103)은 유기전계 발광장치 제조 이후에 레이저 조사 공정을 통해 상기 기판(101)을 상기 폴리이미드층(105)으로부터 박리가 용이하게 이루어지도록 하는 역할을 담당한다.A sacrificial layer 103 made of amorphous silicon or silicon nitride (SiNx) is formed between the substrate 101 and the polyimide layer 105, and the sacrificial layer 103 is formed by laser It plays a role of making it easier to peel the substrate 101 from the polyimide layer 105 through an irradiation process.

그리고, 상기 버퍼층(107) 상부의 표시영역(AA) 내의 각 화소영역(미도시)에는 구동 영역(미도시) 및 스위칭 영역(미도시)에 대응하여 각각 순수 폴리실리콘으로 이루어지며, 그 중앙부는 채널을 이루는 채널영역(109a) 그리고 상기 채널영역 (109a) 양 측면으로 고농도의 불순물이 도핑된 소스영역(109b) 및 드레인 영역 (109c)으로 구성된 활성층(109)이 형성되어 있다.In addition, each pixel area (not shown) in the display area AA above the buffer layer 107 is made of pure polysilicon corresponding to a driving area (not shown) and a switching area (not shown), and the central portion thereof An active layer 109 comprising a channel region 109a constituting a channel and a source region 109b and a drain region 109c doped with a high concentration of impurities are formed on both sides of the channel region 109a.

상기 활성층(109)을 포함한 버퍼층(107) 상에는 게이트 절연막(113)이 형성되어 있으며, 상기 게이트 절연막(113) 위로는 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 있어 상기 각 활성층(109)의 채널영역(109a)에 대응하여 게이트 전극(115a)이 형성되어 있다. 이때, 상기 패드 영역(PD)에 위치하는 상기 게이트 절연막(113)에는 적어도 하나 이상의 라인홀패턴(Line Hole Pattern; 미도시)이 패드영역의 장변 방향, 즉 표시영역(AA)에 대향하여 형성될 수 있다.A gate insulating layer 113 is formed on the buffer layer 107 including the active layer 109, and the respective active layers (not shown) in the driving region (not shown) and the switching region (not shown) are above the gate insulating layer 113. A gate electrode 115a is formed corresponding to the channel region 109a of 109. At this time, at least one line hole pattern (not shown) is formed on the gate insulating layer 113 located in the pad area PD in the direction of the long side of the pad area, that is, facing the display area AA. I can.

또한, 상기 게이트 절연막(113) 위로는 상기 스위칭 영역(미도시)에 형성된 게이트 전극(115a)과 연결되며 일 방향으로 연장하며 게이트 배선(미도시)이 형성되어 있다. 이때, 상기 게이트 전극(115a)과 게이트 배선(미도시)은 저저항 특성을 갖는 제1 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 가질 수도 있으며, 또는 둘 이상의 상기 제1 금속물질로 이루어짐으로써 이중 층 또는 삼중 층 구조를 가질 수도 있다. 도면에 있어서는 상기 게이트 전극(115a)과 게이트 배선(미도시)이 단일 층 구조를 갖는 것을 일례로 도시하였다.Further, the gate insulating layer 113 is connected to the gate electrode 115a formed in the switching region (not shown), extends in one direction, and a gate wiring (not shown) is formed. At this time, the gate electrode 115a and the gate wiring (not shown) are a first metal material having a low resistance characteristic, for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum ( Mo) or MoTi may have a single layer structure, or may have a double layer or triple layer structure by being made of two or more of the first metal materials. In the drawing, the gate electrode 115a and the gate wiring (not shown) have a single layer structure as an example.

한편, 상기 게이트 전극(115a)과 게이트 배선(미도시)을 포함한 기판의 표시영역 전면에 절연물질, 예를 들어 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 층간 절연막(121)이 형성되어 있다. 이때, 상기 층간 절연막(121)과 그 하부의 게이트 절연막(113)에는 상기 활성층(109)의 채널영역(109a) 양 측면에 위치한 상기 소스영역(109b) 및 드레인 영역(109c) 각 각을 노출시키는 활성층 콘택홀(미도시)이 구비되어 있다. Meanwhile, an interlayer insulating layer 121 made of an insulating material, for example, silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, on the entire surface of the display area of the substrate including the gate electrode 115a and the gate wiring (not shown). ) Is formed. In this case, each of the source region 109b and the drain region 109c located on both sides of the channel region 109a of the active layer 109 is exposed to the interlayer insulating layer 121 and the gate insulating layer 113 below the interlayer insulating layer 121. An active layer contact hole (not shown) is provided.

또한, 상기 패드영역(PD)에 위치하는 상기 층간 절연막(121)에는 적어도 하나 이상의 제1 라인홀패턴(125c)이 형성되어 있다. 이때, 상기 제1 라인홀패턴 (125c)은 패드영역(PD)의 장변 방향, 즉 표시영역(AA)에 대향하여 형성되어 있다.In addition, at least one or more first line hole patterns 125c are formed in the interlayer insulating layer 121 positioned in the pad region PD. In this case, the first line hole pattern 125c is formed in the long side direction of the pad area PD, that is, to face the display area AA.

그리고, 상기 활성층 콘택홀(미도시)을 포함하는 상기 층간 절연막(121) 상부에는 상기 게이트 배선(미도시)과 교차하며, 상기 화소영역(미도시)을 정의하며 제2 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi), 크롬(Cr), 티타늄(Ti) 중 어느 하나 또는 둘 이상의 물질로서 이루어진 데이터배선(미도시)과, 이와 이격하여 전원배선(미도시)이 형성되어 있다. 이때, 상기 전원배선(미도시)은 상기 게이트 배선(미도시)이 형성된 층, 즉 게이트 절연막(113) 상에 상기 게이트 배선(미도시)과 이격되어 나란히 형성될 수도 있다.In addition, an upper portion of the interlayer insulating layer 121 including the active layer contact hole (not shown) crosses the gate wiring (not shown), defines the pixel region (not shown), and a second metal material, for example, Data wiring made of any one or two or more of aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), molitanium (MoTi), chromium (Cr), titanium (Ti) (Not shown) and power wiring (not shown) are formed spaced apart from this. In this case, the power wiring (not shown) may be formed in parallel with the gate wiring (not shown) on the layer on which the gate wiring (not shown) is formed, that is, on the gate insulating layer 113.

더욱이, 상기 층간 절연막(121) 상의 각 구동영역(미도시) 및 스위칭 영역(미도시)에는 서로 이격하며 상기 활성층 콘택홀(미도시)을 통해 노출된 상기 소스영역(109b) 및 드레인 영역(109c)과 각각 접촉하며 상기 데이터 배선(미도시)과 동일한 제2 금속물질로 이루어진 소스전극(127a) 및 드레인 전극(127b)이 형성되어 있다. 이때, 상기 구동영역(미도시)에 순차적으로 적층된 상기 활성층(109)과 게이트 절연막(113) 및 게이트 전극(115a)과 층간 절연막(121)과 서로 이격하며 형성된 상기 소스전극(127a) 및 드레인 전극(127b)은 구동 박막 트랜지스터(미도시, DTr)를 구성한다.Further, the source region 109b and the drain region 109c are spaced apart from each other in the driving region (not shown) and the switching region (not shown) on the interlayer insulating layer 121 and exposed through the active layer contact hole (not shown). A source electrode 127a and a drain electrode 127b made of the same second metal material as the data line (not shown) are formed in contact with each other. At this time, the source electrode 127a and the drain formed spaced apart from each other from the active layer 109, the gate insulating layer 113, the gate electrode 115a, and the interlayer insulating layer 121 sequentially stacked in the driving region (not shown). The electrode 127b constitutes a driving thin film transistor (not shown, DTr).

한편, 도면에 있어서는 상기 데이터배선(미도시)과 소스전극(127a) 및 드레인 전극(127b)은 모두 단일 층 구조를 갖는 것을 일례로 나타내고 있지만, 이들 구성 요소는 이중 층 또는 삼중 층 구조를 이룰 수도 있다.Meanwhile, in the drawings, the data wiring (not shown) and the source electrode 127a and the drain electrode 127b all have a single layer structure, but these components may have a double layer or triple layer structure. have.

이때, 도면에는 도시하지 않았지만, 상기 구동 박막 트랜지스터(DTr)와 동일한 적층 구조를 갖는 스위칭 박막 트랜지스터(미도시) 또한 상기 스위칭 영역(미도시)에 형성되어 있다. 이때, 상기 스위칭 박막 트랜지스터(미도시)는 상기 구동 박막 트랜지스터(DTr)와 상기 게이트 배선(미도시) 및 데이터 배선(미도시)과 전기적으로 연결되어 있다. 즉, 상기 게이트 배선(미도시) 및 데이터 배선(미도시)은 각각 상기 스위칭 박막트랜지스터(미도시)의 게이트 전극(미도시) 및 소스 전극(미도시)과 연결되어 있으며, 상기 스위칭 박막 트랜지스터(미도시)의 드레인 전극(미도시)은 상기 구동 박막 트랜지스터의 게이트 전극(115a)과 전기적으로 연결되어 있다.In this case, although not shown in the drawing, a switching thin film transistor (not shown) having the same stacked structure as the driving thin film transistor DTr is also formed in the switching region (not shown). In this case, the switching thin film transistor (not shown) is electrically connected to the driving thin film transistor DTr, the gate line (not shown), and the data line (not shown). That is, the gate wiring (not shown) and the data wiring (not shown) are respectively connected to a gate electrode (not shown) and a source electrode (not shown) of the switching thin film transistor (not shown), and the switching thin film transistor ( A drain electrode (not shown) of (not shown) is electrically connected to the gate electrode 115a of the driving thin film transistor.

한편, 본 발명에 따른 전계 발광 표시 장치는 구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(미도시)는 폴리실리콘의 활성층(109)을 가지며, 탑 게이트 타입(Top gate type)으로 구성된 것을 일례로 나타내고 있지만, 상기 구동 스위칭 박막 트랜지스터(미도시) 및 스위칭 박막 트랜지스터(미도시)는 비정질 실리콘의 활성층을 갖는 바텀 게이트 타입(Bottom gate type)으로도 구성될 수 있다.Meanwhile, in the electroluminescent display according to the present invention, a driving thin film transistor DTr and a switching thin film transistor (not shown) have an active layer 109 of polysilicon, and are configured as a top gate type as an example. However, the driving switching thin film transistor (not shown) and the switching thin film transistor (not shown) may also be configured as a bottom gate type having an active layer of amorphous silicon.

상기 구동 박막트랜지스터(미도시, DTr) 및 스위칭 박막트랜지스터(미도시; STr)가 바텀 게이트 타입으로 구성되는 경우, 그 적층 구조는 게이트 전극/ 게이트절연막/ 순수 비정질 실리콘의 액티브층과 서로 이격하며 불순물 비정질 실리콘의 오믹 콘택층으로 이루어진 활성층과/ 서로 이격하는 소스전극 및 드레인 전극으로 이루어지게 된다. 이때, 게이트 배선은 상기 게이트 전극이 형성된 층에 상기 스위칭 박막 트랜지스터의 게이트 전극과 연결되도록 형성되며, 상기 데이터 배선은 상기 스위칭 박막 트랜지스터의 소스전극이 형성된 층에 상기 소스 전극과 연결되도록 형성된다.When the driving thin film transistor (not shown, DTr) and the switching thin film transistor (not shown; STr) are configured as a bottom gate type, the stacked structure is separated from each other from the active layer of the gate electrode / gate insulating film / pure amorphous silicon, and impurities It consists of an active layer made of an ohmic contact layer of amorphous silicon/a source electrode and a drain electrode spaced apart from each other. In this case, the gate wiring is formed to be connected to the gate electrode of the switching thin film transistor on the layer on which the gate electrode is formed, and the data wiring is formed to be connected to the source electrode on the layer on which the source electrode of the switching thin film transistor is formed.

한편, 상기 구동 박막 트랜지스터(DTr) 및 스위칭 박막 트랜지스터(미도시) 위로는 상기 구동 박막 트랜지스터(DTr)의 드레인 전극(127b)을 노출시키는 드레인 콘택홀(미도시)을 갖는 패시베이션막(131) 및 평탄화막(133)이 적층되어 있다. 이때, 상기 층간 절연막(121)으로는 절연물질, 예를 들어 무기절연물질인 산화실리콘 (SiO2) 또는 질화 실리콘(SiNx)이 사용된다. 또한, 평탄화막(133)으로는 포토 아크릴(Photo Acryl)을 포함하는 유기 물질 군에서 선택하여 사용한다.Meanwhile, a passivation layer 131 having a drain contact hole (not shown) exposing the drain electrode 127b of the driving thin film transistor DTr over the driving thin film transistor DTr and the switching thin film transistor (not shown), and The planarization film 133 is laminated. In this case, an insulating material, for example, an inorganic insulating material such as silicon oxide (SiO2) or silicon nitride (SiNx) is used as the interlayer insulating layer 121. In addition, the planarization layer 133 is used by selecting from a group of organic materials including photo acryl.

한편, 상기 패시베이션막(131) 중 상기 패드영역(PD)에 위치하는 부분에는 적어도 하나 이상의 제2 라인홀패턴(135b)이 형성되어 있다. 이때, 상기 제2 라인홀패턴(135b)은 패드영역(PD)의 장변 방향, 즉 표시영역(AA)에 대향하여 형성되어 있다. 이때, 상기 적어도 하나 이상의 제2 라인홀패턴(135b)은 그 하부의 제1 라인홀패턴(125c)와 겹쳐지거나 또는 겹쳐지지 않도록 형성될 수 있다.Meanwhile, at least one second line hole pattern 135b is formed in a portion of the passivation layer 131 located in the pad region PD. In this case, the second line hole pattern 135b is formed in the long side direction of the pad area PD, that is, to face the display area AA. In this case, the at least one second line hole pattern 135b may be formed to overlap or not overlap with the first line hole pattern 125c under the second line hole pattern 135b.

또한, 상기 평탄화막(133) 위로는 상기 구동 박막 트랜지스터(DTr)의 드레인 전극(127b)과 상기 드레인 콘택홀(미도시)을 통해 접촉되며, 각 화소영역 별로 분리된 형태를 가지는 제1 전극(137)이 형성되어 있다. 이때, 상기 제1 전극(137)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수도 있다.In addition, the first electrode (not shown) is in contact with the drain electrode 127b of the driving thin film transistor DTr on the planarization layer 133 through the drain contact hole (not shown), and has a separate shape for each pixel area. 137) is formed. At this time, the first electrode 137 may be provided as a transparent electrode and a reflective electrode. When used as a transparent electrode, it may be provided with ITO, IZO, ZnO, or In2O3, and when used as a reflective electrode, Ag, After forming a reflective film from Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and compounds thereof, ITO, IZO, ZnO, or In2O3 may be formed thereon.

그리고, 상기 제1 전극(137) 위로는 각 화소영역의 경계 지역에는 절연물질 특히 예를 들어 벤소사이클로부텐 (BCB), 폴리 이미드 (Poly-Imide) 또는 포토아크릴 (photo acryl)로 이루어진 화소 정의막(139)이 형성되어 있다. 이때, 상기 화소 정의막(139)은 각 화소영역(미도시)을 둘러싸는 형태로 상기 제1 전극(137)의 테두리와 중첩되도록 형성되어 있으며, 표시영역(AA) 전체적으로는 다수의 개구부를 갖는 격자 형태를 이루고 있다. In addition, a pixel definition made of an insulating material, for example, bensocyclobutene (BCB), polyimide, or photoacryl, is located above the first electrode 137 in the boundary region of each pixel region. A film 139 is formed. In this case, the pixel defining layer 139 is formed to surround each pixel area (not shown) and overlap the edge of the first electrode 137, and the display area AA as a whole has a plurality of openings. It is in the form of a grid.

상기 화소 정의막(139)으로 둘러싸인 각 화소영역 내의 상기 제1 전극(137) 위로는 각각 적, 녹 및 청색을 발광하는 유기 물질로 구성된 유기 발광층(141)이 형성되어 있다. 상기 유기 발광층(141)은 유기 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 또는 도면에 나타나지 않았지만 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층 (emitting material layer), 전자 수송층 (electron transporting layer) 및 전자 주입층(electron injection layer)의 다중층으로 구성될 수도 있다.An organic emission layer 141 made of an organic material emitting red, green, and blue light is formed on the first electrode 137 in each pixel area surrounded by the pixel defining layer 139. The organic light-emitting layer 141 may be composed of a single layer made of an organic light-emitting material, or although not shown in the drawing, in order to increase luminous efficiency, a hole injection layer, a hole transporting layer, and a light-emitting layer material layer), an electron transporting layer, and an electron injection layer.

또한, 상기 유기 발광층(141)과 상기 화소 정의막(139)을 포함한 상기 표시영역(AA) 전면에 제2 전극(143)이 형성되어 있다. 이때, 상기 제1 전극(137)과 제2 전극(143) 및 이들 두 전극(137, 141) 사이에 개재된 유기 발광층(141)은 유기전계 발광 소자(E)를 구성한다.In addition, a second electrode 143 is formed on the entire surface of the display area AA including the organic emission layer 141 and the pixel defining layer 139. In this case, the first electrode 137 and the second electrode 143 and the organic emission layer 141 interposed between the two electrodes 137 and 141 constitute the organic electroluminescent device E.

따라서, 상기 유기전계 발광 소자(E)는 선택된 색 신호에 따라 제1 전극 (137)과 제2 전극(143)으로 소정의 전압이 인가되면, 제1 전극(137)으로부터 주입된 정공과 제2 전극(143)으로부터 제공된 전자가 유기 발광층(141)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선 형태로 방출된다. 이때, 발광된 빛은 투명한 제2 전극 (143)을 통과하여 외부로 나가게 되므로, 플라스틱 유기전계 발광소자는 임의의 화상을 구현하게 된다.Accordingly, when a predetermined voltage is applied to the first electrode 137 and the second electrode 143 according to the selected color signal, the organic light emitting device E Electrons provided from the electrode 143 are transported to the organic emission layer 141 to form excitons, and when the excitons transition from an excited state to a ground state, light is generated and emitted in the form of visible light. At this time, since the emitted light passes through the transparent second electrode 143 and goes out to the outside, the plastic organic light emitting device implements an arbitrary image.

한편, 상기 제2 전극(143)을 포함한 기판 전면에는 절연물질, 특히 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 하부 패시베이션막 (145)이 형성되어 있다. 이때, 상기 제2 전극(143) 만으로는 상기 유기 발광층 (141)으로의 수분 침투를 완전히 억제할 수 없기 때문에, 상기 제2 전극(143) 위로 상기 하부 패시베이션막(145)을 형성함으로써 상기 유기발광층(141)으로의 수분 침투를 완전히 억제할 수 있게 된다.Meanwhile, a lower passivation layer 145 made of an insulating material, particularly, silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, is formed on the entire surface of the substrate including the second electrode 143. At this time, since moisture penetration into the organic emission layer 141 cannot be completely suppressed by only the second electrode 143, the organic emission layer ( 141) can be completely inhibited.

또한, 상기 하부 패시베이션막(145) 상의 표시영역(AA)에는 폴리머(polymer)와 같은 고분자 유기 물질로 이루어진 유기막(147)이 형성되어 있다. 이때, 상기 유기막(147)을 구성하는 고분자 박막으로는 올레핀계 고분자(polyethylene, polypropylene), 폴리에틸렌테레프탈레이트(PET), 에폭시 수지(epoxy resin), 플루오르 수지(fluoro resin), 폴리실록산(polysiloxane) 등이 사용될 수 있다. In addition, an organic layer 147 made of a polymer organic material such as a polymer is formed in the display area AA on the lower passivation layer 145. At this time, the polymer thin film constituting the organic layer 147 is an olefin-based polymer (polyethylene, polypropylene), polyethylene terephthalate (PET), epoxy resin, fluoro resin, polysiloxane, etc. Can be used.

그리고, 상기 유기막(147)을 포함한 기판 전면에는 상기 유기막(147)을 통해 수분이 침투되는 것을 차단하기 위해 절연물질, 예를 들어 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 상부 패시베이션막(149)이 추가로 형성되어 있다.In addition, an insulating material such as silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, is provided on the entire surface of the substrate including the organic layer 147 to prevent moisture from penetrating through the organic layer 147. An upper passivation film 149 made of is additionally formed.

상기 상부 패시베이션막(149)을 포함한 기판 전면에는 상기 유기발광 소자 (E)의 인캡슐레이션을 위해 보호 필름(151)이 대향하여 위치하게 되는데, 상기 기판(101)과 보호 필름(151) 사이에는 투명하며 접착 특성을 갖는 프릿(frit), 유기절연물질, 고분자 물질 중 어느 하나로 이루어진 점착제(미도시)가 공기층 없이 상기 기판(101) 및 보호 필름(Barrier film) (151)과 완전 밀착되어 개재되어 있으며, 상기 보호필름(151) 상에 편광판(153)이 배치되어 있다. On the front surface of the substrate including the upper passivation layer 149, a protective film 151 is positioned opposite to each other for encapsulation of the organic light emitting element (E), and between the substrate 101 and the protective film 151 An adhesive (not shown) made of any one of a transparent and adhesive frit, an organic insulating material, and a polymer material is interposed in complete contact with the substrate 101 and the barrier film 151 without an air layer. In addition, a polarizing plate 153 is disposed on the protective film 151.

이렇게 점착제(미도시)에 의해 상기 기판(101)과 보호필름(Barrier film) (151)이 고정되어 패널 상태를 이룸으로써 본 발명에 따른 유기전계 발광장치가 구성된다. In this way, the substrate 101 and the barrier film 151 are fixed by an adhesive (not shown) to form a panel state, thereby configuring the organic electroluminescent device according to the present invention.

또한, 상기 구성으로 이루어진 전계 발광 표시 장치를 플라스틱 전계 발광 표시 장치로 만들기 위해, 먼저 상기 전계 발광 표시 장치의 기판(101) 배면을 세정하고, 이어 레이저 조사를 통해 상기 기판(101)과 폴리이미드층(105) 사이에 개재된 희생층(103)이 열에 의해 분리되도록 하여 상기 기판(101)을 상기 전계 발광 표시 장치로부터 박리시킨다.In addition, in order to make the electroluminescent display having the above configuration into a plastic electroluminescent display device, first, the back surface of the substrate 101 of the electroluminescent display device is cleaned, and then the substrate 101 and the polyimide layer are irradiated with a laser. The sacrificial layer 103 interposed therebetween 105 is separated by heat so that the substrate 101 is peeled off from the electroluminescent display device.

이후에, 상기 분리된 전계 발광 표시 장치의 폴리이미드층(105) 표면에 백플레이트(Back Plate; 미도시)를 라미네이션(Lamination)화 함으로써 플라스틱 전계 발광 표시 장치가 형성된다.Thereafter, a plastic electroluminescent display is formed by laminating a back plate (not shown) on the surface of the polyimide layer 105 of the separated electroluminescent display device.

이와 같이, 본 발명에 따른 전계 발광 표시 장치에 따르면, 표시 장치의 제조시에 휘어짐 및 펴짐의 반복으로 인해 취약 영역인 인쇄회로기판(FPCB)이 연결되는 패드영역(PD)에 위치하는 다수의 무기막, 즉 게이트 절연막, 층간 절연막 또는 패시베이션막 표면에 라인 홀패턴들을 형성하여 크랙의 경로를 우회시켜 장치 내부로 전이되지 않도록 함으로써 전계 발광 표시 장치에 대한 데미지를 최소화할 수 있다. As described above, according to the electroluminescent display device according to the present invention, a plurality of weapons positioned in the pad area PD to which the printed circuit board (FPCB), which is a weak area, is connected due to repeated bending and unfolding during the manufacture of the display device. By forming line hole patterns on the surface of the film, that is, the gate insulating film, the interlayer insulating film, or the passivation film, the path of the crack is bypassed so that the crack is not transferred to the inside of the device, thereby minimizing damage to the electroluminescent display device.

특히, 스크라이브 라인(SL; scribe line)에 인접한 위크 포인트(weak point)에 다수의 라인홀패턴을 형성함으로써 크랙 발생시에 상기 위크 포인트에서의 선 파괴 및 크랙의 진로를 우회시킴으로써 임계 포인트(Critical pont)인 패널 배선 크랙을 방지할 수 있다.In particular, by forming a plurality of line hole patterns at a weak point adjacent to a scribe line (SL), when a crack occurs, the line breaks at the weak point and the path of the crack is bypassed, thereby leading to a critical point. In-panel wiring cracks can be prevented.

한편, 본 발명에 따른 플라스틱 유기전계 발광소자 제조방법에 대해 도 7a 내지 7s를 참조하여 설명하면 다음과 같다.Meanwhile, a method of manufacturing a plastic organic electroluminescent device according to the present invention will be described with reference to FIGS. 7A to 7S as follows.

도 7a 내지 7s는 본 발명에 따른 전계 발광 표시 장치의 제조방법을 개략적으로 도시한 공정 단면도들이다.7A to 7S are cross-sectional views schematically illustrating a method of manufacturing an EL display device according to the present invention.

도 7a에 도시된 바와 같이, 표시영역(AA)과, 상기 표시영역(AA) 외측으로 패드영역(PD)을 포함하는 비표시영역(NA)이 정의된 유리 재질의 기판(101)을 준비한다. 이때, 상기 기판(101)은 유기전계 발광장치 제조 이후에 박리되고, 박리된 부분에는 플라스틱한 백 플레이트(미도시, 도 7s의 161 참조)가 라미네이션 (Lamination)되는데, 상기 백 플레이트(161)는 플라스틱 유기전계 발광장치 (OLED)가 종이처럼 휘어져도 표시 성능을 그대로 유지할 수 있도록 유연한 특성을 갖는 플라스틱(flexible) 유리기판이나 플라스틱 재질로 이루어진다.As shown in FIG. 7A, a substrate 101 made of a glass material is prepared in which a display area AA and a non-display area NA including a pad area PD outside the display area AA are defined. . At this time, the substrate 101 is peeled off after manufacturing the organic electroluminescent device, and a plastic back plate (not shown, see 161 in FIG. 7S) is laminated on the peeled portion, and the back plate 161 is Plastic organic light emitting diodes (OLEDs) are made of a flexible glass substrate or plastic material that has flexible properties so that display performance can be maintained as it is even if it is bent like paper.

그 다음, 상기 기판(101) 상에 유기 물질인 폴리이미드층(Polyimide Layer; 105)을 형성하고, 상기 폴리이미드층(105) 상에 무기 절연물질 예를 들면 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 다수 층 구조로 이루어진 버퍼층(107)을 형성한다. 이때, 상기 버퍼층(107)을 후속 공정에서 형성되는 활성층(109) 하부에 형성하는 이유는 상기 활성층(109)의 결정화시에 상기 기판(101)의 내부로부터 나오는 알칼리 이온의 방출에 의한 상기 활성층 (109)의 특성 저하를 방지하기 위함이다.Then, a polyimide layer 105, which is an organic material, is formed on the substrate 101, and an inorganic insulating material, for example, silicon oxide (SiO2), which is an inorganic insulating material, is formed on the polyimide layer 105. Alternatively, a buffer layer 107 having a multi-layer structure made of silicon nitride (SiNx) is formed. At this time, the reason for forming the buffer layer 107 under the active layer 109 formed in a subsequent process is that the active layer ( This is to prevent the deterioration of the characteristics of 109).

상기 기판(101)과 상기 폴리이미드층(105) 사이에는 비정질 실리콘 또는 질화 실리콘(SiNx)으로 이루어진 희생층(103)이 형성되어 있는데, 상기 희생층(103)은 유기전계 발광장치 제조 이후에 레이저 조사 공정을 통해 상기 기판(101)을 상기 폴리이미드층(105)으로부터 박리가 용이하게 이루어지도록 하는 역할을 담당한다.A sacrificial layer 103 made of amorphous silicon or silicon nitride (SiNx) is formed between the substrate 101 and the polyimide layer 105, and the sacrificial layer 103 is a laser It plays a role of making it easier to peel the substrate 101 from the polyimide layer 105 through an irradiation process.

상부의 표시영역 (AA) 내의 각 화소영역에 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 대응하여 각각 순수 폴리실리콘으로 이루어지며, 그 중앙부는 채널을 이루는 채널영역 (109a) 그리고 상기 채널영역(109a) 양 측면으로 고농도의 불순물이 도핑된 소스영역(109b) 및 드레인 영역(109c)으로 구성된 활성층(109)을 형성한다.Each pixel area in the upper display area AA is made of pure polysilicon corresponding to the driving area (not shown) and the switching area (not shown), and the central portion thereof is a channel area 109a constituting a channel, and the An active layer 109 composed of a source region 109b and a drain region 109c doped with a high concentration of impurities is formed on both sides of the channel region 109a.

그 다음, 도 7b에 도시된 바와 같이, 상기 버퍼층(107) 상에 활성층(109)을 형성한다. 이때, 상기 활성층(109)은 표시영역(AA) 내의 각 화소영역에 상기 구동 영역(미도시) 및 스위칭 영역(미도시)에 대응하여 각각 순수 폴리실리콘으로 이루어진다. Then, as shown in FIG. 7B, an active layer 109 is formed on the buffer layer 107. In this case, the active layer 109 is made of pure polysilicon, corresponding to the driving area (not shown) and the switching area (not shown) in each pixel area in the display area AA.

이어서, 도 7c에 도시된 바와 같이, 상기 버퍼층(미도시) 상에 제1 감광막(미도시)을 도포하고, 노광 공정 및 현상 공정을 통해 상기 제1 감광막(미도시)을 선택적으로 패터닝하여 제1 감광막패턴(111)을 형성한다.Subsequently, as shown in FIG. 7C, a first photosensitive film (not shown) is applied on the buffer layer (not shown), and the first photosensitive film (not shown) is selectively patterned through an exposure process and a development process. 1 A photoresist pattern 111 is formed.

그 다음, 도 7d에 도시된 바와 같이, 상기 제1 감광막패턴(111)을 식각 마스크로 상기 활성층(109)을 선택적으로 제거한다.Then, as shown in FIG. 7D, the active layer 109 is selectively removed using the first photoresist pattern 111 as an etching mask.

이어서, 도 7e에 도시된 바와 같이, 상기 제1 감광막패턴(111)을 제거하고, 상기 활성층(109)을 포함한 상기 버퍼층(107) 상에 게이트 절연막(113)과 제1 금속 물질층(115)을 차례로 증착한다. 이때, 상기 제1 금속 물질층(115)은 저저항 특성을 갖는 제1 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 가질 수도 있으며, 또는 둘 이상의 상기 제1 금속물질로 이루어짐으로써 이중층 또는 삼중층 구조를 가질 수도 있다. 도면에 있어서는 상기 게이트전극과 게이트 배선(미도시)이 단일 층 구조를 갖는 것을 일례로 도시하였다.Subsequently, as shown in FIG. 7E, the first photoresist pattern 111 is removed, and a gate insulating layer 113 and a first metal material layer 115 are formed on the buffer layer 107 including the active layer 109. Are deposited in sequence. In this case, the first metal material layer 115 is a first metal material having a low resistance characteristic, for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), and molybdenum. It may be made of any one of titanium (MoTi) to have a single layer structure, or may have a double layer or triple layer structure by being made of two or more of the first metal materials. In the drawings, the gate electrode and the gate wiring (not shown) have a single layer structure as an example.

그 다음, 상기 제1 금속 물질층(115) 상에 제2 감광막(미도시)을 도포한 후, 노광 및 현상 공정을 통해 상기 제2 감광막(미도시)을 선택적으로 패터닝하여 제2 감광막패턴(117)을 형성한다.Then, after applying a second photoresist layer (not shown) on the first metal material layer 115, the second photoresist layer (not shown) is selectively patterned through exposure and development processes to form a second photoresist layer pattern ( 117).

이어서, 도 7f에 도시된 바와 같이, 상기 제2 감광막패턴(117)을 식각 마스크로 상기 제1 금속 물질층(115)을 선택적으로 식각하여, 게이트 전극(115a)을 형성한다. 이때, 상기 게이트 절연막(113) 위로는 상기 스위칭 영역(미도시)에 형성된 게이트 전극(115a)과 연결되며 일 방향으로 연장된 게이트 배선(미도시)이 형성된다. Subsequently, as shown in FIG. 7F, the first metal material layer 115 is selectively etched using the second photoresist pattern 117 as an etching mask to form a gate electrode 115a. In this case, a gate wiring (not shown) is formed on the gate insulating layer 113 and connected to the gate electrode 115a formed in the switching region (not shown) and extending in one direction.

그 다음, 상기 제2 감광막패턴(117)을 제거하고, 상기 게이트 전극(115a) 양측 아래의 활성층(109)에 불순물을 주입하여, 상기 활성층(109)의 중앙부에 채널을 이루는 채널영역(109a)과, 상기 채널영역(109a)을 기준으로 이격된 소스영역(109b) 및 드레인 영역(109c)을 형성한다.Then, the second photoresist pattern 117 is removed, and impurities are implanted into the active layer 109 under both sides of the gate electrode 115a to form a channel region 109a in the center of the active layer 109 And, a source region 109b and a drain region 109c spaced apart from the channel region 109a are formed.

이어서, 도 7g에 도시된 바와 같이, 상기 게이트 전극(115a)과 게이트 배선(미도시) 위로 표시영역 전면에 절연물질, 예를 들어 무기절연물질인 산화실리콘 (SiO2) 또는 질화 실리콘(SiNx)으로 이루어진 층간 절연막(121)을 형성한다. Subsequently, as shown in FIG. 7G, an insulating material, for example, silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, is used on the entire display area over the gate electrode 115a and the gate wiring (not shown). The formed interlayer insulating film 121 is formed.

그 다음, 상기 층간 절연막(121) 상부에 제3 감광막(미도시)을 도포한 후, 노광 및 현상 공정을 통해 선택적으로 패터닝하여, 제3 감광막패턴(123)을 형성한다. Thereafter, a third photoresist layer (not shown) is coated on the interlayer insulating layer 121 and then selectively patterned through exposure and development processes to form a third photoresist layer pattern 123.

이어서, 도 7h에 도시된 바와 같이, 상기 제3 감광막패턴(123)을 식각 마스크로 상기 층간 절연막(121)과 그 아래의 게이트 절연막(125)을 선택적으로 식각하여 상기 활성층(109)의 소스영역(109b)과 드레인 영역(109c)을 노출시키는 소스영역 콘택홀(125a) 및 드레인 영역 콘택홀(125b)을 동시에 형성한다. 이때, 소스영역 콘택홀(125a) 및 드레인 영역 콘택홀(125b) 형성시에, 상기 층간 절연막(121) 중 패드 영역(PD)에 위치하는 부분에도 적어도 하나 이상의 라인홀패턴(Line Hole Pattern; 125c)도 함께 형성된다. 여기서, 상기 제1 라인홀패턴(125c)은 패드영역 (PD)의 장변 방향, 즉 표시영역(AA)에 대향하여 형성된다.Subsequently, as shown in FIG. 7H, the interlayer insulating layer 121 and the gate insulating layer 125 below the interlayer insulating layer 121 and the gate insulating layer 125 are selectively etched using the third photoresist layer pattern 123 as an etching mask to form a source region of the active layer 109. A source region contact hole 125a and a drain region contact hole 125b exposing the 109b and the drain region 109c are simultaneously formed. At this time, when forming the source region contact hole 125a and the drain region contact hole 125b, at least one line hole pattern 125c is also formed in a portion of the interlayer insulating layer 121 located in the pad region PD. ) Is also formed. Here, the first line hole pattern 125c is formed in the long side direction of the pad area PD, that is, to face the display area AA.

그 다음, 도 7i에 도시된 바와 같이, 상기 제3 감광막패턴(123)을 제거하고, 상기 제1 라인홀패턴(125c)을 포함한 층간 절연막(121) 상부에 게이트 배선(미도시)과 교차하며, 상기 화소영역(미도시)을 정의하며 제2 금속 물질층(127)을 형성한다. 이때, 상기 제2 금속 물질층(127)은 알루미늄(Al), 알루미늄 합금 (AlNd), 구리(Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi), 크롬(Cr), 티타늄(Ti) 중 어느 하나 또는 둘 이상의 물질로서 이루어진다.Then, as shown in FIG. 7I, the third photoresist pattern 123 is removed, and intersecting the gate wiring (not shown) on the interlayer insulating layer 121 including the first line hole pattern 125c, , Defining the pixel region (not shown) and forming a second metal material layer 127. In this case, the second metal material layer 127 is formed of aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), molitanium (MoTi), chromium (Cr), titanium (Ti ) Of any one or two or more materials.

이어서, 상기 제2 금속 물질층(127) 상에 제4 감광막(미도시)을 도포한 후, 노광 및 현상 공정을 통해 패터닝하여 제4 감광막패턴(129)을 형성한다. Subsequently, a fourth photoresist layer (not shown) is applied on the second metal material layer 127 and then patterned through exposure and development processes to form a fourth photoresist layer pattern 129.

그 다음, 도 7j에 도시된 바와 같이, 상기 제4 감광막패턴(129)을 식각 마스크로 상기 제2 금속 물질층(127)을 선택적으로 식각하여, 게이트 배선(미도시)과 교차하며, 상기 화소영역(P)을 정의하는 데이터배선(미도시)과, 이와 이격하여 전원배선(미도시)을 형성한다. 이때, 상기 전원배선(미도시)은 상기 게이트 배선(미도시)이 형성된 층, 즉 게이트 절연막 상에 상기 게이트 배선(미도시)과 이격하며 나란히 형성될 수도 있다.Then, as shown in FIG. 7J, the second metal material layer 127 is selectively etched using the fourth photoresist pattern 129 as an etching mask to cross the gate line (not shown), and the pixel A data line (not shown) defining the region P and a power line (not shown) spaced apart from the data line are formed. In this case, the power wiring (not shown) may be formed in parallel with and spaced apart from the gate wiring (not shown) on a layer on which the gate wiring (not shown) is formed, that is, a gate insulating layer.

또한, 상기 데이터 배선(미도시) 형성시에, 상기 층간 절연막(121) 위로 상기 각 구동영역(미도시) 및 스위칭 영역(미도시)에 서로 이격하며, 상기 소스영역 콘택홀(125a) 및 드레인 영역 콘택홀(125b)을 통해 상기 활성층(109)의 소스영역 (109b) 및 드레인 영역(109c)과 각각 접촉하며 상기 데이터 배선(미도시)과 동일한 제2 금속물질로 이루어진 소스전극(127a) 및 드레인 전극(127b)을 동시에 형성한다. 이때, 상기 구동영역(미도시)에 순차적으로 적층된 상기 활성층(109)과 게이트 절연막(113) 및 게이트 전극(115a)과 층간 절연막(121)과 서로 이격하며 형성된 상기 소스전극(127a) 및 드레인 전극(127b)은 구동 박막트랜지스터(미도시; DTr)를 구성한다.In addition, when the data line (not shown) is formed, the driving region (not shown) and the switching region (not shown) are spaced apart from each other over the interlayer insulating layer 121, and the source region contact hole 125a and the drain A source electrode 127a made of the same second metal material as the data line (not shown) and in contact with the source region 109b and the drain region 109c of the active layer 109 through a region contact hole 125b, and The drain electrode 127b is formed at the same time. At this time, the source electrode 127a and the drain formed spaced apart from each other from the active layer 109, the gate insulating layer 113, the gate electrode 115a, and the interlayer insulating layer 121 sequentially stacked in the driving region (not shown). The electrode 127b constitutes a driving thin film transistor (not shown; DTr).

한편, 도면에 있어서는 상기 데이터배선(미도시)과 소스전극(127a) 및 드레인전극(127b)은 모두 단일 층 구조를 갖는 것을 일례로 나타내고 있지만, 이들 구성 요소는 이중 층 또는 삼중 층 구조를 이룰 수도 있다.Meanwhile, in the drawings, the data wiring (not shown) and the source electrode 127a and the drain electrode 127b all have a single layer structure, but these components may have a double layer or triple layer structure. have.

이때, 도면에는 도시하지 않았지만, 상기 구동 박막 트랜지스터와 동일한 적층 구조를 갖는 스위칭 박막 트랜지스터(미도시) 또한 상기 스위칭 영역(미도시)에 형성되어 있다. 상기 스위칭 박막 트랜지스터(미도시)는 상기 구동 박막 트랜지스터(미도시)와 상기 게이트 배선(미도시) 및 데이터 배선(미도시)과 전기적으로 연결되어 있다. 즉, 상기 게이트 배선(미도시) 및 데이터 배선(미도시)은 각각 상기 스위칭 박막 트랜지스터(미도시)의 게이트 전극(미도시) 및 소스 전극(미도시)과 연결되어 있으며, 상기 스위칭 박막 트랜지스터(미도시)의 드레인 전극(미도시)은 상기 구동 박막트랜지스터의 게이트 전극(115a)과 전기적으로 연결되어 있다.In this case, although not shown in the drawing, a switching thin film transistor (not shown) having the same stacked structure as the driving thin film transistor is also formed in the switching region (not shown). The switching thin film transistor (not shown) is electrically connected to the driving thin film transistor (not shown), the gate line (not shown), and the data line (not shown). That is, the gate wiring (not shown) and the data wiring (not shown) are respectively connected to a gate electrode (not shown) and a source electrode (not shown) of the switching thin film transistor (not shown), and the switching thin film transistor ( A drain electrode (not shown) of (not shown) is electrically connected to the gate electrode 115a of the driving thin film transistor.

한편, 본 발명에 따른 유기전계 발광장치는 상기 구동 박막트랜지스터(미도시) 및 스위칭 박막 트랜지스터(미도시)는 폴리실리콘의 활성층(109)을 가지며, 탑 게이트 타입(Top gate type)으로 구성된 것을 일례로 나타내고 있지만, 상기 구동 스위칭 박막 트랜지스터 및 스위칭 박막 트랜지스터(미도시)는 비정질 실리콘의 활성층을 갖는 바텀 게이트 타입 (Bottom gate type)으로 구성될 수 있다.Meanwhile, in the organic light emitting device according to the present invention, the driving thin film transistor (not shown) and the switching thin film transistor (not shown) have an active layer 109 of polysilicon, and are configured as a top gate type. Although shown as, the driving switching thin film transistor and the switching thin film transistor (not shown) may be configured as a bottom gate type having an active layer of amorphous silicon.

상기 구동 박막트랜지스터(미도시) 및 스위칭 박막트랜지스터(미도시)가 바텀 게이트 타입으로 구성되는 경우, 그 적층 구조는 게이트 전극/ 게이트절연막/ 순수 비정질 실리콘의 액티브층과 서로 이격하며 불순물 비정질 실리콘의 오믹 콘택층으로 이루어진 활성층과 서로 이격하는 소스전극 및 드레인 전극으로 이루어지게 된다. 이때, 게이트 배선은 상기 게이트 전극이 형성된 층에 상기 스위칭 박막트랜지스터의 게이트 전극과 연결되도록 형성되며, 상기 데이터 배선은 상기 스위칭 박막트랜지스터의 소스전극이 형성된 층에 상기 소스 전극과 연결되도록 형성된다.When the driving thin film transistor (not shown) and the switching thin film transistor (not shown) are configured in a bottom gate type, the stacked structure is spaced apart from the gate electrode/gate insulating film/active layer of pure amorphous silicon, and is an ohmic of impurity amorphous silicon. It consists of an active layer made of a contact layer and a source electrode and a drain electrode spaced apart from each other. In this case, the gate wiring is formed to be connected to the gate electrode of the switching thin film transistor on the layer on which the gate electrode is formed, and the data wiring is formed to be connected to the source electrode on the layer on which the source electrode of the switching thin film transistor is formed.

이어서, 도 7k에 도시된 바와 같이, 상기 제4 감광막패턴(129)을 제거한 후, 상기 소스전극(127a) 및 드레인 전극(127b)을 포함한 기판 전면에 패시베이션막 (131)을 형성한다. 이때, 상기 패시베이션막(131)으로는 절연물질, 예를 들어 무기절연물질인 산화실리콘(SiO2) 또는 질화 실리콘(SiNx)을 사용한다.Subsequently, as shown in FIG. 7K, after the fourth photoresist pattern 129 is removed, a passivation layer 131 is formed on the entire surface of the substrate including the source electrode 127a and the drain electrode 127b. In this case, as the passivation layer 131, an insulating material, for example, an inorganic insulating material such as silicon oxide (SiO2) or silicon nitride (SiNx) is used.

그 다음, 도 7l에 도시된 바와 같이, 상기 패시베이션막(131) 상부에 유기 물질로 이루어진 평탄화막(133)을 형성한다. 이때, 상기 유기 물질로는 절연 특성을 갖는 소수성의 유기계로서 폴리아크릴(polyacryl), 폴리이미드(polyimide), 폴리아마이드(PA), 벤조사이클로부텐(BCB) 및 페놀수지로 이루어진 군에서 선택되는 하나로 형성될 수 있다. Next, as shown in FIG. 7L, a planarization layer 133 made of an organic material is formed on the passivation layer 131. At this time, the organic material is a hydrophobic organic material having insulating properties and is formed of one selected from the group consisting of polyacryl, polyimide, polyamide (PA), benzocyclobutene (BCB), and phenol resin. Can be.

이어서, 도 7m에 도시된 바와 같이, 상기 평탄화막(133)과 그 하부의 패시베이션막(131)을 순차적으로 식각하여 상기 드레인 전극(127b)을 노출시키는 드레인 콘택홀(135a)을 형성한다. 이때, 상기 드레인 콘택홀(135a) 형성시에, 상기 패시베이션막(131) 중 패드영역 (PD)에 위치하는 부분에도 적어도 하나 이상의 제2 라인홀패턴(Line Hole Pattern; 135b)를 함께 형성한다. 여기서, 상기 제2 라인홀패턴 (135b)은 패드영역(PD)의 장변 방향, 즉 표시영역(AA)에 대향하여 형성되며, 상기 층간 절연막(121)에 형성된 제1 라인홀패턴(125c)과 겹쳐지기 않거나 겹쳐지도록 형성할 수도 있다.Subsequently, as shown in FIG. 7M, the planarization layer 133 and the passivation layer 131 below the planarization layer 133 are sequentially etched to form a drain contact hole 135a exposing the drain electrode 127b. At this time, when the drain contact hole 135a is formed, at least one second line hole pattern 135b is also formed in a portion of the passivation layer 131 located in the pad region PD. Here, the second line hole pattern 135b is formed in a long side direction of the pad area PD, that is, opposite to the display area AA, and the first line hole pattern 125c formed on the interlayer insulating layer 121 and It can also be formed so as not to overlap or overlap.

그 다음, 도 7n에 도시된 바와 같이, 상기 평탄화막(133) 상에 도전 물질층(미도시)을 증착한 후, 마스크 공정을 통해 상기 도전 물질층을 선택적으로 식각하여 상기 드레인 콘택홀(135a)을 통해 상기 박막 트랜지스터(DTr)의 드레인 전극 (127b)과 접촉되며, 각 화소영역 별로 분리된 형태를 가지는 제1 전극(137)을 형성한다. 이때, 상기 도전 물질층(미도시)은 투명 전극 및 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 경우에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수도 있다.Thereafter, as shown in FIG. 7N, after depositing a conductive material layer (not shown) on the planarization layer 133, the conductive material layer is selectively etched through a mask process to form the drain contact hole 135a. ) To form a first electrode 137 that is in contact with the drain electrode 127b of the thin film transistor DTr and has a separate shape for each pixel area. At this time, the conductive material layer (not shown) may be provided as a transparent electrode and a reflective electrode. When used as a transparent electrode, it may be provided with ITO, IZO, ZnO, or In2O3, and when used as a reflective electrode, Ag , Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and after forming a reflective film from these compounds, ITO, IZO, ZnO, or In2O3 may be formed thereon.

이어서, 도 7o에 도시된 바와 같이, 상기 제1 전극(137) 상에 각 화소영역 의 경계지역에 예를 들어 벤소사이클로부텐(BCB), 폴리이미드 (Poly-Imide) 또는 포토아크릴(photo acryl)로 이루어진 절연 물질층(미도시)을 형성한다.Subsequently, as shown in FIG. 7O, for example, bensocyclobutene (BCB), polyimide, or photo acryl in the boundary region of each pixel region on the first electrode 137 An insulating material layer (not shown) made of is formed.

그 다음, 상기 절연 물질층(미도시)을 선택적으로 패터닝하여, 화소 정의막 (139)를 형성한다. 이때, 상기 화소 정의막(139)는 각 화소영역을 둘러싸는 형태로 상기 제1 전극(137)의 테두리와 중첩되도록 형성되어 있으며, 표시영역(AA) 전체적으로는 다수의 개구부를 갖는 격자 형태를 이루고 있다. Then, the insulating material layer (not shown) is selectively patterned to form a pixel defining layer 139. In this case, the pixel defining layer 139 is formed to surround each pixel area and overlap the edge of the first electrode 137, and form a lattice shape having a plurality of openings throughout the display area AA. have.

이어서, 도 7p에 도시된 바와 같이, 상기 화소 정의막(139)로 둘러싸인 각 화소영역 내의 상기 제1 전극(137) 위에 각각 적, 녹 및 청색을 발광하는 유기 발광층(141)을 형성한다. 이때, 상기 유기 발광층(141)은 유기 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 또는 도면에 나타나지 않았지만 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광 물질층(emitting material layer), 전자 수송층 (electron transporting layer) 및 전자 주입층(electron injection layer)의 다중층으로 구성될 수도 있다.Subsequently, as shown in FIG. 7P, an organic emission layer 141 emitting red, green, and blue light is formed on the first electrode 137 in each pixel area surrounded by the pixel defining layer 139. At this time, the organic light emitting layer 141 may be composed of a single layer made of an organic light emitting material, or although not shown in the drawing, in order to increase luminous efficiency, a hole injection layer, a hole transporting layer, and light emission It may be composed of multiple layers of a emitting material layer, an electron transporting layer, and an electron injection layer.

그 다음, 도 7q에 도시된 바와 같이, 상기 유기 발광층(141)과 상기 화소 정의막(139)의 상부를 포함한 상기 표시영역(AA) 전면에 제2 전극(143)을 형성한다. 이때, 상기 제2 전극(143)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 제2 전극(143)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물이 유기층(129)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.Thereafter, as shown in FIG. 7Q, a second electrode 143 is formed on the entire surface of the display area AA including the organic emission layer 141 and the pixel defining layer 139. At this time, the second electrode 143 may be provided as a transparent electrode or a reflective electrode. When used as a transparent electrode, since the second electrode 143 is used as a cathode electrode, a metal having a small work function, that is, Li, Ca , LiF/Ca, LiF/Al, Al, Ag, Mg, and a compound thereof are deposited to face the direction of the organic layer 129, and then a material for forming a transparent electrode such as ITO, IZO, ZnO, or In2O3 thereon It is possible to form an auxiliary electrode layer or a bus electrode line. And, when used as a reflective electrode, it is formed by depositing Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, and a compound thereof over the entire surface.

따라서, 유기 전계 발광 소자(E)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 박막 트랜지스터의 드레인 전극 (127b)과 연결되어 이로부터 플러스 전원을 공급하는 제1 전극(137)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제2 전극(143) 및 이들 제1 전극 (137)과 제2 전극(143)의 사이에 배치되어 발광하는 유기 발광층(141)으로 구성된다.Accordingly, the organic electroluminescent device E emits red, green, and blue light according to the flow of current to display predetermined image information, and is connected to the drain electrode 127b of the thin film transistor to supply positive power therefrom. The supplying first electrode 137, the second electrode 143 provided to cover all pixels and supplying negative power, and the first electrode 137 and the second electrode 143 are disposed to emit light. It is composed of an organic light emitting layer 141.

상기 제1 전극(137) 및 제2 전극(143)은 유기 발광층(141)에 의해 서로 절연되어 있으며, 상기 유기 발광층(141)에 서로 다른 극성의 전압을 가해 유기 발광층 (141)에서 발광이 이루어지게 된다.The first electrode 137 and the second electrode 143 are insulated from each other by the organic emission layer 141, and light is emitted from the organic emission layer 141 by applying voltages of different polarities to the organic emission layer 141. You lose.

따라서, 이러한 유기전계 발광 다이오드(E)는 선택된 색 신호에 따라 제1 전극(137)과 제2 전극(143)으로 소정의 전압이 인가되면, 제1 전극(137)으로부터 주입된 정공과 제2 전극(141)으로부터 제공된 전자가 유기 발광층(141)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선 형태로 방출된다. 이때, 발광된 빛은 투명한 제2 전극 (143)을 통과하여 외부로 나가게 되므로, 플라스틱 유기전계 발광소자는 임의의 화상을 구현하게 된다.Therefore, when a predetermined voltage is applied to the first electrode 137 and the second electrode 143 according to the selected color signal, the organic light emitting diode E is Electrons provided from the electrode 141 are transported to the organic emission layer 141 to form excitons, and when such excitons transition from an excited state to a ground state, light is generated and emitted in the form of visible light. At this time, since the emitted light passes through the transparent second electrode 143 and goes out to the outside, the plastic organic light emitting device implements an arbitrary image.

이어서, 도 7r에 도시된 바와 같이, 상기 제2 전극(143)을 포함한 기판 전면에는 절연물질, 특히 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 하부 패시베이션막(145)을 형성한다. 이때, 상기 제2 전극(143) 만으로는 상기 유기 발광층(141)으로의 수분 침투를 완전히 억제할 수 없기 때문에, 상기 제2 전극(143) 위로 상기 하부 패시베이션막(145)을 형성함으로써 상기 유기 발광층(141)으로의 수분 침투를 완전히 억제할 수 있게 된다.Subsequently, as shown in FIG. 7R, on the front surface of the substrate including the second electrode 143, a lower passivation layer 145 made of an insulating material, particularly, silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material. To form. At this time, since moisture penetration into the organic emission layer 141 cannot be completely suppressed by only the second electrode 143, the organic emission layer ( 141) can be completely inhibited.

그 다음, 상기 하부 패시베이션막(145) 상의 표시영역(AA) 및 비표시영역 (NA)에 스크린 인쇄(screen printing) 방법과 같은 도포 방법을 통해 폴리머 (polymer)와 같은 고분자 유기 물질로 이루어진 유기막(147)을 형성한다. 이때, 상기 유기막 (147)을 구성하는 고분자 박막으로는 올레핀계 고분자(polyethylene, polypropylene), 폴리에틸렌테레프탈레이트 (PET), 에폭시 수지(epoxy resin), 플루오르 수지(fluoro resin), 폴리실록산 (polysiloxane) 등이 사용될 수 있다. 상기 유기막(147)은 상기 표시영역(AA) 상에 형성된다.Then, an organic layer made of a polymer organic material such as a polymer through a coating method such as a screen printing method on the display area AA and the non-display area NA on the lower passivation layer 145 Form 147. At this time, the polymer thin film constituting the organic layer 147 includes olefin-based polymers (polyethylene, polypropylene), polyethylene terephthalate (PET), epoxy resin, fluoro resin, polysiloxane, etc. Can be used. The organic layer 147 is formed on the display area AA.

이어서, 상기 유기막(147)을 포함한 기판 전면에 상기 유기막(147)을 통해 수분이 침투되는 것을 차단하기 위해 절연물질, 예를 들어 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 상부 패시베이션막(149)을 추가로 형성한다.Subsequently, an insulating material such as silicon oxide (SiO2) or silicon nitride (SiNx), which is an inorganic insulating material, is used to block moisture from penetrating through the organic layer 147 on the entire surface of the substrate including the organic layer 147. An upper passivation layer 149 made of is additionally formed.

그 다음, 상기 상부 패시베이션막(149)을 포함한 기판 전면에 상기 유기발광 소자(E)의 인캡슐레이션을 위해 보호 필름(151)을 대향하여 위치시키게 되는데, 상기 기판(101)과 보호 필름(151) 사이에 투명하며 접착 특성을 갖는 프릿 (frit), 유기절연물질, 고분자 물질 중 어느 하나로 이루어진 점착제(미도시)를 개재하여, 공기층 없이 상기 기판(101) 및 보호 필름(151이 완전 밀착되도록 한 이후에, 상기 보호필름(151) 상부에 편광판(153)을 부착한다. Thereafter, a protective film 151 is placed on the entire surface of the substrate including the upper passivation layer 149 to face the protective film 151 for encapsulation of the organic light-emitting device E. The substrate 101 and the protective film 151 ), the substrate 101 and the protective film 151 are completely in close contact without an air layer by interposing an adhesive (not shown) made of any one of a frit, an organic insulating material, and a polymer material, which is transparent and has adhesive properties. After that, a polarizing plate 153 is attached to the top of the protective film 151.

이렇게 점착제(미도시)에 의해 상기 기판(101)과 보호필름(barrier film) (151)이 고정되어 패널 상태를 이루도록 함으로써 본 발명에 따른 유기전계 발광소자 제조공정을 완료한다.In this way, the substrate 101 and the barrier film 151 are fixed by an adhesive (not shown) to form a panel state, thereby completing the manufacturing process of the organic electroluminescent device according to the present invention.

이후에, 도 7s에 도시된 바와 같이, 상기 구성으로 이루어진 유기전계 발광장치를 플라스틱 유기전계 발광장치로 만들기 위해, 상기 유기전계 발광장치의 기판(101) 배면을 세정하고, 이어 레이저 조사를 통해 상기 기판(101)과 폴리이미드층(105) 사이에 개재된 희생층(103)이 열에 의해 분리되도록 하여 상기 기판(101)을 상기 유기전계 발광장치로부터 박리시킨다.Thereafter, as shown in FIG. 7S, in order to make the organic electroluminescent device of the above configuration into a plastic organic electroluminescent device, the back surface of the substrate 101 of the organic electroluminescent device is cleaned, and then the laser irradiation The sacrificial layer 103 interposed between the substrate 101 and the polyimide layer 105 is separated by heat to separate the substrate 101 from the organic light emitting device.

그 다음, 상기 분리된 유기전계 발광장치의 폴리이미드층(105) 표면에 백플레이트(Back Plate; 161)를 라미네이션(Lamination)화 함으로써 본 발명에 따른 플라스틱 전계 발광 표시 장치 제조 공정을 완료하게 된다.Thereafter, a back plate 161 is laminated on the surface of the polyimide layer 105 of the separated organic light emitting device, thereby completing the manufacturing process of the plastic electroluminescent display device according to the present invention.

도 8은 본 발명에 따른 전계 발광 표시 장치의 개략적인 사시도이다.8 is a schematic perspective view of an electroluminescent display device according to the present invention.

도 9는 본 발명에 따른 전계 발광 표시 장치의 패드영역을 개략적으로 도시한 확대 평면도로서, 크랙이 다수의 라인홀패턴을 따라 진로가 우회되는 상태를 개략적으로 보여 주는 평면도이다.9 is an enlarged plan view schematically illustrating a pad area of an electroluminescent display device according to the present invention, and is a plan view schematically illustrating a state in which a path is bypassed along a plurality of line hole patterns of cracks.

도 8에 도시된 바와 같이, 전계 발광 표시 장치 제조시에 휘어짐 및 펴짐의 반복으로 인해 취약 영역인 인쇄회로기판(FPCB; 170)이 연결되는 패드영역 (PD)에 위치하는 다수의 무기막, 예를 들어 층간 절연막(121) 또는 패시베이션막 (131) 표면에 라인 홀패턴(125c, 135b)들을 형성하게 된다.As shown in FIG. 8, a plurality of inorganic films positioned in the pad area PD to which the printed circuit board 170, which is a weak area due to repetition of bending and unfolding during manufacture of the electroluminescent display device, is connected, for example For example, line hole patterns 125c and 135b are formed on the surface of the interlayer insulating layer 121 or the passivation layer 131.

도 9에 도시된 바와 같이, 전계 발광 표시 장치 제조시에 휘어짐 및 펴짐의 반복으로 인해 취약 영역인 인쇄회로기판(FPCB; 170)이 연결되는 패드영역 (PD)에 위치하는 층간 절연막(121) 또는 패시베이션막(131) 표면에 스크라이브 라인(SL)에 인접하여 라인 홀패턴(125c, 135b)들을 형성함으로써, 외부 충격시에 약한 지점(weak point)에서 흡수 및 파괴로 인해 생성되는 크랙(crack)이 전이 경로를 우회시키게 되고, 그로 인해 크랙이 표시영역 내부로 전이되는 것을 최소화시킬 수 있게 된다.As shown in FIG. 9, an interlayer insulating layer 121 positioned in a pad area PD to which a printed circuit board 170, which is a weak area due to repetition of bending and unfolding in manufacturing an electroluminescent display device, is connected, or By forming line hole patterns 125c and 135b adjacent to the scribe line SL on the surface of the passivation layer 131, cracks generated due to absorption and destruction at weak points during external impact are prevented. The transition path is bypassed, thereby minimizing the transition of cracks into the display area.

한편, 본 발명에 따른 전계 발광 표시 장치의 패드영역에 마련되는 라인홀패턴의 다른 실시 예에 대해 도 10을 참조하여 개략적으로 설명하면 다음과 같다.Meanwhile, another embodiment of the line hole pattern provided in the pad area of the electroluminescent display device according to the present invention will be schematically described below with reference to FIG. 10.

도 10은 본 발명에 따른 전계 발광 표시 장치의 패드영역의 라인홀패턴의 다른 실시 예를 개략적으로 도시한 사시도이다. 10 is a perspective view schematically illustrating another embodiment of a line hole pattern in a pad area of an EL display device according to the present invention.

본 발명에 따른 전계 발광 표시 장치는, 적용 분야에 따라 필요에 의해 전계 발광 표시 장치에 별도의 부재, 예를 들어 카메라 또는 기타 부재들이 배치될 수 있는데, 이러한 경우에 표시영역(AA)에는 이러한 부재들을 배치할 수 없기 때문에 패드영역(PD)을 이용하게 된다. 이때, 상기 패드영역(PD)의 일부 지역에 이들 카메라 또는 기타 구성 요소들이 배치되어야 하기 때문에, 그만큼 패드영역(PD)의 면적을 줄여 설계해야 하는 경우가 발생하게 된다.In the electroluminescent display device according to the present invention, a separate member, for example, a camera or other members may be disposed in the electroluminescent display device as needed depending on the application field. In this case, such a member may be provided in the display area AA. Since they cannot be arranged, the pad area PD is used. At this time, since these cameras or other constituent elements must be arranged in a partial area of the pad area PD, a case in which the area of the pad area PD must be reduced accordingly to design the pad area PD occurs.

이렇게 되면, 본 발명에 따른 전계 발광 표시 장치의 패드영역(PD)의 면적이 줄어들게 됨으로 인해, 상기 패드영역(PD)에 형성되는 라인홀패턴 형태도 변경해야 된다. In this case, since the area of the pad area PD of the electroluminescent display device according to the present invention is reduced, the shape of the line hole pattern formed in the pad area PD must also be changed.

이때, 본 발명의 다른 실시 예에 따른 제1, 2 라인홀패턴(225, 235)은 도 5에 도시된 본 발명의 제1 실시 예의 게이트 절연막(113), 층간 절연막(121) 및 패시베이션막(131)에 형성되는 경우와 동일한 경우를 예로 들어 설명한다.In this case, the first and second line hole patterns 225 and 235 according to another exemplary embodiment of the present invention include the gate insulating layer 113, the interlayer insulating layer 121, and the passivation layer according to the first exemplary embodiment shown in FIG. 5. The same case as the case formed in 131) will be described as an example.

즉, 상기 제1 라인홀패턴(225)은 층간 절연막(미도시, 121)에 형성되는 경우이고, 상기 제2 라인홀패턴(235)은 패시베이션막(미도시, 도 5의 131 참조)에 형성되는 경우를 예로 들어 설명한다.That is, the first line hole pattern 225 is formed on an interlayer insulating layer (not shown, 121), and the second line hole pattern 235 is formed on a passivation layer (not shown, see 131 of FIG. 5). It will be described by taking the case where it becomes.

도 10을 참조하면, 본 발명에 따른 전계 발광 표시 장치(200)는 기판 (미도시)에 표시영역(AA)이 정의되어 있으며, 상기 표시영역(AA) 외측으로 패드영역(PD)을 포함하는 비표시영역(NA)이 정의되어 있다. Referring to FIG. 10, in the electroluminescent display device 200 according to the present invention, a display area AA is defined on a substrate (not shown), and includes a pad area PD outside the display area AA. The non-display area NA is defined.

상기 패드영역(PD)과 인접하여 비표시영역(NA)의 양측 가장자리부에는 카메라 또는 기타 부재들이 배치될 수 있는 별도의 공간부(240)가 마련되어 있다. 이때, 상기 패드영역(PD)은 본 발명의 제1 실시 예의 경우보다 작은 면적을 갖게 되고, 그로 인해 상기 패드영역(PD)에 위치하는 층간 절연막(미도시) 또는 패시베이션막(미도시)에 형성되는 제1, 2 라인홀 패턴(225, 235) 형태도 변경되게 된다.Separate spaces 240 in which cameras or other members may be disposed are provided at both edge portions of the non-display area NA adjacent to the pad area PD. At this time, the pad region PD has a smaller area than in the case of the first embodiment of the present invention, and thus is formed on an interlayer insulating film (not shown) or a passivation film (not shown) located in the pad region PD. The shapes of the first and second line hole patterns 225 and 235 are also changed.

여기서, 상기 제1, 2 라인홀 패턴(225, 235) 각각은 중앙영역은 직선부 (225a, 235a)와 절곡부(225b, 235b)로 구성되는데, 상기 직선부(225a, 225a)는 상기 제1, 2 라인홀패턴(225, 235)의 중앙영역에 해당되고, 상기 절곡부(225b, 235b)는 상기 제1, 2 라인홀 패턴(225, 235)의 양 측단 영역에 해당된다. Here, each of the first and second line hole patterns 225 and 235 has a central region composed of straight portions 225a and 235a and bent portions 225b and 235b, and the straight portions 225a and 225a are the first and second line hole patterns 225a and 235a. It corresponds to the central region of the first and second line hole patterns 225 and 235, and the bent portions 225b and 235b correspond to both side end regions of the first and second line hole patterns 225 and 235.

따라서, 본 발명은 필요에 의해 패드영역(PD)의 면적이 작아지는 것을 감안하여 제1 , 2 라인홀 패턴(225, 235)의 양측 단 영역에 절곡부(225b)를 형성해 줌으로써 플라스틱 유기전계 발광장치 제조시에 휘어짐 및 펴짐의 반복으로 인해 발생하는 충격 등에 의한 크랙의 경로를 우회시켜 장치 내부로 전이되지 않도록 함으로써 전계 발광 표시 장치에 대한 데미지를 최소화할 수 있다. Therefore, in the present invention, considering that the area of the pad area PD is reduced if necessary, plastic organic electroluminescence is made by forming bent portions 225b in both end areas of the first and second line hole patterns 225 and 235. Damage to the electroluminescent display device can be minimized by bypassing the path of cracks caused by impacts or the like caused by repetition of bending and unfolding during device manufacturing so that they are not transferred to the inside of the device.

이와 같이, 본 발명에 따른 전계 발광 표시 장치 및 제조방법에 따르면, 표시 장치 제조시에 휘어짐 및 펴짐의 반복으로 인해 취약 영역인 인쇄회로기판(FPCB)이 연결되는 패드영역(PD)에 위치하는 다수의 무기막, 즉 게이트 절연막, 층간 절연막 또는 패시베이션막 표면에 라인홀 패턴을 형성하여 크랙의 경로를 우회시켜 장치 내부로 전이되지 않도록 함으로써 전계 발광 표시 장치에 대한 데미지를 최소화할 수 있다. As described above, according to the electroluminescent display device and the manufacturing method according to the present invention, a plurality of pad areas PD to which the printed circuit board (FPCB), which is a weak area due to repetition of bending and unfolding, are connected during manufacturing of the display device. By forming a line hole pattern on the surface of the inorganic film of, that is, the gate insulating film, the interlayer insulating film, or the passivation film, the path of the crack is bypassed so that it is not transferred to the inside of the device, thereby minimizing damage to the electroluminescent display device.

특히, 스크라이브 라인(SL; Scribe line)에 인접한 위크 포인트(weak point)에 라인홀패턴을 형성함으로써 크랙 발생시에 상기 위크 포인트에서의 선 파괴 및 크랙의 진로를 우회시킴으로써 임계 포인트(Critical pont)인 패널 배선 크랙을 방지할 수 있다.In particular, by forming a line hole pattern at a weak point adjacent to a scribe line (SL), when a crack occurs, a panel that is a critical point by bypassing the path of line breakage and crack at the weak point It can prevent wiring cracks.

또 한편, 본 발명에 따른 전계 발광 표시 장치의 패드영역에 마련되는 라인홀패턴의 또 다른 실시 예에 대해 도 11을 참조하여 개략적으로 설명하면 다음과 같다.On the other hand, another embodiment of the line hole pattern provided in the pad area of the electroluminescent display device according to the present invention will be schematically described below with reference to FIG. 11.

도 11은 본 발명에 따른 전계 발광 표시 장치의 패드영역의 라인홀패턴의 또 다른 실시 예를 개략적으로 도시한 사시도이다. 11 is a perspective view schematically illustrating another embodiment of a line hole pattern in a pad area of an EL display device according to the present invention.

본 발명의 또 다른 실시 예에 따른 크랙 방지홀 패턴(325)은 도 5에 도시된 본 발명의 제1 실시 예의 게이트절연막(113), 층간 절연막(121) 및 패시베이션막 (131) 중 적어도 어느 하나에 형성되는 경우와 동일한 경우를 예로 들어 설명한다. 여기서, 상기 크랙 방지홀 패턴(325)은 층간 절연막(미도시, 121)에 형성되는 경우를 예로 들어 설명하기로 한다.The crack prevention hole pattern 325 according to another embodiment of the present invention is at least one of the gate insulating film 113, the interlayer insulating film 121, and the passivation film 131 of the first embodiment of the present invention shown in FIG. 5. The same case as the case formed in will be described as an example. Here, a case where the crack prevention hole pattern 325 is formed in an interlayer insulating layer (not shown, 121) will be described as an example.

도 11을 참조하면, 본 발명에 따른 전계 발광 표시 장치(300)는 기판 (미도시)에 표시영역(AA)와, 상기 표시영역(AA) 외곽으로 패드영역(PD)을 포함하는 비표시영역(NA)이 정의되어 있으며, 상기 비표시영역(NA)의 외측으로는 스크라이브 라인(SL; Scribe Line)이 형성되어 있으며, 상기 패드영역(PD)의 상면 및 하면 가장자리부에 제1 트리밍 라인(CL1; trimming Line)이 정의되어 있으며, 상기 패드영역(PD)의 반대편에 위치하는 비표시영역(NA)의 상면 및 하면 가장자리부에 제2 트리밍 라인(CL2; trimming Line)이 정의되어 있다.Referring to FIG. 11, the electroluminescent display device 300 according to the present invention includes a display area AA on a substrate (not shown) and a pad area PD outside the display area AA. (NA) is defined, a scribe line (SL) is formed outside the non-display area NA, and a first trimming line ( A trimming line (CL1) is defined, and a second trimming line (CL2) is defined at upper and lower edges of the non-display area NA located opposite the pad area PD.

이때, 플렉서블 전계 발광 표시 장치(300) 제조시에 패널의 패드영역(PD)의 상면 및 하면 가장자리부에 정의된 제1 트리밍 라인(CL1), 및 상기 패드영역 (PD)의 반대편에 위치하는 비표시영역(NA)의 상면 및 하면 가장자리부에 정의된 제2 트리밍 라인(CL2)에 챔퍼링 커팅(trimming cutting)이 이루어지게 된다.At this time, when the flexible electroluminescent display 300 is manufactured, the first trimming line CL1 defined at the top and bottom edges of the pad area PD of the panel and the ratio positioned opposite the pad area PD Chamfering cutting is performed on the second trimming line CL2 defined at the upper and lower edges of the display area NA.

도 11을 참조하면, 상기 패드영역(PD)의 상면 및 하면 가장자리부에는 상기 제1 트리밍 라인(CL1)을 둘러싸는 제1 홀 패턴(325a)이 형성되어 있다. 상기 제1 홀 패턴(325a)은 곡선 형태 또는 직선 형태로 형성할 수도 있다. Referring to FIG. 11, a first hole pattern 325a surrounding the first trimming line CL1 is formed on upper and lower edge portions of the pad area PD. The first hole pattern 325a may be formed in a curved shape or a straight line shape.

이때, 상기 제1 홀 패턴(325a)은 상기 트리밍 라인으로부터 크랙(Crack)이 패널(Panel) 내부로 침투되는 것을 방지하기 위해 우회 단차를 형성해 주게 된다. In this case, the first hole pattern 325a forms a bypass step to prevent the crack from penetrating into the panel from the trimming line.

따라서, 상기 제1 홀 패턴(325a)은 상기 제1 트리밍 라인(CL1)으로부터 크랙(Crack)이 패널(Panel) 내부로 침투되는 것을 방지하기 위한 우회 단차를 형성해 주기 때문에, 상기 패드영역(PD)의 상면 및 하면 가장자리부의 제1 트리밍 라인 (CL1)으로부터 크랙(Crack)이 표시영역(AA)으로 전달되는 것이 방지된다.Accordingly, since the first hole pattern 325a forms a bypass step to prevent the crack from penetrating into the panel from the first trimming line CL1, the pad area PD Cracks are prevented from being transmitted to the display area AA from the first trimming line CL1 at the upper and lower edges of the.

또한, 도 11을 참조하면, 상기 표시영역(AA)의 외곽에 위치하는 비표시영역 (NA)에는 상기 패드영역(PD)의 제1 홀 패턴(325a)으로부터 연장되어 상기 표시영역 (AA)을 둘러싸도록 제2 홀 패턴(325b)이 상기 제1 홀 패턴(325a)과 일체로 형성되어 크랙 방지홀 패턴(325)을 구성하고 있다. 이때, 상기 제2 홀 패턴(325b)은 직선 형태로 형성된다. 상기 제2 홀 패턴(325b)은 상기 비표시영역(NA)의 제2 트리밍 라인(CL2)으로부터 크랙(Crack)이 패널(Panel) 내부로 침투되는 것을 방지하기 위해 우회 단차를 형성해 준다.In addition, referring to FIG. 11, in the non-display area NA located outside the display area AA, the display area AA extends from the first hole pattern 325a of the pad area PD. A second hole pattern 325b is formed integrally with the first hole pattern 325a so as to surround the crack prevention hole pattern 325. In this case, the second hole pattern 325b is formed in a linear shape. The second hole pattern 325b forms a bypass step to prevent a crack from penetrating into the panel from the second trimming line CL2 of the non-display area NA.

따라서, 상기 제2 홀 패턴(325b)은 상기 비표시영역(NA)의 제2 트리밍 라인 (CL2)으로부터 크랙(Crack)이 패널(Panel) 내부로 침투되는 것을 방지하기 위해 우회 단차를 형성해 줌으로써, 상기 비표시영역의 트리밍 라인으로부터 크랙 (Crack)이 표시영역으로 전달되는 것이 방지된다.Accordingly, the second hole pattern 325b forms a bypass step to prevent the crack from penetrating into the panel from the second trimming line CL2 of the non-display area NA, Cracks from the trimming line of the non-display area are prevented from being transmitted to the display area.

이상에서와 같이, 본 발명에 따른 전계 발광 표시 장치 및 제조방법은 패드영역의 상면 및 하면 가장자리부에 형성된 상기 제1 트리밍 라인을 둘러싸는 제1 홀 패턴과, 이 제1 홀 패턴으로부터 연장되어 표시영역을 둘러싸도록 형성된 제2 홀 패턴을 일체로 형성하여 크랙 방지홀 패턴을 구성함으로써, 상기 패드영역의 상면 및 하면 가장자리부의 제1 트리밍 라인으로부터 크랙(Crack)이 표시영역으로 전달되는 것이 방지될 뿐만 아니라, 상기 비표시영역의 제2 트리밍 라인으로부터 크랙(Crack)이 표시영역으로 전달되는 것이 방지된다.As described above, the electroluminescent display device and manufacturing method according to the present invention include a first hole pattern surrounding the first trimming line formed on the upper and lower edges of the pad area, and extending from the first hole pattern to display By forming a crack prevention hole pattern by integrally forming a second hole pattern formed to surround the area, cracks are prevented from being transmitted to the display area from the first trimming line at the top and bottom edges of the pad area. In addition, cracks from the second trimming line in the non-display area are prevented from being transmitted to the display area.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.Those skilled in the art to which the present invention pertains will be able to understand that the above-described present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof.

그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting. The scope of the present invention is indicated by the claims to be described later rather than the detailed description, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be interpreted as being included in the scope of the present invention. do.

101: 기판 103: 희생층
105: 폴리이미드층 107: 버퍼층
109: 활성층 113: 게이트 절연막
115a: 게이트 전극 121: 층간 절연막
125c: 제1 라인홀패턴 127a: 소스전극
127b: 드레인 전극 131: 패시베이션막
133: 평탄화막 135a: 드레인 콘택홀
135b: 제2 라인홀패턴 137: 제1 전극
139: 화소 정의막 141: 유기 발광층
143: 제2 전극 145: 하부 패시베이션막
147: 유기막 149: 상부 패시베이션막
151: 보호필름 153: 편광판
161: 백 플레이트(Back Plate)
101: substrate 103: sacrificial layer
105: polyimide layer 107: buffer layer
109: active layer 113: gate insulating film
115a: gate electrode 121: interlayer insulating film
125c: first line hole pattern 127a: source electrode
127b: drain electrode 131: passivation film
133: planarization layer 135a: drain contact hole
135b: second line hole pattern 137: first electrode
139: pixel defining layer 141: organic emission layer
143: second electrode 145: lower passivation film
147: organic film 149: upper passivation film
151: protective film 153: polarizing plate
161: Back Plate

Claims (20)

다수의 화소영역을 포함하는 표시영역;
상기 표시영역 외측에 위치되고 상기 표시영역의 변들보다 더 짧은 단변들을 갖는 비표시영역; 및
상기 비표시영역에 위치하고, 상기 표시영역을 따라 배치되며, 상기 표시 영영역의 변들보다 더 짧은 상기 비표시영역의 단변까지 연장된 크랙 방지 홀을 포함하는 전계 발광 표시장치.
A display area including a plurality of pixel areas;
A non-display area located outside the display area and having short sides shorter than sides of the display area; And
An electroluminescent display device including a crack prevention hole positioned in the non-display area, disposed along the display area, and extending to a short side of the non-display area that is shorter than sides of the display zero area.
제 1 항에 있어서,
상기 크랙 방지 홀은 절곡부 및 직선부를 갖는 전계 발광 표시장치.
The method of claim 1,
The crack prevention hole is an electroluminescent display device having a bent portion and a straight portion.
제 2 항에 있어서,
상기 비표시영역은 상기 단변보다 큰 장변을 갖는 제1 영역과 상기 단변을 갖는 제2 영역을 구비하고,
상기 크랙 방지 홀의 상기 절곡부는 상기 제1 영역이 상기 제2 영역에 접하는 코너부인 것을 특징으로 하는 전계 발광 표시장치.
The method of claim 2,
The non-display area includes a first area having a long side larger than the short side and a second area having the short side,
And the bent portion of the crack prevention hole is a corner portion in which the first region contacts the second region.
제 2 항에 있어서,
상기 크랙 방지 홀은 버퍼층상에 위치되는 전계 발광 표시장치.
The method of claim 2,
The crack prevention hole is an electroluminescent display device positioned on a buffer layer.
제 4 항에 있어서,
상기 크랙 방지 홀은 상기 버퍼층상에 위치되는 적어도 하나의 무기 절연층에 위치되는 전계 발광 표시장치.
The method of claim 4,
The crack prevention hole is positioned in at least one inorganic insulating layer on the buffer layer.
제 1 항에 있어서,
상기 비표시영역의 패드 영역에 연결되는 플렉서블 인쇄 회로 기판을 더 포함하는 전계 발광 표시장치.
The method of claim 1,
The electroluminescent display device further comprising a flexible printed circuit board connected to the pad area of the non-display area.
제 6 항에 있어서,
상기 플렉서블 인쇄 회로 기판은 상기 크랙 방지 홀에 중첩되는 전계 발광 표시장치.
The method of claim 6,
The electroluminescent display device wherein the flexible printed circuit board is overlapped with the crack prevention hole.
제 1 항에 있어서,
기판상에 형성되는 상기 표시영역 및 상기 비표시영역은 버퍼층, 게이트 절연막, 층간 절연막, 평탄화막, 및 하부 페시베이션막을 구비하고,
상기 크랙 방지 홀은 상기 비표시영역에서 상기 층간 절연막이 제거된 홀이고,
상기 하부 하부 페시베이션막은 상기 크랙 방지 홀상에 위치하는 전계 발광 표시장치.
The method of claim 1,
The display area and the non-display area formed on the substrate include a buffer layer, a gate insulating layer, an interlayer insulating layer, a planarization layer, and a lower passivation layer,
The crack prevention hole is a hole from which the interlayer insulating layer is removed in the non-display area,
The lower lower passivation layer is positioned on the crack prevention hole.
제 1 항에 있어서,
폴리이미드층과 다수의 박막트랜지스터들 사이에 위치하는 다수의 버퍼층을구비하고,
상기 크랙 방지 홀은 상기 다수의 버퍼층상에 위치하는 전계 발광 표시장치.
The method of claim 1,
Having a polyimide layer and a plurality of buffer layers positioned between a plurality of thin film transistors,
The crack prevention hole is positioned on the plurality of buffer layers.
제 1 항에 있어서,
상기 크랙 방지 홀은 적어도 하나의 라인 홀 패턴을 구비하고, 상기 라인 홀 패턴은 하나보다 많을 때 중첩되는 전계 발광 표시장치.
The method of claim 1,
The crack prevention hole includes at least one line hole pattern, and the line hole pattern overlaps when there are more than one line hole pattern.
제 1 항에 있어서,
상기 크랙 방지 홀은 적어도 하나의 라인 홀 패턴을 구비하고, 상기 라인 홀 패턴은 하나보다 많을 때 중첩되지 않는 전계 발광 표시장치.
The method of claim 1,
The crack prevention hole includes at least one line hole pattern, and the line hole pattern does not overlap when there are more than one line hole pattern.
제 1 항에 있어서,
상기 크랙 방지 홀은 상기 비표시영역의 패드 영역에 위치하거나 상기 패드영역을 구비한 상기 비표시영역에 위치하는 전계 발광 표시장치.
The method of claim 1,
The crack prevention hole is positioned in a pad area of the non-display area or in the non-display area including the pad area.
제 1 항에 있어서,
상기 크랙 방지 홀은 상기 패드영역의 주변부에 위치하는 트리밍 라인(Trimming line)을 감싸는 절곡부를 갖는 제1 홀 패턴과, 상기 제1 홀 패턴으로부터 연장되어 상기 비표시영영에 상기 표시영역을 감싸는 직선부를 갖는 제2 홀 패턴을 구비한 전계 발광 표시장치.
The method of claim 1,
The crack prevention hole includes a first hole pattern having a bent portion surrounding a trimming line positioned at the periphery of the pad area, and a straight portion extending from the first hole pattern and surrounding the display area in the non-display area. An electroluminescent display device having a second hole pattern having.
제 1 항에 있어서,
상기 표시영역과 상기 비표시영역은,
기판;
상기 기판 상에 위치하는 버퍼층;
상기 버퍼층 상에 위치하는 다수의 박막트랜지스터;
상기 다수의 박막트랜지스터를 구비하는 게이트 절연막 및 층간 졀연막;
상기 다수의 박막트랜지스터 상에 위치하는 패시베이션막;
상기 패시베이션막 상에 위치하는 평탄화막;
상기 평탄화막 상의 각 화소 영역에 위치하고 상기 패시베이션막과 상기는 평탄화막을 통해 형성된 콘택홀을 통해 상기 다수의 박막트랜지스터 중 어느 하나와 연결되는 제1 전극;
상기 평탄화막 상에 각 화소 영역을 감싸도록 형성되고 상기 제1 전극의 소정 부분에 중첩되는 화소 정의막;
상기 제1 전극 상의 각 화소 영역에 형성되는 발광층; 및
상기 화소 정의막 및 상기 발광층 상에 형성되는 제2 전극을 구비한 전계 발광 표시장치.
The method of claim 1,
The display area and the non-display area,
Board;
A buffer layer on the substrate;
A plurality of thin film transistors on the buffer layer;
A gate insulating film and an interlayer film including the plurality of thin film transistors;
A passivation film positioned on the plurality of thin film transistors;
A planarization layer on the passivation layer;
A first electrode positioned in each pixel area on the planarization layer and connected to one of the plurality of thin film transistors through a contact hole formed through the passivation layer and the planarization layer;
A pixel defining layer formed on the planarization layer to surround each pixel area and overlapping a predetermined portion of the first electrode;
An emission layer formed in each pixel area on the first electrode; And
An electroluminescent display device including the pixel defining layer and a second electrode formed on the emission layer.
제 14 항에 있어서,
상기 표시영역과 상기 비표시영역은,
상기 제2 전극 상에 형성되는 하부 패시베이션막;
상기 표시영역의 상기 하부 패시베이션막 상에 형성되는 유기 절연막;
상기 유기 절연막을 포함한 상기 하부 패시베이션막 상에 형성되는 상부 패시베이션막;
상기 상부 패시베이션막이 형성된 상기 기판에 마주하도록 형성된 베리어층; 및
상기 베리어층에 접착된 평광판을 더 구비하는 전계 발광 표시장치.
The method of claim 14,
The display area and the non-display area,
A lower passivation layer formed on the second electrode;
An organic insulating layer formed on the lower passivation layer in the display area;
An upper passivation layer formed on the lower passivation layer including the organic insulating layer;
A barrier layer formed to face the substrate on which the upper passivation layer is formed; And
An electroluminescent display device further comprising a polarizing plate adhered to the barrier layer.
제 15 항에 있어서,
상기 하부 패시베이션막은 상기 유기 절연막의 외측에서 상기 상부 패시베이션막과 접촉하는 전계 발광 표시장치.
The method of claim 15,
The lower passivation layer is in contact with the upper passivation layer from the outside of the organic insulating layer.
제 13 항에 있어서,
상기 기판은 플라스틱 재질로 형성되는 전계 발광 표시장치.
The method of claim 13,
The substrate is an electroluminescent display device formed of a plastic material.
제 15 항에 있어서,
상기 크랙 방지 홀은 상기 게이트 절연막, 상기 층간 절연막 및 상기 패시베이션막 중 적어도 하나에 위치되는 전계 발광 표시장치.
The method of claim 15,
The crack prevention hole is positioned in at least one of the gate insulating layer, the interlayer insulating layer, and the passivation layer.
제 18 항에 있어서,
상기 크랙 방지 홀 하측의 어느 절연막은 상기 크랙 방지 홀 상측의 다른 어느 절연막과 접촉되고 상기 크랙 방지 홀에 채워지는 전계 발광 표시장치.
The method of claim 18,
An electroluminescent display device in which an insulating film below the crack preventing hole is in contact with any other insulating film above the crack preventing hole and is filled in the crack preventing hole.
제 15 항에 있어서,
상기 크랙 방지 홀 하측의 상기 버퍼막, 상기 게이트 절연막 및 상기 층간 절연막 중 어느 하나는, 상기 크랙 방지 홀을 통해, 상기 크랙 방지 홀 상측의 상기 패시베이션막 및 상기 하부 패시베이션막 중 어느 하나와 접촉되는 전계 발광 표시장치.
The method of claim 15,
Any one of the buffer layer, the gate insulating layer, and the interlayer insulating layer below the crack prevention hole may contact any one of the passivation layer and the lower passivation layer above the crack prevention hole through the crack prevention hole. Light-emitting display.
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