KR20210011463A - 가중 비트를 갖는 고해상도 감쇠기 또는 위상 시프터 - Google Patents

가중 비트를 갖는 고해상도 감쇠기 또는 위상 시프터 Download PDF

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Abstract

고해상도를 제공하는 디지털 스텝 감쇠기(DSA: digital step attenuator) 및 디지털 위상 시프터(DPS: digital phase shifter) 다중-스테이지 회로 아키텍처. 실시예들은 비트 위치를 가중화하는 디더링(dithering) 접근법을 사용하여 최저값 개별 스테이지보다 훨씬 더 미세한 해상도를 제공한다. 스테이지에 대한 비트 위치 가중치는 원하는 전체 감쇠 또는 위상 시프트 범위를 제공하는 n 비트 위치의 조합을 선택할 수 있도록 결정되며 감쇠 또는 위상 시프트의 단편적인 중간 스텝을 생성하는 데 이용 가능한 많은 개수의 상태(2n)의 이용을 허용한다. 단편적인 중간 스텝은 최저값 스테이지보다 미세한 해상도를 갖는다. 비트 위치 가중치는 선형 급수, 기하 급수, 조화 급수 또는 이러한 급수의 교대 변형으로부터 결정된 가중치를 포함하는 가중 함수를 사용하여 결정될 수 있다. 일부 실시예에서, 적어도 하나의 비트 위치는 비트 위치 가중 함수에 의해 결정되지 않은 고정 값을 갖는다.

Description

가중 비트를 갖는 고해상도 감쇠기 또는 위상 시프터
관련 출원에 대한 상호 참조
본 출원은 본 발명의 양수인에게 양도된 이하의 특허 출원에 대해 우선권을 주장하며, 그 내용은 그 전체가 참고로 포함된다: 2018년 6월 20일자로 출원되고, 발명의 명칭이 "가중 비트를 갖는 고해상도 감쇠기 또는 위상 시프터(High Resolution Attenuator or Phase Shifter with Weighted Bits)"인 미국 특허 출원 제16/013,844호.
본 발명은 일반적으로 전자 회로에 관한 것으로, 보다 구체적으로는 전자 감쇠기 및/또는 위상 시프트 회로에 관한 것이다.
디지털 스텝 감쇠기
디지털 스텝 감쇠기(DSA: digital step attenuator)는 신호의 파형을 현저하게 왜곡하지 않고 개별 스텝에서 신호의 전력을 감소시키는 전자 디바이스이다. DSA는 브로드캐스트 라디오용 트랜시버, 셀룰러 전화 및 RF 기반 디지털 네트워크(예를 들어, WiFi, Bluetooth)와 같은 무선 주파수(RF) 시스템에서 종종 사용된다.
통상적인 DSA는 스위칭 가능한 2-상태 감쇠기 스테이지의 직렬 캐스케이드로 구성된다. 예를 들어, 도 1은 종래 기술의 바이너리-가중 DSA(100)의 개략도이다. 4개의 직렬-접속 감쇠기 스테이지(102a 내지 102d)가 나타내어져 있다. 제공된 제어 워드(control word)를 개별 제어 라인(106)으로 디코딩하는 선택기(104)의 제어 하에, 각각의 감쇠기 스테이지(102a 내지 102d)는 활성 "감쇠" 상태 또는 "바이패스" 상태(또한 "기준 상태"라고도 알려짐)로 스위칭될 수 있다. 각각의 감쇠기 스테이지(102a 내지 102d)는 하나의 개별 제어 라인(106)과 연관된 "비트 위치(bit position)"를 갖는 것으로 간주될 수 있다. 이 예에서, 선택기(104)에 적용된 4-비트 제어 워드는 1 dB의 최소 스텝 크기로 추가되지 않은 감쇠(즉, 모든 스테이지가 바이패스 상태에 있음)로부터 15 dB의 감쇠(즉, 모든 스테이지가 감쇠 상태에 있음)로 16개의 감쇠 조합을 설정할 수 있다.
개별 감쇠기 스테이지(102a 내지 102d)는 브릿징된-T형, T-형, 파이(pi)-형 및 L-패드형 감쇠기를 포함하는 다양한 회로로 구현될 수 있다. 예를 들어, 도 2a는 종래 기술의 브릿징된-T형 감쇠기(200)의 개략도이다. 바이패스 스위치 SwB가 신호를 전달하도록 설정되고, 션트(shunt) 스위치 SwSh가 신호를 차단하도록 설정된 경우, In 포트에 인가된 신호가 Out 포트로 전달되고, 브릿징된-T형 감쇠기(200)는 기준 상태에 있다. 바이패스 스위치 SwB가 신호를 차단하도록 설정되고 션트 스위치 SwSh가 신호를 전달하도록 설정된 경우, 직렬 Rs 및 션트 Rsh 저항의 서로의 그리고 임피던스 Z0와의 상호 작용으로 인해 In 포트에서 인가된 신호가 Out 포트에서 알려진 방식으로 감쇠되고, 브릿징된-T형 감쇠기(200)는 감쇠 상태에 있다. 감쇠 정도는 Rs 및 Rsh 저항의 값에 의해 결정된다.
감쇠기 스테이지의 다른 예로서, 도 2b는 종래 기술의 파이-형 감쇠기(210)의 개략도이다. 도 2a에 나타낸 바와 같이, 바이패스 스위치 SwB가 신호를 전달하도록 설정되고 쌍으로 된 션트 스위치 SwSh가 신호를 차단하도록 설정된 경우, In 포트에서 인가된 신호가 Out 포트로 전달되고, 파이-형 감쇠기(210)는 기준 상태에 있다. 바이패스 스위치 SwB가 신호를 차단하도록 설정되고 션트 스위치 SwSh가 신호를 전달하도록 설정된 경우, In 포트에 인가된 신호는 직렬 Rs 및 션트 Rsh 저항의 상호 작용으로 인해 알려진 방식으로 Out 포트에서 감쇠되고, 파이-형 감쇠기(210)는 감쇠 상태에 있다. 다시, 감쇠 정도는 Rs 및 Rsh 저항의 값에 의해 결정된다.
DSA는 또한 복수의 션트 감쇠기 스테이지를 갖는 전송 라인을 포함할 수 있다. 예를 들어, 도 2c는 종래 기술의 션트 가능한 전송 라인 디지털 스텝 감쇠기(220)의 개략도이다. 전송 라인(222)(예를 들어, 마이크로스트립, 동일 평면 도파관, 또는 등가 구조체 또는 회로)은 각각 적어도 션트 저항 Rsh 및 션트 스위치 SwSh를 포함하는 하나 이상의 션트 감쇠기 스테이지(224)에 커플링된다. 션트 감쇠기 스테이지(224)는 신호 전달의 측면에서 말 그대로 서로 직렬 접속되지는 않지만, 각각의 션트 감쇠기 스테이지(224)는 전송 라인(222)의 유한 섹션에 접속되고, 이러한 조합된 구조체는 그 후 다른 유사한 구조체와 직렬로 접속되어 전체 전송 라인(222)을 형성하고, 이에 의해 도 1의 직렬 구성과 유사한 감쇠 거동을 가능하게 한다. In 포트에 인가된 신호는 하나 이상의 션트 스위치 SwSh를 도전 상태로 스위칭함으로써 Out 포트에서 감쇠되고, 이에 의해 신호 에너지의 일부를 접지로 션팅(shunting)하여 인가된 신호를 감쇠시킨다. 전송 라인 감쇠기(220)에 대한 하나의 제약은 스테이지 당 감쇠가 일반적으로 약 1 또는 2 dB로 제한된다는 것이다.
다른 예로서, DSA는 알려진 방식으로 하이브리드 커플러 및 하이브리드 커플러의 직접 및 커플링된 포트에 커플링된 하나 이상의 저항 반사 종단 회로를 사용하여 제조될 수 있다. 이러한 DSA의 예가 2016년 7월 15일자로 출원되고 발명의 명칭이 "위상 및 감쇠 제어를 갖는 하이브리드 커플러(Hybrid Coupler with Phase and Attenuation Control)"인 미국 특허 출원 제15/212,046호에 설명되어 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다(하이브리드 커플러에 기초한 디지털 위상 시프터도 설명됨).
이해될 수 있듯이, 도 2a 내지 도 2c에 나타낸 감쇠기 스테이지의 특정 회로는 특정 어플리케이션에 대해 변할 수 있다. 또한, DSA의 감쇠기 스테이지는 균일한 유형일 필요가 없다. 예를 들어, 일부 감쇠기 스테이지는 파이-형 감쇠기일 수 있는 반면, 다른 감쇠기 스테이지는 브릿징된-T형 감쇠기일 수 있다. 이러한 DSA 구성의 예가 2016년 1월 14일자로 출원되고 발명의 명칭이 "디지털 스텝 감쇠기(Digital Step Attenuator)"인 미국 특허 출원 제14/996,078호에 설명되어 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다. 또한, DSA의 일부 또는 모든 스테이지는 하나 초과의 감쇠 레벨을 제공할 수 있으며, 이 경우 대응하는 개수의 비트 위치가 이러한 스테이지에 할당될 것이다. 다중-상태 감쇠기 스테이지의 예가 2016년 12월 27일자로 발행되고 발명의 명칭이 "개선된 다중-상태 감쇠기(Improved Multi-State Attenuator)"인 미국 특허 제9,531,359호에 설명되어 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다.
디지털 스텝 위상 시프터
전자 위상 시프터 회로는 신호의 전송 위상 각도를 변경하는 데 사용되며, 통상적으로 RF 신호를 위상 시프팅시키는 데 사용된다. RF 위상 시프터 회로는 예를 들어, 동-위상(in-phase) 판별기, 빔 형성 네트워크, 전력 분배기, 전력 증폭기의 선형화 및 페이징된(phased) 어레이 안테나와 같은 어플리케이션에 사용될 수 있다.
디지털 위상 시프터(DPS: Digital phase shifter) 회로는 DSA(100)와 유사하게 직접 또는 디코딩 후에 제어 워드에 의해 선택되는 위상 상태의 개별 세트를 제공하는 직렬-접속된 복수의 위상 시프터 스테이지의 디지털 제어 세트이다. 예를 들어, 도 3은 종래 기술의 바이너리-가중 DPS(300)의 개략도이다. 4개의 직렬-접속 위상 시프터 스테이지(302a 내지 302d)가 나타내어져 있다. 공급된 제어 워드를 개별 제어 라인(306)으로 디코딩하는 선택기(304)의 제어 하에, 각각의 위상 시프터 스테이지(302a 내지 302d)는 활성 "위상 시프트" 상태 또는 "바이패스" 상태(또한 "기준 상태"로 알려짐)로 스위칭될 수 있다. 따라서, 각각의 위상 시프터 스테이지(302a 내지 302d)는 하나의 개별 제어 라인(306)과 연관된 "비트 위치"를 갖는 것으로 간주될 수 있다. 이 예에서, 선택기(304)에 인가된 4-비트 제어 워드는 1°의 최소 스텝 크기로, 추가되지 않은 위상 시프트로부터(즉, 모든 스테이지가 바이패스 상태에 있음) 15°의 위상 시프트로의(즉, 모든 스테이지가 위상 시프트 상태에 있음) 위상 시프트의 16개의 조합을 설정할 수 있다.
개별 위상 시프터(302a 내지 302d)는 다양한 회로로 구현될 수 있다. 예를 들어, 도 4a는 종래 기술의 인덕터-기반 위상 시프터(400)의 개략도이다. 스위치 Swl, Sw2가 바이패스 경로에 접속하도록 설정되는 경우, In 포트에 인가된 신호는 Out 포트로 전달되고, 위상 시프터(400)는 기준 상태에 있다. 스위치 Swl, Sw2가 인덕터 L에 접속되도록 설정되는 경우, In 포트에 인가된 신호는 인덕터 L을 통해 Out 포트로 전달되고, 위상 시프터(400)는 위상 시프트 상태에 있다. 위상 시프트의 정도는 인덕터 L의 값에 의해 결정된다.
다른 예로서, 도 4b는 종래 기술의 커패시터-기반 위상 시프터(410)의 개략도이다. 스위치 Swl, Sw2가 바이패스 경로에 접속하도록 설정되는 경우, In 포트에 인가된 신호는 Out 포트로 전달되고, 위상 시프터(410)는 기준 상태에 있다. 스위치 Swl, Sw2가 커패시터 C에 접속되도록 설정되는 경우, In 포트에 인가된 신호는 커패시터를 통해 Out 포트로 전달되고, 위상 시프터(400)는 위상 시프트 상태에 있다. 위상 시프트의 정도는 커패시터 C의 값에 의해 결정된다.
DPS는 또한 복수의 션트 위상 시프트 요소를 갖는 전송 라인을 포함할 수 있다. 예를 들어, 도 4c는 종래 기술의 션트 가능한 전송 라인 위상 시프터(420)의 개략도이다. 전송 라인(422)(예를 들어, 마이크로스트립, 동일 평면 도파관 또는 등가 구조체 또는 회로)은 하나 이상의 션트 위상 시프터 스테이지(424)에 커플링되며, 이 예에서 각각의 스테이지는 적어도 션트 커패시터 Csh 및 션트 스위치 SwSh를 포함한다. 션트 위상 시프터 스테이지(424)는 신호 전달의 측면에서 문자 그대로 서로 직렬로 접속되지 않지만, 각각의 션트 위상 시프터 스테이지(424)는 전송 라인(422)의 유한 섹션에 접속되고, 이러한 결합된 구조체는 그 후 다른 유사한 구조체와 결합되어 전체 전송 라인(422)을 형성하고, 이에 의해 도 3의 직렬 구성과 유사한 위상 시프터 거동을 가능하게 한다. In 포트에 인가된 신호는 하나 이상의 션트 스위치 SwSh를 도전 상태로 스위칭함으로써 Out 포트에서 위상 시프팅되며, 이에 의해 인가된 신호를 위상 시프팅한다.
다른 예로서, DPS는 알려진 방식으로 하이브리드 커플러 및 하이브리드 커플러의 직접 및 커플링된 포트에 커플링된 복수의 용량성 또는 유도성 반사 종단 회로를 사용하여 제조될 수 있다. 이러한 DPS의 예가 2016년 1월 5일자로 출원되고 발명의 명칭이 "반사-기반 RF 위상 시프터(Reflection-Based RF Phase Shifter)"인 미국 특허 출원 제14/988/463호에 설명되어 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다(하이브리드 커플러-기반 DSA는 나타낸 용량성 반사 종단 회로가 저항 반사 종단 회로로 대체된다는 점을 제외하고는 유사함).
이해되어야 하는 바와 같이, 도 4a 내지 도 4c에 나타낸 위상 시프터 스테이지의 특정 회로는 특정 어플리케이션에 대해 변할 수 있다. 또한, DPS의 위상 시프터 스테이지는 균일한 유형일 필요가 없다. 또한, DPS의 일부 또는 모든 스테이지는 하나 초과의 레벨의 위상 시프트를 제공할 수 있으며, 이 경우 대응하는 개수의 비트 위치가 이러한 스테이지에 할당될 것이다. 다중-상태 위상 시프터 스테이지의 예가 2016년 2월 5일자로 출원되고 발명의 명칭이 "저손실 다중-상태 위상 시프터(Low Loss Multi-State Phase Shifter)"인 미국 특허 출원 제15/017,433호에 설명되어 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다.
스테이지의 비트 위치 가중화
상술한 예와 같은 DSA 및 DPS에서, 각각의 감쇠기 스테이지 또는 위상 시프터 스테이지가 연관된 선택기(104, 304)로부터 개별 제어 라인(106, 306) 중 하나에 대응하는 비트 위치를 할당받는 것으로 설명하는 것이 통상적이다. 예를 들어, 도 1에서, 감쇠기 스테이지(102d)는 4-비트 바이너리-가중 제어 워드의 최상위 비트(most significant bit(MSB))와 연관되는 것으로 간주될 수 있으며, 감쇠기 스테이지(102a)는 4-비트 바이너리-가중 제어 워드의 최하위 비트(LSB)와 연관되는 것으로 간주될 수 있다. "1001"의 바이너리-가중 제어 워드는 감쇠기 스테이지(102d 및 l02a)를 활성 감쇠 상태(나타낸 예에서 총 9 dB)로 설정하며, 감쇠기 스테이지(102b, l02c)는 바이패스(기준) 상태로 설정될 것이다.
위의 DSA 및 DPS의 예는 바이너리-가중 제어 워드를 사용하지만, 통상적으로 사용되는 다른 비트 위치 가중 스킴은 써모미터(thermometer) 가중화(즉, 각각의 상태 변화 단위에 따른 감쇠 또는 위상 시프트 값의 증분 또는 감분 변화) 및 하이브리드 써모미터/바이너리 가중화이다. 이러한 통상적인 가중화에 대한 추가적인 설명을 2016년 7월 19일자로 발행되고 발명의 명칭이 "글리치 감소를 갖는 세그먼트화된 감쇠기(Segmented Attenuator with Glitch Reduction)"인 미국 특허 제9,397,635호에서 찾을 수 있으며, 이는 본 발명의 양수인에게 양도되고 본원에 참조로 통합된다.
이러한 통상의 가중화의 문제점은 해상도가 LSB 값(즉, 최소 감쇠기 스테이지 값 또는 위상 시프터 스테이지 값)으로 제한된다는 점이다. 따라서, 예를 들어, 도 1의 바이너리 가중 DSA(100)는 1 dB의 해상도를 갖고; 유사하게, 도 3의 바이너리 가중 DPS(300)는 1°의 해상도를 갖는다. 다른 예로서, 도 2c에 나타낸 바와 같은 전송 라인 DSA(220)에서, 1/4 파장(λ/4) 간격으로 전송 라인(222)을 따라 반복되는 유사한 값의 션트 저항 Rsh를 갖는 감쇠기 스테이지(224)를 갖는 것이 일반적으로 바람직하다. 전송 라인 부하를 피하기 위해, 유사한 값의 션트 저항에 대해 써모미터 코딩이 필연적으로 사용될 것이다. 따라서, 합리적인 최대 감쇠 범위를 얻으려면, 필요한 감쇠기 스테이지의 개수, 그리고 그에 따른 제어 라인 및 관련 IC 영역의 개수가 상당히 많을 것이다. 예를 들어, 1 dB의 해상도를 갖는 21 dB의 감쇠 범위를 필요로 하는 어플리케이션에 대한 전송 라인 DSA(220)는 λ/4 간격에서 21개의 션트 감쇠기 스테이지(224)와 21개의 제어 라인을 필요로 할 것이므로, 비용이 증가한다. 유사한 문제가 DPS에도 적용된다. 그러나, 특히 RF 어플리케이션의 경우, 일반적으로 정확도를 향상시키기 위해 더 높은 해상도를 갖는 것이 바람직하다.
따라서, 상대적으로 낮은 비용으로 고해상도를 제공하는 DSA 및 DPS 회로 아키텍처가 필요하다. 본 발명은 이러한 요구를 충족시키고 추가적인 이점을 제공한다.
본 발명의 실시예는 특히 전송 라인 DSA 및 전송 라인 DPS에서 디지털 스텝 감쇠기(DSA) 및 디지털 위상 시프터(DPS)에서 더 높은 해상도를 제공하기 위해 가중 비트에 대한 디더링(dithering) 접근법을 사용한다. 다수의 디더링 접근법이 개시되지만, 각각은 추가 비용 없이 종래 기술의 접근법보다 더 높은 해상도를, 많은 경우에 상당히 더 높은 해상도를 제공한다. 따라서, 본 발명의 실시예는 더 큰 설계 유연성을 허용하기 위해 해상도로부터 범위를 분리하는 수단을 제공한다. 이러한 유연성은 전송 라인 아키텍처를 구현하는 데 활용되며, 비트 위치 당 약 2 dB 미만의 감쇠를 갖는 실시예를 가능하게 한다.
더욱 구체적으로, DSA 또는 DPS에서 스테이지의 비트 위치 가중치는 원하는 전체 감쇠 또는 위상 시프트 범위를 제공하는 N 비트 위치의 다양한 조합을 선택할 수 있도록 결정되며, 종래 기술의 써모미터, 바이너리 또는 하이브리드 써모미터/바이너리 비트 위치 가중화에서 이용할 수 있는 것보다 해상도가 훨씬 더 미세한(finer) 감쇠 또는 위상 시프트의 단편적인 중간 스텝(fractional intermediate steps)을 생성하는 데 이용할 수 있는 많은 수의 상태(2 N )의 이용을 또한 허용한다. 실질적인 측면에서, 본 발명의 실시예는 동일한 수의 비트 위치에 대해 감소된 MSB-대-LSB 비율에 대해 더 높은 범위-대-해상도 비율을 달성할 수 있으며, 통상의 설계보다 더 나은 성능 지수(FOM: Figure of Merit) 메트릭을 나타낼 수 있다. 이러한 비트 위치 가중치는 다수의 방법을 사용하여 결정될 수 있지만, 수학적 표현에 적합한 방법을 사용하는 것이 편리하다.
실시예는 신호 변경(즉, 감쇠 또는 위상 시프트)의 단편적인 중간 스텝을 생성하는 비트 위치 가중 함수를 적용함으로써 결정된 비트 위치에 할당된 스테이지 가중치를 갖는 DSA 및 DPS를 포함한다. 신호 변경의 단편적인 중간 스텝은 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는다. 비트 위치 가중 함수는 선형 급수 함수, 교대 선형 급수 함수, 기하 급수 함수, 교대 기하 급수 함수, 조화 급수 함수 또는 교대 조화 급수 함수 중 하나일 수 있다. 또한, 적어도 하나의 스테이지의 신호 변경 값은 비트 위치 가중 함수에 의해 결정되지 않는 고정 값으로 설정될 수 있다.
본 발명의 하나 이상의 실시예의 상세 사항은 첨부된 도면 및 아래의 설명에서 개진된다. 본 발명의 다른 특징, 목적 및 이점은 설명 및 도면 그리고 청구항으로부터 명백해질 것이다.
도 1은 종래 기술의 바이너리-가중 DSA의 개략도이다.
도 2a는 종래 기술의 브릿징된-T형 감쇠기의 개략도이다.
도 2b는 종래 기술의 파이-형 감쇠기의 개략도이다.
도 2c는 종래 기술의 션트 가능한 전송 라인 디지털 스텝 감쇠기의 개략도이다.
도 3은 종래 기술의 바이너리-가중 DPS의 개략도이다.
도 4a는 종래 기술의 인덕터-기반 위상 시프터의 개략도이다.
도 4b는 종래 기술의 커패시터-기반 위상 시프터의 개략도이다.
도 4c는 종래 기술의 션트 가능한 전송 라인 위상 시프터의 개략도이다.
도 5a는 균일한 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 5b는 도 5a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 6a는 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 6b는 도 6a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 6c는 A0 및 K의 상이한 값에 대해 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 6d는 도 6c에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 7a는 A0 및 K의 상이한 값에 대해 교대 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 7b는 도 7a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 8a는 AO 및 K의 상이한 값에 대해 기하 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 8b는 도 8a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 9a는 A0 및 K의 상이한 값에 대해 교대 기하 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 9b는 도 9a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 10a는 A0 및 K의 상이한 값에 대해 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 10b는 도 10a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 11a는 A0 및 K의 상이한 값에 대해 교대 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이다.
도 11b는 도 11a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 12a는 A0 및 K의 선택된 값에 대해 비트 위치 1 내지 8에 대한 교대 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프이며, 비트 위치 9는 고정 값(본 예에서는 0.25 dB)을 할당받는다.
도 12b는 도 12a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프이다.
도 13은 조화 급수 비트 위치 가중화 및 교대 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 소팅(sorting)된 감쇠 가중치의 그래프이다.
도 14는 복수의 신호 변경 스테이지에 대한 비트 위치 가중치를 설정하기 위한 제1 방법에 대한 프로세스 흐름도이다.
다양한 도면에서 유사한 참조 번호 및 표기는 유사한 요소를 나타낸다.
본 발명은 상대적으로 낮은 비용으로 고해상도뿐만 아니라 추가적인 이점을 제공하는 DSA 및 DPS 회로 아키텍처를 포함한다. 일반적으로, 본 발명의 실시예는 특히 전송 라인 DSA 및 전송 라인 DPS에서, 디지털 스텝 감쇠기(DSA) 및 디지털 위상 시프터(DPS)에서 더 높은 해상도를 제공하기 위해 가중 비트에 대한 디더링 접근법을 사용한다. 이러한 실시예의 중요한 양태는 최저값 개별 감쇠 스테이지 또는 위상 시프터 스테이지보다 훨씬 더 미세한 해상도를 달성한다는 것이다.
균일한 비트 위치 가중화
본 발명의 양태를 더 잘 이해하기 위해, 통상의 균일 (써모미터) 가중화를 고려하는 것이 유용하다. 설명을 위해, DSA 예가 사용될 것이지만, 해당 개념은 DSA와 DPS 모두에 적용된다.
도 5a는 균일 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(500)이다. 균일 비트 위치 가중화는 통상적으로 전송 라인 DSA와 함께 사용될 것이다. 나타낸 예에서, 9개의 비트 위치 각각은 감쇠 상태로 스위칭될 때 1 dB의 감쇠 값을 갖는다(즉, 각각의 비트 위치는 입력 신호를 -1 dB만큼 감쇠시킬 수 있음). 수학적으로 표현하면, n번째 비트 값 = A0, 여기서 A0은 상수(이 예에서는 -1 dB)이고, n = 비트 위치 ≥ 1이다.
정상적인 사용에서, -9 dB의 최대 감쇠 레벨에 도달할 때까지, 추가 감쇠기 스테이지를 점진적으로 활성화함으로써 더 높은 레벨의 감쇠가 달성될 것이다. 그러나, 감쇠기 스테이지는 비감쇠 기준 상태와 활성 감쇠 상태 사이에서 개별적으로 스위칭될 수 있기 때문에, 실제로 512(29)개의 가능한 제어 상태의 조합이 있지만, 더 많은 개수의 상태는 가능한 감쇠의 단지 9 레벨을 제공한다. 예를 들어, 비트 위치 1과 9만 활성화하는 것은 비트 위치 2와 8만을 활성화하는 것과 동일한 감쇠 레벨을 달성한다.
도 5b는 도 5a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(520)이다. 그래프 곡선(522)이 나타내는 바와 같이, 구분되는 감쇠 레벨들 사이에서 이용 가능한 최소 해상도가 1 dB이므로, 0 dB에서 -9 dB까지의 감쇠 레벨은 거친(coarse) 단계 함수이다.
바이너리 비트 위치 가중화는 또한 1 dB의 최소 해상도를 나타낼 것이다(9개 스테이지가 사용되는 경우 감쇠 범위가 더 커질 수 있지만; 9 레벨의 감쇠를 커버하기 위해서, 4개의 바이너리 가중 스테이지만 필요할 것임). 바이너리 비트 위치 가중화의 한계를 지적하기 위해, 감쇠기의 맥락에서 최하위 비트(LSB) 및 최상위 비트(MSB)의 수학적 정의를 고려하는 것이 도움이 될 수 있다:
LSB = Total_Attenuation_Range/(2 N - 1), 여기서 N은 비트 수이다. [식 1]
따라서, LSB는 비트 수 N을 증가시킴으로써 매우 작게 될 수 있다. 그러나,
MSB = LSB * 2( N -l) = Total_Attenuation_Range * 2( N -l) / (2 N - 1) [식 2]
2 N 이 1보다 훨씬 크다고 가정하면, 식 2의 분모는 2 N 로 단순화되고 MSB는 바이너리 비트 위치 가중화에 대해 (Total_Attenuation_Range　/ 2)에 접근한다(또한 MSB 값은 전송 라인 DSA 아키텍처에 대한 실제 제약에 의해 부과되는 비트 당 최대 감쇠 한계에 빠르게 도달하며, 위에서 언급한 바와 같이 통상적으로 비트 당 최대 약 2 dB임).
표 1은 비트 위치의 수에서 변화하는 감쇠기의 몇몇 특정 실시예에 대한 바이너리 비트 위치 가중화를 갖는 MSB 문제를 나타낸다. 비트 수 N이 증가함에 따라, MSB는 약 4.5 dB의 근사적으로 일정한 값에 접근한다(그러나 해당 값은 위에서 언급한 전송 라인 DSA 아키텍처의 실제 제약에 의해 추가로 제한될 것임).
범위 (dB) N -bits LSB (dB) MSB (dB)
9 9 0.018 4.51
9 8 0.035 4.52
9 7 0.071 4.54
9 6 0.140 4.57
9 5 0.290 4.65
9 4 0.600 4.80
9 3 1.300 5.14
비트 위치 가중치의 디더링
본 발명의 실시예는 특히 전송 라인 DSA 및 전송 라인 DPS에서, DSA 및 DPS에서 더 높은 해상도를 제공하기 위해 가중치 비트에 대한 디더링 접근법을 사용한다. 다수의 디더링 접근법이 아래에 개시되지만, 각각은 추가 비용 없이 종래 기술의 접근법보다 더 높은 해상도를 제공하며, 많은 경우에 상당히 더 높은 해상도를 제공한다. 디더링 접근법은 도 1, 도 2c, 도 3 및/또는 도 4c에 나타낸 유형과 유사한 DSA 및 DPS 회로와 함께 사용될 수 있지만, 후술하는 새로운 비트 가중화를 갖는다.
더욱 구체적으로, DSA 또는 DPS에서 스테이지의 비트 위치 가중치는 원하는 전체 감쇠 또는 위상 시프트 범위를 제공하는 N 비트 위치의 다양한 조합을 선택할 수 있도록 결정되며, 또한 종래 기술의 써모미터, 바이너리 또는 하이브리드 써모미터/바이너리 비트 위치 가중화에서 이용할 수 있는 것보다 해상도가 훨씬 더 미세한 감쇠 또는 위상 시프트의 단편적인 중간 스텝을 생성하는 데 이용 가능한 많은 수의 상태(2 N )의 이용을 허용한다. 실질적인 측면에서, 본 발명의 실시예는 동일한 수의 비트 위치에 대해 감소된 MSB-대-LSB 비율에 대해 더 높은 범위-대-해상도 비율을 달성할 수 있으며, 통상의 설계보다 더 나은 성능 지수(Figure of Merit(FOM)) 메트릭을 나타낼 수 있다. 이러한 비트 위치 가중치는 신호 변경(즉, 감쇠 또는 위상 시프트)의 단편적 중간 스텝을 생성하는 비트 위치 가중 함수를 적용하는 다수의 방법을 사용하여 결정될 수 있지만, 수학적 표현에 적합한 방법을 사용하는 것이 편리하며, 이 중 몇몇이 아래에 설명된다.
선형 급수 비트 위치 가중화: 제1 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 선형 급수 비트 위치 가중화를 적용함으로써 결정된다. 수학적으로 표현하면, n번째 비트 값 = A0 + ((n - 1) × K), 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 다소 다른 결과를 제공하는 대안적인 형태는 다음과 같다: n번째 비트 값 = A0 - ((n - 1) × K).
설명의 목적으로 DSA 예가 다시 사용된다(그러나 해당 개념은 DPS에도 적용됨). 도 6a는 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(600)이다. 그래프(600)가 나타내는 바와 같이, (감쇠기 스테이지를 나타내는) 각각의 비트 위치는 약 0.6 dB 내지 약 1.5 dB 범위의 감쇠 레벨로 설정된다. 나타낸 예에서, 비트 위치 당 평균 감쇠 레벨은 약 1 dB이지만, 인접 비트 위치 간의 감쇠 레벨 차이는 약 0.11 dB이다. 모든 비트 위치에 대한 평균으로부터의 편차가 특별히 크지 않고, 최대 비트 감쇠 레벨이 일반적으로 전송 라인에 대한 션트 값에 적절한 1 dB 내지 2 dB 범위 내에서 유지되므로, 이러한 비트 위치 가중화는 전송 라인 DSA(및 전송선 DPS)에 특히 유용할 것이다.
나타낸 예에서, 비트 위치의 조합은 0 dB 내지 약 -9 dB 범위의 전체 감쇠를 제공하도록 선택적으로 활성화될 수 있다. 그러나, 이용 가능한 다수의 상태(이 예에서 512)를 이용함으로써, 비트 위치의 다양한 조합은 도 5a 및 도 5b의 종래 기술의 예보다 훨씬 더 미세한 감쇠 해상도의 중간 스텝을 생성할 수 있다. 예를 들어, 도 6b는 도 6a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(620)이다. 그래프 곡선(522)은 구분되는 감쇠 레벨 사이에서 이용할 수 있는 1 dB의 최소 해상도로 인해, 도 5b로부터 거친 스텝 함수를 나타낸다. 반대로, 그래프 곡선(622)은 구분되는 감쇠 레벨 사이에서 이용할 수 있는 더 미세한 최소 해상도(약 0.11 dB)로 인해, 대략 동일한 전체 감쇠 범위에 대해 도 6a에 나타낸 비트 위치 가중화로부터 훨씬 더 미세한 스텝 함수를 나타낸다.
특정 예로서, 비트 위치 8이 1.5 dB의 가중화를 갖고, 비트 위치 1이 0.6 dB의 가중화를 갖는 경우, 양쪽 비트를 활성화하는 것은 2.1 dB의 감쇠를 제공하며, 이 값은 도 5a에 나타낸 균일한 비트 위치 가중화로는 얻을 수 없다.
이해되어야 하는 바와 같이, 위에서 개진된 수학적 표현에서 A0 및 K는 모두 특정 어플리케이션을 위해 변할 수 있다. 예를 들어, 도 6c는 A0 및 K의 다른 값에 대해 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(640)이고, 도 6d는 도 6c에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(660)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(644a)은 AO이 약 1.1 dB이고 K가 약 0.1인 비트 위치 가중화를 나타내고; 그래프 곡선(644b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(646a)은 AO이 약 1.2 dB이고 K가 약 0.18인 비트 위치 가중화를 나타내고; 그래프 곡선(644b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(648a)은 A0이 약 1.3 dB이고 K가 약 0.3인 비트 위치 가중화를 나타내고; 그래프 곡선(644b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 중요한 하나의 예로서, 그래프 곡선(644a 및 644b)은 그래프 곡선(642a 및 642b)(각각 도 5a 및 도 5b에서 취함)에 비해, 비트 당 최대 감쇠가 유지되고, 범위가 증가되고, 해상도가 상당히 향상된다는 것을 나타낸다. 도 6d가 나타내는 바와 같이, K에 대한 더 큰 값이 더 큰 전체 감쇠 범위로 귀결되지만 약간 더 낮은 해상도를 갖는다.
물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있음을 이해해야 하며, 물리적 스테이지에 대한 상태의 매핑만이 변할 것이다. 따라서, 예를 들어, 비트 위치 1 및 2에 할당된 가중치는 반전될 수 있으며, 비트 위치 가중 값의 다른 물리적 순서가 스테이지에 할당될 수 있다. 따라서, 도 6a 내지 도 6d에 나타낸 불균일 가중화의 그래프가 순차적으로 정렬된 DSA 또는 DPS 스테이지 세트에 할당될 수 있는 비트 위치 가중화를 계산하는 편리한 방법이지만, 계산된 비트 위치 가중치를 물리적으로 순차적인 스테이지에 엄격하게 할당할 필요가 있는 제한은 아니라는 것을 이해해야 한다.
교대 선형 급수 비트 위치 가중화: 제2 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 교대 선형 급수 비트 위치 가중화를 적용함으로써 결정된다. 수학적으로 표현하면, n번째 비트 값 = A0 + (-1) n × ((n - 1) × K), 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 이 식으로, 첫 번째 비트 위치는 A0과 같고, 두 번째 비트 위치는 A0에 비해 더 큰 양의 값을 가질 것이다. 대안적인 형태는 A0에 비해 두 번째 비트 위치에 대해 더 큰 음의 값을 제공하므로, 다소 다른 결과를 제공한다: n번째 비트 값 = A0 + (-1)( n -1) × ((n-1) × K).
도 7a는 A0 및 K의 상이한 값에 대해, 교대 선형 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(700)이고, 도 7b는 도 7a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(720)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(702a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 0.4 dB만큼 1 dB 위 또는 아래 범위의 감쇠 레벨로 설정됨을 나타내고; 그래프 곡선(702b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(704a)은 각각의 비트 위치가 K의 다른 특정 선택에 기초하여 약 0.9 dB만큼 1 dB 위 또는 아래의 범위의 감쇠 레벨로 설정됨을 나타내고(A0은 그래프 곡선(702a)과 동일); 그래프 곡선(704b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 두 경우 모두, 교대 선형 급수 비트 위치 가중화로부터의 해상도는 통상의 균일한 가중화의 해상도보다 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적인 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 해당 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변경될 것이다.
기하 급수 비트 위치 가중화: 제3 실시예에서, DSA 또는 DPS의 비트 위치에 할당된 가중치는 기하 급수 비트 위치 가중화를 적용함으로써 결정된다. 수학적으로 표현하면, n번째 비트 값 = A0 + K/2( n -1), 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 이 식으로, 첫 번째 비트 위치는 A0에 비해 양이 될 것이고(즉, A0 + K), 두 번째 비트 위치는 첫 번째 비트 위치에 비해 더 음의 값을 가질 것이다(즉, A0 + K/2). 대안적인 형태는 A0에 비해 음인 첫 번째 비트 위치(즉, A0 - K) 및 첫 번째 비트 위치에 비해 두 번째 비트 위치에 대해 더 양의 값(즉, A0 - K/2)을 제공하므로, 다소 다른 결과를 제공한다: n번째 비트 값 = A0 - K/2( n -1).
도 8a는 A0 및 K의 상이한 값에 대해 기하 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(800)이고, 도 8b는 도 8a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(820)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(802a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 1.25 dB에서 시작하여 약 1 dB에 점근적으로 접근하며 감소하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(802b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(804a)은 각각의 비트 위치가 A0 및 K의 다른 특정 선택에 기초하여, 약 1.75 dB에서 시작하여 약 1 dB에 점근적으로 접근하며 감소하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(804b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(806a)은 각각의 비트 위치가 A0 및 K의 또 다른 특정 선택에 기초하여, 약 3 dB에서 시작하여 약 1 dB에 점근적으로 접근하며 감소하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(862b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
모든 경우에, 기하 급수 비트 위치 가중화로부터의 해상도는 통상의 균일한 가중화의 해상도보다 더 미세하고, 일부 경우에는 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변할 것이다.
교대 기하 급수 비트 위치 가중화: 제4 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 교대 기하 급수 비트 위치 가중화를 적용함으로써 결정된다. 수학적으로 표현하면, n번째 비트 값 = A0 +(-1)( n -1) × K/2( n -l), 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 이 식으로, 첫 번째 비트 위치는 A0에 비해 양이 될 것이고, 두 번째 비트 위치는 첫 번째 비트 위치에 비해 더 음의 값을 가질 것이다. 대안적인 형태는 A0에 비해 음인 첫 번째 비트 위치, 및 첫 번째 비트 위치에 비해 두 번째 비트 위치에 대해 더 양의 값을 제공하므로, 다소 다른 결과를 제공한다: n번째 비트 값 = A0 + (-1) n × K/2( n -1).
도 9a는 A0 및 K의 상이한 값에 대해, 교대 기하 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(900)이고, 도 9b는 도 9a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(920)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(902a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 1.25 dB에서 시작하여 대안적으로 1 dB 아래 및 위의 값으로 감소하여 약 1 dB에 점근적으로 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(902b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(904a)은 각각의 비트 위치가 A0 및 K의 다른 특정 선택에 기초하여, 약 1.75 dB에서 시작하여 대안적으로 1 dB 아래 및 위의 값으로 감소하여 약 1 dB에 점근적으로 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(904b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(906a)은 각각의 비트 위치가 A0 및 K의 또 다른 특정 선택에 기초하여, 약 2.75 dB에서 시작하여 대안적으로 1 dB 아래 및 위로 감소하여 약 1 dB에 점근적으로 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(902b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
모든 경우에, 교대 기하 급수 비트 위치 가중화로부터의 해상도는 통상의 균일한 가중화의 해상도보다 더 미세하고, 일부 경우에는 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변할 것이다.
조화 급수 비트 위치 가중화: 제5 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 조화 급수 비트 위치 가중화를 적용하여 결정된다. 수학적으로 표현하면 n번째 비트 값 = A0 + K/n, 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 이 식으로 첫 번째 비트 위치는 A0에 비해 양이 될 것이고, 두 번째 비트 위치는 첫 번째 비트 위치에 비해 더 음의 값을 가질 것이다. 대안적인 형태는 A0에 비해 음인 첫 번째 비트 위치, 및 첫 번째 비트 위치에 비해 두 번째 비트 위치에 대해 더 양의 값을 제공하므로, 다소 다른 결과를 제공한다: n번째 비트 값 = A0 - K/n.
도 10a는 A0 및 K의 상이한 값에 대해, 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(1000)이고, 도 10b는 도 10a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(1020)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(l002a)은 각각의 비트 위치가 AO 및 K의 특정 선택에 기초하여, 약 1.95 dB에서 시작하여 오프셋 양만큼 1 dB 근처의 값으로 감소하는 감쇠 레벨로 설정된다는 것을 나타내고, 그래프 곡선(l002b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(l004a)은 각각의 비트 위치가 AO 및 K의 다른 특정 선택에 기초하여, 약 1.65 dB에서 시작하여 오프셋 양만큼 1 dB 근처의 값으로 감소하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(l004b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(l006a)은 각각의 비트 위치가 AO 및 K의 다른 특정 선택에 기초하여 약 1 dB에서 시작하여 오프셋 양만큼 약 1.65 dB에 가까운 값으로 증가하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(l006b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 그래프 곡선(l008a)은 각각의 비트 위치가 AO 및 K의 다른 특정 선택에 기초하여, 약 0.7 dB에서 시작하여 오프셋 양만큼 약 1.6 dB 근처의 값으로 증가하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(l008b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 모든 경우에, 첫 번째 비트 위치는 AO에 비해 양이다.
모든 경우에, 조화 급수 비트 위치 가중화로부터의 해상도는 통상의 균일한 가중화의 해상도보다 더 미세하고, 일부 경우에는 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변할 것이다.
교대 조화 급수 비트 위치 가중화: 제6 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 교대 조화 급수 비트 위치 가중화를 적용하여 결정된다. 수학적으로 표현하면, n번째 비트 값 = A0 + (-1) n × K/n, 여기서 A0은 상수, n = 비트 위치 ≥ 1, K는 0이 아닌 비례 상수이다. 이 식으로, 첫 번째 비트 위치는 A0에 비해 음이 될 것이고, 두 번째 비트 위치는 첫 번째 비트 위치에 비해 더 양의 값을 가질 것이다. 대안적인 형태는 A0에 비해 양인 첫 번째 비트 위치, 및 첫 번째 비트 위치에 비해 두 번째 비트 위치에 대해 더 음의 값을 제공하므로, 다소 다른 결과를 제공한다: n번째 비트 값 = A0 + (-l)( n -1) × K/n.
도 11a는 A0 및 K의 다른 값에 대해, 교대 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(1100)이고, 도 11b는 도 11a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(1120)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(1102a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 1.75 dB에서 시작하여, 1 dB 위 및 아래로 교번하여 오프셋 양만큼 약 1 dB 아래 및 위의 레벨에 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(1102b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 유사하게, 그래프 곡선(1104a)은 각각의 비트 위치가 A0 및 K의 다른 특정 선택에 기초하여, 약 1.5 dB에서 시작하여 1 dB 아래 및 위로 교번하여 오프셋 양만큼 약 1 dB 아래 및 위의 레벨로 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(1104b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 두 경우 모두, 첫 번째 비트 위치는 A0에 비해 양이다.
그래프 곡선(1102a 및 1104a)은 1 dB 위의 가중 값으로 시작한다. 대조적으로, 그래프 곡선(1106a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 0.25 dB에서 시작하여 1 dB 위와 아래로 교번하여 오프셋 양만큼 약 1 dB 위 및 아래의 레벨로 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(1106b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 유사하게, 그래프 곡선(1108a)은 각각의 비트 위치가 A0 및 K의 다른 특정 선택에 기초하여, 약 0.5 dB에서 시작하여 1 dB 위 및 아래로 교번하여 오프셋 양만큼 약 1 dB 위와 아래의 레벨에 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(1108b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 두 경우 모두, 첫 번째 비트 위치는 A0에 비해 음이다.
모든 경우에, 교대 조화 급수 비트 위치 가중화로부터의 해상도는 통상의 균일한 가중화의 해상도보다 더 미세하고, 일부 경우에는 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변할 것이다.
추가된 고정 비트(들)를 갖는 일반적인 수학적 급수: 제7 실시예에서, DSA 또는 DPS에서 비트 위치에 할당된 가중치는 상술한 유형 중 하나의 일반적인 수학적 급수를 적용하지만(예를 들어, 교대 조화 급수 비트 위치 가중화), 하나 이상의 비트 위치가 일반적인 수학적 급수에 의해 결정되지 않은 "애드-온(add-on)" 감쇠의 비교적 작은 고정 값(예를 들어, 0.1 dB 및/또는 0.25 dB)을 갖도록 제한함으로써 결정된다.
따라서, 단지 일례로서, n 비트 위치는 교대 조화 급수(예를 들어, A0 + (-1)n × K/n 또는 A0 + (-1)( n -l) × K/n 중 하나, A0 = 1 dB)에 의해 결정된 값을 가질 수 있으며, n + 1 비트 위치는 (단지 예로써) 0.25 dB로 설정될 수 있으며, 선택적으로 n + 2 비트 위치는 (단지 예로써) 0.1 dB로 설정될 수 있다. "애드-온" 비트 가중치의 선택은 어플리케이션에 따를 수 있으며; 예를 들어, 하나 이상의 고정된 "애드-온" 비트 가중치로, 해상도 밀도가 특정 영역에 분산되도록 만들어질 수 있다. 보다 일반적으로, DSA 또는 DPS는 통상의 비트 위치 가중치(예를 들어, 써모미터 및/또는 바이너리 가중화)를 갖는 비트 위치의 섹션과 조합하여, 상술한 유형 중 하나의 일반적인 수학적 급수를 적용하여 가중치가 결정되는 비트 위치의 섹션을 포함할 수 있다.
도 12a는 A0 및 K의 선택된 값에 대해 비트 위치 1 내지 8에 대한 교대 조화 급수 비트 위치 가중화를 사용하는 9-비트 DSA에 대한 비트 위치별 감쇠 가중치의 그래프(1200)이고, 비트 위치 9에는 고정 값(이 예에서는 0.25 dB)이 할당된다. 도 12b는 도 12a에 나타낸 비트 위치 가중화에 대한 비트 위치 상태의 다양한 조합의 함수로서 설정될 수 있는 가능한 감쇠 레벨을 나타내는 그래프(1220)이다. 비교를 위해, 그래프 곡선(642a)은 도 5a의 균일한 비트 위치 가중화를 나타내고, 그래프 곡선(642b)은 대응되는 가능한 감쇠 레벨을 나타낸다.
그래프 곡선(1202a)은 각각의 비트 위치가 A0 및 K의 특정 선택에 기초하여, 약 0.5 dB에서 시작하여 대안적으로 1 dB 위 및 아래의 값으로 감소하여 오프셋 양(이 예에서는, 약 0.15 dB)만큼 약 1 dB 위와 아래 레벨에 접근하는 감쇠 레벨로 설정된다는 것을 나타내고; 그래프 곡선(1202b)은 대응되는 가능한 감쇠 레벨을 나타낸다. 나타낸 실시예에서, 그래프 곡선(1202a)은 9번째 비트 위치로 외삽된 것으로 나타내어진다. 그러나, 비트 위치 9에 고정 값이 대신 할당되기 때문에, 그래프 곡선(1202a)의 실제 "꼬리(tail)"는 그래프 곡선(l204a)처럼 보일 것이며, 본질적으로 약 0.25 dB로 아래로 확장된 "꼬리"를 갖는 그래프 곡선(l202a)의 하이브리드이다. 그래프 곡선(l204b)은 그래프 곡선(l204a)에 대한 대응되는 가능한 감쇠 레벨을 나타낸다. 일반적으로, 하나 이상의 비트 위치를 작은 고정 값으로 설정하는 것은 그래프 곡선(1202b)을 상향 시프팅시키는 것으로 귀결되며; AO, K 및 고정 값에 대한 적절한 값을 선택함으로써 하향 시프트도 가능하다.
명백한 바와 같이, 하나 이상의 추가된 고정 값 비트 위치는 상술한 다른 급수-기반 비트 위치 가중화와 함께 사용될 수 있다. 모든 경우에, 이러한 하이브리드 비트 위치 가중화의 해상도는 통상의 균일한 가중화의 해상도보다 더 미세하고, 일부 경우에는 훨씬 더 미세하다. 위에서 언급한 바와 같이, 물리적 DSA 또는 DPS 스테이지에 대한 비트 위치 가중화의 실제 할당은 결과를 변경하지 않고 다른 방식으로 정렬될 수 있으며, 스테이지에 대한 가중치의 매핑만이 변할 것이다.
비트 위치 가중화에 대한 성능 지수
본 발명의 실시예와 관련하여 위에 개시된 것으로부터 특정 비트 위치 가중화의 선택은 특정 어플리케이션에 따를 것이다. 그러나, 선택을 지원하기 위해 후보 비트 위치 가중화에 성능 지수(FOM)를 할당하는 것이 유용할 수 있다. 예를 들어, 하나의 FOM은 특정 비트 위치 가중화의 해상도(즉, 최대 스텝 크기)로 나눈 (경우에 따라 감쇠 또는 위상 시프트의) 전체 범위로 정의될 수 있다: FOM = 범위/해상도. 위에 개진된 예에서 감쇠 값 대 상태 그래프 곡선에 해당 정의를 적용하면(몇몇 그래프 곡선을 갖는 예에 대해 최상의 FOM 선택), 아래 표 2에 개진된 값을 제공한다. 일반적으로, 고정 범위의 경우, 더 낮은 최대 스텝 크기는(즉, 더 낮은 해상도), 더 높은 FOM으로 귀결될 것이며, 따라서 더 높은 FOM이 더 좋다.
도면 유형 FOM
5b 균일(통상) ~9
6b 선형 급수 ~85
7b 교대 선형 급수 ~74
8b 기하 급수 ~97
9b 교대 기하 급수 ~184
10b 조화 급수 ~72
11b 교대 조화 급수 ~208
12b 교대 조화 급수 + 작은 고정 비트 ~107
표 2가 나타내는 바와 같이, 교대 조화 급수로부터 도출된 비트 위치 가중치는 본 발명의 교대 조화 급수 실시예로 달성할 수 있는 매우 미세한 스텝-크기에 비해 균일한 비트 위치 가중화의 매우 거친 최대 스텝-크기로 인해, 통상의 균일하게 가중화된 설계의 FOM(-9)에 비해 특히 예외적으로 높은 FOM(-208)을 제공한다.
가장 단순한 형태로 본 발명의 실시예를 다른 방식으로 보면, DSA 또는 DPS에 대한 "범위"를 비트 수 N에 의해 곱해진 평균 비트 가중치 A0에 의해 지배되는 것으로 생각할 수 있다(기본적으로, 각각 A0 값을 갖는 비트의 써모미터-코딩된 스트링). 그 후, "해상도"가 상술한 수학적 급수의 적용에 의해서와 같이, 수학적으로 이러한 비트의 세트 위에 중첩된다. 위의 FOM 정의는 범위와 해상도(즉, 최대 스텝 크기)만을 고려한다. 사용될 수 있는 대안적인 FOM 정의는: (범위/해상도) * (LSB/MSB)이다. 이 메트릭은 다음과 같이 동일하게 표현될 수 있다:
(범위 * LSB)/(해상도 * MSB) [식 3]
이러한 두 번째 FOM2 메트릭은 심지어 순수한 바이너리 가중화된 아키텍처(통상의 구현에 가능한 최상의 해상도)와 비교하여 본 발명의 아키텍처의 이점을 명확하게 나타낼 것이다. 예를 들어, 표 3은 표 4에 개진된 A0 및 K에 대한 식과 값을 사용하여 교대 조화 급수 비트 위치 가중화에 기초하는 본 발명의 2개의 다른 실시예에 대해 통상의 바이너리 가중화된 실시예를 비교한다. 표 3의 모든 경우 9-비트(즉, N = 9)를 사용하고 9 dB의 전체 감쇠 범위를 타겟으로 하며; FOM2 메트릭의 값이 높을수록 더 좋다.
가중화 감쇠 범위(dB) 해상도(dB) MSB/LSB(dB/dB) FOM2(식 3)
순수 바이너리(비교용) 9 0.018 256.0 2.00
교대 조화 급수 1 9 0.07 2.1 62.46
교대 조화 급수 2 9 0.06 2.4 62.89
가중화 A 0 K 식
교대 조화 급수 1 0.959 0.5 A0 + (-1)( n -1) × K/n
교대 조화 급수 2 1.041 0.5 A0 + (-1) n × K/n
교대 조화 급수 구현에서 비트 오프셋의 교대 특성은 MSB-대-LSB 비율을 상당히 감소시킴으로써 증가된 FOM2 결과를 가져온다. 이러한 개선의 주된 이유는 비트-대-비트 상대 감쇠 스텝이 항상 AO 값을 중심으로 하기 때문이다. MSB-대-LSB 비율의 감소는 증가된 제조 수율을 통해 이점을 가져오며, 여기서 저항이든 임피던스이든 비트 당 감쇠 또는 위상 시프트를 생성하는 데 사용되는 개별 회로 요소의 범위는 더 엄격하게 제한된 범위에 있게 될 것이므로, 요소 간의 균일성이 더 쉽게 유지된다.
표 3 및 표 4의 예는 교대 급수(특히 교대 조화 급수) 대 비교대 급수를 사용하는 것의 몇몇 이점을 설명하는 데 도움이 된다. 일반적으로, 본 발명의 실시예에 대해 위에 개진된 수학적 표현에서 A0의 값은 오프셋으로 고려될 수 있으며, 각각의 수학적 표현에서 두 번째 항은 n의 함수: Aw(n)인 가중 계수로 고려될 수 있다. 따라서, 예를 들어, 교대 조화 급수에 대한 가중 계수 Aw(n)은 (-1) n × K/n 또는 (-l)( n -1) × K/n 중 하나일 수 있다. 위의 급수 비트 위치 가중화의 교대 형태는 가중 계수 Aw(n)의 일부로서 (-1) n 또는 (-1)( n -1)의 계수를 포함하며, 이는 n의 각각의 증분에 대해 가중 계수 Aw(n)의 부호를 변경시킨다. 특히 2개 또는 3개의 최상위 비트에 대해, 오프셋 A0에 대한 가중 계수 Aw(n)의 부호를 교대하는 것은 비교 가능한 비트 위치 가중화를 유지하면서 개별 비트 감쇠 레벨의 범위를 최대화한다.
예를 들어, 도 13은 조화 급수 비트 위치 가중화(1302) 및 교대 조화 급수 비트 위치 가중화(1304)를 사용하는 9-비트 DSA에 대한 가장 큰 감쇠에서 가장 작은 감쇠까지의 소팅된 감쇠 가중치의 그래프(1300)이다(교대 조화 급수에 대해 비트 위치 가중치를 소팅하는 것은 이러한 가중치를 조화 급수 비트 위치 가중치와 비교하는 것을 더 쉽게 함). 그래프 곡선(1302, 1304)이 나타내는 바와 같이, 조화 급수 비트 위치 가중화(1302)에 대한 비트 레벨 감쇠의 범위는 약 0.44 dB이며, 교대 조화 급수 비트 위치 가중화(1304)에 대한 비트 레벨 감쇠의 범위는 약 0.75 dB이다. 차이는 n의 함수로서 오프셋 AO에 대한 가중 계수 Aw(n)의 부호의 교대의 결과이다.
일반적으로, 교대 가중 계수 Aw(n)을 포함하는 비트 위치 가중 급수의 사용은 다음 제약 조건 중 어느 하나 또는 둘 모두에 직면할 때 더욱 최적의 해상도를 제공한다: (1) 최대 비트 위치 감쇠 레벨이 제약되고/제약되거나("MSB" 제약) (2) 최소 비트 위치 감쇠가 제약된다("LSB" 제약). 특히, 교대 기하 급수 또는 교대 조화 급수 비트 위치 가중화를 사용하는 것은, 거의 모든 상태가 고유한 감쇠 값을 제공하기 때문에 감쇠 범위의 중심에서 매우 미세한 해상도를 제공한다. 위의 MSB 및 LSB 제약 중 하나 또는 둘 모두가 존재할 때 A0에 대한 상대적 비트 감쇠 레벨이 통상의 가중화보다 작고 크게 될 수 있도록, 감쇠 오프셋 AO은 가중 계수 Aw(n)을 적용할 때 추가된 자유도를 제공한다. 즉, 명목 감쇠 오프셋 AO으로, 오프셋의 양쪽이 이용되어 더 큰 상대적 감쇠 레벨을 실현할 수 있다.
일반화된 실시예
최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는 감쇠 또는 위상 시프트의 단편적인 중간 스텝을 제공하는 비트 위치 가중화를 생성하는 특정 수학적 표현이 개시되었지만, 다른 수학적 함수가 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는 감쇠 또는 위상 시프트의 단편적인 중간 스텝을 또한 나타내는 대안적인 비트 위치 가중화를 제공할 수 있다. 또한, 본원에서 사용되는 용어 "함수"는 순수하게 수학적인 용어로 기술적으로 "함수"가 아닐 수 있지만, 유사하게 감쇠 또는 위상 시프트의 단편적인 중간 스텝을 나타내는 비트 위치를 생성하고 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는 가중 방법을 포함한다.
가장 일반적으로, 본 발명의 실시예는 복수의 스테이지를 포함하는 전자 회로를 포함하고, 각각의 스테이지는 비트 위치를 할당받고, 기준 상태 또는 활성 신호 변경 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고; 각각의 스테이지는 신호 변경(즉, 경우에 따라 감쇠 또는 위상 시프트)의 관련 값을 제공하도록 구성되고; 각각의 스테이지에 대한 신호 변경의 관련 값은 신호 변경의 단편적인 중간 스텝을 생성하는 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수이다. 신호 변경의 단편적인 중간 스텝은 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는다. 비트 위치 가중 함수는 선형 급수 함수, 교대 선형 급수 함수, 기하 급수 함수, 교대 기하 급수 함수, 조화 급수 함수 또는 교대 조화 급수 함수 중 하나일 수 있다. 또한, 적어도 하나의 스테이지의 신호 변경 값은 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정될 수 있다.
어플리케이션
본 발명의 실시예는 브로드캐스트 라디오용 트랜시버, 셀룰러 전화 및 RF 기반 디지털 네트워크(예를 들어, WiFi, Bluetooth)에서, 그리고 예를 들어, 동-위상 판별기, 빔 형성 네트워크, 전력 분배기, 전력 증폭기의 선형화 및 페이징된 어레이 안테나에서 사용되는 DSA 및 DPS와 같은 광범위하게 다양한 어플리케이션에서 사용될 수 있다. 일부 어플리케이션에서, 하나 이상의 DSA 및 하나 이상의 DPS는 인가된 입력 신호의 감쇠 및/또는 위상을 변경하기 위해 병렬 또는 직렬로 커플링될 수 있다. 위에서 언급한 바와 같이, 상술한 디더링 접근법은 도 1, 도 2c, 도 3 및/또는 도 4c에 나타낸 유형과 유사한 DSA 및 DPS 회로와 함께 사용될 수 있지만, 상술한 새로운 비트 가중화를 갖는다.
본 발명의 실시예에 대해 상술한 비트 위치 가중화의 2개 이상의 상이한 유형이 조합될 수 있다는 점에 유의해야 한다. 예를 들어, l2-비트 DSA에서, DSA의 처음 8개 LSB에 대해 선형 비트 위치 가중화가 사용될 수 있는 반면, DSA의 4개 MSB에 대해 기하 급수 또는 조화 급수 비트 위치 가중화가 사용될 수 있다.
전송 라인 DSA와 함께 사용하기 위해, 션트 저항을 약 2 * Zo(여기서 Zo는 전송 라인의 특성 임피던스)보다 크게 유지하고 비트 당 감쇠를 약 2 dB보다 작게 유지하는 비트 위치 가중화를 선택하는 것이 특히 유용하다.
DSA 또는 DPS의 각각의 스테이지의 구성 요소에 대한 특정 값은 본 발명의 실시예에 대해 상술한 표현에 의해 나타내어진 상대적 비트 위치 가중화로부터 결정될 수 있다. 예를 들어, AO이 1 dB로 설정되고, K가 0.1 dB로 설정되고, 선형 비트 위치 가중화가 사용되는 경우, 특정 어플리케이션에 필요한 만큼 많은 스테이지에 대해, DSA의 첫 번째 스테이지는 1 dB의 감쇠를 제공하도록 구성될 수 있으며, 두 번째 스테이지는 1.1 dB의 감쇠를 제공하도록 구성될 수 있고, 세 번째 스테이지는 1.2 dB의 감쇠 등을 제공하도록 구성될 수 있다. 감쇠기 또는 위상 시프터 스테이지에 대해 특정 가중치(즉, 값)가 일단 선택되면, 해당 가중치를 달성하기 위해 구성 요소 및 구성 요소 값을 선택하는 것은 통상의 설계의 문제이다.
방법
본 발명의 다른 양태는 DSA 또는 DSP의 복수의 스테이지에 대한 비트 위치 가중치를 설정하기 위한 방법을 포함한다. 예를 들어, 도 14는 다중 신호 변경 스테이지에 대한 비트 위치 가중치를 설정하기 위한 제1 방법에 대한 프로세스 흐름도(1400)이다. 본 방법은 복수의 스테이지를 포함하는 전자 회로를 제공하는 단계로서, 각각의 스테이지는 인가된 신호의 감쇠 또는 위상을 선택적으로 변경하도록 구성되고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 활성 신호 변경 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능한, 전자 회로를 제공하는 단계(단계 1402); 신호 변경의 관련 값을 제공하도록 각각의 스테이지를 구성하는 단계(단계 1404); 및 신호 변경의 단편적인 중간 스텝을 생성하는 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 변경의 관련 값을 설정하는 단계(단계 1406)를 포함한다.
상술한 방법의 다른 양태는: 신호 변경의 단편적인 중간 스텝이 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖고; 비트 위치 가중 함수는 선형 급수 함수, 교대 선형 급수 함수, 기하 급수 함수, 교대 기하 급수 함수, 조화 급수 함수 또는 교대 조화 급수 함수 중 하나인 것을 포함하고; 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 변경 값을 갖는 적어도 하나의 스테이지를 제공하는 단계를 더 포함한다.
비트 위치 가중치를 설정하기 위한 다른 방법은: 복수의 직렬-접속된 감쇠기 스테이지를 포함하는 전자 디지털 스텝 감쇠기 회로를 제공하는 단계로서, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 도는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능한, 전자 디지털 스텝 감쇠기 회로를 제공하는 단계; 및 신호 감쇠의 관련 값을 제공하는 구성 요소로 각각의 스테이지를 구성하는 단계; 및 교대 조화 급수 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 감쇠의 관련 값을 설정하는 단계를 포함한다. 본 방법의 다른 양태는 교대 조화 급수 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 감쇠 값을 갖는 적어도 하나의 스테이지를 제공하는 단계를 포함한다.
비트 위치 가중치를 설정하기 위한 또 다른 방법: 복수의 션트 감쇠기 스테이지를 포함하는 전자 전송 라인 디지털 스텝 감쇠기 회로를 제공하는 단계로서, 각각의 스테이지는 비트 위치를 할당받고, 기준 상태 도는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능한, 전자 전송 라인 디지털 스텝 감쇠기 회로를 제공하는 단계; 신호 감쇠의 관련 값을 제공하는 구성 요소로 각각의 스테이지를 구성하는 단계; 및 교대 조화 급수 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 감쇠의 관련 값을 설정하는 단계를 포함한다.
비트 위치 가중치를 설정하기 위한 또 다른 방법은: 복수의 션트 위상 시프터 스테이지를 포함하는 전자 전송 라인 디지털 위상 시프터 회로를 제공하는 단계로서, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 위상 시프트 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능한, 전자 전송 라인 디지털 위상 시프터 회로를 제공하는 단계; 신호 위상 시프트의 관련 값을 제공하는 구성 요소로 각각의 스테이지를 구성하는 단계; 및 교대 조화 급수 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 위상 시프트의 관련 값을 설정하는 단계를 포함한다.
제조 기술 및 옵션
본 개시에서 사용되는 용어 "MOSFET"은 절연된 게이트를 갖고 금속 또는 금속 유사체, 절연체 및 반도체 구조를 포함하는 임의의 전계 효과 트랜지스터(FET)를 의미한다. 용어 "금속" 또는 "금속 유사체"는 (알루미늄, 구리 또는 다른 금속, 또는 고도로 도핑된 폴리실리콘, 그래핀, 또는 다른 전기 도전체와 같은) 적어도 하나의 전기 도전성 재료를 포함하고, "절연체"는 (실리콘 산화물 또는 다른 유전체 재료와 같은) 적어도 하나의 절연 재료를 포함하고, "반도체"는 적어도 하나의 반도체 재료를 포함한다.
본 기술 분야의 통상의 기술자에게 용이하게 명백하게 되어야 하는 바와 같이, 본 발명의 다양한 실시예는 광범위하게 다양한 사양을 충족하도록 구현될 수 있다. 위에서 달리 언급되지 않는 한, 적합한 구성 요소 값의 선택은 설계 선택의 문제이며, 본 발명의 다양한 실시예는 임의의 적합한 IC 기술로(MOSFET 구조를 포함하지만 이에 한정되지 않음) 또는 하이브리드 또는 이산 회로 형태로 구현될 수 있다. 집적 회로 실시예는 표준 벌크 실리콘, 절연체-상-실리콘(SOI: silicon-on-insulator) 및 사파이어-상-실리콘(SOS: silicon-on-sapphire)을 포함하지만 이에 한정되지 않는 임의의 적절한 기판 및 프로세스를 사용하여 제조될 수 있다. 위에서 달리 언급하지 않는 한, 본 발명은 바이폴라, GaAs HBT, GaN HEMT, GaAs pHEMT 및 MESFET 기술과 같은 다른 트랜지스터 기술로 구현될 수 있다. 그러나, 상술한 발명의 개념은 SOI-기반 제조 프로세스(SOS 포함)를 사용하여 제조된 DSA 및 DPS 및 유사한 특징을 갖는 제조 프로세스에서 특히 유용하다. SOI 또는 SOS 프로세스에서 CMOS로의 제조는 낮은 전력 소비를 갖는 회로, FET 적층으로 인한 동작 동안 고전력 신호를 견디는 능력, 우수한 선형성 및 고주파 동작(예를 들어, 50 GHz까지 그리고 이를 초과하는 무선 주파수)을 가능하게 한다. 모놀리식 IC 구현은 세심한 설계에 의해 일반적으로 기생 커패시턴스가 낮게 (또는 최소에서, 모든 유닛에 걸쳐 균일하게 유지되어 이들이 보상될 수 있게 함) 유지될 수 있으므로, 특히 유용하다.
특정 사양 및/또는 구현 기술(예를 들어, NMOS, PMOS 또는 CMOS 및 증강 모드 또는 공핍 모드 트랜지스터 디바이스)에 따라 전압 레벨이 조정될 수 있고/있거나 전압 및/또는 논리 신호 극성이 반전될 수 있다. 구성 요소 전압, 전류 및 전력 처리 기능은 필요에 따라 예를 들어, 디바이스 크기를 조정하고, 더 큰 전압을 견디도록 구성 요소(특히 FET)를 직렬로 "적층"하고/"적층"하거나 더 큰 전류를 처리하기 위해 복수의 구성 요소를 병렬로 사용함으로써 구성될 수 있다. 추가 회로 구성 요소가 추가되어 개시된 회로의 기능을 향상시키고/향상시키거나 개시된 회로의 기능을 크게 변경하지 않고 추가 기능을 제공할 수 있다.
결론
본 발명의 다수의 실시예가 설명되었다. 본 발명의 사상 및 범위를 벗어나지 않고도 다양한 수정이 이루어질 수 있음을 이해해야 한다. 예를 들어, 상술한 단계 중 일부는 순서에 독립적일 수 있으므로, 설명된 순서와 다른 순서로 수행될 수 있다. 또한, 상술한 단계 중 일부는 선택적일 수 있다. 위에서 식별된 방법과 관련하여 설명된 다양한 활동은 반복, 직렬 또는 병렬 방식으로 실행될 수 있다.
상술한 설명은 이하의 청구항의 범위에 의해 정의되는 본 발명의 범위를 제한하지 않고 예시하기 위한 것이며, 다른 실시예도 청구항의 범위 내에 있음을 이해해야 한다(청구항 요소에 대한 괄호 라벨은 이러한 요소를 쉽게 참조하기 위한 것이며, 그 자체로 요소의 특정의 필요한 순서 또는 열거를 나타내는 것은 아니며; 또한, 이러한 라벨은 충돌하는 라벨링 시퀀스를 시작하는 것으로 간주되지 않고 추가의 요소에 대한 참조로 종속항에서 재사용될 수 있음에 유의).

Claims (26)

  1. 전자 회로로서:
    (a) 복수의 스테이지들을 포함하고, 각각의 스테이지는 인가된 신호의 감쇠 또는 위상을 선택적으로 변경하도록 구성되고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 활성 신호 변경 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고;
    (b) 각각의 스테이지는 신호 변경의 관련 값을 제공하도록 구성되고;
    (c) 각각의 스테이지에 대한 신호 변경의 상기 관련 값은 신호 변경의 단편적인 중간 스텝들을 생성하는 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수인, 전자 회로.
  2. 제1항에 있어서,
    신호 변경의 상기 단편적인 중간 스텝들은 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는, 전자 회로.
  3. 제1항에 있어서,
    상기 비트 위치 가중 함수는 선형 급수 함수인, 전자 회로.
  4. 제1항에 있어서,
    상기 비트 위치 가중 함수는 교대 선형 급수 함수인, 전자 회로.
  5. 제1항에 있어서,
    상기 비트 위치 가중 함수는 기하 급수 함수인, 전자 회로.
  6. 제1항에 있어서,
    상기 비트 위치 가중 함수는 교대 기하 급수 함수인, 전자 회로.
  7. 제1항에 있어서,
    상기 비트 위치 가중 함수는 조화 급수 함수인, 전자 회로.
  8. 제1항에 있어서,
    상기 비트 위치 가중 함수는 교대 조화 급수 함수인, 전자 회로.
  9. 제1항에 있어서,
    상기 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 변경 값을 갖는 적어도 하나의 스테이지를 더 포함하는, 전자 회로.
  10. 전자 디지털 스텝 감쇠기 회로로서:
    (a) 복수의 직렬-접속 감쇠기 스테이지들을 포함하고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고;
    (b) 각각의 스테이지는 신호 감쇠의 관련 값을 제공하는 구성 요소들로 구성되고;
    (c) 각각의 스테이지에 대한 신호 감쇠의 상기 관련 값은 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수인, 전자 디지털 스텝 감쇠기 회로.
  11. 제10항에 있어서,
    상기 교대 조화 급수 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 감쇠 값을 갖는 적어도 하나의 직렬-접속 스테이지를 더 포함하는, 전자 디지털 스텝 감쇠기 회로.
  12. 전자 전송 라인 디지털 스텝 감쇠기 회로로서:
    (a) 복수의 션트(shunt) 감쇠기 스테이지들에 커플링된 전송 라인을 포함하고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고;
    (b) 각각의 스테이지는 신호 감쇠의 관련 값을 제공하는 구성 요소들로 구성되고;
    (c) 각각의 스테이지에 대한 신호 감쇠의 상기 관련 값은 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수인, 전자 전송 라인 디지털 스텝 감쇠기 회로.
  13. 전자 전송 라인 디지털 위상 시프터 회로로서:
    (a) 복수의 션트 위상 시프터 스테이지들에 커플링된 전송 라인을 포함하고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 위상 시프트 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고;
    (b) 각각의 스테이지는 신호 위상 시프트의 관련 값을 제공하는 구성 요소들로 구성되고;
    (c) 각각의 스테이지에 대한 신호 위상 시프트의 상기 관련 값은 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수인, 전자 전송 라인 디지털 위상 시프터 회로.
  14. 복수의 스테이지들을 포함하는 전자 회로에 대한 비트 위치 가중치들을 설정하기 위한 방법으로서, 각각의 스테이지는 인가된 신호의 감쇠 또는 위상을 선택적으로 변경하도록 구성되고, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 활성 신호 변경 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고, 상기 방법은:
    (a) 신호 변경의 관련 값을 제공하도록 각각의 스테이지를 구성하는 단계; 및
    (b) 신호 변경의 단편적인 중간 스텝들을 생성하는 비트 위치 가중 함수를 적용함으로써 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 변경의 상기 관련 값을 설정하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    신호 변경의 상기 단편적인 중간 스텝들은 최저값 스테이지의 신호 변경 값보다 더 미세한 해상도를 갖는, 방법.
  16. 제14항에 있어서,
    상기 비트 위치 가중 함수는 선형 급수 함수인, 방법.
  17. 제14항에 있어서,
    상기 비트 위치 가중 함수는 교대 선형 급수 함수인, 방법.
  18. 제14항에 있어서,
    상기 비트 위치 가중 함수는 기하 급수 함수인, 방법.
  19. 제14항에 있어서,
    상기 비트 위치 가중 함수는 교대 기하 급수 함수인, 방법.
  20. 제14항에 있어서,
    상기 비트 위치 가중 함수는 조화 급수 함수인, 방법.
  21. 제14항에 있어서,
    상기 비트 위치 가중 함수는 교대 조화 급수 함수인, 방법.
  22. 제14항에 있어서,
    상기 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 변경 값을 갖는 적어도 하나의 스테이지를 제공하는 단계를 더 포함하는, 방법.
  23. 복수의 직렬-접속 감쇠기 스테이지들을 포함하는 전자 디지털 스텝 감쇠기 회로에 대한 비트 위치 가중치들을 설정하기 위한 방법으로서, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고, 상기 방법은:
    (a) 신호 감쇠의 관련 값을 제공하는 구성 요소들로 각각의 스테이지를 구성하는 단계; 및
    (b) 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 감쇠의 상기 관련 값을 설정하는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 교대 조화 급수 비트 위치 가중 함수에 의해 결정되지 않은 고정 값으로 설정된 신호 감쇠 값을 갖는 적어도 하나의 직렬-접속 스테이지를 제공하는 단계를 더 포함하는, 방법.
  25. 복수의 션트 감쇠기 스테이지들을 포함하는 전자 전송 라인 디지털 스텝 감쇠기 회로에 대한 비트 위치 가중치들을 설정하기 위한 방법으로서, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 감쇠 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고, 상기 방법은:
    (a) 신호 감쇠의 관련 값을 제공하는 구성 요소들로 각각의 스테이지를 구성하는 단계; 및
    (b) 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 감쇠의 상기 관련 값을 설정하는 단계를 포함하는, 방법.
  26. 복수의 션트 위상 시프터 스테이지들을 포함하는 전자 전송 라인 디지털 위상 시프터 회로에 대한 비트 위치 가중치들을 설정하기 위한 방법으로서, 각각의 스테이지는 비트 위치를 할당받고 기준 상태 또는 위상 시프트 상태에 있도록 관련 제어 라인에 의해 디지털로 선택 가능하고, 상기 방법은:
    (a) 신호 위상 시프트의 관련 값을 제공하는 구성 요소들로 각각의 스테이지를 구성하는 단계; 및
    (b) 교대 조화 급수 비트 위치 가중 함수를 적용하여 결정된 대응하는 비트 위치 가중치의 함수로서 각각의 스테이지에 대한 신호 위상 시프트의 상기 관련 값을 설정하는 단계를 포함하는, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10505511B1 (en) 2018-06-20 2019-12-10 Psemi Corporation High resolution attenuator or phase shifter with weighted bits
CN111817689B (zh) * 2020-07-22 2021-02-26 浙江大学 高线性衰减器
CN112653423B (zh) * 2020-12-16 2023-03-24 电子科技大学 一种低相移数控衰减器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137913A1 (en) * 2013-11-19 2015-05-21 Peregrine Semiconductor Corporation Segmented Attenuator with Glitch Reduction
US20160112026A1 (en) * 2014-10-15 2016-04-21 Analog Devices Global Apparatus and methods for controlling overshoot in digital step attenuators
KR20180020999A (ko) * 2015-06-26 2018-02-28 페레그린 세미컨덕터 코포레이션 위상 시프터/감쇠기 회로에서 상태 변경 안정화

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394122A (en) * 1992-09-28 1995-02-28 Duly Research Incorporated RF digital-to-analog converter
US7675380B2 (en) * 2005-06-14 2010-03-09 National Semiconductor Corporation Integrated digitally controlled linear-in-decibels attenuator
US7782109B2 (en) 2007-06-15 2010-08-24 Mediatek Inc. Delay circuit and related method
JP4751876B2 (ja) * 2007-12-27 2011-08-17 富士通株式会社 可変減衰器
US9100046B2 (en) 2011-08-17 2015-08-04 Rf Micro Devices, Inc. Digital step attenuator utilizing thermometer encoded multi-bit attenuator stages
US9985601B2 (en) * 2012-06-01 2018-05-29 Qualcomm Incorporated Step attenuator with constant input capacitance
US9473109B2 (en) 2014-05-09 2016-10-18 Skyworks Solutions, Inc. Apparatus and methods for digital step attenuators with small output glitch
US9548722B2 (en) 2014-10-22 2017-01-17 Analog Devices Global Apparatus and methods for reducing glitches in digital step attenuators
US9531359B1 (en) 2015-10-08 2016-12-27 Peregrine Semiconductor Corporation Multi-state attenuator
US10082488B2 (en) * 2015-12-02 2018-09-25 Butterfly Network, Inc. Time gain compensation circuit and related apparatus and methods
US9602091B1 (en) 2015-12-03 2017-03-21 Peregrine Semiconductor Corporation Low phase shift, high frequency attenuator
US10062946B2 (en) 2016-01-05 2018-08-28 Psemi Corporation Reflection-based RF phase shifter
US10033349B2 (en) 2016-02-05 2018-07-24 Psemi Corporation Low loss multi-state phase shifter
US9742435B1 (en) 2016-06-21 2017-08-22 Vmware, Inc. Multi-stage data compression for time-series metric data within computer systems
US10211801B2 (en) 2016-07-15 2019-02-19 Psemi Corporation Hybrid coupler with phase and attenuation control
US10505511B1 (en) 2018-06-20 2019-12-10 Psemi Corporation High resolution attenuator or phase shifter with weighted bits
US10715123B1 (en) 2019-06-21 2020-07-14 Psemi Corporation Error correction for stepwise signal modification circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150137913A1 (en) * 2013-11-19 2015-05-21 Peregrine Semiconductor Corporation Segmented Attenuator with Glitch Reduction
US20160112026A1 (en) * 2014-10-15 2016-04-21 Analog Devices Global Apparatus and methods for controlling overshoot in digital step attenuators
KR20180020999A (ko) * 2015-06-26 2018-02-28 페레그린 세미컨덕터 코포레이션 위상 시프터/감쇠기 회로에서 상태 변경 안정화

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