CN110798170B - 利用具有双分辨率的时间延迟元件的低损耗反射无源移相器 - Google Patents

Abstract

一种用于改变射频信号的相位的移相器。使用兰格耦合器，其具有被耦接至人造传输线的反射端口。人造传输线提供反射传输路径，其长度可由数字控制线确定。沿中心走线的长度放置的晶体管提供独立的接地路径，该接地路径用于缩短ATL的电长度。因此，通过选择性地接通/断开晶体管，可以选择ATL的电长度，从而选择由移相器引入的相位延迟量。

Description

利用具有双分辨率的时间延迟元件的低损耗反射无源移相器

技术领域

这里描述的各种实施方式涉及移相器，并且更具体地涉及无源移相器。

背景技术

移相器是用于改变或优化信号的传输相位角的设备。移相器用于频率变换器、相控阵(包括相控阵天线结构，例如用于波束形成网络、分布式天线系统和相控阵雷达)、固态功率放大器以及用于测量残余相位噪声等用途。目前，相控阵开始在一些较新的WiFi路由器中使用。正在开发用于相控阵的另一个消费者市场是用于诸如RV的车辆的卫星电视。此外，移相器通常被用在例如军用和商用雷达系统的产品中。

存在移相器以其为特征的几个特性。第一个特性是插入损耗(或增益)。理想情况下，无源移相器在所有相位状态下都提供低插入损耗。第二个特性是相位上的线性度(即，移相器的输出处的幅值是否对于所有相位状态相等)。第三个特性是移相器是否是互易的。也就是说，移相器是否有效地作用于在任一方向上通过的信号。第四个特性是移相器在频率上的相位响应及其可用的控制范围。通常被考虑的移相器的其它特性包括移相器可以在其上操作的带宽和移相器可以处理的功率量。

许多移相器是数字移相器。数字移相器是数字控制的。因此，通过设置数字控制字的值来提供对施加至给数字移相器的输入施加的信号的传输相位的移位量的控制。数字控制字被施加至数字移相器的控制线。因此，数字移相器提供离散的一组相位状态中的一个。特定的传输相位状态由施加至相位控制线的“相位控制位”的状态确定。相对地，模拟移相器的输出的传输相位通常由施加至模拟移相器的相位控制输入的相位控制信号的电压确定。

数字移相器很受欢迎，因为它们对其控制线上的噪声具有更强的免疫性。在具有360度范围的数字移相器中，最高阶的位在其处于第一状态(例如逻辑“1”)时引起180度的相移，而在处于第二状态(例如，逻辑“0”)时引起零度的相移。下一个最高阶的位在其处于第一状态时引起90度的相移，而在处于第二状态时引起零度的相移，然后是45度的相移等，因为移相器的范围(例如，在这种情况下为360度)被分成越来越小的二进制步。三位数字移相器的最低有效位(LSB)会将输出信号的相位改变45度。相对地，六位数字移相器的LSB会将输出的相位改变大约5.6度。

除了模拟或数字之外，移相器可以是无源的或有源的。无源移相器没有有源部件。一种常见类型的无源移相器被称为反射移相器。反射移相器可以以至少三种方式实现。实现反射移相器的一种方法是使用循环器。这种反射移相器仅需要一个终端。

无源移相器具有通常更线性且具有更高功率处理能力的优点。此外，无源移相器不需要DC电力并且通常是互易的(即，双向的)。更进一步，无源移相器通常在工艺、电压和温度(PVT)上更稳定。也就是说，移相器的特性在以相对大的量生产并且当在变化的电压和温度下操作时保持相对恒定。

相对地，有源移相器通常可以提供插入增益，而不是插入损耗。此外，有源移相器往往需要集成电路芯片上较少的芯片面积。然而，这些优点以单向性、需要DC电力、线性较差、具有较低的功率处理能力并且在大量生产中较不稳定为代价。

图1是使用循环器102的反射移相器100的图示。输入信号被施加至循环器102的输入端口104。循环器的第二端口106(信号流方向上的下一个端口)被耦接至传输线108。移相器100的输出从循环器102的第三端口110输出。传输线108被端接至地114。开关112被耦接至线108。当闭合时，开关112将第二端口106与地之间的距离减小距离L。减小第二端口106与地之间的距离将使在第三端口110处离开循环器的输出信号的相位移位。输出信号的相位将相对于被施加至输入端口104的信号移位，如下：

Δφ＝2π2L/λ；

其中：

Δφ是开关112闭合时相对于开关112断开时的相位发生的相位差；

L是开关112闭合与开关112断开相比第二端口106与地之间的距离的长度的差。

图2是另一反射移相器200的图示。移相器200包括混合耦合器202。在一个特定实例中，利用衬底集成波导(SIW)技术制造混合耦合器202。移相器采用标准反射型移相器体系结构，包括具有输入端口204、直接端口206、耦合端口208和隔离端口210的混合耦合器202。到移相器200的RF输入被施加至混合耦合器202的输入端口204。直接端口206和耦合端口208被连接至两个相同的可变反射负载212。移相器200的输出通过隔离端口210提供。

在一些这样的移相器中，变容二极管通过蚀刻在SIW的宽壁上的横向槽被耦接至混合耦合器。二极管中的每个由相同的偏置网络控制，以试图获得相移的连续电子控制。蚀刻在SIW的宽壁上的横向槽的等效电路是并联RLC网络，其谐振频率取决于槽的长度。此外，并联RLC网络的品质因数取决于其宽度和槽的偏移。这些参数与波导的尺寸和所采用的衬底有关。在横向槽的宽边缘之间插入集总电容Cd。等效电路由无负载槽和电容Cd之间的并联连接给出。通过利用变容二极管调制该电容Cd的值，实现了串联连接至波导的可变阻抗。当Cd增加时，负载槽的共振频率ωL向较低值移动，并且反射系数的相位改变。

虽然这种移相器可能适用于某些应用，但仍需要一种简单且有效的数字移相器，该数字移相器可以在相对宽的相移范围内分步提供连续的相移。

发明内容

这里公开了一种用于改变射频(RF)信号的相位的移相器。公开了移相器的若干实施方式，包括使用具有反射端口的兰格耦合器的移相器，该反射端口被耦接至人造传输线(ATL)。在其它实施方式中，耦合器是基于混合变压器的耦合器。ATL提供反射传输路径，其长度可由数字控制线确定。每个ATL具有中心走线，该中心走线具有被选定以提供所需的最大相移的预定长度。在一些实施方式中，中心走线的远端被短路接地。沿中心走线的长度放置的晶体管提供独立的接地路径，该接地路径用于缩短ATL的电长度。因此，通过选择性地接通/断开晶体管，可以选择ATL的电长度，从而选择由移相器引入的相位延迟量。根据一些实施方式，耦合器是用于代替兰格耦合器的混合器。

在一些实施方式中，晶体管沿着ATL的长度在尺寸上逐渐变小，以在选择各种相移时提供更一致的插入损耗。在一些这样的实施方式中，接地走线和中心走线之间的距离也沿着ATL的长度逐渐变小，以补偿在逐渐变小晶体管的电容上的差异。另外，一些实施方式具有集成的数字开关衰减器，其允许信号的选择性衰减以及选择性相移。

在一些实施方式中，晶体管被放置在中心走线的每一侧并成对排列。一对中的每个晶体管一起接通和断开。在其它实施方式中，中心走线的每一侧上的晶体管相对于它们到ATL所耦接的反射端口的距离彼此偏移。因此，通过沿ATL提供两倍数量的可选择的电长度，可以增加移相器的分辨率。

在附图和以下描述中阐述了公开的设备的一个或更多个实施方式的细节。根据说明书和附图以及权利要求，能够明白公开的设备的其它特征、目的和优点。

附图说明

图1是使用循环器的反射移相器的图示。

图2是包括混合耦合器的另一反射移相器的图示。

图3是使用兰格耦合器的反射移相器的图示。

图4是使用兰格耦合器并具有相对低的插入损耗的数字反射移相器的图示。

图5A是兰格耦合器和相关的人造传输线(ATL)的简化布局的图示。

图5B是在每个中心走线的两侧上具有FET的移相器的替代实施方式的图示。

图6是被耦接至移相器的N至2^N控制线编码器的简化示意图。

图7是示出ATL的一些FET的连接的简化示意图。

图8是当输出控制线中的每一个被激活时由移相器在三个不同频率中的每一个处施加的相移的曲线图。

图9是移相器对于可能的相移中的每一个的插入损耗和回波损耗的曲线图，包括没有控制线激活的情况。

图10是在整个可能的相位选择的范围内的插入损耗和相位的极坐标图。

图11A是根据所公开的设备的移相器的另一实施方式的布局的图示，其中通过在中心走线的每一侧交错FET来减小相移步长的大小。

图11B是移相器的替代布局的图示，其中ATL的每一侧上的FET之间的距离增加并且FET的总数减少以保持与图11A的移相器所示相同数量的相位步长和独特的控制线。

图12是根据一些实施方式的移相器的实施方式的图示，其中在每个ATL的中心走线的两侧上的接地导体之间提供附加连接。

图13是用于增加移相器的分辨率的第二替换实施方式的示意图。

图14是移相器的另一实施方式的图示。

图15示出了另一实施方式，其中中心走线和接地导体之间的距离是逐渐变小的，使得中心走线之间的电容量减小。

图16是移相器的替代实施方式，其中前面讨论的实施方式的兰格耦合器用基于混合变压器的耦合器代替。

图17是示出具有兰格耦合器的移相器的随频率的回波损耗和插入损耗的曲线图。

图18是示出具有混合耦合器的移相器的随频率的回波损耗和插入损耗的曲线图。

图19是使用混合耦合器的移相器的示意图。

图20是示出移相器的回波损耗和插入损耗的曲线图，其中电容器的值被选择用于在大约27GHz下操作。

图21是示出移相器的回波损耗和插入损耗的曲线图，其中电容器的值被选择用于在大约38.5GHz下操作。

图22是根据所公开的设备的一些实施方式的又一移相器的示意图。

图23是DSA的简化示意图。

图24是可用于代替图23中所示的DSA的DSA的简化示意图。

图25是示出作为跨越ATL传输线的红色/蓝色条的开关的图示。

图26是示出ATL的顶部上的第一开关条的图示，该第一开关条比相同第一时间序列的底部ATL上的第一开关条更靠近ATL的端部半最小间隔。

各附图中相同的附图标记和名称表示相同的元件。

具体实施方式

图3是使用兰格耦合器的反射移相器300的图示。兰格耦合器302具有四个端口：输入端口304、隔离(输出)端口306、直接端口308以及耦合端口310。直接端口308和耦合端口310均被终止。然而，通过开关的网络312提供终端，该网络确定每个端口308、310与地之间的路径的性质。

直接端口308和耦合端口310两者接地的路径基本相同。因此，为了简单起见，此时仅详细描述了来自直接端口308的路径。然而，应当明白，从直接端口308接地的路径的描述同样适用于从耦合端口310到地的路径。

直接端口308被耦接至开关网络312内的“180°/输入开关”314和“180°旁路开关”315的第一端子。180°/输入开关314的第二端子被耦接至180°传输线324的第一端部。传输线324的第二端部被耦接至180°/输出开关316的第一端子。180°旁路开关315的第二端子和180°/输出开关316的第二端子被耦接在一起。因此，通过闭合180°旁路开关，180°传输线324被旁路。当180°旁路开关断开时，180°/输入和180°/输出开关314、316两者闭合，以提供从直接端口308经由180°传输线324的路径。同样，当180°旁路开关315闭合时，180°/输入和180°/输出开关两者断开，以从该路径去除180°传输线324。

以与180°传输线324的类似方式，90°传输线326被耦接在90°/输入开关317和90°/输出开关319之间。90°旁路开关318被连接在90°/输入开关和90°/输出开关317、319之间，以允许90°传输线326被旁路。一组电容开关320至323在一个端子处各自被耦接至一组电容器328中对应的一个电容器。电容器328中的每个具有被选择成当关联的电容器开关320至323闭合时提供步进相移的电容。因此，通过从开关网络312中选择开关314至323的组合，可以将相移选择为在零和通常略低于360°之间的64个离散值中的任何一个。在除了两个旁路开关315、318之外所有开关闭合的情况下，最大相移被选择。在所有开关断开的情况下，输出RF信号相对于RF输入信号具有零度相移。在一些实施方式中，在所有开关断开的情况下呈现的相位是“零”度的参考相位角，所有其它相位状态都相对于该参考相位角测量。这与相对于输入信号采取零度相移的情况形成对比。可以为来自图1所示的移相器100的循环器102的第三端口110的路径提供类似的终端路径或者为图2的混合耦合器202提供可变终端。

然而，无论选择哪种特定结构，在所选择的任何相移中RF信号必须通过的大量开关实质上增加了移相器的插入损耗。此外，不需要的寄生元件，特别是与开关相关联的断态电容，使得设计该终端网络以在典型的操作带宽上操作具有挑战性。

图4是使用兰格耦合器402并具有相对低插入损耗的数字反射移相器400的图示。移相器400提供从具有相对高分辨率(即可选择的相移之间的相对小的步长)的宽范围相移中选择相移的能力。

兰格耦合器402具有四个端口；(1)RF输入端口404；(2)直接端口406；(3)耦合端口408以及(4)隔离端口410。直接端口406和耦合端口408被各自耦合至由电感走线412和开关(例如，FET)414构成的两个人造传输线(ATL)411a、411b中的一个。在开关是FET的情况下，每个FET 414的漏极至源极关断电容(C_off)有助于ATL 411的整体特性阻抗。因此，ATL的特性阻抗是FET 414的尺寸的函数。当FET 414中的至少一个导通时，导通的FET 414中的最靠近兰格耦合器端口406、408的FET 414确定ATL 411的电长度。改变ATL 411的电长度改变了信号沿ATL411传播至地并然后反射回兰格耦合器402的端口406、408所花费的时间量。因此，相对于由端口406、408发射的信号的反射信号的相位根据哪个FET 414导通(即哪个FET414提供接地路径)而改变。应当注意，与最靠近的导通的FET 414相比，离耦合器402较远的FET 414的状态对移相器400输出的信号相位没有显著影响。然而，在一些实施方式中，这样的FET 414也可以接通(即偏置以导通)，以使二次反射最小化。二次反射是由漏过导通的FET且在路径的末端从地反射回来的杂散电流引起的。

图5A是使用兰格耦合器402和相关联的ATL 411a、411b的移相器401的简化布局的图示。兰格耦合器402包括在耦合器的近端506和远端508两者处耦接的第一两条导电走线502、504。这两条走线与第二个两条走线510、512交错。第二个两条走线510、512也在耦合器402的近端514和远端516两者处被耦接。通过被耦接至走线502、504的近端506的走线518提供对RF输入端口404的访问。耦合器402的RF输出在隔离端口410处被获得。对兰格耦合器402的隔离端口410的访问由走线510、512的远端516处的走线520提供。通过被耦接至走线510、512的近端514的走线522提供对耦合端口408的访问。通过被耦接至走线502、504的远端508的走线521提供对直接端口406的访问。

两个ATL411a、411b中的每个包括被耦接至分别提供对两个反射端口406、408的访问的两个走线521、522中的一个的中心走线526a、526b。(应当注意，当几个特征具有相同的数值但是具有不同的字母值时，仅数值用于表示共享相同数值的所有这些特征。例如，中心走线526指的是中心走线526a和中心走线526b两者)。对于第一ATL 411a，在中心走线526a的一个纵向侧上设置有接地528a的一部分。接地528b的第二部分被设置在第二中心走线526b的一个纵向侧上。接地528a、528b中的每个部分被连接至环绕耦合器402的接地导体的环540。

在图5A中，FET 414被简单地示为沿着ATL 411中的每个的一侧间隔地放置的块。在一些实施方式中，每个FET 414具有第一端子(例如，漏极)、第二端子(例如，源极)以及控制端子(例如，栅极)。为简单起见，FET 414的布局的细节未在图5A中示出。然而，本领域的技术人员将会知道如何布置FET 414，使得FET 414在FET 414接通时提供中心走线526和接地部分528之间的路径，以在FET 414的第一端子和FET 414的第二端子之间提供低电阻。对于每个ATL 411的每个FET 414，第一端子沿中心走线526间隔地被耦接至中心走线526，并且第二端子沿着中心走线528间隔地被耦接至地。控制端子被耦接至控制FET 414是接通还是断开的控制信号的源(见图6)。

图5B是使用兰格耦合器402和相关联的ATL 411a、411b并且具有被耦接在中心走线526的两侧上的FET 414的移相器400的替代实施方式的简化布局的图示。

在图5B示出的布局中，FET 414被示出为沿着ATL 411中的每个的每一侧成对地放置的块530。对于第一ATL 411a，提供了接地的两个部分528a、528c；在中心走线526a的每一侧上各有一个。类似地，第二ATL 411b具有接地的两个部分528b、528d；在中心走线526b的每一侧上各有一个。中心走线526的宽度和厚度以及地的每个部分528和中心走线526之间的间隔以及FET 414的断态电容决定了ATL411的每单位长度的容抗。走线526的宽度和厚度也决定了ATL411的每单位长度的感抗。移相器400与移相器401基本上同样操作。然而，在中心走线526的一侧上提供FET 414的第一子集，并且在中心走线526的另一侧上提供FET 414的第二子集，其中第一子集的每个FET 414与第二子集的FET 414对准以形成对530，当对530的两个FET 414都接通时，减小了接地路径的电阻。因此，在所公开的装置的一个实施方式中，沿着中心走线526的距离在端口406、408与包括对530的两个FET 414中的每个之间是相同的。

在这样的实施方式中，对530中的两个FET 414中的每个一起接通和断开。在一些实施方式中，在ATL411a、411b两者中距反射端口406、408相同距离的所有FET 414一起接通和断开。控制线(图5A和图5B中未示出)被耦接至每个FET 414的栅极。本领域的技术人员将会明白如何将这种控制线耦接至FET 414的栅极，尽管为简单起见FET 414以及控制线两者的栅极都没有被示出。这样的控制线向每个FET 414的栅极提供偏置电压，以允许FET 414被选择性地偏置以将电流传导至地504(即接通FET)或者替代地，以向地提供相对高的阻抗(即断开FET)。

在对530中的每个FET 414与反射端口406、408等距离的一些实施方式中，对530中的每个FET 414与同一对530中的另一个FET同时接通。在一些实施方式中，对于每个ATL411，存在沿着ATL 411的长度均匀间隔的三十二个这样的对530。在ATL411的远端532处，中心走线526被直接耦接至地528。因此，在所有的FET 414断开(即不导通)的情况下，ATL411的电长度是在ATL 411的远端532处从反射端口406、408至地的距离。然而，当对530中的一个或更多个接通时，ATL 411的电长度被缩短至端口406、408与通过最靠近耦合器端口并且接通的对530的接地连接之间的距离。在一些实施方式中，当一对530被接通时，该对530与ATL 411的远端532之间的所有对530也被接通。

在对530中设置FET 414提供了相对低的对地阻抗。也就是说，该对的R_on(当FET414被偏置时的电阻)将是每个单独FET 414单独的的R_on的一半。然而，如将在下面公开的其它实施方式中看到的，当可以容忍更高的电阻R_on时，FET 414不需要成对操作。

图6是被耦接至移相器400的N到2^N控制线编码器602的简化示意图。编码器602接收被应用于N输入控制线605的N位控制字603。编码器602提供2^N输出控制线604。在图5B示出的实施方式中，每个输出控制线604被耦接至四个FET 414的栅极，上述四个FET 414在移相器400内被分组成两个对530。

图7是示出FET 414中的一些的连接的简化示意图。第一对530a的第一FET 414a被耦接在中心走线526a和接地的部分528a之间。每个FET的第一端子(例如，漏极)被耦接至中心走线526。第二端子(例如，源极)被耦接至接地部分528。控制端子(例如，栅极)被耦接至编码器602。第一对530a的第二FET 414b被耦接在中心走线526a和接地的部分528c之间。第二对530b的第一FET 414c在距耦合端口408一定距离处被耦接在中心走线526b和接地的部分528b之间，该距离等于第一对530a的第一FET 414a与反射端口406的距离。第二对530b的第二FET 414d被耦接在中心走线526b和接地的部分528d之间。由于这些FET 414a、414b、414c、414d中的所有四个的栅极被耦接至相同的输出控制线604，所以四个FET 414中的每个将一起接通和断开。因此，两个ATL 411中的每个的电长度将是相同的。在图5B的数字反射移相器400中，每个中心走线526单独放置32对530(其中三个在图7中示出)。因此，从编码器602输出的总共5个输入(即，N＝5)到2^N＝2⁵＝32个唯一输出控制线604。这导致ATL 411的32个独特电长度。因此，相对于被施加至输入端口404的输入信号，可以在隔离端口410处对输出信号施加32个独特的相移。应当注意，图7中示出的接地部分528通过图7中未示出的连接被连接至较大的接地电路。

图8是输出控制线604中的每个被激活用于特定的实现时在三个不同频率(27GHz、28GHz和29GHz)中的每个处由移相器400施加的相移的曲线图800。沿X轴提供激活的控制线604的附图标记。Y轴指示施加在从移相器400输出的信号上的相移的相对量。第一曲线802是27GHz处的相移的曲线图。第二曲线804是28GHz处的相移的曲线图。第三曲线806是29GHz处的相移的曲线图。曲线图800示出了其中存在32条控制线的实施方式的曲线图800。因此，当第16输出控制线604被激活时，相对于27GHz处的输入信号，被施加至输出信号的相移量将约为190°。相对于28GHz处的输入信号，被施加至输出信号的相移量将约为175°。相对于29GHz的输入信号，被施加至输出信号的相移量约为160°。各种频率处的相移差异是由于相移是改变从两个反射端口到ATL 411的端部(即接地)和返回的电距离的结果。然而，电距离相对于信号的波长来测量。因此，对于ATL 411的物理长度的任何特定变化，每个频率的电长度的变化量将是不同的，因此导致信号的相位的不同变化量。如上所述，在一些实施方式中，当特定控制线被激活时(即，由该控制线控制的FET被接通)，在由该输出控制线604控制的FET与ATL 411的远端之间的所有控制线也将是激活的。然而，在替代的实施方式中，不一定是这种情况。应注意，曲线图800中指示的相移量在大约470°的范围内延伸。

图9是移相器400对于33个可能的相移中的每个的插入损耗(S11参数)和回波损耗(S21参数)的曲线图，包括当32个控制线中没有一个激活(即所有FET 414被断开)的情况。针对插入损耗绘制了三条曲线。第一曲线902示出了27GHz处的插入损耗与相移(就输出控制线604激活而言)。第二曲线904示出了28GHz处的插入损耗与相移的关系。第三曲线906示出了29GHz处的插入损耗与相移的关系。根据哪个输出控制线604激活来绘制相移。对于其中存在32条控制线的实施方式，沿X轴绘制控制相移的输出控制线604。Y轴指示以分贝为单位的插入损耗量。

对于所有三个频率，插入损耗被示出为保持在大约-2.2dB内(没有输出控制线604激活时在所有三个频率中)至大约-4.2dB(第三输出控制线604被激活时29GHz处)的范围。

此外，绘制了三条曲线，这三条曲线示出了三个感兴趣的频率处的回波损耗。Y轴示出了回波损耗。第一曲线908示出了27GHz处信号的回波损耗与相移的关系(如在X轴上指示的控制信号的状态指示的)。第二曲线910示出了28GHz处信号的回波损耗与相移的关系。第三曲线912示出了29GHz处信号的回波损耗与相移的关系。对于所有三个频率和所有可能的相移，回波损耗保持优于-19dB。

图10是在整个可能的相位选择范围内的插入损耗和相位的极坐标图1000。第一点1002示出了最短的可能ATL 411的插入损耗和相位(即第32输出控制线604激活)。第二点1004示出了最长的可能ATL的插入损耗和相位(即没有输出控制线604激活)。可以看出，随着ATL变长，插入损耗增加。然而，在ATL最长的点1004处，插入损耗甚至低于ATL最短的点。对于其中ATL 411最长并且所有FET 414关断并且ATL 411的远端直接短接至地的体系结构来说就是这种情况。在每个其它状态中，与ATL411通过其接地的FET 414相关联的R_on、以及中心走线526的电阻，随着ATL 411的长度增加而增加插入损耗。然而，一旦ATL 411的末端是直接短接至地(即没有通过FET 414导向接地)，那么总电阻小于FET 414的对530的接通电阻R_on。

应当进一步注意，虽然ATL411的远端处的接地对于输出控制线604的所有状态都存在，但是有效信号基于接通的第一FET 414的电长度被反射。因此，超过该FET 414的ATL411的电阻是不相关的，因为只有通过第一FET 414被耦接的地的反射的信号才是相关的。

图11A是根据公开的设备的移相器1100的另一实施方式的布局的图示，其中通过在中心走线1118的每一侧交错FET 1414来减小相移步长的大小。提供了类似于图5A和图5B中示出的兰格耦合器402的兰格耦合器1102。兰格耦合器1102具有四个端口：(1)RF输入端口1104；(2)直接端口1106；(3)耦合端口1108；以及(4)隔离端口1110。直接端口1106和耦合端口1108各自被耦接至由电感走线1118和FET 1114构成的ATL1111。在移相器1100的布局中，被连接到至地电位的接地导体1116的部分基本上围绕每个ATL 1111和耦合器1102。接地导体1116提供接地，每个FET 1114可以被连接至该接地。另外，接地导体1116和中心走线1118之间的间隔导致沿ATL 1111存在电容。电容的量是中心走线1118和接地导体1116之间的距离的函数。应该注意，那些不导通(即断开)的FET 1114也提供沿ATL 1111的电容。移相器400和移相器1100的布局之间的一个区别在于如下事实：移相器1100中的FET 1114在中心走线1118的每一侧上交错。相对地，移相器400的FET 414成对排列，中心走线526被连接至与反射端口406、408的距离相同的一对中的每个FET 414。因此，移相器1100的FET 1114可以一次接通一个，而不是如移相器400中那样成对530地操作它们。这使得中心走线1118的相移具有更大的分辨率，该中心走线1118具有与移相器400的中心走线526基本相同的长度，即使在中心走线1118的同一侧上的FET 1114之间具有相同的间隔。应当注意，在一些实施方式中，每当被耦接至中心走线1118a并且与反射端口1108间隔开一定距离的FET 1114接通时，被耦接至中心走线1118b并且与反射端口1106间隔开相等距离的FET 1114接通。因此，两个ATL 1111a、1111b的电长度保持不变。因此，与移相器400的FET 414的情况一样，与反射端口1106、1108距离相同的所有FET 1114一起接通。

在一些实施方式中，移相器1100的中心走线1118中的每个的远端1122被耦接至接地导体1116(图11A中未示出，但是类似于图5A和图5B中示出的移相器401、400的情况)。然而，在如图11A示出的其它实施方式中，中心走线1118的远端1122终止于从接地导体1116延伸的突起1120与中心走线1118的远端1122之间的一对电阻器(未示出)。选择这些电阻器以等效终止FET的接通电阻。因此，它们用于减少点1004处图10中所见的插入损耗的突然变化。在移相器400的实施方式中也可以提供类似的电阻终端(为简单起见未示出)，而不是使中心走线526的远端532直接被耦接至地，如图5A和图5B所示。

应当注意，在FET 1114交错的实施方式中，一个ATL 1111的FET 1114各自独立驱动。因此，独特控制线的数量将加倍(可以被独立控制的控制线，即N到2^N编码器的输入处的控制位数增加1并且输出控制线的数量将加倍)。在其中中心走线526的一侧上的FET 414与中心走线526的另一侧上的FET 414对准的移相器400中，相同的独特输出控制线604(参见图6)可用于接通对530的两个FET。然而，在中心走线1118的一侧上的FET 1114相对于中心走线1118的另一侧上的FET 1114交错的实施方式中，每个FET 1114将需要独特输出控制线604。

图11B是移相器1101的替代布局的图示，其中ATL1111的每一侧上的FET 1114a之间的距离增加并且FET 1114的总数减少以保持与图11A的移相器1100相同数量的相位步长和独特的控制线604。

图12是根据一些实施方式的移相器1200的实施方式的图示，其中在每个ATL1111a、1111b的中心走线1118的两侧上的接地导体1116之间提供附加连接(接地带1202)。这样的接地带1202可以在金属层上实现，该金属层位于制造中心走线1118的层的上方或下方。在一些这样的实施方式中，通孔1204将接地带1202连接至中心走线1118的每一侧上的接地导体1116。仅提供图12中示出的接地带1202的特定放置来说明该概念。可以基于实现的细节来确定这种接地带1202的特定位置。

图13是用于增加移相器400的分辨率的第二替换实施方式的示意图。在公开的移相器1300的实施方式中，图4、图5A和图5B中示出的移相器400的一般体系结构与外部开关电抗1302一起使用。附加输入控制线1301被耦接至外部开关电抗1302，以确定在外部开关电抗1302的输入1304和输出1306之间施加的电抗量。外部开关电抗1302可以用作交错FET1114的替代或与交错FET 1114组合，如图11A和图11B所示。以下讨论适用于移相器400，但如果移相器1100或移相器1101与外部切换的电抗1302一起使用，则同样适用。

在一些实施方式中，附加位1301是N位控制字1303的最低有效位(LSB)，用于确定由移相器1300施加至RF输出信号的相移量。当控制线1301为“激活”时选择外部切换电抗1302，以使大约为一半的相移与由控制字1303的下一个最低有效位1305产生的相移一样大。因此，当控制字1303从最低到最高对所有可能值进行排序时，它将控制线604、1301设置成以递增的步长移位移位器1300的输出的相位，该步长在大小上近似等于通过改变LSB1301的状态引起的相移的大小。

图14是移相器的另一实施方式的图示。移相器1400与图11A中所示的移相器1100基本相同。然而，更远离反射端口1106、1108的移相器1400的那些FET 1414a大于更靠近反射端口1106、1108的FET 1414b。使FET1414b更大地减小R_on(处于接通状态即当导通时从漏极至源极的电阻)。沿着ATL 1111进一步减小FET的R_on可以补偿由反射端口1106、1108和FET1414a之间的增大的距离所增加的中心走线1118电阻的增大。应当注意，在一些实施方式中，远离中心走线1118a的一端上的反射端口1106、1108的FET 1414具有较低的R_on。在一些实施方式中，这是通过使它们比靠近反射端口1106、1108的FET 1414更宽来提供的。然而，在中心走线1118a的另一端，FET 1414都具有相同的R_on。然而，为了保持两个反射端口1106、1108之间的对称性，与另一个中心走线1118b相关联的FET1414将各自与和中心走线1118a相关联的相应FET的尺寸相同。也就是说，当与每个中心走线1118相关联的相应FET 1414导通时，沿每个中心走线1118的总阻抗将是相同的。

图15示出了又一个实施方式，其中中心走线1118和接地导体1116之间的距离是逐渐变小的，使得接地导体1116和中心走线1118之间的距离在中心走线1118的远端处比在近端处更大。因此，中心走线1118与地之间的电容的量随着ATL1111的长度而减小，其中ATL1111的远端1122具有比在近端1502处更小的对地电容，这是因为在远端处具有更宽的距离。使接地导体1116逐渐变小补偿了由于FET 1414朝向远端1122的尺寸增大而导致的电容增加。应当注意，在一些实施方式中，接地导体1116在中心走线1118a的一端上逐渐变细。然而，在中心走线1118a的另一端，接地导体1116未逐渐变小(未示出)。然而，为了保持两个反射端口1106、1108之间的对称性，与另一个中心走线1118b相关联的接地导体1116将具有与中心走线1118a相关联的相应的接地导体1116相同的逐渐变小。也就是说，当与每个中心走线1118相关联的相应的FET1414接通时，沿每个中心走线1118的总阻抗将是相同的。

图5A、图5B、图11A、图11B、图12、图14和图15中示出的布局仅仅是在公开的设备的一些实施方式中如何布置耦合器和相关的FET的示例。替代布局的数量大并且这里没有提供，因为本领域的普通技术人员将能够为将要使用的公开的移相器的特定应用确定适当的布局。更具体地说，我们以相等的增量呈现了二进制编码的相移，但是普通的技术人员将会明白，从温度计码到离散相移的随机码，许多编码方案和增量是可能的。

图16是移相器1600的替代实施方式，其中先前讨论的实施方式的兰格耦合器用基于混合变压器的耦合器1602代替。类似于兰格耦合器，混合耦合器1602具有四个端口：(1)输入端口1604；(2)直接端口1606；(3)耦合端口1608以及(4)隔离端口1610。直接端口1606和耦合端口1608各自被耦接至两个ATL 1611a、1611b中的一个，类似于先前讨论的ATL。根据一些实施方式，两个蛇形走线1613、1615一个叠置在另一个上面(即第一走线1613在第一层上形成、第二走线1615在第一层上方的第二层上形成。每个走线的末端用作四个端口1604、1606、1608、1610。两个走线1613、1615的中心部分周围是地1617的一部分。

移相器1600基本上与先前讨论的移相器400同样操作。然而，在移相器1600中使用混合耦合器1602导致不同的操作特性以及不同的占用面积。

图17是示出具有兰格耦合器402的移相器400的随频率的回波损耗1702和插入损耗1704曲线图。在24GHz处，插入损耗是1.965dB，而回波损耗约为-25dB。

图18是示出具有混合耦合器1602的移相器1600的随频率的回波损耗1802和插入损耗1804的曲线图。与具有兰格耦合器的移相器400相对，具有混合耦合器的移相器1600具有更大的插入损耗(即24GHz处为-2.251dB)和更差的回波损耗(即24GHz处为-23dB)。尽管如此，在一些应用中，移相器1600可能是有利的。例如，移相器1600的总体占用面积小于移相器400的总占用面积。此外，混合耦合器1602在双模式操作(即在多于一个频率处的操作)中更有用。

图19是使用类似于图16中示出的混合耦合器的混合耦合器1602的移相器1900的示意图。第一电容器1902被放置在输入端口1604和耦合端口1608之间，而第二电容器1904被放置在隔离端口(即输出端口)1610和直接端口1606之间。为这两个电容器1902、1904选择合适的值使得移相器1900被调谐以优化移相器1900在感兴趣的特定频率处的回波损耗。因此，提供可选择的第一电容和第二电容使得可以优化移相器1900以用于双频带系统(即可以从两个频率之一中选择操作频率的系统)中的操作。可以添加额外的开关电容器以支持进一步的工作频带。

图20是示出移相器1900的回波损耗2002和插入损耗2004的曲线图，其中电容器1902、1904的值被选择用于在大约27GHz处操作。27GHz处的回波损耗约为-20dB，而插入损耗为-2.257。虽然移相器400在24GHz处具有更好的插入损耗和回波损耗，如图17所见的，移相器1600的回波损耗和插入损耗在许多应用中是可接受的。

图21是示出移相器1900的回波损耗2102和插入损耗2104的曲线图，其中电容器1902、1904的值被选择用于在大约38.5GHz下操作。回波损耗约为-35.0dB，而插入损耗为-1.933dB。相对地，如图17示出的移相器400在38.5GHz处具有-13.5dB的回波损耗和约为-2.5dB的插入损耗。

图22是根据公开的设备的一些实施方式的又一移相器2200的示意图。移相器2200与移相器400类似。然而，移相器2200包括被耦接在每个反射端口406、408与相关联的ATL411a、411b之间的集成数字开关衰减器(DSA)2202a、2202b。

图23是DSA 2202的简化示意图。电阻器2302、2304、2306形成除法器网络，以对反射端口406、408处的信号提供衰减(参见图22)。当串联开关2308闭合并且分路开关2310、2312断开时，梯形网络被旁路。因此，不提供衰减。或者，当串联开关2308断开并且分路开关2310、2312闭合时，梯形网络将信号除以与梯形网络中的电阻器2302、2304、2306的相对大小成比例的量。图23中没有示出到开关的控制线。然而，本领域的技术人员将会明白，可以提供信号控制线来控制所有三个开关2308、2310、2312。由于旁路开关2308处于与其它两个开关2310、2312相反的状态，相对于被施加至其它两个开关2310、2312的控制信号，可以使用反相器将控制信号反相至旁路开关。因此，DSA 2202可以由单个位控制。

图24是可用于代替图23中示出的DSA 2202的DSA 2400的简化示意图。除旁路模式外，DSA 2400具有至少两个衰减值。除了关于图23中示出的DSA 2202所讨论的部件之外，DSA 2400具有与串联连接的电阻器2302、2304和开关2310、2312并联的附加串联电阻器2402、2404和开关2406、2408。此外，第一串联连接的开关2410和电阻器2412以及第二串联连接的开关2414和电阻器2416各自与电阻器2306和开关2308并联布置。可以提供第三附加衰减状态，其中两个电阻器并联放置(串联和分流两者)。

如果旁路开关2308闭合，则所有其它开关断开以允许DSA 2400被旁路(即不提供衰减)。如果旁路开关2308断开，则当开关2310、2312、2410闭合并且开关2406、2408、2414断开时，提供衰减的第一级。提供衰减的第二级是旁路开关2308和开关2310、2312、2410断开并且开关2406、2408、2414闭合。类似于上面关于DSA 2202所讨论的情况，未示出DSA 2400的控制线，但是本领域饿普通技术人员将会明白，开关2310、2312、2410可以在第一控制线的第一状态下闭合。当第一控制线处于第一状态时，可以使用相同的控制线来断开开关2406、2408、2414。当第一控制线处于第二状态时，开关2310、2312、2410可以断开，而开关2406、2408、2414可以闭合。第二控制线可用于确定旁路开关2308是断开还是闭合。显然，其它控制状态是可能的，并且可以通过标准逻辑来布置。

应当注意，这里公开的ATL也可以被用于提供可编程的时间延迟。也就是说，通过选择ATL的电长度，信号穿过ATL所需的时间量改变，从而改变引入的延迟量。因此，图4、图5A、图5B、图11A、图11B、图12、图14、图15和图16中的任何电路提供该功能而无需修改。

如在图25中可以看到的那样，与图5B相比较，两个ATL(图25中的上部2502和下部2504)内的短路开关的开关位置相对于彼此不对称地定位。如图25中示出的开关被描述为红色或蓝色开关条，表示开路或短路。该图将开关2506示出为跨越ATL传输线2502、2504的红色/蓝色条。该配置可以在图5B中看到，即在ATL的中心导体上的相同点处间隔开的两个开关。然而，如图11A所示，例如，为了节省面积，单个开关可以在ATL的中心导体的任一侧上足够并且仍然用于缩短ATL长度，尽管由于仅具有单个开关而具有稍高的损耗。在图25中，红色/蓝色开关条2506应该被解释为如图5B所示的一对开关或者如图11A所示的单个开关。

在先前的实施方式中，短路开关的位置(在图25中示出为红色开关条2506)与每个ATL的近端或远端等距离，从而产生在每个ATL上的相同的电长度，以及因此，如图所示，产生兰格耦合器结构中的每个直接和耦合端口(图25中未示出)。

在初始实施方式中，这意味着这些端口中的每个的延迟(相位变化)相等，因此两个ATL的平均延迟也等于每条线的延迟。然而，在本实施方式中，通过将开关位置延迟错开最小延迟2508的一半，如图25所示，在相对的ATL 2502、2504上通过闭合的每个后续开关引入的延迟将是单个ATL的最小延迟的一半。更具体地，在图26中可以看出，顶部ATL 2602上的第一开关条2601(在从顶部到底部的第一时间序列中)比相同的第一时间序列的底部ATL2604上的第一开关条2606更靠近ATL端部半最小间隔。由于最小间隔规则，在单个ATL内不能实现这种半间隔，然而，通过从一个ATL相比于另一个ATL的最小间隔偏移量的一半启动开关条的序列来实现半间隔。然后，所有其它开关条沿着ATL中的每一个以最小间隔隔开，从而确保一个ATL 2602上的所有开关条与另一个ATL 2604上的相关联的开关条隔开半个最小间隔偏移。

开关闭合的顺序可以在图26中看到。在该图中，一对ATL 2602、2604从图的顶部到底部以开关闭合的序列示出。可以看出，上部ATL 2602具有由处于闭合状态的所有开关设定的最小相位延迟。需要指出的是，为了阐明开关的相对位置，图26中示出了在每个ATL中断开的开关两者在每个ATL的左侧上，而例如由于连接到兰格耦合器的直接端口和耦合端口的布局限制，ATL可以被布置成其连接中心对称地定位，如图7所示。

继续参考图26，如图所示，当开关断开时，时间/相位延迟增加。然而，与在ATL的每个上断开附加开关的先前实施方式不同，在当前实施方式中，单个ATL上的单个开关断开。因此，兰格耦合器看到两个延迟的平均值，从而使整个结构的时间/相位分辨率加倍。如图26中示出的，ATL 2602、2604上的单对相邻开关2610、2612的最小分辨率表示为“Δ”，而替代ATL 2604、2602上类似定位的开关2614、2616之间的间隔差将引入“半Δ”延迟。

正如普通的技术人员将看到的，当前实施方式中的每对开关中的每个开关独立地切换，这需要单独的控制线和具有附加逻辑电平的数字解码器。额外的逻辑电平增加了解码器的尺寸，使其面积增加一倍，但是这对于额外的精度的级别来说是很小的面积代价(因为逻辑栅极与ATL和开关相比非常小)。另外，当前实施方式可以被用于提供原始精度，但具有一半的开关，从而节省面积。

以下概述了当前实施方式的优点。

·下面示出的改进使分辨率加倍。

·6位(5.625度)设计将产生7位分辨率，无RF变化，仅改变数字控制。

ο更高的分辨率是有价值的，例如，用于精确补偿波束形成器中DSA的相位变化。

ο当校正DPS中的随机DSA变化时，可能发生+/-1/2lsb均匀分布的随机误差。这产生0.29lsb rms误差。添加一点分辨率会将“分辨率误差”降低到原始lsb刻度上的0.14lsbrms。这对满足波束形成器精度规范很重要。

·可以对于原始分辨率提供双倍分辨率或使开关减半。

·在非常高的频率下，开关物理尺寸通过开关位置延迟不交错的方法来限制分辨率。在这种情况下，这可能是获得需要的解决方案的唯一方法。

·温度计码数字控制尺寸可以使这一改进加倍，但数字门小且便宜。

已经描述了要求保护的发明的许多实施方式。能够明白，在不脱离本发明的精神和范围的情况下，可以进行各种修改。例如，上述一些步骤可以是顺序无关的，因此可以以与所描述的顺序不同的顺序执行。此外，上述一些步骤可以是可选的。关于以上描述的各种活动可以以重复、顺序或并行的方式执行。应当理解，前面的描述旨在说明而不是限制要求保护的发明的范围，本发明的范围由下述权利要求的范围限定，并且其它实施方式在权利要求的范围内。

Claims (16)

1.一种移相器，包括：

(a)具有输入端口、直接端口、耦合端口和隔离端口的射频耦合器；

(b)被耦接在所述直接端口和地之间的第一中心走线；

(c)被耦接在所述耦合端口和地之间的第二中心走线；

(d)第一多个开关，每个开关具有第一端子、第二端子和控制端子，所述第一多个开关中的每一个的所述第一端子间隔地被耦接至所述第一中心走线，而所述第一多个开关中的每个开关的所述第二端子被耦接至地；以及

(e)第二多个开关，每个开关具有第一端子、第二端子和控制端子，所述第二多个开关中的每一个的所述第一端子间隔地被耦接至所述第二中心走线，而所述第二多个开关中的每一个开关的所述第二端子被耦接至地。

2.根据权利要求1所述的移相器，其中对于所述第一多个开关中的每个开关，在所述第二多个开关中存在相应的开关，所述第一多个开关中的每个开关和所述第一中心走线的近端之间的距离与所述第二多个开关的所述相应的开关和所述第二中心走线的近端之间的距离相同。

3.根据权利要求2所述的移相器，进一步包括：

(a)沿所述第一中心走线的两个纵向侧边中的第一个侧边的第一接地部分，所述第一接地部分被耦接至所述第一多个开关的每个开关的所述第二端子；以及

(b)沿所述第二中心走线的所述两个纵向侧边中的第一个侧边的第二接地部分，所述第二接地部分被耦接至所述第二多个开关的每个开关的所述第二端子。

4.根据权利要求2所述的移相器，进一步包括：

(a)沿所述第一中心走线的两个纵向侧边中的第一个侧边的第一接地部分，所述第一接地部分被耦接至所述第一多个开关的第一子集的每个开关的所述第二端子；

(b)沿所述第二中心走线的所述两个纵向侧边中的第一个侧边的第二接地部分，所述第二接地部分被耦接至所述第二多个开关的第一子集的每个开关的所述第二端子；

(c)沿所述第一中心走线的所述两个纵向侧边中的第二个侧边的第三接地部分，所述第三接地部分被耦接至所述第一多个开关的第二子集的每个开关的所述第二端子；以及

(d)沿所述第二中心走线的所述两个纵向侧边中的第二个侧边的第四接地部分，所述第四接地部分被耦接至所述第二多个开关的第二子集的每个开关的所述第二端子。

5.根据权利要求4所述的移相器，其中所述第一多个开关的所述第一子集中的开关中的每一个与所述第一多个开关的所述第二子集的开关对准，而所述第二多个开关的所述第一子集的开关中的每一个与所述第二多个开关的所述第二子集的开关对准。

6.根据权利要求4所述的移相器，其中所述第一多个开关的第一子集相对于所述第一多个开关的所述第二子集交错，并且所述第二多个开关的所述第一子集相对于所述第二多个开关的所述第二子集交错。

7.根据权利要求6所述的移相器，进一步包括在所述第一接地部分和所述第三接地部分之间的至少第一接地带和在所述第二接地部分和所述第四接地部分之间的至少第二接地带。

8.根据权利要求4所述的移相器，其中：

(a)所述开关是场效应晶体管FET；

(b)所述第一多个开关的所述第一子集中的FET是逐渐变小的，使得最接近所述第一中心走线的近端的FET具有比最靠近所述第一中心走线的远端的FET低的R_on；

(c)所述第一多个开关的所述第二子集中的FET是逐渐变小的，使得最接近所述第一中心走线的近端的FET具有比最靠近所述第一中心走线的所述远端的FET低的R_on；

(d)所述第二多个开关的所述第一子集中的FET是逐渐变小的，使得最靠近所述第二中心走线的近端的FET具有比最靠近所述第二中心走线的远端的FET低的R_on；以及

(e)所述第二多个开关的所述第二子集中的FET是逐渐变小的，使得最靠近所述第二中心走线的近端的FET具有比最靠近所述第二中心走线的所述远端的FET低的R_on；

其中，R_on为当FET处于接通状态时，从所述FET的漏极至所述FET源极的电阻。

9.根据权利要求6所述的移相器，其中：

(a)所述第一接地部分和所述第一中心走线之间的距离是逐渐变小的，使得所述第一中心走线的远端附近的距离大于所述第一中心走线的所述近端附近的距离；

(b)所述第二接地部分和所述第一中心走线之间的距离是逐渐变小的，使得所述第一中心走线的所述远端附近的距离大于所述第一中心走线的所述近端附近的距离；

(c)所述第三接地部分和所述第二中心走线之间的距离是逐渐变小的，使得所述第二中心走线的远端附近的距离大于所述第二中心走线的所述近端附近的距离；以及

(d)所述第四接地部分和所述第二中心走线之间的距离是逐渐变小的，使得所述第二中心走线的所述远端附近的距离大于所述第二中心走线的所述近端附近的距离。

10.根据权利要求4所述的移相器，其中所述耦合器是兰格耦合器。

11.根据权利要求4所述的移相器，其中所述耦合器是基于混合变压器的耦合器。

12.根据权利要求4所述的移相器，进一步包括第一数字开关衰减器和第二数字开关衰减器，所述第一数字开关衰减器被耦接在所述直接端口和所述第一中心走线之间，而所述第二数字开关衰减器被耦接在所述耦合端口和所述第二中心走线之间。

13.根据权利要求12所述的移相器，其中每个数字开关衰减器能够可切换地控制以允许至少两个衰减水平和旁路模式的选择。

14.一种移相器，包括：

(a)射频耦合器，其具有输入端口、直接端口、耦合端口和隔离端口；

(b)被耦接在所述直接端口和地之间的第一中心走线；

(c)被耦接在所述耦合端口和地之间的第二中心走线；

(d)第一多个开关，每个开关具有第一端子、第二端子和控制端子，所述第一多个开关中的每一个的所述第一端子间隔地被耦接至所述第一中心走线，而所述第一多个开关的每个开关的所述第二端子被耦接至地，以形成顶部仿真传输线；以及

(e)第二多个开关，每个开关具有第一端子、第二端子和控制端子，所述第二多个开关中的每一个的所述第一端子间隔地被耦接至所述第二中心走线，而所述第二多个开关的每个开关的所述第二端子被耦接至地，以形成底部仿真传输线；

(f)在开关位置延迟处的第一多个开关条，每个开关条对应于所述第一多个开关中的开关之一，所述仿真传输线中的一个仿真传输线的开关位置延迟交错半个最小延迟，使得所述一个仿真传输线上的第一开关条比相同第一时间序列的另一个仿真传输线上的第一开关条更接近所述仿真传输线的端部半个最小间隔，并且使得每个后续开关在相对的仿真传输线上闭合时引入的延迟将是单个仿真传输线的最小延迟的一半。

15.根据权利要求14所述的移相器，其中所述射频耦合器看到所述耦合端口处的延迟和所述直接端口处的延迟的平均值，从而使所述移相器的整体结构的时间/相位分辨率加倍。

16.根据权利要求14所述的移相器，其中所述射频耦合器看到所述耦合端口处的延迟和所述直接端口处的延迟的平均值，从而减少了由所述开关位置延迟不交错的移相器提供的相同量的相位控制所需的开关条的数量。