CN113612465B - 一种高频宽带双向高精度无源移相器 - Google Patents

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Abstract

本发明公开了一种高频宽带双向高精度无源移相器，包括正交发生单元、I路双相调制单元、Q路双相调制单元、通路切换单元和时序控制单元。射频输入信号经正交发生单元后输出两路正交信号，然后分别经I路双相调制单元和Q路双相调制单元进行0°/180°移相后，由通路切换单元选通，最后输出射频输出信号，时序控制单元用于控制I路和Q路的归一化增益时序。本发明支持双向移相，在零功耗和低成本的前提下，实现360°移相范围、10比特以上移相位数、高移相精度、低幅度偏差和高频宽带等性能。

Description

一种高频宽带双向高精度无源移相器
技术领域
本发明属于射频微波集成电路设计领域，具体为一种高频宽带双向高精度无源移相器。
背景技术
无线通信频段主要集中在0～6GHz，这使得该频段的频谱资源趋于饱和，无法满足高数据传输速率的要求。当常用通信频段的频谱资源面临枯竭时，通信系统向更高频段乃至毫米波频段发展将成为必然的趋势。为了解决高频通信损耗大的问题，相控阵技术被开发出来，由此移相器成为了相控阵系统的核心模块之一。为了实现高精度波束扫描，移相器应具有360°移相范围、高移相位数、高移相精度和低幅度偏差等性能，同时为了降低大规模阵列的总功耗，移相器应尽可能地降低直流功耗并且支持双向移相。
传统的矢量合成型有源移相器存在着功耗高、仅支持单向移相、控制电路设计复杂和响应慢等缺点，难以满足高频通信的低功耗、低成本和低延迟的要求。无源移相器不消耗直流功耗，图1给出了传统的开关型无源移相器的电路架构，它由N个移相单元级联而成。在图1中，射频输入信号依次经过N个移相单元后输出，然而，随着移相位数要求的提高，在信号通路上的晶体管数量越来越多，从而增加了移相器的插入损耗，此外，为了提高移相精度和幅度偏差性能，还需要增加更为复杂的补偿电路，由此可见，开关型无源移相器的移相位数、移相精度和幅度偏差等性能的优化受到诸多限制。
发明内容
本发明的目的在于提供一种高频宽带双向高精度无源移相器，以解决传统无源移相器的移相位数低、移相精度低和幅度偏差高的问题。
实现本发明目的的技术方案为：一种高频宽带双向高精度无源移相器，包括正交发生单元、I路双相调制单元、Q路双相调制单元、通路切换单元和时序控制单元，射频输入信号RFin连接正交发生单元，正交发生单元的两个输出端分别连接I路双相调制单元和Q路双相调制单元进行0°/180°移相，所述I路双相调制单元和Q路双相调制单元由通路切换单元选通，输出射频输出信号RFout，所述通路切换单元包括三条支路，其中，一条支路用于选通Q路信号，一条支路用于选通I路信号，第三条支路用于同时选通I路和Q路信号并各提供3dB的幅度衰减然后将两路信号合成为一路，所述时序控制单元Bit4端和Bit3端的输出信号分别控制I路双相调制单元和Q路双相调制单元的0°/180°相位切换，Bit2端和Bit1端的输出信号通过一系列与门和反相器来控制通路切换单元中三条支路的通断。
优选地，所述正交发生单元包括第一朗格耦合器和电阻R0，第一朗格耦合器的输入端①与射频输入信号RFin连接在一起，第一朗格耦合器的耦合端②与I路双相调制单元的输入端连接在一起，第一朗格耦合器的直通端③与Q路双相调制单元的输入端连接在一起，第一朗格耦合器的隔离端④与电阻R0的一端连接在一起，电阻R0的另一端接地。
优选地，所述I路双相调制单元包括第二朗格耦合器、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、电感L1、电感L2、电容C1、电容C2、电阻R1、电阻R2、电阻R3和电阻R4，第二朗格耦合器的耦合端②与电感L1和电容C1的一端连接在一起，电感L1的另一端连接NMOS管M1的漏极，NMOS管M1的源极接地，NMOS管M1的栅极连接电阻R1的一端，电容C1的另一端连接NMOS管M2的漏极，NMOS管M2的源极接地，NMOS管M2的栅极连接电阻R2的一端，第二朗格耦合器的直通端③与电感L2和电容C2的一端连接在一起，电感L2的另一端连接NMOS管M3的漏极，NMOS管M3的源极接地，NMOS管M3的栅极连接电阻R3的一端，电容C2的另一端连接NMOS管M4的漏极，NMOS管M4的源极接地，NMOS管M4的栅极连接电阻R4的一端，电阻R1的另一端、电阻R2的另一端、电阻R3的另一端、电阻R4的另一端和时序控制单元Bit4端连接在一起，第二朗格耦合器的隔离端④与通路切换单元连接在一起。
优选地，所述Q路双相调制单元结构与I路双相调制单元结构相同。
优选地，所述时序控制单元包括FPGA、反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5、与门and1、与门and2和与门and3，FPGA的Bit4、Bit3、Bit2和Bit1端产生时序控制信号，FPGA的Bit2端与反相器inv2的输入端、与门and2的第一输入端、与门and1的第二输入端连接在一起，反相器inv2的输出端连接与门and3的第一输入端，FPGA的Bit1端与反相器inv1的输入端、与门and1的第一输入端、与门and3的第二输入端连接在一起，反相器inv1的输出端连接与门and2的第二输入端，与门and2的输出端与反相器inv4的输入端连接，与门and1的输出端与反相器inv3的输入端连接，与门and3的输出端与反相器inv5的输入端连接。
优选地，所述通路切换单元中包括NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、电感L5、电感L6、电感L7、电感L8、电感L9、传输线TL1、传输线TL2、传输线TL3、传输线TL4、传输线TL5、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21和电阻R22，NMOS管M9的源极连接传输线TL1的一端，NMOS管M9的栅极连接电阻R9的一端，传输线TL1的另一端与NMOS管M11的漏极和电感L5的一端连接在一起，电感L5的另一端与NMOS管M10的源极和NMOS管M12的漏极连接在一起，NMOS管M11的源极接地，NMOS管M11的栅极连接电阻R11的一端，NMOS管M12的源极接地，NMOS管M12的栅极连接电阻R12的一端，电阻R11的另一端、电阻R12的另一端和时序控制单元中反相器inv5的输出端连接在一起，NMOS管M10的栅极连接电阻R10的一端，电阻R10的另一端、电阻R9的另一端和时序控制单元中与门and3的输出端、反相器inv5的输入端连接在一起；NMOS管M14的源极与电阻R22的一端和传输线TL3的一端连接在一起，NMOS管M14的栅极连接电阻R14的一端，传输线TL3的另一端与传输线TL2的一端和传输线TL4的一端连接在一起，电阻R22的另一端与传输线TL4的另一端和NMOS管M13的源极连接在一起，NMOS管M13的栅极连接电阻R13的一端，传输线TL2的另一端与NMOS管M16的漏极和电感L6的一端连接在一起，电感L6的另一端与NMOS管M15的源极和NMOS管M17的漏极连接在一起，NMOS管M16的源极接地，NMOS管M16的栅极连接电阻R16的一端，NMOS管M17的源极接地，NMOS管M17的栅极连接电阻R17的一端，电阻R16的另一端、电阻R17的另一端和时序控制单元中反相器inv4的输出端连接在一起，NMOS管M15的栅极连接电阻R15的一端，电阻R15的另一端、电阻R13的另一端、电阻R14的另一端和时序控制单元中与门and2的输出端、反相器inv4的输入端连接在一起；NMOS管M18的源极连接传输线TL5的一端，NMOS管M18的栅极连接电阻R18的一端，传输线TL5的另一端与NMOS管M20的漏极和电感L7的一端连接在一起，电感L7的另一端与NMOS管M19的源极和NMOS管M21的漏极连接在一起，NMOS管M20的源极接地，NMOS管M20的栅极连接电阻R20的一端，NMOS管M21的源极接地，NMOS管M21的栅极连接电阻R21的一端，电阻R20的另一端、电阻R21的另一端和时序控制单元中反相器inv3的输出端连接在一起，NMOS管M19的栅极连接电阻R19的一端，电阻R19的另一端、电阻R18的另一端和时序控制单元中与门and1的输出端、反相器inv3的输入端连接在一起；NMOS管M19的漏极与NMOS管M15的漏极、NMOS管M10的漏极、电感L8的一端以及电感L9的一端连接在一起，电感L9的另一端接地，电感L8的另一端与射频输出信号RFout连接在一起；
优选地，时序控制单元中FPGA的Bit4～Bit1端产生的时序控制信号，周期为TP，用于实现I路和Q路的增益时序：使I路增益时序呈现近似正弦曲线的二级阶梯型时序，使Q路增益时序呈现近似余弦曲线的二级阶梯型时序；假设在0～TP周期内，I路增益时序的归一化增益为正的初始时刻为t1、归一化增益为负的初始时刻为t2，Q路增益时序的归一化增益为负的初始时刻为t'1、从负增益向正增益转变时归一化增益为正的初始时刻为t'2，I路和Q路增益时序的归一化增益为1或-1的时序脉宽为τ1、归一化增益为或/>的时序脉宽为τ2，使得时刻t2、t1、t'2和t'1满足：t2-t1＝t'2-t'1＝TP/2和t1-t'1＝TP/4，并使得脉宽τ1和脉宽τ2满足：τ2＝3τ1＝3TP/8。
本发明与现有技术相比，其显著优点为：
第一，本发明为纯无源结构，直流功耗为零，此外，本发明不需要复杂繁琐的调试校准电路，I路和Q路通道均采用单端结构，因此本发明的功耗和成本均得以降低；
第二，本发明中的所有模块都能双向工作，相应地，移相器可以支持双向移相，当输入和输出端进行调换后移相功能仍保持不变，因此可以用于收发通道的公共支路上；
第三，本发明利用FPGA改变时序的初始时刻实现线性移相，极大地提高了移相位数，并且可以实现360°相位覆盖，此外，这种FPGA直接控制方式操作简单、响应延迟低，电路设计复杂度也大大降低；
第四，本发明的移相性能主要由FPGA的时序控制精度决定，基本不受正交信号的精度和幅度控制的精度的影响，这使得移相性能对工艺、电源、温度变化的敏感性大为降低，并且可以在宽频率范围内实现极高的移相精度；而在每个时序周期内，本发明的电路状态完全一致，幅度不随移相态改变，因此本发明还具有极低的幅度偏差。
附图说明
图1是传统的开关型无源移相器的电路架构。
图2是本发明的一种高频宽带双向高精度无源移相器的电路方框图。
图3是本发明的一种高频宽带双向高精度无源移相器的电路原理图。
图4是本发明中FPGA的Bit4～Bit1端产生的控制时序及其实现的I/Q路归一化增益时序(周期为TP)。
图5是本发明在5～25GHz频段的正向移相曲线。
图6是本发明在5～25GHz频段的正向移相精度曲线。
图7是本发明在5～25GHz频段的反向移相曲线。
图8是本发明在5～25GHz频段的反向移相精度曲线。
图9是本发明在5～25GHz频段的正向幅度曲线和正向幅度偏差曲线。
图10是本发明在5～25GHz频段的反向幅度曲线和反向幅度偏差曲线。
具体实施方式
如图2所示，一种高频宽带双向高精度无源移相器，包括：正交发生单元1、I路双相调制单元2、Q路双相调制单元3、通路切换单元4和时序控制单元5。射频输入信号RFin通过正交发生单元1后输出两路正交信号，其中，I路信号通过I路双相调制单元2后输出移相0°/180°的信号，Q路信号通过Q路双相调制单元3后输出移相0°/180°的信号，接下来，这两路信号由通路切换单元4选通，最后输出射频输出信号RFout，所述通路切换单元4包括三条支路，其中，一条支路用于选通Q路信号，一条支路用于选通I路信号，第三条支路用于同时选通I路和Q路信号并各提供3dB的幅度衰减然后将两路信号合成为一路，通路切换单元4的输出端也是无源移相器的输出端，时序控制单元5中FPGA的Bit4端和Bit3端的输出信号分别控制I路双相调制单元2和Q路双相调制单元3的0°/180°相位切换，Bit2端和Bit1端的输出信号通过一系列与门和反相器来控制通路切换单元4中三条支路的通断。
参看图3，正交发生单元1设有第一朗格耦合器和电阻R0；I路双相调制单元2设有第二朗格耦合器、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、电感L1、电感L2、电容C1、电容C2、电阻R1、电阻R2、电阻R3和电阻R4；Q路双相调制单元3设有第三朗格耦合器、NMOS管M5、NMOS管M6、NMOS管M7、NMOS管M8、电感L3、电感L4、电容C3、电容C4、电阻R5、电阻R6、电阻R7和电阻R8；通路切换单元4设有NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、电感L5、电感L6、电感L7、电感L8、电感L9、传输线TL1、传输线TL2、传输线TL3、传输线TL4、传输线TL5、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21和电阻R22；时序控制单元5设有FPGA、反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5、与门and1、与门and2和与门and3。
射频输入信号RFin连接正交发生单元1中第一朗格耦合器的输入端①，第一朗格耦合器的隔离端④接电阻R0到地，第一朗格耦合器的耦合端②和直通端③输出正交信号。一方面，由第一朗格耦合器的耦合端②输出的I路信号连接I路双相调制单元2中第二朗格耦合器的输入端①，第二朗格耦合器的耦合端②通过电感L1连接到NMOS管M1的漏极、通过电容C1连接到NMOS管M2的漏极，NMOS管M1和NMOS管M2的源极接地，第二朗格耦合器的直通端③通过电感L2连接到NMOS管M3的漏极、通过电容C2连接到NMOS管M4的漏极，NMOS管M3和NMOS管M4的源极接地，NMOS管M1、NMOS管M2的栅极分别经电阻R1、电阻R2连接到时序控制单元5中FPGA的Bit4端，NMOS管M3、NMOS管M4的栅极分别经电阻R3、电阻R4也连接到时序控制单元5中FPGA的Bit4端，从而由Bit4端控制I路双相调制单元2的0°/180°相位切换，使第二朗格耦合器的隔离端④输出移相0°/180°的I路信号，即Bit4端输出“0”时移相0°、Bit4端输出“1”时移相180°；另一方面，由第一朗格耦合器的直通端③输出的Q路信号连接Q路双相调制单元3中第三朗格耦合器的输入端①，第三朗格耦合器的耦合端②通过电感L3连接到NMOS管M5的漏极、通过电容C3连接到NMOS管M6的漏极，NMOS管M5和NMOS管M6的源极接地，第三朗格耦合器的直通端③通过电感L4连接到NMOS管M7的漏极、通过电容C4连接到NMOS管M8的漏极，NMOS管M7和NMOS管M8的源极接地，NMOS管M5、NMOS管M6的栅极分别经电阻R5、电阻R6连接到时序控制单元5中FPGA的Bit3端，NMOS管M7、NMOS管M8的栅极分别经电阻R7、电阻R8也连接到时序控制单元5中FPGA的Bit3端，从而由Bit3端控制Q路双相调制单元3的0°/180°相位切换，使第三朗格耦合器的隔离端④输出移相0°/180°的Q路信号，即Bit3端输出“0”时移相0°、Bit3端输出“1”时移相180°。
由I路双相调制单元2中第二朗格耦合器的隔离端④输出的移相0°/180°的I路信号与通路切换单元4中的NMOS管M9的漏极和NMOS管M14的漏极连接在一起，NMOS管M9的源极经传输线TL1连接到NMOS管M11的漏极、再经电感L5连接到NMOS管M12的漏极和NMOS管M10的源极，传输线TL1起到支路相移补偿作用，NMOS管M11和NMOS管M12的源极接地，NMOS管M9、NMOS管M10的栅极分别经电阻R9、电阻R10连接到时序控制单元5中与门and3的输出端和反相器inv5的输入端，NMOS管M11、NMOS管M12的栅极分别经电阻R11、电阻R12连接到时序控制单元5中反相器inv5的输出端，因此当时序控制单元5中FPGA的Bit2端输出“0”、Bit1端输出“1”时，仅NMOS管M9、NMOS管M10、NMOS管M11和NMOS管M12所在的下方支路导通，从而可以使移相0°/180°的I路信号选通，此时，I路通道的归一化增益值为1、Q路通道的归一化增益值为0。
由Q路双相调制单元3中第三朗格耦合器的隔离端④输出的移相0°/180°的Q路信号与通路切换单元4中的NMOS管M18的漏极和NMOS管M13的漏极连接在一起，NMOS管M18的源极经传输线TL5连接到NMOS管M20的漏极、再经电感L7连接到NMOS管M21的漏极和NMOS管M19的源极，传输线TL5起到支路相移补偿作用，NMOS管M20和NMOS管M21的源极接地，NMOS管M18、NMOS管M19的栅极分别经电阻R18、电阻R19连接到时序控制单元5中与门and1的输出端和反相器inv3的输入端，NMOS管M20、NMOS管M21的栅极分别经电阻R20、电阻R21连接到时序控制单元5中反相器inv3的输出端，因此当时序控制单元5中FPGA的Bit2端输出“1”、Bit1端输出“1”时，仅NMOS管M18、NMOS管M19、NMOS管M20和NMOS管M21所在的上方支路导通，从而可以使移相0°/180°的Q路信号选通，此时，I路通道的归一化增益值为0、Q路通道的归一化增益值为1。
NMOS管M13的源极和NMOS管M14的源极通过电阻R22相连，再分别经过传输线TL4和传输线TL3连接在一起，然后经过传输线TL2连接到NMOS管M16的漏极、再经电感L6连接到NMOS管M17的漏极和NMOS管M15的源极，传输线TL2、传输线TL3、传输线TL4和电阻R22构成威尔金森合路器，NMOS管M16和NMOS管M17的源极接地，NMOS管M13、NMOS管M14、NMOS管M15的栅极分别经电阻R13、电阻R14、电阻R15连接到时序控制单元5中与门and2的输出端和反相器inv4的输入端，NMOS管M16、NMOS管M17的栅极分别经电阻R16、电阻R17连接到时序控制单元5中反相器inv4的输出端，因此当时序控制单元5中FPGA的Bit2端输出“1”、Bit1端输出“0”时，仅NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16和NMOS管M17所在的中间支路导通，从而可以使移相0°/180°的I路和Q路信号同时选通，此时，I路通道的归一化增益值为Q路通道的归一化增益值为/>NMOS管M10、NMOS管M15和NMOS管M19的漏极连接在一起，并通过电感L9连接到地、通过电感L8输出射频输出信号RFout，其中，电感L8和电感L9用于输出匹配。
参看图4，这里给出本发明中FPGA的Bit4～Bit1端产生的控制时序及其实现的I/Q路归一化增益时序周期为TP、频率为fP，其中，I/Q路增益的负号通过180°移相实现，FPGA输出的控制时序的设计原则为：使I路增益时序GI(t)呈现近似正弦曲线的二级阶梯型时序，使Q路增益时序GQ(t)呈现近似余弦曲线的二级阶梯型时序，并使得时刻t2、t1、t'2和t'1满足：t2-t1＝t'2-t'1＝TP/2和t1-t'1＝TP/4，并使得归一化增益为1的脉宽τ1和归一化增益为的脉宽τ2满足：τ2＝3τ1＝3TP/8。当I路和Q路增益时序如图4所示时，无源移相器的归一化总增益可以表示为：GI(t)-jGQ(t)，经傅里叶级数展开可得：
在式(1)中，Ak为第k次边带(kfP)的复幅度(k＝0,±1,…,±∞)，在上述时序条件下，其公式推导如下：
由式(2)可知，在所需的+1次边带，复幅度Ak的模值恒定，为本发明的相位项，改变时刻t1值，即当t1∈[-3TP/16,13TP/16]时，可以线性地实现360°相位全覆盖。此外，8l+1次边带以外的无用边带可以被有效抑制，最大无用边带(-7次边带)的功率抑制比达到-17dBc。
参看图5和图7可见，本发明在5～25GHz频段的正向和反向移相曲线基本不随频率变化，在图5和图7中的上方16条曲线为移相典型值，在图5和图7中的最下方1条曲线为FPGA时移0.09ns时的移相曲线(控制时序频率为10MHz)，其与理想值0.324°的误差在5～25GHz频段内小于0.1°，该结果说明本发明的移相位数达到了10比特以上。
参看图6和图8可见，本发明在5～25GHz频段的正向和反向移相精度极高，RMS移相误差小于0.1°，而传统的无源移相器很难在宽频范围内实现小于2°的RMS移相误差。
参看图9和图10可见，本发明在5～25GHz频段的正向和反向的不同移相态的幅度曲线基本重合，RMS幅度偏差小于0.01dB，而传统的无源移相器很难在宽频范围内实现小于1dB的RMS幅度偏差。
本发明采用硅基CMOS工艺，电路设计和相位控制复杂度低，支持双向移相，在零功耗和低成本的前提下，实现360°移相范围、10比特以上移相位数、高移相精度、低幅度偏差和高频宽带等性能，可以应用于微波毫米波雷达探测、卫星通信和电子对抗等相关的相控阵系统中。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (5)

1.一种高频宽带双向高精度无源移相器，其特征在于，包括正交发生单元(1)、I路双相调制单元(2)、Q路双相调制单元(3)、通路切换单元(4)和时序控制单元(5)，射频输入信号RFin连接正交发生单元(1)，正交发生单元(1)的两个输出端分别连接I路双相调制单元(2)和Q路双相调制单元(3)进行0°/180°移相，所述I路双相调制单元(2)和Q路双相调制单元(3)由通路切换单元(4)选通，输出射频输出信号RFout，所述通路切换单元(4)包括三条支路，其中，一条支路用于选通Q路信号，一条支路用于选通I路信号，第三条支路用于同时选通I路和Q路信号并各提供3dB的幅度衰减，然后将两路信号合成为一路，所述时序控制单元(5)Bit4端和Bit3端的输出信号分别控制I路双相调制单元(2)和Q路双相调制单元(3)的0°/180°相位切换，Bit2端和Bit1端的输出信号通过一系列与门和反相器来控制通路切换单元(4)中三条支路的通断；
所述时序控制单元(5)包括FPGA、反相器inv1、反相器inv2、反相器inv3、反相器inv4、反相器inv5、与门and1、与门and2和与门and3，FPGA的Bit4、Bit3、Bit2和Bit1端产生时序控制信号，FPGA的Bit2端与反相器inv2的输入端、与门and2的第一输入端、与门and1的第二输入端连接在一起，反相器inv2的输出端连接与门and3的第一输入端，FPGA的Bit1端与反相器inv1的输入端、与门and1的第一输入端、与门and3的第二输入端连接在一起，反相器inv1的输出端连接与门and2的第二输入端，与门and2的输出端与反相器inv4的输入端连接，与门and1的输出端与反相器inv3的输入端连接，与门and3的输出端与反相器inv5的输入端连接；
所述通路切换单元(4)中包括NMOS管M9、NMOS管M10、NMOS管M11、NMOS管M12、NMOS管M13、NMOS管M14、NMOS管M15、NMOS管M16、NMOS管M17、NMOS管M18、NMOS管M19、NMOS管M20、NMOS管M21、电感L5、电感L6、电感L7、电感L8、电感L9、传输线TL1、传输线TL2、传输线TL3、传输线TL4、传输线TL5、电阻R9、电阻R10、电阻R11、电阻R12、电阻R13、电阻R14、电阻R15、电阻R16、电阻R17、电阻R18、电阻R19、电阻R20、电阻R21和电阻R22，NMOS管M9的源极连接传输线TL1的一端，NMOS管M9的栅极连接电阻R9的一端，NMOS管M9的漏极和NMOS管M14的漏极连接在一起，传输线TL1的另一端与NMOS管M11的漏极和电感L5的一端连接在一起，电感L5的另一端与NMOS管M10的源极和NMOS管M12的漏极连接在一起，NMOS管M11的源极接地，NMOS管M11的栅极连接电阻R11的一端，NMOS管M12的源极接地，NMOS管M12的栅极连接电阻R12的一端，电阻R11的另一端、电阻R12的另一端和时序控制单元(5)中反相器inv5的输出端连接在一起，NMOS管M10的栅极连接电阻R10的一端，电阻R10的另一端、电阻R9的另一端和时序控制单元(5)中与门and3的输出端、反相器inv5的输入端连接在一起；NMOS管M14的源极与电阻R22的一端和传输线TL3的一端连接在一起，NMOS管M14的栅极连接电阻R14的一端，传输线TL3的另一端与传输线TL2的一端和传输线TL4的一端连接在一起，电阻R22的另一端与传输线TL4的另一端和NMOS管M13的源极连接在一起，NMOS管M13的栅极连接电阻R13的一端，传输线TL2的另一端与NMOS管M16的漏极和电感L6的一端连接在一起，电感L6的另一端与NMOS管M15的源极和NMOS管M17的漏极连接在一起，NMOS管M16的源极接地，NMOS管M16的栅极连接电阻R16的一端，NMOS管M17的源极接地，NMOS管M17的栅极连接电阻R17的一端，电阻R16的另一端、电阻R17的另一端和时序控制单元(5)中反相器inv4的输出端连接在一起，NMOS管M15的栅极连接电阻R15的一端，电阻R15的另一端、电阻R13的另一端、电阻R14的另一端和时序控制单元(5)中与门and2的输出端、反相器inv4的输入端连接在一起；NMOS管M18的源极连接传输线TL5的一端，NMOS管M18的栅极连接电阻R18的一端，NMOS管M18的漏极和NMOS管M13的漏极连接在一起，传输线TL5的另一端与NMOS管M20的漏极和电感L7的一端连接在一起，电感L7的另一端与NMOS管M19的源极和NMOS管M21的漏极连接在一起，NMOS管M20的源极接地，NMOS管M20的栅极连接电阻R20的一端，NMOS管M21的源极接地，NMOS管M21的栅极连接电阻R21的一端，电阻R20的另一端、电阻R21的另一端和时序控制单元(5)中反相器inv3的输出端连接在一起，NMOS管M19的栅极连接电阻R19的一端，电阻R19的另一端、电阻R18的另一端和时序控制单元(5)中与门and1的输出端、反相器inv3的输入端连接在一起；NMOS管M19的漏极与NMOS管M15的漏极、NMOS管M10的漏极、电感L8的一端以及电感L9的一端连接在一起，电感L9的另一端接地，电感L8的另一端与射频输出信号RFout连接在一起。
2.根据权利要求1所述的高频宽带双向高精度无源移相器，其特征在于，所述正交发生单元(1)包括第一朗格耦合器和电阻R0，第一朗格耦合器的输入端①与射频输入信号RFin连接在一起，第一朗格耦合器的耦合端②与I路双相调制单元(2)的输入端连接在一起，第一朗格耦合器的直通端③与Q路双相调制单元(3)的输入端连接在一起，第一朗格耦合器的隔离端④与电阻R0的一端连接在一起，电阻R0的另一端接地。
3.根据权利要求1所述的高频宽带双向高精度无源移相器，其特征在于，所述I路双相调制单元(2)包括第二朗格耦合器、NMOS管M1、NMOS管M2、NMOS管M3、NMOS管M4、电感L1、电感L2、电容C1、电容C2、电阻R1、电阻R2、电阻R3和电阻R4，第二朗格耦合器的耦合端②与电感L1和电容C1的一端连接在一起，电感L1的另一端连接NMOS管M1的漏极，NMOS管M1的源极接地，NMOS管M1的栅极连接电阻R1的一端，电容C1的另一端连接NMOS管M2的漏极，NMOS管M2的源极接地，NMOS管M2的栅极连接电阻R2的一端，第二朗格耦合器的直通端③与电感L2和电容C2的一端连接在一起，电感L2的另一端连接NMOS管M3的漏极，NMOS管M3的源极接地，NMOS管M3的栅极连接电阻R3的一端，电容C2的另一端连接NMOS管M4的漏极，NMOS管M4的源极接地，NMOS管M4的栅极连接电阻R4的一端，电阻R1的另一端、电阻R2的另一端、电阻R3的另一端、电阻R4的另一端和时序控制单元(5)Bit4端连接在一起，第二朗格耦合器的隔离端④与通路切换单元(4)连接在一起。
4.根据权利要求1或3所述的高频宽带双向高精度无源移相器，其特征在于，所述Q路双相调制单元(3)结构与I路双相调制单元(2)结构相同。
5.根据权利要求1所述的高频宽带双向高精度无源移相器，其特征在于，时序控制单元(5)中FPGA的Bit4～Bit1端产生的时序控制信号，周期为TP，用于实现I路和Q路的增益时序：使I路增益时序呈现近似正弦曲线的二级阶梯型时序，使Q路增益时序呈现近似余弦曲线的二级阶梯型时序；假设在0～TP周期内，I路增益时序的归一化增益为正的初始时刻为t1、归一化增益为负的初始时刻为t2，Q路增益时序的归一化增益为负的初始时刻为t'1、从负增益向正增益转变时归一化增益为正的初始时刻为t'2，I路和Q路增益时序的归一化增益为1或-1的时序脉宽为τ1、归一化增益为或/>的时序脉宽为τ2，使得时刻t2、t1、t'2和t'1满足：t2-t1＝t'2-t'1＝TP/2和t1-t'1＝TP/4，并使得脉宽τ1和脉宽τ2满足：τ2＝3τ1＝3TP/8。
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