KR20210005447A - 전자패널 및 이를 포함하는 전자장치 - Google Patents

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Abstract

전자패널은 베이스층, 상기 베이스층 상에 배치된 신호라인 및 상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함한다. 상기 절연층의 오픈엣지는 상기 오픈영역을 정의한다.

Description

전자패널 및 이를 포함하는 전자장치{ELECTRONIC PANEL AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 전자패널 및 이를 포함하는 전자장치에 관한 것으로, 좀 더 상세히는 불량이 감소된 전자패널 및 이를 포함하는 전자장치에 관한 것이다.
스마트 폰, 테블릿, 노트북 컴퓨터, 및 스마트 텔레비젼 등과 같은 전자장치들이 개발되고 있다. 이러한 전자장치들은 정보제공을 위해 표시패널을 구비한다. 전자장치들은 표시패널 이외에 다양한 전자모듈들을 더 포함한다. 전자모듈들은 전자패널을 포함할 수 있다.
표시패널과 전자모듈들을 조립하여 전자장치를 제조한다. 표시패널과 전자모듈들을 조립하는 과정에서 불량이 발생할 수 있다.
따라서, 본 발명의 목적은 절연층의 크랙이 감소된 전자패널 및 이를 포함하는 전자장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 전자패널은 베이스층, 상기 베이스층 상에 배치된 신호라인, 및 상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함한다. 상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉한다. 상기 오픈엣지로부터 제1 지점에서 측정한 상기 절연층의 제1 두께는 상기 절연층의 상기 오픈엣지로부터 상기 제1 지점보다 먼 제2 지점에서 측정한 상기 절연층의 제2 두께보다 작다.
상기 제2 지점으로부터 상기 오픈엣지까지 상기 절연층의 두께는 점차적으로 감소할 수 있다.
상기 제2 지점과 상기 오픈엣지 사이에 단차가 정의될 수 있다.
상기 절연층은 유기층을 포함하고, 상기 유기층은 상기 신호라인에 접촉할 수 있다.
상기 신호라인에 연결된 입력 감지전극을 더 포함할 수 있다.
상기 신호라인은 상기 베이스층의 일면 상에 배치된 제1 신호라인 및 상기 베이스층의 두께 방향 내에서 상기 베이스층의 상기 일면에 마주하는 상기 베이스층의 타면 상에 배치된 제2 신호라인을 포함할 수 있다.
상기 절연층은 상기 베이스층의 상기 일면 상에 배치되고 상기 제1 신호라인에 중첩하는 제1 절연층 및 상기 베이스층의 상기 타면 상에 배치되고 상기 제2 신호라인에 중첩하는 제2 절연층을 포함할 수 있다.
상기 제1 절연층의 상기 오픈영역과 상기 제2 절연층의 상기 오픈영역은 평면 상에서 비중첩할 수 있다.
상기 신호라인에 전기적으로 연결된 화소를 더 포함할 수 있다.
상기 화소는 발광다이오드를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자패널은 상기 베이스층 상에 배치되고 트랜지스터를 포함하는 회로소자층, 상기 회로소자층 상에 배치되고 발광다이오드를 포함하는 표시소자층, 상기 표시소자층 상에 배치된 봉지층, 및 상기 봉지층 상에 배치된 입력 감지전극을 더 포함할 수 있다. 상기 신호라인은 상기 입력 감지전극에 전기적으로 연결될 수 있다.
평면상에서 상기 오픈영역은 상기 베이스층의 엣지까지 연장될 수 있다.
본 발명의 일 실시예에 따른 전자패널은 베이스층, 상기 베이스층 상에 배치된 신호라인, 및 상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함한다. 상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉한다. 상기 절연층은 두께가 실질적으로 일정한 커버영역 및 상기 커버영역에 인접하고 두께가 상기 오픈엣지에 인접할수록 감소되는 엣지영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 제1 전자패널 및 상기 제1 전자패널과 전기적으로 연결된 제2 전자패널을 포함한다. 상기 제1 전자패널은 베이스층, 상기 베이스층 상에 배치된 신호라인, 및 상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 엣지, 상기 베이스층의 엣지로부터 연장된 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함할 수 있다. 상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉한다. 상기 신호라인에 중첩하는 상기 오픈영역의 제1 너비는 상기 신호라인에 비중첩하는 상기 오픈영역의 제2 너비보다 크다.
상기 제2 전자패널은 회로기판을 포함할 수 있다.
상기 오픈영역은 상기 제1 너비를 갖는 제1 영역 및 상기 제2 너비를 갖는 제2 영역을 포함하고, 상기 회로기판은 상기 제1 영역 및 상기 제2 영역에 중첩하고, 상기 제1 영역의 일부에 비중첩할 수 있다.
상기 상기 제1 및 제2 신호라인의 상기 말단부분과 상기 회로기판 사이에 배치된 이방성 도전물질을 더 포함할 수 있다.
상기 이방성 도전물질은 상기 회로기판이 비중첩하는 상기 제1 영역의 상기 일부에 중첩할 수 있다.
상기 오픈엣지로부터 제1 지점에서 측정한 상기 절연층의 제1 두께는 상기 상기 절연층의 상기 오픈엣지로부터 상기 제1 지점보다 먼 제2 지점에서 측정한 상기 절연층의 제2 두께보다 작을 수 있다.
상술한 바에 따르면, 절연층의 엣지에 인접한 영역의 두께를 제어함으로써 절연층의 엣지에 인접한 영역에서 발생하는 크랙을 방지할 수 있다. 전자패널과 전자패널의 본딩공정에서 가압툴이 이용되는데, 상술한 바에 따르면 절연층에 스트레스가 인가되더라도 절연층의 크랙이 방지될 수 있다. 절연층에 크랙을 방지함으로써 신호라인의 부식을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자장치의 분해사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 2c는 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 2d는 본 발명의 일 실시예에 따른 전자장치의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 입력감지패널의 단면도이다.
도 3b는 본 발명의 일 실시예에 따른 입력감지패널의 평면도이다.
도 3c는 본 발명의 일 실시예에 따른 입력감지패널의 본딩영역의 확대된 평면도이다.
도 3d 내지 도 3g는 본 발명의 일 실시예에 따른 입력감지패널의 단면도이다.
도 3h는 본 발명의 일 실시예에 따른 입력감지패널의 본딩영역의 확대된 평면도이다.
도 4a 및 도 4b는 비교예에 따른 전자장치의 본딩공정을 도시한 단면도이다.
도 4c 및 도 4d는 본 발명의 일 실시예에 따른 전자장치의 본딩공정을 도시한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 표시모듈의 확대된 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5d는 본 발명의 일 실시예에 따른 입력센서의 평면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 본딩영역의 확대된 평면도이다.
도 6b 및 도 6c는 본 발명의 일 실시예에 따른 표시패널의 본딩영역의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 전자패널의 본딩영역의 확대된 평면도이다.
도 7b 및 도 7c는 본 발명의 일 실시예에 따른 전자패널의 본딩영역의 단면도이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 전자패널의 본딩영역의 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 전자패널의 본딩영역의 확대된 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결 된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하 는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 본 실시예에서 전자장치(ED)의 일예로 스마트 폰에 적용될 수 있는 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 발명에서 전자장치(ED)는 전기적으로 연결된 2개 이상의 패널(또는 기판)을 포함하면 충분하다. 또한, 복수 개의 전자장치들이 서로 연결되어 하나의 전자장치를 구성할 수도 있다.
도 1에 도시된 것과 같이, 이미지가 표시되는 표시면은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 면에 평행한다. 표시면은 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 표시영역(DA)을 에워싸을수 있다. 다시 말해, 비표시영역(NDA)은 표시면의 테두리를 이룬다. 본 발명의 일 실시예에서 비표시영역(NDA)은 제1 방향축(DR1)에서 마주하는 2개의 영역에만 배치되거나, 제2 방향축(DR2)에서 마주하는 2개의 영역에만 배치될 수도 있다. 본 발명의 일 실시예에서 비표시영역(NDA)은 표시면 상에서 미배치될 수 있다.
표시면의 법선 방향, 즉 전자장치(ED)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이미지가 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면, 또는 제1 면)과 배면(또는 하면, 또는 제2 면)이 정의된다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1에 도시된 것과 같이, 전자장치(ED)는 윈도우(WM) 및 표시모듈(DM)을 포함할 수 있다. 윈도우(WM)는 전자장치(ED)의 전면을 제공한다. 표시모듈(DM)은 윈도우(WM)의 하면 상에 배치되어 이미지를 생성한다. 또한, 표시모듈(DM)은 사용자 입력(예컨대, 사용자 터치 및/또는 사용자의 압력 인가)을 감지할 수도 있다. 표시모듈(DM)은 플렉서블 회로기판 또는 전자부품 커넥터 등을 통해 다른 전자모듈과 전기적으로 연결될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 2c는 본 발명의 일 실시예에 따른 전자장치(ED)의 단면도이다. 도 2d는 본 발명의 일 실시예에 따른 전자장치(ED)의 단면도이다.
도 2a에 도시된 것과 같이, 전자장치(ED)는 윈도우(WM) 및 표시모듈(DM)을 포함한다. 윈도우(WM)는 베이스층(BS, 도 2c 참조) 및 베이스층(BS)의 하면 상에 배치된 베젤층(BZL, 도 2c 참조) 을 포함한다. 베젤층(BZL)이 배치된 영역이 도 2a에 도시된 비표시영역(NDA)으로 정의된다. 본 실시예에서 표시영역(DA) 내에서 플랫한 형태의 윈도우(WM)를 도시하였으나, 윈도우(WM)의 형태는 변형될 수 있다. 윈도우(WM)의 제1 방향(DR1)에서 마주하는 엣지들은 곡면을 제공할 수도 있다.
베이스층은 유리 기판, 사파이어 기판, 플라스틱 기판 등으로 포함할 수 있다. 베이스층은 다층 또는 단층구조를 가질 수 있다. 예컨대, 베이스층은 접착제로 결합된 복수 개의 합성수지 필름을 포함할 수 있다. 베이스층은 유리 기판 및 유리 기판과 접착부재로 결합된 합성수지 필름을 포함할 수 있다.
베젤층은 유리 기판의 하면에 직접 배치되거나, 합성수지 필름의 일면에 직접 배치될 수 있다. 유기 물질 및/또는 무기 물질을 유기 기판에 직접 증착 또는 인쇄 할 수 있다. 베젤층이 형성된 합성수지 필름을 유리 기판의 하면에 부착할 수 있다.
베젤층은 단층 또는 다층구조를 가질 수 있다. 다층의 베젤층은 접착력을 향상시키는 버퍼층, 소정의 무늬를 제공하는 패턴층, 및 무채색층을 포함할 수 있다. 패턴층은 헤어라인이라 지칭되는 패턴을 제공할 수 있다. 무채색층은 블랙의 안료 또는 염료를 포함하는 유기혼합물을 포함할 수 있다. 상기 층들은 증착, 프린트, 코팅 등의 방식으로 형성될 수 있다. 별도로 도시하지는 않았으나, 윈도우(WM)는 베이스층의 상면에 배치된 기능성 코팅층을 더 포함할 수 있다. 기능성 코팅층은 지문 방지층, 반사 방지층, 및 하드 코팅층 등을 포함할 수 있다.
도 2a에 도시된 것과 같이, 표시모듈(DM)은 입력감지패널(ISP), 광학시트(LS), 표시패널(DP), 보호필름(PF), 구동제어모듈(DCM), 연결회로기판들(FCB1, FCB2, FCB3) 및 하측부재(LM), 응력제어필름(SCF)을 포함할 수 있다. 본 발명의 일 실시예에서 광학시트(LS), 보호필름(PF), 및 응력제어필름(SCF) 중 적어도 어느 하나 이상은 생략될 수 있다.
본 실시예에서 표시모듈(DM)은 실질적으로 전자장치일 수 있다. 또한, 입력감지패널(ISP), 표시패널(DP), 구동제어모듈(DCM) 및 연결회로기판들(FCB1, FCB2, FCB3) 각각은 전자패널(또는 전자기판)으로 정의될 수 있다.
입력감지패널(ISP)과 광학시트(LS) 사이, 광학시트(LS)와 표시패널(DP) 사이, 표시패널(DP)과 보호필름(PF) 사이, 보호필름(PF)과 하측부재(LM) 사이 각각에는 접착부재가 배치될 수 있다. 접착부재는 통상의 접착제 또는 점착제를 포함하며 시트 타입 또는 레진 타입일 수 있다. 접착부재는 감압접착필름(PSA, Pressure Sensitive Adhesive film), 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin)일 수 있다.
입력감지패널(ISP)은 사용자 입력의 좌표정보를 획득한다. 입력감지패널(ISP)은 전자장치(ED)의 외부에서 제공되는 다양한 형태의 입력들을 감지할 수 있다. 예를 들어, 입력감지패널(ISP)은 사용자의 신체에 의한 입력을 감지할 수 있고, 광, 열, 또는 압력 등과 같은 다양한 형태의 외부 입력들을 인지할 수 있다. 또한, 입력감지패널(ISP)은 감지면에 접촉하는 입력은 물론, 감지면에 근접한 입력 역시 감지할 수도 있다. 입력감지패널(ISP)은 예컨대, 정전용량식 터치패널, 전자기유도방식 터치패널 등일 수 있다.
도 2a에 도시된 광학시트(LS)은 편광자 및 리타더를 포함할 수 있다, 편광자와 리타더는 연신형 편광필름와 연신형 리타더필름을 포함할 수 있다. 광학시트(LS)의 동작 원리에 따라 리타더의 개수와 리타더의 위상지연 길이(λ/4 또는 λ/2)가 결정될 수 있다. 일 실시예에서 편광자와 리타더는 베이스 필름에 액정조성물을 코팅/배향한 코팅형 편광필름과 코팅형 리타더필름일 수 있다. 광학시트(LS)와 입력감지패널(ISP)의 적층 순서는 서로 바뀔 수 있다.
도 2a에 도시된 표시패널(DP)은 플렉서블한 표시패널로 예컨대, 유기발광 표시패널일 수 있다. 표시패널(DP)은 평면상에서 화소(PX)가 배치되는 화소영역(PXA)과 화소영역(PXA)에 인접한 비화소영역(NPXA)을 포함한다. 비화소영역(NPXA)에는 화소(PX)가 배치되지 않고, 신호배선들 및 절연패턴들과 같은 주변 구성들이 배치된다. 화소영역(PXA)과 비화소영역(NPXA)은 표시영역(DA, 도 1 참조)과 비표시영역(NDA, 도 1 참조)에 각각 대응할 수 있다. 다만, 상기 대응하는 영역들의 특성, 예컨대, 형상 및/또는 면적 등이 완전히 동일할 필요는 없다.
화소(PX)는 복수로 제공되어 대응되는 신호라인들(SGL)에 각각 연결될 수 있다. 화소(PX)는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ELD)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 발광소자(ELD)는 전원 라인(PL)이 제공하는 전원 전압을 수신한다. 데이터 라인(DL) 및 전원 라인(PL)과 연결되는 패드들은 비화소영역(NPXA)에 배치된다.
도 2b는 표시패널(DP)의 적층구조를 간략히 도시하였다. 도 2b에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 회로 소자층(CL), 표시소자층(LEL), 및 봉지층(ECL)을 포함한다.
베이스층(BL)은 합성수지 필름으로써 예컨대 폴리이미드(PI, polyimide) 필름을 포함할 수 있고, 그 재료는 특별히 제한되지 않는다. 회로 소자층(CL)은 베이스층(BL)의 상면 상에 배치된다. 회로 소자층(CL)은 절연층, 도전층, 및 반도체층을 포함하는 다층구조를 갖는다. 회로 소자층(CL)은 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP)와 같은 화소 회로 및 화소 회로에 연결된 신호라인들(SGL)을 포함한다.
표시소자층(LEL)은 회로 소자층(CL)의 상면 상에 배치된다. 표시소자층(LEL)은 발광소자(ELD), 예컨대 유기발광소자를 포함할 수 있다. 봉지층(ECL)은 표시소자층(LEL) 상에 배치되어 표시소자층(LEL)을 밀봉한다. 봉지층(ECL)은 TFE(thin film encasulation)로 일컷는 무기막/유기막/무기막 복층구조를 포함할 수 있다. 봉지층(ECL)은 무기막만을 포함하거나, 유기막만을 포함할 수도 있다. 표시패널(DP)은 봉지층(ECL)을 대체하는 봉지기판과 실런트를 포함할 수 있다. 실런트는 봉지기판을 표시소자층(LEL) 상에 결합할 수 있다.
도 2a 및 도 2b에 도시된 것과 같이, 표시패널(DP)은 3개의 영역을 포함할 수 있다. 제1 비밴딩영역(NBA1, 또는 평면 영역), 제1 비밴딩영역(NBA1)으로부터 밴딩될 수 있는 밴딩영역(BA), 및 밴딩영역(BA)으로부터 연장된 제2 비밴딩영역(NBA2, 또는 대향 영역)을 포함할 수 있다. 밴딩 상태에서 제2 비밴딩영역(NBA2)은 제1 비밴딩영역(NBA1)에 마주한다. 밴딩영역(BA)은 밴딩된 상태에서 소정의 곡률을 갖는다.
베이스층(BL) 및 회로 소자층(CL)은 제1 및 제2 비밴딩영역(NBA1, NBA2) 및 밴딩영역(BA)에 대응하게 배치될 수 있다. 표시소자층(LEL)과 봉지층(ECL)은 적어도 제1 비밴딩영역(NBA1)에 배치될 수 있다.
펼쳐진 상태를 기준으로 표시패널(DP)의 평면 형상을 좀 더 상세히 설명한다. 표시패널(DP)의 제1 방향(DR1)의 너비는, 즉 밴딩축에 평행하는 방향의 너비, 영역에 따라 다를 수 있다. 밴딩영역(BA)은 제1 비밴딩영역(NBA1)보다 작은 너비를 가질 수 있다. 밴딩영역(BA)이 상대적으로 작은 너비를 가짐으로써 밴딩이 용이해진다.
밴딩영역(BA)은 제1 방향(DR1)의 너비가 제1 비밴딩영역(NBA1)으로부터 멀어질수록 점차적으로 감소되는 영역을 포함한다. 본 발명의 일 실시예에서 밴딩영역(BA)의 너비는 일정할 수도 있다.
도 2a 및 도 2b를 참조하면, 보호필름(PF)은 표시패널(DP)의 하면 상에 배치된다. 본 실시예에서 보호필름(PF)은 서로 이격되어 배치된 제1 보호필름(PF1) 및 제2 보호필름(PF2)을 포함할 수 있다.
보호필름(PF)은 합성수지 필름을 베이스층으로써 포함할 수 있다. 보호필름(PF)는 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI,polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycabonate), 폴리아릴렌에테르술폰(poly(aryleneether sulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 합성수지 필름을 포함할 수 있다.
보호필름(PF)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PF)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다.
표시패널(DP)과 보호필름(PF)은 접착부재(AM4, 이하 제4 접착부재)에 의해 결합될 수 있다. 제4 접착부재(AM4)는 제1 보호필름(PF1)과 제2 보호필름(PF2)에 각각 대응하는 제1 접착 부분(AM4-1)과 제2 접착 부분(AM4-2)을 포함할 수 있다.
도 2a에 도시된 것과 같이, 구동제어모듈(DCM)은 제1 회로기판(MCB, 또는 구동 회로기판), 제1 회로기판(MCB)과 표시패널(DP)을 연결하는 제2 회로기판(FCB), 및 제2 회로기판(FCB)에 실장된 구동칩(F-IC)을 포함할 수 있다. 별도로 도시하지 않았으나, 제1 회로기판(MCB)에는 복수 개의 수동소자와 능동소자들이 실장될 수 있다. 제1 회로기판(MCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있고, 제2 회로기판(FCB)은 플렉서블 회로기판일 수 있다.
본 발명의 일 실시예에서 구동칩(F-IC)은 구동제어모듈(DCM)에서 생략될 수 있다. 구동제어모듈(DCM)은 표시패널(DP)에 실장될 수도 있다.
본 발명의 일 실시예에서, 제1 회로기판(MCB)에는 입력감지패널(ISP)의 구동칩이 실장될 수도 있다. 연결회로기판들(FCB1, FCB2, FCB3)은 제1 회로기판(MCB)에 연결될 수 있다. 또한, 제1 회로기판(MCB)은 전자부품 커넥터를 통해서 다른 전자모듈과 전기적으로 연결될 수 있다.
하측부재(LM)는 보호필름(PF)의 하면에 배치되고, 지지기판을 포함하거나 압력검출센서를 포함할 수 있다. 지지패널(SPP)은 보호필름(PF)의 하면에 배치되어 표시패널(DP) 및 보호필름(PF)을 지지한다. 지지패널(SPP)은 기준 이상의 강성을 갖는 금속플레이트일 수 있다. 지지패널(SPP)은 스테인레스 스틸 플레이트일 수 있다. 지지패널(SPP)은 표시패널(DP)에 입사되는 외부광을 차단하기 위해 검정색을 가질 수 있다.
압력검출센서는 표시모듈에 인가되는 외부압력을 감지할 수 있다. 압력검출센서는 베이스층, 압전소자들, 및 압전소자들에 연결된 신호라인들을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 표시모듈(DM)은 적어도 밴딩영역(BA)에 대응하도록 회로 소자층 상에 배치된 응력제어필름(SCF)을 더 포함할 수 있다. 응력제어필름(SCF)은 전체 면적의 50% 이상이 곡률영역(CA)에 배치될 수 있다. 응력제어필름(SCF)의 일부분은 제1 비밴딩영역(NBA1)과 제2 비밴딩영역(NBA2)에도 중첩할 수 있다. 응력제어필름(SCF)은 합성수지 필름을 포함할 수 있다. 앞서 설명된 보호필름(PF)을 구성할 수 있는 합성수지 필름 중 어느 하나를 선택하여 응력제어필름(SCF)에 적용할 수 있다.
응력제어필름(SCF)은 접착제를 통해 표시패널(DP)에 결합되거나, 표시패널(DP)에 합성수지를 도포 후 경화시켜 형성될 수 있다.
도 2c 및 도 2d는 제1 연결회로기판(FCB1)과 제2 연결회로기판(FCB2) 각각에 중첩하고, 제2 방향축(DR2)에 평행하는 절단면에 대응하는 단면을 도시하였다. 제1 연결회로기판(FCB1)은 입력감지패널(ISP)의 전면 상에 결합되고, 제2 연결회로기판(FCB2)은 입력감지패널(ISP)의 배면 상에 결합된다.
도 2c 및 도 2d에 도시된 것과 같이, 입력감지패널(ISP)과 윈도우(WM) 사이에 접착부재(AM1)가 배치되고, 입력감지패널(ISP)과 광학시트(LS) 사이에 접착부재(AM2)가 배치되고, 광학시트(LS)와 표시패널(DP) 사이에 접착부재(AM3)가 배치되고, 표시패널(DP)과 보호필름(PF) 사이에 접착부재(AM4)가 배치되고, 보호필름(PF)과 하측부재(LM) 사이에 접착부재(AM5)가 배치된다. 또한, 제2 보호필름(PF2)과 하측부재(LM) 사이에 접착부재(AM6)가 배치될 수 있고, 제1 회로기판(MCB)과 하측부재(LM) 사이에 접착부재(AM7)가 더 배치될 수 있다.
접착부재(AM6)는 곡률반경을 유지시킬뿐 아니라 제2 보호필름(PF2)과 하측부재(LM) 사이의 간격을 유지하는 스페이서 역할을 갖는다. 응력제어필름(SCF)의 대부분의 영역은 밴딩축(BX)을 중심으로 표시패널(DP)의 밴딩영역(BA)과 같이 곡률을 형성한다.
도 3a는 본 발명의 일 실시예에 따른 입력감지패널(ISP)의 단면도이다. 도 3b는 본 발명의 일 실시예에 따른 입력감지패널(ISP)의 평면도이다. 도 3c는 본 발명의 일 실시예에 따른 입력감지패널(ISP)의 본딩영역(AA)의 확대된 평면도이다. 도 3d 내지 도 3g는 본 발명의 일 실시예에 따른 입력감지패널(ISP)의 단면도이다. 도 3h는 본 발명의 일 실시예에 따른 입력감지패널(ISP)의 본딩영역의 확대된 평면도이다.
도 3a에 도시된 것과 같이, 입력감지패널(ISP)는 베이스층(IS-B), 제1 도전층(IS-CL1), 제1 절연층(IS-IL1), 제2 도전층(IS-CL2), 및 제2 절연층(IS-IL2)을 포함할 수 있다. 제1 도전층(IS-CL1) 및 제1 절연층(IS-IL1)은 베이스층(IS-B)의 일면 상에 배치되고, 제2 도전층(IS-CL2) 및 제2 절연층(IS-IL2)은 베이스층(IS-B)의 일면 상에 배치될 수 있다.
베이스층(IS-B)은 유리기판 또는 합성수지 필름을 포함할 수 있다. 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 2층 구조, 예컨대, ITO/구리의 2층 구조를 가질 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(IS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(IS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 입력 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다.
제1 절연층(IS-IL1) 및 제2 절연층(IS-IL2) 각각은 무기막 및/또는 유기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IS-IL1) 및 제2 절연층(IS-IL2) 각각은 유기막일 수 있다.
도 3b에 도시된 것과 같이, 입력감지패널(ISP)는 표시영역(DA, 도 1 참조) 및 비표시영역(NDA, 도 1 참조)에 대응하는 센싱영역(IS-DA)과 배선영역(IS-NDA)을 포함할 수 있다. 본 실시예에서 센싱영역(IS-DA)과 표시영역(DA, 도 1 참조)의 면적 또는 형상이 반드시 일치하는 것으로 제한되지 않는다.
입력감지패널(ISP)는 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 제1 전극 그룹(EG1)의 일부에 연결된 제1 신호라인 그룹(SG1), 제1 전극 그룹(EG1)의 다른 일부에 연결된 제2 신호라인 그룹(SG2) 및 제2 전극 그룹(EG2)에 연결된 제3 신호라인 그룹(SG3)을 포함할 수 있다.
제1 전극 그룹(EG1)의 전극들 중 홀수번째 전극들과 제1 신호라인 그룹(SG1)이 연결되고, 제1 전극 그룹(EG1)의 전극들 중 짝수번째 전극들과 제2 신호라인 그룹(SG2)이 연결될 수 있다. 제1 전극 그룹(EG1)의 전극들 각각은 복수 개의 제1 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함한다. 제2 전극 그룹(EG2)의 전극들 각각은 복수 개의 제2 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다. 제1 전극 그룹(EG1) 및 제2 전극 그룹(EG2)의 전극들의 형상은 특별히 제한되지 않는다.
제1 전극 그룹(EG1), 제1 신호라인 그룹(SG1), 및 제2 신호라인 그룹(SG2)은 도 3a의 제1 도전층(IS-CL1)으로부터 형성될 수 있다. 제2 전극 그룹(EG2) 및 제3 신호라인 그룹(SG3)은 도 3a의 제2 도전층(IS-CL2)으로부터 형성될 수 있다. 즉, 제1 전극 그룹(EG1), 제1 신호라인 그룹(SG1), 및 제2 신호라인 그룹(SG2)은 제2 전극 그룹(EG2) 및 제3 신호라인 그룹(SG3)과 다른 층 상에 배치된다.
전극 그룹과 그에 대응하는 신호라인 그룹은 서로 다른 단면 적층구조를 가질 수 있다. 예컨대, 전극 그룹은 ITO와 같은 단층의 투명 도전층을 포함하고, 신호라인 그룹은 투명 도전층 및 투명 도전층 상에 배치된 금속층을 포함할 수 있다.
도 3b에 도시된 제1 내지 제3 패드들(PD1 내지 PD3)은 제1 신호라인 그룹(SG1) 내지 제3 신호라인 그룹(SG3)의 신호라인의 말단부분을 포함할 수 있다. 제1 내지 제3 패드들(PD1 내지 PD3)은 신호라인의 말단부분 상에 추가 공정에 의해 형성된 도전 패턴을 더 포함할 수 있다.
도 2a, 도 2c 및 도 2d에 도시된 것과 같이, 제1 및 제3 연결회로기판들(FCB1, FCB3)은 입력감지패널(ISP)의 상면을 통해 접속된다. 제1 및 제3 연결회로기판들(FCB1, FCB3)은 도 3b의 제1 패드들(PD1) 및 제2 패드들(PD2)에 연결될 수 있다. 제1 및 제3 연결회로기판들(FCB1, FCB3)은 제1 패드들(PD1)과 제2 패드들(PD2)에 연결된 하나의 연결회로기판으로 대체될 수도 있다.
제2 연결회로기판(FCB2)은 입력감지패널(ISP)의 하면을 통해 접속된다. 제2 연결회로기판(FCB2)은 도 3b의 제3 패드들(PD3)에 연결될 수 있다. 입력감지패널(ISP)의 본딩영역의 위치(전면 또는 하면 접속 위치)는 제1 내지 제3 패드들(PD3)의 베이스층(IS-B)에 대한 위치에 따라 결정될 수 있다. 본 실시예에서 3개의 본딩영역(AA)은 평면 상에서 서로 이격된다.
도 3c는 도 2a에 도시된 형태의 본딩영역(AA)을 도시하였고, 도 3d는 도 3b에 도시된 형태의 본딩영역(AA)을 도시하였다.
도 3c 및 도 3d를 참조하면 복수 개의 신호라인(SL)의 말단부분(PP)이 제1 절연층(IS-IL1)으로부터 노출된다. 본 실시예에서 신호라인(SL)의 말단부분(PP)과 라인부분(LP)이 구별되도록 다른 선폭으로 도시하였으나, 이에 제한되지 않는다. 신호라인(SL)의 선폭은 실질적으로 일정할 수 있다. 본 실시예에서 신호라인(SL)의 말단부분(PP)이 도 3b에 도시된 패드(PD1)에 해당한다.
제1 절연층(IS-IL1)에는 평면 상에서 베이스층(IS-B)의 일부영역(IS-BA)을 노출시키는 오픈영역(OA)이 정의된다. 오픈엣지(OE)는 오픈영역(OA)을 정의하는 제1 절연층(IS-IL1)의 엣지의 일부분이다. 평면상에서 오픈영역(OA)은 베이스층(IS-B)의 엣지(IS-BE)까지 연장된다. 오픈엣지(OE)는 신호라인(SL)에 접촉한다. 후술하는 것과 같이 엣지영역(IL1-EA)이 베이스층(IS-B)에 접촉한다.
본 실시예에서 제1 연결회로기판(FCB1)은 평면상에서 오픈영역(OA)을 완전히 커버할 수 있다. 이방성 도전물질(ACF)는 외부에 노출된 신호라인(SL)의 말단부분(PP)과 도 3c에 미-도시된 제1 연결회로기판(FCB1)의 패드를 전기적으로 연결한다. 제1 연결회로기판(FCB1)에는 복수 개의 신호라인(SL)의 말단부분(PP)에 대응하는 복수 개의 신호라인의 패드들이 배치된다.
도 3d를 참조하면, 오픈엣지(OE)로부터 제1 지점(P1)에서 측정한 제1 절연층(IS-IL1)의 제1 두께(TH1)는 제1 절연층(IS-IL1)의 오픈엣지(OE)로부터 제1 지점(P1)보다 먼 제2 지점(P2)에서 측정한 제1 절연층(IS-IL1)의 제2 두께(TH2)보다 작다. 오픈엣지(OE)로부터 제2 방향(DR2) 내에서 제1 지점(P1)과 제2 지점(P2)의 거리를 측정하였다.
제1 지점(P1)과 제2 지점(P2)은 모두 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)에 배치될 수 있다. 엣지영역(IL1-EA)은 오픈엣지(OE)를 따라 정의되며, 제1 절연층(IS-IL1)의 두께가 제2 방향(DR2) 내에서 변화되는 영역이다. 엣지영역(IL1-EA)의 두께는 제2 방향(DR2) 내에서 오픈엣지(OE)에 가까워질 수록 점차적으로 감소될 수 있다. 제2 지점(P2)으로부터 오픈엣지(OE)까지 제1 절연층(IS-IL1)의 두께는 점차적으로 감소한다.
제1 절연층(IS-IL1)의 두께가 제2 방향(DR2) 내에서 변화되지 않는 영역은 커버영역(IL1-CA)으로 정의될 수 있다. 오픈엣지(OE)로부터 제2 지점(P2)보다 먼 제3 지점(P3)은 제1 절연층(IS-IL1)의 커버영역(IL1-CA) 내에 배치될 수 있다.
도 3e 및 도 3f는 도 3d와 단면 형상이 다른 제1 절연층(IS-IL1)을 도시하였다. 도 3e 및 도 3f에 도시된 제1 절연층(IS-IL1) 역시 상술한 제1 지점(P1) 내지 제3 지점(P3)의 두께 변화가 동일하게 적용된다. 도 3e에 도시된 것과 같이, 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)은 곡선의 프로파일을 가질 수 있다. 도 3f에 도시된 것과 같이, 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)은 변곡점을 갖는 곡선의 프로파일을 가질 수 있다.
도 3g를 참조하면, 엣지영역(IL1-EA)은 커버영역(IL1-CA)보다 작은 두께를 갖는다. 제3 지점(P3)과 제1 지점(P1) 사이에 단차가 정의된다. 상기 단차는 2개 절연층에 의해 형성될 수도 있다. 커버영역(IL1-CA)에는 2개의 절연층이 배치되고, 엣지영역(IL1-EA)에는 하나의 절연층이 배치될 수 있다. 엣지영역(IL1-EA) 내에서 오픈엣지(OE)으로 갈수록 단차가 단계적으로 형성될 수 있다.
한편, 도 3c 내지 도 3g는 제1 패드(PD1)의 본딩영역(AA)을 기준으로 도시하였으나, 상술한 특징은 제2 패드(PD2)의 본딩영역 및 제3 패드(PD3)의 본딩영역에도 동일하게 적용될 수 있다. 제2 패드(PD2)의 본딩영역은 제1 패드(PD1)의 본딩영역(AA)과 실질적으로 동일하다.
제3 패드(PD3)의 본딩영역은 제1 패드(PD1)의 본딩영역(AA)을 상하 반전한 형상과 동일 할 수 있다. 즉, 제3 패드(PD3)의 본딩영역의 단면은 도 3c 내지 도 3g의 상하 반전된 형상과 동일할 수 있다. 제2 절연층(IS-IL2)에 제1 지점(P1)과 제2 지점(P2)이 정의된다. 제1 절연층(IS-IL1)에 2개의 오픈영역(OA)이 정의되고 제2 절연층(IS-IL2)에 1개의 오픈영역(OA)이 정의되며, 3개의 오픈영역(OA)은 평면 상에서 비중첩한다.
도 3h에 도시된 것과 같이, 오픈엣지(OE)는 평면상에서 폐라인을 이룰 수 있다. 오픈엣지(OE)를 기준으로 어느 방향을 따라 절단한 제1 절연층(IS-IL1)의 단면 상 형상은 도 3d 내지 도 3g에 도시된 형상 중 어느 하나와 같을 수 있다.
도 4a 및 도 4b는 비교예에 따른 전자장치의 본딩공정을 도시한 단면도이다. 도 4c 및 도 4d는 본 발명의 일 실시예에 따른 전자장치의 본딩공정을 도시한 단면도이다. 도 4c 및 도 4d에서는 도 3d 내지 도 3g 중 도 3d의 절연층이 도시되었다.
도 4a 및 도 4b에 도시된 것과 같이, 입력감지패널(ISP)와 연결회로기판(FCB1)의 본딩 공정에서 가압툴(BT)이 이용된다. 이방성 도전물질(ACF)은 입력감지패널(ISP)의 본딩영역과 연결회로기판(FCB1)의 본딩영역 사이에 배치된다. 이방성 도전물질(ACF)은 입력감지패널(ISP)의 본딩영역과 연결회로기판(FCB1)의 본딩영역 중 어느 하나에 배치된 상태로 제공될 수도 있다.
비교예에 따르면 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)은 역-테이퍼 형상을 가질 수 있다. 제1 절연층(IS-IL1)을 패터닝하는 과정에서 마스크에 의해 커버된 제1 절연층(IS-IL1)의 상부영역은 상대적으로 적게 현상되었기 때문이다.
본딩 공정에서 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)이 가압툴(BT)에 의해 가압되거나, 연결회로기판(FCB1)을 통해 가압됨으로써 제1 절연층(IS-IL1)에 크랙(CR)이 발생할 수 있다. 크랙을 통해 수분이 침투함으로써 신호라인(SL)이 부식될 수 있다.
도 4c 및 도 4d에 따르면, 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)은 신호라인(SL)을 충분히 커버하며, 가압툴(BT)에 의해 직접적으로 가압되거나, 연결회로기판(FCB1)을 통해 가압되지 않는다. 그에 따라 제1 절연층(IS-IL1)의 크랙(CR)을 방지할 수 있다. 제1 절연층(IS-IL1)을 패터닝하는 과정에서 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)의 상부영역(두께 방향 내에서 정의된 일부 영역)이 현상되도록 제어한다. 예컨대, 제1 절연층(IS-IL1)의 완전히 제거되는 영역 대비 상대적으로 적게 노광시켜 제1 절연층(IS-IL1)의 엣지영역(IL1-EA)의 상부영역을 부분적으로 제거할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 표시모듈(DM)의 확대된 단면도이다. 도 5c는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 5d는 본 발명의 일 실시예에 따른 입력센서(ISL)의 평면도이다.
도 5a에 도시된 표시모듈(DM)은 도 2b에 도시된 표시패널(DP) 및 표시패널(DP) 상에 직접 배치된 입력센서(ISL)를 포함한다. "입력센서(ISL)가 표시패널(DP) 상에 직접 배치된다."는 입력센서(ISL)와 표시패널(DP) 사이에 접착층이 미배치된 것을 의미한다. 연속공정을 통해 표시패널(DP)이 제공하는 베이스 면 상에 입력센서(ISL)를 형성한다. 층 타이의 입력센서(ISL) 앞서 설명한 입력감지패널(ISP, 도 3a 참조)과 다르게 베이스층(IS-B, 도 3a 참조)이 생략될 수 있다.
도 5a의 표시패널(DP)은 도 2a에 도시된 것과 같이, 구동제어모듈(DCM)에 전기적으로 접속된다. 표시패널(DP)과 구동제어모듈(DCM)은 전자장치를 정의한다.
도 5b에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 회로 소자층(CL), 표시소자층(LEL), 및 봉지층(ECL)을 포함한다. 봉지층(ECL)이 제공하는 베이스 면 상에 입력센서(ISL)가 직접 배치된다. 입력센서(ISL)는 제1 절연층(ISL-IL1), 제1 도전층(ISL-CL1), 제2 절연층(ISL-IL2), 제2 도전층(ISL-CL2), 및 제3 절연층(ISL-IL3)을 포함할 수 있다. 제1 절연층(ISL-IL1)은 봉지층(ECL)에 접촉할 수 있다. 본 발명의 일 실시예에서 제1 절연층(ISL-IL1)은 생략될 수 있다.
도 5c는 도 2a와 일부 상이한 표시패널(DP)을 도시하였다. 이하 차이점을 위주로 설명한다. 도 5c에 도시된 표시패널(DP)은 도 2a에 도시된 표시패널(DP)을 대체할 수도 있다.
구동회로(GDC)가 비화소영역(NPXA)에 배치될 수 있다. 구동회로(GDC)는 게이트 구동회로를 포함할 수 있다. 게이트 구동회로는 게이트 신호들을 생성한다. 게이트 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 제어신호 라인(CSL) 및 보조 신호라인들(SSL)을 더 포함할 수 있다. 제어신호 라인(CSL)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 보조 신호라인들(SSL)은 입력센서(ISL)에 연결되는 신호라인이다.
신호라인들(SGL)은 서로 다른 층 상에 배치된 복수 개의 부분들을 포함할 수 있다. 도 5c에는 4개의 부분들(PT1 내지 PT4)을 포함하는 데이터 라인들(DL) 및 2개의 부분들(PT10 및 PT20)을 포함하는 보조 신호라인들(SSL)을 예시적으로 도시하였다. 4개의 부분들(PT1 내지 PT4)은 컨택홀들(CNT)을 통해 연결되고, 2개의 부분들(PT10 및 PT20)은 컨택홀들(CNT)을 통해 연결될 수 있다. 보조 신호라인들(SSL)의 제1 부분(PT10)은 컨택홀들(CNT)을 통해 후술하는 입력센서(ISL)의 신호라인(SG1, SG2, 도 5d 참조)과 연결된다. 데이터 라인들(DL)의 하나의 부분(PT3)과 보조 신호라인들(SSL)의 하나의 부분(PT10)은 밴딩영역(BA)에 배치될 수 있다.
도 5c에는 도 2a와 달리 표시패널(DP)과 구동제어모듈(DCM)이 분리 도시되었다. 표시패널(DP)과 회로기판(FCB)을 전기적으로 연결하는 이방성 도전물질(ACF)이 도시되었다. 구동칩(F-IC)은 타이밍 제어회로(TC)와 입력감지회로(ISL-C)을 포함할 수 있다.
도 5d에 도시된 것과 같이, 입력센서(ISL)는 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 및 상기 전극그룹들(EG1, EG2)에 연결된 신호라인 그룹들을 포함한다. 본 실시예에서 2개의 신호라인 그룹들(SG1, SG2)을 포함하는 입력센서(ISL)을 예시적으로 도시하였다. 입력센서(ISL)는 센싱영역(ISL-DA)과 배선영역(ISL-NDA)을 포함한다.
제1 신호라인 그룹(SG1)의 신호라인들 및 제2 신호라인 그룹(SG2)의 신호라인들은 컨택홀들(CNT)을 통해 보조 신호라인들(SSL, 도 5c 참조)에 연결될 수 있다. 컨택홀들(CNT)은 제1 신호라인 그룹(SG1)의 신호라인들과 보조 신호라인들(SSL) 사이에 배치된 절연층들을 관통한다.
도 5c 및 도 5d를 참조하면, 복수 개의 패드들(DP-PD, ISL-PD)이 도시되었다. 제1 패드들(DP-PD)은 신호라인(DL)을 통해 화소(PX)에 연결되고, 제2 패드들(ISL-PD)은 보조 신호라인(SSL)을 통해 전극그룹들(EG1, EG2)에 연결된다. 제1 패드들(DP-PD)은 신호라인(DL)의 말단부분을 포함할 수 있고, 제2 패드들(ISL-PD)은 보조 신호라인(SSL)의 말단부분을 포함할 수 있다.
도 5c에 도시된 2개의 본딩영역(BB)은 서로 동일할 수 있다. 이하 도 6a 내지 도 6c를 참조하여 상세히 설명한다.
도 6a는 본 발명의 일 실시예에 따른 표시패널(DP)의 본딩영역(BB)의 확대된 평면도이다. 도 6b 및 도 6c는 본 발명의 일 실시예에 따른 표시패널(DP)의 본딩영역(BB)의 단면도이다.
도 6a에 도시된 본딩영역(BB)은 도 3c에 도시된 본딩영역(AA)과 실질적으로 동일할 수 있다. 표시패널(DP)의 엣지(DP-E)까지 연장된 오픈영역(OA)을 예시적으로 도시하였다.
다만, 본딩영역(BB)의 단면상 형상은 도 3d와 일부 상이할 수 있다. 절연층(IS-IL1)의 형상을 도 3d에 대응하게 도시하였으나, 이에 제한되지 않고, 도 3e 내지 도 3g와 같이 변형될 수 있다.
도 6a에 도시된 신호라인(SL)은 데이터 라인(DL) 또는 보조 신호라인(SSL)일 수 있으며, 표시패널(DP)이 제공하는 베이스 면 상에 배치된다. 도 5b에 도시된 표시소자층(LEL)의 절연층이 베이스 면을 제공할 수 있다. 신호라인(SL)은 표시소자층(LEL)의 복수 개의 절연층(10 내지 30) 상에 배치될 수 있다. 복수 개의 절연층(10 내지 30) 중 적어도 하나 이상은 도 5c에 도시된 화소영역(PXA)까지 연장될 수 있다.
신호라인(SL)을 커버하고, 신호라인(SL)의 말단부분을 노출하는 절연층(ISL-IL1)은 도 5b를 참조하여 설명한 제1 절연층(ISL-IL1), 제2 절연층(ISL-IL2), 및 제3 절연층(ISL-IL3) 중 어느 하나일 수 있다. 본 실시예에서 절연층(ISL-IL1)은 제1 절연층(ISL-IL1) 일 수 있고, 유기층을 포함할 수 있다.
도 5d 및 도 6b를 참조하면, 절연층(ISL-IL1)은 배선영역(ISL-NDA) 내에서 신호라인(SL)에 접촉하고, 센싱영역(ISL-DA) 내에서 제1 전극 그룹(EG1)과 제2 전극 그룹(EG2) 중 어느 하나의 입력 감지전극에 접촉할 수 있다.
도 6c를 참조하면, 엣지영역(IL-EA)은 복수 개의 절연층들(ISL-IL1, ISL-IL2, ISL-IL3)의 단차에 의해 형성될 수도 있다. 커버영역(IL-CA)은 복수 개의 절연층들(ISL-IL1, ISL-IL2, ISL-IL3)이 중첩하는 영역으로 정의될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 전자패널의 본딩영역(CC)의 확대된 평면도이다. 도 7b 및 도 7c는 본 발명의 일 실시예에 따른 전자패널의 본딩영역(CC)의 단면도이다. 도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 전자패널의 본딩영역(CC)의 단면도이다.
본 실시예에 따른 본딩영역(CC)은 도 3b의 본딩영역(AA) 또는 도 5c의 본딩영역(BB) 중 어느 하나에 적용될 수 있다. 도 7b 및 도 7c는 도 3b에 대응하는 단면을 기준으로 도시하였다.
도 7a를 참조하면, 오픈영역(OA)은 영역에 따라 다른 너비(W1, W2)를 갖는다. 너비(W1, W2)는 신호라인(SL)의 연장방향에 대응하는 제2 방향(DR2) 내 길이이다. 연장형 오픈영역(OA)의 너비(W1, W2)는 베이스층(IS-B)의 엣지(IS-BE)로부터 오픈엣지(OE)까지의 길이와 같다. 도 3h에 도시된 닫힌형 오픈영역(OA)의 너비는 제2 방향(DR2) 내에서 대향하는 오픈엣지(OE)의 양쪽 지점 사이의 길이와 같다.
오픈영역(OA)은 제1 너비(W1)를 갖는 제1 영역(OA1) 및 제1 너비(W1)보다 작은 제2 너비(W2)를 갖는 제2 영역(OA2)을 포함한다. 제1 영역(OA1)은 신호라인(SL)에 대응하도록 복수 개 배치될 수 있다. 인접한 2개의 제1 영역(OA1) 사이에 제2 영역(OA2)이 배치된다.
제1 연결회로기판(FCB1)은 제1 영역(OA1) 및 제2 영역(OA2)에 중첩한다. 제1 연결회로기판(FCB1)과 오픈영역(OA) 사이에 이방성 도전물질(ACF)이 배치된다. 제1 연결회로기판(FCB1)은 제1 영역(OA1)의 일부에 비중첩한다. 도 4a 내지 도 4d를 참조하여 설명한 본딩 공정에 있어서, 제1 절연층(IS-IL1)에 가장 큰 스트레스를 인가하는 영역은 제1 연결회로기판(FCB1)의 엣지에 대응하는 영역이다. 특히, 제1 절연층(IS-IL1)의 제1 연결회로기판(FCB1)의 엣지에 대응하는 영역 중 신호라인(SL)에 중첩하는 영역이다. 본 실시예에 따르면, 제1 연결회로기판(FCB1)의 엣지에 대응하는 영역에 제1 절연층(IS-IL1)이 배치되지 않는다. 그에 따라 본딩 공정에서 발생하는 제1 절연층(IS-IL1)의 크랙이 감소될 수 있다.
제2 영역(OA2)은 신호라인(SL)이 배치되지 않기 때문에 인가되는 스트레스가 베이스층(IS-B)에 의해 분산될 수 있다. 제2 영역(OA2)이 정의됨으로써 제1 연결회로기판(FCB1)에 의해 비-중첩하는 영역을 최소화할 수 있다.
도 7b 및 도 7c를 참조하면, 엣지영역(IL1-EA)이 역-테이퍼 형상을 갖더라도 제1 연결회로기판(FCB1)에 의해 직접 가압되지 않음으로써 제1 절연층(IS-IL1)의 크랙이 방지될 수 있다.
도 7c에 도시된 것과 같이, 이방성 도전물질(ACF)은 제1 연결회로기판(FCB1)에 비중첩하는 제1 영역(OA1)의 일부에 배치될 수 있다. 이방성 도전물질(ACF)은 외부에 노출된 신호라인(SL)의 일부분을 커버할 수 있다. 신호라인(SL)의 부식이 방지될 수 있다. 이방성 도전물질(ACF)은 평면 상에서 도 7a에 도시된 오픈영역(OA)을 완전히 커버할 수도 있다.
도 8a 내지 도 8c를 참조하면, 엣지영역(IL1-EA)은 도 3d에 도시된 형상을 갖는다. 엣지영역(IL1-EA)은 단면상에서 도 3e 내지 도 3g에 대응하는 형상을 가질 수 있다. 도 8c에 도시된 것과 같이, 제1 연결회로기판(FCB1)은 제1 영역(OA1)을 완전히 커버할 수도 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 전자패널의 본딩영역의 확대된 평면도이다. 이하, 도 7a 내지 도 8c를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 9a에 도시된 것과 같이, 제1 영역(OA1)을 정의하는 오픈엣지(OE)의 일부분은 곡선을 포함할 수 있다. 도 9b에 도시된 것과 같이, 제1 영역(OA1)을 정의하는 오픈엣지(OE)의 일부분은 톱니의 형상을 가질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
AA, BB, CC 본딩영역
ACF 이방성 도전물질
BA 밴딩영역
BB 본딩영역
BL 베이스층
CA 곡률영역
CL 회로 소자층
DCM 구동제어모듈
DL 데이터 라인
DM 표시모듈
DP-E 표시패널의 엣지
DP 표시패널
ECL 봉지층
ED 전자장치
ELD 발광소자
F-IC 구동칩
FCB1, FCB2, FCB3, FCB 회로기판
IL1-CA 커버영역
IL1-EA 엣지영역
IS-BA 베이스층의 일부영역
IS-BE 베이스층의 엣지
ISL 입력센서
ISP 입력감지패널
LEL 표시소자층
OA 오픈영역
OA1 제1 영역
OA2 제2 영역
OE 오픈엣지
PP 말단부분
PX 화소
PXA 화소영역
SL 신호라인
SSL 보조 신호라인
TH1 제1 두께
TH2 제2 두께
W1 제1 너비
W2 제2 너비

Claims (20)

  1. 베이스층;
    상기 베이스층 상에 배치된 신호라인; 및
    상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함하고,
    상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉하고,
    상기 오픈엣지로부터 제1 지점에서 측정한 상기 절연층의 제1 두께는 상기 절연층의 상기 오픈엣지로부터 상기 제1 지점보다 먼 제2 지점에서 측정한 상기 절연층의 제2 두께보다 작은 전자패널.
  2. 제1 항에 있어서,
    상기 제2 지점으로부터 상기 오픈엣지까지 상기 절연층의 두께는 점차적으로 감소하는 전자패널.
  3. 제1 항에 있어서,
    상기 제2 지점과 상기 오픈엣지 사이에 단차가 정의된 전자패널.
  4. 제1 항에 있어서,
    상기 절연층은 유기층을 포함하고,
    상기 유기층은 상기 신호라인에 접촉하는 전자패널.
  5. 제1 항에 있어서,
    상기 신호라인에 연결된 입력 감지전극을 더 포함하는 전자패널.
  6. 제1 항에 있어서,
    상기 신호라인은 상기 베이스층의 일면 상에 배치된 제1 신호라인 및 상기 베이스층의 두께 방향 내에서 상기 베이스층의 상기 일면에 마주하는 상기 베이스층의 타면 상에 배치된 제2 신호라인을 포함하고,
    상기 절연층은 상기 베이스층의 상기 일면 상에 배치되고 상기 제1 신호라인에 중첩하는 제1 절연층 및 상기 베이스층의 상기 타면 상에 배치되고 상기 제2 신호라인에 중첩하는 제2 절연층을 포함하고,
    상기 제1 절연층의 상기 오픈영역과 상기 제2 절연층의 상기 오픈영역은 평면 상에서 비중첩하는 전자패널.
  7. 제1 항에 있어서,
    상기 신호라인에 전기적으로 연결된 화소를 더 포함하는 전자패널.
  8. 제7 항에 있어서,
    상기 화소는 발광다이오드를 포함하는 전자패널.
  9. 제1 항에 있어서,
    상기 베이스층 상에 배치되고 트랜지스터를 포함하는 회로소자층;
    상기 회로소자층 상에 배치되고 발광다이오드를 포함하는 표시소자층;
    상기 표시소자층 상에 배치된 봉지층; 및
    상기 봉지층 상에 배치된 입력 감지전극을 더 포함하고,
    상기 신호라인은 상기 입력 감지전극에 전기적으로 연결된 전자패널.
  10. 제1 항에 있어서,
    평면상에서 상기 오픈영역은 상기 베이스층의 엣지까지 연장된 전자패널.
  11. 베이스층;
    상기 베이스층 상에 배치된 신호라인; 및
    상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함하고,
    상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉하고,
    상기 절연층은 두께가 실질적으로 일정한 커버영역 및 상기 커버영역에 인접하고 두께가 상기 오픈엣지에 인접할수록 감소되는 엣지영역을 포함하는 전자패널.
  12. 제1 전자패널; 및
    상기 제1 전자패널과 전기적으로 연결된 제2 전자패널을 포함하고,
    상기 제1 전자패널은,
    베이스층;
    상기 베이스층 상에 배치된 신호라인; 및
    상기 베이스층 상에 배치되고, 평면상에서 상기 베이스층의 엣지, 상기 베이스층의 엣지로부터 연장된 상기 베이스층의 일부영역, 및 상기 베이스층의 상기 일부영역에 배치된 상기 신호라인의 말단부분을 노출시키는 오픈영역이 정의된 절연층을 포함하고,
    상기 절연층의 오픈엣지는 상기 오픈영역을 정의하고, 상기 오픈엣지는 상기 신호라인에 접촉하고,
    상기 신호라인에 중첩하는 상기 오픈영역의 제1 너비는 상기 신호라인에 비중첩하는 상기 오픈영역의 제2 너비보다 큰 전자장치.
  13. 제12 항에 있어서,
    상기 제2 전자패널은 회로기판을 포함하는 전자장치.
  14. 제13 항에 있어서,
    상기 오픈영역은 상기 제1 너비를 갖는 제1 영역 및 상기 제2 너비를 갖는 제2 영역을 포함하고,
    상기 회로기판은 상기 제1 영역 및 상기 제2 영역에 중첩하고, 상기 제1 영역의 일부에 비중첩하는 전자장치.
  15. 제14 항에 있어서,
    상기 상기 제1 및 제2 신호라인의 상기 말단부분과 상기 회로기판 사이에 배치된 이방성 도전물질을 더 포함하는 전자장치.
  16. 제15 항에 있어서,
    상기 이방성 도전물질은 상기 회로기판이 비중첩하는 상기 제1 영역의 상기 일부에 중첩하는 전자장치.
  17. 제12 항에 있어서,
    상기 오픈엣지로부터 제1 지점에서 측정한 상기 절연층의 제1 두께는 상기 상기 절연층의 상기 오픈엣지로부터 상기 제1 지점보다 먼 제2 지점에서 측정한 상기 절연층의 제2 두께보다 작은 전자장치.
  18. 제17 항에 있어서,
    상기 제1 전자패널은 상기 신호라인에 연결된 입력 감지전극을 더 포함하는 전자장치.
  19. 제17 항에 있어서,
    상기 제1 전자패널은 상기 신호라인에 전기적으로 연결된 화소를 더 포함하는 전자장치.
  20. 제11 항에 있어서,
    상기 제1 전자패널은,
    상기 베이스층 상에 배치되고 트랜지스터를 포함하는 회로소자층;
    상기 회로소자층 상에 배치되고 발광다이오드를 포함하는 표시소자층;
    상기 표시소자층 상에 배치된 박막 봉지층; 및
    상기 박막 봉지층 상에 배치된 입력 감지전극을 더 포함하고,
    상기 신호라인은 상기 입력 감지전극에 전기적으로 연결된 전자장치.

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