KR20200145935A - 유기 캐패시터, 유기 전계효과 트랜지스터 및 이들의 제조 방법 - Google Patents
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Abstract
본 발명은 유기 캐패시터, 유기 전계효과 트랜지스터 및 이들의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면 유기 캐패시터는 그래핀 층을 포함하는 제 1 전극; 상기 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 유전막; 및 상기 고분자 층 상의 제 2 전극을 포함할 수 있다.
Description
본 발명은 유기 전자 소자에 관한 것으로서, 더욱 상세하게는, 유기 캐패시터, 유기 전계효과 트랜지스터 및 이들의 제조 방법에 관한 것이다.
최근 정보통신 산업의 눈부신 발전으로 인하여 메모리 소자와 같은 전자 소자의 수요가 증가하고 있다. 특히 메모리 소자들 중 전원이 꺼지더라도 기록된 데이터가 삭제되지 않는 비휘발성 메모리 소자에 대한 수요가 급격히 증가하였다. 최근, 전자 제품의 소형화 및 저전력화와 함께 고신뢰성의 요구는 증대되고 있으며, 그 결과 상기 비휘발성 메모리 소자는 고집적도를 실현하면서도 리텐션(retention) 특성을 향상시킬 것이 요구된다.
또한, 상기 전자 소자는 웨어러블 기기처럼 기계적 변형이 발생하기 쉬운 사용 환경 또는 스마트 글래스 기기처럼 투명해야 하는 사용 환경에서 적용 가능할 것이 요구되기도 한다. 그에 따라, 상기 전자 소자에는 유연성 또는 투명성이 요구될 수 있다.
종래의 전자 소자는 일반적으로 실리콘계 무기 재료로 구성되어, 상기 유연성 또는 투명성을 확보하기 못하는 한계가 있다. 또한, 상기 전자 소자가 투명성을 갖도록 하기 위해서는, 상기 전자 소자에 투명한 전극도 적용되어야 한다. 그런데 종래의 금속 또는 무기 재료로 전극의 투명성과 도전성을 동시에 확보하는 것은 고비용 및 복잡한 공정의 문제가 있다.
본 발명이 해결하고자 하는 과제는 저온, 저비용으로 효율적인 생산이 가능하면서도 저전력 및 고신뢰성 구동이 가능한 유기 캐패시터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 형태가 유동적으로 변할 수 있으며, 고집적도 및 고성능을 가지는 유기 전계효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 복잡한 공정을 거치지 않고 저전력 및 고신뢰성 구동이 가능한 유기 전자 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 그래핀 층을 포함하는 제 1 전극; 상기 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(polyvinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 유전막; 및 상기 고분자 층 상의 제 2 전극을 포함하는 유기 캐패시터가 제공될 수 있다. 상기 고분자 층은 폴리메틸 메타크릴레이트(polymethyl methacrylate, PMMA)를 더 포함하고, 상기 PMMA는 상기 PVDF와 혼합된 혼합물 형태로 상기 고분자 층에 제공될 수 있다. 상기 PVDF의 양극성 모멘트의 합은 0이 아닐 수 있다. 상기 베타 상은 알파 상으로부터의 상 전이에 의해 형성될 수 있다. 상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내일 수 있다. 상기 고분자 층의 고분자의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내일 수 있다. 상기 그래핀 층의 하지에 기저 층이 더 포함될 수 있다. 상기 기저 층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다. 상기 제 2 전극은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 그래핀 층을 포함하는 활성 층; 상기 활성 층의 양 단부에 형성된 제 1 소스/드레인 그래핀 전극 및 제 2 소스/드레인 전극; 상기 활성 층의 상기 제 1 소스/드레인 전극과 상기 제 2 소스/드레인 전극 사이의 제 1 영역 상에 형성된 게이트 전극; 및 상기 활성 층과 상기 게이트 전극 사이에 형성되고, 상기 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 게이트 절연막을 포함하는 유기 전계효과 트랜지스터가 제공될 수 있다. 상기 PVDF의 양극성 모멘트의 합은 0이 아닐 수 있다. 상기 베타 상은 알파 상으로부터의 상 전이에 의해 형성될 수 있다. 상기 그래핀 층은 단일 층을 가질 수 있다. 상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내일 수 있다. 상기 고분자 층의 고분자의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내일 수 있다. 상기 고분자 층은 폴리메틸 메타크릴레이트(polymethyl methacrylate, PMMA)를 더 포함하고, 상기 PMMA는 상기 PVDF와 혼합된 혼합물 형태로 상기 고분자 층에 제공될 수 있다. 상기 그래핀 층의 하지에 기저 층을 더 포함할 수 있다. 상기 기저 층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함할 수 있다. 상기 제 1 소스/드레인 전극, 상기 제 2 소스/드레인 전극 또는 상기 게이트 전극은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 그래핀 층을 포함하는 제 1 전극을 형성하는 단계; 상기 그래핀 층 상에 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 유전막을 형성하는 단계; 상기 PVDF의 지배적인 결정 상이 베타 상이 되도록 상기 결정 상을 전이시키는 단계; 및 상기 고분자 층 상에 제 2 전극을 형성하는 단계를 포함하는 유기 캐패시터의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 따르면, 그래핀 층을 포함하는 활성 층을 형성하는 단계; 상기 그래핀 층의 양 단부에 각각 제 1 및 제 2 소스/드레인 전극을 형성하는 단계; 상기 그래핀 층 상에 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 게이트 절연막을 형성하는 단계; 상기 PVDF의 지배적인 결정 상이 베타 상이 되도록 상기 결정 상을 전이시키는 단계; 및 상기 고분자 층의, 상기 제 1 소스/드레인 전극과 상기 제 2 소스/드레인 전극 사이의 제 1 영역 상에 게이트 전극을 형성하는 단계를 포함하는 유기 전계효과 트랜지스터의 제조 방법이 제공될 수 있다. 상기 게이트 전극은 그래핀을 포함하며, 상기 고분자 층은 상기 게이트 전극 상에서 형성되고, 상기 게이트 전극 상에 형성된 상기 고분자 층은 게이트 전극 상에 부착된 상태로 상기 활성 층 상에 이전될 수 있다.
본 발명의 실시예에 따르면, 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)가 형성됨으로써, 저온, 저비용으로 효율적인 생산이 가능하면서도 저전력 및 고신뢰성 구동이 가능한 유기 캐패시터가 제공될 수 있다.
본 발명의 실시예에 따르면, 그래핀 층 상에 베타 상을 지배적으로 갖는 PVDF가 형성됨으로써, 형태가 유동적으로 변할 수 있으며, 고집적도 및 고성능을 가지는 유기 전계효과 트랜지스터가 제공될 수 있다.
본 발명의 실시예에 따르면, 상기 그래핀 층 상에 PVDF를 포함하는 고분자 층을 형성하고, 상기 PVDF의 지배적인 결정 상이 베타 상이 되도록 상기 결정 상을 전이시킴으로써 복잡한 공정을 거치지 않고 저전력 및 고신뢰성 구동이 가능한 유기 전자 소자의 제조 방법이 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 다양한 실시예들에 따른 유기 캐패시터(100)의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유기 캐패시터(100)의 제조 방법을 나타내는 흐름도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 유기 전계 효과 트랜지스터(200)들의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터(200)의 제조 방법을 나타내는 흐름도이다.
도 5a 및 도 5b는 본 발명의 일 실시예 및 비교예에 따른, 평균 분자량이 534 kg/mol 인 상기 PVDF를 포함하는 고분자 층을 2차원 그레이징 입사 X-선 회절(2D GIXD)을 이용해 측정한 결과이다.
도 6은 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 비교하여 나타낸 SEM 이미지이다.
도 7a 내지 도 7f는 본 발명의 다양한 실시예 및 비교예에 따른 상기 PVDF 고분자 층들의 SEM 이미지이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 상기 PVDF 고분자 층의 SEM 이미지들이다.
도 9는 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 푸리에 트랜스폼 IR(infra-red)) 분광법에 따라 측정한 결과이다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들 및 비교예들에 따른 유기 캐패시터의 강유전성을 나타내는 그래프이다.
도 10c는 도 10a 및 도 10b의 그래프에 나타내어진 강유전성 파라미터를 기재한 테이블이다.
도 11a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다.
도 11b는 도 11a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다.
도 11c는 도 11b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다.
도 11d는 도 11b에 도시된 유기 전계효과 트랜지스터의 리텐션(retention) 테스트 그래프이다.
도 12a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다.
도 12b는 도 12a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다.
도 12c는 도 12b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다.
도 12d는 도 12b에 도시된 유기 전계효과 트랜지스터의 내구성(endurance) 테스트 그래프이다.
도 12e는 도 12b에 도시된 유기 전계효과 트랜지스터의 리텐션(retention) 테스트 그래프이다.
도 2는 본 발명의 일 실시예에 따른 유기 캐패시터(100)의 제조 방법을 나타내는 흐름도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 유기 전계 효과 트랜지스터(200)들의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터(200)의 제조 방법을 나타내는 흐름도이다.
도 5a 및 도 5b는 본 발명의 일 실시예 및 비교예에 따른, 평균 분자량이 534 kg/mol 인 상기 PVDF를 포함하는 고분자 층을 2차원 그레이징 입사 X-선 회절(2D GIXD)을 이용해 측정한 결과이다.
도 6은 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 비교하여 나타낸 SEM 이미지이다.
도 7a 내지 도 7f는 본 발명의 다양한 실시예 및 비교예에 따른 상기 PVDF 고분자 층들의 SEM 이미지이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 상기 PVDF 고분자 층의 SEM 이미지들이다.
도 9는 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 푸리에 트랜스폼 IR(infra-red)) 분광법에 따라 측정한 결과이다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들 및 비교예들에 따른 유기 캐패시터의 강유전성을 나타내는 그래프이다.
도 10c는 도 10a 및 도 10b의 그래프에 나타내어진 강유전성 파라미터를 기재한 테이블이다.
도 11a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다.
도 11b는 도 11a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다.
도 11c는 도 11b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다.
도 11d는 도 11b에 도시된 유기 전계효과 트랜지스터의 리텐션(retention) 테스트 그래프이다.
도 12a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다.
도 12b는 도 12a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다.
도 12c는 도 12b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다.
도 12d는 도 12b에 도시된 유기 전계효과 트랜지스터의 내구성(endurance) 테스트 그래프이다.
도 12e는 도 12b에 도시된 유기 전계효과 트랜지스터의 리텐션(retention) 테스트 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1a는 본 발명의 일 실시예에 따른 유기 캐패시터(100)의 단면도이다.
도 1a를 참조하면, 유기 캐패시터(100)는 제 1 전극(50), 유전막(52) 및 제 2 전극(54)을 포함할 수 있다. 일 실시예에 따르면, 유기 캐패시터(100)는 제 1 전극(50), 유전막(52) 및 제 2 전극(54)을 적층한 후, 포토리소그래피 공정과 식각 공정에 의해 패터닝을 하여 형성될 수 있다. 이들 막들은 연속적으로 한번에 식각되거나, 하지층을 패터닝한 이후에, 상부층을 성막하고 패터닝될 수도 있다. 다른 실시예에 따르면, 유기 캐패시터(100)는 패턴된 마스크에 금속을 증착하여 독립된 패턴을 형성할 수 있다. 상기 패턴된 마스크는 스텐실 마스크(stencil mask)일 수 있다.
일 실시예에 따르면, 제 1 전극(50)은 적어도 하나의 그래핀 층을 포함할 수 있다. 상기 그래핀 층은 2 이상의 그래핀 층들로 형성될 수도 있다. 상기 그래핀 층은 기계적 박리법(mechanical exfoliation), 화학적 박리법(chemical exfoliation), 화학 증기 증착법(chemical vapor deposition) 또는 에피택셜 성장법(epitaxial growth)에 의해 형성될 수 있다.
상기 그래핀 층을 구성하는 그래핀은 투명하고 유연한 물질이어서 투명성 및 유연성이 요구되는 전자 소자, 예를 들면, 메모리 소자, 디스플레이 소자, 또는 센서의 전극 재료로서 적합할 수 있다. 또한 그래핀이 적층된 층의 수 및 형상에 따라 다양한 전기적 특성을 나타내므로, 그래핀의 층 수를 제어하면 필요에 따라 반도체 또는 도체와 같이 이용할 수 있다. 복층 그래핀은 단층 그래핀이 적층된 층 수가 2층 내지 3층으로 적을 경우 상대적으로 반도체에 가까운 전기적 성질을 가질 수 있다. 반대로 4층 이상 적층된 복층 그래핀인 경우, 상기 복층 그래핀은 금속에 가까운 전기적 성질을 가질 수 있다. 일 실시예에 따르면, 제 1 전극(50)에 포함되는 상기 그래핀 층은 단층 그래핀들이 4층 내지 12층으로 적층된 구조일 수 있다.
제 2 전극(54)은 적어도 하나의 도전성 전극층일 수 있다. 제 2 전극(54)은 강유전체 고분자층(52)과 적어도 일부가 중첩되도록 유전막(52) 상에 형성되는 도전성 물질을 포함하는 도전성 전극층이며, 강유전성을 가지는 하부의 유전막(52)이 외부와 연결되어 전기장을 인가받을 수 있는 역할을 한다.
상기 도전성 전극층은 도전체를 포함할 수 있다. 상기 도전체는, 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물일 수 있다. 그러나, 제 2 전극(54) 물질은 전술한 금속 도전체에 한정되는 것은 아니다. 예를 들면, 제 2 전극(54)은 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 또는 2 이상으로 형성될 수 있다.
도 1a에서와 같이, 유기 캐패시터(100)가 기저 층(10) 상에 수직 적층된 구조를 갖는 경우, 제 1 전극(50)은, 예를 들면, 하부 전극이고, 제 2 전극(54)은, 예를 들면, 상부 전극일 수 있다.
유기 캐패시터(100)는 서로 대향하는 제 1 전극(50)과 제 2 전극(54) 사이에 유전막(52)을 포함할 수 있다. 유전막(52)은 폴리비닐리덴 플루오라이드(poly vinylidene fluoride, 이하 PVDF로 칭함)를 포함하는 고분자 층을 포함할 수 있다.
상기 PVDF는 비닐리덴 플루오라이드(vinylidene fluoride, VDF)의 중합에 의해 생성된 순수 열가소성 플루오르 중합체이다. 테플론(PTFE)으로 잘 알려진 불소 함유 열가소성 수지 군에 속하는 재료이다. 상기 PVDF의 화학구조는 PVC의 화학구조와 유사하나 불소 원소로 인해 안정성이 뛰어나서 상기 PVDF는 전자 소재로 이용되기에 적합하다. 또한 상기 PVDF는 고분자 재료 중 큰 유전율을 가지는 특성이 있어 전자 소자의 유전 층으로 사용되기에 적합할 수 있다. 상기 PVDF는 체인 구조(chain conformation)에 따라, 알파(alpha, α) 상, 베타(beta, β) 상, 감마(gamma, γ) 상 또는 델타(delta, δ) 상의 4가지의 결정 상을 가지고 있고 일반적으로는 가장 안정한 알파 상으로 지배적으로 존재할 수 있다. 그러나, 상기 PVDF의 양극성 모멘트(dipole moment)의 합이 0이 아닌 경우에 강유전 특성이 나타나는데, 알파 상은 양극성 모멘트의 합이 0, 즉 무극성이기 때문에 강유전성이 나타나지 않는다. 따라서 상기 PVDF에 알파 상이 지배적일 경우, 강유전성을 부여하기 위해서는 상 전이가 필요할 수 있다. 베타 상과 감마 상은 양극성 모멘트의 합이 0이 아니어서 강유전성이 나타나며, 특히 베타 상은 양극성 모멘트(dipole moment)가 상기 4가지 결정 상 중 가장 커서 강한 강유전성을 가진다. 따라서, 베타 상을 지배적으로 갖는 상기 PVDF를 포함하는 고분자 층은 다른 결정 상을 지배적으로 갖는 상기 PVDF를 포함하는 고분자 층보다 더 강한 강유전성을 가질 수 있다.
상기 PVDF를 포함하는 고분자 층은 상기 그래핀 층 상에 상기 그래핀 층으로부터 에피택셜 결정화될 수 있으며, 상기 에피택셜 결정화에 의해 상기 고분자 층의 PVDF 결정이 결정 상 중 베타 상을 지배적으로 가질 수 있다. 상기 그래핀의 센터 투 센터(center-to-center) 격자 상수는 2.46 Å 이고 상기 PVDF 의 베타 상의 체인 축(chain-axis, c축)의 격자 상수는 2.56 Å 이다. 상기 그래핀의 센터 투 센터 격자 상수와 상기 PVDF의 베타 상의 체인 축의 격자 상수 간 미스매칭 비율(lattice mismatching ratio)은 약 4.06% 에 불과하다. 따라서, 상기 PVDF의 베타 상은 상기 그래핀 층 상에서 에피택셜 성장 또는 에피택셜 결정화되기에 유리할 수 있다. 상기 베타 상의 지배적 성장을 유도하는 제조 공정에 대하여는 도 2를 참조하여 후술하기로 한다.
상기 에피택셜 결정화되어 강유전성을 갖는 상기 고분자 층은 상기 PVDF의 폴리머 체인이 제 1 전극(50)에 대하여 일정한 방향으로 배열되어 있으며, 이러한 유전막(52)을 포함하는 유기 캐패시터(100)는 잔류 분극값이 크고 보자전압(coercive voltage)은 작은 전기적 특성을 나타낸다.
강유전성을 갖는 물질들은 외부 전계를 가하면 분극(polarization)이 발생하며, 상기 외부 전계가 제거되어도 상기 분극의 일부가 잔류하여 잔류 분극(remnant polarization)이 존재할 수 있다. 유기 커패시터(100)는 강유전성을 갖는 물질인 PVDF의 베타 상의 자발적인 분극 특성을 이용하여 데이터를 저장할 수 있다. 강유전체를 이용한 유기 커패시터(100)의 경우, 일반적인 플래시 메모리에 비하여 기록 속도가 약 1,000 배 이상 빨라지는 이점이 있으며, 구동 전력을 감소시킴으로써 저전력 구동이 가능한 이점이 있다.
일 실시예에 따르면, 상기 고분자 층의 두께는 4000 nm 의 범위 내일 수 있다. 바람직하게는 상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내일 수 있다. 상기 고분자 층의 두께가 20 nm 미만일 경우, 박막의 일부가 온전히 형성되지 못하거나 이로 인해 기저 층의 상면이 외부에 노출될 수 있다. 이 경우, 상기 고분자 층이 전자 소자에 이용되기 적합하지 않을 수 있다. 상기 고분자 층의 두께가 4000 nm 를 초과할 경우, 실리콘 층 상에서 성장하는 것과 마찬가지로, 상기 고분자 층의 표면 측과 상기 그래핀 층과의 에피택셜 상호작용(interaction)이 희박할 수 있다. 이 경우, 상기 고분자 층의 에피택셜 결정화에 의한 베타 상의 점유가 지배적이지 않아 강유전성이 열화될 수 있다.
상기 그래핀 층의 하지에 기저 층(10)이 형성될 수 있다. 기저 층(10)은 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층일 수 있다. 또한, 상기 기저 구조체 및 반도체는 실리콘계 재료에 한정되지 않으며, 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, ZnS, ZnSe, 및 CdSe과 같은 Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, ZnO, MgO, MO와 같은 산화물 반도체 재료, 탄소 나노 결정과 같은 나노 스케일 재료 또는 이들의 복합 재료를 포함할 수 있다.
다른 실시예에서, 기저 층(10)은 플렉시블 메모리 장치를 구현하기 위해 유연성을 가질 수 있으며, 이 경우, 기저 층(10)은 수지계 재료로 형성될 수 있다. 상기 수지계 재료는, 예를 들면, 각종 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)과 같은 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 및 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 조합일 수 있고, 바람직하게는 폴리에틸렌테레프탈레이트(PET) 일 수 있다. 이들 재료들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다. 일 실시예에 따르면, 기저 층(10)은 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조, 다공성 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다.
도 1b는 본 발명의 다른 실시예에 따른 유기 캐패시터(100)의 단면도이다. 이 도면의 구성 요소들 중 도 1a에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
제 2 전극(54)은 유전막(52)과의 계면에 금속 장벽층(barrier metal, 53)을 포함할 수 있다. 금속 장벽층(53)은 제 2 전극(54)과 유전막(52) 사이에서 구성 원소의 확산으로 인한 각층의 오염을 막거나, 접착력을 향상시키거나, 에너지 밴드의 장벽을 조절하기 위한 얇은 막으로서, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 어느 하나 또는 2 이상의 화합물로 형성될 수 있다.
상기 오염의 현상으로는 불순물의 확산으로 인한 금속의 산화, 초전 재료의 결정 구조의 변경, 제 2 전극(54)과 유전막(52) 사이의 낮은 에너지 장벽으로 발생하는 전하의 이동, 및 제 2 전극(54)과 유전막(52)의 접촉 불량 중 어느 하나 또는 2 이상의 현상을 포함할 수 있다. 금속 장벽층(53)의 형성은 전술한 제 1 전극(50) 또는 제 2 전극(54)의 형성 방법으로 수행될 수 있다.
도 2는 본 발명의 일 실시예에 따른 유기 캐패시터(100)의 제조 방법을 나타내는 흐름도이다.
그래핀 층을 포함하는 제 1 전극(50)이 형성될 수 있다(S110). 제 1 전극(50)은 상부의 고분자 층(52)이 외부와 연결되어 전기장을 인가 받을 수 있는 역할을 한다. 또한, 제 1 전극(50)에 연장되는 전극이 더 형성되어(미도시) 외부에서 장치 또는 전원과 용이하게 연결되도록 구성될 수 있다.
일 실시예에 따르면, 상기 제 1 전극(50)은 기저 층(10) 상에 형성될 수 있다. 일 실시예에 따르면, 기저 층(10) 상에 유기 캐패시터(100)의 다른 구조를 형성하기 전에, 기저 층(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리가 수행될 수 있다. 예를 들면, 기저 층(10)의 표면에 대하여 플라즈마 처리, 과산화수소수, 에탄올 및 아세톤과 같은 약액, 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물이 제거될 수 있다. 또한, 기저 층(10)과 유기 캐패시터(100) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기저 층(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정이 더 수행될 수도 있다.
제 1 전극(50)의 구조는 평판 유기 캐패시터를 형성하기 위한 면상 구조, 전극 표면적을 증가시키기 위한 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다. 다른 실시예에서, 제 1 전극(50)은 상기 그래핀 층의 표면 형상을 따라 다중 그물망과 같은 다공성 형태로 형성될 수 있다.
제 1 전극(50)은 기상 공정으로서 기상 저압 화학기상증착법(low pressure chemical vapor deposition; LPCVD), 플라즈마강화 화학기상증착법과 같은 화학기상 증착법(CVD), 레이저 융발법(laser ablation) 또는 물리기상증착법에 의해서 형성될 수 있다. 또한, 제 1 전극(50)은 액상 공정으로서 슬라이드(Slide) 코팅법, 딥(Dip) 코팅법, 스핀(Spin) 코팅법, 커튼(Curtain) 코팅법, 슬롯(Slot) 코팅법, 롤(Roll) 코팅법 또는 그라비어(Gravure) 코팅법에 의해 형성될 수 있다. 그러나 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 또한, 제 1 전극(50)을 위해 형성된 도전성 물질의 층에 대해 패터닝 공정을 수행하여 기저 층(10)의 일부 상에만 제 1 전극(50)이 제공되거나, 이격된 형태의 복수 개의 제 1 전극들이 제공될 수도 있다.
제 1 전극(50) 상에 상기 PVDF를 포함하는 고분자 층을 포함하는 유전막(52)이 형성될 수 있다(S120). 상기 고분자 층은 제 1 전극(50) 상에 적어도 일부가 중첩되어 형성되며, 상기 PVDF가 갖는 강유전성을 이용하여 전기 에너지를 저장할 수 있다. 상기 고분자 층의 형성 방식에 대해서는 제 1 전극(50)의 실시예를 참조할 수 있다. 바람직하게는 상기 고분자 층의 형성은 스핀 코팅에 의해 수행될 수 있다.
일 실시예에 따르면, 상기 고분자 층의 액상 공정을 위한 코팅 용액에는 PVDF 또는 PVDF 전구체가 포함될 수 있다. 상기 PVDF 전구체는 분자량이 작은 PVDF 또는 비닐리덴 플루오라이드(vinylidene fluoride, VDF)를 포함할 수 있다. 상기 PVDF 전구체를 포함하는 코팅 용액을 사용할 경우, 후술될 열처리 시에 상기 PVDF 전구체들 간 라디칼 중합 반응에 의해 PVDF가 생성될 수 있다. 바람직하게는 상기 라디칼 중합 반응의 반응 속도 향상을 위해 10 기압 내지 300 기압의 조건 하에서 상기 열처리가 수행될 수 있다. 상기 코팅 용액에는 액상 공정이 용이하도록 적당한 점도와 표면 장력을 조절하기 위하여 착화제나 각종 첨가물이 더 포함될 수 있다. 일 실시예에 따르면, 상기 코팅 용액의 농도는 0.2 wt% 내지 30 wt% 의 범위일 수 있다.
일 실시예에 따르면, 상기 고분자 층의 상기 PVDF의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내일 수 있다. 상기 PVDF의 평균 분자량이 190,000 g/mol 미만일 경우, 디웨팅(dewetting) 효과 때문에 에피택셜 상호작용이 발생하더라도 상기 그래핀 층을 도포하는 박막이 형성되지 않을 수 있다.
유전막(52) 형성 후 결정 상의 전이가 수행될 수 있다(S130). 일 실시예에 따르면, 상기 PVDF가 가지는 지배적인 결정 상이 알파 상에서 베타 상으로 상 전이(phase transition)되어 상기 고분자 층이 강유전성을 나타낼 수 있다. 일 실시예에 따르면, 베타 상으로의 전이는 -40 ℃ 내지 300 ℃의 온도 범위 내에서 수행될 수 있다. - 40 ℃ 미만의 온도에서는 폴리머 체인의 유리 전이가 발생하지 않아 이동성이 현저히 약화되므로 베타 상으로의 상전이가 유도되지 않을 수 있다. 300 ℃를 초과하는 온도에서는 유기 캐패시터의 누설전류의 증가로 인해 소자 특성이 열화될 수 있다.
바람직하게는, 유전막(52) 형성 후 결정 상의 전이를 촉진하기 위해 열처리가 수행될 수 있다. 상기 열처리는 80 ℃ 내지 167 ℃의 온도 범위 내에서 수행될 수 있다. 80 ℃ 이상의 온도에서 베타 상으로의 전이 속도가 현저히 증가할 수 있다. 167℃ 이상의 온도 범위에서는 상기 PVDF가 용융되어 기존의 결정성이 소멸된 후에 결정화될 수 있다. 이 경우, 상기 PVDF에서 베타 상이 지배적으로 나타나지 않고 알파 상, 베타 상 및 감마 상의 혼합 상이 나타날 수 있다. 반면, 167 ℃ 미만의 온도에서는 상기 PVDF가 용융과정 없이 결정성이 소멸하지 않으면서 상 전이가 발생할 수 있다. 이 경우, 알파 상에서 베타 상으로 지배적인 결정 상의 전이가 발생할 수 있다.
일 실시예에서, 상기 열처리는 환원성 도는 비환원성 분위기(atmosphere)에서 수행될 수 있다. 상기 환원성 분위기는 질소 또는 수소 가스를 사용하여 제공될 수 있으며, 상기 비환원성 분위기는 아르곤, 네온, 또는 헬륨 가스를 사용하여 제공될 수 있다. 상기 열처리는 상기 금속 또는 준금속의 종류에 따라 열처리 시간, 온도 및/또는 분위기가 달라질 수 있으며, 상기 고분자 층이 그래핀층 상에 에피택셜 결정화될 수 있도록 하는 적합한 시간, 온도 및/또는 분위기가 선택될 수 있다.
유전막(52) 상에 제 2 전극(54)이 형성될 수 있다(S140). 일 실시예에 따르면, 제 2 전극(54)에 연장되는 전극이 더 형성되어(미도시) 외부에서 타 장치 또는 전원과 용이하게 연결되도록 구성될 수 있다.
일 실시예에 따르면, 상기 열처리 단계 및 제 2 전극(54)의 형성 단계(S140)의 순서는 서로 교환될 수 있다. 일 실시예에서, 제 1 전극(50) 및 제 2 전극(54)의 구조상 위치 및 제조 방법에서의 순서는 서로 교환될 수 있다.
제 2 전극(54)은 하부의 고분자 층(52)의 표면을 따라 형성될 수 있으며, 평판 유기 캐패시터 구조를 형성하기 위한 면상 구조, 전극 표면적을 증가시키기 위한 핀(fin) 구조, 컵(cup) 구조, 기둥(pillar) 구조, 실린더(cylinder) 구조와 같은 입체 구조, 또는 이들의 조합된 형태를 가질 수 있다. 또한, 제 2 전극(54)를 형성하기 위한 코팅 방식에 대해서는 제 1 전극(50)에 대한 기재를 참고할 수 있다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 유기 전계 효과 트랜지스터(200)들의 단면도이다.
도 3a를 참조하면, 유기 전계효과 트랜지스터(200)는 그래핀 층을 포함하는 활성 층(62), 제 1 소스/드레인 그래핀 전극(64) 및 제 2 소스/드레인 전극(66), 게이트 전극(68) 및 상기 PVDF를 포함하는 고분자 층을 포함하는 게이트 절연막(70)을 포함할 수 있다.
활성 층(62)에 포함된 상기 그래핀 층의 물성에 대하여는 유기 캐패시터(100)의 그래핀 층에 대한 기재를 참조할 수 있다. 일 실시예에 따르면, 활성 층(62)에 포함되는 상기 그래핀 층은 단일 층 구조, 또는 2층 또는 3층의 복층 구조일 수 있다. 바람직하게는 상기 그래핀 층은 단일 층일 수 있다. 상기 그래핀 층이 단일 층일 경우, 게이트 전극에 의한 전계에 따라 전류 제어가 상대적으로 수월할 수 있다.
제 1 소스/드레인 그래핀 전극(64) 및 제 2 소스/드레인 전극(66)은 각각 활성 층(62)의 양 단부에 형성될 수 있다. 제 1 소스/드레인 그래핀 전극(64) 및 제 2 소스/드레인 전극(66)의 재질 또는 형태에 대하여는 제 2 전극(54)의 실시예를 참조할 수 있다.
게이트 전극(68)은 활성 층(62)의 제 1 소스/드레인 전극(64)과 제 2 소스/드레인 전극(66) 사이의 제 1 영역 상에 형성될 수 있다. 게이트 전극(68)의 재질 및/또는 형태에 대하여는 제 2 전극(54)의 실시예를 참조할 수 있다.
게이트 절연막(70)은 활성 층(62)과 게이트 전극(68) 사이에 형성될 수 있다. 게이트 절연막(70)의 상기 PVDF를 포함하는 고분자 층은 상기 그래핀 층 상에 상기 그래핀 층으로부터 에피택셜 결정화될 수 있다. 상기 에피택셜 결정화에 대한 상세한 설명은 모순되지 않는 범위에서 유기 캐패시터(100)의 기재를 참조할 수 있다. 강유전성에 관한 상세한 설명은 모순되지 않는 범위에서 유기 캐패시터(100)의 상기 PVDF에 대한 기재를 참조할 수 있다. 강유전성을 갖는 물질들은 외부 전계를 가하면 분극(polarization)이 발생하며, 상기 외부 전계가 제거되어도 상기 분극의 일부가 잔류하여 잔류 분극(remnant polarization)이 존재할 수 있다. 잔류 분극의 크기에 따라 활성 층을 통해 흐르는 전류 신호의 크기가 달라질 수 있으며, 게이트 전극(68)을 통하여 인가되는 게이트 전압의 크기에 의하여 상기 분극의 크기가 달라지기 때문에 상기 게이트 전압의 크기를 조절하여 상기 분극의 크기를 조절함으로써 유기 전계효과 트랜지스터(200)의 프로그래밍 및 소거가 가능하다.
일 실시예에 따르면, 상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내일 수 있다. 상기 고분자 층의 두께에 관한 임계적 의의는 모순되지 않는 범위에서 유기 캐패시터(100)에 대한 기재를 참조할 수 있다.
도 3a를 참조하여 본 발명의 일 실시예에 따른 전계 효과 트랜지스터는 탑 게이트(top gate) 구조로 설명되었으나, 바텀 게이트(bottom gate) 구조로 형성될 수도 있다. 또한, 소스/드레인 전극들(64, 68) 중 적어도 하나 이상을 그래핀을 이용하여 투명하고 플렉시블한 2차원 트랜지스터 또는 3차원 트랜지스터로 구현하는 것도 가능하다.
도 3b는 본 발명의 다른 실시예에 따른 유기 전계효과 트랜지스터(200)를 도시하는 단면도이다. 이 도면의 구성 요소들 중 도 3a에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
게이트 전극(68)은 게이트 절연막(70)과의 계면에 금속 장벽층(63)을 포함할 수 있다. 금속 장벽층(63)의 실시예에 대하여는 유기 캐패시터(100)의 금속 장벽층(53)에 대한 기재를 참조할 수 있다.
상기 오염의 현상으로는 불순물의 확산으로 인한 금속의 산화, 초전 재료의 결정 구조의 변경, 게이트 전극(68)과 게이트 절연막(70) 사이의 낮은 에너지 장벽으로 발생하는 전하의 이동, 및 게이트 전극(68)과 절연막(70)의 접촉 불량 중 어느 하나 또는 2 이상의 현상을 포함할 수 있다. 금속 장벽층(63)의 형성은 전술한 제 1 전극(50) 또는 제 2 전극(54)의 형성 방법으로 수행될 수 있다.
도 4는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터(200)의 제조 방법을 나타내는 흐름도이다.
그래핀 층을 포함하는 활성 층(62)이 형성될 수 있다(S210). 일 실시예에 따르면, 활성 층(62)은 기저 층(11) 상에 형성될 수 있다. 일 실시예에 따르면, 기저 층(11) 상에 유기 전계효과 트랜지스터(200)의 다른 구조를 형성하기 전에, 기저 층(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리가 수행될 수 있다. 예를 들면, 기저 층(10)의 표면에 대하여 플라즈마 처리, 과산화수소수, 에탄올 및 아세톤과 같은 약액, 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물이 제거될 수 있다. 또한, 기저 층(11)과 유기 전계효과 트랜지스터(200) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기저 층(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정이 더 수행될 수도 있다.
활성 층(62)은 기상 코팅법으로서 기상 저압 화학기상증착법(low pressure chemical vapor deposition; LPCVD), 플라즈마강화 화학기상증착법과 같은 화학기상 증착법(CVD), 레이저 융발법(laser ablation) 또는 물리기상증착법에 의해서 형성될 수 있다. 또한, 활성 층(62)은 액상 코팅법으로서 슬라이드(Slide) 코팅법, 딥(Dip) 코팅법, 스핀(Spin) 코팅법, 커튼(Curtain) 코팅법, 슬롯(Slot) 코팅법, 롤(Roll) 코팅법 또는 그라비어(Gravure) 코팅법에 의해 형성될 수 있다. 그러나 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 바람직하게는 활성 층(62)은 스핀 코팅법에 의해 형성될 수 있다.
상기 그래핀 층의 양 단부에 각각 제 1 소스/드레인 전극(64) 및 제 2 소스/드레인 전극(66)을 형성할 수 있다(S220). 제 1 소스/드레인 전극(64) 및 제 2 소스/드레인 전극(66)의 형성 방법에 대하여는 활성 층(62)에 대한 실시예를 참조할 수 있다. 제 1 소스/드레인 전극(64) 및 제 2 소스/드레인 전극(66)의 구조에 대하여는 전술된 제 2 전극(54)에 대한 실시예를 참조할 수 있다.
상기 그래핀 층 상에 상기 PVDF를 포함하는 고분자 층을 포함하는 게이트 절연막(70)이 형성될 수 있다(S230). 상기 고분자 층의 형성 방식에 대해서는 제 1 전극(50)의 실시예를 참조할 수 있다. 바람직하게는 상기 고분자 층의 형성은 스핀 코팅에 의해 수행될 수 있다.
일 실시예에 따르면, 상기 고분자 층의 액상 공정을 위한 코팅 용액에는 PVDF 또는 PVDF 전구체가 포함될 수 있다. 상기 PVDF 전구체는 분자량이 작은 PVDF 또는 비닐리덴 플루오라이드(vinylidene fluoride, VDF)를 포함할 수 있다. 상기 PVDF 전구체를 포함하는 코팅 용액을 사용할 경우, 후술될 열처리 시에 상기 PVDF 전구체들 간 라디칼 중합 반응에 의해 PVDF가 생성될 수 있다. 바람직하게는 상기 라디칼 중합 반응의 반응 속도 향상을 위해 10 기압 내지 300 기압의 조건 하에서 상기 열처리가 수행될 수 있다. 상기 코팅 용액에는 액상 공정이 용이하도록 적당한 점도와 표면 장력을 조절하기 위하여 착화제나 각종 첨가물이 더 포함될 수 있다. 일 실시예에 따르면, 상기 코팅 용액의 농도는 0.5 wt% 내지 30 wt% 의 범위일 수 있다. 일 실시예에 따르면, 상기 코팅 용액의 용매는 휘발성 유기 물질일 수 있다. 바람직하게는 상기 코팅 용액의 용매는 다이메틸폼아마이드(Dimethylformamide, DMF)일 수 있다.
일 실시예에 따르면, 상기 고분자 층의 상기 PVDF의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내일 수 있다. 상기 PVDF의 평균 분자량이 190,000 g/mol 미만일 경우, 디웨팅(dewetting) 효과 때문에 에피택셜 상호작용이 발생하더라도 상기 그래핀 층을 도포하는 박막의 형성이 불충분할 수 있다.
게이트 절연막(70) 형성 후 결정 상의 전이가 수행될 수 있다(S240). 일 실시예에 따르면, 상기 PVDF의 지배적인 결정 상이 알파 상에서 베타 상으로 상 전이(phase transition)되어 상기 고분자 층이 강유전성을 나타낼 수 있다. 상기 강유전성을 나타내는 고분자 층을 포함할 경우, 유기 전계효과 트랜지스터(200)는 강유전체 전계효과 트랜지스터(FeFET)일 수 있다.
일 실시예에 따르면, 베타 상으로의 전이는 -40 ℃ 내지 300 ℃의 온도 범위 내에서 수행될 수 있다. - 40 ℃ 미만의 온도에서는 폴리머 체인의 유리 전이가 발생하지 않아 이동성이 현저히 약화되므로 베타 상으로의 상전이가 유도되지 않을 수 있다. 300 ℃를 초과하는 온도에서는 전계제어 트랜지스터의 누설전류의 증가로 인해 소자 특성이 열화될 수 있다.
바람직하게는, 게이트 절연막(70) 형성 후 결정 상의 전이를 촉진하기 위해 열처리가 수행될 수 있다. 상기 열처리의 온도 범위에 관해서는 모순되지 않는 범위에서 유기 캐패시터(100)의 제조방법의 실시예를 참조할 수 있다.
일 실시예에 따르면, 상기 열처리는 환원성 도는 비환원성 분위기(atmosphere)에서 수행될 수 있다. 상기 환원성 분위기는 질소 또는 수소 가스를 사용하여 제공될 수 있으며, 상기 비환원성 분위기는 아르곤, 네온, 또는 헬륨 가스를 사용하여 제공될 수 있다. 상기 열처리는 상기 금속 또는 준금속의 종류에 따라 열처리 시간, 온도 및/또는 분위기가 달라질 수 있으며, 상기 고분자 층이 상기 그래핀 층 상에서 에피택셜 결정화하는 적합한 시간, 온도 및/또는 분위기가 선택될 수 있다.
활성 층(62) 상에 게이트 전극(68)이 형성될 수 있다(S250). 게이트 전극(68)은 상기 고분자 층의 상기 고분자 층의, 상기 제 1 소스/드레인 전극과 상기 제 2 소스/드레인 전극 사이의 제 1 영역 상에 형성될 수 있다. 게이트 전극(68)의 형성 공정에 대하여는 활성 층(62)에 대한 실시예를 참조할 수 있다. 게이트 전극(68)의 구조에 대하여는 제 2 전극(54)에 대한 실시예를 참조할 수 있다. 다른 실시예에 따르면, 상기 열처리 단계 및 게이트 전극(70)의 형성 단계(S250)의 순서는 서로 교환될 수 있다.
일 실시예에 따르면, 게이트 전극(68)은 그래핀을 포함하며, 상기 고분자 층은 게이트 전극(68) 상에서 에피택셜 결정화되어 형성되고, 게이트 전극(68) 상에 결정화되어 형성된 상기 고분자 층은 게이트 전극 상에 부착된 상태로 활성 층(62) 상에 이전될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예 및 비교예에 따른, 평균 분자량이 534 kg/mol 인 상기 PVDF를 포함하는 고분자 층을 2차원 그레이징 입사 X-선 회절(2D GIXD)을 이용해 측정한 결과이다. 용매로 DMF를 사용한 3 wt% 농도의 상기 PVDF 용액을 박리된 그래핀 층 상에 스핀 코팅하여 상기 PVDF 고분자 층을 형성한 뒤, 150 ℃ 의 온도에서 120 분 동안 열처리하여 그 결과물을 측정하여 도 5a에 나타내었다. 도 5a의 비교예로서, 실리콘 산화물 층 상에 상기 PVDF 고분자 층을 형성하는 것을 제외하고는 도 5a와 동일한 조건 하에서 실험을 진행하고 그 결과물을 측정하여 도 5b에 나타내었다.
도 5a를 참조하면, 그래핀 층 상에 형성된 상기 PVDF 고분자 층은 용융되고 결정화되면서, (200) 과 (110) 평면에 대응하며 각각 자오선 방향과 자오선 방향으로부터 약 60°떨어진 방향에서 강화된 반사 피크를 가짐이 확인될 수 있다. 상기 반사 피크에 따르면, 그래핀 층 상에 열처리 후 결정화된 상기 PVDF 고분자 층이 베타 상의 결정 구조로 상전이 된 것을 알 수 있다. 도 5b를 참조하면, 실리콘 산화물 층 상에 형성된 상기 PVDF 고분자 층은 용융되고 결정화되면서, (100), (110) 평면에 대응하고 자오선 방향에 배치된 약한 반사 피크와 (020), (021) 평면에 대응하고 적도 방향에 배치된 약한 반사 피크를 가짐이 확인될 수 있다. 상기 반사 피크에 따르면, 실리콘 산화물 상에 열처리 후 결정화된 상기 PVDF 고분자 층은 상 전이가 발생되지 않고, 결정화 전의 알파 상 결정 구조에 머물러 있음을 알 수 있다.
도 6은 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 비교하여 나타낸 SEM 이미지이다. 도 6의 상기 PVDF 고분자 층들은 도 5a 및 도 5b와 동일한 조건 하에서 형성되고 열처리된 뒤 촬영되었다.
도 6을 참조하면, 그래핀 층 상에서 결정화된 상기 PVDF 고분자 층의 경우, 상기 PVDF의 베타 상 특유의 결정 조직을 가짐이 확인될 수 있다. 반면, 실리콘 산화물 층 상에서 결정화된 상기 PVDF 고분자 층의 경우, 상기 PVDF의 알파 상 특유의 결정 조직을 가짐이 확인될 수 있다.
도 7a 내지 도 7f는 본 발명의 다양한 실시예 및 비교예에 따른 상기 PVDF 고분자 층들의 SEM 이미지이다. 상기 PVDF의 농도가 2wt%, 3wt% 및 5wt%인 상기 PVDF 용액을 사용한다는 점을 제외하면 도 5a와 동일한 조건에서 그래핀 층을 형성하고 그 결과물의 SEM 이미지를 각각 도 7a, 도 7b 및 도 7c에 나타내었다. 또한 상기 PVDF의 농도가 2wt%, 3wt% 및 5wt%인 상기 PVDF 용액을 사용한다는 점을 제외하면 도 5b와 동일한 조건에서 그래핀 층을 형성하고 그 결과물의 SEM 이미지를 각각 도 7d, 도 7e 및 도 7f에 나타내었다.
도 7a 내지 도 7f를 참조하면, 실험에 이용되는 상기 PVDF의 농도가 증가할수록 그래핀 층 상에 형성되는 상기 PVDF 고분자 층의 두께가 130 nm, 230 nm 및 550 nm로 증가하는 것이 확인될 수 있다. 도 7a 내지 도 7c를 참조하면, 그래핀 층 상에서 결정화된 상기 PVDF 고분자 층의 경우, 상기 PVDF의 베타 상 특유의 판상 결정 조직을 가짐이 확인될 수 있다. 또한 상기 PVDF 고분자 층의 두께가 감소할수록 베타 상이 뚜렷이 드러나는 것이 확인될 수 있다. 도 7a 내지 도 7c를 참조하면, 실리콘 산화물 층 상에서 결정화된 상기 PVDF 고분자 층의 경우, 상기 PVDF의 알파 상 특유의 침상 결정구조를 가짐이 확인될 수 있다. 또한 상기 PVDF 고분자 층의 두께가 감소할수록 알파 상의 결정 조직이 뚜렷이 드러나는 것이 확인될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 상기 PVDF 고분자 층의 SEM 이미지들이다. 상기 PVDF 용액 내 상기 PVDF의 평균 분자량이 180 kg/mol 인 것을 제외하고는 도 5a와 동일한 조건 하에서 실험이 진행되었다.
도 8a 및 도 8b를 참조하면, 상기 PVDF 용액 내 상기 PVDF의 평균 분자량이 180 kg/mol 인 경우, 상기 PVDF 고분자 층은 박막을 형성하지 못한 것이 확인될 수 있다. 이는 상기 PVDF의 평균 분자량이 낮아 발생할 수 있는 디웨팅 효과(dewetting effect)에 기인한 것일 수 있다. 한편, 상기 PVDF 고분자 층은 그래핀 층 상에서 3축 방향의 배향으로 성장한 것이 확인될 수 있다. 상기 성장 결과에 의해, 상기 PVDF 고분자 층이 그래핀 층 상에서 에피택셜하게 결정화된다는 점이 확인될 수 있다.
도 9는 본 발명의 일 실시예 및 비교예에 따른 상기 PVDF 고분자 층들을 푸리에 트랜스폼 IR(infra-red)) 분광법에 따라 측정한 결과이다.
도 9를 참조하면, 그래핀 층 상에서 결정화된 상기 PVDF 고분자 층은 알파 상에 해당하는 파수의 피크가 거의 관찰되지 않는 반면, 베타 상과 감마 상에 해당하는 파수의 피크의 강도가 상대적으로 높게 관찰되는 것이 확인될 수 있다. 실리콘 산화물 층 상에서 결정화된 상기 PVDF 고분자 층은 알파 상에 해당하는 파수의 피크가 분명히 관찰되고, 베타 상과 감마 상에 해당하는 파수의 피크의 강도가 도 9a에 비해 상대적으로 낮게 관찰되는 것이 확인될 수 있다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들 및 비교예들에 따른 유기 캐패시터의 강유전성을 나타내는 그래프이다. 도 10c는 도 10a 및 도 10b의 그래프에 나타내어진 강유전성 파라미터를 기재한 테이블이다.
도 10a 내지 도 10c를 참조하면, 고농도 도핑된 규소 층 상에 형성된 유기 캐패시터(B, D)와 그래핀 층 상에 형성된 유기 캐패시터(A, C)의 잔류 분극이 상이함이 확인될 수 있다.
상기 항복 전압이 감소함으로써 자화 반전에 필요한 스위칭 자계가 저감될 수 있다. 따라서 잔류 분극이 크고 항복 전압(coercive voltage)이 작을수록 비휘발성 메모리 장치의 전자 소자로서 저전력 성능이 우수할 수 있다. 상기 PVDF 고분자 층의 두께가 230 nm 인 경우, 그래핀 층 상에 상기 PVDF 고분자층이 형성된 유기 캐패시터(A)의 경우 잔류 분극이 5.23 μC/㎠ 이고, 항복 전압이 15.29 V 이며, 고농도 도핑된 규소 층 상에 상기 PVDF 고분자층이 형성된 유기 캐패시터(B)의 경우에는 잔류 분극이 2.85 μC/㎠ 이고 항복 전압이 15.29 V 이다. 상기 PVDF 고분자 층의 두께가 550 nm 인 경우, 그래핀 층 상에 상기 PVDF 고분자층이 형성된 유기 캐패시터(C)의 경우 잔류 분극은 5.18 μC/㎠ 이고, 항복 전압이 37.01 V 이며, 고농도 도핑된 규소 층 상에 상기 PVDF 고분자층이 형성된 유기 캐패시터(D)의 경우에는 잔류 분극이 2.86 μC/㎠ 이고 항복 전압이 48.03 V 이다. 강유전성을 갖는 상기 PVDF 고분자 층이 포함되는 유기 커패시터의 고성능화를 위해서는 그래핀 전극이 규소 전극보다 적합하다는 것이 확인될 수 있다.
도 11a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다. 이 도면의 구성 요소들 중 도 1a에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다. 도 11a에 도시된 유기 전계 효과 트랜지스터의 경우, 게이트 절연층(70)의 상기 고분자 층에 상기 PVDF가 사용되었다. 기저층(11)에 실리콘 산화물(SiO2)이 사용되었다. 제 1 및 제 2 소스/드레인 전극들(64, 66)에 금(Au)이 사용되었다. 탑 게이트(68_2)에는 그래핀이 사용되었다. 바텀 게이트(68_1)에는 고농도로 도핑된 규소(Si)가 사용되었다.
도 11b는 도 11a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다. 도 11c는 도 11b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다. 도 11d는 도 11b에 도시된 유기 전계효과 트랜지스터의 리텐션(retention) 테스트 그래프이다.
도 11c를 참조하면, 유기 전계효과 트랜지스터(200)에 강유전성 스위칭에 의하여 야기되는 이동 이력 곡선(transfer hysteresis curve)의 특징이 나타남이 확인될 수 있다. 도 11d를 참조하면, 데이터 기록 후 2000 초 동안 온/오프 전류 비율은 큰 변화없이 유지됨이 확인될 수 있다. 즉, 강유전성의 상기 유기 전계효과 트랜지스터는 뛰어난 시간 의존성 데이터 유지 능력을 가질 수 있다.
도 12a는 본 발명의 일 실시예에 따른 유기 전계효과 트랜지스터의 단면도이다. 이 도면의 구성 요소들 중 도 1a에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다. 도 12a에 도시된 유기 전계효과 트랜지스터(200)의 경우, 게이트 절연층(70)의 상기 고분자 층에 상기 PVDF 와 상기 PMMA 의 질량비가 85:15 인 혼합물이 사용되었다. 기저층(11)에 실리콘 산화물(SiO2)이 사용되었다. 제 1 및 제 2 소스/드레인 전극들(64, 66)에 금(Au)이 사용되었다. 탑 게이트(68_2)에는 그래핀이 사용되었다. 바텀 게이트(68_1)에는 고농도로 도핑된 규소(Si)가 사용되었다.
도 12b는 도 12a에 도시된 유기 전계효과 트랜지스터를 촬영한 이미지이다. 도 12c는 도 12b에 도시된 유기 전계효과 트랜지스터의 소스 드레인 전류(Ids)-게이트 전압(Vg) 그래프이다. 도 12d는 도 12b에 도시된 유기 전계효과 트랜지스터의 내구성(endurance) 테스트 그래프이다. 상기 내구성 테스트를 위해 반복되는 데이터 프로그래밍 및 삭제를 위하여 각 사이클의 시작 시에 게이트 전압 스윕(sweep)이 수행되었다. 도 12e는 도 12b에 도시된 유기 전계효과 트랜지스터의 리텐션 테스트 그래프이다.
도 12a 및 도 12b를 참조하면, 활성 층(62)의 고분자 층은 상기 PVDF 및 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA)의 혼합물을 포함할 수 있다. 상기 PMMA를 혼합함으로써 상기 혼합물은 입체 장애(steric hindrance) 효과 때문에 상기 PVDF 체인의 모빌리티(mobility)가 억제될 수 있다. 상기 모빌리티가 억제됨으로써 리텐션 특성은 더 강화될 수 있다. 상기 고분자 층 내에 균일 분산될 수 있다. 바람직하게는 상기 PVDF 와 상기 PMMA의 질량비는 50:50 내지 90:10의 범위일 수 있다. 상기 PVDF 와 상기 PMMA의 질량비가 50:50 미만일 경우 고분자 층의 결정성이 현저히 떨어져 상기 PVDF에 의한 활성 층의 강유전성 강화 효과가 현저히 감소될 수 있다. 또한 상기 PVDF 와 상기 PMMA의 질량비가 90:10 초과일 경우 상기 PMMA에 의한 활성 층의 유리 전이(glass transition) 온도 상승의 영향이 미미해져 상온에서 활성 층의 모빌리티(mobility)를 억제하는 효과가 현저히 감소될 수 있다.
도 12c를 참조하면, 강유전성 스위칭에 의하여 야기되는 이동 이력 곡선(transfer hysteresis curve)의 특징이 나타남이 확인될 수 있다.
도 12d, 도 12e를 참조하면, 강유전성의 상기 유기 전계효과 트랜지스터는 뛰어난 시간 의존성 데이터 유지 능력을 가질 수 있다. 도 12d에 따르면, 1000번의 스윕 사이클을 진행하는 동안 온/오프 전류 비율은 큰 변화없이 유지됨이 확인될 수 있다. 도 12e에 따르면, 데이터 기록 후 2000 초 동안 온/오프 전류 비율은 큰 변화없이 유지됨이 확인될 수 있다. 또한, 상기 고분자 층에 상기 PVDF 만이 포함된 경우보다 상기 고분자 층에 상기 PVDF 및 상기 PMMA의 혼합물이 포함된 경우에 리텐션 특성의 개선이 더 효과적으로 이루어짐이 확인될 수 있다.
본 명세서에 첨부된 도면들을 참조하여 개시된 유기 캐패시터 또는 유기 전계효과 트랜지스터를 이용할 경우, 다양한 비휘발성 메모리 소자가 구현될 수 있다. 예를 들어, 단일 메모리 소자로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 소자들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 소자들과 함께 SOC(system on chip)의 형태로 구현될 수 있다. 또한, 비휘발성 메모리 소자가 형성된 웨이퍼 칩과 이종 소자가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 유기 캐패시터의 기저 층
11: 유기 전계효과 트랜지스터의 기저 층
50: 유기 캐패시터의 제 1 전극
52: 유기 캐패시터의 유전막
53: 유기 캐패시터의 금속 장벽층
54: 유기 캐패시터의 제 2 전극
62: 유기 전계효과 트랜지스터의 활성 층
63: 유기 전계효과 트랜지스터의 금속 장벽 층
64: 유기 전계효과 트랜지스터의 제 1 소스/드레인 그래핀 전극
66: 유기 전계효과 트랜지스터의 제 2 소스/드레인 그래핀 전극
68: 유기 전계효과 트랜지스터의 게이트 전극
68_1: 유기 전계효과 트랜지스터의 바텀 게이트 전극
68_2: 유기 전계효과 트랜지스터의 탑 게이트 전극
70: 유기 전계효과 트랜지스터의 게이트 절연막
100: 유기 캐패시터
200: 유기 전계효과 트랜지스터
11: 유기 전계효과 트랜지스터의 기저 층
50: 유기 캐패시터의 제 1 전극
52: 유기 캐패시터의 유전막
53: 유기 캐패시터의 금속 장벽층
54: 유기 캐패시터의 제 2 전극
62: 유기 전계효과 트랜지스터의 활성 층
63: 유기 전계효과 트랜지스터의 금속 장벽 층
64: 유기 전계효과 트랜지스터의 제 1 소스/드레인 그래핀 전극
66: 유기 전계효과 트랜지스터의 제 2 소스/드레인 그래핀 전극
68: 유기 전계효과 트랜지스터의 게이트 전극
68_1: 유기 전계효과 트랜지스터의 바텀 게이트 전극
68_2: 유기 전계효과 트랜지스터의 탑 게이트 전극
70: 유기 전계효과 트랜지스터의 게이트 절연막
100: 유기 캐패시터
200: 유기 전계효과 트랜지스터
Claims (22)
- 그래핀 층을 포함하는 제 1 전극;
상기 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(polyvinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 유전막; 및
상기 고분자 층 상의 제 2 전극을 포함하는 유기 캐패시터. - 제 1 항에 있어서,
상기 고분자 층은 폴리메틸 메타크릴레이트(polymethyl methacrylate, PMMA)를 더 포함하고, 상기 PMMA는 상기 PVDF와 혼합된 혼합물 형태로 상기 고분자 층에 제공되는 유기 캐패시터. - 제 1 항에 있어서,
상기 PVDF의 양극성 모멘트의 합은 0이 아닌 유기 캐패시터. - 제 1 항에 있어서,
상기 베타 상은 알파 상으로부터의 상 전이에 의해 형성된 유기 캐패시터. - 제 1 항에 있어서,
상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내인 유기 캐패시터. - 제 1 항에 있어서,
상기 고분자 층의 고분자의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내인 유기 캐패시터. - 제 1 항에 있어서,
상기 그래핀 층의 하지에 기저 층을 더 포함하는 유기 캐패시터. - 제 7 항에 있어서,
상기 기저 층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함하는 유기 캐패시터. - 제 1 항에 있어서,
상기 제 2 전극은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함하는 유기 캐패시터. - 그래핀 층을 포함하는 활성 층;
상기 활성 층의 양 단부에 형성된 제 1 소스/드레인 그래핀 전극 및 제 2 소스/드레인 전극;
상기 활성 층의 상기 제 1 소스/드레인 전극과 상기 제 2 소스/드레인 전극 사이의 제 1 영역 상에 형성된 게이트 전극; 및
상기 활성 층과 상기 게이트 전극 사이에 형성되고, 상기 그래핀 층 상에 베타 상을 지배적으로 갖는 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 게이트 절연막을 포함하는 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 PVDF의 양극성 모멘트의 합은 0이 아닌 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 베타 상은 알파 상으로부터의 상 전이에 의해 형성된 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 그래핀 층은 단일 층을 갖는 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 고분자 층의 두께는 20 nm 내지 4000 nm 의 범위 내인 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 고분자 층의 고분자의 평균 분자량은 50,000 g/mol 내지 800,000 g/mol 의 범위 내인 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 고분자 층은 폴리메틸 메타크릴레이트(polymethyl methacrylate, PMMA)를 더 포함하고, 상기 PMMA는 상기 PVDF와 혼합된 혼합물 형태로 상기 고분자 층에 제공되는 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 그래핀 층의 하지에 기저 층을 더 포함하는 유기 전계효과 트랜지스터. - 제 17 항에 있어서,
상기 기저 층은 실리콘계 재료, Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료, 혼합 반도체 재료, 산화물 반도체 재료, 나노 스케일 재료 또는 이들의 복합 재료, 셀룰로오스계 수지, 폴리에틸렌테레프탈레이트(polyethyleneterephthalate; PET) 및 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)를 포함하는 폴리에스테르 수지, 폴리에틸렌 수지, 염화 폴리비닐 수지, 폴리카보네이트(PC), 폴리에테리 술폰(PES), 폴리에테르 에테르케톤(PEEK), 황화 폴리페닐렌(PPS), 폴리트리페닐아민(PTAA) 중 어느 하나 또는 이들의 혼합물을 포함하는 유기 전계효과 트랜지스터. - 제 10 항에 있어서,
상기 제 1 소스/드레인 전극, 상기 제 2 소스/드레인 전극 또는 상기 게이트 전극은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물 또는 산화물, 실리콘(Si), 실리콘 화합물, 활성탄(activated carbon), 그래핀(graphene), 탄소나노튜브(carbon nano tube) 및 풀러린(fullerene) 중 어느 하나 이상을 포함하는 유기 전계효과 트랜지스터. - 그래핀 층을 포함하는 제 1 전극을 형성하는 단계;
상기 그래핀 층 상에 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 유전막을 형성하는 단계;
상기 PVDF의 지배적인 결정 상이 베타 상이 되도록 상기 결정 상을 전이시키는 단계; 및
상기 고분자 층 상에 제 2 전극을 형성하는 단계를 포함하는 유기 캐패시터의 제조 방법. - 그래핀 층을 포함하는 활성 층을 형성하는 단계;
상기 그래핀 층의 양 단부에 각각 제 1 및 제 2 소스/드레인 전극을 형성하는 단계;
상기 그래핀 층 상에 폴리비닐리덴 플로라이드(poly vinylidene fluoride, PVDF)를 포함하는 고분자 층을 포함하는 게이트 절연막을 형성하는 단계;
상기 PVDF의 지배적인 결정 상이 베타 상이 되도록 상기 결정 상을 전이시키는 단계; 및
상기 고분자 층의, 상기 제 1 소스/드레인 전극과 상기 제 2 소스/드레인 전극 사이의 제 1 영역 상에 게이트 전극을 형성하는 단계를 포함하는 유기 전계효과 트랜지스터의 제조 방법. - 제 21 항에 있어서,
상기 게이트 전극은 그래핀을 포함하며, 상기 고분자 층은 상기 게이트 전극 상에서 형성되고, 상기 게이트 전극 상에 형성된 상기 고분자 층은 게이트 전극 상에 부착된 상태로 상기 활성 층 상에 이전되는 유기 전계효과 트랜지스터의 제조 방법.
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