KR20200143559A - 하이브리드 픽셀을 포함하는 깊이 센서 - Google Patents

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KR20200143559A
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transistor
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floating diffusion
diffusion region
transfer transistor
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김영찬
진영구
임무섭
권용현
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 픽셀을 포함하는 깊이 센서가 제공된다. 픽셀은 포토 트랜지스터, 포토 트랜지스터에 연결된 제 1 전송 트랜지스터, 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역, 포토 트랜지스터에 연결된 제 2 전송 트랜지스터, 제 2 전송 트랜지스터에 연결된 스토리지 소자, 스토리지 소자에 연결된 제 3 전송 트랜지스터, 및 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역을 포함한다.

Description

하이브리드 픽셀을 포함하는 깊이 센서{DEPTH SENSOR COMPRISING HYBRID PIXEL}
본 발명은 하이브리드 픽셀을 포함하는 깊이 센서에 관한 것이다.
외부의 이미지를 단순히 표시하기 위해 캡처하는 기능을 수행하는 이미지 센서뿐만 아니라, 캡처된 이미지를 이용하여 이미지 센서와 물체 간의 거리를 계산하거나 물체를 인식하는 등의 다양한 기능을 수행하는 센서들이 전자 장치에 구비되고 있다. 스마트폰을 비롯한 다양한 전자 장치는 깊이 센서를 포함한다.
광원으로부터 물체로 광 신호가 방출되고 물체로부터 광 신호가 반사될 수 있다. ToF(time of flight) 기반의 깊이 센서는 반사된 광 신호에 기초하여 깊이 센서와 물체 간의 거리를 계산할 수 있다. 깊이 센서 주위의 환경(예를 들어, 저조도 또는 고조도)은 물체의 거리를 계산하는데 영향을 줄 수 있다. 깊이 센서 주위의 환경과 무관하게 거리를 정확하게 계산할 수 있는 기술이 요구된다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 하이브리드 픽셀을 포함하는 깊이 센서를 제공할 수 있다.
본 발명의 실시 예에 따른 픽셀을 포함하는 깊이 센서가 제공된다. 픽셀은 포토 트랜지스터, 포토 트랜지스터에 연결된 제 1 전송 트랜지스터, 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역, 포토 트랜지스터에 연결된 제 2 전송 트랜지스터, 제 2 전송 트랜지스터에 연결된 스토리지 소자, 스토리지 소자에 연결된 제 3 전송 트랜지스터, 및 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역을 포함한다.
본 발명의 다른 실시 예에 따른 픽셀을 포함하는 깊이 센서가 제공된다. 픽셀은 제 1 포토 트랜지스터, 제 1 포토 트랜지스터에 연결된 제 1 전송 트랜지스터, 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역, 제 1 포토 트랜지스터에 연결된 제 2 전송 트랜지스터, 제 2 전송 트랜지스터에 연결된 제 1 스토리지 소자, 제 1 스토리지 소자에 연결된 제 3 전송 트랜지스터, 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역, 제 2 포토 트랜지스터, 제 2 포토 트랜지스터에 연결된 제 4 전송 트랜지스터, 제 4 전송 트랜지스터에 연결된 제 3 플로팅 확산 영역, 제 2 포토 트랜지스터에 연결된 제 5 전송 트랜지스터, 제 5 전송 트랜지스터에 연결된 제 2 스토리지 소자, 제 2 스토리지 소자에 연결된 제 6 전송 트랜지스터, 제 6 전송 트랜지스터에 연결된 제 4 플로팅 확산 영역을 포함한다.
본 발명의 또 다른 실시 예에 따른 픽셀을 포함하는 깊이 센서가 제공된다. 픽셀은 제 1 포토 트랜지스터, 제 1 포토 트랜지스터에 연결된 제 1 전송 트랜지스터, 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역, 제 2 포토 트랜지스터, 제 2 포토 트랜지스터에 연결된 제 2 전송 트랜지스터, 제 2 전송 트랜지스터에 연결된 제 1 스토리지 소자, 제 1 스토리지 소자에 연결된 제 3 전송 트랜지스터, 및 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역을 포함한다.
본 발명의 실시 예에 따른 깊이 센서는 저조도 또는 고조도와 같은 동작 조건에 따라 하이브리드 픽셀의 적합한 탭(들)을 선택하고 동작시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치의 블록도를 예시적으로 도시한다.
도 2a 및 도 2b는 도 1의 픽셀의 회로도들을 예시적으로 도시한다.
도 3a 내지 도 3r 각각은 도 1의 픽셀의 회로도를 예시적으로 도시한다.
도 4a 내지 도 4j 각각은 도 1의 픽셀의 레이아웃을 예시적으로 도시한다.
도 5a 및 도 5b 각각은 도 1의 픽셀의 타이밍도를 예시적으로 도시한다.
도 6a 내지 도 6h 각각은 도 1의 픽셀의 회로도를 예시적으로 도시한다.
도 7a 내지 도 7g 각각은 도 1의 픽셀의 레이아웃을 예시적으로 도시한다.
도 8a 내지 도 8c 각각은 도 1의 픽셀의 타이밍도를 예시적으로 도시한다.
도 1은 본 발명의 실시 예에 따른 전자 장치의 블록도를 예시적으로 도시한다. 전자 장치(100)는 컴퓨터 시스템, 전자 시스템, 이미지 검출 시스템, 거리 검출 시스템 등으로도 지칭될 수 있다. 예를 들어, 전자 장치(100)는 스마트폰, 태블릿, 디지털 카메라, 웨어러블 장치, 모바일 장치 등일 수 있다. 전자 장치(100)는 카메라(110) 및 프로세서(130)를 포함할 수 있다.
카메라(110)는 ToF(Time of Flight) 기술에 기초하여 물체로 광 신호(EL)를 방출하고, 물체로부터 반사되는 광 신호(RL)를 감지하고, 그리고 전자 장치(100)와 물체 사이의 거리를 감지할 수 있다. 카메라(110)는 광 컨트롤러(111), 광원(112), 및 깊이 센서(120)를 포함할 수 있다.
광 컨트롤러(111)는 깊이 센서(120) 또는 프로세서(130)의 제어에 기초하여 광원(112)을 제어할 수 있다. 광 컨트롤러(111)는 광원(112)로부터 방출되거나 출력되는 광 신호(EL)를 변조할 수 있다. 광원(112)은 광 컨트롤러(111)에 의해 변조된 광 신호(EL)를 방출할 수 있다. 예를 들어, 변조된 광 신호(EL)는 구형파(펄스)의 형태 또는 정현파의 형태를 가질 수 있고 광 신호(EL)는 적외선(infrared), 마이크로파(microwave), 광파(light wave), 또는 초음파(ultrasonic wave)일 수 있다. 예를 들어, 광원(112)은 LED(light emitting diode), LD(laser diode), 또는 OLED(organic led)를 포함할 수 있다.
깊이 센서(120)는 이미지 센서 또는 ToF 센서 등으로도 지칭될 수 있다. 깊이 센서(120)는 픽셀 어레이(121), 로우 드라이버(122), 아날로그 처리 회로(123), 아날로그 디지털 변환기(124), 출력 버퍼(125), 및 타이밍 컨트롤러(126)를 포함할 수 있다.
픽셀 어레이(121)는 행 방향 및 열 방향을 따라 배열되는 픽셀들(PX)을 포함할 수 있다. 픽셀 어레이(121)는 실리콘 기판 또는 반도체 기판 상에서 구현될 수 있다. 픽셀들(PX)은 물체로부터 반사되는 광 신호(RL)를 전기적 신호로 변환할 수 있다. 전자 장치(100)와 물체 사이의 거리로 인하여, 픽셀 어레이(121)로 입사된 광 신호(RL)는 광원(112)으로부터 출력된 광 신호(EL)보다 지연될 수 있다. 광 신호들(RL, EL) 사이에 시간 차이가 존재할 수 있다. 픽셀(PX)은 로우 드라이버(122)로부터 제공되는 제어 신호들에 기초하여 전하들을 집적, 저장, 전송, 또는 제거할 수 있다. 픽셀(PX)은 ToF 픽셀로도 지칭될 수 있다.
로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 픽셀 어레이(121)를 제어할 수 있다. 로우 드라이버(122)는 픽셀들(PX)로 제어 신호들을 전송할 수 있다. 예를 들어, 제어 신호들은 도 2a 및 도 2b, 도 3a 내지 도 3r, 또는 도 6a 내지 도 6h에 도시된 OG, PG, TG, SG, RG, SEL, DG(번호는 생략)일 수 있다. 로우 드라이버(122)는 글로벌 모드(global mode)에서 픽셀 어레이(121)의 모든 픽셀들(PX)을 한꺼번에 제어하거나 또는 롤링 모드(rolling mode)에서 픽셀 어레이(121)의 픽셀들(PX)을 행 단위로 제어할 수 있다.
아날로그 처리 회로(123)는 픽셀 어레이(121)로부터 출력되는 출력 신호(이미지 신호 또는 깊이 신호로도 지칭될 수 있음)를 수신하고, 샘플링(sampling)하고, 그리고 홀드(hold)할 수 있다. 아날로그 처리 회로(123)는 픽셀 어레이(121)의 픽셀들(PX)에 연결되고 열 방향으로 연장된 출력 라인들을 제어할 수 있다. 아날로그 처리 회로(123)는 출력 신호에 대한 상관 이중 샘플링(CDS) 동작을 수행하고 출력 신호에 포함된 잡음(noise)을 제거할 수 있다.
아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 의해 처리된 출력 신호를 디지털 신호로 변환할 수 있다. 아날로그 디지털 변환기(124)는 디지털 신호를 이용하여 이미지 데이터(또는 깊이 데이터)를 구성할 수 있다. 아날로그 디지털 변환기(124)는 이미지 데이터를 출력 버퍼(125)로 제공할 수 있다. 예를 들어, 아날로그 디지털 변환기(124)는 아날로그 처리 회로(123)에 포함되거나 통합될 수 있다. 출력 버퍼(125)는 아날로그 디지털 변환기(124)로부터 전송된 이미지 데이터를 저장할 수 있다. 출력 버퍼(125)는 이미지 데이터를 프로세서(130)로 출력할 수 있다.
타이밍 컨트롤러(126)는 깊이 센서(120)의 구성 요소들(121~125)을 제어할 수 있다. 타이밍 컨트롤러(126)는 프로세서(130)의 제어에 기초하여 광 컨트롤러(111)를 제어할 수도 있다. 예를 들어, 타이밍 컨트롤러(126)는 광원(112)으로부터 출력되는 광 신호(EL)의 변조 정보 또는 위상 정보에 기초하여 로우 드라이버(122)를 제어할 수 있다. 로우 드라이버(122)는 타이밍 컨트롤러(126)의 제어에 기초하여 광 신호(EL)와 동일한 위상을 갖거나 상이한 위상을 갖는 제 1 변조 신호(PG) 그리고 제 1 변조 신호(PG)와 상이한 위상을 갖는 제 2 변조 신호(PG)를 픽셀(PX)로 전송할 수 있다. 깊이 센서(120)는 제 1 변조 신호(PG)를 이용하여 제 1 이미지 데이터를 생성하고 제 2 변조 신호(PG)를 이용하여 제 2 이미지 데이터를 생성하고 제 1 및 제 2 이미지 데이터를 프로세서(130)로 전송할 수 있다. 변조 신호의 개수는 2 이상일 수 있다.
프로세서(130)는 카메라(120)를 제어할 수 있다. 프로세서(130)는 광 신호(EL)을 출력하도록 광 컨트롤러(111) 및 광원(112)을 제어할 수 있다. 프로세서(130)는 깊이 센서(120)가 광 신호(RL)을 감지하고 제 1 및 제 2 이미지 데이터를 생성하도록 깊이 센서(120)를 제어할 수 있다. 프로세서(130)는 제 1 및 제 2 이미지 데이터에 기초하여 전자 장치(100)와 물체 사이의 거리(예를 들어, TOF 값), 물체의 형상, 물체의 이동 속도 등을 계산할 수 있다. 예를 들어, 프로세서(130)는 광 신호(EL)와 위상 차가 같거나 다른 둘 이상의 변조 신호들을 이용하여 깊이 센서(120)에서 생성된 이미지 데이터에 기초하여 광 신호(EL) 대비 광 신호(RL)의 지연 시간을 계산할 수 있다. 프로세서(130)는 깊이 센서(120)로부터 전송되는 이미지 데이터를 처리하기 위한 이미지 신호 프로세서(ISP, 미도시)를 포함할 수 있다. 프로세서(130)는 호스트, 카메라 컨트롤러 등으로도 지칭될 수 있다. 예를 들어, 프로세서(130)는 도 1에서 도시된 바와 같이 카메라(110)와 분리되어 구현될 수 있다. 다른 예를 들어, 프로세서(130)는 카메라(110) 또는 깊이 센서(120)로 통합될 수도 있다.
도 2a는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(PXa)은 탭들(TAP1, TAP2)을 포함할 수 있다. 탭(TAP1)은 포토 트랜지스터(P1) 및 독출 회로(RO)를 포함할 수 있다. 독출 회로(RO)는 플로팅 확산 영역(FD1), 리셋 트랜지스터(R1), 소스 팔로워 트랜지스터(SF1), 및 선택 트랜지스터(SE1)를 포함할 수 있다.
포토 트랜지스터(P1)의 일단(드레인 또는 소스)은 플로팅 확산 영역(FD1)에 연결될 수 있고 포토 트랜지스터(P1)의 타단은 포토 트랜지스터(P2)의 일단에 연결될 수 있다. 포토 트랜지스터(P1)는 포토 게이트 신호(PG1)에 기초하여, 픽셀(PXa)로 입사되는 광 신호(RL)에 의해 기판, 즉 포토 트랜지스터(P1)의 바디(body)에서 생성된 전하들을 집적할 수 있다. 포토 게이트 신호(PG1)는 도 1에서 전술한 광 신호(EL)와 동일하거나 상이한 위상을 갖는 변조 신호일 수 있다. 포토 게이트 신호(PG1)는 광원(112)로부터 광 신호(EL)가 방출되고 픽셀 어레이(121)로 광 신호(RL)가 입사되는 집적 주기(구간) 동안에 활성화(또는 인에이블)될 수 있고 집적 주기 이외의 시간에서는 비활성화(또는 디스에이블)될 수 있다. 포토 트랜지스터(P1)에 의해 집적되고 저장된 전하들은 플로팅 확산 영역(FD1)으로 전송(transfer)될 수 있다. 플로팅 확산 영역(FD1)은 픽셀 어레이(121)가 구현된 기판 내에 도핑된 n형 불순물 영역일 수 있고 플로팅 확산 노드로도 지칭될 수 있다.
리셋 트랜지스터(R1)는 플로팅 확산 영역(FD1)과 전원 전압(VDD) 사이에 연결될 수 있다. 리셋 트랜지스터(R1)는 리셋 게이트 신호(RG)에 기초하여 플로팅 확산 영역(FD1)과 전원 전압(VDD)을 전기적으로 연결할 수 있다. 리셋 트랜지스터(R1)는 리셋 게이트 신호(RG)에 기초하여 플로팅 확산 영역(FD1)의 전압 레벨을 전원 전압(VDD)으로 구동하여 플로팅 확산 영역(FD1)에 저장된 전하들을 제거할 수 있다.
소스 팔로워 트랜지스터(SF1)는 전원 전압(VDD)과 선택 트랜지스터(SE1) 사이에 연결될 수 있다. 소스 팔로워 트랜지스터(SF1)의 게이트 전극은 플로팅 확산 영역(FD1)으로 연결될 수 있다. 소스 팔로워 트랜지스터(SF1)는 플로팅 확산 영역(FD1)의 전압 레벨에 기초하여 출력 신호(OUT1)를 출력할 수 있다. 선택 트랜지스터(SE1)는 소스 팔로워 트랜지스터(SF1)와 출력 라인(미도시) 사이에 연결될 수 있다. 선택 트랜지스터(SE1)는 선택 신호(SEL)에 기초하여 출력 신호(OUT1)를 출력 라인으로 출력할 수 있다.
탭(TAP2)은 포토 트랜지스터(P2) 및 독출 회로(RO)를 포함할 수 있다. 독출 회로(RO)는 플로팅 확산 영역(FD2), 리셋 트랜지스터(R2), 소스 팔로워 트랜지스터(SF2), 및 선택 트랜지스터(SE2)를 포함할 수 있다. 탭(TAP2)은 포토 게이트 신호(PG2)를 수신하는 것을 제외하면, 탭(TAP1)과 실질적으로 동일하게 구현되고 동작할 수 있다. 탭(TAP2)의 포토 트랜지스터(P2)의 게이트 전극으로 인가되는 포토 게이트 신호(PG2)의 위상은 탭(TAP1)의 포토 트랜지스터(P1)의 게이트 전극으로 인가되는 포토 게이트 신호(PG1)의 위상과 상이할 수 있다. 위상이 상이한 점을 제외하면, 포토 게이트 신호(PG2)는 포토 게이트 신호(PG1)와 유사하게 집적 주기 동안에 활성화될 수 있고 집적 주기 이외의 시간에서는 비활성화 수 있다. 탭(TAP1)은 포토 게이트 신호(PG1)에 기초하여 출력 신호(OUT1)를 출력할 수 있다. 탭(TAP2)은 포토 게이트 신호(PG1)와 상이한 위상을 갖는 포토 게이트 신호(PG2)에 기초하여 출력 신호(OUT2)를 출력할 수 있다. 예를 들어, 출력 신호들(OUT1, OUT2) 사이의 전압 레벨 차이는 전자 장치(100)와 물체 사이의 거리를 나타낼 수 있다.
픽셀(PXa)의 트랜지스터들은 도 2a에서 모두 NMOS 트랜지스터로 구현되는 것으로 도시되었으나, 픽셀(PXa)의 트랜지스터들은 PMOS 트랜지스터 또는 NMOS 트랜지스터와 PMOS 트랜지스터의 조합으로 구현될 수도 있다. 픽셀(PXa)의 트랜지스터들의 종류는 도 2a에서 도시된 것으로 제한되지 않는다.
도 2b는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 도 2b의 픽셀(PXb)과 도 2a의 픽셀(PXa) 간의 차이점이 주로 설명될 것이다. 탭(TAP1)은 스토리지 트랜지스터(S1)를 더 포함할 수 있다. 스토리지 트랜지스터(S1)는 포토 트랜지스터(P1)의 일단과 플로팅 확산 영역(FD1) 사이에 연결될 수 있다. 예를 들어, 포토 트랜지스터(P1)에 의해 집적된 전하들은 곧바로 플로팅 확산 영역(FD1)으로 전송되지 않을 수 있다. 대신에, 스토리지 트랜지스터(S1)는 스토리지 게이트 신호(SG)에 기초하여 포토 트랜지스터(P1)에 의해 집적된 전하들을 저장하고 저장된 전하들을 플로팅 확산 영역(FD1)으로 전송할 수 있다. 예를 들어, 스토리지 트랜지스터(S1)는 전송 트랜지스터로도 지칭될 수 있다. 탭(TAP2)도 포토 트랜지스터(P2)의 일단과 플로팅 확산 영역(FD2) 사이에 연결된 스토리지 트랜지스터(S2)를 더 포함할 수 있다. 스토리지 트랜지스터(S2)는 스토리지 트랜지스터(S1)와 실질적으로 동일하게 구현되고 동작할 수 있다.
도 2b의 픽셀(PXb)의 탭들(TAP1, TAP2)과 도 2a의 픽셀(PXa)의 탭들(TAP1, TAP2)의 차이점은 스토리지 트랜지스터들(S1, S2)을 포함하는지 여부이다. 픽셀(PXa)의 탭들(TAP1, TAP2)은 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 곧바로 플로팅 확산 영역들(FD1, FD2)에 저장할 수 있다. 픽셀(PXb)의 탭들(TAP1, TAP2)은 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 곧바로 스토리지 트랜지스터들(S1, S2)에 저장할 수 있다.
픽셀(PXb)은 스토리지 트랜지스터들(S1, S2)을 포함(또는 이용)함으로써 리셋 잡음 또는 읽기 잡음(RN으로도 지칭 가능)을 개선할 수 있다. 픽셀(PXb)의 리셋 잡음 또는 읽기 잡음은 픽셀(PXa)의 리셋 잡음 또는 읽기 잡음보다 낮거나 작을 수 있다. 픽셀(PXa)은 스토리지 트랜지스터들(S1, S2)을 포함하지 않는다. 픽셀(PXa)의 플로팅 확산 영역들(FD1, FD2) 각각의 FWC(full well capacity)는 픽셀(PXb)의 플로팅 확산 영역들(FD1, FD2) 각각의 FWC보다 클 수 있다.
도 3a는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1a)은 픽셀(PXa)의 스토리지 트랜지스터(S1)를 포함하지 않는 탭(TAP1)과 픽셀(PXb)의 스토리지 트랜지스터(S2)를 포함하는 탭(TAP2)을 포함할 수 있다. 픽셀(HPX1a)은 하이브리드 픽셀로도 지칭될 수 있고 H는 하이브리드를 의미할 수 있다. 픽셀(HPX1a)의 탭(TAP1)은 픽셀(PXa)의 탭들(TAP1, TAP2) 각각과 실질적으로 동일하게 구현되고 동작할 수 있다. 픽셀(HPX1a)의 탭(TAP2)은 픽셀(PXb)의 탭들(TAP1, TAP2) 각각과 실질적으로 동일하게 구현되고 동작할 수 있다.
예를 들어, 탭(TAP1)의 플로팅 확산 영역(FD1)의 FWC는 탭(TAP2)의 플로팅 확산 영역(FD2)의 FWC보다 클 수 있다. 고조도 조건(예를 들어, 픽셀 어레이(121)로 입사되는 빛이 강하거나 외광이 강한 경우)에서 탭(TAP2)이 아닌 탭(TAP1)이 동작하는 것이 보다 유리(적합)할 수 있다. 탭(TAP2)은 포토 트랜지스터(P2)에 의해 집적된 전하들을 곧바로 플로팅 확산 영역(FD2)에 저장하지 않는다. 탭(TAP2)은 포토 트랜지스터(P2)에 의해 집적된 전하들을 스토리지 트랜지스터(S2)에 저장할 수 있다. 그 다음, 탭(TAP2)은 스토리지 트랜지스터(S2)에 저장된 전하들을 플로팅 확산 영역(FD2)에 저장할 수 있다. 예를 들어, 탭(TAP2)의 출력 신호(OUT2)의 리셋 잡음 또는 읽기 잡음은 탭(TAP1)의 출력 신호(OUT1)의 리셋 잡음 또는 읽기 잡음보다 작을 수 있다. 저조도 조건(예를 들어, 픽셀 어레이(121)로 입사되는 빛이 약하거나 외광이 약한 경우)에서 탭(TAP1)이 아닌 탭(TAP2)이 동작하는 것이 보다 유리할 수 있다.
도 3b는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1b)과 픽셀(HPX1a) 간의 차이점이 주로 설명될 것이다. 탭(TAP2)은 전송 트랜지스터(T2)를 더 포함할 수 있다. 전송 트랜지스터(T2)는 스토리지 트랜지스터(S2)의 일단과 플로팅 확산 영역(FD2) 사이에 연결될 수 있다. 전송 트랜지스터(T2)는 전송 게이트 신호(TG)에 기초하여 스토리지 트랜지스터(S2)에 저장된 전하들을 플로팅 확산 영역(FD2)으로 전송할 수 있다.
도 3c는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1c)과 픽셀(HPX1b) 간의 차이점이 주로 설명될 것이다. 탭(TAP2)은 스토리지 트랜지스터(S2) 대신에 스토리지 다이오드(SD2)를 포함할 수 있다. 스토리지 다이오드(SD2)는 스토리지 트랜지스터(S2)와 유사하게 포토 트랜지스터(P2)에 의해 집적된 전하들을 저장할 수 있다. 스토리지 다이오드(SD2)의 일단은 포토 트랜지스터(P2)의 일단과 전송 트랜지스터(T2)의 일단에 연결될 수 있다. 스토리지 다이오드(SD2)의 타단은 전원 전압(GND 또는 VDD)에 연결될 수 있다.
도 3d는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1d)과 픽셀들(HPX1b, HPX1c) 간의 차이점이 주로 설명될 것이다. 탭(TAP2)은 스토리지 트랜지스터(S2) 및 스토리지 다이오드(SD2)를 모두 포함할 수 있다. 스토리지 트랜지스터(S2) 및 스토리지 다이오드(SD2)는 모두 포토 트랜지스터(P2)에 의해 집적된 전하들을 저장할 수 있다. 예를 들어, 스토리지 다이오드(SD2)는 평면적 관점에서 스토리지 트랜지스터(S2)와 겹치도록 픽셀 어레이(121)가 구현된 기판 내에서 구현될 수 있다. 스토리지 트랜지스터(S2), 스토리지 다이오드(SD2), 또는 이들의 조합은 각각 스토리지 소자로도 지칭될 수 있다.
도 3e는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1e)과 픽셀(HPX1b) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1e)은 전원 전압(VDD)에 연결되는 오버플로우 트랜지스터(OF)를 더 포함할 수 있다. 탭(TAP1)은 포토 트랜지스터(P1)의 타단과 플로팅 확산 영역(FD1) 사이에 연결되는 전송 트랜지스터(T1)를 더 포함할 수 있다. 탭(TAP2)은 포토 트랜지스터(P2)의 타단과 플로팅 확산 영역(FD2) 사이에 연결되는 전송 트랜지스터(T21)를 더 포함할 수 있다. 탭(TAP2)의 전송 트랜지스터(T22)는 픽셀들(HPX1b, HPX1c, HPX1d)의 전송 트랜지스터(T2)와 실질적으로 동일하게 구현되고 동작할 수 있다. 전송 게이트 신호(TG2)는 픽셀들(HPX1b, HPX1c, HPX1d)의 전송 게이트 신호(TG)와 동일할 수 있다.
오버플로우 트랜지스터(OF)는 오버플로우 게이트 신호(OG)에 기초하여 집적 주기 이외의 시간에서 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 제거하거나 전원 전압(VDD)으로 배출할 수 있다. 집적 주기 이외의 시간에서 외광으로 인하여, 포토 트랜지스터들(P1, P2)은 전하들을 집적할 수도 있다. 전송 트랜지스터(T1)는 전송 게이트 신호(TG1)에 기초하여 집적 주기 이외의 시간에서 포토 트랜지스터(P1)에 의해 집적된 전하들이 플로팅 확산 영역(FD1)으로 전송되는 것을 방지(차단)할 수 있다. 전송 트랜지스터(T1)는 전송 게이트 신호(TG1)에 기초하여 집적 주기 동안 포토 트랜지스터(P1)의 타단과 플로팅 확산 영역(FD1)을 전기적으로 연결할 수 있고 집적 주기 이외의 시간에서는 그렇지 않을 수 있다. 전송 트랜지스터(T21)는 전송 게이트 신호(TG1)에 기초하여 집적 주기 이외의 시간에서 포토 트랜지스터(P2)에 의해 집적된 전하들이 스토리지 트랜지스터(S2)로 전송되는 것을 방지할 수 있다. 전송 트랜지스터(T21)는 전송 게이트 신호(TG1)에 기초하여 집적 주기 동안 포토 트랜지스터(P2)의 타단과 스토리지 트랜지스터(S2)의 일단을 전기적으로 연결할 수 있고 집적 주기 이외의 시간에서는 그렇지 않을 수 있다.
도 3f 및 도 3g는 도 1의 픽셀의 회로도들을 예시적으로 도시한다. 픽셀들(HPX1f, HPX1g)과 픽셀(HPX1e) 간의 차이점이 주로 설명될 것이다. 픽셀들(HPX1f, HPX1g)은 광전 변환 소자(PD)를 각각 더 포함할 수 있다. 광전 변환 소자(PD)로 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드, 및 이들의 조합이 사용될 수 있다. 이하에서, 광전 변환 소자(PD)는 포토 다이오드로 예시적으로 설명될 것이다.
광전 변환 소자(PD)는 광 신호(RL)에 대응하는 전하들을 생성하고 축적할 수 있다. 광전 변환 소자(PD)에 의해 생성된 전하들은 포토 트랜지스터들(P1, P2)로 분산될 수 있다. 예를 들어, 광전 변환 소자(PD)에 의해 생성된 전하들 중 포토 트랜지스터(P1)에 저장된 전하들의 양과 광전 변환 소자(PD)에 의해 생성된 전하들 중 포토 트랜지스터(P2)에 저장된 전하들의 양의 비율은 포토 게이트 신호들(PG1, PG2)과 광 신호(RL) 간의 위상 차에 따라 결정될 수 있다. 예를 들어, 광전 변환 소자(PD)는 평면적 관점에서 포토 트랜지스터들(P1, P2)과 겹치도록 픽셀 어레이(121)가 구현된 기판 내에서 구현될 수 있다. 도 3g를 참조하면, 광전 변환 소자(PD)는 포토 트랜지스터들(P1, P2)의 일단들과 전원 전압(GND) 사이에 연결될 수 있다.
도 3h는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1h)과 픽셀(HPX1g) 간의 차이점이 주로 설명될 것이다. 탭(TAP1)의 플로팅 확산 영역(FD)과 탭(TAP2)의 플로팅 확산 영역(FD)은 서로 전기적으로 연결될 수 있다. 픽셀(HPX1h)은 플로팅 확산 영역(FD)으로 연결된 독출 회로를 포함할 수 있다. 독출 회로는 리셋 트랜지스터(R), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SE)를 포함할 수 있다. 플로팅 확산 영역(FD)과 독출 회로는 픽셀 내부(intra-pixel)의 탭들(TAP1, TAP2)에 의해 공유될 수 있다. 탭(TAP1)이 독출 회로를 포함하는 것으로 예시적으로 도시되었으나 탭(TAP2)이 독출 회로를 포함하거나 탭들(TAP1, TAP2)이 모두 독출 회로를 포함할 수도 있다. 픽셀(HPX1h)의 독출 회로는 도 3a에서 전술한 독출 회로와 실질적으로 동일하게 구현되고 동작할 수 있다.
도 3i는 도 1의 픽셀들의 회로도들을 예시적으로 도시한다. 픽셀들(HPX1i[n], HPX1i[n+1])과 픽셀들(HPX1g, HPX1h) 간의 차이점이 주로 설명될 것이다. n은 픽셀(HPX1i)의 번호를 나타낼 수 있고 픽셀(HPX1i[n])과 픽셀(HPX1i[n+1])은 행 방향을 따라 서로 인접할 수 있다. 픽셀(HPX1i[n])의 탭(TAP2)의 플로팅 확산 영역(FD[n+1])과 픽셀(HPX1i[n+1])의 탭(TAP1)의 플로팅 확산 영역(FD[n+1])은 서로 전기적으로 연결될 수 있다. 픽셀들(HPX1i[n], HPX1i[n+1])은 플로팅 확산 영역(FD[n+1])으로 연결된 독출 회로를 포함할 수 있다. 독출 회로는 리셋 트랜지스터(R), 소스 팔로워 트랜지스터(SF), 및 선택 트랜지스터(SE)를 포함할 수 있다. 플로팅 확산 영역(FD[n+1])과 독출 회로는 픽셀 간(inter-pixel; 즉, 픽셀들(HPX1i[n], HPX1i[n+1]))에서 그리고 픽셀(HPX1i[n])의 탭(TAP2)과 픽셀(HPX1i[n+1])의 탭(TAP1)에 의해 공유될 수 있다. 픽셀(HPX1i[n])과 픽셀(HPX1i[n-1]; 미도시)은 행 방향을 따라 서로 인접할 수 있다. 픽셀(HPX1i[n])의 탭(TAP1)과 픽셀(HPX1i[n-1])의 탭(TAP2)도 플로팅 확산 영역(FD[n])과 독출 회로를 공유할 수 있다. 픽셀(HPX1i[n+1])의 탭(TAP2)과 픽셀(HPX1i[n+2])의 탭(TAP1)도 플로팅 확산 영역과 독출 회로를 공유할 수 있다.
도 3j 및 도 3k 각각은 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀들(HPX1j, HPX1k)과 픽셀(HPX1g) 간의 차이점이 주로 설명될 것이다. 도 3j를 참조하면, 픽셀(HPX1j)의 탭(TAP1)은 플로팅 확산 영역(FD1) 및 전원 전압(GND) 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 도 3k를 참조하면, 픽셀(HPX1k)의 탭(TAP1)은 플로팅 확산 영역(FD1) 및 리셋 트랜지스터(R1)의 일단 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 듀얼 변환 트랜지스터(DC)는 듀얼 변환 게이트 신호(DG)에 기초하여 턴 온되거나 턴 오프될 수 있다. 듀얼 변환 트랜지스터(DC)는 듀얼 변환 게이트 신호(DG)에 기초하여 플로팅 확산 영역(FD1)의 커패시턴스, 즉 FWC를 변환하거나 조정할 수 있다. 예를 들어, 듀얼 변환 트랜지스터(DC)는 MOS 커패시터로서 동작할 수 있다. 다른 예를 들어, 듀얼 변환 트랜지스터(DC)는 스위치로서 동작할 수 있고 탭(TAP1)은 듀얼 변환 트랜지스터(DC)와 전원 전압(GND 또는 VDD) 사이에 연결된 커패시터(미도시)를 더 포함할 수도 있다.
도 3l 및 도 3m 각각은 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1l, HPX1m)과 픽셀(HPX1gj) 간의 차이점이 주로 설명될 것이다. 도 3l을 참조하면, 픽셀(HPX1l)의 탭(TAP2)은 플로팅 확산 영역(FD2) 및 전원 전압(GND) 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 도 3m을 참조하면, 픽셀(HPX1m)의 탭(TAP2)은 플로팅 확산 영역(FD2) 및 리셋 트랜지스터(R2)의 일단 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 도 3j 내지 도 3m에서 탭들(TAP1, TAP2) 중 하나가 듀얼 변환 트랜지스터(DC)를 포함하는 것으로 도시되었으나, 탭들(TAP1, TAP2)은 각각 듀얼 변환 트랜지스터들(DC)을 포함할 수도 있다.
도 3n은 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1n)과 픽셀(HPX1h) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1n)은 플로팅 확산 영역(FD) 및 전원 전압(GND) 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 듀얼 변환 트랜지스터(DC)는 플로팅 확산 영역(FD) 및 리셋 트랜지스터(R)의 일단 사이에 연결될 수도 있다(도 3k의 픽셀(HPX1k)의 듀얼 변환 트랜지스터(DC) 참조).
도 3o는 도 1의 픽셀들의 회로도들을 예시적으로 도시한다. 픽셀들(HPX1o[n], HPX1o[n+1])과 픽셀들(HPX1i[n], HPX1i[n+1]) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1o[n])은 플로팅 확산 영역(FD[n])과 전원 전압(GND) 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 픽셀(HPX1o[n+1])은 플로팅 확산 영역(FD[n+1])과 전원 전압(GND) 사이에 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 변환 트랜지스터(DC)는 플로팅 확산 영역 및 리셋 트랜지스터(R)의 일단 사이에 연결될 수도 있다(도 3k의 픽셀(HPX1k)의 듀얼 변환 트랜지스터(DC) 참조).
도 3p는 도 1의 픽셀들의 회로도들을 예시적으로 도시한다. 픽셀들(HPX1p[n], HPX1p[n+1])과 픽셀(HPX1h) 간의 차이점이 주로 설명될 것이다. n은 픽셀(HPX1p)의 번호를 나타낼 수 있고 픽셀(HPX1p[n])과 픽셀(HPXp[n+1])은 열 방향을 따라 서로 인접할 수 있다. 픽셀(HPX1p[n])은 플로팅 확산 영역(FD[n])으로 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 픽셀(HPX1p[n+1])은 플로팅 확산 영역(FD[n+1])으로 연결된 듀얼 변환 트랜지스터(DC)를 더 포함할 수 있다. 픽셀(HPX1p[n])의 듀얼 변환 트랜지스터(DC)의 일단과 픽셀(HPX1p[n+1])의 듀얼 변환 트랜지스터(DC)의 일단은 서로 전기적으로 연결될 수 있다.
도 3q는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1q)과 픽셀(HPX1g) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1q)은 4개의 탭들(TAP1~TAP4)을 포함할 수 있다. 본 발명의 픽셀의 탭들의 개수는 둘 이상이고 전술한 2 또는 4로 한정되지 않는다.
탭들(TAP1~TAP4)은 광전 변환 소자(PD)를 공유할 수 있다. 탭들(TAP1~TAP4)의 포토 트랜지스터들(P1~P4)의 일단들, 광전 변환 소자(PD)의 일단, 그리고 오버플로우 트랜지스터(OF)의 일단은 서로 전기적으로 연결될 수 있다. 포토 트랜지스터들(P1~P4)은 포토 게이트 신호들(PG1~PG4)에 기초하여 전하들을 각각 집적할 수 있다. 포토 게이트 신호(PG1)는 광 신호(EL)와 동일하거나 상이한 위상을 갖는 변조 신호일 수 있다. 포토 게이트 신호들(PG1, PG2, PG3, PG4)의 위상들은 서로 상이할 수 있다. 탭들(TAP1, TAP3)은 포토 게이트 신호들(PG1, PG3)을 제외하면 도 3g의 픽셀(HPX1g)의 탭(TAP1)과 실질적으로 동일하게 구현되고 동작할 수 있다. 탭들(TAP2, TAP4)은 포토 게이트 신호들(PG2, PG4)을 제외하면 도 3g의 픽셀(HPX1g)의 탭(TAP2)과 실질적으로 동일하게 구현되고 동작할 수 있다.
도 3r는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX1r)과 픽셀(HPX1q) 간의 차이점이 주로 설명될 것이다. 탭들(TAP1, TAP3)의 포토 트랜지스터들(P1, P3)은 동일한 포토 게이트 신호(PG1)에 기초하여 전하들을 집적할 수 있다. 탭들(TAP2, TAP4)의 포토 트랜지스터들(P2, P4)은 동일한 포토 게이트 신호(PG2)에 기초하여 전하들을 집적할 수 있다. 픽셀(HPX1r)은 4개의 탭들(TAP1~TAP4)을 포함하지만 2개의 탭들(TAP1, TAP2)을 포함하는 픽셀(HPX1g)과 실질적으로 동일하게 동작할 수 있다.
도 4a는 도 3g의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX1g)의 독출 회로들을 구성하는 트랜지스터들(R1, R2, SF1, SF2, SE1, SE2)은 도 4a에서 생략되었다. 도 4a 내지 도 4j 그리고 도 7a 내지 도 7g에서 방향(DR1)과 방향(DR2)은 서로 수직일 수 있다. 방향들(DR1, DR2)은 각각 픽셀 어레이(121)를 평면적 관점에서 바라보는 방향과 수직일 수 있다. 예를 들어, 방향들(DR1, DR2)은 픽셀 어레이(121)의 픽셀들이 배치되는 행 방향과 열 방향에 대응할 수 있으나, 그렇지 않을 수도 있다. 도 4a 내지 도 4j 그리고 도 7a 내지 도 7g의 음영 영역에 트랜지스터들의 드레인들 또는 소스들이 형성되거나 배치될 수 있다.
포토 트랜지스터들(P1, P2)의 게이트 전극들(GP1, GP2)은 방향(DR1)을 따라 서로 인접하게 배치될 수 있다. 오버플로우 트랜지스터(OF)의 게이트 전극(GO)은 방향(DR2)을 따라 게이트 전극들(GP1, GP2)에 인접하게 배치될 수 있다. 전송 트랜지스터(T1)의 게이트 전극(GT1)은 방향(DR1)을 따라 게이트 전극(GP1)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD1)은 방향(DR1)을 따라 게이트 전극(GT1)에 인접하게 배치될 수 있다. 전송 트랜지스터(T21)의 게이트 전극(GT21)은 방향(DR1)을 따라 게이트 전극(GP2)에 인접하게 배치될 수 있다. 스토리지 트랜지스터(S2)의 게이트 전극(GS2)은 방향(DR1)을 따라 게이트 전극(GT21)에 인접하게 배치될 수 있다. 전송 트랜지스터(T22)의 게이트 전극(GT22)은 방향(DR1)을 따라 게이트 전극(GS2)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD2)은 방향(DR1)을 따라 게이트 전극(GT22)에 인접하게 배치될 수 있다. 도시되진 않았으나, 광전 변환 영역(PD)은 평면적 관점에서 게이트 전극들(GP1, GP2)과 겹치도록 기판 내에서 배치되거나 형성될 수 있다. 스토리지 다이오드(SD2, 도 3d 참조)는 평면적 관점에서 게이트 전극(GS2)과 겹치도록 기판 내에서 배치되거나 형성될 수 있다.
광 신호(EL)와 위상 차이가 0도인 포토 게이트 신호(PG1)가 게이트 전극(GP1)으로 인가될 수 있고 그리고 광 신호(EL)와 위상 차이가 180도인 포토 게이트 신호(PG2)가 게이트 전극(GP2)으로 인가될 수 있다(①). 탭(TAP1)은 플로팅 확산 영역(FD1)의 전압 레벨에 기초하여 0도의 위상 정보를 갖는 출력 신호(OUT1)를 출력할 수 있다. 탭(TAP2)은 플로팅 확산 영역(FD2)의 전압 레벨에 기초하여 180도의 위상 정보를 갖는 출력 신호(OUT2)를 출력할 수 있다.
그 다음, 광 신호(EL)와 위상 차이가 180도인 포토 게이트 신호(PG1)가 게이트 전극(GP1)으로 인가될 수 있고 그리고 광 신호(EL)와 위상 차이가 0도인 포토 게이트 신호(PG2)가 게이트 전극(GP2)으로 인가될 수 있다(②). 포토 게이트 신호들(PG1, PG2)이 셔플(shuffle)될 수 있다. 탭(TAP1)은 플로팅 확산 영역(FD1)의 전압 레벨에 기초하여 180도의 위상 정보를 갖는 출력 신호(OUT1)를 출력할 수 있다. 탭(TAP2)은 플로팅 확산 영역(FD2)의 전압 레벨에 기초하여 0도의 위상 정보를 갖는 출력 신호(OUT2)를 출력할 수 있다.
실시 예에 있어서, 프로세서(130)는 탭(TAP1)에 의해 출력된 0도의 위상 정보를 갖는 출력 신호(OUT1), 탭(TAP1)에 의해 출력된 180도의 위상 정보를 갖는 출력 신호(OUT1), 탭(TAP2)에 의해 출력된 180도의 위상 정보를 갖는 출력 신호(OUT2), 및 탭(TAP2)에 의해 출력된 0도의 위상 정보를 갖는 출력 신호(OUT2)를 선택적으로 합성하거나 보간할 수 있다.
프로세서(130)는 광 신호(RL) 또는 출력 신호(OUT2)의 진폭(amplitude)/강도(intensity)의 값이 제 1 문턱값보다 작거나 또는 광 신호(RL) 또는 출력 신호(OUT2)의 강도의 값이 제 2 문턱값보다 크면(외광이 상대적으로 강한 고조도 환경), 0도 및 180도의 위상 정보를 모두 갖는 탭(TAP1)의 출력 신호(OUT1)만을 깊이를 계산하는데 사용할 수 있다. 프로세서(130)는 진폭/강도의 값이 제 3 문턱값보다 크거나 또는 강도의 값이 제 4 문턱값보다 작으면(외광이 상대적으로 약한 저조도 환경), 0도 및 180도의 위상 정보를 모두 갖는 탭(TAP2)의 출력 신호(OUT2)만을 깊이를 계산하는데 사용할 수 있다. 프로세서(130)는 진폭/강도의 값이 제 1 및 제 3 문턱값들 사이에 있거나 또는 강도의 값이 제 2 및 제 4 문턱값들 사이에 있으면, 0도 및 180도의 위상 정보를 갖는 탭(TAP1)의 출력 신호(OUT1)와 0도 및 180도의 위상 정보를 갖는 탭(TAP2)의 출력 신호(OUT2)를 깊이를 계산하는데 사용할 수 있다.
도 4b는 도 3h의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX1h)의 레이아웃과 픽셀(HPX1g)의 레이아웃 간의 차이점이 주로 설명될 것이다. 탭(TAP1)의 플로팅 확산 영역(FD)과 탭(TAP2)의 플로팅 확산 영역(FD)을 전기적으로 연결하는 배선이 픽셀(HPX1h) 또는 픽셀 어레이(121) 상에 제공될 수 있다. 독출 회로를 구성하는 트랜지스터들(R, SF, SE)은 회로도의 레벨로 도시되었다.
도 4c는 도 3h의 픽셀들의 레이아웃을 예시적으로 도시한다. 픽셀들(HPX1i[n], HPX1i[n+1])의 레이아웃과 픽셀(HPX1g)의 레이아웃 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1i[n])의 탭(TAP2)과 픽셀(HPX1i[n+1])의 탭(TAP1)은 플로팅 확산 영역(FD)을 공유할 수 있다. 플로팅 확산 영역(FD)에 연결된 독출 회로를 구성하는 트랜지스터들(R, SF, SE)은 회로도의 레벨로 도시되었다.
도 4d는 도 3j 및 도 3k의 픽셀들 각각의 레이아웃을 예시적으로 도시한다. 픽셀들(HPX1j, HPX1k) 각각의 레이아웃과 픽셀(HPX1g)의 레이아웃 간의 차이점이 주로 설명될 것이다. 듀얼 변환 트랜지스터(DC)의 게이트 전극(GDC)은 방향(DR1)을 따라 플로팅 확산 영역(FD1)에 인접하게 배치될 수 있다. 도 4e는 도 3l 및 도 3m의 픽셀들 각각의 레이아웃을 예시적으로 도시한다. 픽셀들(HPX1l, HPX1m) 각각의 레이아웃과 픽셀(HPX1g)의 레이아웃 간의 차이점이 주로 설명될 것이다. 듀얼 변환 트랜지스터(DC)의 게이트 전극(GDC)은 방향(DR1)을 따라 플로팅 확산 영역(FD2)에 인접하게 배치될 수 있다.
도 4f는 도 3n의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX1n)의 레이아웃과 픽셀들(HPX1j, HPX1k) 각각의 레이아웃 간의 차이점이 주로 설명될 것이다. 탭(TAP1)의 플로팅 확산 영역(FD)과 탭(TAP2)의 플로팅 확산 영역(FD)을 전기적으로 연결하는 배선이 픽셀(HPX1n) 또는 픽셀 어레이(121) 상에 제공될 수 있다. 플로팅 확산 영역(FD)에 연결된 독출 회로를 구성하는 트랜지스터들(R, SF, SE)은 회로도의 레벨로 도시되었다.
도 4g는 도 3p의 픽셀들의 레이아웃을 예시적으로 도시한다. 픽셀들(HPX1p[n], HPX1p[n+1])의 레이아웃과 픽셀(HPX1n)의 레이아웃 간의 차이점이 주로 설명될 것이다. 픽셀(HPX1i[n])의 듀얼 변환 트랜지스터(DC)의 일단 및 픽셀(HPX1i[n+1])의 듀얼 변환 트랜지스터(DC)의 일단을 전기적으로 연결하는 배선이 픽셀들(HPX1p[n], HPX1p[n+1]) 또는 픽셀 어레이(121) 상에 제공될 수 있다.
도 4h는 도 3q의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX1q)의 레이아웃과 픽셀(HPX1g)의 레이아웃 간의 차이점이 주로 설명될 것이다. 포토 트랜지스터들(P3, P4)의 게이트 전극들(GP3, GP4)은 방향(DR1)을 따라 서로 인접하게 배치될 수 있다. 게이트 전극들(GP1, GP4)은 방향(DR2)을 따라 서로 인접하게 배치될 수 있다. 게이트 전극들(GP2, GP3)은 방향(DR2)을 따라 서로 인접하게 배치될 수 있다. 오버플로우 트랜지스터(OF)의 게이트 전극(GO)은 방향(DR2)을 따라 게이트 전극들(GP3, GP4)에 인접하게 배치될 수 있다. 전송 트랜지스터(T3)의 게이트 전극(GT3)은 제 1 방향을 따라 게이트 전극(GP3)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD3)은 방향(DR1)을 따라 게이트 전극(GP3)에 인접하게 배치될 수 있다. 전송 트랜지스터(T41)의 게이트 전극(GT41)은 방향(DR1)을 따라 게이트 전극(GP4)에 인접하게 배치될 수 있다. 스토리지 트랜지스터(S4)의 게이트 전극(GS4)은 방향(DR1)을 따라 게이트 전극(GT41)에 인접하게 배치될 수 있다. 전송 트랜지스터(T42)의 게이트 전극(GT42)은 방향(DR1)을 따라 게이트 전극(GS4)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD4)은 방향(DR1)을 따라 게이트 전극(GT42)에 인접하게 배치될 수 있다. 도시되진 않았으나, 광전 변환 영역(PD)은 평면적 관점에서 게이트 전극들(GP1~GP4)과 겹치도록 기판 내에서 배치되거나 형성될 수 있다.
광 신호(EL)와 위상 차이가 0도인 포토 게이트 신호(PG1), 광 신호(EL)와 위상 차이가 270도인 포토 게이트 신호(PG2), 광 신호(EL)와 위상 차이가 180도인 포토 게이트 신호(PG3), 및 광 신호(EL)와 위상 차이가 90도인 포토 게이트 신호(PG4)가 각각 게이트 전극들(GP1~GP4)로 인가될 수 있다(①). 전술한대로, 포토 게이트 신호들(PG1~PG4)은 서로 셔플될 수 있다(②, ③, ④). 탭들(TAP1~TAP4) 각각은 0도, 90도, 180도, 및 270도의 위상 정보를 모두 갖는 출력 신호를 출력할 수 있다.
도 4i 및 도 4j 각각은 도 3r의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX1r)의 레이아웃은 픽셀(HPX1q)의 레이아웃과 실질적으로 동일할 수 있다. 도 4i를 참조하면, 광 신호(EL)와 위상 차이가 0도인 포토 게이트 신호(PG1)가 게이트 전극들(GP1, GP3)로 각각 인가되고 그리고 광 신호(EL)와 위상 차이가 180도인 포토 게이트 신호(PG2)가 게이트 전극들(GP2, GP4)로 각각 인가될 수 있다(①). 그 다음, 광 신호(EL)와 위상 차이가 180도인 포토 게이트 신호(PG1)가 게이트 전극들(GP1, GP3)로 각각 인가되고 그리고 광 신호(EL)와 위상 차이가 0도인 포토 게이트 신호(PG2)가 게이트 전극들(GP2, GP4)로 각각 인가될 수 있다(②).
도 4j를 참조하면, 광 신호(EL)와 위상 차이가 90도인 포토 게이트 신호(PG1)가 게이트 전극들(GP1, GP3)로 각각 인가되고 그리고 광 신호(EL)와 위상 차이가 270도인 포토 게이트 신호(PG2)가 게이트 전극들(GP2, GP4)로 각각 인가될 수 있다(①). 그 다음, 광 신호(EL)와 위상 차이가 270도인 포토 게이트 신호(PG1)가 게이트 전극들(GP1, GP3)로 각각 인가되고 그리고 광 신호(EL)와 위상 차이가 90도인 포토 게이트 신호(PG2)가 게이트 전극들(GP2, GP4)로 각각 인가될 수 있다(②).
도 5a 및 도 5b는 도 3g의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다. 픽셀(HPX1g)을 기준으로 도 5a 및 도 5b가 설명될 것이나, 도 5a 및 도 5b의 신호들은 픽셀(HPX1g)뿐만 아니라 전술한 다른 픽셀들에도 인가될 수 있다. 도 5a 및 도 5b의 신호들의 타이밍도는 하나의 프레임을 읽기 위한 주기를 나타낼 수 있고 반복될 수 있다. 하나의 프레임을 읽기 위한 주기는 픽셀 어레이(121)의 모든 픽셀들(HPX1g)이 동시에 동작하는 글로벌 모드의 구간과 픽셀들(HPX1g)이 행 단위로 동작하는 롤링 모드의 구간으로 나뉠 수 있다.
글로벌 모드의 글로벌 리셋 주기 동안 픽셀 어레이(121)의 픽셀들(HPX1g)이 모두 리셋될 수 있다. 예를 들어, 오버플로우 게이트 신호(OG)가 활성화되고 오버플로우 트랜지스터(OF)는 포토 트랜지스터들(P1, P2)에 의해 집적된 전하들을 제거할 수 있다. 전송 게이트 신호(TG1)가 비활성화될 수 있고, 전송 트랜지스터(T1)는 포토 트랜지스터(P1)로부터 플로팅 확산 영역(FD1)으로 전하들이 전송되는 것을 차단(방지)할 수 있고, 그리고 전송 트랜지스터(T21)는 포토 트랜지스터(P2)로부터 스토리지 트랜지스터(S2)로 전하들이 전송되는 것을 차단할 수 있다.
글로벌 모드의 집적 주기 동안 포토 트랜지스터들(P1, P2)은 포토 게이트 신호들(PG1, PG2)에 기초하여 전하들을 집적할 수 있다. 도 5a 및 도 5b를 참조하면, 포토 게이트 신호들(PG1, PG2)이 셔플될 수 있다(즉, 위상 변경). 오버플로우 게이트 신호(OG)는 비활성화되고 전송 게이트 신호(TG1)는 활성화될 수 있다. 포토 트랜지스터(P1)에 의해 집적된 전하들은 전송 트랜지스터(T1)를 통해 탭(TAP1)의 플로팅 확산 영역(FD1)으로 전송되고 저장될 수 있다. 포토 트랜지스터(P2)에 의해 집적된 전하들은 전송 트랜지스터(T21)를 통해 탭(TAP2)의 스토리지 트랜지스터(S2)로 전송되고 저장될 수 있다.
롤링 모드의 독출 주기는 다수의 1H 시간들로 나뉠 수 있다. 1H 시간은 하나의 행을 따라 배치되는 픽셀들(HPX1g)을 읽기 위한 시간 또는 간격을 나타낼 수 있다. 먼저, 탭(TAP1)의 독출 회로의 읽기 동작이 설명될 것이다.
집적 주기 이후에 탭(TAP1)의 독출 회로는 포토 트랜지스터(P1)에 의해 집적된 전하들에 따라 결정되는 플로팅 확산 영역(FD1)의 신호 레벨에 대응하는 출력 신호(OUT1)를 출력할 수 있다(TAP1 Sig Sampling). 출력 신호(OUT1)가 출력된 이후에, 리셋 게이트 신호(RG)가 활성화되고 비활성화되어 리셋 트랜지스터(R1)가 턴 온되고 턴 오프되고 그리고 플로팅 확산 영역(FD1)이 리셋될 수 있다. 플로팅 확산 영역(FD1)이 리셋된 이후에, 탭(TAP1)의 독출 회로는 플로팅 확산 영역(FD1)의 리셋 레벨에 대응하는 출력 신호(OUT1)를 출력할 수 있다(TAP1 Reset Sampling). 실시 예에 있어서, 도 5a 및 도 5b의 도시와 달리, 탭(TAP1)의 독출 회로는 집적 주기 이전에 글로벌 리셋 주기 동안 리셋된 플로팅 확산 영역(FD1)의 리셋 레벨에 대응하는 출력 신호(OUT1)를 출력할 수도 있다.
집적 주기 이후에 탭(TAP2)의 독출 회로는 리셋된 플로팅 확산 영역(FD2)의 리셋 레벨에 대응하는 출력 신호(OUT2)를 출력할 수 있다(TAP2 Reset Sampling). 예를 들어, 플로팅 확산 영역(FD2)은 제 1 탭(TAP1)으로 인가되는 리셋 게이트 신호(RG)에 의해 리셋될 수 있다. TAP2 Reset Sampling 시점과 TAP1 Sig Sampling 시점은 동일하거나 상이할 수 있다. 다른 예를 들어, 플로팅 확산 영역(FD2)은 제 1 탭(TAP2)으로 인가되는 리셋 게이트 신호(RG)와 상이한 리셋 게이트 신호에 의해 리셋될 수도 있다. 출력 신호(OUT2)가 출력된 이후에, 전송 게이트 신호(TG2)가 활성화되고 비활성화되어 전송 트랜지스터(T22)가 턴 온되고 턴 오프되고 그리고 스토리지 트랜지스터(S2)에 저장된 전하들이 플로팅 확산 영역(FD2)으로 전송될 수 있다. 전송 트랜지스터(T22)가 턴 온되고 턴 오프된 이후에, 탭(TAP2)의 독출 회로는 포토 트랜지스터(P2)에 의해 집적된 전하들에 따라 결정되는 플로팅 확산 영역(FD2)의 신호 레벨에 대응하는 출력 신호(OUT2)를 출력할 수 있다(TAP2 Sig Sampling).
도 6a는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2a)과 픽셀(HPX1g) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2a)은 탭들(TAP1~TAP4)을 포함할 수 있다. 픽셀(HPX2a)은 광전 변환 소자(PD), 포토 트랜지스터들(PA, PB), 및 오버플로우 트랜지스터(OF)를 포함할 수 있다. 광전 변환 소자(PD), 포토 트랜지스터들(PA, PB), 및 오버플로우 트랜지스터(OF)는 픽셀(HPX1g)의 광전 변환 소자(PD), 포토 트랜지스터들(P1, P2), 및 오버플로우 트랜지스터(OF)와 실질적으로 동일하게 구현되고 동작할 수 있다.
픽셀(HPX2a)의 탭(TAP1)은 픽셀(HPX1g)의 탭(TAP1)에 대응할 수 있다. 픽셀(HPX2a)의 탭(TAP2)은 픽셀(HPX1g)의 탭(TAP2)에 대응할 수 있다. 픽셀(HPX2a)의 포토 트랜지스터(PA)는 픽셀(HPX2a)의 탭들(TAP1, TAP2)에 의해 공유될 수 있다. 픽셀(HPX2a)의 탭(TAP3)은 픽셀(HPX1g)의 탭(TAP1)에 대응할 수 있다. 픽셀(HPX2a)의 탭(TAP4)은 픽셀(HPX1g)의 탭(TAP2)에 대응할 수 있다. 픽셀(HPX2a)의 포토 트랜지스터(PB)는 픽셀(HPX2a)의 탭들(TAP3, TAP4)에 의해 공유될 수 있다.
집적 주기 동안, 전송 게이트 신호들(TG1, TG2)에 의해 전송 트랜지스터들(T1, T21) 중 하나는 선택되고 다른 하나는 선택되지 않을 수 있다. 전송 트랜지스터(T1)가 선택된 경우, 픽셀(HPX2a)의 탭(TAP1)의 동작은 픽셀(HPX1g)의 탭(TAP1)과 실질적으로 동일할 수 있고 그리고 포토 트랜지스터(PA)에 의해 집적된 전하들은 스토리지 트랜지스터(S2) 및 플로팅 확산 영역(FD2)으로 전송되지 않을 수 있다. 전송 트랜지스터(T21)가 선택된 경우, 픽셀(HPX2a)의 탭(TAP2)의 동작은 픽셀(HPX1g)의 탭(TAP2)과 실질적으로 동일할 수 있고 그리고 포토 트랜지스터(PA)에 의해 집적된 전하들은 플로팅 확산 영역(FD1)으로 전송되지 않을 수 있다.
집적 주기 동안, 전송 게이트 신호들(TG3, TG4)에 의해 전송 트랜지스터들(T3, T41) 중 하나는 선택되고 다른 하나는 선택되지 않을 수 있다. 전송 트랜지스터(T3)가 선택된 경우, 픽셀(HPX2a)의 탭(TAP3)의 동작은 픽셀(HPX1g)의 탭(TAP1)과 실질적으로 동일할 수 있고 그리고 포토 트랜지스터(PB)에 의해 집적된 전하들은 스토리지 트랜지스터(S4) 및 플로팅 확산 영역(FD4)으로 전송되지 않을 수 있다. 전송 트랜지스터(T41)가 선택된 경우, 픽셀(HPX2a)의 탭(TAP4)의 동작은 픽셀(HPX1g)의 탭(TAP2)과 실질적으로 동일할 수 있고 그리고 포토 트랜지스터(PB)에 의해 집적된 전하들은 플로팅 확산 영역(FD4)으로 전송되지 않을 수 있다.
고조도 조건에서 탭(TAP2)이 아닌 탭(TAP1)이 동작하는 것이 보다 유리할 수 있고 전송 트랜지스터들(T1, T3)이 집적 주기 동안 선택될 수 있다. 저조도 조건에서 탭(TAP1)이 아닌 탭(TAP2)이 동작하는 것이 보다 유리할 수 있고 전송 트랜지스터들(T21, T41)이 집적 주기 동안 선택될 수 있다. 고조도 조건과 저조도 조건의 중간 동작 조건에서, 전송 트랜지스터들(T1, T41)이 집적 주기 동안 선택되거나, 전송 트랜지스터들(T21, T3)이 집적 주기 동안 선택되거나, 또는 전송 트랜지스터들(T1, T21, T3, T41)이 모두 집적 주기 동안 선택될 수 있다. 도시의 편의를 위해 도 6b 내지 도 6h에서 탭들(TAP1~TAP4)의 도시는 생략되었다.
도 6b는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2b)과 픽셀(HPX2a) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2b)의 탭(TAP3)은 픽셀(HPX2a)의 탭(TAP4)의 위치에 배치될 수 있다. 픽셀(HPX2b)의 탭(TAP4)은 픽셀(HPX2a)의 탭(TAP3)의 위치에 배치될 수 있다.
도 6c는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2c)과 픽셀(HPX2a) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2c)에서 픽셀(HPX2a)의 플로팅 확산 영역들(FD1, FD2)은 플로팅 확산 영역(FDA)으로서 서로 전기적으로 연결될 수 있다. 픽셀(HPX2c)은 플로팅 확산 영역(FDA)으로 연결된 독출 회로(ROA)를 포함할 수 있다. 독출 회로(ROA)는 리셋 트랜지스터(RA), 소스 팔로워 트랜지스터(SFA), 및 선택 트랜지스터(SEA)를 포함할 수 있다. 플로팅 확산 영역(FDA)과 독출 회로(ROA)는 픽셀 내부(intra-pixel)의 탭들(TAP1, TAP2)에 의해 공유될 수 있다. 픽셀(HPX2c)에서 픽셀(HPX2a)의 플로팅 확산 영역들(FD3, FD4)은 플로팅 확산 영역(FDB)으로서 서로 전기적으로 연결될 수 있다. 픽셀(HPX2c)은 플로팅 확산 영역(FDB)으로 연결된 독출 회로(ROB)를 포함할 수 있다. 독출 회로(ROB)는 리셋 트랜지스터(RB), 소스 팔로워 트랜지스터(SFB), 및 선택 트랜지스터(SEB)를 포함할 수 있다. 플로팅 확산 영역(FDB)과 독출 회로(ROB)는 픽셀 내부(intra-pixel)의 탭들(TAP3, TAP4)에 의해 공유될 수 있다.
도 6d는 도 1의 픽셀들의 회로도들을 예시적으로 도시한다. 픽셀들(HPX2d[n], HPX2d[n+1])과 픽셀들(HPX2a, HPX2c) 간의 차이점이 주로 설명될 것이다. n은 픽셀(HPX2d)의 번호를 나타낼 수 있고 픽셀(HPX2d[n])과 픽셀(HPX2d[n+1])은 행 방향을 따라 서로 인접할 수 있다. 픽셀(HPX2d[n])의 탭(TAP2)의 플로팅 확산 영역(FDA[n])과 픽셀(HPX2d[n+1])의 탭(TAP1)의 플로팅 확산 영역(FDA[n])은 서로 전기적으로 연결될 수 있다. 픽셀은(HPX2d[n])은 플로팅 확산 영역(FDA[n])으로 연결된 독출 회로(ROA)를 포함할 수 있다. 플로팅 확산 영역(FDA[n])과 독출 회로(ROA)는 픽셀 간(inter-pixel; 즉, 픽셀들(HPX2d[n], HPX2d[n+1]))에서 그리고 픽셀(HPX2d[n])의 탭(TAP2)과 픽셀(HPX2d[n+1])의 탭(TAP1)에 의해 공유될 수 있다. 픽셀(HPX2d[n])의 탭(TAP4)의 플로팅 확산 영역(FDB[n])과 픽셀(HPX2d[n+1])의 탭(TAP3)의 플로팅 확산 영역(FDB[n])은 서로 전기적으로 연결될 수 있다. 픽셀들(HPX2d[n])은 플로팅 확산 영역(FDB[n])으로 연결된 독출 회로(ROB)를 포함할 수 있다. 플로팅 확산 영역(FDB[n])과 독출 회로(ROB)는 픽셀 간(inter-pixel; 즉, 픽셀들(HPX2d[n], HPX2d[n+1]))에서 그리고 픽셀(HPX2d[n])의 탭(TAP4)과 픽셀(HPX2d[n+1])의 탭(TAP3)에 의해 공유될 수 있다.
픽셀(HPX2d[n])과 픽셀(HPX2d[n-1]; 미도시)은 행 방향을 따라 서로 인접할 수 있다. 픽셀(HPX2d[n])의 탭(TAP1)과 픽셀(HPX2d[n-1])의 탭(TAP2)은 플로팅 확산 영역과 독출 회로를 공유할 수 있다. 픽셀(HPX2d[n])의 탭(TAP3)과 픽셀(HPX2d[n-1])의 탭(TAP4)은 플로팅 확산 영역과 독출 회로를 공유할 수 있다. 픽셀(HPX2d[n+1])과 픽셀(HPX2d[n+2]; 미도시)은 행 방향을 따라 서로 인접할 수 있다. 픽셀(HPX2d[n+1])의 탭(TAP2)과 픽셀(HPX2d[n+2])의 탭(TAP1)은 플로팅 확산 영역과 독출 회로를 공유할 수 있다. 픽셀(HPX2d[n+1])의 탭(TAP4)과 픽셀(HPX2d[n+2])의 탭(TAP3)은 플로팅 확산 영역과 독출 회로를 공유할 수 있다.
도 6e는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2e)과 픽셀들(HPX2a, HPX1j, HPX1k) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2e)은 플로팅 확산 영역들(FD1, FD3)과 전원 전압(GND) 사이에 각각 연결된 듀얼 변환 트랜지스터들(DC1, DC3)을 더 포함할 수 있다. 도 6e의 도시와 달리, 듀얼 변환 트랜지스터들(DC1, DC3)은 리셋 트랜지스터들(R1, R3)과 플로팅 확산 영역들(FD1, FD3) 사이에 각각 연결될 수도 있다(도 3k 참조).
도 6f는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2f)과 픽셀들(HPX2a, HPX1l, HPX1m) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2f)은 플로팅 확산 영역들(FD2, FD4)과 전원 전압(GND) 사이에 각각 연결된 듀얼 변환 트랜지스터들(DC2, DC4)을 더 포함할 수 있다. 도 6f의 도시와 달리, 듀얼 변환 트랜지스터들(DC2, DC4)은 리셋 트랜지스터들(R2, R4)와 플로팅 확산 영역들(FD2, FD4) 사이에 각각 연결될 수도 있다(도 3m 참조).
도 6g는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀(HPX2g)과 픽셀들(HPX2c, HPX1n) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2g)은 플로팅 확산 영역들(FDA, FDB)과 전원 전압(GND) 사이에 각각 연결된 듀얼 변환 트랜지스터들(DCA, DCB)을 더 포함할 수 있다. 도 6g의 도시와 달리, 듀얼 변환 트랜지스터들(DCA, DCB)은 리셋 트랜지스터들(RA, RB)과 플로팅 확산 영역들(FDA, FDB) 사이에 각각 연결될 수도 있다.
도 6h는 도 1의 픽셀의 회로도를 예시적으로 도시한다. 픽셀들(HPX2h[n], HPX2h[n+1])과 픽셀들(HPX2d[n], HPX2d[n+1], HPX1o[n], HPX1o[n+1]) 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2h[n])은 플로팅 확산 영역들(FDA, FDB)과 전원 전압(GND) 사이에 각각 연결된 듀얼 변환 트랜지스터들(DCA, DCB)을 더 포함할 수 있다. 픽셀(HPX2h[n+1])은 플로팅 확산 영역들(FDA, FDB)과 전원 전압(GND) 사이에 각각 연결된 듀얼 변환 트랜지스터들(DCA, DCB)을 더 포함할 수 있다. 도 6h의 도시와 달리, 듀얼 변환 트랜지스터들(DCA, DCB)은 리셋 트랜지스터들(RA, RB)과 플로팅 확산 영역들(FDA, FDB) 사이에 각각 연결될 수도 있다.
도 7a는 도 6a의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2a)의 독출 회로들(RO1~RO4)은 도 7a에서 생략되었다. 포토 트랜지스터들(PA, PB)의 게이트 전극들(GPA, GPB)은 방향(DR2)을 따라 서로 인접하게 배치될 수 있다. 오버플로우 트랜지스터(OF)의 게이트 전극(GO)은 제 2 방향을 따라 게이트 전극(GPA) 또는 게이트 전극(GPB)에 인접하게 배치될 수 있다. 전송 트랜지스터(T1)의 게이트 전극(GT1)은 방향(DR1)을 따라 게이트 전극(GPA)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD1)은 제 1 방향을 따라 게이트 전극(GT1)에 인접하게 배치될 수 있다. 전송 트랜지스터(T21)의 게이트 전극(GT21)은 방향(DR1)을 따라 게이트 전극(GPA)에 인접하게 배치될 수 있다. 스토리지 트랜지스터(S2)의 게이트 전극(GS2)은 방향(DR1)을 따라 게이트 전극(GT21)에 인접하게 배치될 수 있다. 전송 트랜지스터(T22)의 게이트 전극(GT22)은 방향(DR1)을 따라 게이트 전극(GS2)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD2)은 방향(DR1)을 따라 게이트 전극(GT22)에 인접하게 배치될 수 있다.
전송 트랜지스터(T3)의 게이트 전극(GT3)은 방향(DR1)을 따라 게이트 전극(GPB)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD3)은 제 1 방향을 따라 게이트 전극(GT3)에 인접하게 배치될 수 있다. 전송 트랜지스터(T41)의 게이트 전극(GT41)은 방향(DR1)을 따라 게이트 전극(GPB)에 인접하게 배치될 수 있다. 스토리지 트랜지스터(S4)의 게이트 전극(GS4)은 방향(DR1)을 따라 게이트 전극(GT41)에 인접하게 배치될 수 있다. 전송 트랜지스터(T42)의 게이트 전극(GT42)은 방향(DR1)을 따라 게이트 전극(GS4)에 인접하게 배치될 수 있다. 플로팅 확산 영역(FD4)은 방향(DR1)을 따라 게이트 전극(GT42)에 인접하게 배치될 수 있다.
도시되진 않았으나, 광전 변환 영역(PD)은 평면적 관점에서 게이트 전극들(GPA, GPB)과 겹치도록 기판 내에서 배치되거나 형성될 수 있다. 스토리지 다이오드들(도 3d 참조)은 평면적 관점에서 게이트 전극들(GS2, GS4)과 겹치도록 기판 내에서 배치되거나 형성될 수 있다.
도 7b는 도 6b의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2b)의 독출 회로들(RO1~RO4)은 도 7b에서 생략되었다. 픽셀(HPX2a)의 레이아웃과 픽셀(HPX2b)의 레이아웃 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2a)은 제 1 축에 대하여 대칭일 수 있다. 트랜지스터들(GT1, GPA, GT21, GS2, GT22)은 트랜지스터들(GT3, GPB, GT41, GS4, GT42)과 방향(DR1)과 평행한 제 1 축에 대하여 각각 대칭일 수 있다. 픽셀(HPX2a)은 방향(DR1)과 평행한 제 1 축 그리고 제 1 축과 수직한 제 2 축의 교차점에 대하여 대칭일 수 있다. 픽셀(HPX2b)의 트랜지스터들(GPA, GPB)은 제 1 축에 대하여 대칭일 수 있다. 트랜지스터들(GT1, GT21, GT2, GT22)은 트랜지스터들(GT3, GT41, GS4, GT42)과 교차점에 대하여 각각 대칭일 수 있다.
도 7c는 도 6c의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2c)의 레이아웃과 픽셀(HPX2a)의 레이아웃 간의 차이점이 주로 설명될 것이다. 탭(TAP1)의 플로팅 확산 영역(FDA)과 탭(TAP2)의 플로팅 확산 영역(FDA)을 전기적으로 연결하는 배선이 픽셀(HPX2c) 또는 픽셀 어레이(121) 상에 제공될 수 있다. 탭(TAP3)의 플로팅 확산 영역(FDB)과 탭(TAP4)의 플로팅 확산 영역(FDB)을 전기적으로 연결하는 배선이 픽셀(HPX2c) 또는 픽셀 어레이(121) 상에 제공될 수 있다. 독출 회로들(ROA, ROB)을 구성하는 트랜지스터들(RA, SFA, SEA, RB, SFB, SEB)은 회로도의 레벨로 도시되었다.
도 7d는 도 6d의 픽셀들의 레이아웃을 예시적으로 도시한다. 픽셀들(HPX2d[n], HPX2d[n+1])의 레이아웃과 픽셀(HPX2a)의 레이아웃 간의 차이점이 주로 설명될 것이다. 픽셀(HPX2d[n])의 탭(TAP2)과 픽셀(HPX2d[n+1])의 탭(TAP1)은 플로팅 확산 영역(FDA)을 공유할 수 있다. 픽셀(HPX2d[n])의 탭(TAP4)과 픽셀(HPX2d[n+1])의 탭(TAP3)은 플로팅 확산 영역(FDB)을 공유할 수 있다. 플로팅 확산 영역들(FDA, FDB)에 각각 연결된 독출 회로들(ROA, ROB)을 구성하는 트랜지스터들(RA, SFA, SEA, RB, SFB, SEB)은 회로도의 레벨로 도시되었다.
도 7e는 도 6e의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2e)의 레이아웃과 픽셀(HPX2a)의 레이아웃 간의 차이점이 주로 설명될 것이다. 듀얼 변환 트랜지스터(DC1)의 게이트 전극(GDC1)은 방향(DR1)을 따라 플로팅 확산 영역(FD1)에 인접하게 배치될 수 있다. 듀얼 변환 트랜지스터(DC3)의 게이트 전극(GDC3)은 방향(DR1)을 따라 플로팅 확산 영역(FD3)에 인접하게 배치될 수 있다. 도 7f는 도 6f의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2f)의 레이아웃과 픽셀(HPX2a)의 레이아웃 간의 차이점이 주로 설명될 것이다. 듀얼 변환 트랜지스터(DC2)의 게이트 전극(GDC2)은 방향(DR1)을 따라 플로팅 확산 영역(FD2)에 인접하게 배치될 수 있다. 듀얼 변환 트랜지스터(DC4)의 게이트 전극(GDC4)은 방향(DR1)을 따라 플로팅 확산 영역(FD4)에 인접하게 배치될 수 있다. 도 7g는 도 6g의 픽셀의 레이아웃을 예시적으로 도시한다. 픽셀(HPX2g)의 레이아웃과 픽셀(HPX2c)의 레이아웃 간의 차이점이 주로 설명될 것이다. 듀얼 변환 트랜지스터(DCA)의 게이트 전극(GDCA)은 방향(DR1)을 따라 플로팅 확산 영역(FDA)에 인접하게 배치될 수 있다. 듀얼 변환 트랜지스터(DCB)의 게이트 전극(GDCB)은 방향(DR1)을 따라 플로팅 확산 영역(FDB)에 인접하게 배치될 수 있다.
도 8a 내지 도 8c는 도 6a의 픽셀로 인가되는 신호들의 타이밍도를 예시적으로 도시한다. 픽셀(HPX2a)을 기준으로 도 8a 내지 도 8c가 설명될 것이나 도 8a 내지 도 8c의 신호들은 픽셀(HPX2a)뿐만 아니라 전술한 다른 픽셀들에도 인가될 수 있다. 도 8a 내지 도 8c의 타이밍도와 도 5a 및 도 5b의 타이밍도 간의 차이점이 주로 설명될 것이다.
도 8a를 참조하면, 픽셀(HPX2a)의 탭들(TAP1, TAP3)이 선택될 수 있다. 집적 주기 동안 전송 게이트 신호들(TG1, TG3)이 활성화되고 다른 전송 게이트 신호들(TG2, TG4)은 비활성화될 수 있다. 이후, 롤링 모드의 독출 주기에서 독출 회로들(RO1, RO3)은 포토 트랜지스터들(PA, PB)에 의해 각각 집적된 전하들에 따라 각각 결정되는 플로팅 확산 영역들(FD1, FD3)의 신호 레벨들에 대응하는 출력 신호들(OUT1, OUT2)을 각각 출력할 수 있다(RO1/RO3 Sig Sampling). 플로팅 확산 영역들(FD1, FD3)이 리셋된 이후에 독출 회로들(RO1, RO3)은 플로팅 확산 영역들(FD1, FD3)의 리셋 레벨들에 대응하는 출력 신호들(OUT1, OUT2)을 각각 출력할 수 있다(RO1/RO3 Reset Sampling). 실시 예에 있어서, 도 8a의 도시와 달리, 독출 회로들(RO1, RO3)은 집적 주기 이전에 글로벌 리셋 주기 동안 리셋된 플로팅 확산 영역들(FD1, FD3)의 리셋 레벨들에 대응하는 출력 신호들(OUT1, OUT2)을 각각 출력할 수도 있다.
도 8b를 참조하면, 픽셀(HPX2a)의 탭들(TAP2, TAP4)이 선택될 수 있다. 집적 주기 동안 전송 게이트 신호들(TG2, TG4)이 활성화되고 다른 전송 게이트 신호들(TG1, TG3)은 비활성화될 수 있다. 집적 주기 이후에 독출 회로들(RO2, RO4)은 리셋된 플로팅 확산 영역들(FD2, FD4)의 리셋 레벨들에 대응하는 출력 신호들(OUT1, OUT2)을 출력할 수 있다(RO2/RO4 Reset Sampling). 전송 트랜지스터들(T22, T42)가 턴 온되고 턴 오프된 이후에, 독출 회로들(RO2, RO4)은 포토 트랜지스터들(PA, PB)에 의해 각각 집적된 전하들에 따라 각각 결정되는 플로팅 확산 영역들(FD2, FD4)의 신호 레벨들에 대응하는 출력 신호들(OUT1, OUT2)을 출력할 수 있다(RO2/RO4 Sig Sampling).
도 8a를 참조하면, 픽셀(HPX2a)의 탭들(TAP1, TAP3)이 선택될 수 있다. 집적 주기 동안 전송 게이트 신호들(TG1, TG4)이 활성화되고 다른 전송 게이트 신호들(TG2, TG3)은 비활성화될 수 있다. 도 8c의 도시와 달리, 집적 주기 동안 전송 게이트 신호들(TG2, TG3)이 활성화되고 다른 전송 게이트 신호들(TG1, TG4)은 비활성화될 수 있다. 이후, 독출 회로(RO1)의 동작은 도 8a에서 설명되었고 독출 회로(RO4)의 동작은 도 8b에서 설명되었다.
본 발명의 실시 예에 따른 하이브리드 픽셀(HPX1a~HPX1r, HPX2a~HPX2h)은 상대적으로 높은 FWC를 갖는 탭과 리셋 잡음 또는 읽기 잡음이 상대적으로 낮은 탭을 모두 포함할 수 있다. 하이브리드 픽셀은 깊이 센서(120)의 동작 조건(저조도 조건 또는 고조도 조건)에 적합한 탭(들)을 선택하고 동작시킬 수 있다. 전술한 픽셀들(HPX1a~HPX1r, HPX2a~HPX2h)의 구성 요소들은 서로 결합될 수 있다. 참조 기호/번호들이 동일하거나 유사한 픽셀들의 구성 요소들을 나타내기 위해 도면들에서 반복되었다.

Claims (20)

  1. 픽셀을 포함하는 깊이 센서에 있어서, 상기 픽셀은:
    포토 트랜지스터;
    상기 포토 트랜지스터에 연결된 제 1 전송 트랜지스터;
    상기 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역;
    상기 포토 트랜지스터에 연결된 제 2 전송 트랜지스터;
    상기 제 2 전송 트랜지스터에 연결된 스토리지 소자;
    상기 스토리지 소자에 연결된 제 3 전송 트랜지스터; 및
    상기 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역을 포함하는 깊이 센서.
  2. 제 1 항에 있어서,
    상기 포토 트랜지스터가 전하들을 집적하는 집적 주기 동안, 상기 제 1 및 제 2 전송 트랜지스터들 중 하나는 선택되고 다른 하나는 선택되지 않는 깊이 센서.
  3. 제 1 항에 있어서,
    상기 픽셀은:
    상기 제 1 플로팅 확산 영역에 연결된 제 1 리셋 트랜지스터와 제 1 소스 팔로워 트랜지스터, 그리고 상기 제 1 소스 팔로워 트랜지스터에 연결된 제 1 선택 트랜지스터를 포함하는 제 1 독출 회로; 및
    상기 제 2 플로팅 확산 영역에 연결된 제 2 리셋 트랜지스터와 제 2 소스 팔로워 트랜지스터, 그리고 상기 제 2 소스 팔로워 트랜지스터에 연결된 제 2 선택 트랜지스터를 포함하는 제 2 독출 회로를 더 포함하는 깊이 센서.
  4. 제 3 항에 있어서,
    상기 포토 트랜지스터가 전하들을 집적하는 집적 주기 동안 상기 제 1 전송 트랜지스터가 선택되고 상기 제 2 전송 트랜지스터는 선택되지 않고, 그리고
    상기 제 1 독출 회로는:
    상기 집적 주기 이후에 상기 제 1 플로팅 확산 영역의 제 1 전압 레벨에 대응하는 제 1 출력 신호를 출력하고, 그리고
    상기 집적 주기 이전에 리셋된 상기 제 1 플로팅 확산 영역의 제 2 전압 레벨에 대응하는 제 2 출력 신호를 출력하거나 또는 상기 제 1 출력 신호가 출력된 이후에 리셋된 상기 제 1 플로팅 확산 영역의 제 3 전압 레벨에 대응하는 제 3 출력 신호를 출력하도록 구성되는 깊이 센서.
  5. 제 3 항에 있어서,
    상기 포토 트랜지스터가 전하들을 집적하는 집적 주기 동안 상기 제 2 전송 트랜지스터가 선택되고 상기 제 1 전송 트랜지스터는 선택되지 않고, 그리고
    상기 제 2 독출 회로는:
    상기 집적 주기 이후에 상기 제 2 플로팅 확산 영역의 제 1 전압 레벨에 대응하는 제 1 출력 신호를 출력하고, 그리고
    상기 제 1 출력 신호가 출력되고, 그 다음 상기 제 3 전송 트랜지스터가 턴 온되고, 그 다음 상기 제 3 전송 트랜지스터가 턴 오프된 이후에, 상기 제 2 플로팅 확산 영역의 제 2 전압 레벨에 대응하는 제 2 출력 신호를 출력하도록 구성되는 깊이 센서.
  6. 제 1 항에 있어서,
    상기 제 1 플로팅 확산 영역과 상기 제 2 플로팅 확산 영역은 서로 전기적으로 연결된 깊이 센서.
  7. 제 6 항에 있어서,
    상기 픽셀은 상기 제 1 및 제 2 플로팅 확산 영역들에 연결된 리셋 트랜지스터와 소스 팔로워 트랜지스터, 그리고 상기 소스 팔로워 트랜지스터에 연결된 선택 트랜지스터를 포함하는 독출 회로를 더 포함하는 깊이 센서.
  8. 제 1 항에 있어서,
    상기 픽셀은 제 1 픽셀이고, 상기 포토 트랜지스터는 제 1 포토 트랜지스터이고 상기 스토리지 소자는 제 1 스토리지 소자이고, 그리고
    상기 깊이 센서는 상기 제 1 픽셀에 인접한 제 2 픽셀을 더 포함하고, 상기 제 2 픽셀은:
    제 2 포토 트랜지스터;
    상기 제 2 포토 트랜지스터에 연결된 제 4 전송 트랜지스터;
    상기 제 4 전송 트랜지스터에 연결된 제 3 플로팅 확산 영역;
    상기 제 2 포토 트랜지스터에 연결된 제 5 전송 트랜지스터;
    상기 제 5 전송 트랜지스터에 연결된 제 2 스토리지 소자;
    상기 제 2 스토리지 소자에 연결된 제 6 전송 트랜지스터; 및
    상기 제 6 전송 트랜지스터에 연결된 제 4 플로팅 확산 영역을 포함하고, 그리고
    상기 제 1 픽셀의 상기 제 2 플로팅 확산 영역과 상기 제 2 픽셀의 상기 제 3 플로팅 확산 영역은 서로 전기적으로 연결된 깊이 센서.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 픽셀들의 상기 제 2 및 제 3 플로팅 확산 영역들에 연결된 리셋 트랜지스터와 소스 팔로워 트랜지스터, 그리고 상기 소스 팔로워 트랜지스터에 연결된 선택 트랜지스터를 포함하는 독출 회로를 더 포함하는 깊이 센서.
  10. 제 1 항에 있어서,
    상기 픽셀은 상기 제 1 플로팅 확산 영역에 연결되어 상기 제 1 플로팅 확산 영역의 커패시턴스를 조정하는 듀얼 변환 트랜지스터를 더 포함하는 깊이 센서.
  11. 픽셀을 포함하는 깊이 센서에 있어서, 상기 픽셀은:
    제 1 포토 트랜지스터;
    상기 제 1 포토 트랜지스터에 연결된 제 1 전송 트랜지스터;
    상기 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역;
    상기 제 1 포토 트랜지스터에 연결된 제 2 전송 트랜지스터;
    상기 제 2 전송 트랜지스터에 연결된 제 1 스토리지 소자;
    상기 제 1 스토리지 소자에 연결된 제 3 전송 트랜지스터;
    상기 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역;
    제 2 포토 트랜지스터;
    상기 제 2 포토 트랜지스터에 연결된 제 4 전송 트랜지스터;
    상기 제 4 전송 트랜지스터에 연결된 제 3 플로팅 확산 영역;
    상기 제 2 포토 트랜지스터에 연결된 제 5 전송 트랜지스터;
    상기 제 5 전송 트랜지스터에 연결된 제 2 스토리지 소자;
    상기 제 2 스토리지 소자에 연결된 제 6 전송 트랜지스터;
    상기 제 6 전송 트랜지스터에 연결된 제 4 플로팅 확산 영역을 포함하는 깊이 센서.
  12. 제 11 항에 있어서,
    상기 제 1 포토 트랜지스터와 상기 제 2 포토 트랜지스터는 제 1 축에 대하여 대칭이고,
    상기 제 1 전송 트랜지스터와 상기 제 4 전송 트랜지스터는 상기 제 1 축에 대하여 대칭이고,
    상기 제 2 전송 트랜지스터와 상기 제 5 전송 트랜지스터는 상기 제 1 축에 대하여 대칭이고,
    상기 제 1 스토리지 소자와 상기 제 2 스토리지 소자는 상기 제 1 축에 대하여 대칭이고, 그리고
    상기 제 3 전송 트랜지스터와 상기 제 6 전송 트랜지스터는 상기 제 1 축에 대하여 대칭인 깊이 센서.
  13. 제 11 항에 있어서,
    상기 제 1 포토 트랜지스터와 상기 제 2 포토 트랜지스터는 제 1 축에 대하여 대칭이고,
    상기 제 1 전송 트랜지스터와 상기 제 4 전송 트랜지스터는 상기 제 1 축 및 상기 제 1 축에 대하여 수직인 제 2 축의 교차점에 대하여 대칭이고,
    상기 제 2 전송 트랜지스터와 상기 제 5 전송 트랜지스터는 상기 교차점에 대하여 대칭이고,
    상기 제 1 스토리지 소자와 상기 제 2 스토리지 소자는 상기 교차점에 대하여 대칭이고, 그리고
    상기 제 3 전송 트랜지스터와 상기 제 6 전송 트랜지스터는 상기 교차점에 대하여 대칭인 깊이 센서.
  14. 픽셀을 포함하는 깊이 센서에 있어서, 상기 픽셀은:
    제 1 포토 트랜지스터;
    상기 제 1 포토 트랜지스터에 연결된 제 1 전송 트랜지스터;
    상기 제 1 전송 트랜지스터에 연결된 제 1 플로팅 확산 영역;
    제 2 포토 트랜지스터;
    상기 제 2 포토 트랜지스터에 연결된 제 2 전송 트랜지스터;
    상기 제 2 전송 트랜지스터에 연결된 제 1 스토리지 소자;
    상기 제 1 스토리지 소자에 연결된 제 3 전송 트랜지스터; 및
    상기 제 3 전송 트랜지스터에 연결된 제 2 플로팅 확산 영역을 포함하는 깊이 센서.
  15. 제 14 항에 있어서,
    상기 제 1 포토 트랜지스터는 제 1 집적 주기 동안 제 1 변조 신호에 기초하여 전하들을 집적하고 그리고 상기 제 1 집적 주기 이후의 제 2 집적 주기 동안 상기 제 1 변조 신호의 위상과 다른 위상을 갖는 제 2 변조 신호에 기초하여 전하들을 집적하도록 구성되고, 그리고
    상기 제 2 포토 트랜지스터는 상기 제 1 집적 주기 동안 상기 제 2 변조 신호에 기초하여 전하들을 집적하고 그리고 상기 제 2 집적 주기 동안 상기 제 1 변조 신호에 기초하여 전하들을 집적하도록 구성되는 깊이 센서.
  16. 제 14 항에 있어서,
    상기 픽셀은:
    상기 제 1 플로팅 확산 영역에 연결된 제 1 리셋 트랜지스터와 제 1 소스 팔로워 트랜지스터, 그리고 상기 제 1 소스 팔로워 트랜지스터에 연결된 제 1 선택 트랜지스터를 포함하는 제 1 독출 회로; 및
    상기 제 2 플로팅 확산 영역에 연결된 제 2 리셋 트랜지스터와 제 2 소스 팔로워 트랜지스터, 그리고 상기 제 2 소스 팔로워 트랜지스터에 연결된 제 2 선택 트랜지스터를 포함하는 제 2 독출 회로를 더 포함하는 깊이 센서.
  17. 제 14 항에 있어서,
    상기 제 1 플로팅 확산 영역과 상기 제 2 플로팅 확산 영역은 서로 전기적으로 연결된 깊이 센서.
  18. 제 17 항에 있어서,
    상기 픽셀은 상기 제 1 및 제 2 플로팅 확산 영역들에 연결된 리셋 트랜지스터와 소스 팔로워 트랜지스터 그리고 상기 소스 팔로워 트랜지스터에 연결된 선택 트랜지스터를 포함하는 독출 회로를 더 포함하는 깊이 센서.
  19. 제 14 항에 있어서,
    상기 깊이 센서는 상기 픽셀인 제 1 픽셀에 인접한 제 2 픽셀을 더 포함하고, 상기 제 2 픽셀은:
    제 3 포토 트랜지스터;
    상기 제 3 포토 트랜지스터에 연결된 제 4 전송 트랜지스터;
    상기 제 4 전송 트랜지스터에 연결된 제 3 플로팅 확산 영역;
    제 4 포토 트랜지스터;
    상기 제 4 포토 트랜지스터에 연결된 제 5 전송 트랜지스터;
    상기 제 5 전송 트랜지스터에 연결된 제 2 스토리지 소자;
    상기 제 2 스토리지 소자에 연결된 제 6 전송 트랜지스터; 및
    상기 제 6 전송 트랜지스터에 연결된 제 4 플로팅 확산 영역을 포함하고, 그리고
    상 제 1 픽셀의 상기 제 2 플로팅 확산 영역과 상기 제 2 픽셀의 상기 제 3 플로팅 확산 영역은 서로 전기적으로 연결된 깊이 센서.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 픽셀들의 상기 제 2 및 제 3 플로팅 확산 영역들에 연결된 리셋 트랜지스터와 소스 팔로워 트랜지스터 그리고 상기 소스 팔로워 트랜지스터에 연결된 선택 트랜지스터를 포함하는 독출 회로를 더 포함하는 깊이 센서.
KR1020190070043A 2019-06-13 2019-06-13 하이브리드 픽셀을 포함하는 깊이 센서 KR20200143559A (ko)

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