KR20200133061A - 송수신 시스템 - Google Patents

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Abstract

송수신 시스템들이 제공된다. 상기 송수신 시스템들 중 하나는 제1 구동신호 출력부와 제2 구동신호 출력부를 포함하는 송신기, 제1 센싱신호 입력부와 제2 센싱신호 입력부를 포함하는 수신기, 각각 상기 제1 구동신호 출력부와 상기 제1 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제1 입출력 배선과 제2 입출력 배선을 포함하는 제1 채널, 각각 상기 제2 구동신호 출력부와 상기 제2 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제3 입출력 배선과 제4 입출력 배선을 포함하는 제2 채널, 및 상기 제2 입출력 배선에 전기적으로 연결되는 제1 전극 및 상기 제3 입출력 배선에 전기적으로 연결되는 제2 전극을 포함하는 제1 보상 커패시터를 포함한다.

Description

송수신 시스템{Transceiver system}
본 발명은 송수신 시스템에 관한 것으로, 보다 상세하게는 송수신 시스템의 인접한 채널간 노이즈 영향을 감소하는 기술에 관한 것이다.
표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display, LCD), 유기발광 표시장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시장치가 사용되고 있다.
일반적으로, 표시장치는 영상을 표시하는 디스플레이 유닛, 상기 디스플레이 유닛을 제어하기 위한 컨트롤러 송수신기, 및 상기 디스플레이 유닛의 하부에 배치되어 상기 디스플레이 유닛으로 광을 제공하는 백라이트 어셈블리를 포함한다. 여기서, 상기 디스플레이 유닛은 상기 컨트롤러 송수신기에 의해 제어되는 패널 구동부 및 상기 패널 구동부에 의해 제어되어 영상을 표시하는 표시패널을 포함한다.
상기 컨트롤러 송수신기는 타이밍 컨트롤러 및 메모리를 포함할 수 있다. 상기 타이밍 컨트롤러는 외부의 영상보드로부터 현 프레임의 영상 데이터를 인가받고 상기 메모리로 전송한다. 상기 메모리는 이미 저장된 이전 프레임의 영상 데이터를 상기 타이밍 컨트롤러로 전송하고, 상기 타이밍 컨트롤러로부터 인가된 상기 현 프레임의 영상 데이터를 저장한다. 상기 타이밍 컨트롤러는 상기 영상보드로부터 인가된 상기 현 프레임의 영상 데이터와 상기 메모리로부터 인가된 상기 이전 프레임의 영상 데이터를 이용하여, 상기 디스플레이 유닛을 구동하기 위한 구동 영상 데이터를 출력한다.
한편, 상기 타이밍 컨트롤러는 상기 현 프레임의 영상 데이터를 지정된 비트 단위로 상기 메모리로 전송될 수 있고, 상기 메모리는 상기 이전 프레임의 영상 데이터를 상기 지정된 비트 단위로 상기 메모리로 전송될 수 있다. 이와 같이, 상기 타이밍 컨트롤러와 상기 메모리 사이에서 상기 지정된 비트 단위로 신호들을 주고받을 때, 다량의 EMI(electromagnetic interference)가 발생될 수 있다. 이러한 다량의 EMI는 타이밍 컨트롤러와 메모리 사이를 연결하는 배선에 영향을 줄 수 있다.
본 발명이 해결하려는 과제는, 타이밍 컨트롤러와 메모리 사이에서 신호가 전송될 때 발생되는 EMI에 의한 영향이 감소된 컨트롤러 송수신 시스템을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 송수신 시스템은, 제1 구동신호 출력부와 제2 구동신호 출력부를 포함하는 송신기, 제1 센싱신호 입력부와 제2 센싱신호 입력부를 포함하는 수신기, 각각 상기 제1 구동신호 출력부와 상기 제1 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제1 입출력 배선과 제2 입출력 배선을 포함하는 제1 채널, 각각 상기 제2 구동신호 출력부와 상기 제2 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제3 입출력 배선과 제4 입출력 배선을 포함하는 제2 채널, 및 상기 제2 입출력 배선에 전기적으로 연결되는 제1 전극 및 상기 제3 입출력 배선에 전기적으로 연결되는 제2 전극을 포함하는 제1 보상 커패시터를 포함한다.
상기 제1 채널 및 상기 제2 채널은 각각 차동 신호 방식으로 전압 신호를 공급할 수 있다.
상기 제2 입출력 배선이 공급하는 신호와 상기 제3 입출력 배선이 공급하는 신호의 위상차는 180°일 수 있다.
상기 제1 입출력 배선, 상기 제2 입출력 배선, 상기 제3 입출력 배선 및 상기 제4 입출력 배선은 일방향으로 차례로 배열될 수 있다.
상기 송신기는 타이밍 컨트롤러이고, 상기 수신기는 메모리일 수 있다.
상기 타이밍 컨트롤러 및 상기 메모리는 표시장치에 탑재될 수 있다.
상기 각 채널에서 전송되는 상기 신호는 보상 데이터 신호일 수 있다.
상기 송수신 시스템은, 상기 타이밍 컨트롤러와 상기 메모리를 연결하는 클럭 배선 및 보조 배선을 더 포함하되, 상기 클럭 배선과 상기 보조 배선은 단일 종단 신호 방식으로 신호를 공급할 수 있다.
상기 송수신 시스템은, 상기 제2 입출력 배선에 전기적으로 연결되는 제3 전극 및 상기 제3 입출력 배선에 전기적으로 연결되는 제4 전극을 포함하는 제2 보상 커패시터를 더 포함하되, 상기 제2 보상 커패시터는 상기 제1 보상 커패시터와 이격 배치될 수 있다.
상기 제1 보상 커패시터와 상기 제2 보상 커패시터의 간격은 20mm 내지 40mm일 수 있다.
상기 제1 센싱신호 입력부는, 상기 제1 입출력 배선과 연결된 제1 입력단자, 상기 제2 입출력 배선과 연결된 제2 입력단자, 및 상기 제1 입력단자와 상기 제2 입력단자를 전기적으로 연결하는 제1 입력저항을 포함할 수 있다.
상기 제2 센싱신호 입력부는, 상기 제3 입출력 배선과 연결된 제3 입력단자, 상기 제4 입출력 배선과 연결된 제4 입력단자, 및 상기 제1 입력단자와 상기 제2 입력단자를 전기적으로 연결하는 제2 입력저항을 포함하되, 상기 제2 보상 커패시터의 상기 제3 전극은 상기 제1 센싱신호 입력부의 상기 제2 입력단자와 직접 연결되고, 상기 제2 보상 커패시터의 상기 제4 전극은 상기 제2 센싱신호 입력부의 상기 제3 입력단자와 직접 연결될 수 있다.
상기 제1 보상 커패시터는 200fF 내지 400fF의 커패시턴스를 가질 수 있다.
상기 제1 보상 커패시터는 상기 제3 입출력 배선으로부터 상기 제2 입출력 배선에 인가되는 전기적 또는 자기적 영향을 감쇄하는 기능을 수행할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 송수신 시스템은, 표시장치에 탑재되며, 송신기와 수신기가 복수의 채널들로 연결된 병렬 링크 시스템으로서, 상기 복수의 채널들 중 인접한 채널을 전기적으로 커플링시키는 적어도 하나의 보상 커패시터를 포함하되, 상기 송신기와 상기 수신기는 차동 신호 방식으로 신호를 송수신한다.
상기 각 채널은 p형 전압 신호를 공급하는 제1 입출력 배선과 n형 전압 신호를 공급하는 제2 입출력 배선을 쌍(pair)으로 각각 포함하고, 상기 각 보상 커패시터는 상기 복수의 채널들 중 일 채널의 상기 제1 입출력 배선과 상기 일 채널과 인접한 채널의 제2 입출력 배선을 전기적으로 커플링시킬 수 있다.
상기 보상 커패시터는 복수개가 구비되고, 상기 각 보상 커패시터는 동일한 간격으로 배치될 수 있다.
상기 차동 신호 방식은 LVDS(low voltage differential signaling) 방식일 수 있다.
상기 복수의 채널들 중 차동 신호 방식으로 신호를 전송하는 채널의 개수는 3개 또는 4개일 수 있다.
상기 인접한 채널들 사이에 상호 용량성(capacitive) 커플링 및 유도성(inductive) 커플링 될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 차동 신호 방식의 회로가 포함된 송수신 시스템에서, EMI에 의한 영향을 감소시킬 수 있다.
또한, 송수신 시스템 내 데이터 수신에서 발생하는 잡음 및 라인간 스큐(skew) 문제를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 송수신 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 일 실시예에 따른 송수신 시스템이 탑재된 유기발광 표시장치를 개략적으로 도시한 사시도이다.
도 3은 도 2의 유기발광 표시장치의 블록도이다.
도 4는 일 실시예에 따른 송수신 시스템을 개략적으로 도시한 사시도이다.
도 5는 일 실시예에 따른 송수신 시스템의 일 채널을 나타낸 회로도 이다.
도 6은 일 실시예에 따른 송수신 시스템에서 여러 보상 데이터 채널들을 나타낸 회로도이다.
도 7은 다른 실시예에 따른 송수신 시스템의 일부를 나타낸 회로도이다.
도 8은 비교예로서 송수신 시스템의 일부를 나타낸 회로도이다.
도 9는 도 8의 제2 입출력 배선에서 시간당 흐르는 전압 신호를 도시한 그래프이다.
도 10은 도 7의 제2 입출력 배선에서 시간당 흐르는 전압 신호를 도시한 그래프이다.
도 11은 일부 노드에서 도 7의 회로도와 도 8의 회로도에 흐르는 전압 신호를 비교하기 위한 그래프이다.
도 12는 또 다른 실시예에 따른 송수신 시스템의 일부를 나타낸 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 송수신 시스템을 설명하기 위한 개략적인 블록도이다.
도 1을 참조하면, 송수신 시스템은 송신기(20), 수신기(40) 및 송신기(20)와 수신기(40)를 연결하는 연결회로(30)를 포함한다.
일 실시예로, 송신기(20)와 수신기(40)는 하나의 제품에서 송수신 시스템을 구성할 수 있다. 송신기(20)와 수신기(40)는 독립된 제품일 수도 있다. 송신기(20)는 출력된 디지털 신호를 연결회로(30)에 포함된 복수의 채널을 이용하여 수신기(40)로 전송할 수 있다. 즉, 연결회로(30)는 송신기(20)와 수신기(40)를 복수의 채널로 연결한다. 이에 대한 구체적인 설명은 후술하도록 한다.
예를 들어, 송수신 시스템은 메모리 시스템일 수 있으며, 이때 복수의 채널은 메모리 버스(memory bus)이고, 송신기(20)와 수신기(40)는 타이밍 컨트롤러(200, 도 4 참조) 측 또는 메모리(400, 도 4 참조) 측 송신기(20)와 수신기(40)일 수 있다. 이때, 메모리(400)는 LCD(liquid crystal display)나 OLED(organic light emitting display)같은 디스플레이 장치의 프레임 메모리(frame memory)일 수 있다. 프레임 메모리는 디스플레이 장치에서 프레임 버퍼(frame buffer)로 사용되며, 특정 프레임에 대한 화소 데이터(pixel data)를 저장할 수 있다.
일 실시예로, 송수신 시스템은 표시장치에 탑재될 수 있다. 이하에서는 상기, 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다. 다만, 이에 제한되지 않고 발명의 사상을 변경하지 않는 한 액정 표시장치이나, 전계 방출 표시장치이나, 전기영동장치와 같은 다른 표시장치에도 적용될 수 있다.
다만, 본 실시예의 송수신 시스템은 반드시 표시장치에만 적용될 수 있는 것은 아니며, 송신기(20)와 수신기(40)가 복수의 채널로 연결된 병렬 링크 시스템이라면 어느 다른 분야에든 적용될 수 있다.
일 실시예로, 송신기(20)로부터 수신기(40)로 전송되는 신호는 차동 신호일 수 있다. 송신기(20)로부터 수신기(40)로 전송되는 신호가 차동 신호이면 수신기(40)는 송신기(20)로부터 전송된 한쌍의 전송 신호들을 입력받고, 한쌍의 전송 신호들의 전압 차를 감지하여 수신 신호를 복원하는 차동 입력 모드 및 유사-차동 입력 모드 중 어느 하나로 동작한다.
수신기(40)에 연결되는 송신기(20)의 신호 전송 모드에 따라서 수신기(40)의 동작 모드가 설정된다. 예컨대, 송신기(20)가 DDR3(double data rate three synchronous DRAM)와 같은 유사-차동 전송 모드로 동작할 때 수신기(40)는 차동 모드로 설정되어서 유사-차동 모드로 동작한다. 송신기(20)가 LPDDR2(low power double data rate synchronous DRAM), LVDS(low voltage differential signaling), S-ATA(serial advanced technology attachment), MiPi(Mobile Industry Processor Interface)와 같은 차동 전송 모드로 동작할 때 수신기(40)는 차동 모드로 설정된다.
이하에서는 송신기(20)의 신호 전송 모드는 LVDS(low voltage differential signaling)와 같은 차동 전송 모드임을 예로서 설명한다. 다만, 발명의 사상을 벗어나지 않는 범위에서 다른 차동 전송 모드가 적용될 수도 있다.
도 2는 일 실시예에 따른 송수신 시스템이 탑재된 유기발광 표시장치를 개략적으로 도시한 사시도이다. 도 3은 도 2의 유기발광 표시장치의 블록도이다. 도 4는 일 실시예에 따른 송수신 시스템을 개략적으로 도시한 사시도이다.
도 2 내지 도 4를 참조하면, 유기발광 표시장치는 표시패널(110), 게이트 구동부(120), 데이터 구동부(130), 연성필름(140), 소스 인쇄회로보드(Source Printed Circuit Board, S-PCB)(150), 연결부(160), 제어 인쇄회로보드(Control Printed Circuit Board, C-PCB)(170), 타이밍 컨트롤러(Timing Controller, TCON)(200), 및 메모리(400)를 포함한다.
표시패널(110)은 하부 기판(111)과 상부 기판(112)을 포함한다. 하부 기판(111)은 플라스틱 또는 유리로 이루어진 박막 트랜지스터 기판일 수 있다. 상부 기판(112)은 플라스틱 필름, 유리 기판, 또는 보호 필름으로 이루어진 봉지 기판일 수 있다.
하부 기판(111)은 표시 영역과 표시 영역의 주변에 마련된 비표시 영역을 포함한다. 표시 영역은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 하부 기판(111)에는 게이트 라인들(GL1~GLp, p는 2 이상의 양의 정수), 데이터 라인들(DL1~DLq, q는 2 이상의 양의 정수) 및 센싱 라인들(SL1~SLq)이 배치된다. 데이터 라인들(DL1~DLq)과 센싱 라인들(SL1~SLq)은 서로 평행하게 배치될 수 있다. 데이터 라인들(DL1~DLq) 및 센싱 라인들(SL1~SLq)은 게이트 라인들(GL1~GLp)과 교차하도록 배치될 수 있다.
화소(P)들 각각은 유기 발광 다이오드(organic light emitting diode, OLED) 및 화소 구동부(미도시)를 포함한다. 도 3에서는 설명의 편의를 위해 제j(j는 1≤j≤q을 만족하는 양의 정수) 데이터 라인(DLj), 제j 센싱 라인(SLj), 및 제k(k는 1≤k≤p을 만족하는 양의 정수) 게이트 라인(GLk) 에 접속된 화소(P)만을 도시하였다.
게이트 구동부(120)는 타이밍 컨트롤러(200)로부터 게이트 구동부 제어 신호(GCS)를 입력받는다. 게이트 구동부(120)는 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호들을 게이트 라인들(GL1~GLp)에 공급한다. 게이트 신호들은 스캔 신호 및 센싱 신호를 포함한다. 게이트 구동부(120)는 표시패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다.
데이터 구동부(130)는 타이밍 컨트롤러(200)로부터 보상 디지털 비디오 데이터(CDATA)와 데이터 구동부 제어 신호(DCS)를 입력받는다. 보상 디지털 비디오 데이터(CDATA)는 디지털 비디오 데이터(DATA)에 구동 트랜지스터의 문턱 전압을 보상하는 외부 보상 및 유기 발광 다이오드(OLED)의 열화 정도를 보상하는 잔상 보상을 수행하여 보정된 디지털 비디오 데이터이다. 데이터 구동부(130)는 데이터 구동부 제어 신호(DCS)에 따라 보상 디지털 비디오 데이터(CDATA)를 아날로그 데이터 전압으로 변환하여 데이터 라인들(DL1~DLq)에 공급한다. 게이트 구동부(120)에서 공급하는 스캔 신호들에 의해 데이터 전압들이 공급될 화소(P)들이 선택된다. 선택된 화소(P)들은 데이터 전압들을 공급받아 소정의 밝기로 발광한다.
데이터 구동부(130)는 센싱 라인들(SL1~SLq)로부터 센싱 전압 또는 센싱 전류를 공급받는다. 데이터 구동부(130)는 센싱 전압 또는 센싱 전류를 이용하여 각각의 화소(P)들의 구동 트랜지스터의 문턱 전압 및 유기 발광 다이오드(OLED)의 열화 정도에 관한 정보를 포함하는 센싱 데이터(SEN)를 생성한다. 데이터 구동부(130)는 센싱 데이터(SEN)를 타이밍 컨트롤러(200)로 공급한다.
데이터 구동부(130)는 복수의 소스 드라이버 IC(Source Driver Integrated Circuit, SDIC)(131)들을 포함한다. 소스 드라이버 IC(131)들 각각은 연성필름(140)들 각각에 실장된다. 연성필름(140)들 각각은 이방성 도전 필름(Anisotropic Conductive Film, ACF)을 이용하여 TAB(Tape Automated Bonding) 방식으로 하부 기판(111) 상에 마련된 패드들 상에 부착될 수 있다. 패드들은 데이터 라인들(DL1~DLq)과 연결되어 있어, 소스 드라이버 IC(131)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다.
연성필름(140)들 각각은 칩 온 필름(Chip On Film, COF) 방식 또는 칩 온 플라스틱(chip on plastic, COP) 방식으로 마련될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 연성필름(140)들 각각은 휘어지거나 구부러질 수 있다. 연성필름(140)들 각각은 표시패널(110)의 하부 기판(111)과 소스 인쇄회로보드(150)에 부착될 수 있다.
소스 인쇄회로보드(150)는 연성필름(140)들에 부착될 수 있다. 소스 인쇄회로보드(150)는 메모리(400)를 실장할 수 있다. 소스 인쇄회로보드(150)는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다. 소스 인쇄회로보드(150)는 연결부(160)를 통해 제어 인쇄회로보드(170)와 연결된다.
연결부(160)는 소스 인쇄회로보드(150)와 제어 인쇄회로보드(170)를 연결한다. 연결부(160)는 케이블 또는 다수의 핀을 갖는 커넥터 등으로 구현될 수 있다. 연결부(160)에 타이밍 컨트롤러(200)와 메모리(400)를 연결하는 복수의 채널들이 실장될 수 있다.
제어 인쇄회로보드(170)는 복수의 구동 칩들을 실장할 수 있다. 제어 인쇄회로보드(170)는 타이밍 컨트롤러(200)를 실장할 수 있다. 제어 인쇄회로보드(170)는 연결부(160)에 의해 소스 인쇄회로보드(150)와 연결된다.
타이밍 컨트롤러(200)는 외부의 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호(TS)들을 입력받는다. 외부의 호스트 시스템은 네비게이션 시스템, 셋톱박스, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 방송 수신기, 폰 시스템(Phone system) 등으로 구현될 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력된 영상의 디지털 비디오 데이터(DATA)를 표시패널(110)에 표시하기에 적합한 포맷으로 변환한다.
타이밍 신호(TS)들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), 도트 클럭(dot clock) 등을 포함할 수 있다. 수직 동기 신호는 1 프레임 기간을 정의하는 신호이다. 수평 동기 신호는 표시패널(110)의 1 수평 라인의 화소(P)들에 데이터 전압들을 공급하는 데 필요한 1 수평 기간을 정의하는 신호이다. 데이터 인에이블 신호는 유효한 데이터가 입력되는 기간을 정의하는 신호이다. 도트 클럭은 소정의 짧은 주기로 반복되는 신호이다.
타이밍 컨트롤러(200)는 게이트 구동부(120)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위해, 타이밍 신호(TS)들에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성한다. 타이밍 컨트롤러(200)는 게이트 구동부(120)에 게이트 구동부 제어 신호(GCS)를 출력하고, 데이터 구동부(130)에 데이터 구동부 제어 신호(DCS)를 출력한다.
타이밍 컨트롤러(200)는 데이터 구동부(130)로부터 센싱 데이터(SEN)를 입력받는다. 타이밍 컨트롤러(200)는 센싱 데이터(SEN)를 이용하여 외부 보상 및 잔상 보상을 수행할 수 있는 보상 데이터(DATA_COMP)를 생성한다. 타이밍 컨트롤러는 보상 데이터(DATA_COMP)를 이용하여 외부 보상 및 잔상 보상을 수행한다. 타이밍 컨트롤러(200)는 외부 보상 및 잔상 보상을 완료한 보상 디지털 비디오 데이터(CDATA)를 데이터 구동부(130)로 공급한다. 타이밍 컨트롤러(200)는 보상 데이터(DATA_COMP)를 출력한다. 출력된 보상 데이터(DATA_COMP)는 메모리(400)에 저장된다.
일 실시예로, 유기발광 표시장치는 타이밍 컨트롤러(200)가 생성한 보상 데이터(DATA_COMP)를 메모리(400)에 저전위 차동 신호(LVDS, low voltage differential signal)방식으로 공급할 수 있다.
LVDS 방식은 2개의 입력 전압이 동시에 입력된다. 2개의 입력 전압들 간의 전압 차이에 따라 정보가 전달되는 인터페이스이다. LVDS 방식은 고속 차동 신호(High-Speed Differential Signal)로 1-쌍의 전송 선로 당 정해진 단위 유닛의 대역폭(bandwidth)을 갖고, 전송 선로가 병렬로 추가될 수 있다. 예를 들어, 상기 단위 유닛은 약 0.90Gbps 내지 약 6.00Gbps 비트 레이트를 가질 수 있다. 다만, 본 실시예의 단위 유닛은 상술한 비트 레이트에 제한되는 것은 아니다.
LVDS 방식은 임의의 단위 시구간(1ui, unit interval)에 어느 하나의 입력 전압이 제1 로직 레벨(LL1, 도 5 참조)을 갖고, 나머지 하나의 입력 전압이 제2 로직 레벨(LL2, 도 5 참조)을 갖는다.
일 실시예로, 제1 로직 레벨(LL1)과 제2 로직 레벨(LL2)의 진폭의 절대 값 크기는 동일하나 부호가 서로 다른 신호일 수 있다. 예를 들어, 제1 로직 레벨(LL1)은 p형 신호이고, 제2 로직 레벨(LL2)은 n형 신호일 수 있다.
LVDS 방식을 적용하는 경우 신호를 출력하는 타이밍 컨트롤러(200)의 일 구동신호 출력부(TX, 도 5 참조)와 신호를 공급받는 메모리(400)의 일 센싱신호 입력부(RX, 도 5 참조) 사이는 적어도 2개의 라인으로 연결된다.
송수신 시스템은 타이밍 컨트롤러(200)와 메모리(400) 사이에 클럭(CLK)을 전송하는 배선들(300)을 더 포함할 수 있다.
타이밍 컨트롤러(200)는 메모리(400)로 타이밍 컨트롤러(200) 내에서 생성한 클럭(CLK)과 외부의 호스트 시스템에서 입력된 명령은 단일 종단 신호 방식(single-ended)으로 공급되거나 차동 신호 방식으로 공급할 수 있다.
클럭(CLK)은 외부의 호스트 시스템에서 공급받은 도트 클럭이 될 수도 있고, 도트 클럭과 별도로 타이밍 컨트롤러 내부에서 자체적으로 생성한 VCO 클럭이 될 수도 있다. 명령은 클럭에 의해 일정 시간마다 보상 데이터(DATA_COMP)를 메모리(400)에 업데이트 시키는 명령과 외부의 호스트 시스템에서 필요에 의해 보상 데이터(DATA_COMP)를 메모리(400)에 저장하라고 내리는 명령을 포함한다.
LVDS 방식을 이용하는 경우, 쌍(pair)을 이루는 배선들(300)로 연결된 일 구동신호 출력부(TX)와 일 센싱신호 입력부(RX)는 동일한 입출력 구조를 가지게 된다. 이에 따라, LVDS 방식을 이용하는 경우 타이밍 컨트롤러(200)와 메모리(400) 사이의 양 방향 통신이 가능하다.
LVDS 방식을 사용하여 신호를 전송하고 전송받는 경우, 단일 종단 신호 방식(single-ended)을 사용하여 신호를 전송하는 경우보다 외부의 노이즈에 의한 방해가 감소한다. LVDS 방식을 적용하는 경우 장거리의 신호 전송이 보다 용이하다. 예컨대, LVDS 방식을 적용하는 경우 구동신호 출력부(TX)에서 센싱신호 입력부(RX)까지의 연결선 또는 케이블의 길이는 10cm 이상 10m 이하까지 증가할 수 있다. 이는 단일 종단 신호 방식을 사용하는 경우의 40 mm 이상 60 mm 이하보다 크게 증가한 길이이다.
상술한 것과 같이, 타이밍 컨트롤러(200)와 메모리(400) 사이에 LVDS 방식을 적용하는 경우, 타이밍 컨트롤러(200)와 메모리(400) 사이의 공통 노이즈에 의한 문제를 방지할 수 있다. 또한, 타이밍 컨트롤러(200)와 메모리(400) 사이에 LVDS 방식을 적용하는 경우, 타이밍 컨트롤러(200)와 메모리(400) 사이의 거리를 증가시킬 수 있다. 이에 따라, 타이밍 컨트롤러(200)와 메모리(400)의 배치를 보다 자유롭게 할 수 있다.
타이밍 컨트롤러(200)는 카운터(210), 호스트 컨트롤러(220), 및 제1 입출력부(230)를 포함한다.
카운터(210)는 타이밍 컨트롤러(200) 내부에서 자체적으로 생성하는 클럭(CLK)을 생성한다. 클럭(CLK)을 생성하기 위해 카운터(210)는 액정 또는 수정으로 이루어진 발진기(Oscillator)를 내장할 수 있다. 클럭(CLK)의 일 예로 VCO 클럭이 있다. VCO 클럭은 외부의 호스트 시스템의 구동 또는 명령과 관계없이, 타이밍 컨트롤러(200) 자체적으로 출력 타이밍을 결정하는 기준이 되는 신호이다. 일 예로, VCO 클럭이 소정의 카운팅 횟수를 넘어가는 경우, 카운터(210)는 메모리(400)에 저장된 보상 데이터(DATA_COMP)를 갱신하기 위해 보상 데이터(DATA_COMP)를 출력한다.
호스트 컨트롤러(220)는 클럭(CLK), 외부의 호스트 시스템에서 입력된 명령(CMD, 미도시), 및 보상 데이터(DATA_COMP)를 LVDS 방식으로 출력 가능하도록 정렬한다. 즉, 호스트 컨트롤러(220)는 LVDS 방식을 이용한다.
상기 명령은 보도(broadcast), 보도 응답(broadcast-response), 읽기(read), 및 쓰기(write)의 4가지 종류가 있다. 보도는 메모리(400)의 응답을 요구하지 않고 타이밍 컨트롤러(200)가 메모리(400)에 전달하는 명령이다. 보도응답은 타이밍 컨트롤러(200)가 메모리(400)에 명령을 전달한 후, 메모리(400)로부터 그에 대한 응답을 받는 명령이다. 읽기는 타이밍 컨트롤러(200)가 메모리(400)에 명령을 전달한 후, 메모리(400)로부터 그에 대한 응답을 받고, 메모리(400)에 저장된 보상 데이터(DATA_COMP)를 타이밍 컨트롤러(200)로 전달받는 명령이다. 쓰기는 타이밍 컨트롤러(200)가 메모리(400)에 명령을 전달한 후, 메모리(400)로부터 그에 대한 응답을 받고, 메모리(400)로 새로운 보상 데이터(DATA_COMP)를 갱신하는 명령이다. 또한, 명령은 메모리(400)에 저장된 보상 데이터(DATA_COMP)를 초기화하도록 지시하는 신호인 리셋 신호(RESET, 미도시)를 포함할 수 있다.
일 실시예로, 제1 입출력부(230)는 LVDS 방식으로 클럭(CLK), 명령, 및 보상 데이터(DATA_COMP)를 출력할 수 있다. 몇몇 다른 실시예에서, 제1 입출력부(230)는 클럭(CLK)을 단일 종단 신호 방식으로 출력할 수도 있다.
제1 입출력부(230)에서 클럭(CLK)을 출력하는 논리 회로는 신호를 출력만 할 수 있도록 구현된다. 이에 따라, 클럭(CLK)은 제1 입출력부(230)에서 출력만 되며, 제1 입출력부(230)로 입력되지는 않는다.
제1 입출력부(230)에서 명령 및 보상 데이터(DATA_COMP)를 출력하는 논리 회로는 신호의 입력 및 출력이 모두 가능하도록 구현된다. 이에 따라, 명령 및 보상 데이터(DATA_COMP)는 제1 입출력부(230)에서 출력될 수도 있고, 입력될 수도 있다.
제1 입출력부(230)에서 보상 데이터(DATA_COMP)의 입력 및 출력은 복수의 논리 회로 쌍들을 이용하여 수행된다. 보상 데이터(DATA_COMP)의 용량이 큰 경우, 복수의 논리 회로 쌍들을 이용하여 동시에 보상 데이터(DATA_COMP)를 입력 및 출력할 수 있다.
선택적으로, 제1 입출력부(230)는 필요할 때 리셋 신호(RESET)를 포함한 명령을 출력할 수 있다.
메모리(400)는 제2 입출력부(410), 분류부(420), 단기 저장부(430), 및 장기 저장부(440)를 포함한다. 메모리(400)는 비휘발성이다. 메모리(400)는 임베디드 멀티미디어 카드(embedded Multimedia Card, eMMC)로 구현될 수 있다.
일 실시예로, 제2 입출력부(410)는 LVDS 방식으로 클럭(CLK), 명령(CMD, 미도시), 및 보상 데이터(DATA_COMP)를 입력 받을 수 있다. 제2 입출력부(410)는 클럭(CLK)을 단일 종단 신호 방식으로 입력 받을 수도 있다.
제2 입출력부(410)에서 클럭(CLK)을 출력하는 논리 회로는 신호를 입력만 받을 수 있도록 구현된다. 이에 따라, 클럭(CLK)은 제2 입출력부(410)에서 입력만 되며, 제2 입출력부(410)에서 출력되지는 않는다.
제2 입출력부(410)에서 명령 및 보상 데이터(DATA_COMP)를 입력받는 논리 회로는 신호의 입력 및 출력이 모두 가능하도록 구현된다. 이에 따라, 명령 및 보상 데이터(DATA_COMP)는 제2 입출력부(410)에서 출력될 수도 있고, 입력될 수도 있다.
제2 입출력부(410)에서 보상 데이터(DATA_COMP)의 입력 및 출력은 복수의 논리 회로 쌍들을 이용하여 수행된다. 보상 데이터(DATA_COMP)의 용량이 큰 경우, 복수의 논리 회로 쌍들을 이용하여 동시에 보상 데이터(DATA_COMP)를 입력 및 출력할 수 있다.
선택적으로, 제2 입출력부(410)는 필요할 때 리셋(RESET) 신호를 포함한 명령을 입력받을 수 있다. 메모리(400)는 리셋(RESET) 신호를 포함한 명령을 입력받는 경우 저장된 보상 데이터(DATA_COMP)를 초기화시킨다.
일 실시예로, 제2 입출력부(410)는 제1 입출력부(230)으로부터 보조 신호(AUX)를 입력받을 수 있다. 제2 입출력부(410)는 보조 신호(AUX) 채널을 이용하여 다양한 제어신호를 입력받을 수 있다. 일 실시예로, 제2 입출력부(410)는 클럭(CLK)을 단일 종단 신호 방식으로 입력 받을 수 있다. 제2 입출력부(410)는 LVDS 방식으로 보조 신호(AUX)를 입력받을 수도 있다.
분류부(420)는 제2 입출력부(410)에서 입력받은 클럭(CLK), 명령, 및 보상 데이터(DATA_COMP)를 종류 별로 분류한다.
분류부(420)는 명령 중 타이밍 컨트롤러(200)에 응답이 필요한 명령을 분류한다. 분류부(420)는 응답이 필요한 명령에 응답하기 위한 응답 신호(RSP)를 생성한다. 분류부(420)는 생성한 응답 신호를 제2 입출력부(410)로 전달한다.
분류부(420)는 입력받은 보상 데이터(DATA_COMP)를 단기 저장부(430)로 전달할 수 있다. 분류부(420)는 단기 저장부(430)에 저장되어 있는 보상 데이터(DATA_COMP)를 제2 입출력부(410)로 전달할 수 있다.
단기 저장부(430)는 분류부(420)에서 전달된 보상 데이터(DATA_COMP)를 입력받는다. 단기 저장부(430)는 보상 데이터(DATA_COMP)를 장기 저장부(440)로 전달할 수 있다. 단기 저장부(430)는 저장하고 있는 보상 데이터(DATA_COMP)를 분류부(420)로 전달할 수 있다. 단기 저장부(430)는 필요에 따라 장기 저장부(440)에 저장된 보상 데이터(DATA_COMP)를 로드하여 분류부(420)로 전달할 수 있다.
장기 저장부(440)는 단기 저장부(430)에서 전달된 보상 데이터(DATA_COMP)를 입력받는다. 장기 저장부(440)는 단기 저장부(430)로 저장된 보상 데이터(DATA_COMP)를 전달할 수 있다. 장기 저장부(440)는 비휘발성 메모리로 구현할 수 있다.
타이밍 컨트롤러(200)와 메모리(400) 사이의 연결 배선들(300)의 길이를 제1 거리(D1)로 설정할 수 있다. 일 실시예로, 제1 거리(D1)는 10 cm 이상 10m 이하일 수 있다.
이하, 도 5 및 도 6을 결부하여 타이밍 컨트롤러(200)의 제1 입출력부(230), 메모리(400)의 제2 입출력부(410), 연결회로(30)에 관하여 자세하게 설명한다.
도 5는 일 실시예에 따른 송수신 시스템의 일 채널을 나타낸 회로도 이다. 도 6은 일 실시예에 따른 송수신 시스템에서 여러 보상 데이터 채널들을 나타낸 회로도이다.
도 5를 참조하면, 송수신 시스템의 일 채널(CH)은 제1 입출력부(230)의 일 구동신호 출력부(TX)와 제2 입출력부(410)의 일 센싱신호 입력부(RX)를 연결하는 제1 입출력 배선(CL) 및 제2 입출력 배선(CLb)을 포함한다.
구동신호 출력부(TX)는 제1 입출력부(230)에 포함될 수 있다. 구동신호 출력부(TX)는 타이밍 컨트롤러(200)의 보상 데이터(DATA_COMP)를 출력하는 단자를 포함할 수 있다.
일 실시예로, 구동신호 출력부(TX)는 증폭기(amplifier)의 출력부의 형태로 구현될 수 있다. 구동신호 출력부(TX)는 PMOS 출력 증폭기와 NMOS 출력 증폭기의 기능을 수행할 수 있다. 예를 들어, 구동신호 출력부(TX)는 PMOS 출력 증폭기와 NMOS 출력 증폭기의 기능을 동시에 수행하는 하나의 증폭기 형태로 구현될 수 있다.
구동신호 출력부(TX)는 제1 출력단자(TX_out) 및 제2 출력단자(TX_outb)를 포함할 수 있다. 일 실시예로, 제1 출력단자(TX_out) 및 제2 출력단자(TX_outb)는 증폭기의 출력단자에 해당할 수 있다. 다만, 구동신호 출력부(TX)의 구현 형태는 상술한 것에 제한되지 않고, 제1 출력단자(TX_out)와 제2 출력단자(TX_outb)를 갖는 어떠한 형태로도 구현될 수 있다.
일 실시예로, 구동신호 출력부(TX)의 제1 출력단자(TX_out)에서 단위 시구간(1ui) 동안 제1 로직 레벨(LL1)을 갖는 구형파 신호를 출력할 수 있다. 구동신호 출력부(TX)의 제2 출력단자(TX_outb)에서 제1 출력단자(TX_out)와 동일한 단위 시구간(1ui)동안 제2 로직 레벨(LL2)을 갖는 구형파 신호를 출력할 수 있다.
이하에서, 제1 출력단자(TX_out)는 PMOS 증폭기의 출력단자로서, p형 신호를 출력하고 제2 출력단자(TX_outb)는 NMOS 증폭기의 출력단자로서, n형 신호를 출력하는 것을 예로서 설명한다. 예를 들어, 제1 출력단자(TX_out)는 p형 신호와 제2 출력단자(TX_outb)는 n형 신호는 진폭의 절대 값 크기는 동일하나 부호가 서로 다른 신호일 수 있다.
센싱신호 입력부(RX)는 제2 입출력부(410)에 포함될 수 있다. 센싱신호 입력부(RX)는 타이밍 컨트롤러(200)의 보상 데이터(DATA_COMP)를 입력하는 단자를 포함할 수 있다.
일 실시예로, 센싱신호 입력부(RX)는 증폭기(amplifier)의 입력부의 형태로 구현될 수 있다. 센싱신호 입력부(RX)는 PMOS 입력 증폭기와 NMOS 입력 증폭기의 기능을 수행할 수 있다. 예를 들어, 센싱신호 입력부(RX)는 PMOS 입력 증폭기와 NMOS 입력 증폭기의 기능을 동시에 수행하는 하나의 증폭기 형태로 구현될 수 있다.
센싱신호 입력부(RX)는 제1 입력단자(RX_in) 및 제2 입력단자(RX_inb)를 포함할 수 있다. 일 실시예로, 제1 입력단자(RX_in) 및 제2 입력단자(RX_inb)는 증폭기의 입력단자에 해당할 수 있다. 다만, 센싱신호 입력부(RX)의 구현 형태는 상술한 것에 제한되지 않고, 제1 입력단자(RX_in)와 제2 입력단자(RX_inb)를 갖는 어떠한 형태로도 구현될 수 있다.
일 실시예로, 센싱신호 입력부(RX)의 제1 입력단자(RX_in)는 구동신호 출력부(TX)의 제1 출력단자(TX_out)에서 출력된 신호를 전송받을 수 있다. 센싱신호 입력부(RX)의 제2 입력단자(RX_inb)는 구동신호 출력부(TX)의 제2 출력단자(TX_outb)에서 출력된 신호를 전송받을 수 있다.
몇몇 실시예에서, 센싱신호 입력부(RX)의 제1 입력단자(RX_in)는 구동신호 출력부(TX)의 제1 출력단자(TX_out)에서 출력된 신호와 전송 과정에서 생성된 노이즈(Cs, Ls)가 함께 전달될 수 있고, 센싱신호 입력부(RX)의 제2 입력단자(RX_inb)는 구동신호 출력부(TX)의 제2 출력단자(TX_outb)에서 출력된 신호와 전송 과정에서 생성된 노이즈(Cs, Ls)가 함께 전달될 수 있다. 상기 노이즈(Cs, Ls)에 대해서는 후술된다.
제1 입력단자(RX_in)와 제2 입력단자(RX_inb)는 적어도 하나의 입력저항(Rn1, Rn2)을 통해 전기적으로 연결될 수 있다. 예를 들어, 센싱신호 입력부(RX)는 제1 입력단자(RX_in)와 제2 입력단자(RX_inb) 사이에 배치된 제1 입력저항(Rn1)과 제2 입력저항(Rn2)을 포함할 수 있다. 제2 입출력부(410)는 입력저항(Rn1, Rn2)을 기준으로 입럭저항의 일 측에 제1 입력단자(RX_in)와 제2 입력단자(RX_inb)가 배치되고, 이에 대향하여 입력저항(Rn1, Rn2)의 타 측에 증폭기를 구성하는 증폭 회로가 배치되는 형태일 수 있다.
제1 입출력 배선(CL)과 제2 입출력 배선(CLb)은 연결회로(30)에 포함될 수 있다.
제1 입출력 배선(CL)은 구동신호 출력부(TX)의 제1 출력단자(TX_out)와 센싱신호 입력부(RX)의 제1 입력단자(RX_in)를 전기적으로 연결한다. 일 실시예로, 제1 입출력 배선(CL)은 구동신호 출력부(TX)의 제1 출력단자(TX_out)와 센싱신호 입력부(RX)의 제1 입력단자(RX_in)를 직접적으로 연결하는 배선의 형태로 구현될 수 있다.
마찬가지로, 제2 입출력 배선(CLb)은 구동신호 출력부(TX)의 제2 출력단자(TX_outb)와 센싱신호 입력부(RX)의 제2 입력단자(RX_inb)를 전기적으로 연결한다. 일 실시예로, 제2 입출력 배선(CLb)은 구동신호 출력부(TX)의 제2 출력단자(TX_outb)와 센싱신호 입력부(RX)의 제2 입력단자(RX_inb)를 직접적으로 연결하는 배선의 형태로 구현될 수 있다.
송수신 시스템의 일 구동신호 출력부(TX)는 몇몇 노이즈에 의해 공급전압이 변하더라도 안정된 듀티 사이클(duty cycle)과 180°의 위상차를 가지는 두 개의 신호를 출력할 수 있으며, 센싱신호 입력부(RX)에 공급전압이 변하더라도 항상 일정한 출력 전류와 공통 모드 전압을 유지하여 안정된 데이터가 전송될 수 있다.
구동신호 출력부(TX), 센싱신호 입력부(RX), 제1 입출력 배선(CL) 및 제2 입출력 배선(CLb)은 LVDS 방식에서 하나의 쌍(pair)을 이룰 수 있다. 본 명세서에서, 상기 쌍(pair)은 차동 신호 방식의 하나의 채널(CH) 내 p형 입출력 배선과 n형 입출력 배선을 함께 칭하는 의미로 사용된다.
하나의 쌍(pair)을 이루는 경우, 제1 입출력 배선(CL)과 제2 입출력 배선(CLb)에 동시에 제1 로직 레벨(LL1)의 신호와 제2 로직 레벨(LL2)의 신호가 전송된다.
제1 입출력 배선(CL)과 제2 입출력 배선(CLb)에 각각 제1 로직 레벨(LL1)의 신호와 제2 로직 레벨(LL2)의 신호가 전송되는 경우, 제1 입출력 배선(CL)과 제2 입출력 배선(CLb)은 각각 서로에게 전기적 및/또는 자기적 영향을 줄 수 있다. 일 실시예로, 제1 입출력 배선(CL)과 제2 입출력 배선(CLb)은 커플링이 이루어질 수 있다. 예를 들어, 제1 입출력 배선(CL)과 제2 입출력 배선(CLb) 사이에 자기 용량성 커플링(Cs, self-capacitive coupling) 및 자기 유도성 커플링(Ls, self-inductive coupling)가 형성될 수 있다.
제1 입출력 배선(CL)과 제2 입출력 배선(CLb)에는 각각 동시에 진폭이 같되, 위상만 다른 신호가 인가되므로, 상술한 자기 용량성 커플링(Cs) 및 자기 유도성 커플링(Ls)은 공통 노이즈로 작용할 수 있다. 따라서, 자기 용량성 커플링(Cs) 및 자기 유도성 커플링(Ls)은 눈 다이어그램(eye diagram)에서 눈의 크기를 키울 수 있다. 다시 말해, 자기 용량성 커플링(Cs) 및 자기 유도성 커플링(Ls)은 신호 전송에서 긍정적 측면으로 작용할 수 있다.
한편, 제1 입출력 배선(CL)과 제2 입출력 배선(CLb)은 인접하여 위치한 쌍(pair)의 입출력 배선들로부터 각각 상호 용량성 커플링(mutual-capacitive coupling) 및 상호 유도성 커플링(mutual-inductive coupling)될 수 있다. 이에 대한 설명은 도 6이 참조된다.
도 6을 참조하면, 송수신 시스템은 보상 데이터(DATA_COMP)를 전송하는 복수개의 채널(CH1 내지 CHn)들을 포함한다. 설명의 편의를 위해 도 5와 도면 부호를 달리 하였으나, 동일하거나 유사한 명칭을 갖는 소자는 동일하거나 비슷한 기능을 수행하는 것으로 이해될 수 있다.
일 실시예로, 송수신 시스템은 보상 데이터(DATA_COMP)를 전송하는 3개 또는 4개의 채널(CH1 내지 CHn)을 포함할 수 있다. 상기 3개 또는 4개의 채널(CH1 내지 CHn)은 일 방향으로 배열될 수 있다. 예를 들어, 제1 입출력 배선(CL1), 제2 입출력 배선(CL1b), 제3 입출력 배선(CL2) 및 제4 입출력 배선(CL2b)은 일 방향으로 배열될 수 있다. 복수개의 채널은 서로 평행을 유지하며, 연장될 수 있다. 다만, 채널(CH1 내지 CHn)의 개수 및 채널(CH1 내지 CHn)들의 배열 방향에 제한되는 것은 아니다.
이하에서, 인접한 두 채널인 제1 채널(CH1)과 제2 채널(CH2)을 기준으로 설명한다. 제1 채널(CH1)과 제2 채널(CH2)에 대한 설명은 인접한 두 채널인 제2 채널(CH2)과 제3 채널(CH3) 사이에도 적용될 수 있다.
본 명세서에 '인접하다'라고 함은, 동일하거나 유사한 기능을 수행하는 선택된 두개의 제1 소자들 사이에 동일하거나 유사한 기능을 수행하는 다른 소자가 없는 경우에 사용될 수 있다. 예를 들어, 동일하거나 유사한 기능을 수행하는 선택된 두개의 제1 소자들 사이에 제1 소자와 다른 기능을 수행하는 제2 소자가 개재된 경우라도, 다른 제1 소자가 개재되지 않는 한 적용될 수 있다.
제1 채널(CH1)은 제1 구동신호 출력부(TX1)와 제1 센싱신호 입력부(RX1)를 전기적으로 연결하는 제1 입출력 배선(CL1) 및 제2 입출력 배선(CL1b)을 포함한다. 제2 채널(CH2)은 제2 구동신호 출력부(TX2), 제2 센싱신호 입력부(RX2), 제3 입출력 배선(CL2) 및 제4 입출력 배선(CL2b)을 포함한다. 제3 입출력 배선(CL2) 및 제4 입출력 배선(CL2b)은 각각 제1 입출력 배선(CL1) 및 제2 입출력 배선(CL1b)과 동일한 기능을 수행하는 것으로 이해될 수 있다.
일 실시예로, 제1 채널(CH1)과 제2 채널(CH2) 사이에서 인접한 두 배선인 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)은 위상이 다른 신호(예를 들어, 180°의 위상차를 가지는 두 개의 신호)가 전송되는 배선일 수 있다. 예를 들어, 제2 입출력 배선(CL1b)은 n형 신호가 전송되는 배선이고, 제3 입출력 배선(CL2)은 p형 신호가 전송되는 배선일 수 있다. 제3 입출력 배선(CL2)에는 p형의 제3 로직 레벨 신호(미도시)가 전송될 수 있다.
일 실시예로, 제1 채널(CH1)에 흐르는 제1 보상 데이터(DATA1, 도 4 참조) 신호와 제2 채널(CH2)에 흐르는 제2 보상 데이터(DATA2, 도 4참조) 신호는 서로 다를 수 있다. 즉, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)에 흐르는 각 신호의 상승 시간(rising time)은 각각 이시에 이루어질 수 있다. 마찬가지로, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)에 흐르는 각 신호의 하강 시간(falling time)은 이시에 이루어질 수 있다. 또한, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)에 흐르는 각 신호의 절대값 기준 진폭(amplitude)은 서로 다를 수 있다.
예컨대, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)에 각각 n형의 제2 로직 레벨(LL2)의 신호와 p형의 제3 로직 레벨의 신호가 전송되는 경우, 제1 입출력 배선(CL1)과 제2 입출력 배선(CL1b)은 각각 서로에게 전기적 및/또는 자기적 영향 (EMI, electromagnetic interference)을 줄 수 있다.
다시 말해, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)은 서로 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)될 수 있다. 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2) 사이의 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)은 제1 보상 데이터(DATA1) 신호나 제2 보상 데이터(DATA2) 신호의 전송에서 부정적 측면으로 작용할 수 있다. 이하, 제2 입출력 배선(CL1b)을 기준으로 설명한다.
제2 입출력 배선(CL1b)에 인가되는 전체 커플링 신호의 영향(Vcoupling,EMI)은 하기의 [수학식 1]이 적용될 수 있다.
[수학식 1]
Figure pat00001
상기 전체 커플링 신호는 자기 용량성 커플링(Cs1), 자기 유도성 커플링(Ls1), 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)을 포함할 수 있다. 즉, [수학식 1]의 전체 커플링 신호의 영향(Vcoupling,EMI) 후술하는 보상 커패시터(Cx1,2)에 의한 영향이 제외된 경우에 해당한다.
여기서, Dch는 제2 입출력 배선(CL1b)의 길이에 해당하고, v는 신호 전송 속도에 해당하고, Cm은 상호 용량성 커플링 커패시턴스(capacitance, 정전용량), Ct는 총 용량성 커플링 커패시턴스, Lm은 상호 유도성 커플링 인덕턴스(inductance), Lt는 총 유도성 커플링 인덕턴스, Tr은 신호의 상승 시간 또는 하강 시간, Vagg는 제3 입출력 배선(CL2)에서 신호의 진폭에 해당한다. 총 용량성 커플링 커패시턴스([수학식 1]의 Ct)는 자기 용량성 커플링(Cs1) 커패시턴스와 상호 용량성 커플링(Cm1,2) 커패시턴스의 합에 해당하고, 총 유도성 커플링 인덕턴스([수학식 1]의 Lt)는 자기 유도성 커플링(Ls1) 인덕턴스와 상호 유도성 커플링(Lm1,2) 인덕턴스의 합에 해당한다.
일반적으로, Cm, Ct, Lm 및 Lt의 관계는 하기의 [수학식 2]가 적용될 수 있다.
[수학식 2]
Figure pat00002
[수학식 2]를 참조하면, [수학식 1]의 전체 커플링 신호의 영향(Vcoupling,EMI)은 보상 데이터(DATA_COMP) 신호의 부호와 반대 부호를 가질 수 있다. 전체 커플링 신호의 영향(Vcoupling,EMI)이 줄어들수록, 신호 전송 측면에서 이상적일 수 있다. 즉, Cm/Ct와 Lm/Ls의 차가 0에 가까워질수록 신호 전송 측면에서 이상적일 수 있다.
한편, 본 실시예에 따른 송수신 시스템은 인접한 채널(예, CH1과 CH2)의 인접한 입출력 배선(예, CL1b와 CL2)을 전기적으로 커플링시키는 보상 커패시터(예, Cx1,2)를 포함한다.
예를 들어, 송수신 시스템은 제1 채널(CH1)의 제2 입출력 배선(CL1b)과 제2 채널(CH2)의 제3 입출력 배선(CL2)을 전기적으로 커플링 시키는 제1 보상 커패시터(Cx1,2)를 포함할 수 있다. 즉, 제1 채널(CH1)의 n형 신호가 전송되는 배선과 제2 채널(CH2)의 p형 신호가 전송되는 배선을 전기적으로 커플링 시키는 제1 보상 커패시터(Cx1,2)가 제1 채널(CH1)과 제2 채널(CH2) 사이에 배치될 수 있다. 마찬가지로, 송수신 시스템은 제2 채널(CH2)의 n형 신호가 전송되는 배선과 제3 채널(CH3)의 p형 신호가 전송되는 배선을 전기적으로 커플링 시키는 제2 보상 커패시터(Cx2,3)를 포함할 수 있다.
보상 커패시터(예, Cx1,2)는 인접한 채널(예, CH1과 CH2)에서 발생하는 상호 용량성 커플링(예, Cm1,2) 인덕턴스와 상호 유도성 커플링(예, Lm1,2) 인덕턴스의 영향을 줄이는 기능을 수행할 수 있다. 보상 커패시터(예, Cx1,2)는 서로 다른 위상의 신호를 전송하는 인접한 입출력 배선(예, CL1b와 CL2)의 상호 용량성 커플링 커패시턴스(예, [수학식 1]의 Cm)를 증가시킬 수 있다. 상호 유도성 커플링 커패시턴스(Cm) 값은 보상 커패시터(Cx1,2)의 커패시턴스 값만큼 증가할 수 있다.
제2 입출력 배선(CL1b)에 가해지는 전기적 및/또는 자기적 영향은 제1 보상 커패시터(Cx1,2)의 커패시턴스 만큼 추가될 수 있다. 제2 입출력 배선(CL1b)에 작용하는 제1 보상 커패시터(Cx1,2)의 커패시턴스의 신호 영향(Vcoupling,Cx)은 하기의 [수학식 3]이 적용될 수 있다.
[수학식 3]
Figure pat00003
여기서, Cx는 제1 보상 커패시터(Cx1,2)의 커패시턴스에 해당한다.
결국, 제1 보상 커패시터(Cx1,2)의 커패시턴스의 신호 영향(Vcoupling,Cx)이 적용된 제2 입출력 배선(CL1b)에 인가되는 전체 커플링 신호의 영향(Vcoupling,total)은 하기의 [수학식 4]가 적용될 수 있다.
[수학식 4]
Figure pat00004
보상 커플링 커패시턴스가 적용된 제2 입출력 배선(CL1b)에 인가되는 전체 커플링 신호의 영향(Vcoupling,total)은 제1 보상 커패시터(Cx1,2)의 커패시턴스의 영향이 적용없는 경우 대비, 줄어들 수 있다.
다만, [수학식 1]이 [수학식 2]에 의해 보상 데이터(DATA_COMP)의 부호와 항상 반대 방향의 부호의 값을 가지는 것은 아니다. 보상 커패시턴스의 값이 일정 값 이상 증가하면, [수학식 2]가 가리키는 부등호는 반대 방향일 수 있다.
상술한 수학식들에 의하면, 제1 보상 커패시터(Cx1,2)가 적용된 제2 입출력 배선(CL1b)에 인가되는 전체 커플링 신호의 영향(Vcoupling,total)은 제1 보상 커패시터(Cx1,2)의 커패시턴스가 적용되지 않는 경우에 비해, 0에 가까운 값을 가질 수 있다.
송수신 시스템은 보상 커패시터(Cx1,2, Cx2,3, Cx3,4, Cxn-1,n)를 적용하여, 인접한 채널간의 커플링에 의한 영향을 보다 감소시킬 수 있다.
다음으로, 다른 실시예에 따른 송수신 시스템에 대해 설명하기로 한다. 이하, 도 1 내지 도 6과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다. 이하에서도 앞선 설명방식과 마찬가지로, 제1 채널(CH1)과 제2 채널(CH2)을 기준으로 설명한다.
도 7은 다른 실시예에 따른 송수신 시스템의 일부를 나타낸 회로도이다. 도 8은 비교예로서 송수신 시스템의 일부를 나타낸 회로도이다. 도 9는 도 8의 제2 입출력 배선에서 시간당 흐르는 전압 신호를 도시한 그래프이다. 도 10은 도 7의 제2 입출력 배선에서 시간당 흐르는 전압 신호를 도시한 그래프이다. 도 11은 일부 노드에서 도 7의 회로도와 도 8의 회로도에 흐르는 전압 신호를 비교하기 위한 그래프이다. 도 7 및 도 8은 입출력 배선 중 제1 채널(CH1)의 제2 입출력 배선(CL1b)과 제2 채널(CH2)의 제3 입출력 배선(CL2)만 도시하였다. 또한, 도 7 및 도 8에서 노드와의 구별을 위해 도선을 원기둥 형상으로 도시하였을 뿐, 도선의 두께 및 형상이 도시된 것에 제한되는 것은 아니다. 도 11은 제2 입출력 배선(CL1b) 내 제3 노드에서의 전압 신호를 도시하였다.
도 7을 참조하면, 본 실시예에 따른 송수신 시스템은 도 6의 송수신 시스템 대비, 인접한 채널(예, CH1과 CH2) 사이에 복수개의 보상 커패시터(Cx1,2a, Cx1,2b, Cx1,2c)를 갖는 점에서 그 차이가 있다.
일 실시예로, 송수신 시스템은 인접한 두 제1 채널(CH1)과 제2 채널(CH2)의 인접한 두 입출력 배선(예를 들어, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)을 전기적으로 커플링 시키는 복수개의 보상 커패시터(Cx1,2a, Cx1,2b, Cx1,2c)를 포함할 수 있다. 본 실시예에서, 송수신 시스템은 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)을 전기적으로 커플링 시키는 3개의 보상 커패시터(Cx1,2a, Cx1,2b, Cx1,2c)들을 포함하는 것을 예로서 설명한다. 즉, 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)을 전기적으로 커플링 시키는 보상 커패시터들의 개수에 제한되는 것은 아니다.
일 실시예로, 송수신 시스템은 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2)을 전기적으로 커플링 시키는 제1 보상 커패시터(Cx1,2a), 제2 보상 커패시터(Cx1,2b) 및 제3 보상 커패시터(Cx1,2c)를 포함할 수 있다. 제1 보상 커패시터(Cx1,2a)는 제1 채널(CH1)과 제2 채널(CH2)의 각 구동신호 출력부(예, TX1, TX2)에 가장 인접하도록 위치하고, 제3 보상 커패시터(Cx1,2c)는 제1 채널(CH1)과 제2 채널(CH2)의 각 센싱신호 입력부(예, RX1, RX2)에 가장 인접하도록 위치하고, 제2 보상 커패시터(Cx1,2b)는 제1 보상 커패시터(Cx1,2a)와 제3 보상 커패시터(Cx1,2c) 사이에 위치할 수 있다.
제1 보상 커패시터(Cx1,2a)의 일측 전극은 제2 입출력 배선(CL1b)에 전기적으로 연결되어 제1 노드(A)를 이룰 수 있다. 제2 보상 커패시터(Cx1,2b)의 일측 전극은 제2 입출력 배선(CL1b)에 전기적으로 연결되어 제2 노드(B)를 이룰 수 있다. 제3 보상 커패시터(Cx1,2c)의 일측 전극은 제2 입출력 배선(CL1b)에 전기적으로 연결되어 제3 노드(C)를 이룰 수 있다. 제1 채널(CH1)의 제1 센싱신호 입력부(RX1)의 제2 입력저항(R12)은 제2 입출력 배선(CL1b)(정확히는, 제1 채널(CH1)의 제1 센싱신호 입력부(RX1)의 제2 입력단자(RX1_inb))와 제4 노드(D)를 이룰 수 있다.
또한, 제1 보상 커패시터(Cx1,2a)의 타측 전극은 제3 입출력 배선(CL2)에 전기적으로 연결되어 제5 노드(E)를 이룰 수 있다. 제2 보상 커패시터(Cx1,2b)의 타측 전극은 제3 입출력 배선(CL2)에 전기적으로 연결되어 제6 노드(F)를 이룰 수 있다. 제3 보상 커패시터(Cx1,2c)의 타측 전극은 제3 입출력 배선(CL2)에 전기적으로 연결되어 제7 노드(G)를 이룰 수 있다. 제2 채널(CH2)의 제2 센싱신호 입력부(RX2)의 제1 입력저항(R21)은 제3 입출력 배선(CL2)(정확히는, 제2 채널(CH2)의 제2 센싱신호 입력부(RX2)의 제1 입력단자(RX2_in))와 제8 노드(H)를 이룰 수 있다.
일 실시예로, 제1 노드(A)와 제2 노드(B)의 간격(D2), 제2 노드(B)와 제3 노드(C)의 간격, 제3 노드(C)와 제4 노드(D)의 간격, 제5 노드(E)와 제6 노드(F)의 간격, 제6 노드(F)와 제7 노드(G)의 간격, 및 제7 노드(G)와 제8 노드(H)의 간격은 거의 동일할 수 있다. 여기서, 거의 동일하다라고 함은 노드의 길이 차가 5% 미만인 경우를 의미한다. 예를 들어, 각 간격(예, D2)은 약 20mm 내지 약 40mm의 범위 내에서 동일하도록 형성될 수 있다. 즉, 인접한 보상 커패시터(예, Cx1,2a와 Cx1,2b, 및 Cx1,2b와 Cx1,2c)의 간격은 약 20mm 내지 약 40mm의 범위 내에서 형성될 수 있다.
도 7의 비교예로서, 도 8의 송수신 시스템이 참조될 수 있다.
도 8의 송수신 시스템은 도 7의 송수신 시스템과 동일한 물리적 조건을 갖되, 각 채널(예, CH1_ref와 CH2_ref) 사이에 보상 커패시터가 존재하지 않는다. 도 8의 송수신 시스템에도, 도 7의 제1 노드 내지 제8 노드의 위치에 대응되는 위치에 A 내지 H를 표기하였다.
도 9의 그래프에서, A', B', C' 및 D' 그래프는 각각 도 8의 A, B, C, D 위치에서 상호 용량성 커플링(Cm1,2)에 의한 영향 및 상호 유도성 커플링(Lm1,2)의 영향을 제외한 신호를 의미한다. 또한, E', F', G' 및 H' 그래프는 각각 도 8의 E, F, G 및 H노드로 부터 상호 용량성 커플링(Cm1,2)에 의한 영향 및 상호 유도성 커플링(Lm1,2)의 영향에 의한 신호만을 의미한다. 그래프를 통해, 제1 구동신호 출력부(TX1)에서 제1 센싱신호 입력부(RX1)로 갈수록 제2 입출력 배선(CL1b)에서 상호 용량성 커플링(Cm1,2)에 의한 영향 및 상호 유도성 커플링(Lm1,2)의 영향이 커진다는 것을 알 수 있다.
도 8의 A 위치에서 총 전압 신호는 도 9의 A'에서 E'를 더한 그래프가 그려질 수 있고, B 위치에서 총 전압 신호는 도 9의 B'에서 F'를 더한 그래프가 그려질 수 있고, C 위치에서 총 전압 신호는 도 9의 C'에서 G'를 더한 그래프가 그려질 수 있고, D 위치에서 총 전압 신호는 도 9의 D'에서 H'를 더한 그래프가 그려질 수 있다.
도 8의 제1 구동신호 출력부(TX1)에서, 제2 입출력 배선(CL1b)을 통해 출력하는 제1 보상 데이터(DATA1) 전압 신호의 상승 시간(rising time, FF1 구간)에, 제3 입출력 배선(CL2)으로부터 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)에 의한 반대 부호로 작용하는 영향(예, 음(-)의 영향)을 받을 수 있다. 제1 구동신호 출력부(TX1)에서 제2 입출력 배선(CL1b)을 통해 출력하는 제1 보상 데이터(DATA1) 전압 신호의 하강 시간(falling time, FF2 구간)에, 제3 입출력 배선(CL2)으로부터 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)에 의한 반대 부호로 작용하는 영향(예, 양(+)의 영향)을 받을 수 있다. 즉, 제2 입출력 배선(CL1b) 내 제1 보상 데이터(DATA1) 전압이 상승 하거나 하강하는 경우, 제2 입출력 배선(CL1b) 내 제1 보상 데이터(DATA1) 신호는 제3 입출력 배선(CL2)으로부터 그에 반대되는 하강이나 상승을 야기하는 영향을 받을 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 도 7의 송수신 시스템을 도 8의 송수신 시스템과 비교 설명한다. 설명의 편의를 위해, 도 9의 보상 커패시터가 설치되지 않는 경우에 상호 용량성 커플링에 의한 영향과 상호 유도성 커플링의 영향의 합을 도시한 그래프('non-Cxtc')는 도 10 및 도 11에서도 도시되었다.
일 실시예로, 보상 커패시터(Cx1,2a, Cx1,2b, Cx1,2c)는 약 200fF 내지 약 400fF의 커패시턴스를 가질 수 있다. 도 10 및 도 11에서, 제1 실험예로서 보상 커패시터가 400fF를 갖는 경우인 'Cxtc1'그래프 및 제2 실험예로서 보상 커패시터가 200fF를 갖는 경우인 'Cxtc2'그래프가 도시되었다.
제1 실험예 및 제2 실험예의 경우 비교예 대비, 제2 입출력 배선(CL1b)이 받는 총 상호 용량성 커플링에 의한 영향 및 총 상호 유도성 커플링의 영향이 적을 수 있다. 제1 실험예의 경우 제2 실험예 대비, 제2 입출력 배선(CL1b)이 받는 총 상호 용량성 커플링에 의한 영향 및 총 상호 유도성 커플링의 영향이 대체로 적을 수 있다. 제1 실험예의 보상 데이터(DATA1) 전압 신호의 상승 시간(rising time) 중 일부 시구간에서, 제2 입출력 배선(CL1b)이 상호 용량성 커플링(Cm1,2) 및 상호 유도성 커플링(Lm1,2)에 의한 동일 부호로 작용하는 영향(예, 양(+)의 영향)을 받는 부분을 포함할 수 있다.
도 12는 또 다른 실시예에 따른 송수신 시스템의 일부를 나타낸 회로도이다.
도 12를 참조하면, 본 실시예에 따른 송수신 시스템은 도 7의 실시예에 따른 송수신 시스템 대비, 제4 보상 커패시터(Cx1,2d)를 더 포함하는 점에서 그 차이가 있다.
제4 보상 커패시터(Cx1,2d)는 인접한 제1 센싱신호 입력부(RX1)의 제2 입력단자(RX1_inb)와 제2 센싱신호 입력부(RX2)의 제1 입력단자(RX2_in)를 전기적으로 커플링 시킬 수 있다. 일 실시예로, 제4 보상 커패시터(Cx1,2d)의 일측 전극은 제1 채널(CH1_2)의 제1 센싱신호 입력부(RX1)의 제2 입력단자(RX1_inb)에 직접 연결되고, 타측 전극은 제2 채널(CH2_2)의 제2 센싱신호 입력부(RX2)의 제1 입력단자(RX2_in)에 직접 연결될 수 있다. 이때, 제4 보상 커패시터(Cx1,2d)의 상기 일측 전극 제2 입출력 배선(CL1b)과 전기적 연결을 유지하고, 상기 타측 전극은 제3 입출력 배선(CL2)과 전기적 연결을 유지할 수 있다.
각 보상 커패시터들(Cx1,2a, Cx1,2b, Cx1,2c, Cx1,2d)은 제2 입출력 배선(CL1b)과 제3 입출력 배선(CL2) 사이의 전기적 및/또는 자기적 신호 영향을 감소시킬 뿐만 아니라 인접한 센싱신호 입력부(예, RX1, RX2)의 입력단자(예, RX1_inb와 RX2_in) 사이의 신호 영향을 감소시킬 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 송신기
30: 연결회로
40: 수신기
110: 표시패널
120: 게이트 구동부
130: 데이터 구동부
140: 연성필름
150: 소스 인쇄회로보드
160: 연결부
170: 제어 인쇄회로보드
200: 타이밍 컨트롤러
210: 카운터
220: 호스트 컨트롤러
230: 제1 입출력부
400: 메모리
410: 제2 입출력부
420: 분류부
430: 단기 저장부
440: 장기 저장부
TX: 구동신호 출력부
RX: 센싱신호 입력부
CL: 제1 입출력 배선
CLb: 제2 입출력 배선
Cx1,2: 보상 커패시터

Claims (20)

  1. 제1 구동신호 출력부와 제2 구동신호 출력부를 포함하는 송신기;
    제1 센싱신호 입력부와 제2 센싱신호 입력부를 포함하는 수신기;
    각각 상기 제1 구동신호 출력부와 상기 제1 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제1 입출력 배선과 제2 입출력 배선을 포함하는 제1 채널;
    각각 상기 제2 구동신호 출력부와 상기 제2 센싱신호 입력부를 연결하며 서로 다른 위상의 신호를 전송하는 제3 입출력 배선과 제4 입출력 배선을 포함하는 제2 채널; 및
    상기 제2 입출력 배선에 전기적으로 연결되는 제1 전극 및 상기 제3 입출력 배선에 전기적으로 연결되는 제2 전극을 포함하는 제1 보상 커패시터를 포함하는, 송수신 시스템.
  2. 제1 항에 있어서,
    상기 제1 채널 및 상기 제2 채널은 각각 차동 신호 방식으로 전압 신호를 공급하는, 송수신 시스템.
  3. 제2 항에 있어서,
    상기 제2 입출력 배선이 공급하는 신호와 상기 제3 입출력 배선이 공급하는 신호의 위상차는 180°인, 송수신 시스템.
  4. 제1 항에 있어서,
    상기 제1 입출력 배선, 상기 제2 입출력 배선, 상기 제3 입출력 배선 및 상기 제4 입출력 배선은 일방향으로 차례로 배열된, 송수신 시스템.
  5. 제1 항에 있어서,
    상기 송신기는 타이밍 컨트롤러이고,
    상기 수신기는 메모리인, 송수신 시스템.
  6. 제5 항에 있어서,
    상기 타이밍 컨트롤러 및 상기 메모리는 표시장치에 탑재되는, 송수신 시스템.
  7. 제5 항에 있어서,
    상기 각 채널에서 전송되는 상기 신호는 보상 데이터 신호인, 송수신 시스템.
  8. 제5 항에 있어서,
    상기 타이밍 컨트롤러와 상기 메모리를 연결하는 클럭 배선 및 보조 배선을 더 포함하되,
    상기 클럭 배선과 상기 보조 배선은 단일 종단 신호 방식으로 신호를 공급하는, 송수신 시스템.
  9. 제1 항에 있어서,
    상기 제2 입출력 배선에 전기적으로 연결되는 제3 전극 및 상기 제3 입출력 배선에 전기적으로 연결되는 제4 전극을 포함하는 제2 보상 커패시터를 더 포함하되,
    상기 제2 보상 커패시터는 상기 제1 보상 커패시터와 이격 배치된, 송수신 시스템.
  10. 제9 항에 있어서,
    상기 제1 보상 커패시터와 상기 제2 보상 커패시터의 간격은 20mm 내지 40mm인, 송수신 시스템.
  11. 제9 항에 있어서,
    상기 제1 센싱신호 입력부는,
    상기 제1 입출력 배선과 연결된 제1 입력단자;
    상기 제2 입출력 배선과 연결된 제2 입력단자; 및
    상기 제1 입력단자와 상기 제2 입력단자를 전기적으로 연결하는 제1 입력저항을 포함하는, 송수신 시스템.
  12. 제11 항에 있어서,
    상기 제2 센싱신호 입력부는,
    상기 제3 입출력 배선과 연결된 제3 입력단자;
    상기 제4 입출력 배선과 연결된 제4 입력단자; 및
    상기 제1 입력단자와 상기 제2 입력단자를 전기적으로 연결하는 제2 입력저항을 포함하되,
    상기 제2 보상 커패시터의 상기 제3 전극은 상기 제1 센싱신호 입력부의 상기 제2 입력단자와 직접 연결되고,
    상기 제2 보상 커패시터의 상기 제4 전극은 상기 제2 센싱신호 입력부의 상기 제3 입력단자와 직접 연결되는, 송수신 시스템.
  13. 제1 항에 있어서,
    상기 제1 보상 커패시터는 200fF 내지 400fF의 커패시턴스를 갖는, 송수신 시스템.
  14. 제1 항에 있어서,
    상기 제1 보상 커패시터는 상기 제3 입출력 배선으로부터 상기 제2 입출력 배선에 인가되는 전기적 또는 자기적 영향을 감쇄하는 기능을 수행하는, 송수신 시스템.
  15. 표시장치에 탑재되며, 송신기와 수신기가 복수의 채널들로 연결된 병렬 링크 시스템으로서,
    상기 복수의 채널들 중 인접한 채널을 전기적으로 커플링시키는 적어도 하나의 보상 커패시터를 포함하되,
    상기 송신기와 상기 수신기는 차동 신호 방식으로 신호를 송수신하는, 송수신 시스템.
  16. 제15 항에 있어서,
    상기 각 채널은 p형 전압 신호를 공급하는 제1 입출력 배선과 n형 전압 신호를 공급하는 제2 입출력 배선을 쌍(pair)으로 각각 포함하고,
    상기 각 보상 커패시터는 상기 복수의 채널들 중 일 채널의 상기 제1 입출력 배선과 상기 일 채널과 인접한 채널의 제2 입출력 배선을 전기적으로 커플링시키는, 송수신 시스템.
  17. 제15 항에 있어서,
    상기 보상 커패시터는 복수개가 구비되고,
    상기 각 보상 커패시터는 동일한 간격으로 배치되는, 송수신 시스템.
  18. 제15 항에 있어서,
    상기 차동 신호 방식은 LVDS(low voltage differential signaling) 방식인, 송수신 시스템.
  19. 제15 항에 있어서,
    상기 복수의 채널들 중 차동 신호 방식으로 신호를 전송하는 채널의 개수는 3개 또는 4개인, 송수신 시스템.
  20. 제15 항에 있어서,
    상기 인접한 채널들 사이에 상호 용량성(capacitive) 커플링 및 유도성(inductive) 커플링 되는, 송수신 시스템.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812073B1 (ko) * 2006-11-09 2008-03-07 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
KR20100070788A (ko) * 2008-12-18 2010-06-28 엘지디스플레이 주식회사 액정표시장치
KR20170050613A (ko) * 2015-10-30 2017-05-11 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
KR20190017329A (ko) * 2017-08-11 2019-02-20 엘지디스플레이 주식회사 유기 발광 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060019556A (ko) * 2003-05-28 2006-03-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 집적 회로 디바이스 테스트 방법 및 장치, 집적 회로디바이스
US7139993B2 (en) 2004-03-26 2006-11-21 Sun Microsystems, Inc. Method and apparatus for routing differential signals across a semiconductor chip
KR101261604B1 (ko) * 2006-07-06 2013-05-06 삼성디스플레이 주식회사 양면 표시 장치
ATE526559T1 (de) * 2009-03-10 2011-10-15 Em Microelectronic Marin Sa Elektronischer schaltkreis mit kapazitivem sensor zur messung eines physikalischen parameters und verfahren zur ingangsetzung des elektronischen schaltkreises
CN201845326U (zh) 2010-09-27 2011-05-25 北京京东方光电科技有限公司 信号输入电路及液晶显示装置
US11320946B2 (en) * 2011-04-19 2022-05-03 Cypress Semiconductor Corporation Capacitive panel scanning with reduced number of sensing circuits
US9537644B2 (en) * 2012-02-23 2017-01-03 Lattice Semiconductor Corporation Transmitting multiple differential signals over a reduced number of physical channels
KR102176504B1 (ko) * 2014-02-25 2020-11-10 삼성디스플레이 주식회사 표시장치와 그 구동방법
US9639733B2 (en) * 2014-11-25 2017-05-02 Cypress Semiconductor Corporation Methods and sensors for multiphase scanning in the fingerprint and touch applications
KR102556084B1 (ko) * 2016-10-07 2023-07-17 삼성디스플레이 주식회사 프레임 레이트를 변경할 수 있는 표시 장치 및 그것의 동작 방법
KR20190027983A (ko) 2017-09-07 2019-03-18 삼성디스플레이 주식회사 수신기 및 이를 이용하는 보상 방법
CN108900172B (zh) 2018-06-05 2021-09-28 东南大学 一种宽带单端输入高精度正交差分输出信号产生电路
KR20200032807A (ko) 2018-09-18 2020-03-27 삼성디스플레이 주식회사 수신기 및 이를 포함하는 송수신기

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812073B1 (ko) * 2006-11-09 2008-03-07 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
KR20100070788A (ko) * 2008-12-18 2010-06-28 엘지디스플레이 주식회사 액정표시장치
KR20170050613A (ko) * 2015-10-30 2017-05-11 엘지디스플레이 주식회사 유기 발광 다이오드 표시 장치
KR20190017329A (ko) * 2017-08-11 2019-02-20 엘지디스플레이 주식회사 유기 발광 표시 장치

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