KR20200128333A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.
전력용 반도체의 중요한 요소 중 하나는 항복 전압(Breakdown voltage)이다. 전력용 반도체 소자는 활성 영역(active region)이 끝나는 영역에 전계가 집중되어 애벌런치 항복(Avalanche breakdown)이 일어날 수 있다. 활성 영역이 끝나는 영역에 반도체 소자의 항복 전압을 향상시키기 위해서는 접합 마감(Junction Termination) 영역을 별도로 형성하여 전계의 집중을 줄일 필요가 있다.One of the important elements of power semiconductors is the breakdown voltage. In the power semiconductor device, an electric field is concentrated in a region where an active region ends, and an avalanche breakdown may occur. In order to improve the breakdown voltage of the semiconductor device in the region where the active region ends, it is necessary to reduce the concentration of the electric field by separately forming a junction termination region.
질화물 반도체는 와이드 밴드갭 반도체로서 기존 실리콘 반도체에 비해 높은 전계 강도(3.0×106 V/cm) 및 높은 전자 이동도(1500 cm2/Vs at 300K)를 구현할 수 있어, 차세대 전력용 반도체 물질로서 주목을 받고 있다. 수직형 질화물 반도체의 항복 전압을 높이기 위해서는 식각된 종단 및 접합 에지(Junction Edge)와 인접한 부분의 전계를 줄일 필요가 있으며, 이를 위해서는 접합 마감의 최적화가 특히 중요하다.Nitride semiconductors are wide bandgap semiconductors that can achieve high electric field strength (3.0×10 6 V/cm) and high electron mobility (1500 cm 2 /Vs at 300K) compared to conventional silicon semiconductors, making them a next-generation power semiconductor material. It is attracting attention. In order to increase the breakdown voltage of the vertical nitride semiconductor, it is necessary to reduce the electric field of the etched end and the junction edge and the adjacent part, and for this purpose, optimization of the junction finish is particularly important.
종래 질화물 반도체의 접합 마감의 최적화를 이루기 위해, 이온 주입(Ion-implantation) 공정을 주로 사용하였다. 그러나 상기 공정은 높은 에너지의 이온 주입으로 인해 질화물 소재에 결함이 발생한다는 문제점이 있었다. 또한 상기 주입된 이온을 활성화하기 위해서는 별도의 열처리 공정이 수반되어야 하는데, 질화물 반도체가 고온에서 열처리 되는 경우 질화물 표면이 손상되는 문제점이 있었다.In order to optimize the junction finish of the conventional nitride semiconductor, an ion-implantation process was mainly used. However, this process has a problem in that a defect occurs in the nitride material due to ion implantation of high energy. In addition, in order to activate the implanted ions, a separate heat treatment process must be followed, but when the nitride semiconductor is heat treated at a high temperature, there is a problem that the nitride surface is damaged.
이에, 항복 전압을 높일 수 있음과 동시에, 접합 에지와 인접한 부분의 전계를 줄일 수 있는 반도체 소자의 제조방법에 대한 연구가 계속되고 있는 실정이다.Accordingly, research on a method of manufacturing a semiconductor device capable of increasing the breakdown voltage and reducing the electric field at a portion adjacent to the junction edge is being conducted.
본 발명이 해결하고자 하는 과제는 비교적 간단한 구조를 가지면서, 질화물 반도체의 피크 전계를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device capable of reducing a peak electric field of a nitride semiconductor while having a relatively simple structure.
본 발명에 따른 반도체 소자 제조방법은 기판 상에 순차적으로 적층된 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층을 형성하는 단계; 상기 제3 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 상기 제2 질화물 반도체층을 노출하는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치에 의해 노출된 상기 제2 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치에 의해 노출된 상기 제2 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 상기 제1 질화물 반도체층 상에 경사면을 형성하는 단계를 포함하되, 상기 제1 트렌치의 바닥은 상기 제2 질화물 반도체층의 상면 및 바닥면 사이에 위치하고, 상기 제2 트렌치의 바닥은 상기 제1 트렌치의 상기 바닥보다 낮으며, 상기 제2 트렌치의 바닥은 상기 제2 질화물 반도체층의 바닥면보다 높다.The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer sequentially stacked on a substrate; Forming a first trench exposing the second nitride semiconductor layer by performing an etching process on a portion of the third nitride semiconductor layer; Forming a second trench by performing an etching process on a portion of the second nitride semiconductor layer exposed by the first trench; And forming an inclined surface on the first nitride semiconductor layer by performing an etching process on a portion of the second nitride semiconductor layer exposed by the second trench, wherein the bottom of the first trench is It is located between the top and bottom surfaces of the second nitride semiconductor layer, the bottom of the second trench is lower than the bottom of the first trench, and the bottom of the second trench is higher than the bottom of the second nitride semiconductor layer.
본 발명의 일 실시예에 따른 반도체 소자 제조방법에 따라 제조된 반도체 소자는 복수의 트렌치를 가짐으로써 피크 전계를 억제할 수 있어 항복 전압을 향상시킬 수 있다. 또한 본 발명의 일 실시예에 따른 반도체 소자 제조방법은 별도의 이온 주입 공정 및 열처리 공정을 포함하지 않음으로써 질화물 반도체 소자의 성능을 개선시킬 수 있다.A semiconductor device manufactured according to the method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention can suppress a peak electric field by having a plurality of trenches, thereby improving a breakdown voltage. In addition, the method of manufacturing a semiconductor device according to an embodiment of the present invention may improve performance of a nitride semiconductor device by not including a separate ion implantation process and a heat treatment process.
다만, 본 발명의 효과는 상기 개시에 한정되지 않는다.However, the effect of the present invention is not limited to the above disclosure.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도들이다.
도 2a 내지 도 2f는 각각 반도체 소자의 트렌치 구조를 나타낸 단면도들 및 이에 따른 피크 전계를 나타낸 그래프들이다.1A to 1G are cross-sectional views illustrating a step-by-step process of manufacturing a semiconductor device according to embodiments of the present invention.
2A to 2F are cross-sectional views showing a trench structure of a semiconductor device and graphs showing a peak electric field accordingly.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms and various modifications may be made. However, it is provided to complete the disclosure of the present invention through the description of the present embodiments, and to fully inform the scope of the present invention to those of ordinary skill in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In the present specification, when a component is referred to as being on another component, it means that it may be formed directly on the other component or that a third component may be interposed between them. In addition, in the drawings, the thickness of the components is exaggerated for effective description of the technical content. Parts indicated by the same reference numerals throughout the specification represent the same elements.
본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.In various embodiments of the present specification, terms such as first and second are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one component from another component. The embodiments described and illustrated herein also include complementary embodiments thereof.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'으로 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. Elements referred to as'comprises' and/or'comprising' as used in the specification do not exclude the presence or addition of one or more other elements.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도들이다.1A to 1G are cross-sectional views illustrating a step-by-step process of manufacturing a semiconductor device according to embodiments of the present invention.
도 1a를 참조하면, 기판이 준비될 수 있다. 예를 들어, 기판(10)은 갈륨 나이트라이드(GaN) 기판일 수 있다.Referring to FIG. 1A, a substrate may be prepared. For example, the
도 1b를 참조하면, 기판(10) 상에 질화물 반도체층(20)이 형성될 수 있다. 예를 들어, 질화물 반도체층(20)은 제1 질화물 반도체층(21), 제2 질화물 반도체층(22), 제3 질화물 반도체층(23)이 순차적으로 적층된 것일 수 있다. 예를 들어, 질화물 반도체층(20)은 유기 금속 화학 증착법(Metal Organic Chemical Vapor Depositon, MOCVD), 분자선 에피텍시(Molecular Beam Epixaty, MBE), 또는 수소화물 기상 에피텍시(Hydride Vapor Phase Epitaxy, HVPE)에 의해 형성될 수 있다.Referring to FIG. 1B, a
제1 질화물 반도체층(21), 제2 질화물 반도체층(22) 및 제3 질화물 반도체층(23)은 갈륨 나이트라이드(GaN)를 포함할 수 있다. 예를 들어, 제1 질화물 반도체층(21)은 n-타입의 갈륨 나이트라이드(n--GaN)를, 제2 질화물 반도체층(22)은 p-타입의 갈륨 나이트라이드(p--GaN), 제3 질화물 반도체층(23)은 p+타입의 갈륨 나이트라이드(p+-GaN)를 포함하는 것일 수 있다.The first
제2 질화물 반도체층(22) 및 제3 질화물 반도체층(23)의 p타입 도펀트는 마그네슘(Mg)일 수 있다. 예를 들어, 제2 질화물 반도체층(22)의 도펀트 농도는 1ⅹ1020/cm3 내지 5ⅹ1020/cm3 일 수 있으며, 제3 질화물 반도체층(23)의 도펀트 농도는 1ⅹ1018/cm3 내지 5ⅹ1018/cm3 일 수 있다.The p-type dopant of the second
도 1c를 참조하면, 기판(10) 하부에 하부 전극(30)이 형성될 수 있다. 예를 들어, 하부 전극(30)은 캐소드(Cathode)일 수 있으며, Ti/Al/Ni/Au, Ti/Al/Ti/Au 등의 Ti/Al 기반의 금속을 포함할 수 있다. 하부 전극(30)은 스퍼터링(sputtering) 또는 증착(Evaporation) 공정을 통해 형성될 수 있으며, 형성 이후 열처리 공정이 추가적으로 수행될 수 있다. 예를 들어, 상기 열처리 공정은 RTA(Rapid Thermal Annealing) 또는 로(Furnace) 장치를 이용하여 수행되는 것일 수 있으며, 700 내지 900 ℃ 에서 수행되는 것일 수 있다.Referring to FIG. 1C, a
도 1d를 참조하면, 질화물 반도체층(20) 상부에 상부 전극(40)이 형성될 수 있다. 예를 들어, 상부 전극(40)은 애노드(Anode)일 수 있다. 예를 들어, 상부 전극(40)은 Ni/Au, Pt/Ni/Au 및 Pd 등의 금속을 포함할 수 있다. 상부 전극(40)은 리프트-오프(Lift-off) 공정을 통해 형성될 수 있으며, 형성 이후 열처리 공정을 추가적으로 더 포함할 수 있다. 예를 들어, 상기 열처리 공정은 RTA(Rapid Thermal Annealing) 또는 로(Furnace) 장치를 이용하여 수행되는 것일 수 있으며, 500 ℃ 에서 수행되는 것일 수 있다.Referring to FIG. 1D, an
예를 들어, 상부 전극(40)은 제1 트렌치(TR1, 도 1e 참조) 및 제2 트렌치(TR2, 도 1f 참조)의 형성을 위해, 질화물 반도체층(20) 일부 상에만 형성된 것일 수 있다.For example, the
도 1e를 참조하면, 제3 질화물 반도체층(23)의 일부 상에 식각 공정을 수행하여, 제2 질화물 반도체층(22)을 노출하는 제1 트렌치(TR1)를 형성할 수 있다. 상기 식각 공정을 수행하기 전, 제1 트렌치(TR1)가 형성되는 영역을 정의하기 위해 포토레지스트 패턴이 형성될 수 있으며, 제1 트렌치(TR1) 형성 이후, 잔여 포토레지스트 패턴은 제거될 수 있다.Referring to FIG. 1E, a first trench TR1 exposing the second
예를 들어, 제1 트렌치(TR1)의 바닥은 제2 질화물 반도체층(22)의 상면 및 바닥면 사이에 위치할 수 있다.For example, the bottom of the first trench TR1 may be positioned between the top and bottom surfaces of the second
도 1f를 참조하면, 제1 트렌치(TR1)에 의해 노출된 제2 질화물 반도체층(22)의 일부 상에 식각 공정을 수행하여, 제2 트렌치(TR2)를 형성할 수 있다. 상기 식각 공정을 수행하기 전, 제2 트렌치(TR2)가 형성되는 영역을 정의하기 위해 포토레지스트 패턴이 형성될 수 있으며, 제2 트렌치(TR2) 형성 이후, 잔여 포토레지스트 패턴은 제거될 수 있다.Referring to FIG. 1F, a second trench TR2 may be formed by performing an etching process on a part of the second
예를 들어, 제2 트렌치(TR2)의 바닥은 제1 트렌치(TR1)의 상기 바닥보다 낮으며, 제2 질화물 반도체층(22)의 바닥면보다 높은 것일 수 있다.For example, the bottom of the second trench TR2 may be lower than the bottom of the first trench TR1 and higher than the bottom surface of the second
제1 트렌치(TR1) 및 제2 트렌치(TR2)의 각각의 깊이는 특별히 제한되지 않으나, 예를 들어, 제1 트렌치(TR1) 및 제2 트렌치(TR2)의 깊이는 동일한 것일 수 있다.The depth of each of the first trench TR1 and the second trench TR2 is not particularly limited, but, for example, the first trench TR1 and the second trench TR2 may have the same depth.
도 1g를 참조하면, 제2 트렌치(TR2)에 의해 노출된 제2 질화물 반도체층(22)의 일부 상에 식각 공정을 수행하여, 제1 질화물 반도체층(21) 상에 경사면(SL)이 형성될 수 있다. 경사면(SL)은 제2 질화물 반도체층(22)과 제1 질화물 반도체층(21) 사이에 형성되어 접합 에지(Junction Edge) 부분에서 발생할 수 있는 전계를 감소시킬 수 있다.Referring to FIG. 1G, an etching process is performed on a part of the second
예를 들어, 경사면(SL)은 메사(MESA) 식각 공정에 의해 형성될 수 있으며, 경사면(SL)과 제1 질화물 반도체층(21)의 일면이 이루는 각은 5 내지 90 °일 수 있다. 바람직하기로, 경사면(SL)과 제1 질화물 반도체층(21)의 일면이 이루는 각은 5 내지 45 ° 일 수 있다. 상기 메사 식각 공정을 수행하기 전, 경사면(SL)이 형성되는 영역을 정의하기 위해 포토레지스트 패턴이 형성될 수 있으며, 경사면(SL) 형성 이후, 잔여 포토레지스트 패턴은 제거될 수 있다.For example, the inclined surface SL may be formed by a MESA etching process, and an angle formed between the inclined surface SL and one surface of the first
<실험예 - 피크 전계 측정 실험><Experimental Example-Peak electric field measurement experiment>
질화물 반도체층 상에 형성되는 트렌치의 구조에 따른 반도체 소자의 피크 전계를 측정하였다.The peak electric field of the semiconductor device according to the structure of the trench formed on the nitride semiconductor layer was measured.
도 2a는 n-타입의 질화물 반도체층 상에 1개의 트렌치가 형성된 반도체 소자를 나타낸 단면도이다. 도 2b는 상기 n-타입의 질화물 반도체층 상에 1개의 트렌치가 형성된 반도체 소자의 전계를 측정한 것을 나타낸 그래프이다.2A is a cross-sectional view illustrating a semiconductor device in which one trench is formed on an n-type nitride semiconductor layer. 2B is a graph showing the measurement of an electric field of a semiconductor device in which one trench is formed on the n-type nitride semiconductor layer.
도 2c는 p-타입의 질화물 반도체층 상에 1개의 트렌치가 형성된 반도체 소자를 나타낸 단면도이다. 도 2d는 상기 p-타입의 질화물 반도체층 상에 1개의 트렌치가 형성된 반도체 소자의 전계를 측정한 것을 나타낸 그래프이다.2C is a cross-sectional view illustrating a semiconductor device in which one trench is formed on a p-type nitride semiconductor layer. 2D is a graph showing the measurement of the electric field of a semiconductor device in which one trench is formed on the p-type nitride semiconductor layer.
도 2e는 p-타입의 질화물 반도체층 상에 2개의 트렌치가 형성된 반도체 소자를 나타낸 단면도이다. 도 2f는 상기 p-타입의 질화물 반도체층 상에 2개의 트렌치가 형성된 반도체 소자의 전계를 측정한 것을 나타낸 그래프이다.2E is a cross-sectional view illustrating a semiconductor device in which two trenches are formed on a p-type nitride semiconductor layer. 2F is a graph showing the measurement of an electric field of a semiconductor device in which two trenches are formed on the p-type nitride semiconductor layer.
도 2a 내지 도 2f에 도시된 바와 같이, p-타입의 질화물 반도체층 상에 2개의 트렌치가 형성된 반도체 소자의 피크 전계가 가장 낮은 것을 확인할 수 있었다.2A to 2F, it was confirmed that the peak electric field of the semiconductor device in which two trenches were formed on the p-type nitride semiconductor layer was the lowest.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.
10: 기판
20: 질화물 반도체층
21: 제1 질화물 반도체층
22: 제2 질화물 반도체층
23: 제3 질화물 반도체층
30: 하부 전극
40: 상부 전극
TR1: 제1 트렌치
TR2: 제2 트렌치
SL: 경사면10: substrate
20: nitride semiconductor layer 21: first nitride semiconductor layer
22: second nitride semiconductor layer 23: third nitride semiconductor layer
30: lower electrode 40: upper electrode
TR1: first trench TR2: second trench
SL: slope
Claims (1)
상기 제3 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 상기 제2 질화물 반도체층을 노출하는 제1 트렌치를 형성하는 단계;
상기 제1 트렌치에 의해 노출된 상기 제2 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 제2 트렌치를 형성하는 단계; 및
상기 제2 트렌치에 의해 노출된 상기 제2 질화물 반도체층의 일부 상에 식각 공정을 수행하여, 상기 제1 질화물 반도체층 상에 경사면을 형성하는 단계를 포함하되,
상기 제1 트렌치의 바닥은 상기 제2 질화물 반도체층의 상면 및 바닥면 사이에 위치하고,
상기 제2 트렌치의 바닥은 상기 제1 트렌치의 상기 바닥보다 낮으며,
상기 제2 트렌치의 바닥은 상기 제2 질화물 반도체층의 바닥면보다 높은 반도체 소자 제조 방법.Forming a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer sequentially stacked on a substrate;
Forming a first trench exposing the second nitride semiconductor layer by performing an etching process on a portion of the third nitride semiconductor layer;
Forming a second trench by performing an etching process on a portion of the second nitride semiconductor layer exposed by the first trench; And
Forming an inclined surface on the first nitride semiconductor layer by performing an etching process on a portion of the second nitride semiconductor layer exposed by the second trench,
The bottom of the first trench is located between the top and bottom surfaces of the second nitride semiconductor layer,
The bottom of the second trench is lower than the bottom of the first trench,
A method of manufacturing a semiconductor device in which a bottom of the second trench is higher than a bottom of the second nitride semiconductor layer.
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| KR20220138312A (en) * | 2021-04-05 | 2022-10-12 | 한국전자통신연구원 | method for fabricating the nitride semiconductor |
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| JP2013131697A (en) * | 2011-12-22 | 2013-07-04 | Sharp Corp | Nitride semiconductor light-emitting element and nitride semiconductor light-emitting element manufacturing method |
-
2019
- 2019-09-03 KR KR1020190108584A patent/KR102404522B1/en active IP Right Grant
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