KR20200113387A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템은 후보 메모리 블록을 포함하는 메모리 장치; 및 상기 후보 메모리 블록에 대한 테스트 리드 동작을 수행하며, 제 1 시점에 스캔된 후보 메모리 블록의 개수 및 제 2 시점에 스캔된 후보 메모리 블록의 개수를 활용하여 제 3 시점에 수행될 상기 테스트 리드 동작의 테스트 리드 방법을 결정하고, 상기 제 3 시점에 상기 결정된 상기 테스트 리드 방법으로 상기 테스트 리드 동작을 수행할 수 있다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 그의 동작방법에 관한 것으로, 보다 구체적으로 데이터 처리의 효율을 향상시킬 수 있는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 블록을 효율적으로 관리할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템은 후보 메모리 블록을 포함하는 메모리 장치; 및 상기 후보 메모리 블록에 대한 테스트 리드 동작을 수행하며, 제 1 시점에 스캔된 후보 메모리 블록의 개수 및 제 2 시점에 스캔된 후보 메모리 블록의 개수를 활용하여 제 3 시점에 수행될 상기 테스트 리드 동작의 테스트 리드 방법을 결정하고, 상기 제 3 시점에 상기 결정된 상기 테스트 리드 방법으로 상기 테스트 리드 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작방법은 제 1 시점에 스캔된 후보 메모리 블록의 개수를 카운트하는 단계; 제 2 시점에 스캔된 후보 메모리 블록의 개수를 카운트하는 단계; 상기 제 1 시점 및 상기 제 2 시점 각각에 스캔된 후보 메모리 블록의 개수를 활용하여 제 3 시점에 수행될 테스트 리드 방법을 결정하는 단계; 및 상기 결정된 테스트 리드 방법으로 상기 제 3 시점에 후보 메모리 블록에 대한 테스트 리드 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 블록에 대한 테스트 리드(test read) 동작을 효율적으로 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템의 동작 과정을 나타낸 흐름도이다.
도 5은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 나타낸 개념도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block, 152)들을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142) 및 메모리(Memory)(144)를 포함할 수 있다. 비록 도면에 도시되진 아니하였으나, 컨트롤러(130)는 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리할 수 있는 파워 관리 유닛(Power Management Unit)을 더 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
ECC 유닛(136)은 메모리 장치(150)에서 처리되는 데이터의 페일 비트(fail bit)를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다.
ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 페일 비트(fail bit)를 검출 및 정정한다.
ECC 유닛(136)은 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있다. 다만, 이에 한정되는 것은 아니다. 또한, ECC 유닛(136)은 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어할 수 있다.
프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터), 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(150)에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
메모리 장치(150)는 복수의 메모리 블록들을 포함할 있다. 각각의 블록들은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함할 수 있다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 2는, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)은 제어 회로(도시하지 않음)의 제어에 의해 컨트롤러(130)로부터 워드라인 전압들을 제공받을 수 있다. 또한, 전압 공급 회로(310)는 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 리드 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 각각의 메모리 블록들은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 시스템(110)을 나타낸 도면이다. 특히, 도 3은 메모리(144)에 저장된 시스템 데이터(300)에 포함된 메모리 블록에 대한 정보를 나타낸다.
시스템 데이터(300)는 메모리 시스템(110)이 시스템 동작(system operation)을 수행하기 위하여 기본적으로 활용되는 데이터이다. 시스템 데이터(300)는 메모리 장치(150)의 구성 정보, 슈퍼 블록(super block) 정보 및 배드 블록(bad block) 정보, 맵 정보 및 리드 카운트 정보를 포함할 수 있다.
메모리 장치(150)의 구성 정보는 메모리 장치(150)에 포함된 다이(die)의 개수, 채널(channel)의 개수, 플래인(plane)의 개수, 블록(block)의 개수 및 페이지(page)의 개수를 포함할 수 있다. 슈퍼 블록 정보는 슈퍼 블록을 구성하는 정보로써, 슈퍼블록으로 현재 사용되고 있는 블록과 사용되고 있지 아니한 블록에 대한 정보를 포함할 수 있다. 배드 블록 정보는 현재 메모리 장치(150)에 포함된 배드 블록을 나타내는 정보이다. 맵 정보는 현재 메모리 장치(150)에 저장된 맵이 저장된 위치를 나타내는 정보이다.
컨트롤러(130)는 메모리 장치(150)로부터 시스템 데이터(300)를 로드하여 메모리(144)에 저장할 수 있다. 특히, 시스템이 부팅될 때, 컨트롤러(130)는 메모리 장치(150)로부터 시스템 데이터(300)를 로드할 수 있다. 컨트롤러(130)는 시스템 동작 중에 변경된 시스템 데이터(300)를 내부적으로 업데이트할 수 있다. 그리고, 컨트롤러(130)는 업데이트된 시스템 데이터(300)와 함께 업데이트 요청을 메모리 장치(150)에 제공할 수 있다. 메모리 장치(150)는 컨트롤러(130)로부터 제공된 업데이트된 시스템 데이터(300)와 업데이트 요청에 따라 시스템 데이터(300)를 업데이트할 수 있다. 즉, 메모리 장치(150)는 기존에 저장되어 있던 시스템 데이터(300)는 무효 데이터로 처리하고, 새롭게 제공된 업데이트 시스템 데이터(300)를 유효 데이터로 처리할 수 있다.
도 1에서 설명된 바와 같이, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 블록들을 활용하여 데이터를 리드하거나 라이트할 수 있다. 리드 동작 혹은 라이트 동작이 반복하여 수행되는 경우, 복수의 메모리 블록들 중 상태가 좋지 아니한 배드 메모리 블록이 발생될 수 있다. 배드 메모리 블록이란 데이터가 정상적으로 저장되지 않는 블록 혹은 리드 동작 시에 페일 비트가 사전 설정된 임계치보다 더 높게 검출되는 메모리 블록을 지칭한다. 데이터를 온전하게 저장하여야만 하는 메모리 블록의 상태는 전체적인 시스템의 성능에 큰 영향을 줄 수 있다. 따라서, 메모리 시스템(110)은 복수의 메모리 블록들을 계속하여 관리하여야 한다.
도 3를 참조하면, 시스템 데이터(300)에 포함된 정보 중 배드 블록 정보가 나타난다. 도 3에서는, 메모리 장치(150)에 포함된 복수의 메모리 블록들 중 제 1 메모리 블록은 'O'로, 제 2 메모리 블록은 'X'로 표시된다. 제 1 메모리 블록은 정상 메모리 블록이고, 제 2 메모리 블록은 배드 메모리 블록이다. 그리고, 제 3 메모리 블록은 '△'로 표시되는데, 제 3 메모리 블록은 관리가 필요한 메모리 블록(이하, 후보 메모리 블록)인 것을 의미한다.
프로세서(134)는 메모리 장치(150)에 포함된 모든 메모리 블록들의 상태를 모니터링하고, 시스템 데이터(300)로써, 메모리 블록들 각각의 상태를 메모리(144) 혹은 메모리 장치(150)에 저장할 수 있다.
후보 메모리 블록은 장기간 리드 혹은 라이트가 수행되지 않은 메모리 블록, 메모리 장치(150)의 물리적 특성으로 인하여 초기부터 상태가 좋지 않았던 메모리 블록, 이레이즈 수행 횟수가 높은 메모리 블록을 포함할 수 있다. 후보 메모리 블록 역시 프로세서(134)에 의하여 결정될 수 있다. 그리고, 프로세서(134)는 후보 메모리 블록을 모니터링하고, 각각의 상태를 갱신 및 저장할 수 있다.
컨트롤러(130)는 시스템 데이터(300)에 따라 정상적인 메모리 블록만을 사용하고, 배드 메모리 블록을 사용하지 않을 수 있다. 정상 메모리 블록 및 배드 메모리 블록 각각의 사용가능 여부는 명확하다. 다만, 후보 메모리 블록의 사용가능 여부가 불명확하다. 그래서, 컨트롤러(130) 내 프로세서(134)는 후보 메모리 블록에 대하여 테스트 리드 동작을 수행할 수 있다.
테스트 리드 동작은 후보 메모리 블록에 저장된 데이터를 리드하는 동작과 리드된 데이터에 대하여 디코딩하는 동작을 포함할 수 있다. 만약, 디코딩 결과, 페일 비트가 사전 설정된 임계 값보다 크거나 같은 경우, 프로세서(134)는 해당 후보 메모리 블록을 배드 메모리 블록으로 결정할 수 있다. 반면에, 페일 비트가 사전 설정된 임계 값보다 작은 경우, 프로세서(134)는 해당 후보 메모리 블록을 정상 메모리 블록으로 결정할 수 있다.
프로세서(134)는 정해진 시간 동안 후보 메모리 블록에 대하여 테스트 리드 동작을 수행할 수 있다. 예를 들면, 프로세서(134)는 부팅 시간 동안 후보 메모리 블록에 대하여 테스트 리드 동작을 수행할 수 있다.
이상적으로, 정해진 시간 동안에 전체 후보 메모리 블록에 대하여 테스트 리드 동작이 수행되어야 한다. 다만, 앞서 설명된 바와 같이, 후보 메모리 블록의 개수는 계속하여 증가할 수 있다. 뿐만 아니라, 여러 시스템 내부 사정에 따라, 후보 메모리 블록에 대한 리드 동작 및 디코딩 동작이 수월하게 진행되지 아니할 수 있다. 그 결과, 전체 후보 메모리 블록 중 일부 후보 메모리 블록에 대해서만 테스트 리드 동작이 수행될 수 있다.
상기 상황을 극복하고자, 프로세서(134)는 유동적으로 테스트 리드 방법을 조정하면서, 테스트 리드 동작을 수행할 수 있다.
프로세서(134)는 후보 메모리 블록 내 워드라인 중 일부의 워드라인만을 리드하는 방식을 통하여 테스트 리드 동작을 수행할 수 있다. 그리고, 프로세서(134)는 테스트 리드 동작에서 스캔될 워드라인의 개수를 결정할 수 있다.
또한, 프로세서(134)는 테스트 동작 방법을 스캔된 후보 메모리 블록들의 개수를 통하여 결정할 수 있다. 프로세서(134)는 현재 후보 메모리 블록들의 개수를 카운트하고, 메모리(144) 및 메모리 장치(150)에 저장할 수 있다. 프로세서(134)는 제 1 테스트 동작 수행 시, 스캔된 후보 메모리 블록의 개수를 카운트할 수 있다.
그리고, 프로세서(134)는 기 저장된 기준값과 현재 스캔된 후보 메모리 블록의 개수를 활용하여 추후 수행될 테스트 리드 방법을 조정할 수 있다. 기 저장된 기준값은 사용자에 의하여 설정된 초기값 혹은 바로 전에 스캔된 후보 메모리 블록의 개수일 수 있다.
만약, 현재 스캔된 후보 메모리 블록의 개수가 기준 값보다 크거나 같다면, 프로세서(134)는 다음 테스트 동작 수행 시에, 후보 메모리 블록 내 워드라인의 개수를 현재보다 더 높혀서 테스트 리드 동작을 수행하도록 테스트 리드 방법을 조정할 수 있다. 예를 들면, 제 1 테스트 동작 수행 시, 프로세서(134)가 후보 메모리 블록 내 10개의 워드라인에 대하여 테스트 동작을 수행했다면, 추후 테스트 동작 수행 시, 프로세서(134)는 후보 메모리 블록 내 15개의 워드라인에 대하여 테스트 리드 동작을 수행하도록 테스트 동작 방법을 조정할 수 있다. 더 많은 워드라인에 대하여 테스트 리드 동작이 수행되면, 프로세서(134)는 더 정확하게 후보 메모리 블록의 상태를 판별할 수 있다.
반면에, 현재 스캔된 후보 메모리 블록의 개수가 기준 값보다 작다면, 프로세서(134)는 다음 테스트 동작 수행 시에, 후보 메모리 블록 내 워드라인의 개수를 현재보다 더 적게 테스트 리드 동작을 수행하도록 테스트 리드 방법을 조정할 수 있다. 예를 들면, 제 1 테스트 동작 수행 시, 프로세서(134)가 후보 메모리 블록 내 10개의 워드라인에 대하여 테스트 동작을 수행했다면, 추후 테스트 동작 수행 시, 프로세서(134)는 후보 메모리 블록 내 5개의 워드라인에 대하여 테스트 리드 동작을 수행하도록 테스트 동작 방법을 조정할 수 있다. 더 적은 워드라인에 대하여 테스트 리드 동작이 수행되면, 프로세서(134)는 더 많은 양의 후보 메모리 블록을 스캔할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다. 특히, 도 4는 메모리 시스템(110)에 의하여 수행되는 테스트 리드 동작 과정을 나타낸다.
단계 S401에서, 메모리 시스템(110)은 '파워-온'될 수 있다. 메모리 시스템(110)이 '파워-온'되면, 컨트롤러(130)는 메모리 장치(150)에 저장된 시스템 데이터(300)를 메모리 장치(150)로부터 리드하여 메모리(144)에 저장할 수 있다.
단계 S403에서, 프로세서(134)는 시스템 데이터(300)에 포함된 배드 블록 정보에 기초하여 후보 메모리 블록에 대하여 테스트 리드 동작을 수행할 수 있다. 나아가, 프로세서(134)는 일전에 결정된 테스트 리드 방법에 따라 테스트 리드 동작을 수행할 수 있다.
단계 S405에서, 프로세서(134)는 정해진 시간 동안에 테스트 리드 동작을 위하여 스캔된 후보 메모리 블록의 개수를 카운트할 수 있다.
단계 S407에서, 프로세서(134)는 현재 스캔된 후보 메모리 블록의 개수와 기 저장된 기준값을 비교하고, 테스트 리드 방법(TEST READ INFO.)을 조정할 수 있다. 그리고, 프로세서(134)는 조정된 테스트 리드 방법을 메모리(144) 및 메모리 장치(150)에 갱신 혹은 저장할 수 있다.
이와 같이, 프로세서(134)는 스캔된 후보 메모리 블록의 개수에 따라 테스트 리드 방법을 유동적으로 조정하면서 효율적인 테스트 리드 동작을 수행할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템(110)의 동작을 나타낸 개념도이다.
테스트 리드 결과, 프로세서(134)는 후보 메모리 블록 중 배드 메모리 블록을 판별할 수 있다. 구체적으로, 테스트 리드 동작 결과, 프로세서(134)는 사전 설정된 임계 값보다 작은 수의 페일 비트가 포함된 후보 메모리 블록을 정상 메모리 블록이라고 결정할 수 있다. 반면에, 프로세서(134)는 사전 설정된 임계 값보다 크거나 같은 수의 페일 비트가 포함된 후보 메모리 블록을 배드 메모리 블록이라고 결정할 수 있다.
그리고, 프로세서(134)는 결정된 배드 메모리 블록에 대하여 리클레임 동작을 수행할 수 있다.
구체적으로, 프로세서(134)는 배드 메모리 블록(510)에 저장된 데이터를 리드하여 메모리(144)에 저장할 수 있다. 그리고 나서, 프로세서(134)는 메모리(144)에 저장된 데이터를 새로운 메모리 블록(530)에 저장할 수 있다.
이와 같이, 배드 메모리 블록에 저장된 데이터의 신뢰성을 높이기 위하여, 메모리 시스템(110)은 메모리 블록들 각각의 상태를 판단하고, 테스트 리드를 수행하며, 데이터를 항상 정상 메모리 블록에 저장하여 시스템의 성능을 향상시킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (20)

  1. 메모리 시스템에 있어서,
    후보 메모리 블록을 포함하는 메모리 장치; 및
    상기 후보 메모리 블록에 대한 테스트 리드 동작을 수행하며, 제 1 시점에 스캔된 후보 메모리 블록의 개수 및 제 2 시점에 스캔된 후보 메모리 블록의 개수를 활용하여 제 3 시점에 수행될 상기 테스트 리드 동작의 테스트 리드 방법을 결정하고, 상기 제 3 시점에 상기 결정된 상기 테스트 리드 방법으로 상기 테스트 리드 동작을 수행하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 제 2 시점에 스캔된 후보 메모리 블록의 개수가 상기 제 1 시점에 스캔된 후보 메모리 블록의 개수보다 크거나 같다면, 상기 제 3 시점에는, 상기 후보 메모리 블록 내 워드라인 스캔 양을 상기 제 2 시점에 스캔된 워드라인의 수보다 사전 설정된 양만큼 추가하여 상기 테스트 리드 동작을 수행하는
    메모리 시스템.
  3. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 제 2 시점에 스캔된 후보 메모리 블록의 개수가 상기 제 1 시점에 스캔된 후보 메모리 블록의 개수보다 작다면, 상기 제 3 시점에는, 상기 후보 메모리 블록 내 워드라인 스캔 양을 상기 제 2 시점에 스캔된 워드라인의 수보다 사전 설정된 양만큼 감소시켜 상기 테스트 리드 동작을 수행하는
    메모리 시스템.
  4. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 제 1 시점, 상기 제 2 시점 및 상기 제 3 시점에 스캔되는 후보 메모리 블록의 개수를 카운트하여 저장하는
    메모리 시스템.
  5. 제 1 항에 있어서,
    상기 컨트롤러는
    배드 블록 정보를 포함하는 시스템 데이터에 기초하여 상기 후보 메모리 블록을 결정하는
    메모리 시스템.
  6. 제 5 항에 있어서,
    상기 컨트롤러는
    상기 시스템 데이터를 상기 메모리 장치에 저장하는
    메모리 시스템.
  7. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 테스트 리드 동작의 결과, 사전 설정된 임계 값보다 크거나 같은 수의 페일 비트가 포함된 후보 메모리 블록을 배드 메모리 블록으로 결정하는
    메모리 시스템.
  8. 제 7 항에 있어서,
    상기 컨트롤러는
    상기 배드 메모리 블록에 대하여 리클레임 동작을 수행하는
    메모리 시스템.
  9. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 테스트 리드 동작의 결과, 사전 설정된 임계 값보다 작은 수의 페일 비트가 포함된 후보 메모리 블록을 정상 메모리 블록으로 결정하는
    메모리 시스템.
  10. 제 1 항에 있어서,
    상기 컨트롤러는
    상기 결정된 테스트 리드 방법을 메모리 및 상기 메모리 장치에 저장하는
    메모리 시스템.
  11. 메모리 시스템의 동작방법에 있어서,
    제 1 시점에 스캔된 후보 메모리 블록의 개수를 카운트하는 단계;
    제 2 시점에 스캔된 후보 메모리 블록의 개수를 카운트하는 단계;
    상기 제 1 시점 및 상기 제 2 시점 각각에 스캔된 후보 메모리 블록의 개수를 활용하여 제 3 시점에 수행될 테스트 리드 방법을 결정하는 단계; 및
    상기 결정된 테스트 리드 방법으로 상기 제 3 시점에 후보 메모리 블록에 대한 테스트 리드 동작을 수행하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  12. 제 11 항에 있어서,
    상기 테스트 리드 방법을 결정하는 단계는
    상기 제 2 시점에 스캔된 후보 메모리 블록의 개수가 상기 제 1 시점에 스캔된 후보 메모리 블록의 개수보다 크거나 같다면, 상기 제 3 시점에는, 상기 후보 메모리 블록 내 워드라인 스캔 양을 상기 제 2 시점에 스캔된 워드라인의 수보다 사전 설정된 양만큼 추가하여 상기 테스트 리드 동작을 수행하도록 상기 테스트 리드 방법을 결정하는
    메모리 시스템의 동작방법.
  13. 제 11 항에 있어서,
    상기 테스트 리드 방법을 결정하는 단계는
    상기 제 2 시점에 스캔된 후보 메모리 블록의 개수가 상기 제 1 시점에 스캔된 후보 메모리 블록의 개수보다 작다면, 상기 제 3 시점에는, 상기 후보 메모리 블록 내 워드라인 스캔 양을 상기 제 2 시점에 스캔된 워드라인의 수보다 사전 설정된 양만큼 감소시켜 상기 테스트 리드 동작을 수행하도록 상기 테스트 리드 방법을 결정하는
    메모리 시스템의 동작방법.
  14. 제 11 항에 있어서,
    상기 제 1 시점에 스캔된 후보 메모리 블록의 개수를 저장하는 단계;
    상기 제 2 시점 스캔된 후보 메모리 블록의 개수를 저장하는 단계; 및
    상기 제 3 시점에 스캔되는 후보 메모리 블록의 개수를 카운트하여 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  15. 제 11항에 있어서,
    배드 블록 정보를 포함하는 시스템 데이터에 기초하여 상기 후보 메모리 블록을 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  16. 제 15 항에 있어서,
    상기 시스템 데이터를 상기 메모리 장치에 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  17. 제 11 항에 있어서,
    상기 테스트 리드 동작의 결과, 사전 설정된 임계 값보다 크거나 같은 수의 페일 비트가 포함된 후보 메모리 블록을 배드 메모리 블록으로 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  18. 제 17 항에 있어서,
    상기 배드 메모리 블록에 대하여 리클레임 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  19. 제 11 항에 있어서,
    상기 테스트 리드 동작의 결과, 사전 설정된 임계 값보다 작은 수의 페일 비트가 포함된 후보 메모리 블록을 정상 메모리 블록으로 결정하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.
  20. 제 11 항에 있어서,
    상기 결정된 테스트 리드 방법을 메모리 및 상기 메모리 장치에 저장하는 단계
    를 더 포함하는 메모리 시스템의 동작방법.

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