KR20200111865A - 입력 감지 유닛을 포함하는 표시 장치 및 그것의 구동 방법 - Google Patents

입력 감지 유닛을 포함하는 표시 장치 및 그것의 구동 방법 Download PDF

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함하는 표시 패널, 상기 표시 패널 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 각각 연결된 복수의 신호 라인들을 포함하는 입력 감지 유닛, 상기 비표시 영역에 배치되고, 제어 신호 패드들 및 감지 패드를 포함하는 복수의 입력 감지 패드들, 상기 제어 신호 패드들 중 일부를 통해 시작 신호 및 적어도 하나의 클럭 신호를 수신하고, 복수의 제1 선택 신호들을 순차적으로 활성화하는 쉬프트 레지스터 어레이 및 상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 멀티플렉서 회로를 포함한다.

Description

입력 감지 유닛을 포함하는 표시 장치 및 그것의 구동 방법{DISPLAY DEVICE HAVING INPUT SENSING UNIT AND DRIVING METHOD OF THE SAME}
본 발명은 입력 감지 유닛을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 감지 유닛을 구비할 수 있다.
본 발명은 입력 감지 유닛과 연결되는 패드 개수를 감소시킬 수 있는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 표시 영역 및 비표시 영역을 포함하는 표시 패널, 상기 표시 패널 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 각각 연결된 복수의 신호 라인들을 포함하는 입력 감지 유닛, 상기 비표시 영역에 배치되고, 제어 신호 패드들 및 감지 패드를 포함하는 복수의 입력 감지 패드들, 상기 제어 신호 패드들 중 일부를 통해 시작 신호 및 적어도 하나의 클럭 신호를 수신하고, 복수의 제1 선택 신호들을 순차적으로 활성화하는 쉬프트 레지스터 어레이, 및 상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 멀티플렉서 회로를 포함한다.
예시적인 실시예에 있어서, 상기 쉬프트 레지스터 어레이는, 각각이 제1 입력 신호, 제1 클럭 신호 및 제2 클럭 신호에 응답해서 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 출력하는 복수의 쉬프트 레지스터들을 포함할 수 있다. 상기 복수의 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터의 상기 제1 입력 신호는 시작 신호이고, 상기 복수의 쉬프트 레지스터들 중 i(i는 1보다 큰 양의 정수)번째 쉬프트 레지스터의 상기 제1 입력 신호는 i-1번째 쉬프트 레지스터로부터 출력되는 제1 선택 신호일 수 있다.
예시적인 실시예에 있어서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 위상이 서로 다를 수 있다.
예시적인 실시예에 있어서, 상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고, 상기 멀티플렉서 회로는, 상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들 및 상기 제어 신호 패드들을 통해 수신되는 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나의 상기 출력 노드를 상기 감지 패드에 연결하는 제2 멀티플렉서를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 제1 멀티플렉서들 각각은 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 스위칭 트랜지스터들을 포함하며, 상기 복수의 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극에 연결된 신호 라인과 연결된 제1 전극, 상기 출력 노드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 멀티플렉서는, 상기 복수의 상기 복수의 제1 멀티플렉서들에 각각 대응하는 복수의 스위칭 트랜지스터들을 포함하며, 상기 복수의 스위칭 트랜지스터들 각각은 상기 대응하는 제1 멀티플렉서의 상기 출력 노드와 연결된 제1 전극, 상기 감지 패드와 연결된 제2 전극 및 상기 복수의 제2 선택 신호들 중 대응하는 제2 선택 신호를 수신하는 게이트 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 제1 멀티플렉서들 각각은 상기 쉬프트 레지스터 어레이로부터의 상기 복수의 제1 선택 신호들 중 일부를 비활성 레벨로 유지하는 내부 선택 신호들을 출력하는 마스킹 회로를 더 포함하되, 상기 멀티플렉서 회로는 상기 내부 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결할 수 있다.
예시적인 실시예에 있어서, 상기 마스킹 회로는, 상기 복수의 제1 선택 신호들에 각각 대응하고, 각각이 대응하는 제1 선택 신호에 연결된 제1 전극, 제2 전극 및 상기 제어 신호 패드들 중 어느 하나로부터 출력 제어 신호를 수신하는 게이트 전극을 포함하는 출력 스위칭 트랜지스터들, 및 상기 복수의 상기 제1 출력 스위칭 트랜지스터들에 각각 대응하고, 각각이 상기 제어 신호 패드들 중 제1 전압 패드로부터 제1 전압을 수신하는 제1 전극, 상기 복수의 상기 제1 출력 스위칭 트랜지스터들 중 대응하는 제1 출력 스위칭 트랜지스터들의 상기 제2 전극에 연결된 제2 전극 및 상기 상기 제어 신호 패드들 중 어느 하나로부터 출력 인에이블 신호를 수신하는 게이트 전극을 포함하는 출력 인에이블 트랜지스터들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 표시 장치는 마스킹 모드 및 슬로우 모드로 동작하며, 상기 슬로우 모드에서 상기 적어도 하나의 클럭 신호의 주파수는 상기 마스킹 모드보다 낮다.
예시적인 실시예에 있어서, 상기 마스킹 회로는, 상기 슬로우 모드동안 상기 복수의 제1 선택 신호들을 상기 내부 선택 신호들로 출력할 수 있다.
예시적인 실시예에 있어서, 상기 표시 장치는 상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 제2 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함하며, 상기 멀티플렉서 회로는 상기 복수의 제1 선택 신호들 및 상기 복수의 제2 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고, 상기 멀티플렉서 회로는, 상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들 및 상기 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나를 상기 감지 패드에 연결하는 제2 멀티플렉서를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 표시 장치는 상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 디스챠지 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함하며, 상기 멀티플렉서 회로는 상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하고, 상기 복수의 디스챠지 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 제어 신호 패드들 중 제2 전압을 수신하는 제2 전압 패드에 선택적으로 연결할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고, 상기 멀티플렉서 회로는, 상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들, 상기 제어 신호 패드들을 통해 수신되는 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나를 상기 감지 패드에 연결하는 제2 멀티플렉서, 및 상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 디스챠지 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 제2 전압 패드를 전기적으로 연결하는 복수의 제3 멀티플렉서들을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 적어도 하나의 클럭 신호 및 상기 적어도 하나의 서브 클럭 신호의 주기는 동일하고, 상기 적어도 하나의 서브 클럭 신호의 활성화 구간은 상기 적어도 하나의 클럭 신호의 활성화 구간보다 길 수 있다.
예시적인 실시예에 있어서, 상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 디스챠지 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 멀티플렉서 회로는 상기 제어 신호 패드들 중 제2 전압 패드 및 제3 전압 패드를 통해 제2 전압 및 제3 전압을 더 수신할 수 있다. 상기 복수의 제1 멀티플렉서들 각각은, 상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 출력 노드를 전기적으로 연결하는 메인 멀티플렉서, 상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 제3 전압 패드를 전기적으로 연결하는 프리챠지 멀티플렉서, 및 상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 디스챠지 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 제2 전압 패드를 전기적으로 연결하는 디스챠지 멀티플렉서를 포함할 수 있다.
예시적인 실시예에 있어서, 상기 메인 멀티플렉서는 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제1 스위칭 트랜지스터들을 포함하고, 상기 복수의 제1 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 출력 노드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 프리챠지 멀티플렉서는, 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제2 스위칭 트랜지스터들을 포함하고, 상기 복수의 제2 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 제3 전압 패드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 제1 스위칭 트랜지스터들 중 i(i는 양의 정수)번째 제1 스위칭 트랜지스터의 상기 게이트 전극은 상기 복수의 제1 선택 신호들 중 i번째 제1 선택 신호를 수신하고, 상기 복수의 제2 스위칭 트랜지스터들 중 i번째 제2 스위칭 트랜지스터의 상기 게이트 전극은 상기 복수의 제1 선택 신호들 중 i-1번째 제1 선택 신호를 수신할 수 있다.
예시적인 실시예에 있어서, 상기 디스챠지 멀티플렉서는, 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제3 스위칭 트랜지스터들을 포함하고, 상기 제3 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 제2 전압 패드와 연결된 제2 전극 및 상기 디스챠지 선택 신호들을 수신하는 게이트 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 디스챠지 선택 신호들 중 i((i는 양의 정수)번째 디스챠지 선택 신호의 활성화 구간은 상기 제1 선택 신호들 중 i-1번째 제1 선택 신호의 제1 활성화 구간 및 상기 제1 선택 신호들 중 i번째 제1 선택 신호의 제2 활성화 구간과 중첩하지 않을 수 있다.
본 발명의 다른 특징에 따른 표시 패널과, 상기 표시 패널 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 각각 연결된 복수의 신호 라인들을 포함하는 입력 감지 유닛, 및 제어 신호 패드들 및 감지 패드를 포함하는 복수의 패드들을 포함하는 표시 장치의 구동 방법은: 상기 제어 신호 패드들 중 일부를 통해 시작 신호 및 적어도 하나의 클럭 신호를 수신하는 단계, 및 복수의 제1 선택 신호들을 순차적으로 활성화하는 단계, 상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하는 단계, 복수의 제2 선택 신호들을 순차적으로 활성화하는 단계를 더 포함하며, 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계는, 상기 복수의 제1 선택 신호들 및 상기 복수의 제2 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계를 포함할 수 있다.
이와 같은 구성을 갖는 표시 장치는 복수 개의 감지 전극들의 감지 신호를 감지 전극들의 개수보다 적은 개수의 감지 패드에 연결함으로써 감지 패드들 및 신호 배선의 개수를 감소시킬 수 있다.
특히, 멀티플렉서 내 트랜지스터들을 제어하기 위한 선택 신호들이 쉬프트 레지스터 어레이로부터 출력되므로, 표시 장치는 현저히 감소된 개수의 입력 감지 패드들만을 필요로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다
도 5는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 6은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 입력 감지 유닛의 쉬프트 레지스터 어레이의 블록도이다.
도 8은 본 발명의 일 실시예에 따른 쉬프트 레지스터 어레이 내 쉬프트 레지스터의 회로도이다.
도 9는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 13은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 14a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 14b는 도 14a에 도시된 제1 멀티플렉서를 확대해서 보여주는 도면이다.
도 15는 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 16a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 16b는 도 16a에 도시된 제1 멀티플렉서를 확대해서 보여주는 도면이다.
도 17은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 19는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 20은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 22는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 23은 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 24는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 25는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1에 도시된 것과 같이, 표시장치(DD)는 표시면(DD-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(DD-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DD-IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하고 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향들은 상대적인 개념으로서 다른 방향들로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시장치(DD)를 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다.
본 실시예에 따른 표시장치(DD)는 리지드 표시장치일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시장치(DD)는 플렉서블 표시장치(DD)일 수 있다. 본 실시예에서 핸드폰 단말기에 적용될 수 있는 표시장치(DD)를 예시적으로 도시하였다. 도시하지 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 표시장치(DD)과 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에 도시된 것과 같이, 표시면(DD-IS)은 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 화병을 도시하였다.
도 1에 도시된 것과 같이, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워싸는 형상일 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2를 참조하면, 도 2에 도시된 것과 같이, 표시 장치(DD)는 표시 패널(DP)과 입력 감지 유닛(ISU)을 포함한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP)의 하면에 배치된 보호부재, 입력 감지 유닛(ISU)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시 패널(DP)은 발광형 표시 패널일 수 있으나, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널 또는 퀀텀닷 발광 표시 패널일 수 있다. 유기 발광 표시 패널은 발광층이 유기 발광 물질을 포함한다. 퀀텀닷 발광 표시 패널은 발광층이 퀀텀닷 및 퀀텀 로드를 포함한다. 이하, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
표시 패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 별도로 도시되지 않았으나, 표시 패널(DP)은 반사방지층, 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다.
베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1을 참조하여 설명한 표시 영역(DM-DA)과 비표시 영역(DM-NDA)은 베이스층(SUB)에 동일하게 정의될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 상기 회로 소자는 신호 라인들, 화소의 구동 회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 적어도 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 적어도 하나의 무기막(이하, 봉지 무기막)을 포함한다. 박막 봉지층(TFE)은 적어도 하나의 유기막(이하, 봉지 유기막)을 더 포함할 수 있다. 봉지 무기막은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 봉지 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 봉지 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 봉지 유기막은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
입력 감지 유닛(ISU)은 외부 입력의 좌표 정보를 획득한다. 입력 감지 유닛(ISU)은 연속공정에 의해 표시 패널(DP) 상에 형성되거나, 적어도 일부의 구성들은 접착 부재를 통해 서로 결합될 수 있다
입력 감지 유닛(ISU)은 다층구조를 가질 수 있다. 입력 감지 유닛(ISU)은 단층 또는 다층의 도전층을 포함할 수 있다. 입력 감지 유닛(ISU)은 단층 또는 다층의 절연층을 포함할 수 있다.
입력 감지 유닛(ISU)은 예컨대, 정전 용량 방식으로 외부 입력을 감지할 수 있다. 본 발명에서 입력 감지 유닛(ISU)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력 감지 유닛(ISU)은 전자기 유도방식 또는 압력 감지방식으로 외부 입력을 감지할 수도 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4a에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시 영역(DP-DA)과 비표시 영역(DP-NDA)을 포함한다. 본 실시예에서 비표시 영역(DP-NDA)은 표시 영역(DP-DA)의 테두리를 따라 정의될 수 있다. 표시 패널(DP)의 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)은 도 1 및 도 2a에 도시된 표시 장치(DD)의 표시 영역(DD-DA) 및 비표시 영역(DD-NDA)에 각각 대응한다.
표시 패널(DP)은 구동 회로(GDC), 복수 개의 신호 라인들(SGL, 이하 신호 라인들), 복수 개의 신호 패드들(DP-PD, 이하 신호 패드들) 및 복수 개의 화소들(PX, 이하 화소들)을 포함할 수 있다. 화소들(PX)은 표시 영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동 회로를 포함한다. 구동회로(GDC), 신호 라인들(SGL), 신호 패드들(DP-PD) 및 화소 구동 회로는 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동 회로(GDC)는 스캔 구동 회로를 포함할 수 있다. 스캔 구동 회로는 복수 개의 스캔 신호들(이하, 스캔 신호들)을 생성하고, 스캔 신호들을 후술하는 복수 개의 스캔 라인들(GL, 이하 스캔 라인들)에 순차적으로 출력한다.　스캔 구동 회로는 화소들(PX)의 구동 회로에 또 다른 제어 신호를 더 출력할 수 있다.
구동 회로(GDC)는 화소들(PX)의 구동 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호 라인들(SGL)은 스캔 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 스캔 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어 신호 라인(CSL)은 구동 회로(GDC)에 제어 신호들을 제공할 수 있다.
신호 라인들(SGL)은 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 신호 라인들(SGL)은 패드부 및 라인부를 포함할 수 있다. 라인부는 표시 영역(DP-DA) 및 비표시 영역(DP-NDA)에 중첩한다. 패드부는 라인부의 말단에 연결된다. 패드부는 비표시 영역(DP-NDA)에 배치되고, 신호 패드들(DP-PD) 중 대응하는 신호 패드에 중첩한다. 비표시영역(DP-NDA) 중 신호 패드들(DP-PD)이 배치된 영역은 패드 영역(NDA-PD)으로 정의될 수 있다.
실질적으로 화소(PX)에 연결된 라인부가 신호 라인들(SGL)의 대부분을 구성한다. 라인부는 화소(PX)의 트랜지스터들(미 도시됨)에 연결된다. 라인부는 단층/다층 구조를 가질 수 있고, 라인부는 일체의 형상(single body)이거나, 2 이상의 부분들을 포함할 수 있다. 2 이상의 부분들은 서로 다른 층 상에 배치되고, 2 이상의 부분들 사이에 배치된 절연층을 관통하는 컨택홀을 통해 서로 연결될 수 있다.
표시 패널(DP)은 패드영역(NDA-PD)에 배치된 입력 감지 패드들(IS-PD)을 더 포함할 수 있다. 입력 감지 패드들(IS-PD)은 신호 라인들(SGL)과 동일한 공정을 통해 형성되므로 신호 라인들(SGL)과 동일한 층 상에 배치될 수 있다.
입력 감지 패드들(IS-PD)은 도 2에 도시된 입력 감지 유닛(ISU)에 구비된 신호 라인들의 패드부에 중첩할 수 있다. 입력 감지 패드들(IS-PD)은 표시 패널(DP)의 신호 라인들(SGL)과 전기적으로 절연될 수 있다.
도 3a에는 표시 패널(DP)에 전기적으로 연결되는 회로 기판(PCB)을 추가 도시하였다. 회로 기판(PCB)은 리지드 회로기판 또는 플렉서블 회로기판일 수 있다. 회로 기판(PCB)은 표시 패널(DP)에 직접 결합되거나, 또 다른 회로 기판을 통해 표시 패널(DP)에 연결될 수 있다.
회로 기판(PCB)에는 표시 패널(DP)의 동작을 제어하는 타이밍 제어 회로(TC)가 배치될 수 있다. 또한, 회로 기판(PCB)에는 입력 감지 유닛(ISU)을 제어하는 입력 감지 회로(IS-C)가 배치될 수 있다. 타이밍 제어 회로(TC)와 입력 감지 회로(IS-C) 각각은 집적 칩의 형태로 회로 기판(PCB)에 실장될 수 있다. 본 발명의 일 실시예에서 타이밍 제어 회로(TC)와 입력 감지 회로(IS-C)는 하나의 집적 칩의 형태로 회로 기판(PCB)에 실장될 수 있다. 회로 기판(PCB)은 표시 패널(DP)과 전기적으로 연결되는 회로 기판 패드들(PCB-P)을 포함할 수 있다. 미 도시되었으나, 회로 기판(PCB)은 회로 기판 패드들(PCB-P)과 타이밍 제어 회로(TC) 및/또는 입력 감지 회로(IS-C)를 연결하는 신호 라인들을 더 포함한다.
도 3b에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시 패널(DP)은 비표시 영역(DP-NDA)에 배치된 칩 실장 영역(NDA-TC)을 더 포함할 수 있다. 칩 실장 영역(NDA-TC)에는 칩 형태의 타이밍 제어 회로(TC, 도 4a 참조, 이하 제어 회로 칩)가 실장된다.
칩 실장 영역(NDA-TC)에는 제1 칩 패드들(TC-PD1)과 제2 칩 패드들(TC-PD2)이 배치될 수 있다. 제1 칩 패드들(TC-PD1)은 데이터 라인들(DL)에 연결되고, 제2 칩 패드들(TC-PD2)은 신호 라인들을 통해 신호 패드들(DP)에 연결될 수 있다. 타이밍 제어 회로(TC)의 단자들은 제1 칩 패드들(TC-PD1)과 제2 칩 패드들(TC-PD2)에 연결될 수 있다. 결과적으로 데이터 라인들(DL)은 타이밍 제어 회로(TC)를 거쳐 신호 패드들(DP-PD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서 제어신호 라인(CSL) 및 전원 라인(PL) 중 어느 하나 이상도 타이밍 제어 회로(TC)에 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 4에 도시된 것과 같이, 입력 감지 유닛(ISU)은 복수 개의 감지 전극들(IE, 이하 감지 전극들) 및 복수 개의 신호 라인들(SL, 이하 신호 라인들)을 포함할 수 있다. 감지 전극들(IE)은 고유의 좌표 정보를 갖는다. 예컨대, 감지 전극들(IE)은 매트릭스 형태로 배열될 수 있고, 신호 라인들(SL)에 각각 연결된다. 감지 전극들(IE)의 형상과 배열은 특별히 제한되지 않는다. 감지 전극들(IE)은 표시 영역(DD-DA)에 배치될 수 있다. 신호 라인들(SL) 중 일부는 표시 영역(DD-DA)에 배치되고, 일부는 비표시 영역(DD-NDA)에 배치될 수 있다. 본 실시예에 따른 입력 감지 유닛(ISU)은 셀프 캡 방식으로 좌표정보를 획득할 수 있다.
본 실시예에 있어서 사각 형상의 감지 전극들(IE)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 예시적인 실시예에서 감지 전극들(IE)은 다각형상을 가질 수 있다.
감지 전극들(IE)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전성 물질은 금속이나 이들의 합금을 포함할 수 있다. 상기 금속으로는 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 백금(Pt) 등을 들 수 있다.
한편, 감지 전극들(IE)은 투명 도전성 물질로 이루어질 수 있다. 투명 도전성 물질로는 은나노와이어(AgNW), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide), 카본나노튜브(Carbon Nano Tube), 그래핀 (graphene) 등일 수 있다. 감지 전극들(IE)은 단일층 또는 다중층으로 이루어질 수 있다.
스위칭 회로(100)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(100)는 입력 감지 패드들(IS-PD)과 신호 라인들(SL)을 전기적으로 연결할 수 있다.
일반적으로 입력 감지 패드들(IS-PD)의 개수는 신호 라인들(SL)의 개수보다 크거나 같다. 본 실시예에서 입력 감지 유닛(ISU)은 스위칭 회로(100)를 포함함으로써 신호 라인들(SL)의 개수보다 적은 개수의 입력 감지 패드들(IS-PD)을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 5를 참조하면, 스위칭 회로(100)는 쉬프트 레지스터 어레이(110) 및 멀티플렉서 회로(105)를 포함한다. 예시적인 실시예에서, 입력 감지 패드들(IS-PD)은 제어 신호 패드들(P1-P7) 및 감지 패드(P8)를 포함한다.
쉬프트 레지스터 어레이(110)는 제어 신호 패드(P1)로부터의 시작 신호(FLM) 및 적어도 하나의 클럭 신호를 수신한다. 예시적인 실시예에서, 쉬프트 레지스터 어레이(110)는 제어 신호 패드(P2)로부터 제1 클럭 신호(CLK1) 및 제어 신호 패드(P2)로부터 제2 클럭 신호(CLK2)를 수신한다.
쉬프트 레지스터 어레이(110)는 복수의 제1 선택 신호들(LSEL1-LSELk)을 출력한다(단, k는 2보다 크거나 같은 양의 정수). 예시적인 실시예에서, 쉬프트 레지스터 어레이(110)는 제1 선택 신호들(LSEL1-LSELk)을 순차적으로 제1 레벨(예를 들면, 로우 레벨)로 활성화할 수 있다. 쉬프트 레지스터 어레이(110)의 회로 구성 및 동작은 추후 도 6 및 도 7을 참조하여 상세히 설명한다.
멀티플렉서 회로(105)는 복수의 제1 선택 신호들(LSEL1-LSELk)에 응답해서 복수의 신호 라인들(SL1-SLm)을 감지 패드(P8)에 선택적으로 연결한다. 이 실시예에서, 감지 패드(P8)의 개수는 1개인 것으로 도시하고 설명하나, 이에 한정되지 않는다.
멀티플렉서 회로(105)는 제1 멀티플렉서들(120-150) 및 제2 멀티플렉서(160)를 포함한다.
감지 전극들(IE)은 복수의 그룹들로 분할될 수 있다. 예시적인 실시예에서, 감지 전극들(IE) 중 제1 방향(DR1)으로 인접하게 배열된 감지 전극들이 하나의 감지 전극 그룹으로 분류될 수 있다. 이 실시예에서 감지 전극들(IE)은 제2 방향(DR2)으로 4개씩 배열되므로, 4개의 감지 전극 그룹들(IEG1-IEG4)로 분할되나 본 발명은 이에 제한되지 않는다. 즉, 제2 방향(DR2)으로 배열되는 감지 전극들(IE)의 개수 및 감지 전극 그룹들의 개수는 다양하게 변경될 수 있다. 또한 감지 전극 그룹에 포함되는 감지 전극들의 개수도 다양하게 변경될 수 있다.
제1 멀티플렉서들(120-150)은 감지 전극 그룹들(IEG1-IEG4)에 각각 대응한다. 제1 멀티플렉서들(120-150)은 출력 노드(OUT1-OUT4)를 각각 포함한다. 제1 멀티플렉서들(120-150)은 제1 선택 신호들(LSEL1-LSELk)에 응답해서 감지 전극 그룹들(IEG1-IEG4) 중 대응하는 감지 전극 그룹 내 복수의 감지 전극들 중 어느 하나의 감지 전극에 연결된 신호 라인과 출력 노드를 전기적으로 연결한다.
제1 멀티플렉서(120)는 제1 선택 신호들(LSEL1-LSELk)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 출력 노드(OUT1)에 전기적으로 연결한다.
제2 내지 제4 멀티플렉서들(130-150)의 회로 구성 및 동작은 제1 멀티플렉서(120)와 유사하므로 중복되는 설명을 생략한다.
제1 멀티플렉서들(120-150)은 각각은 복수의 스위칭 트랜지스터들(121-12k)을 포함한다. 스위칭 트랜지스터(121)는 대응하는 감지 전극(IE1)과 연결된 신호 라인(SL1)과 연결된 제1 전극, 출력 노드(OUT1)와 연결된 제2 전극 및 제1 선택 신호(LSEL1)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(122)는 대응하는 감지 전극(IE2)과 연결된 신호 라인(SL2)과 연결된 제1 전극, 출력 노드(OUT1)와 연결된 제2 전극 및 제1 선택 신호(LSEL2)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(123)는 대응하는 감지 전극(IE3)과 연결된 신호 라인(SL3)과 연결된 제1 전극, 출력 노드(OUT1)와 연결된 제2 전극 및 제1 선택 신호(LSEL3)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(12k)는 대응하는 감지 전극(IEk)과 연결된 신호 라인(SLk)과 연결된 제1 전극, 출력 노드(OUT1)와 연결된 제2 전극 및 제1 선택 신호(LSELk)를 수신하는 게이트 전극을 포함한다.
이 실시예에서, 스위칭 트랜지스터들(121-12k)은 PMOS 트랜지스터들로 구성되나 이에 한정되지 않는다. 다른 실시예에서, 스위칭 트랜지스터들(121-12k)은 NMOS 트랜지스터들로 구성될 수 있다. 스위칭 트랜지스터들(121-12k)이 PMOS 트랜지스터들로 구성될 때 제1 선택 신호들(LSEL1-LSELk)의 활성화 구간은 로우 레벨이며, 스위칭 트랜지스터들(121-12k)이 NMOS 트랜지스터들로 구성될 때 제1 선택 신호들(LSEL1-LSELk)의 활성화 구간은 하이 레벨일 수 있다.
제2 멀티플렉서(160)는 제어 신호 패드들(P4-P6)을 통해 수신되는 제2 선택 신호들(CSEL1-CSEL4)에 응답해서 제1 멀티플렉서들(120-150)의 출력 노드들(OUT1-OUT4) 중 어느 하나를 감지 패드(P8)에 전기적으로 연결한다.
제2 멀티플렉서(160)는 제1 멀티플렉서들(120-150)에 각각 대응하는 복수의 스위칭 트랜지스터들(161-164)을 포함한다. 이 실시예에서, 스위칭 트랜지스터들(161-164)은 PMOS 트랜지스터들로 구성되나 이에 한정되지 않는다. 다른 실시예에서, 스위칭 트랜지스터들(161-164)은 NMOS 트랜지스터들로 구성될 수 있다. 스위칭 트랜지스터들(161-164)이 PMOS 트랜지스터들로 구성될 때 제2 선택 신호들(CSEL1-CSEL4)의 활성화 구간은 로우 레벨이며, 스위칭 트랜지스터들(161-164)이 NMOS 트랜지스터들로 구성될 때 제2 선택 신호들(CSEL1-CSEL4)의 활성화 구간은 하이 레벨일 수 있다.
스위칭 트랜지스터(161)는 대응하는 제1 멀티플렉서(120)의 출력 노드(OUT1)와 연결된 제1 전극, 감지 패드(P8)와 연결된 제2 전극 및 제2 선택 신호(CSEL1)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(162)는 대응하는 제1 멀티플렉서(130)의 출력 노드(OUT2)와 연결된 제1 전극, 감지 패드(P8)와 연결된 제2 전극 및 제2 선택 신호(CSEL2)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(163)는 대응하는 제3 멀티플렉서(140)의 출력 노드(OUT3)와 연결된 제1 전극, 감지 패드(P8)와 연결된 제2 전극 및 제2 선택 신호(CSEL3)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(164)는 대응하는 제1 멀티플렉서(150)의 출력 노드(OUT3)와 연결된 제1 전극, 감지 패드(P8)와 연결된 제2 전극 및 제2 선택 신호(CSEL4)를 수신하는 게이트 전극을 포함한다.
도 6은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하면, 시작 신호(FLM)는 감지 전극 그룹들(IEG1-IEG4) 각각의 구동 시작을 나타내는 신호이다. 제1 구간(T1)은 제1 감지 전극 그룹(IEG1)의 동작 구간이고, 제2 구간(T2)은 제2 감지 전극 그룹(IEG2)의 동작 구간이고, 제3 구간(T3)은 제3 감지 전극 그룹(IEG3)의 동작 구간이며, 그리고 제4 구간(T4)은 제4 감지 전극 그룹(IEG4)의 동작 구간이다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며 위상이 다른 신호들이다. 쉬프트 레지스터 어레이(110)로부터 출력되는 제1 선택 신호들(LSEL1-LSELk)은 감지 전극 그룹 내 감지 전극들(IE1-IEk)을 순차적으로 선택하기 위한 신호들이다. 제2 선택 신호들(CSEL1-CSEL4)은 제1 멀티플렉서들(120-150)을 순차적으로 선택하기 위한 신호들이다.
예를 들어, 로우 레벨로 활성화된 제2 선택 신호(CSEL1)에 의해 제1 멀티플렉서(120)가 선택된 상태에서 제1 선택 신호들(LSEL1-LSELk)이 순차적으로 로우 레벨로 활성화되면 스위칭 트랜지스터들(121-12k)이 순차적으로 턴 온 됨에 따라 신호 라인들(SL1-SLk)이 순차적으로 감지 패드(P8)에 전기적으로 연결될 수 있다. 따라서 입력 감지 회로(IS-C, 도 3a 및 도 3b에 도시됨)로부터 감지 패드(P8)의 구동 신호는 감지 전극들(IE1-IEk)로 순차적으로 제공될 수 있다. 또한 감지 전극들(IE1-IEk)로부터의 감지 신호들이 순차적으로 감지 패드(P8)를 통해 입력 감지 회로(IS-C)로 제공될 수 있다.
이와 같은 본 발명에 의하면, 7 개의 제어 신호 패드들(P1-P7)로부터 수신되는 신호들에 응답해서 4xk 개의 감지 전극들의 신호 라인들을 하나의 감지 패드(P8)에 순차적으로 연결할 수 있다. 특히, 제1 멀티플렉서들(120-150)을 제어하기 위한 제1 선택 신호들(LSEL1-LSELk)이 쉬프트 레지스터 어레이(110)로부터 출력되므로 3개의 제어 신호 패드들(P1-P3)을 이용하여 k개의 스위칭 트랜지스터들(121-12k)을 제어할 있다. 따라서, 표시 장치(DD)는 신호 라인들(SL1-SLm)의 개수보다 현저히 감소된 개수의 입력 감지 패드들(IS-PD)만을 필요로 한다.
도 7은 본 발명의 일 실시예에 따른 입력 감지 유닛의 쉬프트 레지스터 어레이의 블록도이다.
도 7을 참조하면, 쉬프트 레지스터 어레이(110)는 복수의 쉬프트 레지스터들(111-11k)을 포함한다. 쉬프트 레지스터들(111-11k)은 동일한 회로 구성을 가질 수 있다.
쉬프트 레지스터들(111-11k)은 제1 입력 신호, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 수신하고, 제1 선택 신호들(LSEL1-LSELk)을 출력한다.
쉬프트 레지스터들(111-11k) 중 첫 번째 쉬프트 레지스터(111)는 제1 입력 신호로서 시작 신호(FLM)를 수신하고, 제1 선택 신호(LSEL1)를 출력한다.
쉬프트 레지스터들(111-11k) 중 i번째 쉬프트 레지스터(11i)는 제1 입력 신호로서 i-1번째 쉬프트 레지스터(11i-1)로부터의 제1 선택 신호(LSELi-1)를 수신하고, 제1 선택 신호(LSELi)를 출력한다(i는 1보다 큰 양의 정수).
도 8은 본 발명의 일 실시예에 따른 쉬프트 레지스터 어레이 내 쉬프트 레지스터의 회로도이다.
도 8은 쉬프트 레지스터(111)의 회로도 만을 도시하나, 도 7에 도시된 다른 쉬프트 레지스터들(112-11k)도 쉬프트 레지스터(111)와 동일한 회로 구성을 포함할 수 있다.
도 8을 참조하면, 쉬프트 레지스터(111)는 제1 입력 단자(101)를 통해 시작 신호(FLM)를 수신하고, 제2 입력 단자(102)를 통해 제1 클럭 신호(CLK1)를 수신하고 그리고 제3 입력 단자(103)를 통해 제2 클럭 신호(CLK2)를 수신한다. 쉬프트 레지스터(111)는 출력 단자(104)를 통해 제1 선택 신호(LSEL1)를 출력한다.
쉬프트 레지스터(111)의 제1 입력 단자(101)에는 시작 신호(FLM)가 입력되나, 도 7에서 설명한 바와 같이, 쉬프트 레지스터들(112-11k)의 제1 입력 단자(101)에는 이전 쉬프트 레지스터로부터 출력되는 제1 선택 신호가 수신될 수 있다.
또한 홀수 번째 쉬프트 레지스터들(111, 113, ??11k-1)은 제2 입력 단자(102)를 통해 제1 클럭 신호(CLK1)를 수신하고 그리고 제3 입력 단자(103)를 통해 제2 클럭 신호(CLK2)를 수신하며, 짝수 번째 쉬프트 레지스터들(112, 114, ??11k)은 제2 입력 단자(102)를 통해 제2 클럭 신호(CLK2)를 수신하고 그리고 제3 입력 단자(103)를 통해 제1 클럭 신호(CLK1)를 수신한다.
쉬프트 레지스터(111)는 제1 입력 회로(111a), 제2 입력 회로(111b) 및 출력 회로(111c)를 포함한다.
제1 입력 회로(111a)는 트랜지스터들(M1-M3)을 포함하며, 시작 신호(FLM), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 응답해서 제1 노드(N1) 및 제3 노드(N3)의 전압 레벨을 제어한다. 트랜지스터(M1)는 제1 입력 단자(101)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 제2 입력 단자(102)와 연결된 게이트 전극을 포함한다. 트랜지스터(M1)는 제1 전극, 제3 노드(N3)와 연결된 제2 전극 및 제3 입력 단자(103)와 연결된 게이트 전극을 포함한다. 트랜지스터(M3)는 전원 전압을 수신하는 제1 전극, 트랜지스터(M2)의 제1 전극과 연결된 제2 전극 및 제3 입력 단자(103)와 연결된 게이트 전극을 포함한다.
제2 입력 회로(111b)는 트랜지스터들(M6, M7)을 포함하며, 제3 노드(N3)의 전압 레벨 및 제1 클럭 신호(CLK1)에 응답해서 제2 노드(N1)의 전압 레벨을 제어한다. 트랜지스터(M6)는 제1 노드(N1)와 연결된 제1 전극, 제2 입력 단자(102)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 게이트 전극을 포함한다. 트랜지스터(M7)는 제1 노드(N1)와 연결된 제1 전극, 접지 전압(VSS)과 연결된 제2 전극 및 제2 입력 단자(102)와 연결된 게이트 전극을 포함한다.
출력 회로(111c)는 트랜지스터들(M4, M5) 및 커패시터들(C1, C2)을 포함하며, 제1 노드(N1) 및 제2 노드(N2)의 전압 레벨에 따라서 출력 단자(104)로 출력되는 제1 선택 신호(LSEL1)의 전압 레벨을 제어한다. 트랜지스터(M4)는 전원 전압(VDD)을 수신하는 제1 전극, 출력 단자(104)와 연결된 제2 전극 및 제1 노드(N1)와 연결된 게이트 전극을 포함한다.
예시적인 실시예에서, 쉬프트 레지스터(111)에 포함되는 트랜지스터들(M1-M7)은 PMOS 트랜지스터들로 구성될 수 있다. 다른 실시예에서 쉬프트 레지스터(111)에 포함되는 트랜지스터들(M1-M7)은 NMOS 트랜지스터들로 구성될 수 있다.
쉬프트 레지스터(111)에 포함되는 트랜지스터들(M1-M7)은 표시 패널(DP, 도 3a 및 도 3b에 도시됨)에 구비되는 화소들(PX)과 동일 동일한 공정, 예컨대 LTPS 공정 또는 LTPO 공정을 통해 형성될 수 있다. 또한 간단한 회로 구성을 갖는 쉬프트 레지스터(111)를 이용하여 도 5에 도시된 제1 멀티플렉서들(120-150) 내 스위칭 트랜지스터들(121-12k)을 제어하기 위한 제1 선택 신호들(LSEL1-LSELk)을 출력할 수 있다. 따라서 제1 선택 신호들(LSEL1-LSELk)을 입력 감지 패드들(IS-PD)를 통해 직접 수신하는 것에 비해 입력 감지 패드들(IS-PD)의 개수가 감소한다.
도 9는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 9를 참조하면, 입력 감지 유닛(ISU)은 감지 전극 그룹들(IEG1-IEG4), 스위칭 회로(200) 및 입력 감지 패드들(IS-PD)을 포함한다. 입력 감지 패드들(IS-PD)은 제어 신호 패드들(P11-P17, P19-21) 및 감지 패드(P18)를 포함한다. 도 9에 도시된 스위칭 회로(200)는 도 5에 도시된 스위칭 회로(100)에 마스킹 회로(270)를 더 포함한다.
마스킹 회로(270)는 출력 스위칭 트랜지스터들(271) 및 출력 인에이블 트랜지스터들(272)을 포함한다. 출력 스위칭 트랜지스터들(271)은 제1 선택 신호들(LSESL1-LSELk)에 각각 대응한다. 출력 스위칭 트랜지스터들(271)은 제1 선택 신호들(LSEL1-LSELk) 중 대응하는 제1 선택 신호에 연결된 제1 전극, 제2 전극 및 제어 신호 패드(P19)에 연결된 게이트 전극을 포함한다. 출력 인에이블 트랜지스터들(272)은 제어 신호 패드(P21)에 연결된 제1 전극, 제2 전극 및 제어 신호 패드(P20)에 연결된 게이트 전극을 포함한다. 출력 스위칭 트랜지스터들(271)의 제2 전극들 및 출력 인에이블 트랜지스터들(272)의 제2 전극들은 각각 서로 연결되며, 내부 선택 신호들(iSEL1-iSELk)을 출력한다. 내부 선택 신호들(iSEL1-iSELk)은 제1 멀티플렉서들(120-150) 내 스위칭 트랜지스터들(221-22k)의 게이트 전극들로 각각 제공된다.
제어 신호 패드(P19)는 출력 제어 신호(MUX_OUT)를 수신하고, 제어 신호 패드(P20)는 출력 인에이블 신호(MUX_EN)를 수신하며, 제어 신호 패드(P20)는 제1 전압(VGH)을 수신한다. 제1 전압(VGH)은 스위칭 트랜지스터들(221-22k)를 턴 오프시키기 위한 전압 레벨을 갖는다. 예를 들어, 제1 전압(VGH)은 전원 전압(VDD)일 수 있다.
도 10은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 9 및 도 10을 참조하면, 출력 제어 신호(MUX_OUT)가 하이 레벨이고, 출력 인에이블 신호(MUX_EN)가 로우 레벨인 마스킹 구간(Tm)동안 출력 스위칭 트랜지스터들(271)은 턴 오프되고, 출력 인에이블 트랜지스터들(272)은 턴 온된다. 따라서, 마스킹 구간(Tm)동안 내부 선택 신호들(iLSEL1-ILSELk-2)은 비활성 레벨 즉, 하이 레벨로 유지된다. 출력 제어 신호(MUX_OUT)가 로우 레벨이고, 출력 인에이블 신호(MUX_EN)가 하이 레벨인 노말 구간(Tn)동안 출력 스위칭 트랜지스터들(271)은 턴 온되고, 출력 인에이블 트랜지스터들(272)은 턴 오프된다. 따라서, 노말 구간(Tn)동안 내부 선택 신호들(iLSELk-1, iLSELk)은 제1 선택 신호들(LSELk-1, LSELk)과 동일한 신호 레벨을 갖는다.
도 9에 도시된 마스킹 회로(270)에 의하면 감지 전극 그룹들(IEG1-IEG4) 내 특정 감지 전극들만 동작하도록 제어할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 내부 선택 신호들(iLSEL1-ILSELk-2)은 비활성 레벨로 유지되고, 내부 선택 신호들(iLSELk-1, iLSELk)은 제1 선택 신호들(LSELk-1, LSELk)과 동일한 신호 레벨을 갖는 경우, 감지 전극 그룹들(IEG1-IEG4) 내 감지 전극들(IEk-1, IEk)만 동작할 수 있다. 그러므로 입력 감지 유닛(ISU)은 특정 영역의 감지 전극들로부터의 터치 입력만을 감지하도록 동작할 수 있다.
제1 구간(T1)에서 마스킹 구간(Tm) 및 노말 구간(Tn) 각각의 길이는 다양하게 변경될 수 있다.
도 11은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 9 및 도 11을 참조하면, 입력 감지 유닛(ISU)은 마스킹 모드(Tm) 및 슬로우 모드(Ts)로 동작할 수 있다. 슬로우 모드(Ts)에서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 주파수는 마스킹 모드(Tm)에서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 주파수보다 낮다.
마스킹 모드(Tm)에서 출력 제어 신호(MUX_OUT)는 하이 레벨이고, 출력 인에이블 신호(MUX_EN)는 로우 레벨이다. 슬로우 모드(Ts)에서 출력 제어 신호(MUX_OUT)가 로우 레벨이고, 출력 인에이블 신호(MUX_EN)가 하이 레벨이다. 도 11에 도시된 예에서, 슬로우 모드(Ts)동안 내부 선택 신호(iLSELk)은 제1 선택 신호(LSELk)과 동일한 신호 레벨을 갖는다. 또한 내부 선택 신호(iLSELk)의 활성 구간(t2)은 제2 클럭 신호(CLK2)의 로우 레벨 구간(t1)과 실질적으로 동일하다. 슬로우 모드(Ts)에서 출력 제어 신호(MUX_OUT)가 로우 레벨이고, 출력 인에이블 신호(MUX_EN)가 하이 레벨로 유지되는 시간(t3)은 제2 클럭 신호(CLK2)의 로우 레벨 구간(t1)보다 길거나 같을 수 있다.
슬로우 모드(Ts)에서 내부 선택 신호(iLSELk)의 활성 구간(t2)이 길어짐에 따라 대응하는 감지 전극(IEk)에 대한 감지 시간을 충분히 확보할 수 있다. 따라서, 특정 영역에 대한 터치 감도를 향상시킬 수 있다.
예시적인 실시예에서, 슬로우 모드(Ts)에서 1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 주파수가 낮아짐에 따라 슬로우 모드(Ts)가 적용되지 않는 일반적인 동작 모드보다 제1 구간(T1)의 길이가 길어질 수 있다. 다른 실시예에서, 제1 구간(T1)의 길이는 그대로 유지하면서 슬로우 모드(Ts)에서 1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 주파수를 낮춤과 동시에 마스킹 모드(Tm)동안 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CL2)의 주파수를 높일 수 있다.
도 12는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다. 도 13은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 12 및 도 13을 참조하면, 입력 감지 유닛(ISU)의 스위칭 회로(300)는 제1 쉬프트 레지스터 어레이(310), 제1 멀티플렉서들(320-350), 제2 멀티플렉서(360) 및 제2 쉬프트 레지스터 어레이(370)를 포함한다. 도 12에 도시된 스위칭 회로(300)는 도 5에 도시된 스위칭 회로(100)에 제2 쉬프트 레지스터 어레이(370)를 더 포함한다.
제2 쉬프트 레지스터 어레이(370)는 도 7 및 도 8에 도시된 쉬프트 레지스터 어레이(110)의 회로 구성과 유사하게 구성될 수 있다.
제1 쉬프트 레지스터 어레이(310)는 제어 신호 패드(P31)로부터 제1 시작 신호(FLM1)를, 제어 신호 패드(P32)로부터 제1 클럭 신호(CLK1)를, 그리고 제어 신호 패드(P33)로부터 제2 클럭 신호(CLK2)를 수신한다. 제1 쉬프트 레지스터 어레이(310)는 제1 스위칭 신호들(LSEL1-LSELk)을 순차적으로 활성화할 수 있다.
제2 쉬프트 레지스터 어레이(370)는 제어 신호 패드(P34)로부터 제2 시작 신호(FLM2)를, 제어 신호 패드(P35)로부터 제3 클럭 신호(CLK3)를, 그리고 제어 신호 패드(P36)로부터 제4 클럭 신호(CLK4)를 수신한다. 제2 쉬프트 레지스터 어레이(370)는 제2 스위칭 신호들(CSEL1-CSELk)을 순차적으로 활성화할 수 있다.
도 5에 도시된 스위칭 회로(100)의 제2 멀티플렉서(160)는 제어 신호 패드들(P4-P6)을 통해 수신되는 제2 선택 신호들(CSEL1-CSEL4)에 응답해서 동작하나, 도 12에 도시된 스위칭 회로(300)의 제2 멀티플렉서(360)는 제2 쉬프트 레지스터 어레이(370)로부터 제2 스위칭 신호들(CSEL1-CSELk)을 수신한다.
감지 전극 그룹들(IEG1-IG4)의 개수가 많아지면 제2 멀티플렉서(360) 내 스위칭 트랜지스터들(361-364)의 개수도 증가하게 된다. 스위칭 회로(300)는 제2 쉬프트 레지스터 어레이(370)를 더 포함하여 요구되는 입력 감지 패드들(IS-PD)의 개수를 감소시킬 수 있다.
도 14a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다. 도 14b는 도 14a에 도시된 제1 멀티플렉서를 확대해서 보여주는 도면이다.
도 14a 및 도 14b를 참조하면, 입력 감지 유닛(ISU)의 스위칭 회로(400)는 제1 쉬프트 레지스터 어레이(410), 제1 멀티플렉서들(420-450), 제2 멀티플렉서(460) 및 제2 쉬프트 레지스터 어레이(470)를 포함한다. 도 14에 도시된 스위칭 회로(400)는 도 5에 도시된 스위칭 회로(100)에 제2 쉬프트 레지스터 어레이(370)를 더 포함한다.
제2 쉬프트 레지스터 어레이(470)는 도 7 및 도 8에 도시된 제1 쉬프트 레지스터 어레이(110)의 회로 구성과 유사하게 구성될 수 있다.
제1 쉬프트 레지스터 어레이(410)는 제어 신호 패드(P41)로부터 제1 시작 신호(FLM1)를, 제어 신호 패드(P42)로부터 제1 클럭 신호(CLK1)를, 그리고 제어 신호 패드(P43)로부터 제2 클럭 신호(CLK2)를 수신한다. 제1 쉬프트 레지스터 어레이(410)는 제1 스위칭 신호들(LSEL1-LSELk)을 순차적으로 활성화할 수 있다.
제2 쉬프트 레지스터 어레이(470)는 제어 신호 패드(P44)로부터 제2 시작 신호(FLM2)를, 제어 신호 패드(P45)로부터 제3 클럭 신호(CLK3)를, 그리고 제어 신호 패드(P46)로부터 제4 클럭 신호(CLK4)를 수신한다. 제2 쉬프트 레지스터 어레이(470)는 디스챠지 선택 신호들(DSEL1-DSELk)을 순차적으로 활성화할 수 있다.
제1 멀티플렉서들(420-450)은 감지 전극 그룹들(IEG1-IEG4)에 각각 대응한다. 제1 멀티플렉서(420)는 메인 멀티플렉서(420a) 및 디스챠지 멀티플렉서(420b)를 포함한다.
메인 멀티플렉서(420a)는 제1 쉬프트 레지스터 어레이(410)로부의 제1 선택 신호들(LSEL1-LSELk)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 출력 노드(OUT1)에 전기적으로 연결한다. 메인 멀티플렉서(420a)는 복수의 스위칭 트랜지스터들(A1-Ak)을 포함한다.
디스챠지 멀티플렉서(420b)는 제2 쉬프트 레지스터 어레이(470)로부터의 디스챠지 선택 신호들(DSEL1-DSELk)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 제어 신호 패드(P52)에 전기적으로 연결한다. 디스챠지 멀티플렉서(420b)는 복수의 스위칭 트랜지스터들(B1-Bk)을 포함한다.
제어 신호 패드(P52)는 제2 전압(VGL)을 수신할 수 있다.
제2 내지 제4 멀티플렉서들(430-450)의 회로 구성 및 동작은 제1 멀티플렉서(420)와 유사하므로 중복되는 설명을 생략한다.
도 15는 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 14 및 도 15를 참조하면, 제1 내지 제4 클럭 신호들(CLK1-CLK4)의 주파수는 동일하다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 의 활성화 구간(예를 들면, 로우 레벨)의 펄스 폭(t11)은 서로 실질적으로 동일하고, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)의 펄스 폭(t12)은 서로 실질적으로 동일하다. 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)의 펄스 폭(t12)은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)의 펄스 폭(t11)보다 길다.
디스챠지 선택 신호들(DSEL1-DSELk)이 로우 레벨인 동안 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)이 턴 온되어서 신호 라인(SL1-SLk)을 제어 신호 패드(P52)에 전기적으로 연결한다. 디스챠지 선택 신호들(DSEL1-DSELk)이 로우 레벨인 동안 신호 라인(SL1-SLk)은 제2 전압(VGL)으로 유지되어서 노이즈에 의한 영향을 최소화할 수 있다.
디스챠지 선택 신호들(DSEL1-DSELk)이 하이 레벨인 동안 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)은 턴 오프된다. 디스챠지 선택 신호들(DSEL1-DSELk)이 하이 레벨인 동안 제1 선택 신호들(LSEL1-LSELk)이 활성화된다.
즉, 신호 라인(SL1-SLk)이 감지 패드(P51)에 연결될 때 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)이 턴 오프되어서 신호 라인들(SL1-SLk)로부터의 감지 신호가 감지 패드(P51)로 정상적으로 전달될 수 있다.
도 16a는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다. 도 16b는 도 16a에 도시된 제1 멀티플렉서를 확대해서 보여주는 도면이다.
도 16a 및 도 16b를 참조하면, 입력 감지 유닛(ISU)의 스위칭 회로(500)는 제1 쉬프트 레지스터 어레이(510), 제1 멀티플렉서들(520-550), 제2 멀티플렉서(560) 및 제2 쉬프트 레지스터 어레이(570)를 포함한다. 도 16에 도시된 스위칭 회로(500)는 도 14에 도시된 스위칭 회로(400)와 유사하며, 제1 멀티플렉서들(520-550) 내부에 프리챠지 멀티플렉서(520c)를 더 포함한다.
제2 쉬프트 레지스터 어레이(570)는 도 7 및 도 8에 도시된 제1 쉬프트 레지스터 어레이(110)의 회로 구성과 유사하게 구성될 수 있다.
제1 쉬프트 레지스터 어레이(510)는 제어 신호 패드(P41)로부터 제1 시작 신호(FLM1)를, 제어 신호 패드(P42)로부터 제1 클럭 신호(CLK1)를, 그리고 제어 신호 패드(P43)로부터 제2 클럭 신호(CLK2)를 수신한다. 제1 쉬프트 레지스터 어레이(410)는 제1 스위칭 신호들(LSEL0-LSELk)를 출력하며, 제1 스위칭 신호들(LSEL0-LSELk)은 순차적으로 활성화될 수 있다.
제2 쉬프트 레지스터 어레이(570)는 제어 신호 패드(P44)로부터 제2 시작 신호(FLM2)를, 제어 신호 패드(P45)로부터 제3 클럭 신호(CLK3)를, 그리고 제어 신호 패드(P46)로부터 제4 클럭 신호(CLK4)를 수신한다. 제2 쉬프트 레지스터 어레이(470)는 디스챠지 선택 신호들(DSEL1-DSELk)을 순차적으로 활성화할 수 있다.
제1 멀티플렉서들(520-550)은 감지 전극 그룹들(IEG1-IEG4)에 각각 대응한다. 제1 멀티플렉서(520)는 메인 멀티플렉서(520a), 디스챠지 멀티플렉서(420b) 및 프리챠지 멀티플렉서(520c)를 포함한다.
메인 멀티플렉서(520a)는 제1 쉬프트 레지스터 어레이(510)로부의 제1 선택 신호들(LSEL1-LSELk)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 출력 노드(OUT1)에 전기적으로 연결한다. 메인 멀티플렉서(420a)는 복수의 스위칭 트랜지스터들(A1-Ak)을 포함한다.
디스챠지 멀티플렉서(520b)는 제2 쉬프트 레지스터 어레이(570)로부터의 디스챠지 선택 신호들(DSEL1-DSELk)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 제어 신호 패드(P52)에 전기적으로 연결한다. 디스챠지 멀티플렉서(520b)는 복수의 스위칭 트랜지스터들(B1-Bk)을 포함한다.
프리챠지 멀티플렉서(520c)는 제1 쉬프트 레지스터 어레이(510)로부의 제1 선택 신호들(LSEL0-LSELk-1)에 응답해서 감지 전극 그룹(IEG1) 내 감지 전극들(IE1-IEk)에 연결된 신호 라인들(SL1-SLk) 중 어느 하나를 제어 신호 패드(P53)에 전기적으로 연결한다. 프리챠지 멀티플렉서(520c)는 복수의 스위칭 트랜지스터들(C1-Ck)을 포함한다.
제어 신호 패드(P52)는 제2 전압(VGL)을 수신하고, 제어 신호 패드(P52)는 제3 전압(VDRV)을 수신할 수 있다. 제2 전압(VGL)은 접지 전압(VSS)일 수 있다. 제3 전압(VDRV)은 전원 전압 또는 전원 전압보다 높은 전압 레벨일 수 있다.
제2 내지 제4 멀티플렉서들(530-450)의 회로 구성 및 동작은 제1 멀티플렉서(520)와 유사하므로 중복되는 설명을 생략한다.
도 17은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 16 및 도 17을 참조하면, 제1 내지 제4 클럭 신호들(CLK1-CLK4)의 주파수 및 펄스 폭은 실질적으로 동일하다.
제1 선택 신호(LSEL0)가 로우 레벨로 천이하면 프리챠지 멀티플렉서(520c) 내 스위칭 트랜지스터(C1)가 턴 온되어서 신호 라인(SL1)은 제어 신호 패드(P53)와 연결된다. 따라서 신호 라인(SL1)은 제3 전압(VDRV)으로 프리챠지된다.
제1 선택 신호(LSEL1)가 로우 레벨로 천이하면 프리챠지 멀티플렉서(520c) 내 스위칭 트랜지스터(C2)가 턴 온되어서 신호 라인(SL2)은 제어 신호 패드(P53)와 연결된다. 따라서 신호 라인(SL2)은 제3 전압(VDRV)으로 프리챠지된다. 또한 제1 선택 신호(LSEL1)가 로우 레벨로 천이하면 메인 멀티플렉서(520a) 내 스위칭 트랜지스터(A1)가 턴 온되어서 신호 라인(SL2)은 제2 멀티플렉서(560) 내 스위칭 트랜지스터(561)를 통해 감지 패드(P51)와 연결된다.
이와 같이, i번째 제1 선택 신호(LSELi)가 로우 레벨로 천이할 때 프리챠지 멀티플렉서(520c) 내 i번째 스위칭 트랜지스터(Ci-1)와 메인 멀티플렉서(520a) 내 스위칭 트랜지스터(Ai)가 동시에 턴 온 된다(i는 양의 정수).
디스챠지 선택 신호들(DSEL1-DSELk)이 로우 레벨인 동안 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)이 턴 온되어서 신호 라인(SL1-SLk)을 제어 신호 패드(P52)에 전기적으로 연결한다. 디스챠지 선택 신호들(DSEL1-DSELk)이 로우 레벨인 동안 신호 라인(SL1-SLk)은 제2 전압(VGL)으로 유지되어서 노이즈에 의한 영향을 최소화할 수 있다.
디스챠지 선택 신호들(DSEL1-DSELk)이 하이 레벨인 동안 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)은 턴 오프된다. 디스챠지 선택 신호들(DSEL1-DSELk) 각각이 하이 레벨인 동안 대응하는 제1 선택 신호들(LSEL0-LSELk)이 활성화된다.
i번째 신호 라인(SLi)은 i-1번째 제1 선택 신호(LSELi-1)에 의해서 제어 신호 패드(P53)와 연결되고, i번째 제1 선택 신호(LSELi)에 의해서 감지 패드(P51)와 연결된다.
i번째 신호 라인(SLi)이 제어 신호 패드(P53) 또는 감지 패드(P51)와 연결될 때 디스챠지 선택 신호들(DSEL1-DSELk)이 하이 레벨로 유지되어서 디스챠지 멀티플렉서(420b) 내 스위칭 트랜지스터들(B1-Bk)은 턴 오프된다.
즉, 디스챠지 선택 신호들(DSEL1-DSELk) 중 i번째 디스챠지 선택 신호(DSELi)의 활성화 구간은 i-1번째 제1 선택 신호(LSELi-1)의 활성화 구간 및 i번째 제1 선택 신호(LSELi)의 활성화 구간과 중첩하지 않는다.
예시적인 실시예에서, i번째 신호 라인(SLi)은 i-1번째 제1 선택 신호(LSELi-1)에 의해서 제어 신호 패드(P53)와 연결되고, i번째 제1 선택 신호(LSELi)에 의해서 감지 패드(P51)와 연결되는 것으로 도시하고 설명하나 이에 제한되지 않는다. 다른 실시예에서, i번째 신호 라인(SLi)은 i-2번째 제1 선택 신호(LSELi-2)에 의해서 제어 신호 패드(P53)와 연결되고, i번째 제1 선택 신호(LSELi)에 의해서 감지 패드(P51)와 연결될 수 있다. 이 경우, 제1 쉬프트 레지스터 어레이(510)는 제1 스위칭 신호들(LSEL-1-LSELk)을 출력할 수 있다.
예시적인 실시예에서, 메인 멀티플렉서(520a) 내 복수의 스위칭 트랜지스터들(A1-Ak), 디스챠지 멀티플렉서(520b) 내 복수의 스위칭 트랜지스터들(B1-Bk) 및 프리챠지 멀티플렉서(520c) 내 복수의 스위칭 트랜지스터들(C1-Ck)은 PMOS 트랜지스터로 구성되나 이에 한정되지 않는다. 예를 들어, 스위칭 트랜지스터들(A1-Ak), 스위칭 트랜지스터들(B1-Bk) 및 스위칭 트랜지스터들(C1-Ck)은 모두 NMOS 트랜지스터로 구성될 수 있으며, 일부는 PMS 트랜지스터이고, 일부는 NMOS 트랜지스터로 구성될 수 있다.
도 18은 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도이다.
도 18을 참조하면, 입력 감지 유닛(ISU 은 제1 감지 전극들(IE1-1 내지 IE1-5), 제1 감지 전극들(IE1-1 내지 IE1-5)에 연결된 제1 신호 라인들(SL1-1 내지 SL1-5), 제2 감지 전극들(IE2-1 내지 IE2-4), 및 제2 감지 전극들(IE2-1 내지 IE2-4)에 연결된 제2 신호 라인들(SL2-1 내지 SL2-4)을 포함할 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 서로 교차한다. 제1 감지 전극들(IE1-1 내지 IE1-5)은 제1 방향(DR1)으로 나열되며, 각각이 제2 방향(DR2)으로 연장된 형상이다. 입력 감지 유닛(ISU)은 뮤추얼 캡 방식 및/또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 입력 감지 유닛(ISU)은 제1 구간 동안에 뮤추얼 캡 방식 외부 입력의 좌표를 산출한 후 제2 구간 동안에 셀프 캡 방식으로 외부 입력의 좌표를 재 산출할 수도 있다.
제1 감지 전극들(IE1-1 내지 IE1-5) 각각은 제1 센서부들(SP1) 및 제1 연결부들(CP1)을 포함한다. 제2 감지 전극들(IE2-1 내지 IE2-4) 각각은 제2 센서부들(SP2) 및 제2 연결부들(CP2)을 포함한다. 제1 센서부들(SP1) 중 제1 전극의 양단에 배치된 2개 제1 센서부들은 중앙에 배치된 제1 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다. 제2 센서부들(SP2) 중 제2 전극의 양단에 배치된 2개 제2 센서부들은 중앙에 배치된 제2 센서부 대비 작은 크기, 예컨대 1/2 크기를 가질 수 있다.
도 18에는 일 실시예에 따른 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)을 도시하였으나, 그 형상은 제한되지 않는다. 본 발명의 일 실시예에서 제1 감지 전극들(IE1-1 내지 IE1-5)과 제2 감지 전극들(IE2-1 내지 IE2-4)은 센서부와 연결부의 구분이 없는 형상(예컨대 바 형상)을 가질 수 있다. 마름모 형상의 제1 센서부들(SP1)과 제2 센서부들(SP2)을 예시적으로 도시하였으나, 이에 제한되지 않고, 1 센서부들(SP1)과 제2 센서부들(SP2)또 다른 다각형상을 가질 수 있다.
하나의 제1 감지 전극 내에서 제1 센서부들(SP1)은 제2 방향(DR2)을 따라 나열되고, 하나의 제2 감지 전극 내에서 제2 센서부들(SP2)은 제1 방향(DR1)을 따라 나열된다. 제1 연결부들(CP1) 각각은 인접한 제1 센서부들(SP1)을 연결하고, 제2 연결부들(CP2) 각각은 인접한 제2 센서부들(SP2)을 연결한다.
제1 신호 라인들(SL1-1 내지 SL1-5)은 제1 감지 전극들(IE1-1 내지 IE1-5)의 일단에 각각 연결된다. 제2 신호 라인들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결된다. 본 발명의 일 실시예에서 제1 신호 라인들(SL1-1 내지 SL1-5) 역시 제1 감지 전극들(IE1-1 내지 IE1-5)의 양단에 연결될 수 있다. 본 발명의 일 실시예에서 제2 신호 라인들(SL2-1 내지 SL2-4)은 제2 감지 전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결될 수도 있다.
본 실시예에 따르면, 제2 감지 전극들(IE2-1 내지 IE2-4)의 일단에만 각각 연결된 제2 신호 라인들(SL2-1 내지 SL2-4)을 포함하는 입력감지유닛(ISU)에 대비하여 센싱 감도가 향상될 수 있다. 제2 감지 전극들(IE2-1 내지 IE2-4)은 제1 감지 전극들(IE1-1 내지 IE1-5) 대비 길이가 크기 때문에 검출 신호(또는 송신신호)의 전압 강하가 발생하고, 이에 따라 센싱 감도가 저하될 수 있다. 본 실시예에 따르면, 제2 감지 전극들(IE2-1 내지 IE2-4)의 양단에 연결된 제2 신호 라인들(SL2-1 내지 SL2-4)을 통해 검출신호(또는 전송신호)를 제공하므로, 검출신호(또는 송신신호)의 전압 강하를 방지하여 센싱 감도의 저하를 방지할 수 있다.
입력 감지 유닛(ISU)은 신호 패드들(DP-PD) 및 입력 감지 패드들(IS-PD)을 포함할 수 있다. 신호 패드들(DP-PD)은 및 입력 감지 패드들(IS-PD)은 패드영역(NDA-PD)에 정렬될 수 있다.
스위칭 회로(600)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(600)는 입력 감지 패드들(IS-PD)과 제1 신호 라인들(SL1-1 내지 SL1-5) 및 제2 신호 라인들(SL2-1 내지 SL2-4)을 전기적으로 연결할 수 있다.
도 19는 본 발명의 일 실시예에 따른 입력 감지 유닛의 스위칭 회로의 회로도이다.
도 19를 참조하면, 입력 감지 유닛(ISU)의 스위칭 회로(600)는 쉬프트 레지스터 어레이(610) 및 멀티플렉서(620)를 포함한다. 쉬프트 레지스터 어레이(110)는 제어 신호 패드(P61)로부터의 시작 신호(FLM), 제어 신호 패드(P62)로부터 제1 클럭 신호(CLK1) 및 제어 신호 패드(P62)로부터 제2 클럭 신호(CLK2)를 수신한다.
쉬프트 레지스터 어레이(610)는 제1 선택 신호들(LSEL1-LSEL4)을 출력한다. 예시적인 실시예에서, 쉬프트 레지스터 어레이(610)는 제1 선택 신호들(LSEL1-LSEL4)을 순차적으로 제1 레벨(예를 들면, 로우 레벨)로 활성화할 수 있다. 쉬프트 레지스터 어레이(610)의 회로 구성 및 동작은 도 6 및 도 7에 도시된 쉬프트 레지스터 어레이(110)와 유사할 수 있다.
멀티플렉서(620)는 제1 선택 신호들(LSEL1-LSEL4)에 응답해서 제2 신호 라인들(SL2-1 내지 SL2-4) 중 어느 하나를 감지 패드(P64)에 전기적으로 연결한다. 멀티플렉서(620)는 스위칭 트랜지스터들(621-624)을 포함한다.
스위칭 트랜지스터(621)는 대응하는 제2 신호 라인들(SL2-1)과 연결된 제1 전극, 감지 패드(P64)와 연결된 제2 전극 및 제1 선택 신호(LSEL1)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(622)는 대응하는 제2 신호 라인들(SL2-2)과 연결된 제1 전극, 감지 패드(P64)와 연결된 제2 전극 및 제1 선택 신호(LSEL2)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(623)는 대응하는 제3 신호 라인들(SL2-3)과 연결된 제1 전극, 감지 패드(P64)와 연결된 제2 전극 및 제1 선택 신호(LSEL3)를 수신하는 게이트 전극을 포함한다.
스위칭 트랜지스터(624)는 대응하는 제2 신호 라인들(SL2-4)과 연결된 제1 전극, 감지 패드(P64)와 연결된 제2 전극 및 제1 선택 신호(LSEL4)를 수신하는 게이트 전극을 포함한다.
이 실시예에서, 스위칭 트랜지스터들(621-624)은 PMOS 트랜지스터들로 구성되나 이에 한정되지 않는다. 다른 실시예에서, 스위칭 트랜지스터들(621-624)은 NMOS 트랜지스터들로 구성될 수 있다. 스위칭 트랜지스터들(621-624)이 PMOS 트랜지스터들로 구성될 때 제1 선택 신호들(LSEL1-LSEL4)의 활성화 구간은 로우 레벨이며, 스위칭 트랜지스터들(621-624)이 NMOS 트랜지스터들로 구성될 때 제1 선택 신호들(LSEL1-LSEL4)의 활성화 구간은 하이 레벨일 수 있다.
도 20은 본 발명의 일 실시예에 따른 입력 감지 유닛의 동작을 설명하기 위한 타이밍도이다.
도 19 및 도 20을 참조하면, 시작 신호(FLM)는 제2 감지 전극들(IE2-1 내지 IE2-4) 각각의 구동 시작을 나타내는 신호이다. 제1 구간(T1)은 제2 감지 전극(IE2-1)의 동작 구간이고, 제2 구간(T2)은 제2 감지 전극들(IE2-2)의 동작 구간이고, 제3 구간(T3)은 제3 감지 전극(IE2-3)의 동작 구간이며, 그리고 제4 구간(T4)은 제4 감지 전극(IE2-4)의 동작 구간이다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며 위상이 다른 신호들이다. 쉬프트 레지스터 어레이(610)로부터 출력되는 제1 선택 신호들(LSEL1-LSEL4)은 제2 신호 라인들(SL2-1 내지 SL2-4)을 순차적으로 선택하기 위한 신호들이다. 예를 들어, 제1 선택 신호들(LSEL1-LSEL4)이 순차적으로 로우 레벨로 활성화되면 스위칭 트랜지스터들(621-624)이 순차적으로 턴 온 됨에 따라 제2 신호 라인들(SL2-1 내지 SL2-4)이 순차적으로 감지 패드(P64)에 전기적으로 연결될 수 있다. 따라서 입력 감지 회로(IS-C, 도 3a 및 도 3b에 도시됨)로부터 감지 패드(P64)의 구동 신호는 제2 감지 전극들(IE2-1 내지 IE2-4)로 순차적으로 제공될 수 있다. 또한 제2 감지 전극들(IE2-1 내지 IE2-4) 로부터의 감지 신호들이 순차적으로 감지 패드(P64)를 통해 입력 감지 회로(IS-C)로 제공될 수 있다.
다른 실시예에서, 입력 감지 유닛(ISU)의 스위칭 회로(600)는 도 9에 도시된 마스킹 회로(270)를 더 포함하여 제2 감지 전극들(IE2-1 내지 IE2-4) 중 일부만 동작하도록 제어할 수 있다.
다른 실시예에서, 입력 감지 유닛(ISU)의 스위칭 회로(600) 내 멀티플렉서(620)는 도 14에 도시된 디스챠지 멀티플렉서(420b)를 더 포함하여 제2 신호 라인들(SL2-1 내지 SL2-4)이 입력 감지 패드들(IS-PD) 중 감지 패드(미 도시됨)에 연결되지 않을 때 제2 신호 라인들(SL2-1 내지 SL2-4)을 제2 전압(VGL)으로 디스챠지할 수 있다.
다른 실시예에서 입력 감지 유닛(ISU)의 스위칭 회로(600) 내 멀티플렉서(620)는 도 16에 도시된 디스챠지 멀티플렉서(520b) 및 프리챠지 멀티플렉서(520c)를 더 포함하여 제2 신호 라인들(SL2-1 내지 SL2-4)이 입력 감지 패드들(IS-PD) 중 감지 패드(미 도시됨)에 연결되지 않을 때 제2 신호 라인들(SL2-1 내지 SL2-4)을 제2 전압(VGL)으로 디스챠지할 수 있다. 또한 제2 신호 라인들(SL2-1 내지 SL2-4) 중 i번째 제2 신호 라인(SL2-i)은 i-1번째 제1 선택 신호(LSELi-1)에 의해서 제3 전압(VDRV)으로 프리챠지 될 수 있다.
도 21 내지 도 25는 본 발명의 일 실시예에 따른 입력 감지 유닛의 평면도들이다.
도 21을 참조하면, 입력 감지 유닛(ISU)의 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 메쉬 형상을 가질 수 있다. 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)이 메쉬 형상을 가짐으로써 표시패널(DP, 도 3a 참조)의 전극들과의 기생 커패시턴스가 감소될 수 있다.
메쉬 형상의 제1 감지 전극들(IE1-1 내지 IE1-5) 및 제2 감지 전극들(IE2-1 내지 IE2-4)은 저온 공정이 가능한 은, 알루미늄, 구리, 크롬, 니켈, 티타늄 등을 포함할 수 있고, 이에 한정되지는 않는다. 연속공정으로 입력감지유닛(ISU)을 형성하더라도 유기발광 다이오드들(OLED, 도 6 참조)의 손상이 방지될 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1010)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(1010)는 입력 감지 패드들(IS-PD)과 제1 신호 라인들(SL1-1 내지 SL1-5) 및 제2 신호 라인들(SL2-1 내지 SL2-4)을 전기적으로 연결할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1010)는 도 19에 도시된 스위칭 회로(600)와 동일한 회로 구성을 가질 수 있다.
다른 실시예에서, 입력 감지 유닛(ISU)의 스위칭 회로(1010)는 도 9에 도시된 마스킹 회로(270)를 더 포함하여 제2 감지 전극들(IE2-1 내지 IE2-4) 중 일부만 동작하도록 제어할 수 있다.
다른 실시예에서, 입력 감지 유닛(ISU)의 스위칭 회로(1010)는 도 14에 도시된 디스챠지 멀티플렉서(420b)를 더 포함하여 제2 신호 라인들(SL2-1 내지 SL2-4)이 입력 감지 패드들(IS-PD) 중 감지 패드(미 도시됨)에 연결되지 않을 때 제2 신호 라인들(SL2-1 내지 SL2-4)을 제2 전압(VGL)으로 디스챠지할 수 있다.
다른 실시예에서 입력 감지 유닛(ISU)의 스위칭 회로(1010)는 도 16에 도시된 디스챠지 멀티플렉서(520b) 및 프리챠지 멀티플렉서(520c)를 더 포함하여 제2 신호 라인들(SL2-1 내지 SL2-4)이 입력 감지 패드들(IS-PD) 중 감지 패드(미 도시됨)에 연결되지 않을 때 제2 신호 라인들(SL2-1 내지 SL2-4)을 제2 전압(VGL)으로 디스챠지할 수 있다. 또한 제2 신호 라인들(SL2-1 내지 SL2-4) 중 i번째 제2 신호 라인(SL2-i)은 i-1번째 제1 선택 신호(LSELi-1)에 의해서 제3 전압(VDRV)으로 프리챠지 될 수 있다.
도 22를 참조하면, 입력감지유닛(ISU)은 제1 감지 전극들(IE1-1 내지 IE1-4), 제1 감지 전극들(IE1-1 내지 IE1-4)에 연결된 제1 신호 라인들(SL1-1 내지 SL1-4), 제2 감지 전극들(IE2-1 내지 IE2-3), 제2 감지 전극들(IE2-1 내지 IE2-3)에 연결된 제2 신호 라인들(SL2-1 내지 SL2-3) 및 스위칭 회로(1020)를 포함할 수 있다. 본 실시예에 따른 입력 감지유닛(ISU)의 구동방법은 특별히 제한되지 않고, 뮤추얼 캡 방식 및/또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
제1 감지 전극들(IE1-1 내지 IE1-4) 각각은 제2 방향(DR2)으로 연장된 형상을 갖는다. 제1 감지 전극들(IE1-1 내지 IE1-4)은 제1 방향(DR1)으로 나열된다. 제2 감지 전극들(IE2-1 내지 IE2-3)은 제1 감지 전극들(IE1-1 내지 IE1-4)과 교번하게 배치된다. 제2 감지 전극들(IE2-1 내지 IE2-3)은 복수 개의 센서부들(IE-1 내지 IE-3)을 포함한다. 제2 방향(DR2)으로 이격되어 나열된 3개의 센서부들(IE-1 내지 IE-3)을 포함하는 제2 감지 전극들(IE2-1 내지 IE2-3)을 예시적으로 도시하였다.
제2 신호 라인들(SL2-1 내지 SL2-3)은 제2 감지 전극들(IE2-1 내지 IE2-3)의 대응하는 센서부들을 전기적으로 연결한다. 제2 감지 전극들(IE2-1 내지 IE2-3)의 제1 센서부들(IE-1)은 제2 신호라인들(SL2-1 내지 SL2-3) 중 어느 하나의 신호 라인(SL2-1)에 모두 연결된다.
입력 감지 유닛(ISU)의 스위칭 회로(1020)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(1020)는 입력 감지 패드들(IS-PD)과 제1 신호 라인들(SL1-1 내지 SL1-4) 및 제2 신호 라인들(SL2-1 내지 SL2-3)을 전기적으로 연결할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1020)는 도 5에 도시된 스위칭 회로(100), 도 9에 도시된 스위칭 회로(200), 도 12에 도시된 스위칭 회로(300), 도 14에 도시된 스위칭 회로(400), 도 16에 도시된 스위칭 회로(600)와 유사한 회로 구성을 가질 수 있다.
도 23을 참조하면, 입력 감지 유닛(ISU)은 제1 감지 전극들(IE1), 제2 감지 전극들(IE2-1 내지 IE2-3), 신호 라인들(SL1 내지 SL4) 및 스위칭 회로(1020)를 포함한다. 입력 감지 유닛(ISU)은 표시 영역(DD-DA)에 배치된 복수 개의 센서 블록들(SB)을 포함한다. 센서 블록들(SB)은 복수 개의 센서 열들(ISC1 내지 ISC6)을 정의하거나, 복수 개의 센서 행들(ISL1 내지 ISL3)을 정의할 수 있다. 복수 개의 센서 열들(ISC1 내지 ISC6) 각각은 열 방향(도 27a에서 제1 방향(DR1))으로 나열된 복수 개의 센서 블록들(SB)을 포함할 수 있다. 복수 개의 센서 열들(ISC1 내지 ISC6)은 행 방향(도 23에서 제2 방향(DR2))으로 나열된다. 도 23에는 매트릭스 형태로 배열된 복수 개의 센서 블록들(SB)을 도시하였으나, 이에 제한되지 않는다.
입력 감지 유닛(ISU)의 스위칭 회로(1030)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(1030)는 입력 감지 패드들(IS-PD)과 신호 라인들(SL1 내지 SL4)을 전기적으로 연결할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1030)는 도 5에 도시된 스위칭 회로(100), 도 9에 도시된 스위칭 회로(200), 도 12에 도시된 스위칭 회로(300), 도 14에 도시된 스위칭 회로(400), 도 16에 도시된 스위칭 회로(600)와 유사한 회로 구성을 가질 수 있다.
도 24를 참조하면, 입력 감지 유닛(ISU)은 복수 개의 감지 전극들(IE) 및 복수 개의 신호 라인들(SL)을 포함할 수 있다. 감지 전극들(IE)은 메쉬 형상을 가질 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1340)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(1040)는 입력 감지 패드들(IS-PD)과 신호 라인들(SL)을 전기적으로 연결할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1040)는 도 5에 도시된 스위칭 회로(100), 도 9에 도시된 스위칭 회로(200), 도 12에 도시된 스위칭 회로(300), 도 14에 도시된 스위칭 회로(400), 도 16에 도시된 스위칭 회로(600)와 유사한 회로 구성을 가질 수 있다.
도 25를 참조하면, 입력감지유닛(ISU)은 다각형상의 감지 전극들(IE)을 포함할 수 있다. 감지 전극들(IE)과 패드영역(NDA-PD) 사이의 거리들은 감지 전극들(IE)의 좌표에 의해 결정될 수 있다. 신호 라인들(SL)의 길이는 연결된 감지 전극들(IE)의 좌표에 따라 결정될 수 있다. 본 실시예에 있어서 신호라인들(SL)의 저항을 동일하게 제어하기 위해 신호라인들(SL)은 동일한 길이를 가질 수 있다. 라인부(SL-L)는 제1 부분(SL-P1)과 제2 부분(SL-P2)을 포함할 수 있다. 제1 부분(SL-P1)의 일단은 감지 전극들(IE) 중 대응하는 감지 전극에 연결된다. 제2 부분(SL-P2)은 제1 부분(SL-P1)으로부터 연장되고, 일단에 패드부(SL-P)가 연결된다.
제1 부분(SL-P1)은 신호라인들(SL)의 저항을 제어하는 부분으로 n회 이상 절곡될 수 있다. 여기서 n은 0 이상의 정수이다. 신호라인들(SL)이 연결된 감지 전극들(IE)의 좌표에 따라 n이 결정될 수 있다. 감지 전극들(IE)이 패드 영역(NDA-PD)으로부터 멀리 배치될수록 n은 작고, 패드영역(NDA-PD)으로부터 가까울수록 n은 커진다. 신호라인들(SL)을 펼쳐서 비교했을 때 서로 동일한 길이를 가질 수 있다.
제1 부분(SL-P1)이 표시영역(DD-DA)에 배치되는 것으로 도시하였으나, 제1 부분(SL-P1)은 비표시영역(DD-NDA)에 배치될 수 있다. 제1 부분(SL-P1)은 패드영역(NDA-PD)에 인접하게 배치될 수 있다. 제1 부분(SL-P1)은 외부에서 인가되는 정전기를 완화시킬 수 있다. 이때, 비표시영역(DD-NDA)에 배치된 제1 부분(SL-P1)과 감지 전극들(IE)을 연결하는 제3 부분을 더 포함할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1350)는 비표시 영역(DD-NDA)에 배치된다. 스위칭 회로(1050)는 입력 감지 패드들(IS-PD)과 신호 라인들(SL)을 전기적으로 연결할 수 있다.
입력 감지 유닛(ISU)의 스위칭 회로(1050)는 도 5에 도시된 스위칭 회로(100), 도 9에 도시된 스위칭 회로(200), 도 12에 도시된 스위칭 회로(300), 도 14에 도시된 스위칭 회로(400), 도 16에 도시된 스위칭 회로(600)와 유사한 회로 구성을 가질 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치
DP: 표시 패널
ISU: 입력 감지 유닛
100: 스위칭 회로
110: 쉬프트 레지스터 어레이
105: 멀티플렉서 회로
111-11k: 쉬프트 레지스터들
120-150: 제1 멀티플렉서들랜지스터들

Claims (24)

  1. 표시 영역 및 비표시 영역을 포함하는 표시 패널;
    상기 표시 패널 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 각각 연결된 복수의 신호 라인들을 포함하는 입력 감지 유닛;
    상기 비표시 영역에 배치되고, 제어 신호 패드들 및 감지 패드를 포함하는 복수의 입력 감지 패드들;
    상기 제어 신호 패드들 중 일부를 통해 시작 신호 및 적어도 하나의 클럭 신호를 수신하고, 복수의 제1 선택 신호들을 순차적으로 활성화하는 쉬프트 레지스터 어레이; 및
    상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 멀티플렉서 회로를 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 쉬프트 레지스터 어레이는,
    각각이 제1 입력 신호, 제1 클럭 신호 및 제2 클럭 신호에 응답해서 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 출력하는 복수의 쉬프트 레지스터들을 포함하되,
    상기 복수의 쉬프트 레지스터들 중 첫 번째 쉬프트 레지스터의 상기 제1 입력 신호는 시작 신호이고,
    상기 복수의 쉬프트 레지스터들 중 i(i는 1보다 큰 양의 정수)번째 쉬프트 레지스터의 상기 제1 입력 신호는 i-1번째 쉬프트 레지스터로부터 출력되는 제1 선택 신호인 표시 장치.
  3. 제 2 항에 있어서,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호는 동일한 주기를 가지며 위상이 서로 다른 표시 장치.
  4. 제 1 항에 있어서,
    상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고,
    상기 멀티플렉서 회로는,
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들; 및
    상기 제어 신호 패드들을 통해 수신되는 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나의 상기 출력 노드를 상기 감지 패드에 연결하는 제2 멀티플렉서를 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 복수의 제1 멀티플렉서들 각각은 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 스위칭 트랜지스터들을 포함하며,
    상기 복수의 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극에 연결된 신호 라인과 연결된 제1 전극, 상기 출력 노드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함하는 표시 장치.
  6. 제 4 항에 있어서,
    상기 제2 멀티플렉서는,
    상기 복수의 상기 복수의 제1 멀티플렉서들에 각각 대응하는 복수의 스위칭 트랜지스터들을 포함하며,
    상기 복수의 스위칭 트랜지스터들 각각은 상기 대응하는 제1 멀티플렉서의 상기 출력 노드와 연결된 제1 전극, 상기 감지 패드와 연결된 제2 전극 및 상기 복수의 제2 선택 신호들 중 대응하는 제2 선택 신호를 수신하는 게이트 전극을 포함하는 표시 장치.
  7. 제 4 항에 있어서,
    상기 복수의 제1 멀티플렉서들 각각은 상기 쉬프트 레지스터 어레이로부터의 상기 복수의 제1 선택 신호들 중 일부를 비활성 레벨로 유지하는 내부 선택 신호들을 출력하는 마스킹 회로를 더 포함하되,
    상기 멀티플렉서 회로는 상기 내부 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 마스킹 회로는,
    상기 복수의 제1 선택 신호들에 각각 대응하고, 각각이 대응하는 제1 선택 신호에 연결된 제1 전극, 제2 전극 및 상기 제어 신호 패드들 중 어느 하나로부터 출력 제어 신호를 수신하는 게이트 전극을 포함하는 출력 스위칭 트랜지스터들; 및
    상기 복수의 상기 제1 출력 스위칭 트랜지스터들에 각각 대응하고, 각각이 상기 제어 신호 패드들 중 제1 전압 패드로부터 제1 전압을 수신하는 제1 전극, 상기 복수의 상기 제1 출력 스위칭 트랜지스터들 중 대응하는 제1 출력 스위칭 트랜지스터들의 상기 제2 전극에 연결된 제2 전극 및 상기 상기 제어 신호 패드들 중 어느 하나로부터 출력 인에이블 신호를 수신하는 게이트 전극을 포함하는출력 인에이블 트랜지스터들을 포함하는 표시 장치.
  9. 제 7 항에 있어서,
    상기 표시 장치는 마스킹 모드 및 슬로우 모드로 동작하며,
    상기 슬로우 모드에서 상기 적어도 하나의 클럭 신호의 주파수는 상기 마스킹 모드보다 낮은 표시 장치.
  10. 제 9 항에 있어서,
    상기 마스킹 회로는,
    상기 슬로우 모드동안 상기 복수의 제1 선택 신호들을 상기 내부 선택 신호들로 출력하는 표시 장치.
  11. 제 1 항에 있어서,
    상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 제2 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함하며,
    상기 멀티플렉서 회로는 상기 복수의 제1 선택 신호들 및 상기 복수의 제2 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고,
    상기 멀티플렉서 회로는,
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들; 및
    상기 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나를 상기 감지 패드에 연결하는 제2 멀티플렉서를 포함하는 표시 장치.
  13. 제 1 항에 있어서,
    상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 디스챠지 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함하며,
    상기 멀티플렉서 회로는 상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하고, 상기 복수의 디스챠지 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 제어 신호 패드들 중 제2 전압을 수신하는 제2 전압 패드에 선택적으로 연결하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 복수의 감지 전극들은 복수의 감지 전극 그룹들로 분할되고,
    상기 멀티플렉서 회로는,
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 각각이 출력 노드를 포함하며, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극과 상기 출력 노드를 전기적으로 연결하는 복수의 제1 멀티플렉서들;
    상기 제어 신호 패드들을 통해 수신되는 제2 선택 신호들에 응답해서 상기 복수의 제1 멀티플렉서들 중 어느 하나를 상기 감지 패드에 연결하는 제2 멀티플렉서; 및
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 디스챠지 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 제2 전압 패드를 전기적으로 연결하는 복수의 제3 멀티플렉서들을 포함하는 표시 장치.
  15. 제 13 항에 있어서,
    상기 적어도 하나의 클럭 신호 및 상기 적어도 하나의 서브 클럭 신호의 주기는 동일하고, 상기 적어도 하나의 서브 클럭 신호의 활성화 구간은 상기 적어도 하나의 클럭 신호의 활성화 구간보다 긴 표시 장치.
  16. 제 4 항에 있어서,
    상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하고, 복수의 디스챠지 선택 신호들을 순차적으로 활성화하는 제2 쉬프트 레지스터 어레이를 더 포함하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 멀티플렉서 회로는 상기 제어 신호 패드들 중 제2 전압 패드 및 제3 전압 패드를 통해 제2 전압 및 제3 전압을 더 수신하고;
    상기 복수의 제1 멀티플렉서들 각각은,
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 출력 노드를 전기적으로 연결하는 메인 멀티플렉서;
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 제1 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 제3 전압 패드를 전기적으로 연결하는 프리챠지 멀티플렉서; 및
    상기 복수의 감지 전극 그룹들에 각각 대응하고, 상기 디스챠지 선택 신호들에 응답해서 대응하는 감지 전극 그룹 내 어느 하나의 감지 전극에 연결된 신호 라인과 상기 제2 전압 패드를 전기적으로 연결하는 디스챠지 멀티플렉서를 포함하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 메인 멀티플렉서는 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제1 스위칭 트랜지스터들을 포함하고,
    상기 복수의 제1 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 출력 노드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함하는 표시 장치.
  19. 제 18 항에 있어서,
    상기 프리챠지 멀티플렉서는, 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제2 스위칭 트랜지스터들을 포함하고,
    상기 복수의 제2 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 제3 전압 패드와 연결된 제2 전극 및 상기 복수의 제1 선택 신호들 중 대응하는 제1 선택 신호를 수신하는 게이트 전극을 포함하는 표시 장치.
  20. 제 19 항에 있어서,
    상기 복수의 제1 스위칭 트랜지스터들 중 i(i는 양의 정수)번째 제1 스위칭 트랜지스터의 상기 게이트 전극은 상기 복수의 제1 선택 신호들 중 i번째 제1 선택 신호를 수신하고,
    상기 복수의 제2 스위칭 트랜지스터들 중 i번째 제2 스위칭 트랜지스터의 상기 게이트 전극은 상기 복수의 제1 선택 신호들 중 i-1번째 제1 선택 신호를 수신하는 표시 장치.
  21. 제 17 항에 있어서,
    상기 디스챠지 멀티플렉서는, 상기 대응하는 감지 전극 그룹 내 감지 전극들에 각각 대응하는 복수의 제3 스위칭 트랜지스터들을 포함하고,
    상기 제3 스위칭 트랜지스터들 각각은 상기 대응하는 감지 전극과 연결된 제1 전극, 상기 제2 전압 패드와 연결된 제2 전극 및 상기 디스챠지 선택 신호들을 수신하는 게이트 전극을 포함하는 표시 장치.
  22. 제 21 항에 있어서,
    상기 복수의 디스챠지 선택 신호들 중 i((i는 양의 정수)번째 디스챠지 선택 신호의 활성화 구간은 상기 제1 선택 신호들 중 i-1번째 제1 선택 신호의 제1 활성화 구간 및 상기 제1 선택 신호들 중 i번째 제1 선택 신호의 제2 활성화 구간과 중첩하지 않는 표시 장치.
  23. 표시 패널과, 상기 표시 패널 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 각각 연결된 복수의 신호 라인들을 포함하는 입력 감지 유닛, 및 제어 신호 패드들 및 감지 패드를 포함하는 복수의 패드들을 포함하는 표시 장치의 구동 방법에 있어서:
    상기 제어 신호 패드들 중 일부를 통해 시작 신호 및 적어도 하나의 클럭 신호를 수신하는 단계;
    복수의 제1 선택 신호들을 순차적으로 활성화하는 단계; 및
    상기 복수의 제1 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계를 포함하는 표시 장치의 구동 방법.
  24. 제 23 항에 있어서,
    상기 제어 신호 패드들 중 일부를 통해 제2 시작 신호 및 적어도 하나의 서브 클럭 신호를 수신하는 단계;
    복수의 제2 선택 신호들을 순차적으로 활성화하는 단계를 더 포함하며,
    상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계는,
    상기 복수의 제1 선택 신호들 및 상기 복수의 제2 선택 신호들에 응답해서 상기 복수의 신호 라인들을 상기 감지 패드에 선택적으로 연결하는 단계를 포함하는 표시 장치의 구동 방법.
KR1020190031308A 2019-03-19 2019-03-19 입력 감지 유닛을 포함하는 표시 장치 및 그것의 구동 방법 KR20200111865A (ko)

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