KR20200111557A - 온도 보상 기능을 갖는 바이어스 회로 및 증폭 장치 - Google Patents

온도 보상 기능을 갖는 바이어스 회로 및 증폭 장치 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 바이어스 회로는, 기준전류의 전류단자와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속된 제1 저항 및 제1 트랜지스터와, 상기 전류단자와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 컬렉터에 접속된 베이스를 갖는 제2 트랜지스터를 포함하는 바이어스 전류 회로; 및 상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터의 에미터와 상기 제1 트랜지스터의 베이스 사이에 접속되어 제1 온도계수를 갖는 제2 저항과, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 베이스와 접지 사이에 접속되어 상기 제1 온도계수와 다른 제2 온도계수를 갖는 제3 저항을 포함하는 온도 보상 회로; 를 포함한다.

Description

온도 보상 기능을 갖는 바이어스 회로 및 증폭 장치{BIAS CIRCUIT AND AMPLIFYING DEVICE HAVING TEMPERATURE COMPENSATION FUNCTION}
본 발명은 온도 보상 기능을 갖는 바이어스 회로 및 증폭 장치에 관한 것이다.
일반적으로, 5G(5th Generation) 또는 sub-6(6GHz 이하의 밴드)에 제공하는 서비스는 최대 20Gbps의 전송 데이터 레이트(Transfer Data rate)를 요구한다. 이와 같이 높은 전송 데이터 레이트를 효율적으로 지원하기 위해서 16QAM(Quadrature Amplitude Modulation), 64QAM, 256QAM 등의 변조방식과 함께 새로운 채널 코딩 방식을 도입하였다.
또한, 시스템의 대역폭도 LTE(Long Term Evolution) 경우, 20MHz로 한정되어 있는데 반해, sub-6 표준에서는 최대 400MHz까지의 채널 대역폭을 지원하므로 통신 시스템의 선형성에 대한 중요성이 더욱 강조되고 있다. 일 예로, 선형성 지표로 EVM(Error Vector Magnitude)를 활용할 수 있는데, 스펙의 규정에 따라 요건 수준이 다르겠지만, 통상 낮은 EVM이 요구된다.
이와 같이 점차 그 수준이 높아지는 선형성 지표를 만족하기 위해서는, 증폭 장치는 온도 변화에 둔감한 특성을 갖도록 온도 보상 기능을 갖추어야 한다.
기존의 증폭 장치는, 동작중에 시간에 따라 온도가 변화될 수 있고, 이 온도 변화에 따라 전류 이득 및 이득 평탄도(Gain flatness)가 변하고, 증폭장치의 게인이 변화되며, 이에 따라 EVM 성능이 변화되어, 선형성 특성이 저하되는 문제점이 있다.
또한, 기존의 증폭 장치들중에도 온도 보상 기능을 포함하는 증폭 장치가 있으나, 일 예로, 기존의 증폭 장치는 바이어스 회로와는 별도의 온도 보상 회로를 포함하는 경우에는 그 만큼 제작비용이 상승되는 단점이 있다.
다른 일 예로, 기존의 증폭 장치가 바이어스 회로 자체에 온도 보상 기능을 포함하는 경우도 있으나, 이 경우에는 온도 보상 기능을 갖는 바이어스 회로가 상대적으로 많은 소자들을 포함하여 복잡한 회로 구조로 이루어져 있어서, 이러한 복잡한 회로 구조로 인하여 회로 설계 및 제작 비용이 상승되고, 특히 온도 보상의 정밀도가 낮아질 수 있는 등, 온도 보상 기능에 한계가 있다는 문제점이 있다.
(선행기술문헌)
(특허문헌 1) JP 2007-243873 (2007.09.20)
본 발명의 일 실시 예는, 온도계수를 갖는 저항을 이용하여 상대적으로 간단한 회로 구조로 구현되어, 보다 정밀한 온도보상을 수행하는 바이어스 회로 및 전력 장치를 제공한다.
본 발명의 일 실시 예에 의해, 기준전류의 전류단자와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속된 제1 저항 및 제1 트랜지스터와, 상기 전류단자와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 컬렉터에 접속된 베이스를 갖는 제2 트랜지스터를 포함하는 바이어스 전류 회로; 및 상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터의 에미터와 상기 제1 트랜지스터의 베이스 사이에 접속되어 제1 온도계수를 갖는 제2 저항과, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 베이스와 접지 사이에 접속되어 상기 제1 온도계수와 다른 제2 온도계수를 갖는 제3 저항을 포함하는 온도 보상 회로; 를 포함하는 바이어스 회로가 제안된다.
또한, 본 발명의 다른 일 실시 예에 의해, 베이스 바이어스 전압을 공급하는 바이어스 회로; 및 상기 베이스 바이어스 전압을 공급받는 증폭 회로;를 포함하고, 상기 바이어스 회로는, 기준전류의 전류단자와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속된 제1 저항 및 제1 트랜지스터와, 상기 전류단자와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 컬렉터에 접속된 베이스를 갖는 제2 트랜지스터를 포함하는 바이어스 전류 회로; 및 상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터의 에미터와 상기 제1 트랜지스터의 베이스 사이에 접속되어 제1 온도계수를 갖는 제2 저항과, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 베이스와 접지 사이에 접속되어 상기 제1 온도계수와 다른 제2 온도계수를 갖는 제3 저항을 포함하는 온도 보상 회로; 를 포함하는 증폭 장치가 제안된다.
본 발명의 일 실시 예에 의하면, 증폭 회로(예, 파워증폭 집적회로(PAIC))가 동작하면서 온도 변화에 따라 게인(gain)이 변화하는 부분에 대해, 온도 보상을 수행할 수 있고, 증폭 회로의 게인 평탄도(gain flatness)를 개선할 수 있고, 이에 따라 보다 개선된 EVM 성능을 확보할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 증폭 장치의 일 예시도이다.
도 2는 네가티브 온도계수를 갖는 제2 저항의 특성을 보이는 그래프이다.
도 3은 파지티브 온도계수를 갖는 제3 저항의 특성을 보이는 그래프이다.
도 4는 도 1의 증폭 장치의 동작 설명 예시도이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 증폭 장치의 일 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 증폭 장치(10)는, 바이어스 회로(100) 및 증폭 회로(400)를 포함할 수 있다.
상기 바이어스 회로(100)는, 베이스 바이어스 전압(Vbb)을 상기 증폭 회로(400)에 공급할 수 있다.
상기 증폭 회로(400)는, 상기 베이스 바이어스 전압(Vbb)을 공급받아서, 입력단(IN)에 제1 직류 블로킹 커패시터(CB1)를 거처서 접속된 베이스와, 출력단(OUT)에 제2 직류 블로킹 커패시터(CB2)를 거처서 접속된 컬렉터와, 접지에 접속된 증폭 트랜지스터(Q40)를 포함할 수 있다.
상기 바이어스 회로(100)는, 바이어스 전류 회로(110), 온도 보상 회로(120) 및 바이어스 출력회로(130)를 포함한다.
상기 바이어스 전류 회로(110)는, 제1 저항(R11), 제1 트랜지스터(Q11) 및 제2 트랜지스터(Q12)를 포함할 수 있다.
상기 제1 저항(R11) 및 상기 제1 트랜지스터(Q11)는, 기준전류(Iref)의 전류단자(N1)와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속될 수 있다. 일 예를 들어, 상기 제1 저항(R11)은 상기 전류단자(N1)와 상기 제1 트랜지스터(Q11)의 컬렉터 사이에 접속될 수 있다. 상기 제1 트랜지스터(Q11)는 상기 제1 저항(R11)에 접속된 컬렉터, 상기 온도 보상 회로(120)에 접속된 베이스, 그리고 접지에 접속된 에미터를 포함할 수 있다.
상기 제2 트랜지스터(Q12)는, 상기 전류단자(N1)와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 전류단자(N1)에 접속된 컬렉터, 상기 제1 트랜지스터(Q11)의 컬렉터에 접속된 베이스, 그리고, 상기 온도 보상 회로(120)에 연결된 에미터를 포함할 수 있다.
상기 온도 보상 회로(120)는, 제2 저항(R12) 및 제3 저항(R13)을 포함할 수 있다.
상기 제2 저항(R12)은, 상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터(Q12)의 에미터와 상기 제1 트랜지스터(Q11)의 베이스 사이에 접속되고, 제1 온도계수를 갖는 저항일 수 있다.
상기 제3 저항(R13)은, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터(Q11)의 베이스와 접지 사이에 접속되고, 상기 제1 온도계수와 다른 제2 온도계수를 갖는 저항일 수 있다.
또한, 상기 바이어스 출력회로(130)는, 제3 트랜지스터(Q30)를 포함할 수 있다. 상기 제3 트랜지스터(Q30)는, 전원전압(VBATT)의 단자에 접속된 컬렉터와, 상기 증폭 회로(400)의 베이스 노드(NB)에 저항(R30)을 통해 접속된 에미터와, 그리고 상기 제2 트랜지스터(Q12)의 베이스에 접속된 베이스를 포함할 수 있다.
일 예로, 상기 제1 저항(R11)은 제로 온도계수(ZTC: Zero thermal coefficient)를 갖는 저항일 수 있고, 상기 제2 저항(R12)은 상기 제1 온도계수로 네가티브 온도계수(NTC: Negative thermal coefficient)를 갖는 저항일 수 있고, 상기 제3 저항(R13)은, 상기 제2 온도계수로 파지티브 온도계수(PTC: Positive thermal coefficient)를 갖는 저항일 수 있다.
또한, 상기 제1 트랜지스터(Q11), 상기 제2 트랜지스터(Q12), 상기 제3 트랜지스터(Q30), 및 증폭 트랜지스터(Q40) 각각은 바이폴라 접합 트랜지스터(BJT: Bipolar Junction Transistor)일 수 있다.
본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.
도 2는 네가티브 온도계수를 갖는 제2 저항의 특성을 보이는 그래프이다.
도 2를 참조하면, 상기 제2 저항(R12)은 네가티브 온도계수(NTC)를 갖는 저항이므로, 주변 온도가 상승함에 따라 상기 제2 저항(R12)의 저항값이 낮아지는 것을 알 수 있다.
도 3은 파지티브 온도계수를 갖는 제3 저항의 특성을 보이는 그래프이다.
도 3을 참조하면, 상기 제3 저항(R13)은 파지티브 온도계수(PTC)를 갖는 저항이므로, 주변 온도가 상승함에 따라 상기 제3 저항(R13)의 저항값이 낮아지는 것을 알 수 있다.
도 4는 도 1의 증폭 장치의 동작 설명 예시도이다.
도 4를 참조하면, 예를 들어, 도 1의 증폭 장치의 주변온도가 상승하는 경우에는, 증폭 회로(400)의 증폭 트랜지스터(Q40)는 바이폴라 접합 트랜지스터(BJT) 특성에 따라 동작점이 낮아지고, 이에 따라 증폭 트랜지스터(Q40)를 통해 흐르는 컬렉터-에미터 전류(I40)는 높아지게 될 수 있다.
이와같이, 주변 온도 상승에 따라, 증폭 트랜지스터(Q40)의 컬렉터-에미터 전류(I40)가 상승되므로, 증폭 트랜지스터(Q40)의 컬렉터-에미터 전류(I40)를 보상하여야 하고, 이 보상 과정에 대해 설명한다.
예를 들어, 도 1의 증폭 장치의 주변온도가 상승하는 경우에는, 상기 제2 저항(R12)이 네가티브 온도계수(NTC)를 갖는 저항이고, 상기 제3 저항(R13)이 파지티브 온도계수(PTC)를 갖는 저항인 경우, 상기 제2 저항(R12)의 저항값이 감소하고, 상기 제3 저항(R13)의 저항값이 상승한다.
제2 전류 경로에 포함된 상기 제2 트랜지스터(Q12)의 컬렉터-에미터를 통해 흐르는 전류(I20)는, 상기 제2 저항(R12)과 제3 저항(R13)의 접속노드(N3)에서, 제1 트랜지스터(Q11)의 베이스로 흐르는 베이스 전류(I21)와 제3 저항(R13)을 통해 접지로 흐르는 접지 전류(I22)로 나부어진다.
이때, 상기 제3 저항(R13)의 저항값이 상승하면, 상기 접지 전류(I22)가 감소하고 상기 제1 트랜지스터(Q11)의 베이스 전류(I21)는 증가하게 된다.
이어서, 제1 전류 경로에 포함된 제1 저항(R11)을 통해 흐는 전류(I10)는, 상기 제1 저항(R11)과 상기 제1 트랜지스터(Q11)의 컬렉터 사이의 접속노드(N2)에서, 제2 트랜지스터(Q12)의 베이스로 흐르는 베이스 전류(I12)와 상기 제1 트랜지스터(Q11)의 컬렉터-에미터를 통해 접지로 흐르는 접지 전류(I11)로 나부어진다.
전술한 바와같이, 상기 제1 트랜지스터(Q11)의 베이스 전류(I21)가 증가하게 되면, 상기 제1 트랜지스터(Q11)의 컬렉터-에미터를 통해 접지로 흐르는 접지 전류(I11)가 증가되면서, 제2 트랜지스터(Q12)의 베이스 전류(I12)는 감소하게 된다.
계속해서, 제2 트랜지스터(Q12)의 베이스 전류(I12)가 제3 트랜지스터(Q30)의 베이스로 공급되므로, 제2 트랜지스터(Q12)의 베이스 전류(I12)는 감소하면, 상기 제3 트랜지스터(Q30)의 컬렉터-에미터를 통해 흐르는 베이스 바이어스 전류(I30)가 감소하고, 이에 따라 증폭 트랜지스터(Q40)를 통해 흐르는 컬렉터-에미터 전류(I40)를 감소시켜, 결국 증폭 트랜지스터(Q40)를 통해 흐르는 컬렉터-에미터 전류(I40)가 보상된다.
전술한 바와 같이, 본 발명의 일 실시 예에 따른 바이어스 회로는 제1 트랜지스터의 베이스를 기준으로 양측에 접속되고, 서로 다른 온도계수를 갖는 2개의 저항을 포함하는 간단한 보상 회로를 이용하여, 온도 변화시 제2 트랜지스터가 포함된 제2 전류 경로의 전류는 일정하지만, 제1 트랜지스터의 베이스 전류를 조절하여 제1 트랜지스터가 포함된 제1 전류 경로의 전류를 조절할 수 있다.
이에 따라 베이스 바이어스 전류를 조절할 수 있으며, 이 베이스 전류를 조절하여 베이스 바이어스 전류를 조절할 수 있어서, 결국 보다 정확한 온도 보상을 수행할 수 있다는 잇점이 있다.
또한, 바이어스 회로에서, 제1 트랜지스터가 가장 심하게 발열되는 영역에 위치되는 경우, 제 2 저항과 제 3 저항 또한 온도 특성 변화에 더욱 민감하게 반응할 수 있어서, 보다 효율적인 온도 보상이 이루어질 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: 바이어스 회로
110 바이어스 전류 회로
120: 온도 보상 회로
130: 바이어스 출력회로
400: 증폭 회로
Q11: 제1 트랜지스터
Q12: 제2 트랜지스터
Q30: 제3 트랜지스터
Q40: 증폭 트랜지스터
R11: 제1 저항
R12: 제2 저항
R13: 제3 저항

Claims (16)

  1. 기준전류의 전류단자와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속된 제1 저항 및 제1 트랜지스터와, 상기 전류단자와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 컬렉터에 접속된 베이스를 갖는 제2 트랜지스터를 포함하는 바이어스 전류 회로; 및
    상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터의 에미터와 상기 제1 트랜지스터의 베이스 사이에 접속되어 제1 온도계수를 갖는 제2 저항과, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 베이스와 접지 사이에 접속되어 상기 제1 온도계수와 다른 제2 온도계수를 갖는 제3 저항을 포함하는 온도 보상 회로;
    를 포함하는 바이어스 회로.
  2. 제1항에 있어서, 상기 바이어스 회로는,
    전원전압의 단자와 증폭 회로의 베이스 노드 사이에 접속되고, 상기 제2 트랜지스터의 베이스에 접속된 베이스를 갖는 제3 트랜지스터를 갖는 바이어스 출력회로; 를 더 포함하는
    바이어스 회로.
  3. 제2항에 있어서, 상기 제1 저항은 제로 온도계수를 갖는 저항이고,
    상기 제2 저항은 상기 제1 온도계수로 네가티브 온도계수를 갖는 저항인 바이어스 회로.
  4. 제3항에 있어서, 상기 제3 저항은,
    상기 제2 온도계수로 파지티브 온도계수를 갖는 저항인 바이어스 회로.
  5. 제2항에 있어서, 상기 제1 저항은 제로 온도계수를 갖는 저항이고,
    상기 제2 저항은 상기 제1 온도계수로 네가티브 온도계수를 갖는 저항이고,
    상기 제3 저항은 상기 제2 온도계수로 파지티브 온도계수를 갖는 저항인
    바이어스 회로.
  6. 제2항에 있어서, 상기 제3 저항은,
    주변 온도 상승시 저항값이 상승되어 상기 제1 트랜지스터의 베이스 전류를 증가시키는
    바이어스 회로.
  7. 제2항에 있어서, 상기 제3 저항은,
    주변 온도 상승시 저항값이 상승되고, 상기 제2 저항의 저항값이 하강하여, 상기 제1 트랜지스터의 베이스 전류를 증가시키는
    바이어스 회로.
  8. 제7항에 있어서, 상기 제1 트랜지스터는,
    상기 제1 트랜지스터의 베이스 전류의 증가에 따라 상기 제1 트랜지스터의 컬렉터-에미터 전류를 증가시켜, 상기 제3 트랜지스터의 베이스 전류를 감소시키고, 상기 제3 트랜지스터의 컬렉터-에미터 전류인 베이스 바이어스 전류를 감소시키는
    바이어스 회로.
  9. 베이스 바이어스 전압을 공급하는 바이어스 회로; 및
    상기 베이스 바이어스 전압을 공급받는 증폭 회로;를 포함하고,
    상기 바이어스 회로는,
    기준전류의 전류단자와 접지 사이에 형성된 제1 전류 경로에 포함되고, 서로 직렬로 접속된 제1 저항 및 제1 트랜지스터와, 상기 전류단자와 접지 사이에 형성된 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 컬렉터에 접속된 베이스를 갖는 제2 트랜지스터를 포함하는 바이어스 전류 회로; 및
    상기 제2 전류 경로에 포함되고, 상기 제2 트랜지스터의 에미터와 상기 제1 트랜지스터의 베이스 사이에 접속되어 제1 온도계수를 갖는 제2 저항과, 상기 제2 전류 경로에 포함되고, 상기 제1 트랜지스터의 베이스와 접지 사이에 접속되어 상기 제1 온도계수와 다른 제2 온도계수를 갖는 제3 저항을 포함하는 온도 보상 회로;
    를 포함하는 증폭 장치.
  10. 제9항에 있어서, 상기 바이어스 회로는,
    전원전압의 단자와 증폭 회로의 베이스 노드 사이에 접속되고, 상기 제2 트랜지스터의 베이스에 접속된 베이스를 갖는 제3 트랜지스터를 갖는 바이어스 출력회로; 를 더 포함하는
    증폭 장치.
  11. 제10항에 있어서, 상기 제1 저항은 제로 온도계수를 갖는 저항이고,
    상기 제2 저항은 상기 제1 온도계수로 네가티브 온도계수를 갖는 저항인 증폭 장치.
  12. 제11항에 있어서, 상기 제3 저항은,
    상기 제2 온도계수로 파지티브 온도계수를 갖는 저항인 증폭 장치.
  13. 제10항에 있어서, 상기 제1 저항은 제로 온도계수를 갖는 저항이고,
    상기 제2 저항은 상기 제1 온도계수로 네가티브 온도계수를 갖는 저항이고,
    상기 제3 저항은 상기 제2 온도계수로 파지티브 온도계수를 갖는 저항인
    바이어스 회로.
  14. 제10항에 있어서, 상기 제3 저항은,
    주변 온도 상승시 저항값이 상승되어 상기 제1 트랜지스터의 베이스 전류를 증가시키는
    증폭 장치.
  15. 제10항에 있어서, 상기 제3 저항은,
    주변 온도 상승시 저항값이 상승되고, 상기 제2 저항의 저항값이 하강하여, 상기 제1 트랜지스터의 베이스 전류를 증가시키는
    증폭 장치.
  16. 제15항에 있어서, 상기 제1 트랜지스터는,
    상기 베이스 전류의 증가에 따라 컬렉터-에미터 전류를 증가시켜, 상기 제3 트랜지스터의 베이스 전류를 감소시키고, 상기 제3 트랜지스터의 컬렉터-에미터 전류인 베이스 바이어스 전류를 감소시키는
    증폭 장치.
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