KR20200108511A - 에어갭 형성 프로세스들 - Google Patents

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산 쿠에이 린
안추안 왕
칭-메이 수
니틴 잉글
아제이 바트나가르
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Abstract

반도체 기판 상에 에어갭 스페이서를 형성하기 위해 프로세싱 방법들이 수행될 수 있다. 방법들은, 제1 재료, 및 제1 재료와 상이한 제2 재료를 포함하는 스페이서 구조를 형성하는 단계를 포함할 수 있다. 방법들은 소스/드레인 구조를 형성하는 단계를 포함할 수 있다. 소스/드레인 구조는 적어도 하나의 다른 재료에 의해 스페이서 구조의 제2 재료로부터 오프셋될 수 있다. 방법들은 또한, 에어갭을 형성하기 위해, 스페이서 구조로부터 제2 재료를 에칭하는 단계를 포함할 수 있다. 소스/드레인 구조는 에칭 동안 에천트 재료들에 노출되지 않을 수 있다.

Description

에어갭 형성 프로세스들
[0001] 본 출원은 2018년 2월 15일자로 출원된 미국 가출원 번호 제62/631,179호의 우선권을 주장하며, 이로써, 이 미국 가출원은 모든 목적들에 대해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 시스템들, 프로세스들, 및 장비에 관한 것이다. 더 구체적으로, 본 기술은 반도체 디바이스 상의 재료 층들을 형성 및 에칭하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하게 된다. 기판 상에 패터닝된 재료를 생성하는 것은 노출된 재료의 제거를 위한 제어되는 방법들을 요구한다. 포토레지스트 내의 패턴을 하부 층들로 전사하는 것, 층들을 박형화하는 것, 또는 표면 상에 이미 존재하는 피처(feature)들의 측 방향 치수들을 박형화하는 것을 포함하는 다양한 목적들을 위해, 화학적 에칭이 사용된다. 대개, 하나의 재료를 다른 재료보다 더 빠르게 에칭하여, 예컨대, 패턴 전사 프로세스 또는 개별 재료 제거를 가능하게 하는 에칭 프로세스를 갖는 것이 바람직하다. 그러한 에칭 프로세스는 제1 재료에 대해 선택적이라고 말한다. 재료들, 회로들, 및 프로세스들의 다양성의 결과로서, 에칭 프로세스들은 다양한 재료들에 대한 선택성(selectivity)을 갖도록 개발되어 왔다.
[0004] 에칭 프로세스들은 프로세스에 사용되는 재료들에 기반하여 습식 또는 건식으로 지칭될 수 있다. 습식 HF 에칭은 다른 유전체들 및 재료들에 비하여 실리콘 산화물을 우선적으로 제거한다. 그러나, 습식 프로세스들은 일부 제한된 트렌치들에 침투하는 데 어려움을 가질 수 있고, 또한 때로는, 나머지 재료를 변형시킬 수 있다. 건식 에칭 프로세스들은 복잡한 피처들 및 트렌치들 내로 침투할 수 있지만, 수용가능한 최상부-대-최하부(top-to-bottom) 프로파일들을 제공하지 않을 수 있다. 차세대 디바이스들에서 디바이스 사이즈들이 지속적으로 축소됨에 따라, 특정 층에 수 나노미터의 재료만이 형성될 때, 특히, 그 재료가 트랜지스터 형성에 중요할 때, 선택성은 더 중대한 역할을 할 수 있다. 더욱이, 제작 동안 임의의 주어진 시간에, 노출된 재료들의 수가 증가됨에 따라, 모든 다른 노출된 재료들에 대해 충분한 선택성을 유지하는 것이 더 어렵게 되고 있다. 다양한 재료들 사이에서 다수의 상이한 에칭 프로세스 선택성들이 개발되어 왔으나, 표준 선택성들은 현재 그리고 향후 디바이스 스케일에서 더 이상 적합하지 않을 수 있다.
[0005] 따라서, 고 품질 디바이스들 및 구조들을 생산하기 위해 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이들 및 다른 필요성들이 본 기술에 의해 해소된다.
[0006] 반도체 기판 상에 에어갭 스페이서(airgap spacer)를 형성하기 위해 프로세싱 방법들이 수행될 수 있다. 방법들은, 제1 재료, 및 제1 재료와 상이한 제2 재료를 포함하는 스페이서 구조를 형성하는 단계를 포함할 수 있다. 방법들은 소스/드레인 구조를 형성하는 단계를 포함할 수 있다. 소스/드레인 구조는 적어도 하나의 다른 재료에 의해 스페이서 구조의 제2 재료로부터 오프셋(offset)될 수 있다. 방법들은 또한, 에어갭을 형성하기 위해, 스페이서 구조로부터 제2 재료를 에칭하는 단계를 포함할 수 있다. 소스/드레인 구조는 에칭 동안 에천트 재료들에 노출되지 않을 수 있다.
[0007] 일부 실시예들에서, 스페이서 구조는 반도체 기판 상의 게이트 구조에 근접하게 형성될 수 있다. 소스/드레인 구조는 게이트 구조와 직각을 이루게 형성될 수 있다. 소스/드레인 구조는 실리콘 또는 실리콘 게르마늄일 수 있거나, 또는 실리콘 또는 실리콘 게르마늄을 포함할 수 있다. 제1 재료 및 제2 재료는 산소 또는 질소일 수 있거나, 또는 산소 또는 질소를 포함할 수 있다. 제1 재료 및 제2 재료는 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 산화물, 금속 산화물, 또는 금속 질화물 중 하나 이상일 수 있거나, 또는 그 하나 이상을 포함할 수 있다. 스페이서 구조를 형성하는 단계는, 게이트 구조에 인접한, 제1 재료를 포함하는 제1 스페이서 층을 형성하는 단계를 포함할 수 있다. 제1 스페이서 층은 게이트 구조와 교차하는 핀(fin)들을 적어도 부분적으로 덮을 수 있다. 스페이서 구조를 형성하는 단계는 또한, 제1 스페이서 층에 인접한, 제2 재료를 포함하는 제2 스페이서 층을 형성하는 단계를 포함할 수 있다. 방법들은 또한, 제2 스페이서 층에 인접한 제3 스페이서 층을 형성하는 단계를 포함할 수 있다. 제3 스페이서 층은 제1 스페이서 층과 동일한 재료일 수 있다. 방법들은 또한, 제3 스페이서 층을 형성하기 전에, 게이트 구조와 교차하는 핀들을 노출시키기 위해, 제1 스페이서 층 및 제2 스페이서 층을 에칭하는 단계를 포함할 수 있다. 방법들은 또한, 게이트 구조와 교차하는 핀들을 부분적으로 노출시키기 위해, 제3 스페이서 층을 에칭하는 단계를 포함할 수 있다.
[0008] 본 기술은 또한, 반도체 구조들을 포함하며, 반도체 구조들은 기판 및 게이트 구조를 포함하고, 게이트 구조는 기판 위에 놓이고, 기판에 걸쳐 제1 방향으로 형성된다. 구조들은 핀을 포함할 수 있으며, 핀은 기판 위에 놓이고, 기판에 걸쳐 제2 방향으로 형성된다. 제2 방향은 제1 방향과 직각을 이룰 수 있고, 핀은 게이트 구조와 교차할 수 있다. 구조들은 게이트 구조에 인접한 스페이서 구조를 포함할 수 있다. 스페이서 구조는 에어갭을 포함하는 적어도 3개의 층들을 포함할 수 있다. 구조들은 또한, 스페이서 구조 외부에서 핀 주위에 형성된 소스/드레인 재료를 포함할 수 있다. 소스/드레인 재료와 에어갭 사이에 스페이서 구조의 적어도 하나의 개재 층이 포함될 수 있다.
[0009] 일부 실시예들에서, 스페이서 구조는 제1 층을 포함할 수 있으며, 제1 층은 게이트 구조에 인접해 있고, 그리고 핀 및 기판 위에서 게이트 구조로부터 측 방향 외측으로 제1 거리만큼 연장된다. 스페이서 구조는 또한, 제2 층을 포함할 수 있으며, 제2 층은 제1 층으로부터 측 방향 외측에 있고, 제1 거리에서 제1 층과 접촉한다. 에어갭은 게이트에 인접한 제1 층의 부분, 기판 위에 놓인 제1 층의 부분, 및 제2 층 사이에 적어도 부분적으로 정의될 수 있다. 제1 층 및 제2 층은, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 산화물, 금속 산화물, 및 금속 질화물로 구성된 그룹으로부터 선택되는 하나 이상의 재료들일 수 있거나, 또는 그 하나 이상의 재료들을 포함할 수 있다. 구조들은 또한, 게이트 구조로부터 일정 방향으로 스페이서 구조의 측 방향 외측에 포지셔닝된 콘택 에칭 스톱 층(contact etch stop layer)을 포함할 수 있다.
[0010] 본 기술은 또한, 반도체 구조를 형성하는 방법들을 포함할 수 있다. 방법들은 반도체 기판 상의 게이트 구조에 근접한 제1 스페이서 층을 형성하는 단계를 포함할 수 있다. 제1 스페이서 층은, 적어도 부분적으로, 반도체 기판 상에 형성된 핀 위에 놓일 수 있다. 방법들은 제1 스페이서 층에 인접한 제2 스페이서 층을 형성하는 단계를 포함할 수 있다. 방법들은, 핀의 측 방향 구역들을 완전히 수직으로 노출시키기 위해, 제1 스페이서 층 및 제2 스페이서 층을 리세싱(recess)하는 단계를 포함할 수 있다. 방법들은 제1 스페이서 층에 인접한 제3 스페이서 층을 형성하는 단계를 포함할 수 있다. 제3 스페이서 층은, 적어도 부분적으로, 반도체 기판 상에 형성된 핀 위에 놓일 수 있다. 방법들은 또한, 핀의 측 방향 구역들을 부분적으로 수직으로 노출시키기 위해, 제3 스페이서 층을 리세싱하는 단계를 포함할 수 있다. 방법들은 또한, 핀의 부분적으로 수직으로 노출된 구역들 상에 소스/드레인 재료를 에피택셜 방식으로 성장시키는 단계를 포함할 수 있다. 방법들은, 제1 스페이서 층과 제3 스페이서 층 사이에 에어갭을 형성하기 위해, 제1 스페이서 층 및 제3 스페이서 층에 대해 선택적으로 제2 스페이서 층을 에칭하는 단계를 포함할 수 있다. 일부 실시예들에서, 소스/드레인 재료는 에칭 동안 에천트 재료들에 노출되지 않을 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 에어갭과 소스/드레인 재료 사이에 개재 층을 유지함으로써, 에어갭 형성 동안, 소스/드레인 재료는 어떠한 에천트 재료들에도 노출되지 않을 수 있다. 부가적으로, 소스/드레인 재료가 에천트에 노출되지 않을 수 있기 때문에, 소스/드레인 재료에 대해 덜 선택적인 또는 비-선택적인 에천트들이 사용될 수 있다. 이들 및 다른 실시예들은, 이들의 이점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 이점들의 추가적인 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 시스템의 평면도를 도시한다.
[0014] 도 2a는 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버의 개략적인 단면도를 도시한다.
[0015] 도 2b는 본 기술의 일부 실시예들에 따른 예시적인 샤워헤드의 상세도를 도시한다.
[0016] 도 3은 본 기술의 일부 실시예들에 따른 예시적인 샤워헤드의 저면도를 도시한다.
[0017] 도 4는 본 기술의 일부 실시예들에 따른, 반도체 구조에 에어갭을 형성하는 방법에서의 선택된 동작들을 도시한다.
[0018] 도 5a 내지 도 5h는 본 기술의 일부 실시예들에 따라, 선택된 동작들이 수행되고 있는 기판 재료들의 개략적인 사시도들을 예시한다.
[0019] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 스케일링된 것으로 구체적으로 명시되지 않는 한, 스케일링된 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 부가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0020] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들을 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용가능하다.
[0021] 본 기술은 작은 피치 피처들의 반도체 프로세싱을 위한 시스템들 및 컴포넌트들을 포함한다. 디바이스 사이즈들이 계속 축소됨에 따라, 기생 커패시턴스는 더 큰 문제가 된다. 구체적으로, 반도체 디바이스들에서의 2개의 타입들의 커패시턴스는 능동 커패시턴스 및 기생 커패시턴스이다. 능동 커패시턴스는 일반적으로, 표준 디바이스 성능과 관련된다. 기생 커패시턴스는 디바이스 성능에 악영향을 미치는 경향이 있고, 그리고 평행한 전도성 라인들이 유전체에 의해 분리될 때 흔히 발생된다. 예컨대, 트랜지스터 구조들에서, 소스 및 드레인은 수직 전도성 와이어에 연결될 수 있으며, 게이트도 또한, 수직 전도성 와이어와 연결될 수 있다. 이들 전도성 와이어들은, 서로 평행하게 연장되고 산화물과 같은 유전체 재료에 의해 분리되는 2개의 금속 와이어들일 수 있다. 이 구조는 유전체 전체에 걸쳐 기생 커패시턴스를 야기할 수 있으며, 이는 바람직하지 않다. 이 커패시턴스는 본질적으로, 지연들을 야기함으로써 디바이스 성능을 느리게 할 수 있으며, 이는 디바이스의 주파수를 감소시키고, 또한, 전력 소비에 기여한다.
[0022] 기생 커패시턴스는 평행한 와이어들 사이의 간격 뿐만 아니라 개재 재료의 유전 상수에 따라 좌우된다. 디바이스 피처들의 사이즈가 축소됨에 따라, 와이어들 사이에 점점 더 작은 유전체가 포지셔닝되며, 이는 기생 커패시턴스를 증가시킬 수 있다. 일반적인 유전체 재료들은 실리콘 산화물을 포함하며, 실리콘 산화물은 산화물에 따라 약 4 내지 5의 유전 상수를 특징으로 할 수 있다. 이 유전 상수는 평행한 전도성 라인들 사이의 감소된 간격을 극복하기에 불충분할 수 있다. 따라서, 대안적인 재료들이 사용될 수 있다. 공기는 약 1의 유전 상수를 특징으로 할 수 있고, 그에 따라, 산화물 내에 에어갭을 포함시키는 것은 전도성 와이어들 사이의 전체 유전 상수를 감소시킬 수 있으며, 이는 기생 커패시턴스를 감소시킬 수 있다.
[0023] 종래의 기술들은 에어갭 형성에 어려움을 겪었는데, 이는 에칭 프로세스가 주변 재료들의 증가된 복잡성 및 노출을 요구하기 때문이다. 예컨대, 에어갭을 위한 수직 채널을 생성하기 위해, 스페이서 재료가 유지될 수 있으면서 에어갭을 형성하도록 희생 재료가 제거될 수 있도록, 2개의 재료들 사이의 선택성을 가능하게 하기 위해, 대안적인 재료들이 유전체에 요구될 수 있다. 다수의 유전체들이 제작에 활용되기 때문에, 제조가 에어갭을 형성하기 위한 스테이지에 도달할 때, 각각 희생 재료에 대한 선택성을 특징으로 할 수 있는 다수의 다른 유전체 재료들이 노출될 수 있다. 더욱이, 추후에 게이트 구조에 걸쳐 소스 및 드레인을 형성할 수 있는, 실리콘 또는 실리콘 게르마늄 구조들의 에피택셜 성장과 같은, 소스/드레인 재료 형성 후에, 에어갭 형성이 발생될 수 있다. 에어갭이 형성될 때, 소스/드레인 재료가 또한, 에천트 재료에 노출될 수 있다. 희생 재료와 소스/드레인 재료 사이에 특정 선택성이 있을 수 있지만, 이 선택성은 여전히, 소스/드레인 재료의 일정 양의 에칭이 발생되게 할 수 있고, 이는 디바이스 성능에 악영향을 미칠 수 있다.
[0024] 본 기술은 제거 및 형성을 위한 프로세스에 대한 몇몇 조정들로, 그리고 개선된 스페이서 구조를 활용함으로써, 이들 문제들을 극복한다. 본 기술에 따른 스페이서들은 에어갭 형성 동안의 에천트들에 대한 소스/드레인 재료의 노출을 제거할 수 있는 제작 프로세스 및 다수의 스페이서 층들을 포함할 수 있다. 본 기술에 따라 형성된 다중 스페이서 구조를 활용함으로써, 소스/드레인 재료들을 에칭하는 종래의 악영향 없이, 기생 커패시턴스를 감소시키기 위해, 일관된 에어갭이 생성될 수 있다.
[0025] 나머지 개시내용은 개시되는 기술을 활용하는 특정 에칭 프로세스들을 관례대로 확인할 것이지만, 설명되는 챔버들에서 발생할 수 있는 증착 및 세정 프로세스들에 시스템들 및 방법들이 동일하게 적용가능하다는 것이 쉽게 이해될 것이다. 따라서, 본 기술이 단지 에칭 프로세스들에 대해서만 사용되는 것으로 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 본 기술에 따른 예시적인 프로세스 시퀀스의 동작들을 설명하기 전에, 특정 제거 동작들을 수행하기 위해 본 기술과 함께 사용될 수 있는 하나의 가능한 시스템 및 챔버를 논의할 것이다.
[0026] 도 1은 실시예들에 따른, 증착, 에칭, 베이킹, 및 경화 챔버들의 프로세싱 시스템(100)의 일 실시예의 평면도를 도시한다. 도면에서, 한 쌍의 FOUP(front opening unified pod)들(102)은 다양한 사이즈들의 기판들을 공급하며, 그 기판들은 로봇 암들(104)에 의해 수용되고, 그리고 탠덤 섹션들(109a-c)에 포지셔닝된 기판 프로세싱 챔버들(108a-f) 중 하나 내에 배치되기 전에, 저압 홀딩 영역(106) 내에 배치된다. 제2 로봇 암(110)은 기판 웨이퍼들을 홀딩 영역(106)으로부터 기판 프로세싱 챔버들(108a-f)로 그리고 그 반대로 운송하기 위해 사용될 수 있다. 각각의 기판 프로세싱 챔버(108a-f)는, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 탈기, 배향, 및 다른 기판 프로세스들에 부가하여, 본원에서 설명되는 건식 에칭 프로세스들을 포함하는 다수의 기판 프로세싱 동작들을 수행하도록 장비될 수 있다.
[0027] 기판 프로세싱 챔버들(108a-f)은 기판 웨이퍼 상에서 유전체 막을 증착, 어닐링, 경화, 및/또는 에칭하기 위한 하나 이상의 시스템 컴포넌트들을 포함할 수 있다. 일 구성에서, 2개의 쌍들의 프로세싱 챔버들(예컨대, 108c-d 및 108e-f)은 기판 상에 유전체 재료를 증착하는 데 사용될 수 있으며, 제3 쌍의 프로세싱 챔버들(예컨대, 108a-b)은 증착된 유전체를 에칭하는 데 사용될 수 있다. 다른 구성에서, 모든 3개의 쌍들의 챔버들(예컨대, 108a-f)은 기판 상에서 유전체 막을 에칭하도록 구성될 수 있다. 설명되는 프로세스들 중 임의의 하나 이상은 상이한 실시예들에서 나타낸 제작 시스템으로부터 분리된 챔버(들)에서 수행될 수 있다. 유전체 막들을 위한 증착, 에칭, 어닐링, 및 경화 챔버들의 부가적인 구성들이 시스템(100)에 의해 고려된다는 것이 인식될 것이다.
[0028] 도 2a는 프로세싱 챔버 내에 파티셔닝된 플라즈마 생성 구역들을 갖는 예시적인 프로세스 챔버 시스템(200)의 단면도를 도시한다. 예컨대, 티타늄 질화물, 탄탈럼 질화물, 텅스텐, 실리콘, 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 등의 막 에칭 동안, 프로세스 가스가 가스 유입구 조립체(205)를 통해 제1 플라즈마 구역(215) 내로 유동될 수 있다. 원격 플라즈마 시스템(RPS)(201)이 시스템에 선택적으로 포함될 수 있고, 그리고 제1 가스를 프로세싱할 수 있으며, 그 후, 제1 가스는 가스 유입구 조립체(205)를 통해 이동한다. 유입구 조립체(205)는 2개 이상의 별개의 가스 공급 채널들을 포함할 수 있으며, 여기서, 제2 채널(미도시)은 RPS(201)(포함된 경우)를 우회할 수 있다.
[0029] 냉각 플레이트(203), 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및 기판(255)이 상부에 배치된 기판 지지부(265)가 도시되며, 이들은 실시예들에 따라 각각 포함될 수 있다. 페데스탈(265)은 프로세싱 동작들 동안 기판 또는 웨이퍼를 가열 및/또는 냉각시키도록 동작될 수 있는 열 교환 채널을 가질 수 있으며, 그 열 교환 채널을 통해 열 교환 유체가 유동하여 기판의 온도를 제어한다. 알루미늄, 세라믹, 또는 이들의 조합을 포함할 수 있는, 페데스탈(265)의 웨이퍼 지지 플래터는 또한, 매립된 저항성 가열기 엘리먼트를 사용하여, 비교적 높은 온도들, 이를테면 최대 100 ℃ 또는 약 100 ℃ 내지 1100 ℃ 초과 또는 약 1100 ℃를 달성하기 위해, 저항성으로 가열될 수 있다.
[0030] 페이스플레이트(217)는 피라미드형, 원뿔형, 또는 좁은 최상부 부분이 넓은 최하부 부분으로 확장되는 다른 유사한 구조일 수 있다. 페이스플레이트(217)는 부가적으로, 도시된 바와 같이 평탄할 수 있고, 그리고 프로세스 가스들을 분배하는 데 사용되는 복수의 스루-채널(through-channel)들을 포함할 수 있다. RPS(201)의 사용에 따라, 플라즈마 여기 종 및/또는 플라즈마 생성 가스들은, 제1 플라즈마 구역(215) 내로의 더 균일한 전달을 위해, 페이스플레이트(217) 내의 복수의 홀들(도 2b에 도시됨)을 통과할 수 있다.
[0031] 예시적인 구성들은, 페이스플레이트(217)에 의해 제1 플라즈마 구역(215)으로부터 파티셔닝된 가스 공급 구역(258) 내로 가스 유입구 조립체(205)가 개방되게 하여, 가스들/종이 페이스플레이트(217) 내의 홀들을 통해 제1 플라즈마 구역(215) 내로 유동하게 하는 것을 포함할 수 있다. 구조적 및 동작적 피처들은, 제1 플라즈마 구역(215)으로부터 역으로 공급 구역(258), 가스 유입구 조립체(205), 및 유체 공급 시스템(210) 내로 유동하는 플라즈마의 상당한 역류를 방지하도록 선택될 수 있다. 페이스플레이트(217), 또는 챔버의 전도성 최상부 부분, 및 샤워헤드(225)는 피처들 사이에 절연 링(220)이 위치되어 있는 상태로 도시되며, 이는 AC 전위가 샤워헤드(225) 및/또는 이온 억제기(223)에 대하여 페이스플레이트(217)에 인가될 수 있게 한다. 절연 링(220)은 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 포지셔닝될 수 있고, 그에 따라, CCP(capacitively coupled plasma)가 제1 플라즈마 구역에 형성되는 것을 가능하게 할 수 있다. 배플(미도시)이 부가적으로, 제1 플라즈마 구역(215)에 위치되거나, 또는 그렇지 않으면, 가스 유입구 조립체(205)와 커플링되어, 가스 유입구 조립체(205)를 통하는 구역 내로의 유체의 유동에 영향을 미칠 수 있다.
[0032] 이온 억제기(223)는 구조 전체에 걸쳐 복수의 애퍼처들을 정의하는 플레이트 또는 다른 기하형상을 포함할 수 있으며, 그 복수의 애퍼처들은 제1 플라즈마 구역(215) 밖으로의 이온성-하전 종의 이동을 억제하는 한편, 비하전 중성 또는 라디칼 종이 이온 억제기(223)를 통해 억제기와 샤워헤드 사이의 활성화 가스 전달 구역 내로 통과할 수 있게 하도록 구성된다. 실시예들에서, 이온 억제기(223)는 다양한 애퍼처 구성들을 갖는 천공 플레이트를 포함할 수 있다. 이들 비하전 종은 애퍼처들을 통해 반응성이 더 낮은 캐리어 가스와 함께 운송되는 고 반응성 종을 포함할 수 있다. 위에서 언급된 바와 같이, 홀들을 통하는 이온성 종의 이동이 감소될 수 있고, 일부 경우들에서는 완전히 억제될 수 있다. 이온 억제기(223)를 통과하는 이온성 종의 양을 제어하는 것은 유리하게, 하부 웨이퍼 기판과 접촉하게 되는 가스 혼합물에 대한 증가된 제어를 제공할 수 있으며, 이는 결국, 가스 혼합물의 증착 및/또는 에칭 특성들의 제어를 증가시킬 수 있다. 예컨대, 가스 혼합물의 이온 농도의 조정들은 그 가스 혼합물의 에칭 선택성, 예컨대 SiNx:SiOx 에칭 비율들, Si:SiOx 에칭 비율들 등을 상당히 변경할 수 있다. 증착이 수행되는 대안적인 실시예들에서, 이는 또한, 유전체 재료들에 대한 등각성-대-유동성 스타일 증착들의 밸런스를 시프팅할 수 있다.
[0033] 이온 억제기(223) 내의 복수의 애퍼처들은 이온 억제기(223)를 통하는 활성화 가스, 즉 이온성, 라디칼, 및/또는 중성 종의 통과를 제어하도록 구성될 수 있다. 예컨대, 홀들의 종횡비, 또는 홀 직경 대 길이, 및/또는 홀들의 기하형상은 이온 억제기(223)를 통과하는 활성화 가스 내의 이온성-하전 종의 유동이 감소되도록 제어될 수 있다. 이온 억제기(223) 내의 홀들은 플라즈마 여기 구역(215)과 대면하는 테이퍼링(tapered) 부분, 및 샤워헤드(225)와 대면하는 원통형 부분을 포함할 수 있다. 원통형 부분은 샤워헤드(225)로 통과하는 이온성 종의 유동을 제어하도록 형상화 및 치수화될 수 있다. 억제기를 통하는 이온성 종의 유동을 제어하기 위한 부가적인 수단으로서, 조정가능 전기 바이어스가 또한 이온 억제기(223)에 인가될 수 있다.
[0034] 이온 억제기(223)는 플라즈마 생성 구역으로부터 기판으로 이동하는 이온성 하전 종의 양을 감소 또는 제거하도록 기능할 수 있다. 비하전 중성 및 라디칼 종은 기판과 반응하기 위해 이온 억제기 내의 개구들을 여전히 통과할 수 있다. 실시예들에서, 기판을 둘러싸는 반응 구역 내의 이온성 하전 종의 완전한 제거는 수행되지 않을 수 있다는 것이 유의되어야 한다. 특정 경우들에서, 이온성 종은 에칭 및/또는 증착 프로세스를 수행하기 위해 기판에 도달하도록 의도된다. 이들 경우들에서, 이온 억제기는 프로세스를 보조하는 레벨로 반응 구역 내의 이온성 종의 농도를 제어하는 것을 도울 수 있다.
[0035] 이온 억제기(223)와 조합된 샤워헤드(225)는, 여기 종이 여전히 챔버 플라즈마 구역(215)으로부터 기판 프로세싱 구역(233)으로 이동할 수 있게 하면서, 제1 플라즈마 구역(215)에 존재하는 플라즈마가 기판 프로세싱 구역(233) 내의 가스들을 직접적으로 여기시키는 것을 피할 수 있게 할 수 있다. 이러한 방식으로, 챔버는 에칭되는 기판(255)과 플라즈마가 접촉하는 것을 방지하도록 구성될 수 있다. 이는 유리하게, 생성된 플라즈마에 의해 직접적으로 접촉되는 경우 손상, 전위, 또는 그렇지 않으면 왜곡(warp)될 수 있는, 기판 상에 패터닝된 다양한 복잡한 구조들 및 막들을 보호할 수 있다. 부가적으로, 플라즈마가 기판과 접촉하거나 또는 기판 레벨에 접근할 수 있게 될 때, 산화물 종이 에칭되는 레이트가 증가될 수 있다. 따라서, 재료의 노출된 구역이 산화물인 경우, 이 재료는 기판으로부터 플라즈마를 원격으로 유지함으로써 더 보호될 수 있다.
[0036] 프로세싱 시스템은, 제1 플라즈마 구역(215) 또는 프로세싱 구역(233)에 플라즈마를 생성하도록, 페이스플레이트(217), 이온 억제기(223), 샤워헤드(225), 및/또는 페데스탈(265)에 전력을 제공하기 위해, 프로세싱 챔버와 전기적으로 커플링된 전력 공급부(240)를 더 포함할 수 있다. 전력 공급부는 수행되는 프로세스에 따라 챔버에 조정가능한 양의 전력을 전달하도록 구성될 수 있다. 그러한 구성은 수행되는 프로세스들에서 튜닝가능 플라즈마가 사용될 수 있게 할 수 있다. 대개 온 또는 오프 기능성이 제공되는 원격 플라즈마 유닛과 달리, 튜닝가능 플라즈마는 특정 양의 전력을 플라즈마 구역(215)에 전달하도록 구성될 수 있다. 이는 결국, 전구체들이 특정 방식들로 해리되어 이들 전구체들에 의해 생성되는 에칭 프로파일들을 향상시킬 수 있도록, 특정 플라즈마 특성들의 개발을 가능하게 할 수 있다.
[0037] 플라즈마는 샤워헤드(225) 위의 챔버 플라즈마 구역(215), 또는 샤워헤드(225) 아래의 기판 프로세싱 구역(233)에서 점화될 수 있다. 실시예들에서, 기판 프로세싱 구역(233)에 형성되는 플라즈마는 페데스탈이 전극으로서 작용하여 형성되는 DC 바이어스 플라즈마일 수 있다. 플라즈마는, 예컨대 불소-함유 전구체 또는 다른 전구체의 유입으로부터 라디칼 전구체들을 생성하기 위해, 챔버 플라즈마 구역(215)에 존재할 수 있다. 증착 동안 챔버 플라즈마 구역(215)에 플라즈마를 점화시키기 위해, 전형적으로는 RF(radio frequency) 범위의 AC 전압이 프로세싱 챔버의 전도성 최상부 부분, 이를테면 페이스플레이트(217)와 샤워헤드(225) 및/또는 이온 억제기(223) 사이에 인가될 수 있다. RF 전력 공급부는 13.56 MHz의 고 RF 주파수를 생성할 수 있지만, 또한, 다른 주파수들을 단독으로 또는 13.56 MHz 주파수와 조합하여 생성할 수 있다.
[0038] 도 2b는 페이스플레이트(217)를 통한 프로세싱 가스 분배에 영향을 미치는 피처들의 상세도(253)를 도시한다. 도 2a 및 도 2b에 도시된 바와 같이, 페이스플레이트(217), 냉각 플레이트(203), 및 가스 유입구 조립체(205)가 교차하여 가스 공급 구역(258)을 정의하며, 가스 유입구(205)로부터 가스 공급 구역(258) 내로 프로세스 가스들이 전달될 수 있다. 가스들은 가스 공급 구역(258)을 충전할 수 있고, 페이스플레이트(217) 내의 애퍼처들(259)을 통해 제1 플라즈마 구역(215)으로 유동할 수 있다. 애퍼처들(259)은 실질적으로 단방향 방식으로 유동을 지향시키도록 구성될 수 있고, 그에 따라, 프로세스 가스들은 프로세싱 구역(233) 내로 유동할 수 있지만, 페이스플레이트(217)를 횡단한 후에 가스 공급 구역(258) 내로 역류하는 것이 부분적으로 또는 완전히 방지될 수 있다.
[0039] 프로세싱 챔버 섹션(200)에서 사용하기 위한 샤워헤드(225)와 같은 가스 분배 조립체들은 듀얼 채널 샤워헤드(DCSH)들로서 지칭될 수 있고, 그리고 도 3에서 설명되는 실시예들에서 부가적으로 상세히 설명된다. 듀얼 채널 샤워헤드는, 프로세싱 구역(233) 외부에서 에천트들의 분리를 가능하게 하여, 프로세싱 구역 내로 전달되기 전에 챔버 컴포넌트들 및 서로에 대한 제한된 상호작용을 제공하는 에칭 프로세스들을 제공할 수 있다.
[0040] 샤워헤드(225)는 상부 플레이트(214) 및 하부 플레이트(216)를 포함할 수 있다. 플레이트들은 플레이트들 사이에 볼륨(218)을 정의하도록 서로 커플링될 수 있다. 플레이트들의 커플링은 상부 및 하부 플레이트들을 통하는 제1 유체 채널들(219), 및 하부 플레이트(216)를 통하는 제2 유체 채널들(221)을 제공하도록 이루어질 수 있다. 형성된 채널들은 제2 유체 채널들(221)만을 통한 볼륨(218)으로부터 하부 플레이트(216)를 통하는 유체 접근을 제공하도록 구성될 수 있으며, 제1 유체 채널들(219)은 플레이트들 사이의 볼륨(218) 및 제2 유체 채널들(221)로부터 유동적으로 격리될 수 있다. 볼륨(218)은 가스 분배 조립체(225)의 측면을 통해 유동적으로 접근가능할 수 있다.
[0041] 도 3은 실시예들에 따른, 프로세싱 챔버와 함께 사용하기 위한 샤워헤드(325)의 저면도이다. 샤워헤드(325)는 도 2a에 도시된 샤워헤드(225)와 대응할 수 있다. 제1 유체 채널들(219)의 뷰(view)를 나타내는 스루-홀들(365)은, 샤워헤드(225)를 통하는 전구체들의 유동을 제어하고 그 유동에 영향을 미치기 위해, 복수의 형상들 및 구성들을 가질 수 있다. 제2 유체 채널들(221)의 뷰를 나타내는 작은 홀들(375)은 샤워헤드의 표면에 걸쳐 실질적으로 균일하게 분포될 수 있고, 심지어 스루-홀들(365) 사이에서도 실질적으로 균일하게 분포될 수 있으며, 그리고 전구체들이 샤워헤드에서 빠져나갈 때 다른 구성들보다 더 균일한, 전구체들의 혼합을 제공하는 것을 도울 수 있다.
[0042] 도 4는 제작 방법(400)의 선택된 동작들을 예시하며, 제작 방법(400)의 다수의 동작들은, 예컨대, 이전에 설명된 바와 같은 챔버(200)에서 수행될 수 있다. 방법(400)은 방법의 개시 전에 하나 이상의 동작들을 포함할 수 있으며, 그 하나 이상의 동작들은 프론트 엔드 프로세싱, 증착, 에칭, 폴리싱, 세정, 또는 설명되는 동작들 전에 수행될 수 있는 임의의 다른 동작들을 포함한다. 방법은 도면에 표시된 바와 같은 다수의 선택적인 동작들을 포함할 수 있으며, 그 다수의 선택적인 동작들은 본 기술에 따른 방법들의 일부 실시예들과 구체적으로 연관될 수 있거나 또는 구체적으로 연관되지 않을 수 있다. 예컨대, 동작들 중 다수는 더 광범위한 범위의 구조 형성을 제공하기 위해 설명되지만, 본 기술에 중요한 것은 아니거나, 또는 아래에서 추가로 논의될 바와 같은 대안적인 방법에 의해 수행될 수 있다. 방법(400)은 도 5에 개략적으로 도시된 동작들을 설명하며, 도 5의 예시들은 방법(400)의 동작들과 함께 설명될 것이다. 도 5는 단지 부분적인 개략도들만을 예시하며, 기판은 도면들에 예시된 바와 같은 양상들 뿐만 아니라, 본 기술의 양상들로부터 여전히 이익을 얻을 수 있는 대안적인 구조적 양상들을 갖는 임의의 수의 트랜지스터 섹션들을 포함할 수 있다는 것이 이해되어야 한다.
[0043] 방법(400)은 특정 제작 동작을 따라 반도체 구조를 제작하기 위한 선택적인 동작들을 수반할 수 있다. 도 5a에 예시된 바와 같이, 반도체 구조는, 핀 재료들 주위에서, 이를테면 기판의 P 및 N 구역들에서, 더미 게이트 재료가 에칭된 후의 디바이스를 나타낼 수 있다. 예시된 바와 같이, 구조(500)는 실리콘 또는 일부 다른 반도체 기판 재료로 제조되거나 또는 실리콘 또는 일부 다른 반도체 기판 재료를 함유하는 기판(501)을 포함할 수 있으며, 기판(501) 상에는 하나 이상의 핀 재료들(503)이 기판(501)에 걸쳐 형성되어 있다. 구조(500)는 기판(501) 위에 놓이게 형성된 다수의 트랜지스터 구조들을 가질 수 있다. 예컨대, 더미 게이트 재료일 수 있는 게이트 구조(505)가 기판(501) 위에 형성될 수 있으며, 게이트 구조(505)는 금속 게이트를 생성하기 위한 프로세싱에서 추후에 제거될 수 있다. 게이트 구조(505)는 더미 게이트 위에 놓이게 형성된 캡 재료(507)를 가질 수 있다. 예시된 바와 같이, 게이트 구조들(505)은 기판에 걸쳐 제1 방향으로 기판 위에 놓이게 형성될 수 있다. 부가적으로, 핀들(503)이 기판에 걸쳐 제2 방향으로 형성될 수 있다. 제2 방향은 제1 방향과 직각을 이룰 수 있고, 핀들(503)은 구체적으로, 게이트 구조들(505)과 교차할 수 있고, 게이트 구조들(505)을 통해 횡단할 수 있다.
[0044] 일부 실시예들에서, 더미 게이트는 폴리실리콘 또는 실리콘-함유 재료일 수 있다. 캡 재료(507)는 유전체 재료일 수 있고, 예컨대, 실리콘 질화물일 수 있다. 예시된 바와 같이, 구조(500)는 N-MOS 구역(510) 및 P-MOS 구역(512)을 포함하지만, 배향은 프로세싱 동안 중요하지 않을 수 있고, 구조는 반대로 된 구역들을 예시할 수 있다. 아래에서 논의되는 동작들 중 몇몇 동작들은, 예시되어 있지 않지만, 구조의 다른 측이 마스킹된 상태로 유지되는 동안, 구조의 하나의 측에서 수행될 수 있다. 이어서, 마스킹은 제거 및 재-형성에 의해 스위칭될 수 있고, 그 후에, 유사한 동작들이 다른 구조 상에 수행될 수 있다. 이들 옵션(option)들은 아래에서 추가로 설명될 것이지만, 어느 하나의 구역이 다른 구역 전에 프로세싱될 수 있고, 설명되는 예들에 의해 방법들이 제한되지 않는다는 것이 이해되어야 한다. 부가적으로, 아래에서 논의될 스페이서 재료들은, 추후의 형성을 위한 임의의 마스킹 전에, 기판 위에 동시에 형성될 수 있다. 상이한 실시예들에서, 핀들(503)은 동일한 또는 상이한 재료들을 포함할 수 있고, 그리고 일부 실시예들에서, 실리콘 또는 실리콘 게르마늄을 포함하는 임의의 알려져 있는 재료들일 수 있다. 예컨대, P-구역(512)에서, 핀들(503a)은 실리콘일 수 있거나 또는 실리콘을 포함할 수 있으며, N-구역(510)에서, 핀들(503b)은 실리콘 게르마늄일 수 있거나 또는 실리콘 게르마늄을 포함할 수 있다.
[0045] 동작(405)에서, 도 5b에 예시된 바와 같이, 노출된 구조들 위에 제1 스페이서 층(514)이 형성될 수 있다. 예시된 바와 같이, 제1 스페이서 층(514)은 게이트 구조들(505), 핀들(503) 뿐만 아니라, 기판(501) 상의 노출된 표면들을 적어도 부분적으로 덮을 수 있다. 제1 스페이서 층(514)은 노출된 재료들을 등각적으로 덮도록 형성될 수 있다. 제1 스페이서 층(514)은 이들 노출된 구조들 각각에 근접해 있을 수 있고, 그리고 구조의 측벽들을 따라 게이트 구조(505)에 바로 인접해 있을 수 있다. 도시된 바와 같이, 핀들(503) 위에서, 제1 스페이서 층(514)이 핀들(503)의 노출된 표면들을 덮도록 게이트 구조로부터 외측 방향으로 측 방향으로 연장될 수 있다. 실시예들에서, 제1 스페이서 층(514)은 제1 재료일 수 있거나 또는 제1 재료를 포함할 수 있고, 실시예들에서, 실리콘-함유 재료 또는 금속-함유 재료를 포함할 수 있다. 제1 스페이서 층(514)은 절연성 재료일 수 있고, 실시예들에서, 산소, 질소, 및/또는 탄소 중 임의의 것을 포함할 수 있다. 예시적인 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물일 수 있거나 또는 이를 포함할 수 있거나, 또는, 예컨대, 알루미늄, 마그네슘, 티타늄, 탄탈럼, 또는 임의의 다른 금속 및 전이 금속 종 뿐만 아니라 다른 준금속 재료들을 포함하는, 산소, 질소, 및/또는 탄소 농도들 중 임의의 것을 포함하는 금속-함유 재료일 수 있고, 그리고 예컨대, 알루미늄, 마그네슘, 티타늄, 탄탈럼, 또는 임의의 다른 금속 및 전이 금속 종 뿐만 아니라 다른 준금속 재료들을 포함할 수 있다. 증착 또는 형성은, 약 수 나노미터 이하의 두께까지 또는 그 초과의 두께까지, 노출된 구조들 상에 등각 코팅을 수행하는 다양한 방식들 중 임의의 방식으로 수행될 수 있다.
[0046] 제1 스페이서 층(514)의 형성 후에, 도 5c에 예시된 바와 같이, 동작(410)에서, 제2 스페이서 층(516)이 제1 스페이서 층(514)에 인접하게 그리고 제1 스페이서 층(514) 위에 놓이게 형성될 수 있다. 제2 스페이서 층(516)은 반도체 구조의 표면들 위에 등각 코팅 동작에 의해 유사하게 형성될 수 있다. 제2 스페이서 층(516)은 반도체 구조 내에 에어갭을 생성하기 위해 추후에 제거될 수 있는 희생 층일 수 있다. 예시된 바와 같이, 제2 스페이서 층(516)은 게이트 구조(505), 핀들(503), 또는 기판(501) 중 임의의 것과 직접 접촉하지 않을 수 있다. 이들 피처들 각각이 제1 스페이서 층(514)에 의해 완전히 덮일 수 있기 때문에, 일부 실시예들에서, 제2 스페이서 층(516)은 제1 스페이서 층(514)과만 접촉할 수 있지만, 다른 실시예들에서, 제2 스페이서 층(516)은 또한, 부가적인 구조들과 접촉할 수 있다.
[0047] 제2 스페이서 층(516)은 제2 재료로 형성될 수 있으며, 제2 재료는 제1 스페이서 층(514)을 형성할 수 있는 제1 재료와 동일한 재료일 수 있거나, 또는 제1 재료와 상이한 재료일 수 있다. 제2 스페이서 층(516)은 이전에 언급된 재료들 중 임의의 재료로 형성될 수 있거나 또는 그 임의의 재료를 포함할 수 있고, 그리고 제1 스페이서 층(514)과 상이한 음이온성 조성 또는 농도를 특징으로 할 수 있다. 예컨대, 제2 층(516)은 제1 스페이서 층(514)으로부터 증가된 탄소, 산소, 또는 질소 농도를 특징으로 할 수 있다. 이러한 조정은 에칭의 선택성이 기반으로 할 수 있는 특성을 생성할 수 있다. 제1 스페이서 층(514)과 제2 스페이서 층(516) 사이에서 재료들을 조정함으로써, 제2 스페이서 층(516)은, 제1 스페이서 층(514)에 인접한 에어갭을 생성하기 위한 제거의 추후 동작들에서, 제1 스페이서 층(514)에 대해 선택적으로 제거될 수 있다.
[0048] 제2 스페이서 층의 형성 후에, 도 5d에 예시된 바와 같이, 동작(415)에서, 반도체 구조의 구조들을 노출시키기 위해, 제거 동작이 수행될 수 있다. 동작(415)에서 수행되는 리세스는, 제1 스페이서 층(514) 및 제2 스페이서 층(516)을 게이트 구조(505)의 측벽들 위에 놓인 상태로 유지하면서, 측 방향 피처들을 노출시키기 위해, 이방성으로 수행될 수 있다. 하나의 예시적인 형성 방법으로서, 추후의 동작들에서, 핀들 위에 소스/드레인 재료들을 형성하기 위해 에피택셜 성장이 수행될 때, 성장은 임의의 노출된 실리콘 함유 재료들, 이를테면 핀들(503) 상에 발생될 수 있다. 이전에 언급된 바와 같이, 게이트 구조(505)는 더미 게이트 재료, 이를테면 폴리실리콘을 포함할 수 있다. 소스/드레인 형성 동안 폴리실리콘이 노출되는 경우, 재료들은 또한, 더미 게이트 상에 부적절하게 형성될 수 있다. 따라서, 동작(415)은 게이트 구조(505) 더미 게이트 폴리실리콘 또는 다른 더미 게이트 재료의 완전한 커버리지(coverage)를 유지할 수 있다.
[0049] 예시된 바와 같이, 수행되는 리세스 또는 에칭은 캡 재료(507)로부터 제1 스페이서 층(514) 및 제2 스페이서 층(516)을 제거할 수 있고, 그리고 게이트 구조(505)의 측벽들을 따르는 제1 스페이서 층(514) 및 제2 스페이서 층(516)의 형성의 두께를 넘어서 게이트 구조(505)로부터 측 방향에 있는 핀들(503)로부터 재료들을 완전히 리세싱할 수 있다. 예컨대, 제1 스페이서 층(514) 및 제2 스페이서 층(516) 각각은 약 1 nm 내지 약 3 nm일 수 있고, 그에 따라, 2개의 스페이서 층들은 게이트 구조(505)로부터 약 2 nm 내지 약 6 nm만큼 측 방향으로 연장될 수 있다. 이러한 측 방향 커버리지는 핀들(503)을 부분적으로 덮을 것이지만, 이 포지션으로부터 측 방향 외측에서, 핀들(503)은 도면에 예시된 바와 같이 기판 레벨까지 완전히 리세싱될 수 있다. 부가적으로, 기판(501)은 또한, 게이트 구조들(505) 주위의 구역들에서 노출될 수 있다.
[0050] 도면에서 볼 수 있는 바와 같이, 리세스 후에, 제2 스페이서 층(516)은 게이트 구조의 측벽들을 따르는 두께로부터 측 방향 연장부가 거의 또는 전혀 없는 것을 특징으로 할 수 있고, 그리고 시트-형 프로파일 또는 평면 형상을 특징으로 할 수 있다. 그러나, 예시된 바와 같이, 제1 스페이서 층(514)은 제2 스페이서 층(516)의 전체 두께 아래에 일정 양의 측 방향 연장부를 포함할 수 있다. 제1 스페이서 층(514)은 게이트 구조로부터 외측 방향으로의 측 방향 연장부를 특징으로 할 수 있다. 이러한 측 방향 연장부는 제2 스페이서 층(516)의 두께에 상당할 수 있거나 또는 제2 스페이서 층(516)의 두께와 동일할 수 있다. 결과적으로, 일부 실시예들에서, 제2 스페이서 층(516)은 반도체 디바이스의 임의의 다른 구조들과 접촉하지 않으면서 제1 스페이서 층(514)과만 접촉할 수 있다. 따라서, 제2 스페이서 층(516)의 제거는 구조에서 임의의 다른 재료들을 노출시키지 않을 수 있다.
[0051] 제거 동작(415)은, 기판 상의 다른 재료들 중 임의의 재료에 영향을 미치지 않거나 또는 최소로 영향을 미치면서, 제1 스페이서 층(514) 및 제2 스페이서 층(516)을 제거할 수 있는, 예컨대, 탄소-함유 막들에 대해 선택적인 에칭을 가능하게 할 수 있거나, 또는 산화물-선택적 에칭이 수행될 수 있게 할 수 있는, 이전에 설명된 챔버(200)에서 수행될 수 있다. 프로세스는, 할로겐-함유 전구체, 이를테면 예컨대, 불소-함유 전구체 또는 염소-함유 전구체의 플라즈마 유출물들을 생성할 수 있는, 플라즈마 또는 원격 플라즈마를 활용하는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 실시예들에서, 프로세스는 또한, 수소-함유 전구체를 활용할 수 있으며, 수소-함유 전구체는 또한, 원격 플라즈마에 포함될 수 있거나, 또는 원격 플라즈마를 우회하여 프로세싱 구역에서 라디칼 할로겐-함유 플라즈마 유출물들과 상호작용할 수 있다.
[0052] 실시예들에서, 프로세스는 약 10 Torr 미만으로 수행될 수 있고, 실시예들에서, 약 5 Torr 이하로 수행될 수 있다. 실시예들에서, 프로세스는 또한 약 100 ℃ 미만의 온도로 수행될 수 있고, 약 50 ℃ 미만으로 수행될 수 있다. 챔버(200), 또는 이 챔버에 대한 변형, 또는 유사한 동작들을 수행할 수 있는 상이한 챔버에서 수행될 때, 프로세스는 캡 층(507), 핀들(503), 및 기판(501)에 대해 선택적으로 제1 스페이서 층(514) 및 제2 스페이서 층(516)을 이방성으로 제거할 수 있다. 실시예들에서, 프로세스는 약 100:1 이상의 제1 스페이서 층(514) 및 제2 스페이서 층(516)에 대한 선택성을 가질 수 있고, 실시예들에서, 약 200:1 이상, 약 300:1 이상, 약 400:1 이상, 또는 약 500:1 이상의 선택성을 가질 수 있다. 이 선택성으로 인해, 그리고 이전에 언급된 바와 같이, 형성된 재료의 두께가 단지 수 나노미터일 수 있는 것으로 인해, 이 제거 동작 동안, 모든 다른 노출된 재료들이 실질적으로 또는 본질적으로 유지될 수 있다.
[0053] 일부 종래의 프로세스들은, 희생 층이 형성된 후에 핀들이 노출되는 에칭 프로세스 후에, 핀들 위에 놓이는 소스/드레인 재료들을 형성할 수 있지만, 종래의 기법들은 이전에 설명된 방법(400)의 동작들과 유사하게 수행되지 않을 수 있다. 이러한 형성은 희생 층과 직접 접하거나 또는 희생 층에 인접한 소스/드레인 재료들을 생성할 것이다. 따라서, 희생 층들의 제거 동안, 소스/드레인 재료들은 에천트 재료들에 직접 노출될 것이며, 이는 희생 층의 외측 표면과 접촉하는 소스/드레인 재료들을 적어도 부분적으로 에칭하거나, 또는 그 소스/드레인 재료들에 영향을 미칠 것이다. 에어갭이 형성될 수 있지만, 이들 프로세스들은, 에어갭을 형성하기 위한 에칭 프로세스들 동안 소스/드레인 재료들을 훼손시킴으로써, 디바이스 성능에 악영향을 미칠 것이다. 본 기술은 제2 스페이서 층(516)으로부터 외측에 부가적인 스페이서 층을 생성함으로써 이들 문제들을 극복할 수 있다.
[0054] 일부 실시예들에서, 방법(400)은, 도 5e에 예시된 바와 같이, 동작(420)에서, 제3 스페이서 층(518)을 형성하는 단계를 선택적으로 포함할 수 있다. 제3 스페이서 층(518)은 제1 스페이서 층(514) 및/또는 제2 스페이서 층(516)과 유사하게 형성될 수 있고, 그리고 리세싱 동작(415) 동안 노출되었을 수 있는, 캡 층(507), 핀들(503), 및 기판(501)의 노출된 구역들을 등각적으로 덮을 수 있다. 제3 스페이서 층(518)은 제2 스페이서 층(516)에 바로 인접해 있을 수 있고, 그리고 제1 스페이서 층(514)의 적어도 일부와 직접 접촉할 수 있다. 이전에 언급된 바와 같이, 제1 스페이서 층(514)은 제2 스페이서 층(516)의 두께와 같은 제1 거리만큼 기판 및 핀들을 따라 측 방향으로 연장될 수 있다. 제3 스페이서 층(518)의 형성 동안, 제3 스페이서 층 재료는, 측 방향 연장부의 제1 거리에서, 기판(501) 및 핀들(503)의 표면들을 따르는 제1 스페이서 층(514)의 측 방향 연장 부분의 최외측 표면을 따라, 제1 스페이서 층(514)과 직접 접촉할 수 있다.
[0055] 제3 스페이서 층(518)은 이전에 설명된 재료들 중 임의의 재료일 수 있고, 일부 실시예들에서, 제3 스페이서 층(518)은 제1 스페이서 층(514)과 동일한 재료일 수 있다. 따라서, 형성된 스페이서는 측벽 표면들 둘 모두 상에서 뿐만 아니라 최하부 표면을 따라 제2 스페이서 층(516)을 완전히 에워싸는 제1 재료의 측벽들을 제공할 수 있다. 따라서, 제1 스페이서 층(514), 제2 스페이서 층(516), 및 제3 스페이서 층(518) 각각을 포함하는 스페이서 구조 및 게이트 구조로부터 측 방향 외측으로 형성되는 임의의 후속하여 형성되는 재료들은 제2 스페이서 층(516)의 임의의 측 방향 부분 또는 표면과 접촉하지 않을 수 있는데, 이는 제3 스페이서 층(518)이 게이트 구조(505)로부터 외향 측 방향으로 외측 측벽을 따라 제2 스페이서 층(516)에 바로 인접해 있을 수 있기 때문이다.
[0056] 제3 스페이서 층의 형성 후에, 방법(400)은, 도 5f에 예시된 바와 같이, 동작(425)에서, 제3 스페이서 층(518)을 부분적으로 리세싱하는 단계를 선택적으로 포함할 수 있다. 리세스 동작은 제3 스페이서 층(518)의 측 방향 외측에 있는 핀들의 수직 부분들을 부분적으로 노출시킬 수 있다. 제1 스페이서 층(514) 및 제2 스페이서 층(516)과 유사하게, 제3 스페이서 층(518)은 측 방향 두께를 특징으로 할 수 있고, 그리고 적어도 그 두께까지 핀들(503) 및 기판(501) 위에 놓일 수 있다. 리세스는 또한, 기판(501)에 근접한 또는 인접한 핀들(503)의 부분들을 따라 일정 양의 제3 스페이서 재료(518)를 유지할 수 있다. 리세싱 동작은 이전의 리세싱 동작과 유사할 수 있고, 그리고 캡 층(507), 핀들(503), 및 기판(501)에 대해 유사하게 선택적일 수 있다.
[0057] 제3 스페이서 층(518)의 형성 및 리세스 후에, 제작은 계속될 수 있고, 그리고 선택적인 동작(430)에서, 핀들(503)의 부분적으로 노출된 구역들 위에 놓인 소스/드레인 재료들을 형성 또는 성장시킬 수 있다. 소스/드레인 재료들은 소스/드레인 재료들이 상부에 성장되는 핀들과 유사한 재료들일 수 있고, 그리고 게이트 구조와 직각을 이루도록 핀들과 동일한 방향으로 형성될 수 있다. 이전에 설명된 바와 같이, 소스/드레인 재료는, 적어도 제3 스페이서 층(518) 또는 다른 개재 층들에 의해, 제2 스페이서 층(516)으로부터 측 방향으로 오프셋될 수 있고, 그리고 반도체 구조 상의 어떤 포지션에서도 제2 스페이서 층(516)과 접촉하지 않을 수 있다. 소스/드레인 재료들은 핀들 위에 놓이게 에피택셜 방식으로 성장될 수 있거나, 또는 구조 상에 실리콘, 실리콘 게르마늄, 또는 다른 소스/드레인 재료들을 제공하기 위한 임의의 다른 방식으로 수행될 수 있다. 이어서, 프로세싱은 더미 게이트를 제거한 후에 금속 게이트 구조를 생성하기 위한 임의의 수의 동작들로 계속될 수 있다. 프로세싱은 임의의 알려져 있는 방식 또는 개발될 방식을 포함하는 임의의 수의 방식들로 수행될 수 있다.
[0058] 스페이서 구조의 층들의 상부 표면들을 노출시키는 것을 포함할 수 있는 다양한 후속 프로세싱 후에, 일부 실시예들에서, 반도체 구조는 도 5g에 예시된 구조와 유사할 수 있다. 도시된 바와 같이, 금속 게이트(508)가 더미 게이트 구조(505)를 대체하였을 수 있고, 그리고 이전에 설명된 바와 같이 노출되었던 핀들(503)의 상부 부분들 주위에 소스/드레인 재료들(520)이 형성되었다. 부가적으로, 제1 스페이서 층(514), 제2 스페이서 층(516), 및 제3 스페이서 층(518)을 포함하는 스페이서 구조가 금속 게이트(508)에 인접하게 형성되었다. 이전에 예시 및 논의된 바와 같이, 제1 스페이서 층(514)은 제3 스페이서 층(518)과 접촉하도록 제2 스페이서 층(516) 아래에서 측 방향으로 연장된다. 결과적으로, 제2 스페이서 층(516)은, 제1 스페이서 층(514) 및 제3 스페이서 층(518)을 제외하고, 구조 상의 어떠한 다른 재료들에도 노출되지 않을 수 있다.
[0059] 이어서, 도 5h에 예시된 바와 같이, 동작(435)에서, 제1 스페이서 층(514)과 제3 스페이서 층(518) 사이에 에어갭을 형성하기 위해, 스페이서 구조로부터 제2 스페이서 층(516)이 에칭될 수 있다. 선택적인 에칭 프로세스가 이전에 설명된 바와 같이 수행될 수 있지만, 제2 스페이서 층(516)의 완전한 제거를 가능하게 하기 위한, 제1 스페이서 층 및 제3 스페이서 층과 제2 스페이서 층 사이의 선택성을 제공하도록 튜닝될 수 있다. 위에서 설명된 바와 같이, 제2 스페이서 층(516)을 형성하는 특정 프로세스 및 제3 스페이서 층(518)의 포함으로 인해, 소스/드레인 재료들(520)은 제거 프로세스 동안 어떠한 에천트에도 노출되지 않을 수 있다. 따라서, 소스/드레인 재료들에 대해 불완전한 선택성을 갖는 에천트들 또는 전구체들이 사용될 수 있거나, 또는 에천트들 또는 전구체들은, 노출이 없을 수 있기 때문에, 소스/드레인 재료들에 대해 비-선택적일 수 있다.
[0060] 도시된 바와 같이, 에어갭은 소스/드레인 재료들과의 임의의 직접적인 접촉으로부터 보호될 수 있고, 희생 제2 스페이서 층(516)의 제거 후에, 제1 스페이서 재료(514) 및 제2 스페이서 재료(518)에 의해 양측 표면이 정의될 수 있고, 제1 스페이서 재료(514)에 의해 아래로부터 정의될 수 있다. 반도체 구조(500)는 또한, 예컨대 실리콘 질화물과 같은, 이전에 설명된 재료들 중 임의의 재료일 수 있는 콘택 에칭 스톱 층(522)을 포함할 수 있고, 그리고 실시예들에서, 게이트 구조로부터 일정 방향으로 스페이서 구조의 측 방향 외측에 포지셔닝된 제4 스페이서 층을 제공할 수 있다. 그러나, 제3 스페이서 층(518)의 형성 없이, 소스/드레인 재료들의 성장 후에 콘택 에칭 스톱 층이 형성될 수 있는 형성 프로세스에 기반하여, 콘택 에칭 스톱 층(522)은 개재 층을 구성하지 않을 것이고, 소스/드레인 재료들은 여전히, 희생 제2 스페이서 층(516)과 직접 접촉할 것이다. 결과적으로, 에어갭의 형성 동안, 소스/드레인 재료들은 에천트들과 접촉될 것이고, 그리고 불완전한 선택성으로 인해 손상이 발생될 수 있다. 본 기술의 실시예들에 따라 스페이서 구조들을 형성함으로써, 소스/드레인 재료들에 악영향을 미치지 않을 수 있고, 그에 따라, 생성되는 디바이스들에서 기생 커패시턴스를 감소시킬 수 있는 감소된 유전 상수를 특징으로 하는 스페이서를 생성함으로써 성능을 개선할 수 있는 에어갭 구조들이 형성될 수 있다.
[0061] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해 다수의 세부사항들이 제시되었다. 그러나, 이들 세부사항 중 일부가 없이, 또는 부가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0062] 여러 실시예들을 개시하였지만, 실시예들의 사상으로부터 벗어나지 않으면서, 다양한 변형들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자에 의해 인식될 것이다. 부가적으로, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들이 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 이해되지 않아야 한다.
[0063] 수치 범위가 주어진 경우, 그러한 수치 범위의 상한들과 하한들 사이에 존재하는 각각의 값은, 달리 명백히 표시되어 있지 않는 한, 하한의 단위의 최소 프랙션(fraction)까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값 또는 그 범위에 속하는 명시되지 않은 값과 그러한 명시된 범위내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 더 좁은 범위가 포함된다. 이러한 소범위의 상한들과 하한들은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상한과 하한 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 그러한 소범위에서 제외되든지 간에, 임의의 한계값이 명시된 범위에서 구체적으로 제외된 것이 아닌 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0064] 본원 및 첨부 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an", 및 "the")은 문맥상 명확히 다르게 지시되지 않는 한 복수의 지시대상들을 포함한다. 따라서, 예컨대, "층"에 대한 언급은 복수의 그러한 층들을 포함하고, "전구체"에 대한 언급은 하나 이상의 전구체들, 및 당업자에게 알려져 있는 그 전구체들의 등가물들에 대한 언급을 포함하는 등이다.
[0065] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 액트(act)들, 또는 그룹들의 존재 또는 부가를 배제하지 않는다.

Claims (15)

  1. 반도체 구조에 에어갭(airgap)을 형성하는 방법으로서,
    제1 재료, 및 상기 제1 재료와 상이한 제2 재료를 포함하는 스페이서 구조를 형성하는 단계;
    소스/드레인 구조를 형성하는 단계 ― 상기 소스/드레인 구조는 적어도 하나의 다른 재료에 의해 상기 스페이서 구조의 상기 제2 재료로부터 오프셋(offset)됨 ―; 및
    상기 에어갭을 형성하기 위해, 상기 스페이서 구조로부터 상기 제2 재료를 에칭하는 단계
    를 포함하며,
    상기 에칭하는 단계 동안, 상기 소스/드레인 구조는 에천트 재료들에 노출되지 않는,
    반도체 구조에 에어갭을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 스페이서 구조는 반도체 기판 상의 게이트 구조에 근접하게 형성되며,
    상기 소스/드레인 구조는 상기 게이트 구조와 직각을 이루게 형성되는,
    반도체 구조에 에어갭을 형성하는 방법.
  3. 제1 항에 있어서,
    상기 소스/드레인 구조는 실리콘 또는 실리콘 게르마늄을 포함하는,
    반도체 구조에 에어갭을 형성하는 방법.
  4. 제1 항에 있어서,
    상기 제1 재료 및 상기 제2 재료는 산소 또는 질소를 포함하는,
    반도체 구조에 에어갭을 형성하는 방법.
  5. 제4 항에 있어서,
    상기 제1 재료 및 상기 제2 재료는, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 산화물, 금속 산화물, 또는 금속 질화물 중 하나 이상을 포함하는,
    반도체 구조에 에어갭을 형성하는 방법.
  6. 제1 항에 있어서,
    상기 스페이서 구조를 형성하는 단계는,
    게이트 구조에 인접한, 상기 제1 재료를 포함하는 제1 스페이서 층을 형성하는 단계 ― 상기 제1 스페이서 층은 상기 게이트 구조와 교차하는 핀(fin)들을 적어도 부분적으로 덮음 ―; 및
    상기 제1 스페이서 층에 인접한, 상기 제2 재료를 포함하는 제2 스페이서 층을 형성하는 단계
    를 포함하는,
    반도체 구조에 에어갭을 형성하는 방법.
  7. 제6 항에 있어서,
    상기 제2 스페이서 층에 인접한 제3 스페이서 층을 형성하는 단계를 더 포함하며,
    상기 제3 스페이서 층은 상기 제1 스페이서 층과 동일한 재료인,
    반도체 구조에 에어갭을 형성하는 방법.
  8. 제7 항에 있어서,
    상기 제3 스페이서 층을 형성하기 전에, 상기 게이트 구조와 교차하는 상기 핀들을 노출시키기 위해, 상기 제1 스페이서 층 및 상기 제2 스페이서 층을 에칭하는 단계; 및
    상기 게이트 구조와 교차하는 상기 핀들을 부분적으로 노출시키기 위해, 상기 제3 스페이서 층을 에칭하는 단계
    를 더 포함하는,
    반도체 구조에 에어갭을 형성하는 방법.
  9. 반도체 구조로서,
    기판;
    상기 기판 위에 놓이고, 상기 기판에 걸쳐 제1 방향으로 형성된 게이트 구조;
    상기 기판 위에 놓이고, 상기 기판에 걸쳐 제2 방향으로 형성된 핀 ― 상기 제2 방향은 상기 제1 방향과 직각을 이루고, 상기 핀은 상기 게이트 구조와 교차함 ―;
    상기 게이트 구조에 인접한 스페이서 구조 ― 상기 스페이서 구조는 에어갭을 포함하는 적어도 3개의 층들을 포함함 ―; 및
    상기 스페이서 구조 외부에서 상기 핀 주위에 형성된 소스/드레인 구조
    를 포함하며,
    상기 에어갭과 소스/드레인 재료 사이에 상기 스페이서 구조의 적어도 하나의 개재 층이 포함되는,
    반도체 구조.
  10. 제9 항에 있어서,
    상기 스페이서 구조는 제1 층을 포함하며,
    상기 제1 층은 상기 게이트 구조에 인접해 있고, 그리고 상기 핀 및 상기 기판 위에서 상기 게이트 구조로부터 측 방향 외측으로 제1 거리만큼 연장되는,
    반도체 구조.
  11. 제10 항에 있어서,
    상기 스페이서 구조는 제2 층을 더 포함하며,
    상기 제2 층은 상기 제1 층으로부터 측 방향 외측에 있고, 그리고 상기 제1 거리에서 상기 제1 층과 접촉하고,
    상기 에어갭은 상기 게이트에 인접한 상기 제1 층의 부분, 상기 기판 위에 놓인 상기 제1 층의 부분, 및 상기 제2 층 사이에 적어도 부분적으로 정의되고,
    상기 제1 층 및 상기 제2 층은, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산탄질화물, 실리콘 산화물, 금속 산화물, 및 금속 질화물로 구성된 그룹으로부터 선택되는 하나 이상의 재료들을 포함하는,
    반도체 구조.
  12. 제9 항에 있어서,
    상기 게이트 구조로부터 일정 방향으로 상기 스페이서 구조의 측 방향 외측에 포지셔닝된 콘택 에칭 스톱 층(contact etch stop layer)을 더 포함하는,
    반도체 구조.
  13. 반도체 구조를 형성하는 방법으로서,
    반도체 기판 상의 게이트 구조에 근접한 제1 스페이서 층을 형성하는 단계 ― 상기 제1 스페이서 층은, 적어도 부분적으로, 상기 반도체 기판 상에 형성된 핀 위에 놓임 ―;
    상기 제1 스페이서 층에 인접한 제2 스페이서 층을 형성하는 단계;
    상기 핀의 측 방향 구역들을 완전히 수직으로 노출시키기 위해, 상기 제1 스페이서 층 및 상기 제2 스페이서 층을 리세싱(recess)하는 단계;
    상기 제1 스페이서 층에 인접한 제3 스페이서 층을 형성하는 단계 ― 상기 제3 스페이서 층은, 적어도 부분적으로, 상기 반도체 기판 상에 형성된 상기 핀 위에 놓임 ―; 및
    상기 핀의 측 방향 구역들을 부분적으로 수직으로 노출시키기 위해, 상기 제3 스페이서 층을 리세싱하는 단계
    를 포함하는,
    반도체 구조를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 핀의 부분적으로 수직으로 노출된 구역들 상에 소스/드레인 재료를 에피택셜 방식으로 성장시키는 단계를 더 포함하는,
    반도체 구조를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 제1 스페이서 층과 상기 제3 스페이서 층 사이에 에어갭을 형성하기 위해, 상기 제1 스페이서 층 및 상기 제3 스페이서 층에 대해 선택적으로 상기 제2 스페이서 층을 에칭하는 단계를 더 포함하며, 상기 에칭하는 단계 동안, 상기 소스/드레인 재료는 에천트 재료들에 노출되지 않는,
    반도체 구조를 형성하는 방법.
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