KR20200103786A

KR20200103786A - 초전도 회로를 이용하는 하드웨어 효율적인 장애 허용 연산

Info

Publication number: KR20200103786A
Application number: KR1020207021832A
Authority: KR
Inventors: 서지 로젠블럼; 필립 라인홀드; 리앙 지앙; 스티븐 엠. 거빈; 루이지 프룬지오; 미셸 데보레트; 로버트 제이. 3세 숄코프
Original assignee: 예일 유니버시티
Priority date: 2018-01-05
Filing date: 2019-01-05
Publication date: 2020-09-02
Also published as: KR102632759B1; JP7382069B2; US11449384B2; SG11202005642VA; CN111542842A; WO2019156760A1; US20200334104A1; JP2021509748A; EP3735711A4; WO2019156760A8; EP3735711A1; CA3085955A1

Abstract

하드웨어 효율적인 장애 허용 양자 연산을 제공하는 기술이 제공된다. 몇몇 양태에서, 캐비티 및 앤실라 트랜스몬은, 캐비티의 두 개보다 더 많은 에너지 레벨을 사용하여 논리적 큐비트를 인코딩하고, 앤실라 트랜스몬의 두 개보다 더 많은 에너지 레벨을 사용하여 정보를 인코딩하고, 앤실라 트랜스몬에서의 적어도 하나의 에러 타입을 캐비티로부터 분리하는, 캐비티와 앤실라 트랜스몬 사이의 상호 작용을 생성하는 것에 의해, 양자 연산을 구현하도록 사용된다.

Description

초전도 회로를 이용하는 하드웨어 효율적인 장애 허용 연산

관련 출원에 대한 교차 참조

본 출원은 미국 특허 가출원 번호 제62/613,974호(출원일: 2018년 1월 5일, 발명의 명칭: "HARDWARE-EFFICIENT FAULT-TOLERANT OPERATIONS WITH SUPERCONDUCTING CIRCUITS") 및 미국 특허 가출원 번호 제62/733,316호(출원일: 2018년 9월 19일, 발명의 명칭: "FAULT-TOLERANT OPERATIONS WITH SUPERCONDUCTING CIRCUITS")의 35 U.S.C. §119(e)하에서의 이점을 주장하며, 이들 기초 출원은 둘 다 이들의 전문이 본 명세서에 참조에 의해 원용된다.

연방 후원 연구

본 발명은 미 육군 연구청이 수여한 W911NF-14-1-0011 하에서의 정부 지원으로 이루어졌다. 정부는 발명에 대해 소정의 권리를 갖는다.

양자 정보 처리는, 에너지 양자화, 중첩 및 얽힘(entanglement)과 같은 양자 역학적 현상을 사용하여 종래의 정보 처리에 의해 활용되지 않는 방식으로 정보를 인코딩하고 처리한다. 예를 들면, 종래의 고전적인 계산보다는 양자 연산을 사용하여 소정의 계산 문제가 더욱 효율적으로 해결될 수도 있다는 것이 알려져 있다. 그러나, 실행 가능한 계산 옵션이 되기 위해서, 양자 연산은 "큐비트(qubit)"로 알려진 많은 수의 양자 비트, 및 이들 큐비트 사이의 상호 작용을 정확하게 제어하는 능력을 필요로 한다. 특히, 큐비트는 긴 가간섭성 시간(coherence time)을 가져야만 하고, 개별적으로 조작될 수 있어야 하고, 하나 이상의 다른 큐비트와 상호 작용하여 멀티 큐비트 게이트(multi-qubit gate)를 구현할 수 있어야 하고, 효율적으로 초기화 및 측정될 수 있어야 하며, 많은 수의 큐비트로 확장 가능해야(scalable) 한다.

큐비트는 적어도 두 개의 직교 상태를 갖는 임의의 물리적 양자 역학 시스템으로부터 형성될 수도 있다. 정보를 인코딩하기 위해 사용되는 시스템의 두 가지 상태는 "연산 기저(computational basis)"로 지칭된다. 예를 들면, 광자 분극(photon polarization), 전자 스핀, 및 핵 스핀은 정보를 인코딩할 수도 있는 2 레벨 시스템이며, 따라서, 양자 정보 처리를 위한 큐비트로 사용될 수도 있다. 큐비트의 상이한 물리적 구현은 상이한 이점 및 단점을 갖는다. 예를 들면, 광자 분극은 긴 가간섭성 시간 및 간단한 단일의 큐비트 조작으로부터 이점을 얻지만, 그러나 간단한 멀티 큐비트 게이트를 생성할 수 없는 것으로부터 문제가 된다.

연산 기저가 조셉슨 접합(Josephson Junction)에서의 쿠퍼 쌍(Cooper pair)의 양자화된 에너지 상태인 "위상 큐비트(phase qubit)"; 연산 기저가 초전도 루프에서의 순환 전류 흐름의 방향인 "플럭스 큐비트(flux qubit)"; 및 연산 기저가 초전도 아일랜드 상에서의 쿠퍼 쌍의 존재 또는 부재인 "전하 큐비트(charge qubit)"를 비롯한, 조셉슨 접합을 사용하는 상이한 타입의 초전도 큐비트가 제안되었다. 두 큐비트 사이의 커플링이 강력하여 2 큐비트 게이트(two-qubit gate)를 상대적으로 쉽게 구현하게 만들기 때문에, 초전도 큐비트는 큐비트의 유익한 선택이며, 초전도 큐비트가 종래의 전자 회로 기술을 사용하여 형성될 수도 있는 메조스코픽(mesoscopic) 컴포넌트이기 때문에, 초전도 큐비트는 확장 가능하다. 추가적으로, 초전도 큐비트는 우수한 양자 가간섭성 및 조셉슨 효과와 관련되는 강력한 비선형성을 나타낸다. 모든 초전도 큐비트 설계는 적어도 하나의 조셉슨 접합을 비선형 비소산 요소(non-linear non-dissipative element)로서 사용한다.

확장 가능한 양자 연산은 궁극적으로, 상태 준비, 게이트, 측정, 및 에러 정정을 비롯한, 모든 논리 회로 컴포넌트에 대한 장애 허용(fault tolerance)을 필요로 할 것이다. 회로의 장애 허용 구현에서, 그 회로의 1차 에러는, 한 라운드의 에러 정정 이후 정확한 출력으로 이어진다. 장애 허용 신드롬 측정(fault-tolerant syndrome measurement)은, 그들이 모든 인코딩된 회로에서 빈번하게 나타나기 때문에, 특히 중요한 요소이다.

몇몇 양태에 따르면, 캐비티(cavity) 및 앤실라 트랜스몬(ancilla transmon)을 사용하여 장애 허용 양자 연산(fault-tolerant quantum operation)을 구현하기 위한 방법이 제공되는데, 그 방법은 다음의 것을 포함한다: 캐비티의 두 개보다 더 많은 에너지 레벨을 사용하여 논리적 큐비트(logical qubit)를 인코딩하는 것; 앤실라 트랜스몬의 두 개보다 더 많은 에너지 레벨을 사용하여 정보를 인코딩하는 것; 및 앤실라 트랜스몬에서의 적어도 하나의 에러 타입을 캐비티로부터 분리하는, 캐비티와 앤실라 트랜스몬 사이의 상호 작용을 생성하는 것.

몇몇 실시형태에서, 캐비티와 앤실라 사이에서 상호 작용을 생성하는 것은 측파대 구동(sideband drive)을 적용하는 것을 포함한다.

몇몇 실시형태에서, 캐비티의 논리적 큐비트의 진화(evolution)는, 측파대 구동이 적용될 때 1차 앤실라 에러(first-order ancilla error)에 대해 투명하다.

몇몇 실시형태에서, 측파대 구동은, 제1 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제1 주파수 시프트를, 제2 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록; 그리고 그라운드 상태 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제3 주파수 시프트를, 제2 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록 구성된다.

몇몇 실시형태에서, 양자 연산은 양자 로직 게이트(quantum logic gate)를 포함한다.

몇몇 실시형태에서, 양자 로직 게이트는 선택적 수 의존적 임의 위상(selective number-dependent arbitrary phase: SNAP) 게이트를 포함한다.

몇몇 실시형태에서, 양자 로직 게이트는 제어식 SWAP 게이트(controlled-SWAP gate)를 포함한다.

몇몇 실시형태에서, 양자 로직 게이트는 지수 SWAP 게이트(exponential-SWAP gate)를 포함한다.

몇몇 실시형태에서, 트랜스몬에서 에러가 발생하는 경우, 캐비티의 논리적 큐비트는 영향을 받지 않는다.

몇몇 실시형태에서, 양자 연산은 양자 측정을 포함한다.

몇몇 실시형태에서, 양자 측정은 양자 패리티 측정(quantum parity measurement)을 포함한다.

몇몇 실시형태에서, 양자 측정은 에러 신드롬(error syndrome)의 측정을 포함한다.

몇몇 양태에 따르면, 마이크로파 방사선을 지원하도록 구성되는 캐비티; 캐비티에 분산적으로 커플링되는 앤실라 트랜스몬; 캐비티의 두 개보다 더 많은 에너지 레벨을 사용하여 논리적 큐비트를 인코딩하기 위해 캐비티에 마이크로파 방사선(microwave radiation)을 인가하도록; 앤실라 트랜스몬의 두 개보다 더 많은 에너지 레벨을 사용하여 정보를 인코딩하기 위해 앤실라 트랜스몬에 마이크로파 방사선을 인가하도록; 그리고 앤실라 트랜스몬에서의 적어도 하나의 에러 타입을 캐비티로부터 분리하는 캐비티와 앤실라 트랜스몬 사이의 상호 작용을 생성하기 위해 마이크로파 방사선을 인가하도록: 구성되는 마이크로파 소스를 포함하는 양자 정보 시스템이 제공된다.

몇몇 실시형태에서, 캐비티와 앤실라 트랜스몬 사이의 상호 작용을 생성하기 위해 마이크로파 방사선을 인가하는 것은 측파대 구동을 적용하는 것을 포함한다.

몇몇 실시형태에서, 캐비티의 논리적 큐비트의 진화는 측파대 구동이 적용될 때 1차 앤실라 에러에 대해 투명하다.

몇몇 실시형태에서, 측파대 구동은: 제1 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제1 주파수 시프트를, 제2 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록; 그리고 그라운드 상태 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제3 주파수 시프트를, 제2 여기 상태에서의 앤실라 트랜스몬에 의한 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록 구성된다.

몇몇 실시형태에서, 양자 연산은 양자 로직 게이트를 포함한다.

몇몇 실시형태에서, 양자 로직 게이트는 선택적 수 의존적 임의 위상(SNAP) 게이트, 제어식 SWAP 게이트, 또는 지수 SWAP 게이트를 포함한다.

몇몇 실시형태에서, 양자 연산은 양자 패리티 측정 및/또는 에러 신드롬의 측정을 포함한다.

개시된 기술의 다양한 양태 및 실시형태가 다음의 도면을 참조하여 설명될 것이다. 도면은 반드시 일정한 비율로 묘사되는 것은 아니다는 것이 인식되어야 한다.
도 1a는, 몇몇 실시형태에 따른, 양자 정보 시스템의 개략도;
도 1b는, 몇몇 실시형태에 따른, 도 1a의 양자 정보 시스템의 예시적인 캐비티 및 트랜스몬의 개략도;
도 2a는 비 장애 허용 프로토콜(non-fault tolerant protocol)에서의 에러의 영향을 나타내는 양자 회로도;
도 2b는 장애 허용 프로토콜에서의 에러의 영향을 나타내는 양자 회로도;
도 3a는, 몇몇 실시형태에 따른, 캐비티-앤실라 에너지 레벨 다이어그램(cavity-ancilla energy level diagram);
도 3b는, 몇몇 실시형태에 따른, 측파대 구동 디튜닝(sideband drive detuning)의 함수로서의 주파수 시프트의 플롯;
도 3c는, 몇몇 실시형태에 따른, 측파대 구동 디튜닝의 함수로서의 주파수 시프트의 플롯;
도 4는, 몇몇 실시형태에 따른, 측파대 구동 디튜닝의 함수로서의 주파수 시프트의 플롯;
도 5는, 몇몇 실시형태에 따른, 측파대 구동 디튜닝의 함수로서의 그라운드 여기 상태와 가간섭성 시간 사이의 분산 상호 작용(dispersive interaction)의 플롯;
도 6a는 측파대 구동이 없는 시스템에 대한 탈위상화 시간(dephasing time)의 플롯;
도 6b는, 몇몇 실시형태에 따른, 측파대 구동을 갖는 시스템에 대한 탈위상화 시간의 플롯;
도 7a는, 몇몇 실시형태에 따른, 장애 허용 패리티 측정 프로토콜을 예시하는 양자 회로도;
도 7b는 전통적인 패리티 매핑 프로토콜 및 결과적으로 나타나는 Wigner(위그너) 토모그램(tomogram)을 예시한 도면;
도 7c는, 몇몇 실시형태에 따른, 멀티 레벨 패리티 매핑 프로토콜 및 결과적으로 나타나는 위그너 토모그램을 예시한 도면;
도 7d는, 몇몇 실시형태에 따른, 장애 허용 패리티 매핑 프로토콜 및 결과적으로 나타나는 위그너 토모그램을 예시한 도면;
도 8a는, 몇몇 실시형태에 따른, 반복된 패리티 신드롬 측정 프로토콜의 양자 회로도;
도 8b는, 몇몇 실시형태에 따른, 도 8a의 프로토콜에서 이루어지는 측정의 횟수의 함수로서의 캐비티 상태 충실도(cavity state fidelity)의 플롯;
도 9는, 몇몇 실시형태에 따른, 양자 정보 시스템의 개략도;
도 10a는, 몇몇 실시형태에 따른, 제어식 SWAP 게이트의 개략도;
도 10b는, 몇몇 실시형태에 따른, 제어식 SWAP 게이트의 개략도;
도 11a는, 몇몇 실시형태에 따른, 지수 SWAP 게이트의 개략도;
도 11b는, 몇몇 실시형태에 따른, 지수 SWAP 게이트의 개략도;
도 12는, 몇몇 실시형태에 따른, 선택적 수 의존적 임의 위상(SNAP) 게이트의 연산을 예시한 도면;
도 13은, 몇몇 실시형태에 따른, 장애 허용 SNAP 게이트를 구현하는 것의 결과의 개략도;
도 14는, 몇몇 실시형태에 따른, SNAP 게이트에 대한 평균 게이트 충실도의 플롯.

본 발명자는 초전도 회로를 사용하여 로버스트 장애 허용 양자 컴퓨팅 연산(robust and fault tolerant quantum computing operation)을 달성하기 위한 단순화된 기술을 개발하였다. 에러의 순방향 전파를 방지하기 위한, 개별적으로 주소 지정 가능한 에너지 레벨의 래더를 갖는 부조화 발진기(anharmonic oscillator)인 초전도 큐비트의 다수의 양자 상태는 장애 허용 연산을 달성하고, 양자 에러 정정을 위한 신드롬 측정의 성능, 논리적 상태의 판독을 개선하고, 심지어 범용 양자 게이트의 연산이 사용될 수 있다. 추가적인 에러 메커니즘을 도입하지 않으면서, 에러 전파를 방지하는 특수한 대칭성을 구축할 수 있기 때문에, 복잡성 및 하드웨어에서 절약이 발생한다. 이것은, 인코딩 및 앤실라 둘 모두에 대해 단지 두 개의 에너지 레벨(다중 레벨 큐디트(qudit)가 아닌 큐비트)만이 사용되고, 그러면, 더 많은 컴포넌트를 필요로 하며 실현, 테스트, 및 연산하기가 더 어려운 종래의 스킴(scheme)과는 대조적이다. 설명되는 실시형태는 에러 정정 가능 논리적 큐비트의 하드웨어 효율적인 실현을 로버스트 양자 연산을 위한 완전한 스킴으로 확장하여, 양자 컴퓨터에 대한 감소된 부품 카운트의 단순성의 장점을 보존한다.

장애 허용은 임의의 크고 로버스트 시스템에 대한 중요한 속성이다. 양자 컴퓨팅에서, 장애 허용은, 에러에 대한 유한한 가능성을 여전히 갖는 부품을 사용하여, 더 큰 컴퓨터, 또는 더 길고 더욱 유용한 알고리즘을 구축하기 위해 중복성(redundancy) 및 에러 정정을 사용할 수 있다는 것을 의미한다. 장애 허용의 중요한 양태는 승산으로부터 에러를 감소시키거나 또는 방지하는 것이다 - 그러한 에러는, 에러가 시스템을 압도하기 이전에 검출되고 정정되어야 한다.

양자 에러 정정의 일반적인 아이디어가 널리 공지되어 있을 수도 있지만, 미처리 문제는 에러 정정된 계산을 구현하는 방법 및 그것을 실용적으로 만드는 방법이다. 원칙적으로 작동할 수 있는 여러 가지 현존하는 스킴(표면 코드, 스태빌라이저 코드, 등등)이 존재하지만, 그러나, 그들은 현재, 큐비트의 수, 이들 큐비트에 대한 연산의 수, 및 게이트 그 자체의 실제 성능의 관점에서, 여러 가지 차수의 복잡성을 필요로 한다. 추가적인 복잡화는 장애 허용에 대한 필요성이다. 불행히도, 양자 게이트에서, 단일의 큐비트 에러는 전파되어 다수의 에러가 될 수 있다. 예를 들면, C-NOT 게이트 이전에 발생하는 제어 큐비트에서의 비트 플립은, 이 원래의 제어 큐비트가 손상되는 것뿐만 아니라, 이제, 타겟 큐비트에서의 추가적인 에러를 초래한다. 마찬가지로, 타겟 큐비트 상에서의 위상 에러는 제어에 대한 추가적인 위상 에러가 된다. 둘 모두의 예에서, 하나의 에러가 두 개가 되었다. 이것은, 어느 한 타입의 개개의 에러를 방지할 수 있는 양자 에러 정정 스킴을 가지더라도, 그 스킴은 장애를 허용하지 않으며 계산이 실패할 수도 있다는 것을 의미한다.

에러 정정에 대한 하나의 종래의 접근법은, 논리적 큐비트에 정보를 인코딩하기 위해, 뿐만 아니라, 또한, 모든 앤실라 큐비트(ancilla qubit)를, 다수의 물리적 큐비트로 대체하기 위해, 다수의 큐비트를 사용하는 것이다. 앤실라 큐비트는 양자 컴퓨팅에서 그리고 특히 에러 정정에서 중요한 요소이다. 예를 들면, 논리적 큐비트에 대한 에러 신드롬을 측정할 때, 종래의 접근법은 다수의 큐비트 사이의 상관을 검출한다 - 일종의 패리티 검출. 하나의 예로서, 양자 에러 정정을 위한 7 큐비트 Steane(스테인) 코드에서, 이들 일곱 개의 큐비트 사이의 X 또는 Z 연산자의 4 방향 상관과 같은 양을 측정할 필요가 있다. 그렇게 하기 위해, 일련의 네 개의 C-NOT 게이트를 활용하는데, 여기서 단일의 앤실라 큐비트가 제어 또는 타겟으로서 사용된다. 그 다음, 앤실라의 투영 측정은 자신의 측정된 값(Z = +1 또는 Z = -1)을 이 4 큐비트 상관에 대한 투영으로 변환한다 - 에러가 발생하거나 또는 발생하지 않음. 측정할 여섯 개의 필수 상관(또는 스태빌라이저)이 있기 때문에, 최소 에러 정정에 대해, 논리의 일곱 개의 큐비트뿐만 아니라 여섯 개의 추가적인 앤실라 및 측정을 필요로 한다 - 그 회로에서 총 13 개의 큐비트 및 대략적으로 24개의 2 큐비트 게이트.

불행하게도, 이 스킴은 장애를 허용하지 않을 수도 있다. 각각의 앤실라가 논리적 레지스터에서 다수의 큐비트와 직접적으로 상호 작용하기 때문에, 앤실라에서의 단일의 에러(X 또는 Z 플립)는 논리에서 다수의 에러로 귀결될 수 있고, 연산자는 발생한 것을 어떤 식으로도 해결할 수 없고, 논리적 큐비트의 미래의 사용은 손상될 수도 있다. 한 가지 가능한 솔루션은, 스태빌라이저 측정을 위해 사용되는 각각의 앤실라를, 네 개의 (아마도 독립적인) 큐비트의 그룹으로 대체하는 것이다. 이 솔루션은, 네 개의 앤실라가 먼저 얽히고(그리고 에러에 대해 스스로 체크되고), 그 다음, 각각의 앤실라가 논리적 레지스터에서 단지 하나의 물리적 큐비트와만 상호 작용하는 더욱 복잡한 회로를 필요로 한다. 이제 임의의 물리적 앤실라에서의 에러는 단지 에러 전파의 하나의 인스턴스로만 이어질 수 있어서, 다음 라운드에서 포착되고 교정될 수 있는 단일의 에러만을 논리적 레지스터에서 야기한다. 마지막으로, 앤실라에 대한 더 많은 연산은, 정보를 디코딩하고 논리적 레지스터에 원래의 에러가 있었는지 또는 그렇지 않았는지의 여부를 학습할 필요가 있다. 이 접근법의 한 가지 단점은 회로 복잡성이 크게 증가된다는 것이다 - 이제, 레지스터에 대한 원래의 일곱 개의 큐비트 외에도, 단일의 에러 체크 프로시져에 대해, 추가적인 24개의 앤실라 및 60 개가 넘는 게이트가 필요로 된다. 부품 및 게이트의 수에서의 증가는 다른 부정적인 결과를 갖는다: 앤실라 또는 레지스터 큐비트 중 임의의 것에서, 또는 수행되는 게이트 중 임의의 것에서, 하나보다 더 많은 에러가 발생할 낮은 가능성을 갖는 것이 바람직하다. 이 접근법은, 예를 들면, 에러의 10 %의 가능성 유지하기 위해, 더 많은 큐비트와 함께, 더 긴 회로를 초래하기 때문에(그 결과, 그것을 2차로 만드는 것이 크게 도움이 됨), 손익 분기점(break-even)에 도달하기 위한 임계치는 (이 예에서는 10,000 개 중 약 하나의 부분으로) 증가하고 확장하기가 더 어렵다. 따라서, 장애 허용에 대한 이러한 접근법은 더 많은 요소뿐만 아니라, 그들 요소 모두에서 더 높은 성능을 필요로 하는데, 이것은 매우 까다로울 수 있다. 이들 방식에서 계산을 강건하고 확장 가능하게 만드는 것은, 실용적이고 경제적으로 실행 가능한 양자 컴퓨터를 구축하는 것에 대한 중요한 제한 사항이다.

본 발명자는, 다수의 에너지 레벨을 갖는 선형 발진기에서 정보의 인코딩에 의존하여, 논리적 큐비트를 실현하기 위한 신규하고 하드웨어 효율적인 접근법을 개발하였다. 이 접근법은 새로운 종류의 에러를 발생시키지 않으면서 사용 가능한 상태 공간을 증가시키는데, 이것은, 각각이 추가적인 에러 메커니즘과 함께 오게 되는 추가적인 물리적 큐비트(각각은 단지 두 개의 에너지 레벨만을 가짐)를 도입하는 것에 의해 새로운 상태 공간이 구축되는 종래의 에러 정정과는 대조적이다. 따라서, 다수의 레벨(2 레벨 큐비트가 아닌 d 레벨 "큐디트")을 사용하는 현재 설명되는 하드웨어 효율적인 스킴에서는, 실제 에러를 검출하고 정정하기 위해 더 적은 상태 및 더 적은 부품이 필요로 된다. 본 발명자는, 그러한 하드웨어 효율적인 논리적 큐비트로서 초전도 캐비티를 사용하는 능력을 개발하였는데, 여기서 광자 수 패리티(photon-number parity)는 광자 손실의 지배적 에러 메커니즘에 대한 에러 검출 신드롬으로서 역할을 한다.

그러나, 이러한 하드웨어 효율적인 인코딩 스킴에서도, 비선형 앤실라(일반적으로 트랜스몬 큐비트)는 에러 신드롬을 검출하고 광자 수 패리티를 측정할 필요가 있다. 이것은 매우 높은 충실도 및 매우 빠른 케이던스(cadence)를 가지고 행해질 수도 있다(즉, 통상적인 자연적으로 발생하는 에러 사이의 시간에서 많은 측정이 수행됨). 이들은 기능적인 논리적 큐비트에 대한 중요한 전제 조건이며, 실제로 본 발명자는, 에러 정정 시스템의 연산이 인코딩된 정보의 유효 수명을, 동일한 하드웨어를 가진 임의의 수동적 스킴보다 더 길게 연장시키는 손익 분기점에 있는 또는 그 바로 위에 있는 성능을 보여주었다. 그러나, 성능에 대한 한 가지 제한은 에러 검출 메커니즘이 장애를 허용하지 않았다는 것이다.

따라서, 몇몇 실시형태에 따르면, 하드웨어 효율성은, 초전도 큐비트 또는 비선형 시스템뿐만 아니라, 선형적인 초전도 캐비티에 적용될 수 있다. 이것은 양자 정보 처리의 다양한 작업에 대해 아주 일반적으로 적용 가능하다. 다수의 기능에 대한 본 기술의 적용은, 본 기술이 실제로 성능을 향상시키고 향상된 장애 허용을 달성할 수 있다는 것을 보여주면서, 이론적으로 그리고 실험실에서 입증된다. 이 개념은, 오늘날 사용되는 시스템에서, 소프트웨어 업그레이드 또는 펄스 시퀀스 및 프로토콜에서의 수정으로서 적용될 수 있다. 몇몇 실시형태에서, 장애 허용을 추가적인 하드웨어가 필요 없는 연산으로 구축할 수 있다. 이들은, 임의의 기술에서, 광범위한 양자 하드웨어에 적용될 수 있는 매우 일반적인 원칙이다. 특히 초전도 큐비트의 경우, 오늘날의 사실상 모든 디바이스는, 그들이 필수적인 추가 레벨을 가지며 본 명세서에서 설명되는 실시형태의 특징부 및 개념을 통합할 수 있도록 만들어진다.

하드웨어 효율적인 장애 허용의 하나의 예는 캐비티에서 인코딩되는 논리적 큐비트 - "캣 코드(cat code)" - 의 광자 수 패리티 측정을 위한 것이다. (이를테면 수 패리티를 짝수에서 홀수로 변경하는) 광자 손실 에러의 측정은 여러 가지 공지된 물리적 에러 타입에 대한 장애를 허용한다. 예를 들면, 측정 동안 광자 손실이 발생하는 경우, 이것은 부정확한 측정으로 이어질 수 있다. 그러나, 광자 손실은 추가적인 에러로 이어지지 않으며, 다음 라운드에서 포착될 수 있다. 측정이 반복되는 경우, 그러면, 에러가 검출될 것이다. 연속하는 측정 사이의 시간에 두 개의 에러가 실제로 발생할, 작은 2차 확률만이 존재한다. 반복 및 다수결(majority voting)에 의해 측정은 강건하고 장애를 허용하게 만들어질 수 있다.

논리적 큐비트를 프로빙하고 에러를 검출하기 위해 사용되는 트랜스몬 앤실라에는 세 가지 타입의 에러가 있다: 탈위상화, 이완, 및 여기. 통상적으로, 탈위상화 및 이완의 레이트는 비슷하며, 여기는 더 작다(그리고, 원칙적으로는, 사용되는 동작 온도에서 완전히 무시될 수도 있어야함). 패리티의 측정 동안 트랜스몬 큐비트가 탈위상화 에러를 겪게 되면, 그것은 부정확한 결과로 이어지지만, 그러나, 추가적인 에러로 이어지지는 않는다. 이것은 다수의 측정을 통해 상대적으로 용이하게 다루어진다. 측정 동안 트랜스몬이 이완 또는 여기를 겪게 되면, 그것은 작은 확률의 부정확한 측정으로 또한 이어진다. 그러나, 더 중요하게는, 그것이 인코딩된 캐비티에 위상 에러를 부여한다 - 이것은 정정 가능한 타입의 에러가 아니다. 다시 말하면, 측정은 앤실라의 공지된 에러에 대해 완전히 장애를 허용하지는 않으며, 에러의 순방향 전파가 존재한다. 이 효과는 에러 정정 프로토콜의 성능에 대한 상당한 제한이었다.

트랜스몬 앤실라에서 특정한 형태의 에러가 공지되어 있기 때문에, 그것은 신규한 그러나 간단한 솔루션을 가리킨다. 트랜스몬 앤실라에 대한 장애 허용의 부족은 이 특정한 경우에 발생하는데, 그 이유는, 캐비티에서 정보를 인코딩하는 광자에 대한 (필요한) 상태 의존적 주파수 시프트를 트랜스몬이 부여하기 때문이다. 본 발명자는, 트랜스몬에서 적어도 하나의 추가적인 에너지 레벨을 활용하는 것에 의해 이것이 방지될 수 있다는 것을 인식하고 식별하였다. 이 결과를 달성하기 위한 제1 성분은, 앤실라 트랜스몬이 다수의 레벨(예를 들면, 큐디트임), 그라운드 상태(|g>), 여기 상태(|e>), 및 적어도 제2 여기 상태(|f>)를 가지며, 임의의 이들 레벨 사이의 전이는 마이크로파 펄스를 사용하여 제어될 수 있다는 것이다. 제2 성분은, 이완이 "한 번에 하나의 단계(rung)"에서만 발생한다는, 즉, |e>는 |g>로 이완되지만, 그러나 |f>는 |e>로만 이완된다는 것이다. 캐비티 상에서의 두 개의 여기 상태(|f> 및 |e>)에 대한 주파수 시프트가 동일한 경우, |f>로부터 |e>로의 이완은 순방향 에러 전파, 또는 캐비티 상에서의 미지의 위상을 야기하지 않는다. 그러나 |f> 및 |e>의 주파수 시프트가 |g>와는 상이한 경우, 광자 수 패리티가 여전히 학습될 수 있고 신드롬 측정이 수행될 수 있다는 것을 여전히 학습할 수도 있다. 이 기술은 트랜스몬 이완과 관련하여 앤실라 사용을 장애를 허용하게 만든다.

여기에 기인하여 유휴 시간 동안 유사한 효과가 발생한다. 앤실라가 |g>에 있으면, 어떠한 이완도 발생하지 않을 수 있다. 그러나, |g>로부터 |e>로의 여기가 발생하고, |g> 및 |e>의 주파수 시프트가 상이한 경우, 이것은 또한 에러의 원하지 않는 순방향 전파를 야기한다. 대신, 유휴 위상에서 |g> 및 |e>의 주파수 시프트가 매치하면, 여기에 기인하는 에러의 순방향 전파는 방지된다. 원칙적으로는, 이완 및 여기 둘 모두에 대해 보호하기 위해 이들 스킴을 다수의 레벨을 사용하여 확장하는 것(그리고 논리적 큐비트에 대한 커플링을 매칭하는 것), 또는 장애 허용이 소망되는 앤실라에서의 각각의 추가적인 에러 메커니즘을 보상하기 위해 추가적인 레벨을 활용하는 것이 가능하다.

트랜스몬에 의한 캐비티 상에서의 주파수 시프트(또는 그 반대로, 트랜스몬 상의 캐비티 내의 광자당 주파수 시프트)는 통상적으로 카이(χ)로 지칭된다. 트랜스몬에서, 자연적인 카이는 에너지 레벨(|g>, |e>, 또는 |f>)에 의존하는데, 그 이유는, 트랜스몬은 조화되지 않기 때문이다. 장애 허용 앤실라의 특정한 예로서, 본 발명자는 (유휴 연산(idling operation)을 장애를 허용하게 만들기 위한) 상태의 쌍(|g> 및 |e>) 또는 (신드롬 측정을 장애를 허용하게 만들기 위한) 상태의 쌍(|e> 및 |f>)에 대한 주파수 시프트(또는 카이 값)를 매칭시키기 위한 메커니즘을 제안하고 시연하였다. 이것을 달성하기 위해, 레벨의 RF 드레싱(RF-dressing)이 사용되지만, 그러나, 조셉슨 접합을 갖는 다른 초전도 큐비트 타입 또는 회로를 사용하는 것에 의해 다양한 다른 수단에서 배열될 수 있다. 이 기술의 일반화는 또한 앤실라로서의 약하게 부조화인 캐비티에 대해, 또는 큐비트와 레지스터 사이의 다른 분산 또는 비분산 상호 작용에 대해 사용될 수 있다. 다른 가능성은 상이한 상호 작용, 예를 들면, 캐비티와 조셉슨 디바이스(예컨대, 초전도 비선형 비대칭 유도 요소(Superconducting Non-linear Asymmetric Inductive eLement: SNAIL)) 사이의 3파 혼합(three-wave mixing)을 사용하는 것인데, 여기서, RF 구동은 분산 상호 작용을 턴온하고, 이것은 각각의 앤실라 레벨을 갖는 위상 시프트의 필수 대칭성 또는 상등성(equality)을 달성하도록 제어된다.

몇몇 실시형태는 캐비티에 대한 앤실라 트랜스몬의 여기에 대해 10의 1승배를 넘는 보호를 제공하여, 위상 에러를 향상시켜 에너지 이완과 비교하여 그들을 무시 가능하게 만들 수 있다. 트랜스몬으로 광자 패리티를 반복적으로 측정하는(세 개의 레벨을 사용함) 능력에서의 유사한 향상도 또한 가능하다. 더욱이, 이 개념은 보손 큐비트(bosonic qubit)에 대한, 트랜스몬에 의해 매개되는 캐비티-캐비티 게이트(cavity-cavity gate)에 대한 그리고 논리적 큐비트에서의 정보 측정에 대한 단일 큐비트 게이트의 정정에 적용될 수 있다.

몇몇 실시형태는 강건하고 장애를 허용하는 양자 연산을 구현하기 위한 더 간단하고 더욱 실용적인 경로를 제공한다. 초전도 회로에 대한 특정한 구현을 넘어, 그 아이디어는 상당히 일반적이며, 이용 가능한 다수의 레벨 및 상호 작용 해밀토니안(Hamiltonian)에 대한 형태의 제어가 존재하는 다른 양자 기술에서 유용할 수 있다. 본 발명자는 이들 기술이, 실험 프로토콜에서의 변경만을 요구하지만, 그러나, 추가적인 하드웨어를 요구하지 않는 특정한 구현에서 여러 가지 연산의 충실도 및 장애 허용을 어떻게 향상시킬 수 있는지를 설명한다. 연산의 장애 허용 구현의 시스템 복잡성 또는 회로 길이가 이 접근법에서는 크게 증가되지 않기 때문에, 로버스트 연산 및 에러 정정 시스템을 나타내기 위해 더욱 빠르고 충족하기 더 쉬운 더 낮은 임계치가 제공될 수 있다. 이것은 유용한 양자 정보 처리 시스템을 실현하기 위한 비용 및 시간을 감소시킴에 있어서 중요한 유의성을 가질 수 있다.

따라서, 몇몇 실시형태는, 다수의 앤실라보다는, 단일의 다중 레벨 앤실라 트랜스몬만 사용되기 때문에, 하드웨어 효율적이다. 몇몇 실시형태는, 오프 공진 측파대 구동(off-resonant sideband drive)을 사용하여 캐비티-앤실라 상호 작용을 현장에서(in situ) 설계하는(engineering) 것에 의해 캐비티 진화(cavity evolution)를 1차 앤실라 에러에 대해 투명하게 만든다. 몇몇 구현은, 유사한 신드롬 할당 충실도를 유지하는 동안, 논리적 큐비트를 파괴하지 않으면서 수행되는 신드롬 측정의 수에서 일곱 배의 증가로 나타난다. 이들 결과는, 시스템 고유의 에러 모델을 활용하는 하드웨어 효율적인 접근법이 장애 허용 양자 연산을 향한 실질적인 발전을 산출할 수 있다는 것을 설명한다.

몇몇 실시형태는 에러에 투명한 신드롬 측정을 구현한다. 이것을 달성하기 위해 두 가지 접근법이 사용된다: (1) 논리적 큐비트 및 앤실라 큐비트 둘 모두를 인코딩하기 위한 다레벨 시스템을 사용하는 것, 및 (2) 소망되는 측정 상호 작용을 방해받지 않게 두면서, 논리적 큐비트로부터 지배적인 앤실라 에러를 분리하는 상호 작용을 설계하는 것. 장애 허용의 정도는, 장애 허용 프로토콜을 사용하는 패리티 측정 성능을, 2 레벨 앤실라를 사용하는 전통적인 패리티 측정에 비교하는 것에 의해 결정된다. 장애 허용 이득은, 이들 두 구현 사이의 에러 전파 확률의 비율로서 정의된다. 몇몇 실시형태는 7의 장애 허용 이득을 달성하여, 논리적 큐비트 충실도의 손실을 신드롬 측정당 1.8 % ± 0.2 %에 이르기까지 낮춘다. 83 %의 신드롬 할당 충실도는 장애 허용 프로토콜로 이동하는 것에 크게 영향을 받지는 않는다.

도 1은, 몇몇 실시형태에 따른, 양자 정보 시스템(100)의 개략도이다. 양자 정보 시스템(100)은 캐비티(101), 앤실라 트랜스몬(104), 및 마이크로파 소스(106)를 포함한다. 도 1의 예시적인 시스템(100)에서는 단지 하나의 캐비티 및 하나의 앤실라 트랜스몬만이 도시되지만, 다른 실시형태는 추가적인 캐비티 및 트랜스몬을 포함할 수도 있다.

캐비티(101)는 마이크로파 방사선의 양자 상태를 지원하는 임의의 타입의 캐비티일 수도 있다. 예를 들면, 몇몇 실시형태에서, 캐비티(101)는 초전도 재료로 형성되는 3차원 캐비티 또는 송신 라인 공진기일 수도 있다.

앤실라 트랜스몬(104)은 캐비티(101)에 분산적으로 커플링된다. 앤실라 트랜스몬(104)은 앤실라 트랜스몬(104) 그 자체의 양자 상태의 회전을 구현하도록 제어될 수 있다. 추가적으로, 앤실라 트랜스몬(104)은 관련된 캐비티(101)와 각각 상호 작용하여, 앤실라 트랜스몬(104)과 캐비티(101) 사이에서 제어된 상호 작용을 구현하도록 제어될 수 있다.

마이크로파 소스(106)는 캐비티(101) 및 앤실라 트랜스몬(104)에 커플링될 수도 있다. 마이크로파 소스(106)와 다른 컴포넌트 사이의 커플링은, 마이크로파 소스가 멀티 캐비티 양자 정보 시스템(100)의 컴포넌트의 각각에 마이크로파 방사선을 인가하는 방식을 제공한다. 몇몇 실시형태에서, 마이크로파 소스(106)는 컴포넌트의 각각에 용량적으로 커플링될 수도 있다.

도 1b는, 몇몇 실시형태에 따른, 도 1a의 양자 정보 시스템(100)의 역할을 할 수도 있는 특정한 예시적인 시스템(110)의 개략도이다(단순화를 위해 마이크로파 소스(106)는 도시되지 않음). 시스템(110)은 3차원(3D) 캐비티(111) 및 앤실라 디바이스(141)를 포함한다.

3D 캐비티(111 및 112)는 중앙 스터브(114)와 외부 벽(115) 사이에서 λ/4 송신 라인 공진기의 3D 버전으로서 작용한다. 예를 들면, 중앙 스터브(114)의 직경은 3.2㎜일 수도 있고 외부 벽(115)의 직경은 9.5㎜일 수도 있다. 그러나, 실시형태는 임의의 특정한 치수로 제한되지는 않는다는 것을 유의한다. 캐비티(101)의 공진 주파수는 캐비티(111) 내의 중심 스터브(114)의 높이에 의해 결정될 수도 있다. 예를 들면, 중앙 스터브(114)는 4.8㎜의 높이를 가질 수도 있다. 3D 캐비티(111)는 제1 주파수의 마이크로파 방사선(112)을 지원한다. 몇몇 실시형태에서, 캐비티(111)는, 마이크로파 소스(106)로부터의 마이크로파 방사선이 인가될 수도 있는 포트(113)를 포함한다. 캐비티에 마이크로파 방사선을 인가하는 것은, 예를 들면, 캐비티의 양자 상태에 대한 변위 동작(displacement operation)을 구현할 수도 있다.

앤실라 디바이스(141)는 캐비티(111)에 커플링된다. 앤실라 디바이스(141)는, 마이크로파 방사선의 펌프 및 판독 펄스를 사용하여 트랜스몬(144)을 구동하기 위한 펌프 포트(142) 및 트랜스몬(144)으로부터 판독 마이크로파 신호를 수신하기 위한 판독 포트(143)를 포함한다. 트랜스몬(144)은, 제1 캐비티(111) 안으로 적어도 부분적으로 돌출하는 제1 안테나 패드(145)를 통해 제1 캐비티(111)에 커플링된다. 제2 안테나 패드(146)는 트랜스몬(144)을 준 평면 공진기(147)에 커플링한다.

앤실라 디바이스(141)는 제어식 위상 시프트(controlled-phase-shift: CPS) 연산을 구현하기 위해 사용될 수도 있는데, 이것은 다음과 같이 표현되되:

여기서,

는 트랜스몬과 커플링되는 특정한 캐비티의 보손 모드(bosonic mode)의 수 연산자(number operator)이다. 몇몇 실시형태에서, 위상 시프트는 π이고, 광자 수 패리티 연산이

이기 때문에 제어식 패리티 연산의 구현을 초래한다. 몇몇 실시형태에서, CPS 게이트는, 시간 지속 기간(t = π/χ) 및 커플링 강도(χ)에 대해, 앤실라 트랜스몬과 각각의 캐비티 사이에서 분산 커플링을 갖는 해밀토니안 하에서의 시간 변화(time evolution)로부터 획득될 수 있다:

.

몇몇 실시형태는 단일의 3D 초전도 캐비티(111)에서 인코딩되는 논리적 큐비트에 대해 에러에 투명한 신드롬 측정(error-transparent syndrome measurement)을 구현한다. 한 예로서, 캐비티는 속성

를 가질 수도 있다. 몇몇 실시형태에서, 양자 정보는, 짝수의 광자 수 패리티, 및 평균 광자 수 2를 가지고 슈뢰딩거(

) 고양이 상태를 사용하여 인코딩된다. 그러한 인코딩에서, 지배적인 캐비티 에러인 단일의 광자 손실은, 인코딩된 정보를 파괴하지 않으면서, 패리티로 하여금 짝수로부터 홀수로 변경되게 한다. 정보는 패리티 점프의 수가 충실하게 측정되면 복원될 수 있는데, 단일의 광자 손실률에 대해 패리티 측정이 자주 수행되는 것을 요구한다. 앤실라 트랜스몬(144)은

이고 캐비티(111)에 분산적으로 커플링되고 시스템의 패리티를 측정하기 위해 사용된다.

양자 정보 시스템(110)의 분산 상호 작용 해밀토니안은 다음과 같이 표현될 수 있는데:

여기서

이고

는 각각의 앤실라 상태에 대한 베어 캐비티 주파수 시프트(bare cavity frequency shift)이며(이 참조 프레임에서

임),

는 캐비티 소멸 연산자(cavity annihilation operator)이다. 시간

동안의 이 상호 작용 하에서의 진화는 캐비티의 패리티를, 앤실라에서의 |g>/|e> 중첩의 위상으로 매핑한다. 이 위상을 결정하기 위해 앤실라에 대해 Ramsey(램지) 간섭계법을 수행하는 것은 패리티의 효과적인 QND 측정을 산출한다. 이 패리티 측정 기술은, 에러 정정 수명이 시스템 최상의 요소의 수명과 동일하게 되는 손익 분기점에서 에러 정정을 설명하기 위해 사용되었다.

상기에서 설명되는 스킴에 기초한 에러 정정의 한 가지 제한 사항은 패리티 매핑 동안 앤실라의 이완에 의해 유도되는 논리적 에러이다. 이것은,

상호 작용 시간 동안 앤실라 여기 상태로부터 그라운드 상태로의 점프를 고려하는 것에 의해 관찰될 수 있다. dA는 종래의 비 장애 허용 스킴에 대한 이러한 앤실라 에너지 이완의 효과를 나타내는 양자 회로도(200)이다. 캐비티는 슈뢰딩거 고양이 상태(위그너 토모그램(201)에 의해 개략적으로 묘사됨)에서 준비되고, 앤실라는 그라운드 상태(|g>) 및 여기 상태(|e>)의 중첩에서 준비된다. 라인(202)은 캐비티의 개개의 상태를 나타낸다.

는 앤실라의 상태에 따라 각도(θ)의 캐비티 CPS 상호 작용을 나타낸다. θ = χt인 제1 캐비티 CPS 상호 작용(203)이 수행되고, θ = π-χt인 제2 캐비티 CPS 상호 작용(205)이 후속된다. 에러(207)는 시간

에서 발생하고, χt의 캐비티 위상 시프트로 나타난다. 도시되는 바와 같이, 이것은 θ = π의 CPS 상호 작용(211) 및 후속하는 θ = χt-π의 CPS 상호 작용(213)과 그들 사이에서 에러(214)가 발생하는 것과 동등하다. 그러한 점프 에러가 광자 수 패리티를 정확하게 결정하는 것을 방해하지만, 그것은 또한 캐비티를 완전하게 탈위상화하는 더 해로운 영향을 갖는다. 점프 시간이 0과

사이에서 거의 균일하게 분포되기 때문에, 캐비티는 0과 π 사이에서 균일하게 분포되는 위상 공간 회전을 획득한다. 이것은, 탈위상화된 슈뢰딩거 고양이 상태를 나타내는 위그너 토모그램(215)에 의해 예시되는 바와 같이, t에 걸쳐 평균될 때 캐비티 상태를 완전하게 탈위상화한다.

따라서, 정정 불가능한 논리적 비트 플립 에러가, 수행되는 패리티 측정의 수에 비례하는 확률을 가지고, 부과된다. 이 비용은, 강제되지 않으면 바람직할 것보다 덜 빈번하게 에러 신드롬을 측정하도록 에러 정정 프로토콜의 설계자를 강제하고, 결과적으로, 잠재적인 달성 가능한 수명 이득을 감소시킨다. 더 높은 레벨에서, 종래의 프로토콜의 비 장애 허용은, 이완 에러가 상호 작용 해밀토니안과 교환 가능하지 않기 때문에 발생한다. 특히, 지배적 에러를 갖는 상호 작용 해밀토니안의 교환자(commutator)는

인데(여기서

임), 이것은 논리적 하위 공간에 대한 자명하지 않은 연산(nontrivial operation)을 생성하고, 따라서, 정정 불가능한 에러이다. 대조적으로, 필적하는 레이트에서 발생하는 앤실라의 순수한 탈위상화는, 에러(|e><e|)가 상호 작용과 교환 가능하기 때문에, 원치 않는 캐비티 가간섭성 소실(decoherence)을 초래하지 않는다. 따라서, 상호 작용 동안의 앤실라 탈위상화 이벤트의 최종 결과는, 상호 작용 이후의 앤실라 탈위상화 이벤트와 동등한데, 이것은 논리적 큐비트에 명확하게 영향을 끼치지 않는다. 따라서, 패리티 측정은 앤실라 탈위상화와 관련하여 "투명"하다.

몇몇 실시형태에서, 에러 투명성은, 앤실라 Hilbert(힐버트) 공간에 제3 레벨을 도입하는 것에 의해 이완을 포함하도록 확장될 수도 있다. 이것은 추가적인 자유도를 제공하여, 1차 에러 전파의 레이트를 제로로 만들면서, 캐비티-앤실라 상호 작용 레이트가 유지되는 것을 허용한다. 초기 앤실라 인코딩이 (|g> 및 |e> 대신) |g> 및 |f>의 중첩으로 변경되고, 지배적인 에러는 |f>로부터 |e>로 이완된다(선택 규칙은 직접적인 |f> 대 |g> 전이를 금지함). 상호 작용 해밀토니안과의 이 에러(|e><f|)의 교환자는

이다. 측정 레이트(이것을

로 스케일링함)가 탈위상화 레이트(이것은

로 스케일링함)와 무관하기 때문에,

를 크게 그리고

을 선택하는 것에 의해 이완 유도 탈위상화를 제거하는 동안, 측정을 유지하는 것이 실현 가능하게 된다. 따라서, 소망되는 장애 허용 상호 작용 해밀토니안은,

인데, 이것은 |f>로부터의 앤실라 이완뿐만 아니라 탈위상화 이벤트와 명확하게 교환 가능하다.

도 2b는, 몇몇 실시형태에 따른, 장애 허용 스킴에 대한 이러한 앤실라 에너지 이완 효과를 나타내는 양자 회로도(200)이다. 캐비티는 (자신의 위그너 토모그램(251)에 의해 개략적으로 묘사되는) 슈뢰딩거 고양이 상태에서 준비된다. 라인(252)은 캐비티의 개개의 상태를 나타낸다.

는 앤실라의 상태에 따라 각도(θ)의 캐비티 CPS 상호 작용을 나타낸다. θ = χt인 제1 캐비티 CPS 상호 작용(253)이 수행되고, θ = π-χt인 제2 캐비티 CPS 상호 작용(205)이 후속된다. 시간

에서 에러(257)가 발생한다. 결과적으로 나타나는 캐비티 위상 시프트는 없다. 도시되는 바와 같이, 이것은, θ = π의 CPS 상호 작용(221) 및 이어서 패리티 맵의 끝에서 에러가 발생하는 것과 등가이다. 이것은 에러가 상호 작용과 교환 가능하기 때문이다. 따라서, 위그너 토모그램(265)에 의해 예시되는 바와 같은 캐비티 상태의 탈위상화가 없고, 탈위상화가 없는 슈뢰딩거 고양이 상태를 나타낸다.

몇몇 실시형태에서, 이들 두 개의 해밀토니안 파라미터를 독립적으로 튜닝하는 로버스트 방법이 사용된다. 이것은, 공진 주파수

근처에서 측파대 톤(sideband tone)을 도입하여 다음의 구동 항을 초래하는 것에 의해 달성될 수 있는데:

이것은 레벨 |e,n> 및 |h,n-1>을 커플링하는데, n은 캐비티 광자의 수이고, |h>은 제3 여기된 앤실라 상태이다. 도 3a는 캐비티의 광자 수 상태(|0>, |1>, |2>) 및 다수의 트랜스몬 상태(|g>, |e>, |f>, |h>)에 대한 결과적으로 나타나는 캐비티-앤실라 에너지 레벨 다이어그램을 예시한다. 적용되는 마이크로파 톤(이중 화살표)은 Rabi(라비) 레이트(Ω) 및 디튜닝(detuning)(Δ)을 가지고

전이 주파수(transition frequency)를 구동한다. 결과적으로 나타나는 Stark(스타크) 시프트는 유효

를 양

만큼 변경한다. 이 특정한 실험 전체에 걸쳐 사용되는 구동 진폭의 경우, 공진으로부터 디튜닝(Δ) = 0인 경우, 라비 진동 레이트는

이다. 충분히 디튜닝되는 경우(Δ << Ω), 이 시간 종속적 해밀토니안은 시간 독립적인 유효 상호 작용을 사용하여 1차까지 근사화될 수 있는데:

여기서

이다. 이 해밀토니안은, 앤실라가 |e> 또는 |h> 내에 있는 것을 조건으로 하여, 소망되는 형태의 분산 상호 작용 해밀토니안을 갖는다. 디튜닝을 선택하는 것에 의해, 양의 부호 또는 음의 부호 중 어느 하나를 갖는 유도된

를 설계할 수 있다. 따라서, 전체 상호 작용 해밀토니안

을 고려하는 경우, 이것은 (도 3b에 도시된 바와 같이,

에서)

또는 (도 3c에 도시된 바와 같이

에서)

중 어느 하나의 완전한 소거를 허용한다. 분산 상호 작용의 선형 성분은 완전히 소거될 수 있어서, 차수

의 고차 비선형 분산 시프트만을 남기게 된다. 도 3b 및 도 3c는 측파대 구동을 사용한 분산 상호 작용의 소거를 예시한다. 도 3b 및 도 3c는, 캐비티에서 다양한 수의 광자를 갖는, |g> 대 |e> 및 |e> 대 |f> 전이의 분광학의 결과를 각각 도시한다. 광자 수에 대한 전이 주파수에서의 확산으로부터,

및

뿐만 아니라 고차 비선형 분산 시프트가 추출될 수 있다. 표시된 교차 포인트는, 유효 구동 레벨 다이어그램을 묘사하는 도표에서 화살표에 의해 강조되는 바와 같이,

및

가 대략적으로 제로인 곳을 나타낸다. 점선은 측파대 구동이 적용되지 않는 경우의 전이 주파수를 가리킨다.

도 4는 측파대 구동이 광자 수 분할을 어떻게 수정하는지를 추가로 예시한다. 플롯(401)은 측파대 구동의 디튜닝의 함수로서 주파수 시프트를 예시한다. 점선은 측파대 구동이 적용되지 않는 경우의 전이 주파수를 나타낸다. 플롯(402)은 측파대 구동이 적용되지 않는 경우의 다양한 캐비티 광자 수에 대한 앤실라 주파수 시프트의 함수로서 여기 확률을 도시한다. 플롯(403)은, 모든 광자 수 값에 대해 주파수 시프트가 대략적으로 제로인 위치에서 측파대 구동이 적용되는 경우의 다양한 캐비티 광자 수에 대한 앤실라 주파수 시프트의 함수로서 여기 확률을 도시한다.

몇몇 실시형태에서, 측파대 구동은 캐비티를 |g>와 |e> 사이의 앤실라 전이로부터 분리하기 위해 사용될 수 있다. 이것은

이도록 디튜닝을 선택하는 것에 의해 달성될 수 있다. 디튜닝의 이러한 선택은, 열적 앤실라 여기(thermal ancilla excitation)(이것은 평균 0.65㎳마다 한 번 발생함)에 기인하여 캐비티가 탈위상화되는 것을 방지하고, 캐비티 인코딩 큐비트(cavity-encoded qubit)의 가간섭성 시간에서 상당한 증가로 귀결된다. 초기 상태

를 준비하고 디튜닝된 측파대 구동을 턴온하는 경우, 가간섭성은,

의 한계에 가까운, ~1.8㎳ 동안 유지된다. 13 ± 1㎳의 잔류 탈위상화 시간은, |e>로부터 |f>로의 2차 여기에 의해 대부분 설명될 수 있다. 이 설명은 시스템-앤실라 상호 작용을 소거함에 있어서 구동의 유효성을 두드러지게 나타낼 뿐만 아니라, 또한, 구동의 추가가 원치 않는 캐비티 가간섭성 소실을 눈에 띄는 레벨에서 생성하지 않는다는 것을 나타낸다.

베어 캐비티가 단일의 광자 손실에 의해 거의 완전하게 제한되지만, 앤실라에 분산적으로 커플링되는 캐비티는 자발적인 앤실라 여기의 결과로서 탈위상화를 경험한다. 도 5는, |g>와 |e>(데이터 포인트 마커) 사이의 측정된 분산 상호 작용이, 공진으로부터의 측파대 구동 디튜닝(Δ)의 함수로서

(실선)로서 변한다는 것을 나타내는 플롯(501)을 포함한다. 도 5의 플롯(502)은 캐비티 램지 실험으로부터 획득되는 측파대 구동 주파수의 함수로서 캐비티 가간섭성 시간을 도시한다. 양자 에러 정정이 없는 경우, 캐비티 가간섭성 시간은 궁극적으로 2T₁ ~ 2.2㎳(상부 근처의 점선)로 제한된다. 측파대 구동이 없으면, 열적 앤실라 여기는 캐비티 가간섭성을 약 650㎲(점선)로 제한한다. 이 탈위상화 소스는

의 경우 거의 완전히 제거된다. 나머지 탈위상화 시간(즉, 광자 붕괴 제외)은, |g> 및 |f>로부터 2차 열적 여기에 의해 설정되는 20㎳ 한계(상부 근처의 일점쇄선 아래의 점선)에 가까운, 13 ± 1㎳(회색 실선)이다. 캐비티 가간섭성(데이터 포인트를 통과하는 실선)의 분석적 거동은 관찰된 값(데이터 포인트)과 거의 매치한다. 열적 앤실라 여기에 대한 보호는

인 경우(회색 점선)에 발생하기 시작하는데, 그 포인트에서 캐비티는 평균 열적 여기 궤적에 대해 부분적으로만 탈위상화된다.

도 6a는 측파대 구동이 없는 탈위상화 시간을 예시하고 도 6b는 측파대 구동을 갖는 탈위상화 시간을 예시한다. 두 개를 비교하는 것으로부터 알 수 있는 바와 같이, 탈위상화 시간

는 측파대 튜닝에 기인하여 상당히 증가된다. 또한, (

)이기 때문에, 탈위상화 시간은 대략적으로 14㎳로 연장된다.

몇몇 실시형태에서, 디튜닝(Δ)은,

이고 식 2의 해밀토니안이 되도록 선택될 수 있는데, 이 경우, |f>로부터 |e>로의 앤실라 이완은 캐비티의 진화를 변경시키지 않는다. 이러한 상호 작용을 통해, 장애 허용 패리티 측정 프로토콜이 구성될 수도 있고 비 장애 허용 구현과 비교될 수도 있다. 도 7a는 몇몇 실시형태에 따른 프로토콜을 예시하는 양자 회로도(700)이다. 평균 광자 수가 2인 짝수 슈뢰딩거 고양이 상태가 캐비티에서 준비된다(701). 광자 수 패리티는 하기에서 개략적으로 나타낸 바와 같이 세 가지 상이한 방식으로 앤실라 상으로 매핑된다(703). 측정 및 리셋(705)은, 앤실라를 측정하여(721) 패리티 측정의 결과를 결정하고, 회전(723)을 사용하여 그것을 그라운드 상태로 리셋하는 것에 의해 수행된다. 앤실라 유도 에러에 초점을 맞추기 위해, 광자 손실은 (하기에서 설명되는

프로토콜 사용하여) 제2 패리티 측정(707)을 수행하는 것에 의해 필터링되는데, 이것은 |g>의 산출시 사후 선택된다. 마지막으로, 제1 패리티 측정의 결과를 조건으로 하여 최종 캐비티 상태의 충실도를 결정하기 위해, 위그너 토모그램(711)이 캐비티에 대해 수행된다. 위그너 토모그램(711)은 변위 동작(731), 패리티 측정(733) 및 앤실라의 측정(735)을 포함한다.

장애 허용 프로토콜(

)의 이점은, 그것을, 다음의 두 가지 대안적인 프로토콜과 비교하는 것에 의해 설명된다: 앤실라에서 |g> + |e> 인코딩을 사용하는 전통적인 패리티 측정(

), 및, |g> + |f> 인코딩을 사용하지만, 그러나

를 제로로 만드는 측파대 구동을 적용하지 않는

.

도 7b는 전통적인

도 7c는, 측파대 구동을 적용하지 않는,

프로토콜(751)을 예시한다. |g> + |f> 중첩에서 앤실라를 초기화하기 위해, e-f π 펄스가 후속되는 g-e π/2 펄스가 사용된다. 캐비티 위상 공간이 조건부 π 회전을 획득하도록, 시간

동안 상호 작용 해밀토니안 하에서 시스템은 진화한다. 앤실라 준비 시퀀스의 역을 적용한 이후, 앤실라 에러가 발생하지 않는 경우 앤실라는 상태 |g>에 있다. 탈위상화 에러가 발생하는 경우, 앤실라는 결국에는 |e>로 된다.

프로토콜과는 대조적으로, 이완 이벤트는 구별될 수 있는데, 그 이유는, 그러한 이벤트의 경우, 앤실라가 결국에는 |f>가 되기 때문이다. 플롯(753)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |g>에서의 척도이다는 것을 나타낸다. 플롯(755)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |e>에서의 척도이다는 것을 나타낸다. 플롯(757)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |f>에서의 척도이다는 것을 나타낸다. 따라서, 탈위상화 이벤트는 캐비티 상태에 크게 영향을 끼치지 않고, 반면, 상호 작용과 교환 가능하지 않은 이완 이벤트는 캐비티 상태를 탈위상화한다는 것이 명백하다.

도 7d에서, 장애 허용 패리티 매핑

(761)이 수행된다.

프로토콜의 시퀀스 외에도, 두 개의 e-f π 펄스 사이의 시간 기간에서

이 되도록, 측파대 구동이 또한 적용된다. 플롯(763)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |g>에서의 척도이다는 것을 나타낸다. 플롯(765)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |e>에서의 척도이다는 것을 나타낸다. 플롯(767)은, 앤실라를 갖는 상태에 대한 결과적으로 나타나는 위그너 토모그램이 상태 |f>에서의 척도이다는 것을 나타낸다. 이 경우, 캐비티 가간섭성은 심지어 앤실라 이완의 경우에도 유지된다. 탈위상화 이벤트의 출현율(prevalence)에서의 완만한 증가는, 강력한 구동의 존재 하에서의 약간 저하된 앤실라 탈위상화 레이트의 결과이다.

도 7b 및 도 7c에서, 각각의 결과의 출현율은, 각각의 위그너 토모그램의 우측 상단에서 백분율로서 표시된다. 추가적으로, 상태 충실도(F)(각각의 위그너 토모그램의 좌측 상단에 표시됨)가 제공되는데, 각각은 0.01보다 더 작은 통계적 에러를 갖는다. 세 가지 타입의 패리티 측정을 비교하는 것으로부터, FT 패리티 측정

(이 경우

임)만이 논리적 큐비트가 모든 가능한 앤실라 결과에 대해 보존되는 것으로 귀결된다.

궁극적으로, 에러 정정 설정에서, 논리적 큐비트의 패리티는 반복적으로 측정되어야만 한다. 이러한 맥락에서 장애 허용 패리티 측정에 의해 제공되는 이점을 설명하기 위해, 도 8a에서 예시되는 프로토콜이 사용되는데(이것은 도 7a와 관련하여 논의되는 것과 유사함), 여기서는 세 가지 타입의 패리티 측정이 가변 횟수 사용되고, 최종 상태 충실도는 측정의 횟수의 함수로서 결정된다. 정정 불가능한 에러를 강조하기 위해, 패리티 점프가 발생하는 궤적은 배제된다. 지수 조정(exponential fit)을 통해, 캐비티 충실도가 붕괴하는 특징적인 측정 횟수(N0)를 할당할 수 있다.

도 8a는 몇몇 실시형태에 따른 프로토콜을 예시하는 양자 회로도(800)이다. 프로토콜은 반복 패리티 신드롬 측정이다. 평균 광자 수가 2인 짝수 슈뢰딩거 고양이 상태가 캐비티에서 준비된다(801). 광자 수 패리티는 상기에서 개략적으로 나타낸 바와 같이 세 가지 상이한 방식 중 하나에서 앤실라 상으로 매핑된다(703a). 측정 및 리셋(804a)이 수행된다. 광자 수 패리티 매핑은 다수의(n) 횟수 반복될 수도 있고(803b, 803c, ..., 803n), 측정 및 리셋 동작도 또한 다수의(n) 횟수 반복될 수도 있다(804b, 804c, ..., 803n). 마지막으로, 제1 패리티 측정의 결과를 조건으로 하여 최종 캐비티 상태의 충실도를 결정하기 위해, 위그너 토모그램(805)이 캐비티에 대해 수행된다.

도 8b는 도 7b 내지 도 7d에서 개략적으로 나타낸 세 가지 타입의 패리티 측정에 대해 이루어지는 패리티 측정의 횟수의 함수로서 캐비티 상태 충실도를 예시하는 플롯이다.

패리티 측정은 플롯(811)에 의해 표현되고;

패리티 측정은 플롯(812)에 의해 표현되고;

패리티 측정은 플롯(813)에 의해 표현된다. 점선은 Monte-Carlo(몬테 카를로) 궤적으로부터 추출되는 시뮬레이팅된 충실도이며, 점선은 데이터 포인트에 대한 지수 조정이다.

도 8b로부터

이다는 것을 알 수 있는데, 심지어 측파대 구동이 없어도,

프로토콜이

와 비교하여 몇몇 이점을 제공한다는 것을 나타낸다. 제1 이유는, |f>의 이완 시간(24㎲)이 거의 |e>의 것(26㎲)이고, 한편

의 패리티 측정 시간이

의 것의 절반 미만이기 때문에, 이완의 확률이 더 낮다는 것이다. 제2 이유는, (도 7c의 이완 이벤트 이후 잔류 가간섭성으로부터 명백한 바와 같이) 캐비티 각도가 0과

사이에서 분산되기 때문에, 앤실라 이완 이벤트가 발생하면, 캐비티는 더 적게 탈위상화된다는 것이다. 장애 허용 구현은 2.7 ± 0.4 배만큼

에 대해 향상되어,

의 총 장애 허용 이득으로 귀결된다. 캐비티 위상 분포가 이들 요인에 의해 어떻게 영향을 받는지의 몬테 카를로 시뮬레이션은, 관찰된 결과와 잘 일치하는 충실도 붕괴 곡선을 생성한다. 나머지 에러는, 패리티 맵 동안의 여기 또는 앤실라 판독 동안의 붕괴 중 어느 하나에 대부분 기인한다.

따라서, 상기의 내용에 기초하여, 몇몇 실시형태는 모든 1차 앤실라 에러에 대해 보호되는 논리적 큐비트의 패리티 체크 신드롬 측정을 포함하고, 결과적으로, 비 장애 허용 측정과 비교하여 7.2의 장애 허용 이득을 산출한다. 달성되는 장애 허용 타입은, 전통적인 장애 허용 스킴과는 상이하며, 어떤 의미에서는, 더 바람직하다. 일반적으로, 결과적으로 나타나는 에러가 에러 정정의 추가적인 라운드에 의해 취소될 수 있는 한, 앤실라 에러는 논리적 큐비트로 전파되도록 허용된다. 그러나, 앤실라와 논리적 큐비트 사이에서 에러에 투명한 상호 작용을 사용하는 것에 의해, 앤실라 에러의 전파는 완전히 방지된다. 게다가, 신드롬 측정은 광자 손실에 대해 또한 투명하고, 따라서, 고양이 코드 에러 정정 스킴과 완전하게 호환된다. 제시된 스킴은 고차원의 장애 허용 보호로 쉽게 확장 가능하다. 예를 들면, 세 개의 앤실라 레벨 대신 네 개를 사용하는 것에 의해, 최대 2차까지의 이완 에러에 대해 보호할 수 있거나, 또는 대안적으로, 이완 및 열적 여기 둘 모두에 대해 1차까지 보호할 수 있다. 양자 에러 정정의 잠재적 이점을 완전히 이용하기 위한 중요한 도구가 될, 이 연구에서 제시되는 장애 허용에 대한 하드웨어 효율적인 접근법을 구상한다.

본 명세서에서 사용되는 데이터 중 일부를 획득하기 위해 사용되는 특정한 예시적인 디바이스에 대한 시스템 파라미터는 표 1에서 표시된다.

상기의 내용이 에러 정정 및 장애 허용 측정을 수행하는 것에 초점을 맞추고 있지만, 동일한 측파대 구동 기술은 양자 로직 게이트와 같은 다른 양자 연산으로 확장될 수도 있다. 다음의 세 개의 그러한 장애 허용 양자 로직 게이트가 하기에서 설명된다: 제어식 SWAP(controlled-SWAP: c-SWAP) 게이트; 지수 SWAP(exponential-SWAP: e-SWAP) 게이트; 및 선택적 수 의존적 임의 위상(SNAP) 게이트.

c-SWAP 및 e-SWAP 게이트는 두 개의 캐비티의 광자 상태를 교환하는 게이트이다. 따라서, 그러한 게이트를 구현하기 위해 사용되는 양자 정보 시스템은 도 1b에 도시된 것의 수정된 버전이며, 두 개의 캐비티, 두 개의 앤실라 트랜스몬 및 커플링 트랜스몬(coupling transmon)을 포함한다.

도 9는 c-SWAP 및/또는 e-SWAP 게이트를 구현하기 위해 사용되는 양자 정보 시스템(910)을 예시한다. 시스템(910)은 제1 3차원(3D) 캐비티(911), 제2 3D 캐비티(921), 커플링 디바이스(931), 제1 앤실라 디바이스(941) 및 제2 앤실라 디바이스(951)를 포함한다.

제1 및 제2 3D 캐비티(911 및 912)는, 중앙 스터브(914 및 924) 각각과 외부 벽(915 및 925) 각각 사이의 λ/4 송신 라인 공진기의 3D 버전으로서 작용한다. 예를 들면, 중앙 스터브(914 및 924)의 직경은 3.2㎜일 수도 있고 외부 벽(915 및 925)의 직경은 9.5㎜일 수도 있다. 그러나, 실시형태는 임의의 특정한 치수로 제한되지는 않는다는 것을 유의한다. 캐비티(901 및 902)의 각각의 공진 주파수는, 그들 각각의 캐비티 내의 중앙 스터브(914 및 924)의 높이에 의해 결정될 수도 있다. 예를 들면, 중앙 스터브(914)는 4.8㎜의 높이를 가질 수도 있고 제2 중앙 스터브(924)는 5.6㎜의 높이를 가질 수도 있다. 제1 3D 캐비티(911)는 제1 주파수의 마이크로파 방사선(912)을 지원하고 제2 3D 캐비티(921)는 제1 주파수와는 상이한 제2 주파수의 마이크로파 방사선(922)을 지원한다. 몇몇 실시형태에서, 제1 캐비티(911) 및 제2 캐비티(921)는, 각각, 포트(913 및 923)를 포함하는데, 마이크로파 소스(906)로부터의 마이크로파 방사선은 이들을 통해 인가될 수도 있다. 캐비티에 마이크로파 방사선을 인가하는 것은, 예를 들면, 캐비티의 양자 상태에 대한 변위 동작을 구현할 수도 있다.

커플링 디바이스(931)는 제1 캐비티(911)와 제2 캐비티(921) 사이에서 비선형 상호 작용을 제공하는 커플링 트랜스몬(934)을 포함한다. 트랜스몬(934)은, 제1 캐비티(911) 안으로 적어도 부분적으로 삽입되는 제1 안테나(935) 및 제2 캐비티(921) 안으로 적어도 부분적으로 삽입되는 제2 안테나(936)에, 각각의 안테나의 적어도 일부가 그 각각의 캐비티 안으로 돌출되도록, 커플링된다. 제1 및 제2 안테나(935/936)는, 예를 들면, 제1 및 제2 캐비티(911/921)에 용량성 커플링을 각각 제공하는 원형 패드일 수도 있다.

커플링 디바이스(931)는, 트랜스몬(934)의 상태를 판독하는 능력을 제공하는 공진기(938)를 또한 포함한다. 제3 안테나(937)는 공진기(938)를 공진기(938)에 커플링한다. 몇몇 실시형태에서, 공진기(938)는, 제1 캐비티(911) 또는 제2 캐비티(921) 중 어느 하나보다 더 낮은 Q 값을 갖는 준 평면 공진기이다. 몇몇 실시형태에서, 트랜스몬(934) 및 공진기(934)는 단일의 사파이어 기판 상에서 제조된다. 마이크로파 방사선의 판독 펄스는 펌프 포트(932)에 의해 수신될 수도 있고, 결과적으로 나타나는 마이크로파 신호는 판독 포트(933)로부터 수신될 수도 있다.

커플링 디바이스(931)의 트랜스몬(934)의 비선형성은 4파 혼합(four wave mixing)을 가능하게 하는데, 이것은 제1 캐비티(911)와 제2 캐비티(921) 사이에서 주파수 변환 이중 선형 커플링(frequency-converting bilinear coupling)을 수행하기 위해 사용된다. 4파 혼합은, 주파수 매칭 조건(ω₁ - ω₂ = ω_p2 - ω_p1)을 충족하는 마이크로파 방사선을 사용하여 펌프 포트(932)를 통해 트랜스몬(934)을 펌핑하는 것에 의해 제어되는데, 여기서 ω₁은 제1 캐비티(911)의 공진 주파수이고, ω₂는 공진 제2 캐비티(921)의 공지 주파수이고, ω_p1은 모드 c와 관련되는 제1 펌프의 주파수이고, ω_p2는 모드 d와 관련되는 제2 펌프의 주파수이다. 이 커플링은 캐비티 모드 사이에서 효과적인 시간 의존적 BS 상호 작용을 구현한다. 종래의 광학기기로부터 알려지는 바와 같이, 빔 스플리터의 유니터리 진화(unitary evolution)는 유니터리 연산자(unitary operator)에 의해 설명되는데:

이고, 여기서

이고,

이다.

θ = π/2의 경우, 빔 스플리터 유니터리 연산자는, 소멸 연산자(a 및 b)와 각각 관련되는 두 개의 캐비티 모드 사이에서 상태를 교환하는 SWAP 연산을 구현한다. θ = π/4 및 θ = -π/4의 경우, 유니터리 연산자는 50/50 빔 스플리터에 대응한다. 일반적인 광학기기와는 달리, 마이크로파 캐비티 고유 모드(eigenmode)는 상이한 주파수를 가지며 비선형성 없이 서로 커플링되지 않는다. 그러나, 조셉슨 비선형성 및 추가적인 파라메트릭 펌프(parametric pump)는 캐비티 주파수 차이를 보상하기 위해 사용될 수 있고, 그 결과, 상이한 주파수를 갖는 모드는 가간섭적으로(coherently) 커플링될 수 있다. 예를 들어, 조셉슨 비선형성으로부터의 4 모드 커플링

(여기서, h.c.는 제1 항의 헤르미트 공액(Hermitian conjugate)을 나타내고, g₄는 4 모드 커플링 상수임)에 기초하여, 모드 c 및 d는, 그들이 진폭

및

를 갖는 고전적인 가간섭성 상태에 의해 근사될 수 있도록 펌핑될 수도 있는데, 이것은

에서 식 (6)의 효과적인 빔 스플리터 커플링 해밀토니안으로 이어진다. A_c(τ) 및 A_d(τ)의 진폭 및 위상을 제어하는 것에 의해 g(τ)는 튜닝될 수도 있다는 것을 유의한다. 이러한 방식에서, 몇몇 실시형태는 매우 높은 온/오프 비율로 빔 스플리터 커플링을 용이하게 스위치 온/오프할 수 있다. 이것은 큐비트 사이에서 '항상 온 상태인(always-on)' 용량성 또는 다른 고정된 커플링에 비해 뚜렷한 이점이다. 또한, 모드 c와 d의 주파수의 합이 캐비티 모드 주파수의 합과 동일하도록 모드 c와 d를 펌핑하는 것에 의해, 형태

의 이중 선형 커플링을 실현할 수 있다. 이들 두 개의 동작을 통해, 두 개의 캐비티 사이에서 임의의 선형 심플렉틱 변환(linear symplectic transformation)을 수행할 수 있다.

몇몇 실시형태에서, 조셉슨 비선형성을 사용하여 유니터리 빔 스플리터 연산자를 구현하는 상기의 접근법은 조셉슨 디바이스에서 결함에 대해 강건하게 만들어질 수 있다. 예를 들면, 디바이스의 고유 비선형성이 약하지만 그러나 파라메트릭 펌핑이 강한 경우, 모드 c 및 d에서의 열적 노이즈의 영향은, 이 노이즈가 큰 가간섭성 상태 진폭(A_c 및 A_d)에 비해 작다는 사실에 의해 억제될 수도 있다. 이 체제(regime)에서의 연산은 또한, SWAP 연산이 광범위한 광자 수를 포함하는 양자 상태에 대해 수행될 수 있도록 빔 스플리터의 선형성을 증가시킬 수도 있다.

빔 스플리터 유니터리 변환은 양자 정보 처리에 대해 매우 유용한 요소이다. 예를 들면, 빔 스플리터 유니터리 연산자에 의해 작용되는 가우시안 입력 상태(예를 들면, 가간섭성 상태, 압착된 상태)의 진화가 고전적인 컴퓨터를 사용하여 효율적으로 시뮬레이팅될 수 있지만, 비 가우시안(non-Gaussian) 입력 상태(예를 들면, 폭 상태(Fock state))의 진화는 자명하지 않은 출력 상태로 이어질 수도 있다. 예를 들면, 보손(boson) 샘플링의 복잡성은, 고전적인 컴퓨터를 통해 시뮬레이팅하기 어려운 출력 상태의 자명하지 않은 통계적 속성을 예시한다. 또한, 단일의 광자 소스 및 광자 검출기 둘 모두와 결합되는 빔 스플리터 유니터리는, 얽힌 게이트의 확률론적 성질 및 극도로 매우 어려운 리소스 오버헤드를 포함하는 주요 과제에도 불구하고, 범용 선형 광학 양자 연산(linear optical quantum computation: LOQC)을 달성할 수 있다.

몇몇 실시형태에서, 선형 광학 양자 컴퓨팅으로 제한되기 보다는, 양자 정보 처리를 용이하게 하기 위해 추가적인 비선형 요소가 사용될 수도 있다. 예를 들면, 마이크로파 광자와 함께 초전도 회로의 물리적 플랫폼을 사용하는 것은, 단일의 광자 소스 및 광자 검출기의 성능을 제공할 뿐만 아니라, 또한 2 레벨 또는 다중 레벨 앤실라로서 사용될 수 있는 적어도 하나의 고도로 제어 가능한 트랜스몬을 포함한다. 몇몇 실시형태에서, 양자 정보 처리 연산을 수행하기 위해, 빔 스플리터 유니터리 연산자 및 캐비티-트랜스몬 분산 커플링 게이트를 결합하는 양자 연산이 사용된다. 몇몇 실시형태에서, 분산 커플링 게이트는, 트랜스몬(또는 다른) 앤실라의 양자 상태에 의해(예를 들면, 그 양자 상태에 기초하여 및/또는 그 양자 상태를 조건으로 하여) 제어되는 여전히 선형적인 광학기기 변환이다. 선형 광학기기 및 게이트 기반의 양자 연산의 성능의 이러한 병합은 강력하며 특정한 논리적 인코딩과는 독립적인 방식으로 광자 상태에서 논리적으로 인코딩되는 큐비트에 대해 게이트 연산을 수행하는 것을 허용한다. 따라서, 몇몇 실시형태에서, 정보의 논리적 인코딩은 동일한 연산을 갖는 동일한 하드웨어를 사용하면서 변경될 수 있다.

제1 앤실라 디바이스(941)는 커플링 디바이스(931)와 유사하지만, 그러나 캐비티 둘 모두가 아니라 제1 캐비티(911)에만 커플링된다. 제1 앤실라 디바이스는 마이크로파 방사선의 펌프 및 판독 펄스를 사용하여 트랜스몬(944)을 구동하기 위한 펌프 포트(942) 및 트랜스몬(944)으로부터 판독 마이크로파 신호를 수신하기 위한 판독 포트(943)를 포함한다. 트랜스몬(944)은 제1 캐비티(911) 내로 적어도 부분적으로 돌출하는 제1 안테나 패드(945)를 통해 제1 캐비티(911)에 커플링된다. 제2 안테나 패드(946)는 트랜스몬(944)을 준 평면 공진기(947)에 커플링한다.

제2 앤실라 디바이스(951)는 제1 앤실라 디바이스(941)와 유사하지만, 그러나, 제1 캐비티(911)이 아닌, 제2 캐비티(921)에만 커플링된다. 제2 앤실라 디바이스는 마이크로파 방사선의 펌프 및 판독 펄스를 사용하여 트랜스몬(954)을 구동하기 위한 펌프 포트(952) 및 트랜스몬(954)으로부터 판독 마이크로파 신호를 수신하기 위한 판독 포트(953)를 포함한다. 트랜스몬(954)은 제1 캐비티(911) 안으로 적어도 부분적으로 돌출하는 제1 안테나 패드(955)를 통해 제1 캐비티(911)에 커플링된다. 제2 안테나 패드(956)는 트랜스몬(944)을 준 평면 공진기(947)에 커플링한다.

제1 및 제2 앤실라 디바이스(941 및 952)는 CPS 연산을 구현하기 위해 사용될 수도 있는데, 이것은 다음과 같이 표현된다:

여기서,

는 트랜스몬과 커플링되는 특정한 캐비티의 보손 모드의 수 연산자이다. 몇몇 실시형태에서, 위상 시프트는 π이고, 광자 수 패리티 연산이

이기 때문에 제어식 패리티 연산의 구현을 초래한다. 몇몇 실시형태에서, CPS 게이트는, 시간 지속 기간(t = π/χ) 및 커플링 강도(χ)에 대해, 앤실라 트랜스몬과 각각의 캐비티 사이에서 분산 커플링을 갖는 해밀토니안 하에서의 시간 변화로부터 획득될 수 있다:

.

양자 정보 시스템(910)을 구현하기 위한 파라미터의 예시적인 세트는 다음과 같다: 제1 캐비티(911)는 Kerr(커)/2π = 2 kHz 및 ω₁/2π = 5.45㎓를 가질 수도 있고; 제2 캐비티(921)는 커/2π = 3 kHz 및 ω₂/2π = 6.55㎓를 가질 수도 있고; 커플링 디바이스(931)는 α/2π = 74㎒, ω/2π = 5.95㎓, χ_c1/2π = 0.26㎒, 및 χ_c2/2π = 0.32㎒를 가질 수도 있고; 제1 앤실라 트랜스몬(941)은 α/2π = 180㎒, ω/2π = 4.5㎓, χ/2π = 0.76㎒를 가질 수도 있고; 제2 앤실라 트랜스몬(951)은 α/2π = 180㎒, ω/2π = 5.0㎓, χ/2π = 1.26㎒를 가질 수도 있다.

몇몇 실시형태에서, c-SWAP 게이트는 BS 연산 및 CPS 연산의 조합을 사용하여 구현될 수도 있다. c-SWAP 게이트는 두 개의 캐비티 모드 및 앤실라 트랜스몬 중 하나에 대해 동작하여, 앤실라 트랜스몬의 상태에 기초하여 두 개의 캐비티의 상태를 교환한다. 따라서, 유니터리 c-SWAP 연산자는 다음과 같이 작성될 수 있는데:

여기서 |g> 및 |e>는 앤실라 트랜스몬의 그라운드 상태 및 제1 여기 상태를 각각 나타낸다. (c-SWAP)² = I이기 때문에, c-SWAP은 가역적이다. c-SWAP 게이트는 때로는, 고전적인 계산에 대해 보편적인 Fredkin(프레드킨) 게이트로 칭해진다. 양자 연산의 경우, c-SWAP 및 단일 큐비트 회전은 범용 계산이 가능한 양자 게이트의 세트를 형성한다.

도 10a는 c-SWAP 게이트에 대한 양자 회로도(1000)를 예시한다. 라인(1001, 1002, 및 1003)은 제1 캐비티(911), 제2 캐비티(921) 및 앤실라 트랜스몬(931)을 나타낸다. 양자 회로도에서, 연산은, 좌측에서부터 우측으로, 시간의 함수로서 다양한 컴포넌트에 대해 수행된다. c-SWAP 게이트에 대한 심볼은 캐비티 라인(1001 및 1002)의 각각에 있는 "X" 및 앤실라 트랜스몬 라인(1003) 상의 도트를 포함한다.

도 10b는 BS 연산 및 CPS 연산을 사용하여 c-SWAP 게이트를 구현하기 위한 예시적인 양자 회로도(1010)를 예시한다. 먼저, 제1 캐비티(1001)와 제2 캐비티(1002) 사이에서 θ = π/4에서 제1 BS 연산(1011)이 수행된다. 상기에서 설명되는 바와 같이, BS 연산은 커플링 트랜스몬(934)을 사용하여 수행될 수도 있다. 제1 BS 연산(1011) 이후, 앤실라 트랜스몬(1003)과 제2 캐비티(1002) 사이에서 CPS 연산(1013)이 수행된다. 마지막으로, 제1 캐비티(1001)와 제2 캐비티(1002) 사이에서 θ = -π/4에서 제2 BS 연산(1015)이 수행된다.

몇몇 실시형태에서, e-SWAP 연산은 c-SWAP 게이트 및 앤실라 트랜스몬 회전의 조합을 사용하여 수행될 수도 있다. e-SWAP은 두 개의 캐비티에 대해 동작하며 유니터리 연산자에 의해 표현된다:

θ = π/2인 경우, e-SWAP 게이트는 SWAP 게이트와 동등하며, 여기서 결과적으로 나타나는 전역적 위상 시프트(i)는 관찰 불가능하다. θ = π/4의 경우,

는 항등 연산자 및 SWAP 연산자의 가간섭성 조합이며, 때로는

로 표시된다. 단일 큐비트 회전 및 큐비트에 대해 동작하는

연산자는 범용 양자 게이트의 세트를 형성한다.

e-SWAP 연산자와 빔 스플리터 유니터리 연산자 사이에는 유사점 및 차이점이 있다. 제로 및 하나의 총 여기를 갖는 보손 하위 공간의 경우, 그 둘은 동등하다(예를 들면,

). 그러나, 하나보다 더 많은 총 여기를 갖는 하위 공간의 경우, 두 연산자는 상이하게 거동하는데(예를 들면,

). 이것은

와는 다르다.

e-SWAP 연산자의 하나의 특징부는, 그것이, 임의의 수의 보손을 포함하는 단일 모드 보손 인코딩에 대한 논리적 하위 공간을 보존한다는 것이다. 임의의 단일 모드 보손 인코딩의 논리적 상태

에 대해, e-SWAP 연산

는 임의의 보손 코드에 대한 그리고 임의의 파라미터(θ)에 대한 코드 공간을 유지한다. 이 중요한 속성은 동일한 하드웨어를 사용하여 보손 인코딩의 상이한 선택을 갖는 양자 정보 처리를 수행하는 것을 가능하게 한다. 이 강력한 특징부는 하드웨어에 큰 유연성을 제공하며 고정된 하드웨어에 대한 '소프트웨어 업데이트'를 통해 양자 에러 정정을 위한 상이한 인코딩을 갖는 실험을 허용한다.

몇몇 실시형태에서, 두 개의 캐비티 모드 사이의 e-SWAP 연산자는 2 레벨 앤실라 트랜스몬을 사용하여 구현될 수 있다. 예를 들면, 도 11a는 제1 캐비티(1101), 제2 캐비티(1102) 및 앤실라 트랜스몬(1103) 사이의 양자 회로도(1100)이다. e-SWAP 연산을 구현하기 위한 예시된 방법은 다음과 같다: (1) 앤실라 트랜스몬(1103)을 양자 상태

로 초기화함; (2) 앤실라 트랜스몬(1103)의 상태에 기초하여 제어되는 제1 캐비티(1101)와 제2 캐비티(1102) 사이의 제1 c-SWAP 연산(1111)을 수행함; (3) X 축을 중심으로 각도 2θ만큼 앤실라 트랜스몬(1103)을 회전시킴(1112)(

); 및 (4) 앤실라 트랜스몬(1103)의 상태에 기초하여 제어되는 제1 캐비티(1101)와 제2 캐비티(1102) 사이의 제2 c-SWAP 연산(1113)을 수행함. 전술한 방법 이후, 앤실라 트랜스몬은 초기 상태(|+>)로 복원되고 두 캐비티 모드에서 분리되며; 한편, 두 개의 캐비티 모드는 e-SWAP 연산인 U_eSWAP(θ)를 겪는다. 앤실라 트랜스몬(1103)이 측정되면(1114), 결과는, 에러가 없다고 가정하여, 초기 상태(|+>)이다.

몇몇 실시형태에서, c-SWAP 연산자의 로버스트 구현은, 도 11b에서 예시되는 바와 같이, c-SWAP 연산자를 빔 스플리터 연산자 및 CPS 게이트로 분해하는 것에 의해 획득될 수 있다. e-SWAP 게이트를 구현하는 방법은 다음의 것을 포함한다: (1) 앤실라 트랜스몬(1103)을 양자 상태(|g>)로 초기화함; (2) 제1 캐비티(1101)와 제2 캐비티(1102) 사이에서 θ = π/4에서 제1 BS 연산(1141)을 수행함; (3) 앤실라 트랜스몬(1103)에 대해 제1 Hadamard(아다마르) 연산(1142)을 수행함; (4) 제2 캐비티(1102)와 앤실라 트랜스몬(1103) 사이에서 제1 CPS 연산(1143)을 수행함; (5) 앤실라 트랜스몬(1103)에 대해 X 축을 중심으로 각도 2θ만큼 회전(1144)을 수행함(

); (6) 제2 캐비티(1102)와 앤실라 트랜스몬(1103) 사이에서 제2 CPS 연산(1145)을 수행함; (7) 앤실라 트랜스몬(1103)에 대해 제2 아다마르 연산(1146)을 수행함; (8) 제1 캐비티(1101)와 제2 캐비티(1102) 사이에서 θ = -π/4에서 제2 BS 연산(1147)을 수행함. 앤실라 트랜스몬(1103)이 측정되면(1148), 결과는, 에러가 없다고 가정하여, 초기 상태(|g>)이다.

c-SWAP 및/또는 e-SWAP 연산을 구현함에 있어서, 측파대 튜닝을 갖는 다수의 앤실라 상태의 사용은 게이트를 강건하게 만들고, 장애를 허용하게 만들고, 그리고 하드웨어를 효율적으로 만들기 위해 사용될 수 있다.

예를 들면, 트랜스몬 상태의 자발적인 붕괴와 관련되는 1차 에러는 예고될 수도 있을 뿐만 아니라 정정될 수도 있다. 몇몇 실시형태에서, 캐비티-트랜스몬 커플링 해밀토니안은 "에러에 투명"하도록 변경되고, 그 결과, 트랜스몬 붕괴의 선행 차수 에러는 캐비티의 모든 로직 상태에 대한 에러에 투명한 해밀토니안과 교환 가능하다. 그 다음, 진화 동안 발생되는 트랜스몬 붕괴는 진화의 끝에서 발생되는 트랜스몬 붕괴로서 식별될 수 있는데, 이것은 에러 분석을 상당히 단순화할 수 있다.

몇몇 실시형태에서, 4개의 트랜스몬 레벨(|g>, |e>, |f>, |h>)이 사용되는데, 여기서 |g>-|h> 하위 공간은 정보의 큐비트를 인코딩하기 위해 사용되고, 한편, |e>-|f> 하위 공간은 에러를 검출하기 위해 사용된다. 추가적인 레벨을 도입하는 것에 의해, |g>-|h> 하위 공간으로부터의 트랜스몬 붕괴 에러는 양자 채널에 의해 특성 묘사될 수 있는데:

여기서

이고

이다. |g>-|h>가 펼쳐지는 하위 공간은 큐비트를 인코딩하기 위해 사용되고, 반면, |e>, |f> 및 |h>가 펼쳐지는 하위 공간은, 예를 들면, 측파대 구동에 기인하여 캐비티 모드와의 균일한 강도의 분산 커플링을 갖는다.

몇몇 실시형태에서, 도 11b에 도시된 회로와 유사한 양자 회로가 사용되지만, 그러나 유니터리 연산은 4 레벨 트랜스몬으로 일반화된다. 몇몇 실시형태에서, 캐비티 모드에 대한 제어 가능한 역작용(back-action)은, 트랜스몬과 캐비티 사이의 분산 커플링:

을, 상태(|e>, |f> 및 |h>)에 대해 동일한 분산 시프트(χ)를 가지도록 설계하는 것에 의해 제어되고, 그 결과 CPS 게이트는 다음의 것이 된다:

몇몇 실시형태에서, 일반화된 아다마르 게이트와 관련되는 유니터리 연산자는 다음의 것이 된다:

.

따라서, 아다마르 회전은 g-h 하위 공간 내에서 수행되고 e-f 하위 공간에 걸쳐 자명하게(trivially) 작용한다.

몇몇 실시형태에서, 트랜스몬 회전은 다음의 것이 되는데:

.

이것은 g-h 하위 공간 내에서 회전하고 상태(|e> 및 |f>)를 교환한다.

몇몇 실시형태에서, CPS 연산은 다음의 것이 된다:

.

4 레벨 트랜스몬에 걸친 상기의 확장된 게이트를 통해, 1차 트랜스몬 탈위상화 에러를 검출하고 1차 트랜스몬 붕괴 에러를 정정하는 것이 가능하다.

제1 CPS 연산(1143) 동안의 트랜스몬 붕괴는 트랜스몬 상태에 대한 |h>의 측정(1148)으로 귀결되고, 한편, 붕괴가 분산 커플링을 변경시키지 않기 때문에, 캐비티 모드는 에러 없이 CPS 게이트 하에서 계속 진화한다. 제2 CPS 연산(1145) 동안의 트랜스몬 붕괴는 트랜스몬 상태에 대한 |f>의 측정으로 귀결되고, 한편, 캐비티 모드는 소망되는 U_eSWAP(θ)로서 진화한다. 트랜스몬 붕괴 에러(제1 및 제2 CPS 게이트 동안의 트랜스몬 붕괴와 각각 관련되는 |h> 및 |f> 상태)가 모호하지 않게 구별될 수 있기 때문에, CPS 게이트 동안의 1차 트랜스몬 붕괴 에러는 몇몇 실시형태에서 능동적으로 정정될 수도 있다.

따라서, 몇몇 실시형태에서 장애 허용 c-SWAP 및 e-SWAP 게이트가 구현될 수 있다.

다른 실시형태에서, 추가적인 레벨 및 측파대 구동은 장애 허용 SNAP 게이트를 구현하기 위해 사용될 수 있다. SNAP 게이트는 연산자와 관련된다:

.

캐비티에서, 캐비티의 상이한 폭 상태 각각은 트랜스몬의 상이한 전이 주파수와 관련된다. 예를 들면, 캐비티 내에 광자가 존재하지 않는 경우의 큐비트의 전이 주파수는 0㎒의 디튜닝으로서 정의된다(그리고, 몇몇 실시형태에서 5㎓와 10㎓ 사이에 있을 수도 있는 표면적(ostensible) 큐비트 전이 주파수와 동일하다). 캐비티가 단일의 광자를 포함하는 경우, 큐비트의 전이 주파수는 대략 10㎒만큼 디튜닝된다; 캐비티가 두 개의 광자를 포함하는 경우, 큐비트의 전이 주파수는 대략 17㎒만큼 디튜닝된다; 캐비티가 세 개의 광자를 포함하는 경우, 큐비트의 전이 주파수는 대략 26㎒만큼 디튜닝된다; 캐비티가 네 개의 광자를 포함하는 경우, 큐비트의 전이 주파수는 대략 34㎒만큼 디튜닝된다; 그리고 캐비티가 다섯 개의 광자를 포함하는 경우, 큐비트의 전이 주파수는 대략 43㎒만큼 디튜닝된다. 전이 주파수의 이러한 수 의존적인 디튜닝은, nχ 디튜닝으로 근사될 수 있는데, 여기서 n은 캐비티의 여기 수이고, χ는 광자 수마다의 디튜닝이다. 예를 들면, χ는 대략적으로 8.3㎒일 수도 있다.

큐비트의 전이 주파수의 이러한 수 의존적 디튜닝에 기초하여, 큐비트는 좁은 스펙트럼 폭을 갖는 구동 펄스 및 특정한 여기 수에 대한 디튜닝된 전이 주파수와 매치하도록 튜닝되는 중심 주파수를 사용하여 선택적으로 주소 지정될 수도 있다. 예를 들면, 10㎒ 디튜닝을 갖는 주파수에서 큐비트를 구동하는 것은, 캐비티에 단일의 광자가 있는 경우에만, 캐비티의 양자 상태로 하여금 변하게 할 것이다. 따라서, 타겟 상태(targeted state)와 매치하도록 적절한 주파수를 선택하는 것에 의해 진동자의 특정한 폭 상태의 양자 위상을 조정하기 위해, SNAP 게이트가 적용될 수도 있다. SNAP 게이트는 또한 동일한 신호 내에서 상이한 폭 상태를 각각 타겟으로 하는 다수의 펄스를 포함할 수도 있으며; 각각의 펄스가 상이한 주파수를 가질 수도 있기 때문에, 펄스는 단일의 신호로 결합될 수도 있다.

도 12는, 몇몇 실시형태에 따른, 양자 기계적 발진기의 상태를 조작하는 예시적인 프로세스를 묘사한다. 도 12에서, 발진기의 |1> 및 |2> 폭 상태를 타겟으로 하는 두 개의 펄스를 포함하는 SNAP 게이트가 발진기에 분산적으로 커플링되는 트랜스몬 큐비트에 적용된다. 초기 상태에서의 각각의 원의 면적은 발진기의 측정이 관련된 측정을 생성할 확률을 나타낸다. 예를 들면, 발진기의 측정은 |1> 상태 또는 |2> 상태보다 |0> 상태를 측정할 가능성이 더 높을 것이다.

도 12는, 트랜스몬 큐비트의 블로흐 구(Bloch sphere)에서 입체각(solid angle)을 둘러싸는 트랜스몬에 대해 수행되는 두 개의 회전이, 커플링된 발진기에 중심 내각과 동일한 기하학적 위상을 부여할 것이다는 개념을 예시하기 위해 제공된다. 도 12의 예에서, 큐비트를 특정한 방식으로 구동하는 것에 의해 큐비트에 대해 두 개의 회전이 수행된다. 이 예에서, 큐비트의 상태로 하여금 블로흐 구 상에서 캐비티의 각각의 여기 수와 관련되는 궤적을 따르게 하기 위해, 두 개의 파이-펄스(블로흐 구 주위에서 π 라디안의 회전을 야기하는 펄스)가 사용된다. 예를 들면, 궤적은 |g>로부터 |e>로 블로흐 구 상에서 제1 경로를 따르고, 그 다음, 다시 |e>로 |g>로 블로흐 구 상에서 동일한 경로를 따른다. 결과적으로, 궤적에 의해 어떠한 입체각도 이루어지지 않으며 발진기의 |0> 성분에 어떠한 기하학적 위상도 도입되지 않는다.

몇몇 실시형태에서, 블로흐 구 상에서의 궤적의 제1 경로 및 블로흐 구 상에서의 궤적의 제2 경로는 파이-펄스를 사용하여 생성된다. 큐비트의 양자 상태에 의해 취해지는 정확한 경로는 파이-펄스가 적용되는 축에 의존할 수도 있다. 이러한 방식에서, 제1 경로 및 제2 경로는 상이하게 만들어질 수도 있고, 그에 의해, 궤적으로 하여금 블로흐 구 상에서 입체각에 대하게 할 수 있다. 결과적으로, 기하학적 위상이 큐비트 발진기 시스템의 양자 상태로 도입될 수도 있다.

몇몇 실시형태에서, SNAP 게이트 동안의 큐비트의 양자 상태는, 궤적에 의해 예시되는 바와 같이, 그라운드 상태에서 시작 및 종료된다. 이러한 타입의 궤적은, SNAP 게이트가 수행되기 이전 및/또는 이후에, 발진기의 양자 상태에 대한 이완 및 탈위상화 시간의 영향을 감소시킬 수도 있다.

도 12의 가장 우측 박스는, 각각의 기하학적 위상의 도입 이후의 각각의 페이저(phasor)의 최종 상태를 예시한다. n = 0과 관련되는 페이저는, 큐비트의 양자 상태에 의해 어떤 입체각도 이루어지지 않았기 때문에, 어떠한 위상 시프트도 겪지 않는다. n = 1과 관련되는 페이저는, 점선에 의해 예시되는 제1 위상 시프트를 획득한다. n = 2와 관련되는 페이저는, 점선에 의해 예시되는 제2 위상 시프트를 획득한다. 몇몇 실시형태에서, 제2 위상 시프트는 제1 위상 시프트와는 상이하다, 예를 들면, 제2 위상 시프트는 제1 위상 시프트보다 더 크거나 또는 더 작다.

SNAP 게이트 에러를 투명하게 만들기 위해 주파수 시프트를 상쇄하도록 측파대 구동을 적용하는 세 개의 레벨의 트랜스몬(|g>, |e>, |f>)을 사용하는 전술한 개념이 사용될 수도 있다. 따라서, SNAP 게이트 동안 트랜스몬 에러가 발생하는 경우, 캐비티의 상태는 파괴되지 않는다. 도 13은 SNAP 게이트의 그러한 구현의 결과를 예시한다. 장애 허용 SNAP 게이트 이후 앤실라 트랜스몬이 측정될 때, 상태 |g>에서 앤실라가 발견되는 경우, SNAP 게이트는 올바르게 실행되었다. 이 구현의 예상치 못한 결과는, 앤실라 트랜스몬이 (비트 플립 에러에 기인하여) |e> 또는 (위상 에러에 기인하여) |f> 중 어느 하나에 있는 것으로 측정되는 경우, SNAP 게이트는 올바르게 구현되지 않았지만, 그러나 대신, 아이덴티티 연산자는 캐비티의 상태에 대해 작용하였다는 것이다. 따라서, 에러는 앤실라 상태에 의해 에러가 예고될 뿐만 아니라, 에러가 발생할 때 캐비티의 상태는 완전히 영향을 받지 않는다. 이것은 SNAP 게이트가 완전히 장애를 허용하게 만든다.

도 14는, 앤실라 트랜스몬을 측정하는(또는 측정하지 않는) 것으로부터 유래할 수도 있는 다양한 결과에 대한 폭 상태 인코딩 논리적 큐비트(Fock state encoded logical qubit)에 대해 작용하는 SNAP 게이트에 대한 평균 게이트 충실도의 플롯이다.

장애 허용 개념은, 최대 d-2차까지 트랜스몬 이완 에러를 억제할 수 있는 d-1 여기 상태에 대한 χ 매칭을 갖는 d 레벨 트랜스몬을 사용하는 것에 의해 임의의 차수의 탈위상화 에러를 억제하도록 추가로 확장될 수도 있다.

이와 같이 본 개시내용에 설명된 기술의 몇몇 양태 및 실시형태를 설명하였지만, 다양한 변경, 수정, 및 개선이 당업자에게 용이하게 일어날 것이라는 점을 이해해야 한다. 이러한 변경, 수정, 및 개선은 본 명세서에 설명된 기술의 사상 및 범위 내에 있도록 의도된다. 예를 들어, 당업자는, 본 명세서에서 설명하는 기능을 수행하고 및/또는 이점들 중 하나 이상 및/또는 결과를 취득하기 위한 다양한 다른 수단 및/또는 구조를 쉽게 구상할 것이며, 이러한 변경 및/또는 수정의 각각은 본 명세서에 설명된 실시형태들의 범위 내에 있는 것으로 간주된다. 당업자는, 본 명세서에 기술된 특정 실시형태에 대한 균등물을 단지 일상적인 실험을 사용하여 인식하거나 확인할 수 있을 것이다. 따라서, 전술한 실시형태들은 단지 예로서 제시된 것이며, 첨부된 청구범위 및 그 등가의 범위 내에서, 본 발명의 실시형태들이 특정하게 설명된 것과는 다르게 실시될 수 있음을 이해해야 한다. 또한, 본 명세서에 기술된 두 개 이상의 특징부, 시스템, 물품, 재료, 키트, 및/또는 방법의 임의의 조합은, 이러한 특징부, 시스템, 물품, 재료, 키트, 및/또는 방법이 서로 일치하지 않는 경우, 본 개시내용의 범위 내에 있도록 포함된다.

또한, 설명한 바와 같이, 몇몇 양태는 하나 이상의 방법으로서 구현될 수 있다. 방법의 일부로서 수행되는 연산들은 임의의 적절한 방식으로 순서화될 수 있다. 이에 따라, 예시적인 실시형태들에서 순차적인 연산들로서 도시되어 있더라도, 일부 연산을 동시에 수행하는 것을 포함할 수 있는, 도시된 순서와는 다른 순서로 연산들이 수행되는 실시형태들이 구성될 수 있다.

본 명세서에서 정의되고 사용되는 바와 같은 모든 정의는, 사전적 정의, 참고로 원용되는 문헌에서의 정의, 및/또는 정의된 용어의 일반적인 의미를 지배하는 것으로 이해되어야 한다.

본 명세서의 명세서 및 청구범위에서 사용되는 바와 같은 단수형태의 표현은, 달리 명확하게 지시되지 않는 한, "적어도 하나"를 의미하는 것으로 이해되어야 한다.

본 명세서의 명세서 및 청구범위에서 사용되는 바와 같은 "및/또는"이라는 어구는, 그렇게 결합된 요소들, 즉, 일부 경우에는 접속적으로 존재하고 다른 경우에는 분리적으로 존재하는 요소들의 "양측 또는 어느 하나"를 의미하는 것으로 이해되어야 한다. "및/또는"으로 열거되는 다수의 요소는, 동일한 방식으로, 즉, 그렇게 결합된 요소들 중 "하나 이상"으로 해석되어야 한다. "및/또는" 절에 의해 구체적으로 식별되는 요소들이 아닌, 구체적으로 식별된 그러한 요소들과 관련되거나 관련되지 않은 다른 요소들이 선택적으로 존재할 수 있다. 따라서, 비제한적인 일례로, "포함하는"과 같은 개방형 언어와 함께 사용될 때 "A 및/또는 B"에 대한 언급은, 일 실시형태에서는 (선택적으로, B 이외의 요소를 포함하여) A만을 가리킬 수 있고, 다른 일 실시형태에서는, (선택적으로, A 이외의 요소를 포함하여) B만을 가리킬 수 있고, 또 다른 일 실시형태에서는, (선택적으로, 다른 요소들을 포함하여) A와 B 모두, 기타를 가리킬 수 있다.

본 명세서의 명세서 및 청구범위에서 사용된 바와 같이, 하나 이상의 요소의 리스트와 관련하여 "적어도 하나"라는 어구는, 요소들의 리스트 내의 임의의 하나 이상의 요소 중에서 선택되지만, 요소들의 리스트 내에 구체적으로 열거된 각각의 모든 요소 중 적어도 하나를 반드시 포함할 필요는 없으며 요소들의 리스트 내의 요소들의 임의의 조합을 배제하지 않는, 하나 이상의 요소를 의미하는 것으로 이해되어야 한다. 이 정의는, 또한, 구체적으로 식별된 요소들에 관련되거나 관련되지 않은 "적어도 하나"라는 어구가 가리키는 요소들의 리스트 내에 구체적으로 식별된 그러한 요소들이 아닌 요소들이 선택적으로 존재할 수 있게 한다. 따라서, 비제한적인 일례로, "A와 B 중 적어도 하나"(또는, 균등하게 "A 또는 B 중 적어도 하나", 또는 균등하게 "A 및/또는 B 중 적어도 하나")는, 일 실시형태에서, (선택적으로 B가 아닌 요소를 포함하며) B가 존재하지 않으면서 하나보다 많게 선택적으로 포함하는 적어도 하나의 A를 가리킬 수 있고, 다른 일 실시형태에서, (선택적으로 A가 아닌 요소를 포함하며) A가 존재하지 않으면서 하나보다 많게 선택적으로 포함하는 적어도 하나의 B를 가리킬 수 있고, 또 다른 일 실시형태에서, 하나보다 많게 선택적으로 포함하는 적어도 하나의 A, 및 (선택적으로 다른 요소를 포함하며) 하나보다 많게 선택적으로 포함하는 적어도 하나의 B를 가리킬 수 있다.

또한, 본 명세서에서 사용된 어구 및 용어는 설명을 위한 것이며 제한하는 것으로 간주되어서는 안 된다. 본 명세서에서 "포함하는"(including), "포함하는"(comprising), 또는 "갖는", "함유하는", "수반하는", 및 그 변형의 사용은, 그 이후에 열거되는 항목과 해당 균등물 및 추가 항목을 포함하는 것으로 의도된 것이다.

전술한 명세서 및 청구범위에서, "포함하는", "포함하는", "반송하는", "갖는", "함유하는", "수반하는", "유지하는", "로 구성된" 등의 모든 이행 어구는, 개방형, 즉, 대상을 포함하지만 이에 제한되지 않는 것으로 이해되어야 한다. "이루어지는"과 "본질적으로 이루어지는"이라는 이행 어구만이 폐쇄형 또는 반폐쇄 이행 어구이다.

Claims

캐비티(cavity) 및 앤실라 트랜스몬(ancilla transmon)을 사용하여 장애 허용 양자 연산(fault-tolerant quantum operation)을 구현하기 위한 방법으로서,
상기 캐비티의 두 개보다 더 많은 에너지 레벨을 사용하여 논리적 큐비트(logical qubit)를 인코딩하는 단계;
상기 앤실라 트랜스몬의 두 개보다 더 많은 에너지 레벨을 사용하여 정보를 인코딩하는 단계; 및
상기 앤실라 트랜스몬에서의 적어도 하나의 에러 타입을 상기 캐비티로부터 분리하는, 상기 캐비티와 상기 앤실라 트랜스몬 사이의 상호 작용을 생성하는 단계를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제1항에 있어서, 상기 캐비티와 상기 앤실라 사이에서 상기 상호 작용을 생성하는 단계는 측파대 구동(sideband drive)을 적용하는 단계를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제2항 또는 임의의 다른 선행 청구항에 있어서, 상기 캐비티의 상기 논리적 큐비트의 진화(evolution)는, 상기 측파대 구동이 적용될 때 1차 앤실라 에러(first-order ancilla error)에 대해 투명한, 장애 허용 양자 연산을 구현하기 위한 방법.
제2항 또는 임의의 다른 선행 청구항에 있어서, 상기 측파대 구동은,
제1 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제1 주파수 시프트를, 제2 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록; 그리고
그라운드 상태 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제3 주파수 시프트를, 제2 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록 구성되는, 장애 허용 양자 연산을 구현하기 위한 방법.
제1항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 연산은 양자 로직 게이트(quantum logic gate)를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제5항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 로직 게이트는 선택적 수 의존적 임의 위상(selective number-dependent arbitrary phase: SNAP) 게이트를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제5항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 로직 게이트는 제어식 SWAP 게이트(controlled-SWAP gate)를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제5항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 로직 게이트는 지수 SWAP 게이트(exponential-SWAP gate)를 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제5항 또는 임의의 다른 선행 청구항에 있어서, 상기 트랜스몬에서 에러가 발생하는 경우, 상기 캐비티의 상기 논리적 큐비트는 영향을 받지 않는, 장애 허용 양자 연산을 구현하기 위한 방법.
제1항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 연산은 양자 측정을 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제10항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 측정은 양자 패리티 측정(quantum parity measurement)을 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
제10항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 측정은 에러 신드롬(error syndrome)의 측정을 포함하는, 장애 허용 양자 연산을 구현하기 위한 방법.
양자 정보 시스템으로서,
마이크로파 방사선을 지원하도록 구성되는 캐비티;
상기 캐비티에 분산적으로 커플링되는 앤실라 트랜스몬;
마이크로파 소스로서, 상기 마이크로파 소스는,
상기 캐비티의 두 개보다 더 많은 에너지 레벨을 사용하여 논리적 큐비트를 인코딩하기 위해 상기 캐비티에 마이크로파 방사선(microwave radiation)을 인가하도록;
상기 앤실라 트랜스몬의 두 개보다 더 많은 에너지 레벨을 사용하여 정보를 인코딩하기 위해 상기 앤실라 트랜스몬에 마이크로파 방사선을 인가하도록; 그리고
상기 앤실라 트랜스몬에서의 적어도 하나의 에러 타입을 상기 캐비티로부터 분리하는 상기 캐비티와 상기 앤실라 트랜스몬 사이의 상호 작용을 생성하기 위해 마이크로파 방사선을 인가하도록
구성되는, 상기 마이크로파 소스를 포함하는, 양자 정보 시스템.
제13항에 있어서, 상기 캐비티와 상기 앤실라 트랜스몬 사이의 상호 작용을 생성하기 위해 마이크로파 방사선을 인가하는 것은, 측파대 구동을 적용하는 것을 포함하는, 양자 정보 시스템.
제14항 또는 임의의 다른 선행 청구항에 있어서, 상기 캐비티의 상기 논리적 큐비트의 진화는, 상기 측파대 구동이 적용될 때 1차 앤실라 에러에 대해 투명한, 양자 정보 시스템.
제14항 또는 임의의 다른 선행 청구항에 있어서, 상기 측파대 구동은,
제1 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제1 주파수 시프트를, 제2 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록; 그리고
그라운드 상태 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제3 주파수 시프트를, 제2 여기 상태에서의 상기 앤실라 트랜스몬에 의한 상기 캐비티 상에서의 제2 주파수 시프트와 동일하게 조정하도록 구성되는, 양자 정보 시스템.
제13항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 연산은 양자 로직 게이트를 포함하는, 양자 정보 시스템.
제17항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 로직 게이트는 선택적 수 의존적 임의 위상(SNAP) 게이트, 제어식 SWAP 게이트, 또는 지수 SWAP 게이트를 포함하는, 양자 정보 시스템.
제17항 또는 임의의 다른 선행 청구항에 있어서, 상기 트랜스몬에서 에러가 발생하는 경우, 상기 캐비티의 상기 논리적 큐비트는 영향을 받지 않는, 양자 정보 시스템.
제1항 또는 임의의 다른 선행 청구항에 있어서, 상기 양자 연산은 양자 패리티 측정 및/또는 에러 신드롬의 측정을 포함하는, 양자 정보 시스템.