KR20200103231A

KR20200103231A - 표시장치

Info

Publication number: KR20200103231A
Application number: KR1020190021211A
Authority: KR
Inventors: 박새론; 신기철; 김진석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-02-22
Filing date: 2019-02-22
Publication date: 2020-09-02
Also published as: CN111610675A; US20200271987A1

Abstract

표시장치는 대응하는 데이터 라인 및 대응하는 데이터 라인에 연결된 제1 화소 회로, 대응하는 데이터 라인 및 대응하는 데이터 라인에 연결된 제2 화소 회로, 상기 제1 화소 회로에 연결되고, 제1 화소 영역에 배치되는 제1 화소 전극, 및 제2 화소 회로에 연결되고, 제2 화소 영역에 배치되는 제2 화소 전극을 포함한다. 표시장치는 제1 화소 영역에 배치되고, 제1 컬러를 갖는 제1 메인 컬러필터, 제2 화소 영역에 배치되고, 제2 컬러를 갖는 제2 메인 컬러필터, 및 제1 화소 회로와 중첩하고, 상기 제2 컬러를 갖는 제1 서브 컬러필터를 포함한다. 표시장치는 제2 방향으로 연장되어 게이트 라인과 중첩하는 제1 차광층, 및 제1 차광층으로부터 데이터 라인과 나란하게 연장된 제2 차광층을 포함한다.

Description

표시장치{DISPLAY APPARATUS}

본 발명은 표시장치에 관한 것으로, 표시장치에 관한 것이다.

일반적으로 표시 장치는 복수의 화소들이 배치된 제1 기판, 제1 기판과 마주보는 제2 기판, 제1 기판과 제2 기판 사이에 배치되어 화소들에 의해 구동되는 영상 표시층을 포함한다. 영상 표시층으로서 액정층, 전기 습윤층, 및 전기 영동층 등 다양한 영상 표시층들이 사용될 수 있다.

화소들은 각각 박막 트랜지스터에 연결되어 데이터 전압을 인가받는 화소 전극 및 화소 전극과 마주보고 공통 전압을 인가받는 공통 전극을 포함한다. 데이터 전압을 인가받은 화소 전극 및 공통 전압을 인가받은 공통 전극에 의해 형성된 전계에 의해 영상 표시층이 구동되어 영상이 표시된다.

제1 기판 및 제2 기판 중 어느 한 기판은 표시 영역 중 비화소 영역 또는 비표시 영역에 블랙 매트릭스를 구비하여 빛샘을 방지할 수 있다. 또한, 제1 기판과 제2 기판의 셀 갭을 유지시키기 위해 두 기판 사이에 컬럼 스페이서들이 배치될 수 있다. 일반적으로, 컬럼 스페이서들은 표시장치의 개구율 저하를 방지하기 위하여, 블랙 매트릭스가 형성된 영역 내에 배치될 수 있다.

본 발명의 목적은 표시장치의 제조 공정을 단순화할 수 있으며, 화소 영역간 혼색을 방지할 수 있는 표시장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 표시장치는 제1 방향으로 연장된 다수의 데이터 라인; 제2 방향으로 연장된 다수의 게이트 라인; 상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제1 화소 회로; 상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제2 화소 회로; 상기 제1 화소 회로에 연결되고, 제1 화소 영역에 배치되는 제1 화소 전극; 상기 제2 화소 회로에 연결되고, 제2 화소 영역에 배치되는 제2 화소 전극; 상기 제1 화소 영역에 배치되고, 제1 컬러를 갖는 제1 메인 컬러필터; 상기 제2 화소 영역에 배치되고, 제2 컬러를 갖는 제2 메인 컬러필터; 상기 제1 화소 회로와 중첩하고, 상기 제2 컬러를 갖는 제1 서브 컬러필터; 상기 제2 방향으로 연장되어 상기 다수의 게이트 라인과 중첩하는 제1 차광층; 및 상기 제1 차광층으로부터 상기 제1 방향으로 연장된 제2 차광층을 포함한다.

본 발명의 일 실시예에 따른 표시장치는, 제1 방향으로 연장된 다수의 데이터 라인; 제2 방향으로 연장된 다수의 게이트 라인; 상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제1 화소 회로; 상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제2 화소 회로; 상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제3 화소 회로; 상기 제1 화소 회로에 연결되고, 제1 화소 영역에 배치되는 제1 화소 전극; 상기 제2 화소 회로에 연결되고, 제2 화소 영역에 배치되는 제2 화소 전극; 상기 제3 화소 회로에 연결되고, 제3 화소 영역에 배치되는 제3 화소 전극; 상기 제1 화소 영역에 배치되고, 제1 컬러를 갖는 제1 메인 컬러필터; 상기 제2 화소 영역에 배치되고, 제2 컬러를 갖는 제2 메인 컬러필터; 상기 제3 화소 영역에 배치되고, 제3 컬러를 갖는 제3 메인 컬러필터; 상기 제1 화소 회로와 중첩하고, 상기 제1 컬러와 다른 컬러를 갖는 제1 서브 컬러필터; 상기 제2 및 제3 화소 회로 중 적어도 하나와 중첩하는 제2 서브 컬러필터; 상기 제2 방향으로 연장되어 상기 다수의 게이트 라인, 상기 제1 및 제2 서브 컬러필터와 중첩하는 제1 차광층; 및 상기 제1 차광층으로부터 상기 제1 방향으로 연장된 제2 차광층을 포함한다.

본 발명의 실시예에 따른 표시장치에 의하면, 제1 기판은 두 개의 메인 컬러필터가 중첩하는 영역에 대응하여 배치된 차광층을 구비할 수 있다. 따라서, 두 개의 메인 컬러필터가 중첩됨으로써 화소 영역들 사이에서 서로 다른 컬러의 광이 혼색되는 현상이 시인되는 것을 차단할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사시도이다.
도 2는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이다.
도 4는 도 3에 도시된 제1 기판에서 차광층을 제거한 상태를 나타낸 평면도이다.
도 5는 도 4에 도시된 화소 회로층 및 화소 전극의 레이아웃을 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 컬러 필터층를 나타낸 평면도이다.
도 7은 도 6에 도시된 컬러 필터층과 차광층이 중첩된 상태를 나타낸 평면도이다.
도 8a는 도 3에 도시된 절단선 I-I`에 따라 절단한 제1 기판의 단면도이다.
도 8b는 도 3에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 제1 기판의 단면도이다.
도 9a는 도 8a에 도시된 제1 기판의 Ⅲ 부분을 확대한 확대도이다.
도 9b는 본 발명의 다른 실시예에 따른 제1 기판의 확대도이다.
도 10a는 도 8a에 도시된 제1 기판이 제2 기판과 결합된 상태를 나타낸 단면도이다.
도 10b는 도 8b에 도시된 제1 기판이 제2 기판과 결합된 상태를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이다.
도 12는 도 11에서 차광층을 제거한 상태를 나타낸 평면도이다.
도 13a는 도 11에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 제1 기판의 단면도이다.
도 13b는 도 11에 도시된 절단선 Ⅴ-Ⅴ`에 따라 절단한 제1 기판의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이다.
도 15는 도 14에서 차광층을 제거한 상태를 나타낸 평면도이다.
도 16a는 도 14에 도시된 절단선 Ⅵ-Ⅵ`에 따라 절단한 제1 기판의 단면도이다.
도 16b는 도 14에 도시된 절단선 Ⅶ-Ⅶ`에 따라 절단한 제1 기판의 단면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

“및/또는”은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 도시한 사사도이다. 도 2는 도 1에 도시된 표시장치의 블록도를 예시적으로 도시한 것이다.

도 1을 참조하면, 표시장치(DD)는 표시면(DSF)를 통해 이미지(IM)를 사용자에게 제공한다. 본 명세서에서는 이미지(IM)의 예시로 나비를 도시하였다. 표시면(DSF)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 평행할 수 있다. 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)과 직교하는 방향이다.

도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치(DD)는 표시패널(DP), 게이트 구동회로(100), 및 데이터 구동회로(200)를 포함한다.

표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시패널(liquid crystal display panel), 유기발광 표시패널(organic light emitting display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 액정 표시패널로 설명된다. 한편, 액정 표시패널을 포함하는 액정 표시장치는 미 도시된 편광부재 또는 백라이트 유닛 등을 더 포함할 수 있다.

표시패널(DP)은 제1 기판(DS1), 제1 기판(DS1)과 이격된 제2 기판(DS2), 및 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층(미도시)을 포함한다. 평면 상에서, 표시패널(DP)은 복수 개의 화소들(PX)이 배치된 표시영역(DA) 및 표시영역(DA)을 둘러싸는 비표시영역(NDA)을 포함한다. 도 1에 도시된 표시면(DSF)은 표시영역(DA)과 대응될 수 있다.

표시패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL) 및 게이트 라인들(GL)과 교차하는 복수 개의 데이터 라인들(DL)을 포함한다. 복수 개의 게이트 라인들(GL)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL)은 데이터 구동회로(200)에 연결된다.

도 2에는 복수 개의 화소들(PX) 중 일부만이 도시되었다. 복수 개의 화소들(PX)은 복수 개의 게이트 라인들(GL) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인에 각각 연결된다.

복수 개의 화소들(PX)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 복수 개의 화소들(PX)은 혼합색 중 하나를 표시할 수 있다. 혼합색은 옐로우, 시안, 및 마젠타 등 다양한 색상을 더 포함할 수 있다.

게이트 구동회로(100)는 게이트 신호들을 생성하고, 생성한 게이트 신호들을 게이트 라인들(GL)에 출력한다.

도 2에서는 복수 개의 게이트 라인들(GL)의 좌측 말단들에 연결된 하나의 게이트 구동회로(100)를 예시적으로 도시하였으나, 게이트 구동회로(100)의 개수 및 배치되는 위치는 이에 제한되지 않는다. 예를 들어, 표시장치(DD)는 복수 개의 게이트 라인들(GL)의 좌/우측 말단들에 각각 연결된 두 개의 게이트 구동회로를 포함할 수도 있다.

데이터 구동회로(200)는 수신한 영상 데이터에 따른 데이터 신호들을 생성한다. 데이터 구동회로(200)는 생성한 데이터 신호들을 복수 개의 데이터 라인들(DL)에 출력한다. 본 명세서 내에서 데이터 신호는 데이터 전압으로 지칭될 수 있다.

데이터 구동회로(200)는 데이터 구동부(210) 및 데이터 구동부(210)를 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동부(210) 및 연성회로기판(220)은 각각 복수 개로 제공될 수 있다.

복수 개의 데이터 구동부들(210)은 복수 개의 데이터 라인들(DL) 중 대응하는 데이터 라인들(DL)에 대응하는 데이터 신호들을 제공한다.

도 2는 칩 온 필름(COF: Chip on Flim) 방식으로 구비된 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동부(210)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시영역(NDA) 상에 배치될 수 있다.

도 2를 참조하면, 화소들(PX)은 매트릭스 형태로 배열되어, 복수 개의 화소행들 및 복수 개의 화소열들을 형성한다. 화소행들 각각에 포함된 화소들(PX)은 제1 방향(DR1)으로 나열된다. 화소행들은 제2 방향(DR2)으로 나열된다. 화소열들 각각에 포함된 화소들(PX)은 제2 방향(DR2)으로 나열된다. 화소열들은 제1 방향(DR1)으로 나열된다.

화소열들 각각은 두 개의 데이터 라인들(DL)과 연결될 수 있다. 구체적으로, 두 개의 데이터 라인들(DL) 중 어느 하나는 화소열의 화소들(PX) 중 홀수 번째 화소들에 연결되고, 다른 하나는 짝수 번째 화소들에 연결될 수 있다. 또한, 복수 개의 화소행들 중 인접한 두 개의 화소행들은 하나의 게이트 라인(GL)에 연결될 수 있다.

이렇게 함으로써, 화소행들의 수의 절반의 게이트 라인들(GL)을 이용하여 표시장치(DD)를 구성할 수 있고, 이에 따라 게이트 라인들(GL)이 화소행들의 수와 같은 개수로 제공되는 다른 방법에 대비하여, 게이트 신호를 인가하는 시간을 더 확보할 수 있는 장점이 있다. 게이트 신호가 인가되는 시간이 길어지면, 그 만큼 화소에 인가되는 신호의 정확도가 높아지게 되어, 안정적으로 고해상도 표시패널(DP)을 구현할 수 있다.

그러나, 본 발명의 이에 한정되지 않으며, 본 발명의 다른 실시예로, 화소열들 각각은 대응하는 하나의 데이터 라인(DL)과 연결되고, 화소행들 각각은 대응하는 하나의 게이트 라인(GL)에 연결될 수 있다.

도 3은 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이고, 도 4는 도 3에 도시된 제1 기판에서 차광층을 제거한 상태를 나타낸 평면도이며, 도 5는 도 4에 도시된 화소 회로층 및 화소 전극의 레이아웃을 나타낸 평면도이다.

제1 기판(DS1)의 표시 영역(DA, 도 2에 도시됨)은 복수의 화소 영역을 포함한다. 도 3 내지 도 5에서는 복수의 화소 영역 중 제1 및 제2 화소 영역(PXA1, PXA2)을 일 예로 도시하였다.

도 3 내지 도 5를 참조하면, 제1 기판(DS1)은 제1 화소 영역(PXA1)에 배치된 제1 화소(PX1) 및 제2 화소 영역(PXA2)에 배치된 제2 화소(PX2)를 포함한다. 제1 화소(PX1)는 제1 화소 회로(PXC1) 및 제1 화소 전극(PE1)을 포함하고, 제2 화소(PX2)는 제2 화소 회로(PXC2) 및 제2 화소 전극(PE2)을 포함한다. 제1 화소 회로(PXC1)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결되고, 제2 화소 회로(PXC2)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)에 연결된다.

제1 화소 영역(PXA1)은 활성 화소 영역(APA) 및 비활성 화소 영역(NPA)을 포함한다. 제1 화소 전극(PE1)은 활성 화소 영역(APA)과 중첩하고, 제1 화소 회로(PXC1)는 비활성 화소 영역(NPA)과 중첩한다. 제1 게이트 라인(GL1), 제1 및 제2 데이터 라인(DL1, DL2)은 비활성 화소 영역(NPA) 내에 배치될 수 있다. 본 발명의 일 예로, 제1 및 제2 데이터 라인(DL1, DL2) 중 일부분은 활성 화소 영역(APA)과 중첩할 수 있다.

제1 화소 전극(PE1)은 제1 화소 영역(PXA1)을 복수의 도메인으로 분할하기 위한 패턴 구조를 가질 수 있다. 예를 들어, 제1 화소 전극(PE1)은 제1 및 제2 방향(DR1, DR2)으로 십자 형태로 형성된 줄기부 및 줄기부로부터 방사형으로 연장된 복수의 가지부들을 포함할 수 있다. 이 경우, 제1 화소 영역(PXA1)은 4개의 도메인으로 구획될 수 있다. 복수의 가지부들은 구획된 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 가지부들은 마이크로미터 단위의 거리로 이격되어 다수의 미세 슬릿을 형성한다. 제1 화소 전극(PE1)의 패턴 구조는 이에 한정되지 않는다.

제1 화소 회로(PXC1)는 제1 트랜지스터(TR1) 및 제1 스토리지 커패시터(Cst1)를 포함한다. 제1 트랜지스터(TR1)는 제1 게이트 라인(GL1)으로부터 연장된 제1 게이트 전극(GE1), 제1 데이터 라인(DL1)으로부터 연장된 제1 소오스 전극(SE1) 및 제1 소오스 전극(SE1)과 이격된 제1 드레인 전극(DE1)을 포함한다. 제1 소오스 전극(SE1)과 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)과 중첩하고, 제1 화소 전극(PE1)과 전기적으로 접속될 수 있다. 제1 화소 전극(PE1)은 제1 콘택부(CNT1)에서 제1 드레인 전극(DE1)과 직접 접촉될 수 있다.

제1 스토리지 커패시터(Cst1)는 제1 드레인 전극(DE1)과 연결된 제1 전극 및 스토리지 라인(SL)으로부터 연장된 제2 전극(STE)을 포함한다. 제1 전극은 제1 드레인 전극(DE1)과 일체로 형성될 수 있다. 스토리지 라인(SL)은 스토리지 전압이 공급되는 배선이다. 제2 전극은 제1 화소 전극(PE1)과 중첩할 수 있다. 스토리지 라인(SL), 제1 전극, 및 제2 전극(STE)은 비활성 화소 영역(NPA)과 중첩할 수 있다.

도 6은 본 발명의 일 실시예에 따른 컬러 필터층를 나타낸 평면도이고, 도 7은 도 6에 도시된 컬러 필터층과 차광층이 중첩된 상태를 나타낸 평면도이다.

도 3 내지 도 7에 도시된 바와 같이, 제1 기판(DS1)은 비활성 화소 영역(NPA)을 정의하는 차광층(BL)을 포함할 수 있다. 차광층(BL)은 비활성 화소 영역(NPA)에 구비되어, 제1 화소 회로(PXC1) 및 제1 게이트 라인(GL1)을 커버할 수 있다. 차광층(BL)은 제1 및 제2 데이터 라인(DL1, DL2)을 부분적으로 커버할 수 있다. 차광층(BL)은 복수의 제1 차광층(BL1) 및 복수의 제2 차광층(BL2)을 포함할 수 있다. 복수의 제1 차광층(BL1)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 이격되어 배열될 수 있다. 복수의 제2 차광층(BL2)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 이격되어 배열될 수 있다. 복수의 제1 차광층(BL1) 각각은 복수의 제2 차광층(BL2)에 연결될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)에 직교하는 방향일 수 있다.

제1 화소 회로(PXC1) 및 제1 게이트 라인(GL1)은 제1 차광층들(BL1) 중 대응하는 하나의 제1 차광층에 의해 커버된다. 제1 및 제2 데이터 라인(DL1, DL2)은 제1 차광층들(BL1)과 중첩하고, 제2 차광층들(BL2)과 중첩하지 않을 수 있다.

제2 화소 영역(PXA2) 역시 활성 화소 영역(APA) 및 비활성 화소 영역(NPA)을 포함한다. 제2 화소 회로(PXC2)는 제1 화소 회로(PXC1)와 동일한 구조를 갖는다. 제2 화소 회로(PXC2)와 제1 화소 회로(PXC1)는 복수의 제1 차광층들(BL1) 중 하나의 제1 차광층에 의해서 커버될 수 있다.

제1 화소(PX1)는 제1 화소 영역(PXA1)에 배치되는 제1 메인 컬러필터(MCF1)를 포함하고, 제2 화소(PX2)는 제2 화소 영역(PXA2)에 배치되는 제2 메인 컬러필터(MCF2)를 포함한다. 제1 메인 컬러필터(MCF1)는 제2 메인 컬러필터(MCF2)와 다른 컬러를 가질 수 있다. 제1 메인 컬러필터(MCF1)는 복수개로 제공될 수 있고, 복수의 제1 메인 컬러필터(MCF1)는 제2 방향(DR2)으로 배열될 수 있다. 복수의 제1 메인 컬러필터들(MCF1)은 서로 연결되어 일체로 형성될 수 있다.

제1 메인 컬러필터(MCF1)는 제1 화소 영역(PXA1)의 활성 화소 영역(APA) 및 비활성 화소 영역(NPA)에 배치될 수 있다. 제1 메인 컬러필터(MCF1)는 비활성 화소 영역(NPA)에서 제1 화소 회로(PXC1)를 커버할 수 있다. 제1 메인 컬러필터(MCF1)는 활성 화소 영역(APA) 및 비활성 화소 영역(NPA)에서 동일한 폭을 가질 수 있다.

제2 메인 컬러필터(MCF2)는 제2 화소 영역(PXA2)의 활성 화소 영역(APA)에 배치될 수 있다. 제2 메인 컬러필터(MCF2)는 제2 화소 영역(PXA2)의 비활성 화소 영역(NPA)에 제공된 개구부(OP)를 포함할 수 있다. 제2 메인 컬러필터(MCF2)에 형성된 개구부(OP)는 제2 화소 회로(PXC2)를 부분적으로 노출시킬 수 있다. 특히, 제2 메인 컬러필터(MCF2)는 제2 화소 회로(PXC2)의 제2 콘택부(CNT2)와 중첩하지 않을 수 있다. 제2 화소 회로(PXC2)의 제2 콘택부(CNT2)는 개구부(OP)를 통해 노출될 수 있다.

제1 메인 컬러필터(MCF1)는 인접하는 화소 영역(예를 들어, 제2 화소 영역(PXA2))에 일부 중첩하여 배치될 수 있다. 예를 들어, 제1 메인 컬러필터(MCF1)는 제2 메인 컬러필터(MCF2)와 부분적으로 중첩할 수 있다.

제1 화소(PX1)는 제1 화소 영역(PXA1)에 배치되는 제1 서브 컬러필터(SCF1)를 포함하고, 제2 화소(PX2)는 제2 화소 영역(PXA2)에 배치된 제2 서브 컬러필터(SCF2)를 포함한다. 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1)와 다른 컬러를 가질 수 있다. 본 발명의 일 예로, 제1 서브 컬러필터(SCF1)는 제2 메인 컬러필터(MCF1)와 동일 컬러를 가질 수 있다. 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치될 수 있다. 제1 서브 컬러필터(SCF1)는 비활성 화소 영역(NPA)에 배치되어 제1 화소 회로(PXC1)와 중첩할 수 있다. 특히, 제1 서브 컬러필터(SCF1)는 제1 트랜지스터(TR1)와 중첩할 수 있다.

제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 다른 컬러를 가질 수 있다. 본 발명의 일 예로, 제2 서브 컬러필터(SCF2)는 제1 메인 컬러필터(MCF1)와 동일 컬러를 가질 수 있다. 제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 중첩하지 않을 수 있다. 제2 서브 컬러필터(SCF2)는 비활성 화소 영역(NPA)에 배치되어 제2 화소 회로(PXC2)와 중첩할 수 있다. 특히, 제2 서브 컬러필터(SCF2)는 제2 트랜지스터(TR2)와 중첩할 수 있다.

도 3 내지 도 7에서는 제1 및 제2 서브 컬러필터(SCF1, SCF2) 각각이 평면에서 봤을 때 사각 형상을 가지나, 제1 및 제2 서브 컬러필터(SCF1, SCF2)의 형상은 특별히 한정되지 않는다. 예를 들어, 제1 및 제2 서브 컬러필터(SCF1, SCF2) 각각이 평면에서 봤을 때 원 형상을 가질 수 있다.

도 8a는 도 3에 도시된 절단선 I-I`에 따라 절단한 제1 기판의 단면도이고, 도 8b는 도 3에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 제1 기판의 단면도이다. 도 9a는 도 8b에 도시된 제1 기판의 Ⅲ 부분을 확대한 확대도이고, 도 9b는 본 발명의 다른 실시예에 따른 제1 기판의 확대도이다.

도 8a 및 도 8b를 참조하면, 제1 기판(DS1)은 제1 베이스 기판(SB1), 게이트 금속막(GL1, GE1, GE2, SL), 게이트 절연막(GIL), 액티브층(AL), 데이터 금속막(DL1~DL4, SE1, SE2, DE1, DE2), 컬러 필터층(MCF1, MCF2, SCF1, SCF2), 평탄화막(PIL), 제1 및 제2 화소 전극(PE1, PE1), 및 차광층(BL1, BL2)을 포함한다.

제1 베이스 기판(SB1)은 투명 또는 불투명한 절연 기판으로서, 실리콘 기판, 유리 기판, 및 플라스틱 기판 등일 수 있다. 제1 기판(DS1)의 비활성 화소 영역(NPA)에 대응하여 제1 베이스 기판(SB1) 상에는 게이트 금속막(GL1, GE1, GE2, SL)이 배치된다. 게이트 금속막(GL1, GE1, GE2, SL)은 제1 게이트 라인(GL1), 제1 게이트 라인(GL1)으로부터 연장된 제1 및 제2 게이트 전극(GE1, GE2)을 포함할 수 있다. 게이트 금속막(GL1, GE1, GE2, SL)은 스토리지 라인(SL)을 더 포함할 수 있다. 제1 게이트 전극(GE1)은 제1 화소(PX1, 도 5에 도시됨)에 포함되는 제1 트랜지스터(TR1)의 제어 전극이고, 제2 게이트 전극(GE2)은 제2 화소(PX2, 도 5에 도시됨)에 포함되는 제2 트랜지스터(TR2)의 제어 전극일 수 있다. 게이트 금속막(GL1, GE1, GE2, SL)을 커버하도록 제1 베이스 기판(SB1) 상에는 게이트 절연막(GIL)이 배치된다. 게이트 절연막(GIL)은 무기 물질을 포함하는 무기 절연막일 수 있다.

게이트 절연막(GIL) 상에는 제1 및 제2 액티브층(AL1, AL2)이 배치될 수 있다. 제1 및 제2 액티브층(AL1, AL2)은 제1 및 제2 트랜지스터(TR1, TR2)의 입력 및 출력 전극 사이에서 전도 채널(conductive channel)을 형성하는 반도체층일 수 있다. 도시하지 않았으나, 제1 기판(110)은 제1 및 제2 액티브층(AL1, AL2) 위로 형성된 제1 및 제2 오믹 콘택층을 더 포함할 수 있다. 제1 및 제2 액티브층(AL1, AL2) 각각은 아몰포스 실리콘, 폴리 실리콘, 및 금속 산화물 반도체에서 선택될 수 있다.

게이트 절연막(GIL) 상에는 데이터 금속막(DL1~DL4, SE1, SE2, DE1, DE2)이 배치될 수 있다. 데이터 금속막(DL1~DL4, SE1, SE2, DE1, DE2)은 제1 내지 제4 데이터 라인들(DL1~DL4), 제1 및 제2 소오스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)을 포함할 수 있다. 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 액티브층(AL1) 상에 구비된다. 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)은 각각 제1 트랜지스터(TR1)의 입력 및 출력 전극일 수 있다. 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)은 제2 액티브층(AL2) 상에 구비된다. 제2 소오스 전극(SE2) 및 제2 드레인 전극(DE2)은 제1 트랜지스터(TR1)의 입력 및 출력 전극일 수 있다.

제1 내지 제4 데이터 라인(DL1~DL4)은 게이트 절연막(GIL) 상에 구비된다. 도 8a 및 도 8b에서는 제1 내지 제4 데이터 라인(DL1~DL4)의 하부에 액티브층이 구비되는 않는 구조를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 마스크 절감을 위하여 제1 및 제2 액티브층(AL1, AL2)과 데이터 금속막이 동시에 패터닝되는 경우, 제1 내지 제4 데이터 라인(DL1~DL4)의 하부에도 액티브층이 배치될 수 있다.

데이터 금속막(DL1~DL4, SE1, SE2, DE1, DE2)을 커버하도록 컬러 필터층(MCF1, MCF2, SCF1, SCF2)이 배치된다. 컬러 필터층(MCF1, MCF2, SCF1, SCF2)은 제1 화소 영역(PXA1)에 배치된 제1 메인 컬러필터(MCF1) 및 제1 서브 컬러필터(SCF1)를 포함하고, 제2 화소 영역(PXA2)에 배치된 제2 메인 컬러필터(MCF2) 및 제2 서브 컬러필터(SCF2)를 포함한다. 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 활성 화소 영역(APA)과 중첩할 수 있고, 제1 및 제2 서브 컬러필터(SCF1, SCF2)는 비활성 화소 영역(NPA)과 중첩할 수 있다.

제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 다른 컬러를 갖고, 비활성 화소 영역(NPA)에서 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 중첩할 수 있다. 본 발명의 일 예로, 제1 메인 컬러필터(MCF1)는 레드 컬러(R)를 갖고, 제2 메인 컬러필터(MCF2)는 블루 컬러(B)를 가질 수 있다.

제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1)와 다른 컬러를 갖고, 제1 메인 컬러필터(MCF1) 상에 배치될 수 있다. 제1 서브 컬러필터(SCF1)는 제2 메인 컬러필터(MCF2)와 동일 컬러를 가질 수 있다. 예를 들어, 제1 서브 컬러필터(SCF1)는 블루 컬러(B)를 가질 수 있다.

제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 다른 컬러를 갖고, 제2 메인 컬러필터(MCF2)와 이격되어 배치될 수 있다. 제2 서브 컬러필터(SCF2)는 제1 메인 컬러필터(MCF1)와 동일 컬러를 가질 수 있다. 예를 들어, 제2 서브 컬러필터(SCF2)는 레드 컬러(G)를 가질 수 있다.

컬러 필터층(MCF1, MCF2, SCF1, SCF2) 위로는 평탄화층(PIL)이 배치될 수 있다. 평탄화층(PIL)은 유기 물질로 형성된 절연막일 수 있다. 평탄화층(PIL)과 컬러 필터층(MCF1, MCF2, SCF1, SCF2) 사이에는 무기 물질로 형성된 패시베이션막(passivation layer)이 더 배치될 수 있다. 제1 기판(DS1)은 패시베이션막과 평탄화층(PIL)을 선택적으로 구비할 수 있고, 다른 일 예로 이들을 모두 구비할 수 있다.

한편, 비활성 화소 영역(NPA)에서 컬러 필터층(MCF1, MCF2, SCF1, SCF2)이 구비되지 않은 영역은 평탄화층(PIL)에 의해서 직접 커버될 수 있다.

평탄화층(PIL) 및 컬러필터층(MCF1, MCF2)에는 데이터 금속막(DML) 중 일부를 노출시키기 위한 콘택부를 포함할 수 있다. 콘택부는 제1 및 제2 화소(PX1, PX2)에서 제1 및 제2 트랜지스터(TR1, TR2) 각각의 출력 전극을 노출시키기 위한 제1 및 제2 콘택부(CNT1, CNT2)을 포함할 수 있다.

평탄화층(PIL) 위로는 화소 전극들(PE1, PE2)이 배치된다. 화소 전극들(PE1, PE2) 중 제1 화소 전극(PE1)은 제1 화소(PX1)에 배치되고, 화소 전극들(PE1, PE2) 중 제2 화소 전극(PE2)은 제2 화소(PX2)에 배치된다. 제1 화소 전극(PE1)은 제1 콘택부(CNT1)을 통해 제1 트랜지스터(TR1)의 출력 전극(DE1)과 전기적으로 콘택되고, 제2 화소 전극(PE2)은 제2 콘택부(CNT2)를 통해 제2 트랜지스터(TR2)의 출력 전극(DE2)과 전기적으로 콘택된다.

비활성 화소 영역(NPA)에서 평탄화층(PIL) 위로는 차광층(BL1, BL2)이 배치된다. 차광층(BL1, BL2)은 광을 차단할 수 있는 차광 물질(예를 들어, 카본 등)을 포함하는 유기 물질로 이루어질 수 있다. 차광층(BL1, BL2)은 블랙 컬러를 가질 수 있다.

차광층(BL1, BL2)은 복수의 제1 차광층(BL1) 및 복수의 제2 차광층(BL2)을 포함할 수 있다. 제2 차광층들(BL2) 각각은 제2 방향(DR2)으로 인접하는 두 개의 화소(PX1, PX2)에 중첩하도록 배치될 수 있다. 도 8a에서, 제2 차광층들(BL2) 중 적어도 하나는 비활성 화소 영역(NPA)에서 제1 및 제2 메인 컬러필터(MCF1, MCF2)와 중첩한다.

도 9a를 참조하면, 제2 차광층(BL2)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 이격 거리(d1)와 동일한 폭(W1)을 가질 수 있다. 따라서, 제2 차광층(BL2)은 화소 전극들(PE1, PE2)과 중첩하지 않을 수 있다. 제2 차광층(BL2)은 서로 인접하는 두 개의 데이터 라인(DDL1, DL2) 사이에 배치된다. 즉, 제2 차광층(BL2)은 데이터 라인들(DL1, DDL1, DL2, DDL2)과 중첩하지 않을 수 있다.

제2 차광층(BL2)은 두 개의 메인 컬러필터(MCF1, MCF2)가 중첩하는 영역에 대응하여 배치될 수 있다. 따라서, 제2 차광층(BL2)은 두 개의 메인 컬러필터(MCF1, MCF2)가 중첩됨으로써 화소 영역들(PXA1, PXA2) 사이에서 서로 다른 컬러의 광이 혼색되는 현상이 시인되는 것을 차단할 수 있다.

도 9b를 참조하면, 본 발명의 다른 일 예로, 제2 차광층(BL2)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이의 이격 거리(d1)보다 큰 폭(W2)을 가질 수 있다. 따라서, 제2 차광층(BL2)은 화소 전극들(PE1, PE2)과 부분적으로 중첩할 수 있다. 또한, 제2 차광층(BL2)은 서로 인접하는 두 개의 데이터 라인(DDL1, DL2) 사이의 이격 거리(d2)보다 작은 폭(W2)을 가질 수 있다. 따라서, 제2 차광층(BL2)은 데이터 라인들(DL1, DDL1, DL2, DDL2)과 중첩하지 않을 수 있다.

다시 도 8b를 참조하면, 제1 차광층(BL1)은 제2 방향(DR2)으로 연장되고, 각 화소(PX1, PX2)의 화소 회로를 커버할 수 있다. 제1 차광층(BL1)은 각 화소(PX1, PX2)의 서브 컬러필터(SCF1, SCF2)와 중첩할 수 있다. 즉, 제1 차광층(BL1)은 제1 화소(PX1)의 비활성 화소 영역(NPA)에서 제1 서브 컬러필터(SCF1)와 중첩하고, 제2 화소(PX2)의 비활성 화소 영역(NPA)에서 제2 서브 컬러필터(SCF2)와 중첩할 수 있다. 여기서, 제1 서브 컬러필터(SCF1)가 형성된 영역을 메인 스페이서 영역(MSA)으로 정의하고, 제2 서브 컬러필터(SCF2)가 형성된 영역을 서브 스페이서 영역(SSA)으로 정의할 수 있다.

제1 화소(PX1)의 비활성 화소 영역(NPA)에서 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치되고, 제2 화소(PX2)의 비활성 영역(NPA)에서 제2 서브 컬러필터(SCF2)는 게이트 절연막(GIL) 상에 배치된다. 제2 서브 컬러필터(SCF2)는 게이트 절연막(GIL) 상에서 제2 트랜지스터(TR2)와 직접적으로 접촉될 수 있다.

제1 화소(PX1)에서 제1 차광층(BL1)과 게이트 절연막(GIL) 사이에는 제1 메인 컬러필터(MCF1)가 개재되나, 제2 화소(PX2)에서 제1 차광층(BL1)과 게이트 절연막(GIL) 상에는 제2 메인 컬러필터(MCF2)가 개재되지 않는다. 따라서, 제1 화소(PX1)의 제1 차광층(BL1)과 제2 화소(PX2)의 제1 차광층(BL1) 사이에 높이차가 발생한다. 특히, 제1 차광층(BL1)은 메인 스페이서 영역(MSA)과 서브 스페이서 영역(SSA) 사이에서 높이차를 갖는다. 즉, 메인 스페이서 영역(MSA)에서 제1 차광층(BL1)은 제1 베이스 기판(BS1)으로부터 제1 높이(h1)에 위치한다면, 서브 스페이서 영역(SSA)에서 제1 차광층(BL1)은 제1 베이스 기판(BS1)으로부터 제1 높이(h1)보다 낮은 제2 높이(h2)에 위치한다.

제1 기판(DS1)은 차광층(BL1, BL2), 평탄화층(PIL), 화소 전극들(PE1, PE2) 상에 배치된 제1 배향막을 더 포함할 수 있다.

도 10a는 도 8a에 도시된 제1 기판이 제2 기판과 결합된 상태를 나타낸 단면도이고, 도 10b는 도 8b에 도시된 제1 기판이 제2 기판과 결합된 상태를 나타낸 단면도이다.

도 10a 및 도 10b를 참조하면, 제2 기판(DS2)은 제2 베이스 기판(SB2) 및 공통 전극(CE)을 포함한다. 제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 마주하여 배치된다. 제2 베이스 기판(BS2)은 투명 또는 불투명한 절연 기판으로서, 실리콘 기판, 유리 기판, 및 플라스틱 기판 등일 수 있다.

제2 베이스 기판(BS2) 상에는 공통 전극(CE)이 제공된다. 특히, 공통 전극(CE)은 제2 베이스 기판(BS2)의 제1 베이스 기판(BS1)과 마주하는 일면 상에 배치된다. 공통 전극(CE)에는 공통 전압이 인가된다. 화소 전극들(PE1, PE2)과 공통 전극(CE) 사이에 전계가 형성된다. 제2 기판(DS2)은 공통 전극(CE) 상에 배치된 제2 배향막을 더 포함할 수 있다.

제1 기판(DS1)과 제2 기판(DS2) 사이에는 액정층(LCL)이 배치된다. 화소 전극들(PE1, PE2)과 공통 전극(CE) 사이에 전계가 형성되면, 전계에 의해 액정층(LCL)이 구동된다. 전계의 크기에 따라 액정층(LCL)의 광 투과율이 조절될 수 있다.

제1 및 제2 기판(DS1, DS2) 사이에 액정층(LCL)이 형성될 공간을 제공하기 위해, 제1 및 제2 기판(DS1, DS2)은 소정 간격 이격되어 배치될 수 있다. 표시패널은 제1 및 제2 기판(DS1, DS2)의 이격 간격을 일정하게 유지시키기 위한 스페이서 영역(MSA, SSA)을 포함할 수 있다. 본 발명의 일 예로, 스페이서 영역(MSA, SSA)은 메인 스페이서 영역(MSA) 및 서브 스페이서 영역(SSA)을 포함한다.

메인 스페이서 영역(MSA)에서 제1 및 제2 기판(DS1, DS2)은 서로 접촉될 수 있다. 따라서, 메인 스페이서 영역(MSA)은 복수의 화소들(PX1, PX2) 중 일부 화소(PX1)에 제공될 수 있다. 실질적으로 메인 스페이서 영역(MSA)에 의해서 제1 및 제2 기판(DS1, DS2) 사이의 이격 간격이 유지될 수 있다. 서브 스페이서 영역(SSA)에서 제1 및 제2 기판(DS1, DS2)은 서로 이격될 수 있다. 서브 스페이서 영역(SSA)은 메인 스페이서 영역(MSA)으로 가해지는 충격을 완충시키는 역할을 할 수 있다.

이처럼, 표시 패널(DP)은 제1 차광층(BL1)과 제1 및 제2 서브 컬러필터(SCF1, SCF2)가 중첩된 구조를 가짐으로써, 제1 기판(DS1)과 제2 기판(DS2) 사이에 별도의 스페이서를 구비하지 않고서도 스페이서 영역(MSA, SSA)을 가질 수 있다. 특히, 제1 및 제2 서브 컬러필터(SCF1, SCF2)는 제1 및 제2 메인 컬러필터(MCF1, MCF2)를 형성할 때 함께 형성되므로, 제1 및 제2 서브 컬러필터(SCF1, SCF2)를 형성하는데, 별도의 공정이 추가되지 않는다. 따라서, 별도의 스페이서를 형성하는 공정을 생략할 수 있으므로써, 표시 패널(DP)의 제조 공정을 단순화시킬 수 있다.

본 발명의 일 실시예에 따른 표시 패널(DP)은 제1 및 제2 기판(DS1, DS2)을 결합하고, 제1 및 제2 기판(DS1, DS2) 사이의 공간을 밀봉하기 위한 실링제를 더 포함할 수 있다. 실링제는 표시 패널(DP)의 비표시 영역(NDA, 도 2에 도시됨)에 구비될 수 있다.

도 11은 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이고, 도 12는 도 11에서 차광층을 제거한 상태를 나타낸 평면도이다. 도 13a는 도 11에 도시된 절단선 Ⅳ-Ⅳ`에 따라 절단한 제1 기판과 제2 기판이 결합된 상태를 나타낸 단면도이고, 도 13b는 도 11에 도시된 절단선 Ⅴ-Ⅴ`에 따라 절단한 제1 기판과 제2 기판이 결합된 상태를 나타낸 단면도이다.

제1 기판(DS1)의 표시 영역(DA, 도 2에 도시됨)은 복수의 화소 영역을 포함한다. 도 11 내지 도 13b에서는 복수의 화소 영역 중 제1 내지 제3 화소 영역(PXA1, PXA2, PXA3)을 일 예로 도시하였다.

도 11 및 도 12를 참조하면, 제1 기판(DS1)은 제1 화소 영역(PXA1)에 배치된 제1 화소(PX1), 제2 화소 영역(PXA2)에 배치된 제2 화소(PX2) 및 제3 화소 영역(PXA3)에 배치된 제3 화소(PX3)를 포함한다. 제1 화소(PX1)는 제1 화소 회로(PXC1) 및 제1 화소 전극(PE1)을 포함하고, 제2 화소(PX2)는 제2 화소 회로(PXC2) 및 제2 화소 전극(PE2)을 포함한다. 제3 화소(PX3)은 제3 화소 회로(PXC3) 및 제3 화소 전극(PE3)을 포함한다. 제1 화소 회로(PXC1)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결되고, 제2 화소 회로(PXC2)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)에 연결된다. 제3 화소 회로(PXC3)는 제1 게이트 라인(GL1) 및 제3 데이터 라인(DL3)에 연결된다.

제1 내지 제3 화소 영역(PXA1~PXA3) 각각은 활성 화소 영역(APA) 및 비활성 화소 영역(NPA)을 포함한다. 제1 내지 제3 화소 전극(PE1~PE3)은 활성 화소 영역(APA)과 중첩하고, 제1 내지 제3 화소 회로(PXC1~PXC3)는 비활성 화소 영역(NPA)과 중첩한다.

제1 게이트 라인(GL1), 제1 및 제2 데이터 라인(DL1, DL2)은 비활성 화소 영역(NPA) 내에 배치될 수 있다. 본 발명의 일 예로, 제1 및 제2 데이터 라인(DL1, DL2) 중 일부분은 활성 화소 영역(APA)과 중첩할 수 있다.

제1 기판(DS1)은 비활성 화소 영역(NPA)을 정의하는 차광층(BL)을 포함할 수 있다. 차광층(BL)은 비활성 화소 영역(NPA)에 구비되어, 제1 내지 제3 화소 회로(PXC1~PXC3) 및 제1 게이트 라인(GL1)을 커버할 수 있다. 차광층(BL)은 제1 및 제2 데이터 라인(DL1, DL2)을 부분적으로 커버할 수 있다. 차광층(BL)은 복수의 제1 차광층(BL1) 및 복수의 제2 차광층(BL2)을 포함할 수 있다. 복수의 제1 차광층(BL1)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 이격되어 배열될 수 있다. 복수의 제2 차광층(BL2)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 이격되어 배열될 수 있다. 복수의 제1 차광층(BL1) 각각은 복수의 제2 차광층(BL2)에 연결될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)에 직교하는 방향일 수 있다.

제1 내지 제3 화소 회로(PXC1~PXC3) 및 제1 게이트 라인(GL1)은 제1 차광층들(BL1) 중 대응하는 하나의 제1 차광층에 의해 커버된다. 제1 내지 제3 데이터 라인(DL1~DL3)은 제1 차광층들(BL1)과 중첩하고, 제2 차광층들(BL2)과 중첩하지 않을 수 있다.

제1 화소(PX1)는 제1 메인 컬러필터(MCF1) 및 제1 서브 컬러필터(SCF1)를 포함하고, 제2 화소(PX2)는 제2 메인 컬러필터(MCF2) 및 제2 서브 컬러필터(SCF2)를 포함한다. 제3 화소(PX3)는 제3 메인 컬러필터(MCF3) 및 제3 서브 컬러필터(SCF3)를 포함한다.

제1 메인 컬러필터(MCF1)는 제2 및 제3 메인 컬러필터(MCF2, MCF3)와 다른 컬러를 가질 수 있다. 제1 메인 컬러필터(MCF1)는 복수개로 제공될 수 있고, 복수의 제1 메인 컬러필터(MCF1)는 제2 방향(DR2)으로 배열될 수 있다. 복수의 제1 메인 컬러필터들(MCF1)은 서로 연결되어 일체로 형성될 수 있다.

제1 메인 컬러필터(MCF1)는 제1 화소 영역(PXA1)의 활성 화소 영역(APA) 및 비활성 영역(NPA)에 배치될 수 있다. 제1 메인 컬러필터(MCF1)는 비활성 영역(NPA)에서 제1 화소 회로(PXC1)를 커버할 수 있다.

제2 메인 컬러필터(MCF2)는 제2 화소 영역(PXA2)의 활성 화소 영역(APA)에 배치될 수 있다. 제2 메인 컬러필터(MCF2)는 비활성 영역(NPA)에 제공된 제1 개구부(OP1)를 포함할 수 있다. 제2 메인 컬러필터(MCF2)에 형성된 제1 개구부(OP1)는 제2 화소 회로(PXC2)를 부분적으로 노출시킬 수 있다. 특히, 제2 메인 컬러필터(MCF2)는 제2 화소 회로(PXC2)의 콘택부와 중첩하지 않을 수 있다. 제2 화소 회로(PXC2)의 콘택부는 제1 개구부(OP1)를 통해 노출될 수 있다.

제3 메인 컬러필터(MCF3)는 제3 화소 영역(PXA3)의 활성 화소 영역(APA)에 배치될 수 있다. 제3 메인 컬러필터(MCF3)는 비활성 영역(NPA)에 제공된 제2 개구부(OP2)를 포함할 수 있다. 제3 메인 컬러필터(MCF3)에 형성된 제2 개구부(OP2)는 제3 화소 회로(PXC3)를 부분적으로 노출시킬 수 있다. 특히, 제3 메인 컬러필터(MCF3)는 제3 화소 회로(PXC3)의 콘택부와 중첩하지 않을 수 있다. 제3 화소 회로(PXC3)의 콘택부는 제2 개구부(OP2)를 통해 노출될 수 있다.

제1 내지 제3 메인 컬러필터(MCF1~MCF3) 각각은 인접하는 화소 영역의 메인 컬러필터와 일부 중첩하여 배치될 수 있다.

도 13a에 도시된 바와 같이, 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 다른 컬러를 갖고, 비활성 화소 영역(NPA)에서 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 중첩하고, 제2 및 제3 메인 컬러필터(MCF2, MCF3)는 서로 중첩할 수 있다. 본 발명의 일 예로, 제1 메인 컬러필터(MCF1)는 레드 컬러(R)를 갖고, 제2 메인 컬러필터(MCF2)는 블루 컬러(B)를 가지며, 제3 메인 컬러필터(MCF3)는 그린 컬러를 가질 수 있다.

도 12 및 도 13b를 참조하면, 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1)와 다른 컬러를 가질 수 있다. 제1 서브 컬러필터(SCF1)는 제2 및 제3 메인 컬러필터(MCF2, MCF3) 중 어느 하나와 동일 컬러를 가질 수 있다. 즉, 제1 서브 컬러필터(SCF1)는 블루 컬러(B) 또는 그린 컬러(G) 중 하나의 컬러를 가질 수 있다. 도 13b에서는 본 발명의 일 예로, 제1 서브 컬러필터(SCF1) 블루 컬러(B)를 갖는다. 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치될 수 있다. 제1 서브 컬러필터(SCF1)는 비활성 영역(NPA)에 배치되어 제1 화소 회로(PXC1)와 중첩할 수 있다. 특히, 제1 서브 컬러필터(SCF1)는 제1 트랜지스터(TR1)와 중첩할 수 있다.

제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 다른 컬러를 가질 수 있다. 본 발명의 일 예로, 제2 서브 컬러필터(SCF2)는 제1 및 제3 메인 컬러필터(MCF1, MCF3)와 동일 컬러를 가질 수 있다. 예를 들어, 제2 서브 컬러필터(SCF2)는 제1 메인 컬러필터(MCF1)와 동일하게 레드 컬러(R)를 가질 수 있다. 제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 중첩하지 않을 수 있다. 제2 서브 컬러필터(SCF2)는 비활성 영역(NPA)에 배치되어 제2 화소 회로(PXC2)와 중첩할 수 있다. 특히, 제2 서브 컬러필터(SCF2)는 제2 트랜지스터(TR2)와 중첩할 수 있다.

제3 서브 컬러필터(SCF3)는 제3 메인 컬러필터(MCF3)와 다른 컬러를 가질 수 있다. 본 발명의 일 예로, 제3 서브 컬러필터(SCF3)는 제1 및 제2 메인 컬러필터(MCF1, MCF2)와 동일 컬러를 가질 수 있다. 예를 들어, 제3 서브 컬러필터(SCF3)는 제1 메인 컬러필터(MCF1)와 동일하게 레드 컬러(R)를 가질 수 있다. 제3 서브 컬러필터(SCF3)는 제3 메인 컬러필터(MCF3)와 중첩하지 않을 수 있다. 제3 서브 컬러필터(SCF3)는 비활성 영역(NPA)에 배치되어 제3 화소 회로(PXC3)와 중첩할 수 있다. 특히, 제3 서브 컬러필터(SCF3)는 제3 트랜지스터(TR3)와 중첩할 수 있다.

도 11 및 도 12에서는 제1 내지 제3 서브 컬러필터(SCF1~SCF3) 각각이 평면에서 봤을 때 사각 형상을 가지나, 제1 내지 제3 서브 컬러필터(SCF1~SCF3)의 형상은 특별히 한정되지 않는다. 예를 들어, 제1 내지 제3 서브 컬러필터(SCF1~SCF3) 각각이 평면에서 봤을 때 원 형상을 가질 수 있다.

도 11, 도 13a 및 도 13b를 참조하면, 차광층(BL)은 복수의 제1 차광층(BL1) 및 복수의 제2 차광층(BL2)을 포함할 수 있다. 차광층(BL)은 제1 기판(DS1)의 평탄화막(PIL) 상에 배치된다. 제2 차광층들(BL2) 각각은 제2 방향(DR2)으로 인접하는 두 개의 화소(PX1, PX2 또는 PX2, PX3)에 중첩하도록 배치될 수 있다. 특히, 제2 차광층(BL2)은 두 개의 메인 컬러필터(MCF1, MCF2 또는 MCF2, MCF3)가 중첩하는 영역에 대응하여 배치될 수 있다. 따라서, 제2 차광층(BL2)은 두 개의 메인 컬러필터(MCF1, MCF2 또는 MCF2, MCF3)가 중첩됨으로써 화소 영역들(PXA1, PXA2, PXA3) 사이에서 서로 다른 컬러의 광이 혼색되는 현상이 시인되는 것을 차단할 수 있다.

제2 차광층들(BL2) 각각은 인접하는 데이터 라인과 중첩하지 않을 수 있다. 도 13a에서, 제2 차광층들(BL2) 중 적어도 하나는 비활성 화소 영역(NPA)에서 제1 내지 제3 메인 컬러필터(MCF1, MCF2, MCF3)와 중첩한다.

제1 차광층(BL1)은 제2 방향(DR2)으로 연장되고, 각 화소(PX1, PX2, PX3)의 화소 회로(PXC1~PXC3)를 커버할 수 있다. 제1 차광층(BL1)은 각 화소(PX1, PX2, PX3)의 서브 컬러필터(SCF1, SCF2, SCF3)와 중첩할 수 있다. 여기서, 제1 서브 컬러필터(SCF1)가 형성된 영역을 메인 스페이서 영역(MSA)으로 정의하고, 제2 및 제3서브 컬러필터(SCF2, SCF3)가 형성된 영역을 서브 스페이서 영역(SSA)으로 정의할 수 있다.

제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치되고, 제2 및제3 서브 컬러필터(SCF2, SCF3)는 게이트 절연막(GIL) 상에 배치된다. 제2 및 제3 서브 컬러필터(SCF2, SCF3)는 게이트 절연막(GIL) 상에서 각각 제2 및 제3 트랜지스터(TR2, TR3)와 직접적으로 접촉될 수 있다.

제1 화소(PX1)의 제1 차광층(BL1)과 제2 및 제3 화소(PX2, PX3)의 제1 차광층(BL1) 사이에 높이차가 발생한다. 즉, 제1 차광층(BL1)은 메인 스페이서 영역(MSA)과 서브 스페이서 영역(SSA) 사이에서 높이차를 갖는다. 메인 스페이서 영역(MSA)에서 제1 차광층(BL1)이 제1 베이스 기판(BS1)으로부터 제1 높이(h1)에 위치한다면, 서브 스페이서 영역(SSA)에서 제1 차광층(BL1)은 제1 베이스 기판(BS1)으로부터 제1 높이(h1)보다 낮은 제2 높이(h2)에 위치한다.

따라서, 메인 스페이서 영역(MSA)에서 제1 및 제2 기판(DS1, DS2)이 서로 접촉됨으로써, 메인 스페이서 영역(MSA)에 의해서 제1 및 제2 기판(DS1, DS2) 사이의 이격 간격이 유지될 수 있다. 한편, 서브 스페이서 영역(SSA)에서 제1 및 제2 기판(DS1, DS2)은 서로 이격될 수 있다. 서브 스페이서 영역(SSA)은 메인 스페이서 영역(MSA)으로 가해지는 충격을 완충시키는 역할을 할 수 있다.

이처럼, 표시 패널(DP)은 제1 차광층(BL1)과 제1 및 제2 서브 컬러필터(SCF1, SCF2)가 중첩된 구조를 가짐으로써, 제1 기판(DS1)과 제2 기판(DS2) 사이에 별도의 스페이서를 구비하지 않고서도 스페이서 영역(MSA, SSA)을 가질 수 있다. 특히, 제1 내지 제3 서브 컬러필터(SCF1~SCF3)는 제1 내지 제3 메인 컬러필터(MCF1~MCF3)를 형성할 때 함께 형성되므로, 제1 내지 제2 서브 컬러필터(SCF1~SCF3)를 형성하는데, 별도의 공정이 추가되지 않는다. 따라서, 별도의 스페이서를 형성하는 공정을 생략할 수 있으므로써, 표시 패널(DP)의 제조 공정을 단순화시킬 수 있다.

도 14는 본 발명의 일 실시예에 따른 제1 기판의 화소 영역을 나타낸 평면도이고, 도 15는 도 14에서 차광층을 제거한 상태를 나타낸 평면도이다. 도 16a는 도 14에 도시된 절단선 Ⅵ-Ⅵ`에 따라 절단한 제1 기판의 단면도이고, 도 16b는 도 14에 도시된 절단선 Ⅶ-Ⅶ`에 따라 절단한 제1 기판의 단면도이다.

도 14 내지 도 15를 참조하면, 제1 화소(PX1)는 제1 메인 컬러필터(MCF1), 제1 서브 컬러필터(SCF1) 및 더미 컬러필터(DCF)를 포함한다. 제2 화소(PX2)는 제2 메인 컬러필터(MCF2) 및 제2 서브 컬러필터(SCF2)를 포함하고, 제3 화소(PX3)는 제3 메인 컬러필터(MCF3) 및 제3 서브 컬러필터(SCF3)를 포함한다.

제1 메인 컬러필터(MCF1)는 제1 화소 영역(PXA1)의 활성 화소 영역(APA) 및 비활성 영역(NPA)에 배치될 수 있다. 제1 메인 컬러필터(MCF1)는 비활성 영역(NPA)에서 제1 화소 회로(PXC1)를 커버할 수 있다. 제2 메인 컬러필터(MCF2)는 제2 화소 영역(PXA2)의 활성 화소 영역(APA) 및 비활성 영역(NPA)에 배치될 수 있다. 제2 메인 컬러필터(MCF2)는 비활성 영역(NPA)에서 제2 화소 회로(PXC2)를 커버할 수 있다. 제3 메인 컬러필터(MCF3)는 제3 화소 영역(PXA3)의 활성 화소 영역(APA) 및 비활성 영역(NPA)에 배치될 수 있다. 제3 메인 컬러필터(MCF3)는 비활성 영역(NPA)에서 제3 화소 회로(PXC3)를 커버할 수 있다. 제1 내지 제3 메인 컬러필터(MCF1~MCF3) 각각은 인접하는 화소 영역의 메인 컬러필터와 일부 중첩하여 배치될 수 있다.

도 16a에 도시된 바와 같이, 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 다른 컬러를 갖고, 비활성 화소 영역(NPA)에서 제1 및 제2 메인 컬러필터(MCF1, MCF2)는 서로 중첩하고, 제2 및 제3 메인 컬러필터(MCF2, MCF3)는 서로 중첩할 수 있다. 본 발명의 일 예로, 제1 메인 컬러필터(MCF1)는 레드 컬러(R)를 갖고, 제2 메인 컬러필터(MCF2)는 블루 컬러(B)를 가지며, 제3 메인 컬러필터(MCF3)는 그린 컬러를 가질 수 있다.

도 15 및 도 16b를 참조하면, 제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치되고, 더미 컬러필터(DCF)는 제1 서브 컬러필터(SCF1) 상에 배치될 수 있다. 제1 서브 컬러필터(SCF1) 및 더미 컬러필터(DCF)는 비활성 영역(NPA)에 배치되어 제1 화소 회로(PXC1)와 중첩할 수 있다. 특히, 제1 서브 컬러필터(SCF1) 및 더미 컬러필터(DCF)는 제1 트랜지스터(TR1)와 중첩할 수 있다. 제1 서브 컬러필터(SCF1)과 더미 컬러필터(DCF)는 서로 다른 컬러를 가질 수 있다. 제1 서브 컬러필터(SCF1)과 더미 컬러필터(DCF)는 제1 메인 컬러필터(MCF1)와 다른 컬러를 가질 수 있다. 예를 들어, 제1 서브 컬러필터(SCF1)는 제2 메인 컬러필터(MCF2)와 동일하게 블루 컬러(B)를 가질 수 있고, 더미 컬러필터(DCF)는 제3 메인 컬러필터(MCF3)와 동일하게 그린 컬러(G)를 가질 수 있다.

제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 다른 컬러를 가질 수 있다. 예를 들어, 제2 서브 컬러필터(SCF2)는 제1 메인 컬러필터(MCF1)와 동일하게 레드 컬러(R)를 가질 수 있다. 제2 서브 컬러필터(SCF2)는 제2 메인 컬러필터(MCF2)와 중첩할 수 있다. 비활성 영역(NPA)에서 제2 메인 컬러필터(MCF2)는 제2 서브 컬러필터(SCF2)를 커버할 수 있다. 제2 서브 컬러필터(SCF2)는 비활성 영역(NPA)에 배치되어 제2 화소 회로(PXC2)와 중첩할 수 있다. 특히, 제2 서브 컬러필터(SCF2)는 제2 트랜지스터(TR2)와 중첩할 수 있다.

제3 서브 컬러필터(SCF3)는 제3 메인 컬러필터(MCF3)와 다른 컬러를 가질 수 있다. 예를 들어, 제3 서브 컬러필터(SCF3)는 제1 메인 컬러필터(MCF1)와 동일하게 레드 컬러(R)를 가질 수 있다. 제3 서브 컬러필터(SCF3)는 제3 메인 컬러필터(MCF3)와 중첩할 수 있다. 비활성 영역(NPA)에서 제3 메인 컬러필터(MCF3)는 제3 서브 컬러필터(SCF3)를 커버할 수 있다. 제3 서브 컬러필터(SCF3)는 비활성 영역(NPA)에 배치되어 제3 화소 회로(PXC3)와 중첩할 수 있다. 특히, 제3 서브 컬러필터(SCF3)는 제3 트랜지스터(TR3)와 중첩할 수 있다.

도 14, 도 16a 및 도 16b를 참조하면, 차광층(BL)은 복수의 제1 차광층(BL1) 및 복수의 제2 차광층(BL2)을 포함할 수 있다. 차광층(BL)은 제1 기판(DS1)의 평탄화막(PIL) 상에 배치된다. 제2 차광층들(BL2) 각각은 제2 방향(DR2)으로 인접하는 두 개의 화소(PX1, PX2 또는 PX2, PX3)에 중첩하도록 배치될 수 있다. 도 16a에서, 제2 차광층들(BL2) 중 적어도 하나는 비활성 화소 영역(NPA)에서 제1 내지 제3 메인 컬러필터(MCF1, MCF2, MCF3)와 중첩한다.

제1 차광층(BL1)은 제2 방향(DR2)으로 연장되고, 각 화소(PX1, PX2, PX3)의 화소 회로(PXC1~PXC3)를 커버할 수 있다. 제1 차광층(BL1)은 각 화소(PX1, PX2, PX3)의 서브 컬러필터(SCF1, SCF2, SCF3) 및 더미 컬러필터(DCF)와 중첩할 수 있다. 여기서, 제1 서브 컬러필터(SCF1) 및 더미 컬러필터(DCF)가 형성된 영역을 메인 스페이서 영역(MSA)으로 정의하고, 제2 및 제3서브 컬러필터(SCF2, SCF3)가 형성된 영역을 서브 스페이서 영역(SSA)으로 정의할 수 있다.

제1 서브 컬러필터(SCF1)는 제1 메인 컬러필터(MCF1) 상에 배치되고, 더미 컬러필터(DCF)는 제1 서브 컬러필터(SCF1) 상에 배치된다. 제2 및제3 서브 컬러필터(SCF2, SCF3)는 게이트 절연막(GIL) 상에 배치된다. 제2 및 제3 서브 컬러필터(SCF2, SCF3)는 게이트 절연막(GIL) 상에서 각각 제2 및 제3 트랜지스터(TR2, TR3)와 직접적으로 접촉될 수 있다.

제1 화소(PX1)의 제1 차광층(BL1)과 제2 및 제3 화소(PX2, PX3)의 제1 차광층(BL1) 사이에 높이차가 발생한다. 즉, 제1 차광층(BL1)은 메인 스페이서 영역(MSA)과 서브 스페이서 영역(SSA) 사이에서 높이차를 갖는다. 메인 스페이서 영역(MSA)에서 제1 차광층(BL1)이 제1 베이스 기판(BS1)으로부터 제3 높이(h3)에 위치한다면, 서브 스페이서 영역(SSA)에서 제1 차광층(BL1)은 제1 베이스 기판(BS1)으로부터 제3 높이(h3)보다 낮은 제4 높이(h4)에 위치한다.

메인 스페이서 영역(MSA)에서 제1 차광층(BL1)이 제1 베이스 기판(BS1)으로부터 높이는 그 사이에 개재되는 컬러필터의 개수 또는 컬러필터의 두께 등을 조절하여 제어할 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

DD: 표시장치 DP: 표시패널
DS1: 제1 기판 DS2: 제2 기판
BS1: 제1 베이스 기판 PX1, PX2: 제1 및 제2 화소
PXC1, PXC2: 제1 및 제2 화소 회로 PE1, PE2: 제1 및 제2 화소 전극
MCF1: 제1 메인 컬러필터 MCF2: 제2 메인 컬러필터
SCF1: 제1 서브 컬러필터 SCF2: 제2 서브 컬러필터
DL: 데이터 라인 GL: 게이트 라인
MSA: 메인 스페이서 영역 SSA: 서브 스페이서 영역

Claims

제1 방향으로 연장된 다수의 데이터 라인;
제2 방향으로 연장된 다수의 게이트 라인;
상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제1 화소 회로;
상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제2 화소 회로;
상기 제1 화소 회로에 연결되고, 제1 화소 영역에 배치되는 제1 화소 전극;
상기 제2 화소 회로에 연결되고, 제2 화소 영역에 배치되는 제2 화소 전극;
상기 제1 화소 영역에 배치되고, 제1 컬러를 갖는 제1 메인 컬러필터;
상기 제2 화소 영역에 배치되고, 제2 컬러를 갖는 제2 메인 컬러필터;
상기 제1 화소 회로와 중첩하고, 상기 제2 컬러를 갖는 제1 서브 컬러필터;
상기 제2 방향으로 연장되어 상기 다수의 게이트 라인과 중첩하는 제1 차광층; 및
상기 제1 차광층으로부터 상기 제1 방향으로 연장된 제2 차광층을 포함하는 표시장치.
제1항에 있어서, 상기 제1 차광층은,
상기 제1 서브 컬러필터와 중첩하는 표시장치.
제1항에 있어서, 상기 제1 서브 컬러필터는,
상기 제1 메인 컬러필터 상에 구비되는 표시장치.
제3항에 있어서, 상기 제1 메인 컬러필터는,
상기 제1 화소 회로와 중첩하는 표시장치.
제1항에 있어서,
상기 제2 화소 회로와 중첩하는 제2 서브 컬러필터를 더 포함하는 표시장치.
제5항에 있어서, 상기 제1 차광층은,
상기 제2 서브 컬러필터와 중첩하는 표시장치.
제5항에 있어서, 상기 제2 메인 컬러필터는,
상기 제2 서브 컬러필터와 중첩하지 않는 표시장치.
제5항에 있어서, 상기 제2 메인 컬러필터는,
상기 제2 서브 컬러필터를 커버하는 표시장치.
제5항에 있어서, 상기 제2 서브 컬러필터는,
상기 제1 컬러를 갖는 표시장치.
제1항에 있어서, 상기 제1 메인 컬러필터, 제2 메인 컬러필터 및 제1 서브 컬러필터를 커버하는 절연막을 더 포함하고,
상기 제1 및 제2 차광층은 상기 절연막 상에 제공되는 표시장치.
제1항에 있어서, 상기 제1 및 제2 메인 컬러필터는 상기 제2 방향에서 서로 중첩하고,
상기 제2 차광층은 상기 제1 및 제2 메인 컬러필터가 중첩된 영역에 대응하여 배치되는 표시장치.
제11항에 있어서, 상기 제2 차광층은,
상기 제1 및 제2 화소 전극의 상기 제2 방향으로의 이격 거리보다 크거나 같은 폭을 갖는 표시장치.
제1 방향으로 연장된 다수의 데이터 라인;
제2 방향으로 연장된 다수의 게이트 라인;
상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제1 화소 회로;
상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제2 화소 회로;
상기 다수의 데이터 라인 중 대응하는 데이터 라인 및 상기 다수의 게이트 라인 중 대응하는 데이터 라인에 연결된 제3 화소 회로;
상기 제1 화소 회로에 연결되고, 제1 화소 영역에 배치되는 제1 화소 전극;
상기 제2 화소 회로에 연결되고, 제2 화소 영역에 배치되는 제2 화소 전극;
상기 제3 화소 회로에 연결되고, 제3 화소 영역에 배치되는 제3 화소 전극;
상기 제1 화소 영역에 배치되고, 제1 컬러를 갖는 제1 메인 컬러필터;
상기 제2 화소 영역에 배치되고, 제2 컬러를 갖는 제2 메인 컬러필터;
상기 제3 화소 영역에 배치되고, 제3 컬러를 갖는 제3 메인 컬러필터;
상기 제1 화소 회로와 중첩하고, 상기 제1 컬러와 다른 컬러를 갖는 제1 서브 컬러필터;
상기 제2 및 제3 화소 회로 중 적어도 하나와 중첩하는 제2 서브 컬러필터;
상기 제2 방향으로 연장되어 상기 다수의 게이트 라인, 상기 제1 및 제2 서브 컬러필터와 중첩하는 제1 차광층; 및
상기 제1 차광층으로부터 상기 제1 방향으로 연장된 제2 차광층을 포함하는 표시장치.
제13항에 있어서, 상기 제1 서브 컬러필터는,
상기 제2 및 제3 컬러 중 하나의 컬러를 갖는 표시장치.
제13항에 있어서, 상기 제2 서브 컬러필터는,
상기 제1 컬러를 갖는 표시장치.
제14항에 있어서, 상기 제1 화소 회로와 중첩하도록 상기 제1 서브 컬러필터 상에 구비되는 더미 컬러필터를 더 포함하는 표시장치.
제16항에 있어서, 상기 더미 컬러필터는,
상기 제1 서브 컬러필터 및 상기 제1 메인 컬러필터와 다른 컬러를 갖는 표시장치.
제13항에 있어서, 상기 제1 내지 제3 메인 컬러필터, 제1 및 제2 서브 컬러필터를 커버하는 절연막을 더 포함하고,
상기 제1 및 제2 차광층은 상기 절연막 상에 제공되는 표시장치.
제13항에 있어서, 상기 제1 내지 제3 메인 컬러필터 중 상기 제2 방향에서 서로 인접하는 컬러필터들은 서로 중첩하고,
상기 제2 차광층은 상기 제1 내지 제3 메인 컬러필터가 중첩된 영역에 대응하여 배치되는 표시장치.
제19항에 있어서, 상기 제2 차광층은,
상기 다수의 데이터 라인과 중첩하지 않는 표시장치.