KR20200099376A - Power semiconductor device and Method for manufacturing the same - Google Patents

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Abstract

Disclosed is a power semiconductor device. The power semiconductor device includes: a substrate wafer; a first ion layer formed by implanting first ions into a substrate wafer; a second ion layer formed on a portion of the substrate wearer and the first ion layer by injecting second ions into the first ion layer using a hard mask for ion implantation; and a gate formed symmetrically with the second ion layer through first trench etching and second trench etching using the hard mask for the trench etching, wherein the gate is formed in a state in which the hard mask for ion implantation and the hard mask for trench etching are removed. In the present invention, when the trench is formed, the bottom surface of the trench is uniformly formed.

Description

전력 반도체 소자 및 이의 제조 방법{Power semiconductor device and Method for manufacturing the same}Power semiconductor device and method for manufacturing the same

본 발명은 전력 반도체 소자에 대한 것으로서, 더 상세하게는 트렌치 형성시 트렌치 바닥면이 균일하게 형성되는 전력 반도체 소자 및 이의 제조 방법에 대한 것이다.The present invention relates to a power semiconductor device, and more particularly, to a power semiconductor device in which a trench bottom surface is uniformly formed when a trench is formed, and a method of manufacturing the same.

최근 환경에 대한 관심과 규제가 강화되면서 자동차 산업에서는 이를 대응하기 위한 환경차 개발을 하고 있으며, 하이브리드 전기차등이 대표적이다.As interest and regulations on the environment have recently strengthened, the automobile industry is developing environmental vehicles to cope with this, and hybrid electric vehicles are representative.

이러한 환경차는 동력계인 모터를 구동하기 위해 배터리에 저장된 에너지를 변환하여 사용하게 된다. 이러한 이유로 에너지 변환 효율이 중요하게 되면서 기존의 실리콘 기반의 전력반도체를 대신하여, 차세대 전력 반도체로 고내압, 높은 스위칭 속도를 가진 실리콘 카바이드 소재의 전력 반도체가 개발 되고 있다.These environmental vehicles convert and use the energy stored in the battery to drive the motor, which is a dynamometer. For this reason, as energy conversion efficiency becomes important, power semiconductors made of silicon carbide material with high breakdown voltage and high switching speed are being developed as next-generation power semiconductors in place of the existing silicon-based power semiconductors.

일반적으로, 전력을 제어하는 전력 반도체에서는, 반도체 기판 표면에 대칭 구조를 갖는 소자가 브레이크다운 전계 강도 등을 등화하는 관점에서 일반적으로 형성된다. In general, in power semiconductors that control electric power, elements having a symmetrical structure on the surface of a semiconductor substrate are generally formed from the viewpoint of equalizing breakdown electric field strength and the like.

그러나, 실리콘 카바이드 소재의 전력 반도체에서는, 게이트 산화막의 보호를 위해 트렌치 하단 절반을 감싸는 P+ 영역 형성이 설계되어야 한다. 또한, 단 체널 확보를 위해 트렌치 영역의 반은 열려 있어야 한다. 또한, 해당 영역으로 설계시 채널 저항 감소 및/또는 문턱 전압률 감소 및 게이트 산화막 수명 개선이 가능하다.However, in the power semiconductor made of silicon carbide, the formation of a P+ region surrounding the lower half of the trench must be designed to protect the gate oxide film. In addition, half of the trench area must be open to secure the channel. In addition, when designing the region, it is possible to reduce the channel resistance and/or reduce the threshold voltage rate and improve the lifetime of the gate oxide layer.

그러나, 위에 기술되는 조건을 충족하는 형태로 제조시, 이온주입의 N 영역과 P영역 농도차이에 따른 트렌치 식각률(즉 식각 속도)에 차이가 생겨 트렌치 형태가 비대칭적으로 변경되는 문제가 있다.However, when manufactured in a form that satisfies the conditions described above, There is a problem in that the trench shape is asymmetrically changed due to a difference in the trench etch rate (that is, the etch rate) according to the concentration difference between the N region and the P region of the ion implantation.

이러한 비대칭으로 인해, 균일한 전류 흐름이 방해되는 문제가 있다. 또한, 트렌치 공정의 일관성이 없어지는 문제가 있다.Due to this asymmetry, there is a problem that uniform current flow is disturbed. In addition, there is a problem that the consistency of the trench process is lost.

1. 한국공개특허번호 제10-2010-0034440호1. Korean Patent Publication No. 10-2010-0034440 2. 한국공개특허번호 제10-2011-0036651호2. Korean Patent Publication No. 10-2011-0036651

본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 트렌치 형성시 트렌치 바닥면이 균일하게 형성되는 전력 반도체 소자 및 이의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed in order to solve the problems of the above background, and an object thereof is to provide a power semiconductor device and a method of manufacturing the same in which a trench bottom surface is uniformly formed when a trench is formed.

또한, 본 발명은 트렌치 비대칭을 해소할 수 있는 전력 반도체 소자 및 이의 제조 방법을 제공하는데 다른 목적이 있다.In addition, the present invention has another object to provide a power semiconductor device capable of solving trench asymmetry and a method of manufacturing the same.

본 발명은 트렌치 형성시 트렌치 바닥면이 균일하게 형성되는 전력 반도체 소자를 제공한다.The present invention provides a power semiconductor device in which a trench bottom surface is uniformly formed when a trench is formed.

상기 전력 반도체 소자는,The power semiconductor device,

기판 웨이퍼; 상기 기판 웨이퍼에 제 1 이온을 주입하여 형성되는 제 1 이온층; 이온 주입용 하드 마스크를 이용하여 상기 제 1 이온층에 제 2 이온을 주입하여 상기 기판 웨어퍼 및 제 1 이온층의 일부에 형성되는 제 2 이온층; 및 트렌치 식각용 하드 마스크를 이용하여 제 1 트렌치 식각 및 제 2 트렌치 식각을 통해 상기 제 2 이온층과 대칭적으로 형성되는 게이트;를 포함한다.A substrate wafer; A first ion layer formed by implanting first ions into the substrate wafer; A second ion layer formed on the substrate wafer and a portion of the first ion layer by implanting second ions into the first ion layer using an ion implantation hard mask; And a gate formed symmetrically with the second ion layer through a first trench etching and a second trench etching using a trench etching hard mask.

이때, 상기 게이트는 상기 이온 주입용 하드 마스크 및 트렌치 식각용 하드 마스크를 제거된 상태에서 형성되는 것을 특징으로 한다.In this case, the gate is formed in a state in which the hard mask for ion implantation and the hard mask for trench etching are removed.

또한, 상기 기판 웨이퍼는 에피택셜 기판 웨이퍼로서, 단결정 기판(substrate)층위에 단결정층(layer)인 성장층이 성장된 웨이퍼인 것을 특징으로 한다.In addition, the substrate wafer is an epitaxial substrate wafer, and is characterized in that it is a wafer in which a growth layer, which is a single crystal layer, is grown on a single crystal substrate layer.

또한, 상기 제 1 이온의 주입 길이는 게이트의 셀길이와 동일한 것을 특징으로 한다.Further, the implantation length of the first ions is the same as the cell length of the gate.

또한, 상기 제 1 이온 주입은 제 3 이온을 주입하여 생성되는 베이스층상에서 이루어지는 것을 특징으로 한다.In addition, the first ion implantation is performed on a base layer generated by implanting a third ion.

또한, 상기 제 3 이온의 주입 깊이를 조절하기 위해 상기 제 1 이온 주입은 미리 설정되는 최소 깊이로 이루어지는 것을 특징으로 한다.In addition, in order to adjust the implantation depth of the third ions, the first ion implantation is performed at a predetermined minimum depth.

또한, 상기 트렌치 식각용 하드 마스크는 상기 이온 주입용 하드 마스크상에서 증착되는 것을 특징으로 한다.In addition, the trench etching hard mask may be deposited on the ion implantation hard mask.

또한, 상기 제 1 트렌치 식각은 물리적 식각에 의해 상기 이온 주입용 하드 마스크에만 식각이 이루어지는 것을 특징으로 한다.In addition, the first trench etching is characterized in that only the hard mask for ion implantation is etched by physical etching.

또한, 상기 제 2 트렌치 식각은 화학적 식각에 의해 상기 제 1 트렌치 식각이 완료된 이후 미리 설정되는 식각 목표까지 식각이 이루어지는 것을 특징으로 한다.In the second trench etching, after the first trench etching is completed by chemical etching, etching is performed to a predetermined etching target.

또한, 상기 제 2 트렌치 식각은 상기 기판 웨이퍼의 에피택셜 영역과 상기 제 2 이온층의 트렌치 깊이가 동일하게 식각이 이루어지는 것을 특징으로 한다.In addition, the second trench etching is characterized in that the epitaxial region of the substrate wafer and the trench depth of the second ion layer are the same.

또한, 상기 트렌치 식각용 하드 마스크는 상기 제 2 트렌치 식각의 깊이의 2배로 증착되는 것을 특징으로 한다.In addition, the trench etching hard mask may be deposited at twice the depth of the second trench etching.

또한, 상기 트렌치 식각용 하드 마스크는 증착후 패터닝에 의해 형성되는 것을 특징으로 한다.In addition, the trench etching hard mask may be formed by patterning after deposition.

또한, 상기 제 1 이온은 N+ 이온인 것을 특징으로 한다.In addition, the first ion is characterized in that the N+ ion.

또한, 상기 제 2 이온은 P+ 이온인 것을 특징으로 한다.In addition, the second ion is characterized in that the P+ ion.

다른 한편으로, 본 발명의 다른 일실시예는, 준비된 기판 웨이퍼에 제 1 이온을 주입하여 제 1 이온층을 형성하는 제 1 이온 주입 단계; 이온 주입용 하드 마스크를 이용하여 제 2 이온을 주입하여 제 2 이온층을 형성하는 제 2 이온 주입 단계; 트렌치 식각용 하드 마스크를 이용하여 제 1 트렌치 식각을 수행하는 제 1 트렌치 식각 단계; 상기 트렌치 식각용 하드 마스크를 이용하여 제 2 트렌치 식각을 수행하는 제 2 트렌치 식각 단계; 및 상기 이온 주입용 하드 마스크 및 트렌치 식각용 하드 마스크를 제거한 후 상기 제 2 이온층과 대칭적으로 게이트를 형성하는 게이트 형성 단계;를 포함하는 전력 반도체 소자 제오 방법을 제공한다.On the other hand, another embodiment of the present invention includes a first ion implantation step of forming a first ion layer by implanting first ions into a prepared substrate wafer; A second ion implantation step of forming a second ion layer by implanting second ions using a hard mask for ion implantation; A first trench etching step of performing a first trench etching using a hard mask for trench etching; A second trench etching step of performing a second trench etching using the trench etching hard mask; And forming a gate symmetrically with the second ion layer after removing the hard mask for ion implantation and the hard mask for trench etching.

본 발명에 따르면, 이온주입 시 사용한 하드마스크를 사용하여 트렌치 식각의 속도를 인위적으로 서로 다르게 하여 트렌치 비대칭을 해결할 수 있다.According to the present invention, trench asymmetry can be solved by artificially varying the rate of trench etching using a hard mask used for ion implantation.

또한, 본 발명의 다른 효과로서는 트렌치 하단의 깊이가 비슷하게 식각이 되어 비대칭 트렌치가 발생하지 않는 다는 점을 들 수 있다.In addition, another effect of the present invention is that the depth of the bottom of the trench is similarly etched so that an asymmetric trench does not occur.

또한, 본 발명의 또 다른 효과로서는 공정의 추가 없이 기존의 공정을 유지한 채 진행하므로 공정비용의 증가가 필요없다는 점을 들 수 있다.In addition, another effect of the present invention is that there is no need for an increase in process cost since the existing process is maintained without adding a process.

또한, 본 발명의 또 다른 효과로서는 트렌치 비대칭이 없어지므로 항복전압에서 기존 대비 더욱 유리하다는 점을 들 수 있다.In addition, as another effect of the present invention, since trench asymmetry is eliminated, it is more advantageous in terms of breakdown voltage compared to the existing one.

도 1은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 공정을 보여주는 도면이다.
도 2는 도 1에 도시된 준비된 웨이퍼에 N+ 이온을 주입하는 공정(S120)을 보여주는 단면 개념도이다.
도 3은 도 1에 도시된 P+ 이온을 주입하는 공정(S130)을 보여주는 단면 개념도이다.
도 4는 도 1에 도시된 트렌치 식각용 마스크를 증착하는 공정(S140)을 보여주는 단면 개념도이다.
도 5는 도 1에 도시된 트렌치 식각 공정(S150)을 보여주는 단면 개념도이다.
도 6은 도 1에 도시된 화학 식각 공정(S160)을 보여주는 단면 개념도이다.
도 7은 도 1에 도시된 게이트 형성 공정(S170)을 보여주는 단면 개념도이다.
도 8은 도 1에 도시된 패터닝 공정(S180)을 보여주는 단면 개념도이다.1 is a view showing a manufacturing process of a power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view illustrating a process (S120) of implanting N+ ions into the prepared wafer shown in FIG. 1.
FIG. 3 is a schematic cross-sectional view showing a process S130 of implanting P+ ions shown in FIG. 1.
FIG. 4 is a schematic cross-sectional view illustrating a process (S140) of depositing the mask for etching the trench shown in FIG. 1.
5 is a schematic cross-sectional view illustrating a trench etching process S150 shown in FIG. 1.
6 is a cross-sectional conceptual diagram illustrating a chemical etching process (S160) shown in FIG. 1.
7 is a cross-sectional conceptual diagram illustrating a gate forming process S170 shown in FIG. 1.
8 is a cross-sectional conceptual diagram illustrating a patterning process (S180) shown in FIG. 1.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art can easily implement the embodiments of the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and similar reference numerals are assigned to similar parts throughout the specification.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thicknesses are enlarged to clearly express various layers and regions. The same reference numerals are assigned to similar parts throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only "directly above" the other part, but also the case where there is another part in between. Conversely, when one part is "directly above" another part, it means that there is no other part in the middle. In addition, when a part is "overall" formed on another part, it means that it is formed not only on the entire surface (or the entire surface) of the other part, but also not formed on a part of the edge.

이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 전력 반도체 소자 및 이의 제조 방법을 상세하게 설명하기로 한다.Hereinafter, a power semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

일반적으로 SiC(실리콘 카바이드)는 실리콘(Si)과 탄소(C)로 구성된 화합물 반도체 재료이다. 실리콘 카바이드는 절연 파괴 전계 강도가 Si의 10배, 밴드갭이 Si의 3배로 매우 우수하다. 또한, 반도체 소자 제작에 필요한 P형, N형의 제어가 넓은 범위에서 가능하므로 Si의 한계를 뛰어넘는 성질을 갖는다.In general, SiC (silicon carbide) is a compound semiconductor material composed of silicon (Si) and carbon (C). Silicon carbide has an extremely excellent dielectric breakdown electric field strength of 10 times that of Si and a band gap of 3 times of Si. In addition, since the P-type and N-type control required for semiconductor device fabrication is possible in a wide range, it has a property that exceeds the limit of Si.

실리콘 카바이드(SiC)에는 다양한 Polytype(다형성)이 존재하며, 각각 물성치가 다르다. 일반적으로 4H-SiC가 사용될 수 있다. 또한, 실리콘 카바이드(SiC)는 절연 파괴 전계 강도가 Si에 비해 약 10배 높으므로, 600V~수천V의 고내압 파워 디바이스를 Si 디바이스에 비해 높은 불순물 농도 및 박막의 드리프트층에서 제작할 수 있다.There are various polytypes (polymorphism) in silicon carbide (SiC), and each has different properties. In general, 4H-SiC can be used. In addition, silicon carbide (SiC) has a dielectric breakdown electric field strength that is about 10 times higher than that of Si, so that high withstand voltage power devices of 600V to thousands of V can be fabricated in a drift layer of a thin film with a higher impurity concentration than Si devices.

고내압 전력 반도체의 저항 성분의 대부분은 이 드리프트층의 저항이므로, SiC에서는 단위 면적당 ON 저항이 매우 낮은 고내압 디바이스를 실현할 수 있다. 이론상 동일한 내압의 경우, Si에 비해 1/300로 면적당 드리프트층 저항을 저감할 수 있다.Since most of the resistance components of the high withstand voltage power semiconductor are the resistance of this drift layer, in SiC, a high withstand voltage device with very low ON resistance per unit area can be realized. In theory, in the case of the same breakdown voltage, the drift layer resistance per area can be reduced by 1/300 compared to Si.

Si는 고내압화에 따른 ON 저항의 증대를 개선하기 위해 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor) 등의 소수 캐리어 디바이스(바이폴라 디바이스)가 주로 사용된다. Si is a minority carrier device (bipolar device) such as an insulated gate bipolar transistor (IGBT) to improve the increase of the ON resistance due to the high breakdown voltage.

또한, SiC는 고속 소자 구조인 다수 캐리어 소자(쇼트키 배리어 다이오드, MOSFET(metal-oxide-semiconductor field-effect transistor) 등을 들 수 있음)에서 고내압을 실현할 수 있으므로 「고내압」, 「저 ON 저항」,「고속」 등을 동시에 실현할 수 있다. 또한, 밴드갭이 Si에 비해 약 3배 넓으므로, 고온에서도 동작 가능한 전력 반도체를 실현할 수 있다.In addition, SiC can achieve high withstand voltage in multiple carrier elements (such as Schottky barrier diodes and MOSFETs (metal-oxide-semiconductor field-effect transistors)), which have a high-speed element structure. Resistance” and “high speed” can be realized at the same time. In addition, since the band gap is about three times wider than that of Si, it is possible to realize a power semiconductor capable of operating even at high temperatures.

도 1은 본 발명의 일실시예에 따른 전력 반도체 소자의 제조 공정을 보여주는 도면이다. 도 1을 참조하면, 웨이퍼를 준비하고, 준비된 웨이퍼에 N+ 이온을 주입한다(단계 S110,S120). 이를 보여주는 도면이 도 2에 도시된다. 1 is a view showing a manufacturing process of a power semiconductor device according to an embodiment of the present invention. Referring to FIG. 1, a wafer is prepared, and N+ ions are implanted into the prepared wafer (steps S110 and S120). A view showing this is shown in FIG. 2.

도 2는 도 1에 도시된 준비된 기판 웨이퍼(210)에 N+ 이온을 주입하는 공정(S120)을 보여주는 단면 개념도이다. 도 2를 참조하면, 기판 웨이퍼(210)는 N 타입 에피택셜 기판 웨이퍼로서, 단결정 기판(substrate)층위에 단결정층(layer)인 성장층이 성장된 웨이퍼이다. 기판층과 성장층은 동일한 결정 격자 구조를 갖는다.FIG. 2 is a cross-sectional conceptual diagram illustrating a process (S120) of implanting N+ ions into the prepared substrate wafer 210 shown in FIG. 1. Referring to FIG. 2, the substrate wafer 210 is an N-type epitaxial substrate wafer, and a growth layer, which is a single crystal layer, is grown on a single crystal substrate layer. The substrate layer and the growth layer have the same crystal lattice structure.

물론, N+ 이온을 주입하기 전에 P-베이스(base) 이온을 주입하여 베이스 층(220)을 형성한다. 이후, N+용 마스크(미도시)를 이용하여 게이트의 셀(Cell) 길이(231)만큼 N+ 이온주입을 진행하여 N+ 이온층(230)을 형성한다. 즉, N+ 이온 주입 길이는 셀길이와 동일하다. 셀 길이는 소자의 전류마다 길이의 차이가 있으므로 길이를 한정하기는 어렵다. 한편, 이온 주입의 깊이(232)는 약 0.2㎛이하로 진행한다. 부연하면, P-베이스 이온의 주입 깊이 조절이 필요하기 때문에 N+ 이온 주입은 최소 깊이로 진행된다. Of course, the base layer 220 is formed by implanting P-base ions before implanting N+ ions. Thereafter, an N+ ion layer 230 is formed by performing N+ ion implantation by the length 231 of a cell of the gate using an N+ mask (not shown). That is, the N+ ion implantation length is the same as the cell length. It is difficult to limit the length of the cell because there is a difference in length for each current of the device. Meanwhile, the depth 232 of ion implantation proceeds to about 0.2 μm or less. In addition, since the implantation depth of the P-base ions needs to be adjusted, the implantation of N+ ions proceeds to the minimum depth.

도 1을 계속 참조하면, 이온 주입용 하드 마스크(300)를 이용하여 P+ 이온 주입을 수행한다(단계 S130). 이를 보여주는 도면이 도 3에 도시된다. 도 3은 도 1에 도시된 P+ 이온(30)을 주입하는 공정(S130)을 보여주는 단면 개념도이다. With continued reference to FIG. 1, P+ ion implantation is performed using the hard mask 300 for ion implantation (step S130). A view showing this is shown in FIG. 3. FIG. 3 is a schematic cross-sectional view illustrating a process S130 of implanting P+ ions 30 shown in FIG. 1.

도 3을 참조하면, 이온 주입용 하드 마스크(300)는 이온 주입용 산화물(Oxide) 하드 마스크로서, 높이는 약 1㎛ 이상 3㎛ 이하이다. 이온주입 시 마스킹되는 부분에 이온 주입 소스가 들어가지 않게 하는 마스크 최소 높이가 0.8㎛ 내지 1㎛ 이상이 된다. 이온주입 산화물(Oxide) 하드 마스크를 패터닝할 수 있는 감광제의 높이를 고려 이온주입 산화물(Oxide) 하드 마스크는 약 3㎛가 넘어가면 패터닝이 불가하다. Referring to FIG. 3, the ion implantation hard mask 300 is an oxide hard mask for ion implantation and has a height of about 1 μm or more and 3 μm or less. The minimum height of the mask for preventing the ion implantation source from entering the masked portion during ion implantation is 0.8 μm to 1 μm or more. Considering the height of the photoresist capable of patterning the ion-implanted oxide hard mask, patterning is impossible when the ion-implanted oxide hard mask exceeds about 3 μm.

이러한 이온 주입용 하드 마스크(300)를 베이스층(220) 및 N+ 이온층(230)의 표면상에 위치시킨 후, 이온 주입용 하드 마스크(300)의 우측에 형성되는 제 1 개방부(301)를 통해 P+ 이온(30)을 주입하여 P+ 이온층을 형성한다. P+ 이온층은 제 1 P+ 이온 영역(310-1) 및 제 2 P+ 이온 영역(310-2)으로 구성된다.After placing the ion implantation hard mask 300 on the surfaces of the base layer 220 and the N+ ion layer 230, the first opening portion 301 formed on the right side of the ion implantation hard mask 300 is opened. Through the implantation of P+ ions 30, a P+ ion layer is formed. The P+ ion layer is composed of a first P+ ion region 310-1 and a second P+ ion region 310-2.

부연하면, P+ 이온(30)의 주입에 의해 기판 웨이퍼(210)의 일부와 베이스층(220)의 일부에 제 1 P+ 이온 영역(310-1)이 형성된다. 물론, 이와 함께, 이온 주입용 하드 마스크(300)의 좌측에 형성되는 제 2 개방부(302)를 통해 P+ 이온(30)이 주입된다. 이러한 P+ 이온(30)의 주입에 의해 N+ 이온층(230), 베이스층(220)의 일부를 관통하고, 기판 웨이퍼(210)의 일부에 관입하는 제 2 P+ 이온 영역(310-2)이 형성된다.In other words, the first P+ ion region 310-1 is formed in a part of the substrate wafer 210 and a part of the base layer 220 by implantation of the P+ ions 30. Of course, along with this, the P+ ions 30 are implanted through the second opening 302 formed on the left side of the hard mask 300 for ion implantation. By the implantation of the P+ ions 30, a second P+ ion region 310-2 is formed that penetrates the N+ ion layer 230 and a part of the base layer 220 and penetrates a part of the substrate wafer 210. .

도 1을 계속 참조하면, 트렌치 식각용 하드 마스크(400)를 이온 주입용 하드 마스크(300)의 표면상에 증착한다(단계 S140). 이를 보여주는 도면이 도 4에 도시된다. 도 4는 도 1에 도시된 트렌치 식각용 마스크를 증착하는 공정(S140)을 보여주는 단면 개념도이다. With continued reference to FIG. 1, a hard mask 400 for trench etching is deposited on the surface of the hard mask 300 for ion implantation (step S140). A view showing this is shown in FIG. 4. FIG. 4 is a schematic cross-sectional view illustrating a process (S140) of depositing the mask for etching the trench shown in FIG. 1.

도 4를 참조하면, 트렌치 식각용 하드 마스크(400)는 약 1㎛ 이상 3㎛ 이하로 증착 후 패터닝을 진행한다. 즉, 이온 주입용 하드 마스크(300)와 SiC 식각의 선택비가 약 1(Oxide):1.2(SiC)이므로 트렌치(Trench) 식각시 트렌치 식각용 하드 마스크(400)를 식각 깊이의 2배로 증착한다. Referring to FIG. 4, the hard mask 400 for trench etching is deposited to a thickness of about 1 μm to 3 μm, followed by patterning. That is, since the selectivity between the ion implantation hard mask 300 and the SiC etching is about 1 (Oxide):1.2 (SiC), the trench etching hard mask 400 is deposited at twice the etch depth during trench etching.

P+ 이온주입을 위하여 사용하였던 이온 주입용 하드 마스크(300)를 제거하지 않고 그대로 남겨둔다. 부연하면, 이온주입 후 이온 주입용 하드 마스크(300)는 기존 그대로 남아있게 된다.The hard mask 300 for ion implantation used for P+ ion implantation is left as it is without removing it. In other words, after ion implantation, the hard mask 300 for ion implantation remains as it was.

물론, 트렌치 식각용 하드 마스크(400)에는 개구부(401)가 형성된다. 또한, 트렌치 식각용 하드 마스크(400)의 상단면에는 감광제층(410)이 형성된다. 감광제층(410)에도 개구부(411)가 형성된다.Of course, an opening 401 is formed in the hard mask 400 for etching the trench. In addition, a photoresist layer 410 is formed on the top surface of the hard mask 400 for trench etching. An opening 411 is also formed in the photoresist layer 410.

도 1을 계속 참조하면, 트렌치 식각이 수행된다(단계 S150). 이를 보여주는 도면이 도 5에 도시된다. 도 5는 도 1에 도시된 트렌치 식각 공정(S150)을 보여주는 단면 개념도이다. With continued reference to FIG. 1, trench etching is performed (step S150). A view showing this is shown in FIG. 5. 5 is a schematic cross-sectional view illustrating a trench etching process S150 shown in FIG. 1.

도 5를 참조하면, P+ 이온주입시 사용하였던 이온 주입용 하드 마스크(300)와 추가 증착한 트렌치 식각용 하드 마스크(400)를 이용하여 Trench 식각 공정을 진행한다. 부연하면, 먼저 물리적(Physical) 식각 조건으로 이온 주입용 하드 마스크(300)까지만 식각 진행을 한다. 물리적 식각 조건은 Ar + He 가스(Gas) 사용 + 압력(Pressure)(≥5mTorr)+ 파워(Power)(≥10W))이다. 이때 이온 주입용 하드 마스크(300)가 있던 부분인 SiC 영역에 식각이 진행이 안되고, 이온 주입용 하드 마스크(300)가 없던 영역만 SiC 식각이 진행이 된다.Referring to FIG. 5, a trench etching process is performed using an ion implantation hard mask 300 used for implanting P+ ions and an additionally deposited trench etching hard mask 400. In other words, first, etching is performed only up to the hard mask 300 for ion implantation under physical etching conditions. The physical etching conditions are Ar + He gas (Gas) use + pressure (≥5mTorr) + power (≥10W)). At this time, etching is not performed on the SiC region where the ion implantation hard mask 300 was present, and SiC etching proceeds only in the region without the ion implantation hard mask 300.

도 1을 계속 참조하면, 화학(chemical) 식각 조건으로 시각 목표까지 진행한다. 이를 보여주는 도면이 도 6에 도시된다.With continued reference to FIG. 1, the process proceeds to the visual target under chemical etching conditions. A view showing this is shown in FIG. 6.

도 6은 도 1에 도시된 화학 식각 공정(S160)을 보여주는 단면 개념도이다. 도 6을 참조하면, 화학 식각 조건은 SF6 가스 사용 + 압력(≤5mTorr)+ 파워(≤10W)) 최종 SiC 트렌치 식각 목표까지 식각을 진행한다. 6 is a cross-sectional conceptual diagram illustrating a chemical etching process (S160) shown in FIG. 1. Referring to FIG. 6, the chemical etching condition is the use of SF6 gas + pressure (≤5mTorr) + power (≤10W)). Etching is performed to the final SiC trench etching target.

이 경우, 이온 주입용 하드 마스크(300)로 인해 식각의 단차가 발생하여 N-Epi 영역대비 P+ 영역이 먼저 식각이 된다. 또한, 추후 이온 주입용 하드 마스크(300)가 식각이 완료된 후 식각율(Rate)이 약 2배 가량 빠른 기판 웨이퍼(210)의 에피택셜 영역(N-Epi)의 식각속도가 빠르게 진행된다. 따라서, P+ 영역(310-1)과 에피택셜 영역(N-Epi)의 트렌치 깊이(601)가 비슷하게 된다. 추후 공정은 기존과 그대로 진행을 한다. In this case, an etching step occurs due to the ion implantation hard mask 300, so that the P+ region is etched first compared to the N-Epi region. In addition, after the etching of the hard mask 300 for ion implantation is completed, the etching rate of the epitaxial region N-Epi of the substrate wafer 210 which is about twice as fast as the etching rate is increased. Accordingly, the trench depth 601 of the P+ region 310-1 and the epitaxial region N-Epi are similar. The later process will proceed as it was.

부연하면, P+ 대비 약 2배 정도 식각 속도가 빠른 N-Epi의 속성에 따라 P+ 영역의 목표 깊이가 되는 조건의 식각 시간으로 진행을 하면 N-Epi의 경우 P+ 영역의 목표 깊이가 되는 식각 시간에 동일한 깊이가 맞춰지게 된다. 물론, 트렌치 식각용 하드 마스크(400)도 일부 식각된다.In other words, according to the property of N-Epi, which is about twice as fast as P+, the etching time becomes the target depth of the P+ region. The same depth is matched. Of course, the hard mask 400 for trench etching is also partially etched.

도 1을 계속 참조하면, 트렌치 식각이 완료된 후, 남아있는 이온 주입용 하드 마스크(300) 및 트렌치 식각용 하드 마스크(400)를 제거한다. 이러한 제거는 물리적 식각 및/또는 화학적 식각에 의해 이루어질 수 있다. 이후, 후 Gate Oxide 증착 및 Gate Poly 증착을 한 후 패터닝을 통해 게이트(720)를 형성한다. 이를 보여주는 도면이 도 7에 도시된다. 도 7은 도 1에 도시된 게이트 형성 공정(S170)을 보여주는 단면 개념도이다. Referring to FIG. 1, after trench etching is completed, the remaining hard mask 300 for ion implantation and the hard mask 400 for trench etching are removed. Such removal can be accomplished by physical etching and/or chemical etching. Thereafter, after Gate Oxide deposition and Gate Poly deposition are performed, the gate 720 is formed through patterning. A view showing this is shown in FIG. 7. 7 is a cross-sectional conceptual diagram illustrating a gate forming process S170 shown in FIG. 1.

도 7을 참조하면, 유전체층(710)을 형성하고, 이후 게이트(720)를 생성한다.Referring to FIG. 7, a dielectric layer 710 is formed, and a gate 720 is then formed.

도 1을 계속 참조하면, 소자 절연을 위해 유전율 산화물(Dielectric Oxide)를 증착 후 패터닝을 진행한다(단계 S180). 이를 보여주는 도면이 도 8에 도시된다. 도 8은 도 1에 도시된 패터닝 공정(S180)을 보여주는 단면 개념도이다. 도 8을 참조하면, 유전체층(710)에 패터닝층(800)이 형성된다.With continued reference to FIG. 1, patterning is performed after depositing a dielectric oxide for device isolation (step S180). A view showing this is shown in FIG. 8. 8 is a cross-sectional conceptual diagram illustrating a patterning process (S180) shown in FIG. 1. Referring to FIG. 8, a patterning layer 800 is formed on the dielectric layer 710.

210: 기판 웨이퍼
220: 베이스층
230: N+ 이온층
300: 이온 주입용 하드 마스크
400: 트렌치 식각용 하드 마스크
710: 유전체층
720: 게이트210: substrate wafer
220: base layer
230: N+ ion layer
300: hard mask for ion implantation
400: hard mask for trench etching
710: dielectric layer
720: gate

Claims (14)

기판 웨이퍼;
상기 기판 웨이퍼에 제 1 이온을 주입하여 형성되는 제 1 이온층;
이온 주입용 하드 마스크를 이용하여 상기 제 1 이온층에 제 2 이온을 주입하여 상기 기판 웨어퍼 및 제 1 이온층에 형성되는 제 2 이온층; 및
트렌치 식각용 하드 마스크를 이용하여 제 1 트렌치 식각 및 제 2 트렌치 식각을 통해 상기 제 2 이온층과 대칭적으로 형성되는 게이트;를 포함하며,
상기 게이트는 상기 이온 주입용 하드 마스크 및 트렌치 식각용 하드 마스크를 제거된 상태에서 형성되는 것을 특징으로 하는 전력 반도체 소자.
A substrate wafer;
A first ion layer formed by implanting first ions into the substrate wafer;
A second ion layer formed on the substrate wafer and the first ion layer by implanting second ions into the first ion layer using an ion implantation hard mask; And
A gate formed symmetrically with the second ion layer through a first trench etching and a second trench etching using a trench etching hard mask, and
Wherein the gate is formed in a state in which the hard mask for ion implantation and the hard mask for trench etching are removed.
제 1 항에 있어서,
상기 기판 웨이퍼는 에피택셜 기판 웨이퍼로서, 단결정 기판(substrate)층위에 단결정층(layer)인 성장층이 성장된 웨이퍼인 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The substrate wafer is an epitaxial substrate wafer, a power semiconductor device, characterized in that a wafer in which a growth layer, which is a single crystal layer, is grown on a single crystal substrate layer.
제 1 항에 있어서,
상기 제 1 이온의 주입 길이는 게이트의 셀길이와 동일한 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The power semiconductor device, wherein the implantation length of the first ions is the same as the cell length of the gate.
제 1 항에 있어서,
상기 제 1 이온 주입은 제 3 이온을 주입하여 생성되는 베이스층상에서 이루어지는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The first ion implantation is performed on a base layer generated by implanting third ions.
제 4 항에 있어서,
상기 제 3 이온의 주입 깊이를 조절하기 위해 상기 제 1 이온 주입은 미리 설정되는 최소 깊이로 이루어지는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 4,
The power semiconductor device, wherein the first ion implantation is performed at a predetermined minimum depth in order to adjust the implantation depth of the third ions.
제 1 항에 있어서,
상기 트렌치 식각용 하드 마스크는 상기 이온 주입용 하드 마스크상에서 증착되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The power semiconductor device, wherein the trench etching hard mask is deposited on the ion implantation hard mask.
제 1 항에 있어서,
상기 제 1 트렌치 식각은 물리적 식각에 의해 상기 이온 주입용 하드 마스크에만 식각이 이루어지는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The first trench etching is a power semiconductor device, characterized in that etching is performed only on the hard mask for ion implantation by physical etching.
제 1 항에 있어서,
상기 제 2 트렌치 식각은 화학적 식각에 의해 상기 제 1 트렌치 식각이 완료된 이후 미리 설정되는 식각 목표까지 식각이 이루어지는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
In the second trench etching, after the first trench etching is completed by chemical etching, etching is performed to a predetermined etching target.
제 1 항에 있어서,
상기 제 2 트렌치 식각은 상기 기판 웨이퍼의 에피택셜 영역과 상기 제 2 이온층의 트렌치 깊이가 동일하게 식각이 이루어지는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The second trench etching is a power semiconductor device, wherein the epitaxial region of the substrate wafer and the trench depth of the second ion layer are equal to each other.
제 1 항에 있어서,
상기 트렌치 식각용 하드 마스크는 상기 제 2 트렌치 식각의 깊이의 2배로 증착되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The power semiconductor device according to claim 1, wherein the trench etching hard mask is deposited at twice the depth of the second trench etching.
제 1 항에 있어서,
상기 트렌치 식각용 하드 마스크는 증착후 패터닝에 의해 형성되는 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The power semiconductor device according to claim 1, wherein the trench etching hard mask is formed by patterning after deposition.
제 1 항에 있어서,
상기 제 1 이온은 N+ 이온인 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The power semiconductor device, characterized in that the first ion is an N+ ion.
제 1 항에 있어서,
상기 제 2 이온은 P+ 이온인 것을 특징으로 하는 전력 반도체 소자.
The method of claim 1,
The second ion is a power semiconductor device, characterized in that the P+ ion.
준비된 기판 웨이퍼에 제 1 이온을 주입하여 제 1 이온층을 형성하는 제 1 이온 주입 단계;
이온 주입용 하드 마스크를 이용하여 제 2 이온을 주입하여 제 2 이온층을 형성하는 제 2 이온 주입 단계;
트렌치 식각용 하드 마스크를 이용하여 제 1 트렌치 식각을 수행하는 제 1 트렌치 식각 단계;
상기 트렌치 식각용 하드 마스크를 이용하여 제 2 트렌치 식각을 수행하는 제 2 트렌치 식각 단계; 및
상기 이온 주입용 하드 마스크 및 트렌치 식각용 하드 마스크를 제거한 후 상기 제 2 이온층과 대칭적으로 게이트를 형성하는 게이트 형성 단계;
를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법..A first ion implantation step of implanting first ions into the prepared substrate wafer to form a first ion layer;
A second ion implantation step of forming a second ion layer by implanting second ions using a hard mask for ion implantation;
A first trench etching step of performing a first trench etching using a hard mask for trench etching;
A second trench etching step of performing a second trench etching using the trench etching hard mask; And
Forming a gate symmetrically with the second ion layer after removing the ion implantation hard mask and the trench etching hard mask;
Power semiconductor device manufacturing method comprising a.
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