KR20200097232A - Multi-layered ceramic electronic component - Google Patents

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KR20200097232A
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Abstract

The present invention provides a multi-layered ceramic electronic component comprising: a ceramic body including a dielectric layer, a plurality of first and second internal electrodes disposed to face each other with the dielectric layer therebetween, first and second surfaces facing in a first direction, third and fourth surfaces connected to the first and second surfaces and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; and first and second external electrodes disposed outside the ceramic body and electrically connected to the first and second internal electrodes. The first internal electrode is exposed to one surface of the ceramic body. The second internal electrode is exposed to the other surface opposite to one surface of the ceramic body. The first internal electrode and the second internal electrode have a notch inside a portion exposed to one surface and the other surface of the ceramic body. A step absorbing layer is disposed in the notch and a margin in the second direction and the third direction of the ceramic body. According to the present invention, it is possible to minimize an exposed area of the internal electrode and increase the ratio of dielectric bonding of the same type, thereby improving delamination and crack defects and increasing interfacial bonding strength.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}Multi-layered ceramic electronic component}

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a multilayer ceramic electronic component having excellent reliability.

최근, 전자 제품의 소형화, 슬림화 및 다기능화에 따라 적층 세라믹 커패시터도 소형화가 요구되고 있으며, 적층 세라믹 커패시터의 실장도 고 집적화되고 있다.2. Description of the Related Art Recently, as electronic products are miniaturized, slimmed, and multifunctional, multilayer ceramic capacitors are also required to be miniaturized, and multilayer ceramic capacitors are also highly integrated.

전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치 (LCD, Liquid Crystal Display) 및 플라즈마 표시 장치 패널 (PDP, Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 (PDA, Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.Multilayer ceramic capacitors, which are one of electronic components, are image devices such as liquid crystal displays (LCDs) and plasma display panels (PDPs), computers, personal digital assistants (PDAs), and mobile phones. It is installed on the printed circuit board of various electronic products such as to charge or discharge electricity.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. Such a multilayer ceramic capacitor can be used as a component of various electronic devices due to the advantages of small size, high capacity and easy mounting.

한편, 최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고용량 및 고신뢰성 특성이 요구되고 있다.Meanwhile, as the industry's interest in electronic components has recently increased, multilayer ceramic capacitors are also required to have high capacity and high reliability characteristics in order to be used in automobiles or infotainment systems.

상기와 같이, 고용량 및 고신뢰성 특성에 부합하는 적층 세라믹 커패시터를 구현하기 위해서는, 그에 비례하여 유전체층 및 내부전극층의 적층수를 증가하는 구조가 필요하다.As described above, in order to implement a multilayer ceramic capacitor conforming to high capacity and high reliability characteristics, a structure in which the number of stacked dielectric layers and internal electrode layers is increased proportionally is required.

그러나, 유전체층 및 내부전극층의 적층수 증가에 비해 액티브부에서의 층간 접착력 부족으로 유전체층과 내부전극 층간 계면 결함의 문제가 발생하고 있다.However, there is a problem of an interface defect between the dielectric layer and the internal electrode layer due to insufficient interlayer adhesion in the active part compared to the increase in the number of stacked dielectric layers and internal electrode layers.

일본공개특허공보 2011-018874Japanese Published Patent Publication 2011-018874

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a multilayer ceramic electronic component having excellent reliability.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 제1 내부전극은 상기 세라믹 바디의 일면으로 노출되고, 상기 제2 내부전극은 상기 세라믹 바디의 일면에 대향하는 타면으로 노출되며, 상기 제1 내부전극과 제2 내부전극은 상기 세라믹 바디의 일면 및 타면으로 노출된 부분에서 내부로 노치부가 배치되며, 상기 노치부와 상기 세라믹 바디의 제2 방향 및 제3 방향 마진부에는 단차 흡수층이 배치된 적층 세라믹 전자부품을 제공한다.An embodiment of the present invention includes a dielectric layer and a plurality of first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and the first and second surfaces facing in a first direction, and the first Includes third and fourth surfaces connected to the surface and the second surface and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction A ceramic body and first and second external electrodes disposed outside the ceramic body and electrically connected to the first and second internal electrodes, wherein the first internal electrodes are exposed to one surface of the ceramic body And the second internal electrode is exposed to the other surface opposite to the one surface of the ceramic body, and the first internal electrode and the second internal electrode have a notch portion disposed in the exposed portion of the ceramic body and the other surface thereof. And a multilayer ceramic electronic component in which a step absorption layer is disposed in the notch portion and the margin portions in the second direction and the third direction of the ceramic body.

본 발명의 일 실시형태에 따르면, 내부전극의 노출 면적을 최소화함과 동시에 동종의 유전체 접합 비율을 높여, 딜라미네이션 및 크랙 불량을 개선하고 계면 접합력을 높일 수 있다. According to an embodiment of the present invention, it is possible to minimize the exposed area of the internal electrode and increase the ratio of dielectric bonding of the same type, thereby improving delamination and crack defects and increasing interfacial bonding strength.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 유전층 상에 배치된 제2 내부전극의 패턴 형상을 나타내는 사시도이다.
도 4b는 도 4a에서 제2 내부전극 미형성 영역에 단차 흡수층이 배치된 형상을 나타내는 사시도이다.
도 5는 도 4b의 II-II' 방향으로 세라믹 바디를 절단한 단면도이다.
도 6은 도 1에 도시된 적층 세라믹 전자부품의 일부를 나타내는 개략적인 분해 사시도이다.
도 7은 도 3의 B 영역 확대도이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
3 is a cross-sectional view II′ of FIG. 1.
4A is a perspective view showing a pattern shape of second internal electrodes disposed on a dielectric layer in a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
4B is a perspective view illustrating a shape in which a step absorbing layer is disposed in a region where a second internal electrode is not formed in FIG. 4A.
5 is a cross-sectional view taken along the ceramic body in the direction II-II' of FIG. 4B.
6 is a schematic exploded perspective view illustrating a part of the multilayer ceramic electronic component shown in FIG. 1.
7 is an enlarged view of area B of FIG. 3.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided in order to more completely explain the present invention to those having average knowledge in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for more clarity, and elements indicated by the same reference numerals in the drawings are the same elements.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.In the drawings, portions irrelevant to the description are omitted in order to clearly describe the present invention, and the thickness is enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar portions throughout the specification. Let's do it.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.

도 3은 도 1의 I-I' 단면도이다. 3 is a cross-sectional view taken along line II′ of FIG. 1.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극(121, 122)과 전기적으로 각각 연결되는 제1 및 제2 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극(121, 122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C1, C2)를 포함한다.1 to 3, a multilayer ceramic electronic component 100 according to an exemplary embodiment of the present invention includes a dielectric layer 111 and a plurality of first and first electrodes disposed to face each other with the dielectric layer 111 interposed therebetween. 2 It includes the internal electrodes 121 and 122, is connected to the first surface (S1) and the second surface (S2) facing in the first direction, the first surface (S1) and the second surface (S2), The third surface (S3) and the fourth surface (S4) facing in the second direction, the fifth surface (S5) and the sixth surface (S6) connected to the first to fourth surfaces and facing in the third direction ) And first and second external electrodes disposed outside the ceramic body 110 and electrically connected to the plurality of first and second internal electrodes 121 and 122, respectively (131, 132), and the ceramic body 110 includes a plurality of first and second internal electrodes 121 and 122 disposed to face each other with the dielectric layer 111 interposed therebetween to form a capacitance And cover portions C1 and C2 formed above and below the active portion A.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic component according to an embodiment of the present invention will be described, and in particular, a multilayer ceramic capacitor will be described, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to the embodiment of the present invention, the'length direction' is defined as the'L' direction in FIG. 1, the'width direction' is the'W' direction, and the'thickness direction' is defined as the'T' direction. do. Here, the'thickness direction' can be used in the same concept as the direction in which the dielectric layers are stacked, that is, the'stacking direction'.

본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.In one embodiment of the present invention, the ceramic body 110 is not particularly limited in shape, but may have a hexahedral shape as shown.

상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.The ceramic body 110 is connected to the first surface (S1) and the second surface (S2), the first surface (S1) and the second surface (S2) facing in a first direction, and facing in a second direction. It may include a third surface (S3) and a fourth surface (S4), a fifth surface (S5) and a sixth surface (S6) connected to the first to fourth surfaces and facing in a third direction. have.

상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.The first and second surfaces S1 and S2 are surfaces facing in the thickness direction of the ceramic body 110 in the first direction, and the third and fourth surfaces S3 and S4 are second It may be defined as a surface facing in the longitudinal direction, which is a direction, and the fifth surface S5 and the sixth surface S6 may be defined as surfaces facing in the width direction of the third direction.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.According to an embodiment of the present invention, the raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient electrostatic capacity can be obtained, and for example, a barium titanate-based material, a lead composite perovskite-based material, or a titanic acid A strontium-based material or the like can be used.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The material forming the dielectric layer 111 may include various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like, in accordance with the object of the present invention, to powder such as barium titanate (BaTiO 3 ).

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.The ceramic body 110 includes an active part A as a part contributing to the formation of capacitance of a capacitor, and an upper cover part C1 and a lower cover part C2 respectively formed on the upper and lower parts of the active part A as upper and lower margin parts. It can be composed of.

상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active part A may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with a dielectric layer 111 interposed therebetween.

상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper cover part C1 and the lower cover part C2 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.

즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper cover part C1 and the lower cover part C2 may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.

상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper cover part C1 and the lower cover part C2 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active part A, respectively, in a vertical direction. It can play a role of preventing damage to the internal electrode.

상기 제1 내부전극(121)은 상기 세라믹 바디(110)의 일면으로 노출되고, 상기 제2 내부전극(122)은 상기 세라믹 바디(110)의 일면에 대향하는 타면으로 노출된다.The first internal electrode 121 is exposed to one surface of the ceramic body 110, and the second internal electrode 122 is exposed to the other surface opposite to the one surface of the ceramic body 110.

구체적으로, 상기 액티브부(A)의 복수의 제1 및 제2 내부전극(121, 122)은 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다. Specifically, one end of the plurality of first and second internal electrodes 121 and 122 of the active part A is exposed to the third surface S3 or the fourth surface S4.

상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The internal electrodes 121 and 122 may include a first internal electrode 121 and a second internal electrode 122 having different polarities as a pair.

제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다. One end of the first internal electrode 121 may be exposed to the third surface S3, and one end of the second internal electrode 122 may be exposed to the fourth surface S4.

상기 제1 내부전극(121)의 타단은 제4 면(S4)으로부터 일정 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.The other end of the first internal electrode 121 is formed at a predetermined interval from the fourth surface S4, and the other end of the second internal electrode 122 is formed at a predetermined interval from the third surface S3. More specific details on this will be described later.

상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.First and second external electrodes 131 and 132 are formed on the third and fourth surfaces S3 and S4 of the ceramic body 110 to be electrically connected to the internal electrodes.

도 4a는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, 유전층 상에 배치된 제1 내부전극의 패턴 형상을 나타내는 사시도이다.4A is a perspective view showing a pattern shape of a first internal electrode disposed on a dielectric layer in a multilayer ceramic capacitor according to an embodiment of the present invention.

도 4a 를 참조하면, 상기 제1 내부전극(121)과 제2 내부전극(122)은 상기 세라믹 바디(110)의 일면 및 타면으로 노출된 부분에서 내부로 노치부(N)가 배치된다. Referring to FIG. 4A, the first internal electrode 121 and the second internal electrode 122 are provided with a notch N in the portion exposed to one surface and the other surface of the ceramic body 110.

상기 제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출되기 때문에, 상기 노치부(N)는 상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)으로 노출된 제1 및 제2 내부전극(121, 122) 부분에서 내부로 배치된다. Since one end of the first internal electrode 121 is exposed to the third surface (S3), and one end of the second internal electrode 122 is exposed to the fourth surface (S4), the notch portion (N) is The first and second internal electrodes 121 and 122 exposed to the third and fourth surfaces S3 and S4 of the ceramic body 110 are disposed inside.

최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고용량 및 고신뢰성 특성이 요구되고 있다.Recently, as the industry's interest in electronic components has increased, multilayer ceramic capacitors are also required to have high capacity and high reliability characteristics to be used in automobiles or infotainment systems.

상기와 같이, 고용량 및 고신뢰성 특성에 부합하는 적층 세라믹 커패시터를 구현하기 위해서는, 그에 비례하여 유전체층 및 내부전극층의 적층수를 증가하는 구조가 필요하다.As described above, in order to implement a multilayer ceramic capacitor conforming to high capacity and high reliability characteristics, a structure in which the number of stacked dielectric layers and internal electrode layers is increased proportionally is required.

그러나, 유전체층 및 내부전극층의 적층수 증가에 비해 액티브부에서의 층간 접착력 부족으로 유전체층과 내부전극 층간 계면 결함의 문제가 발생하고 있다.However, there is a problem of an interface defect between the dielectric layer and the internal electrode layer due to insufficient interlayer adhesion in the active part compared to the increase in the number of stacked dielectric layers and internal electrode layers.

본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제3 면(S3) 및 제4 면(S4)으로 노출된 제1 및 제2 내부전극(121, 122) 부분에서 내부로 노치부(N)를 배치함으로써, 내부전극의 노출 면적을 최소화할 수 있어 계면 결함 발생을 막을 수 있다.According to an embodiment of the present invention, the first and second internal electrodes 121 and 122 exposed to the third and fourth surfaces S3 and S4 of the ceramic body 110 are notched inside. By arranging (N), it is possible to minimize the exposed area of the internal electrode, thereby preventing the occurrence of interface defects.

구체적으로, 내부전극의 노출 면적을 최소화함과 동시에 후술하는 바와 같이 동종의 유전체 접합 비율을 높여, 딜라미네이션 및 크랙 불량을 막고 계면 접합력을 높일 수 있다. Specifically, it is possible to minimize the exposed area of the internal electrodes and increase the ratio of dielectric bonding of the same kind as described later, to prevent delamination and crack failure, and to increase interfacial bonding strength.

본 발명의 일 실시형태에 따르면, 상기 노치부(N)의 폭(W2)은 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 내지 80% 일 수 있다.According to an embodiment of the present invention, the width W2 of the notch portion N may be 20% to 80% compared to the width W1 of the first and second internal electrodes 121 and 122. have.

상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 내지 80% 을 만족하도록 조절함으로써, 내부전극의 노출 면적을 최소화하여 유전체층 및 내부전극의 적층수가 증가하더라도 딜라미네이션 및 크랙 불량을 막을 수 있다.By adjusting the width W2 of the notch portion N to satisfy 20% to 80% of the width W1 of the first and second internal electrodes 121 and 122, the exposed area of the internal electrode By minimizing, even if the number of stacked dielectric layers and internal electrodes increases, delamination and crack defects can be prevented.

상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 20% 미만일 경우에는 상기 노치부(N)의 폭(W2)이 작아 노출되는 내부전극의 면적이 증가하므로, 딜라미네이션 및 크랙 불량이 문제될 수 있다.When the width W2 of the notch portion N is less than 20% of the width W1 of the first and second internal electrodes 121 and 122, the width W2 of the notch portion N Since this small area increases the area of the exposed internal electrode, delamination and crack failure may be problematic.

반면, 상기 노치부(N)의 폭(W2)이 상기 제1 내부전극(121) 및 제2 내부전극(122)의 폭(W1) 대비 80% 를 초과하는 경우에는 노출되는 내부전극의 면적이 과도하게 작을 수 있어, 외부전극과의 전기적 연결성 문제 및 이로 인한 정전 용량 저하 등의 문제가 발생할 수 있다.On the other hand, when the width W2 of the notch portion N exceeds 80% of the width W1 of the first and second internal electrodes 121 and 122, the area of the exposed internal electrode is Since it may be excessively small, problems such as electrical connectivity problems with external electrodes and a decrease in capacitance due to this may occur.

도 4b는 도 4a에서 제2 내부전극 미형성 영역에 단차 흡수층이 배치된 형상을 나타내는 사시도이다.4B is a perspective view illustrating a shape in which a step absorbing layer is disposed in a region where a second internal electrode is not formed in FIG. 4A.

도 4b를 참조하면, 상기 노치부(N)와 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에는 단차 흡수층(112)이 배치된다.Referring to FIG. 4B, a step absorption layer 112 is disposed in the notch portion N and the margin portions in the second and third directions of the ceramic body 110.

상기 세라믹 바디(110)의 제2 방향 마진부는 상기 세라믹 바디(110)의 길이 방향 마진부이고, 상기 세라믹 바디(110)의 제3 방향 마진부는 상기 세라믹 바디(110)의 폭 방향 마진부일 수 있다.The second direction margin portion of the ceramic body 110 may be a longitudinal margin portion of the ceramic body 110, and the third direction margin portion of the ceramic body 110 may be a width direction margin portion of the ceramic body 110. .

상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부는 상기 액티브부(A)의 마진부일 수 있다.The second and third direction margins of the ceramic body 110 may be margins of the active part A.

즉, 본 발명의 일 실시형태에서 단차 흡수층(112)이 배치되는 영역은 상기 세라믹 바디(110)의 길이 방향인 제2 방향 마진부와 상기 세라믹 바디(110)의 폭 방향인 제3 방향 마진부 및 상기 노치부(N) 영역이다.That is, in an embodiment of the present invention, the region in which the step absorption layer 112 is disposed is a margin portion in the second direction in the length direction of the ceramic body 110 and a margin portion in the third direction in the width direction of the ceramic body 110. And an area of the notch portion N.

또한, 단차 흡수층(112)이 배치되는 영역은 상기 액티브부(A)에서 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부이며, 따라서 커버부(C1, C2)에는 배치되지 않는다.Further, regions in which the step absorption layer 112 is disposed are margins in the second direction and the third direction of the ceramic body 110 in the active part A, and thus are not disposed in the cover parts C1 and C2.

다만, 반드시 이에 제한되는 것은 아니며, 상기 단차 흡수층(112)은 커버부 커버부(C1, C2)에서 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에 배치될 수도 있다.However, the present invention is not limited thereto, and the step absorption layer 112 may be disposed in the second and third direction margins of the ceramic body 110 in the cover part cover parts C1 and C2.

상술한 바와 같이, 본 발명의 일 실시형태에 따르면, 상기 노치부(N)와 상기 세라믹 바디(110)의 제2 방향 및 제3 방향 마진부에는 단차 흡수층(112)이 배치되기 때문에 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있다. As described above, according to an embodiment of the present invention, since the step absorption layer 112 is disposed in the second direction and the third direction margin of the notch portion N and the ceramic body 110, the same kind of dielectric material By increasing the bonding ratio, the interfacial bonding strength can be improved.

액티브부(A)의 길이 방향 및 폭 방향 마진부에 단차 흡수층(112)을 배치하는 방법은 특별히 제한되지 않으며, 제조 공정 단계에서 세라믹 그린시트 상에 도전성 금속 페이스트 페이스트를 도포한 후에 길이 방향 및 폭 방향으로 상기 페이스트가 도포되지 않은 영역인 마진부에 단차 흡수용 세라믹 재료를 도포하는 방법으로 수행될 수 있다.The method of disposing the step absorbing layer 112 in the longitudinal and width direction margins of the active part A is not particularly limited, and after applying the conductive metal paste paste on the ceramic green sheet in the manufacturing process step, the length direction and width It may be performed by applying a ceramic material for absorbing a step in a margin portion, which is an area where the paste is not applied in the direction.

혹은, 액티브부(A)의 길이 방향 및 폭 방향 마진부에 단차 흡수층(112)이 배치된 적어도 하나 이상의 별개의 유전체층을 삽입하여 수행될 수도 있다. 이 경우에는, 소성 후 제1 및 제2 내부 전극(121, 122)이 되는 도전성 금속 페이스트가 도포된 제1 세라믹 그린시트를 복수 매 적층하고 그 상부에, 양측 단부에 세라믹 부재를 형성하여 단차 흡수층이 형성된 제2 세라믹 그린시트를 적층함으로써 수행될 수 있다.Alternatively, it may be performed by inserting at least one separate dielectric layer in which the step absorbing layer 112 is disposed in the longitudinal and width direction margins of the active part A. In this case, after firing, a plurality of first ceramic green sheets coated with a conductive metal paste to be the first and second internal electrodes 121 and 122 are stacked, and ceramic members are formed on both ends thereof to form a step absorption layer. This can be performed by laminating the formed second ceramic green sheet.

최근 적층되는 세라믹 그린시트의 수가 증가함에 따라, 세라믹 그린시트의 적층 공정과 압착 공정을 거치면서 제품의 신뢰성에 영향을 주는 문제점이 발생하고 있다.As the number of ceramic green sheets to be laminated recently increases, there is a problem that affects the reliability of a product through the lamination process and compression process of the ceramic green sheet.

즉, 세라믹 그린시트는 내부전극 형성부와 내부전극 비형성부인 마진부로 이루어지고 세라믹 그린시트가 적층된 후 소정의 압력이 인가되어 서로 압착될 경우, 내부전극 형성부와 내부전극 비형성부인 마진부의 단차가 심화되어 내전압 특성이 저하되는 문제가 있으며, 이종의 물질인 유전체층과 내부전극간 결합력의 한계에 따라 딜라미네이션 및 크랙 발생의 문제가 발생할 수 있다.That is, when the ceramic green sheet is composed of an internal electrode forming portion and a margin portion, which is an internal electrode non-forming portion, and when the ceramic green sheets are stacked and pressed together by applying a predetermined pressure, the internal electrode forming portion and the margin portion of the internal electrode non-forming portion There is a problem in that the withstand voltage characteristic is deteriorated due to the deepening of the step, and problems of delamination and cracking may occur depending on the limit of the bonding force between the dielectric layer, which is a different material, and the internal electrode.

그러나, 본 발명의 일 실시형태에 따르면 상기 액티브부(A)의 길이 방향 및 폭 방향 마진부 및 노치부(N)에는 단차 흡수층(112)이 배치됨으로써, 단차 문제를 개선하여 내전압 특성이 향상된 고용량 적층 세라믹 전자부품을 구현할 수 있다.However, according to an embodiment of the present invention, by disposing the step absorption layer 112 in the longitudinal and width direction margin portions and the notch portion N of the active portion A, the stepped problem is improved and the withstand voltage characteristic is improved. Multilayer ceramic electronic components can be implemented.

또한, 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있다. In addition, it is possible to improve the interfacial bonding strength by increasing the dielectric bonding ratio of the same type.

상기 단차 흡수층(112)의 두께는 특별히 제한되지 않으며, 예를 들어 상기 유전체층(111)의 두께의 10 배 내지 20 배 보다 클 수 있다.The thickness of the step absorption layer 112 is not particularly limited, and may be, for example, 10 to 20 times greater than the thickness of the dielectric layer 111.

또한, 상기 단차 흡수층(112)의 두께는 상기 유전체층(111)의 상부에 형성된 제1 및 제2 내부전극(121, 122)의 두께와 동일할 수 있으나, 반드시 이에 제한되는 것은 아니며 공정 특성상 내부전극의 두께와 차이가 생길 수 있다.In addition, the thickness of the step absorption layer 112 may be the same as the thickness of the first and second internal electrodes 121 and 122 formed on the dielectric layer 111, but is not limited thereto, and the internal electrode is not limited thereto. There may be a difference with the thickness of the.

한편, 상기 단차 흡수층(112)은 유전체층(111)이 포함하는 재료와 동일하거나 동종의 재료로 형성될 수 있으며, 특별히 제한되지 않는다.Meanwhile, the step absorption layer 112 may be formed of the same material as or of the same material as the material included in the dielectric layer 111, and is not particularly limited.

도 5는 도 4b의 II-II' 방향으로 세라믹 바디를 절단한 단면도이다.5 is a cross-sectional view taken along the ceramic body in the direction II-II' of FIG. 4B.

도 5를 참조하면, 상기 액티브부(A)의 폭 방향 마진부 및 노치부(N)에 단차 흡수층(112)이 배치되어 있는 것을 알 수 있다.Referring to FIG. 5, it can be seen that the step absorption layer 112 is disposed in the width direction margin portion and the notch portion N of the active portion A.

이로 인하여, 동종의 유전체 접합 비율을 높여, 계면 접합력을 향상시킬 수 있어 적층 세라믹 커패시터의 신뢰성을 개선할 수 있다.Accordingly, it is possible to increase the dielectric bonding ratio of the same type, thereby improving the interfacial bonding strength, thereby improving the reliability of the multilayer ceramic capacitor.

도 6은 도 1에 도시된 적층 세라믹 전자부품의 일부를 나타내는 개략적인 분해 사시도이다.6 is a schematic exploded perspective view illustrating a part of the multilayer ceramic electronic component shown in FIG. 1.

도 6을 참조하면, 일 유전체층(111) 상에 제1 내부전극(121)이 배치되고, 제1 내부전극(121)은 세라믹 바디(110)의 제3 면(S3)으로 노출된 부분에서 내부로 노치부(N)가 배치되며, 상기 제1 내부전극(121)이 일 유전체층(111) 상에 배치되지 않은 영역인 길이 방향 및 폭 방향 마진부와 상기 노치부(N)에는 단차 흡수층(112)이 배치된다.Referring to FIG. 6, a first internal electrode 121 is disposed on one dielectric layer 111, and the first internal electrode 121 is internally exposed to the third surface S3 of the ceramic body 110. A furnace notch portion (N) is disposed, and the first internal electrode (121) is a region in which the first internal electrode (121) is not disposed on one dielectric layer (111). ) Is placed.

또한, 타 유전체층(111) 상에 제2 내부전극(122)이 배치되고, 제2 내부전극(122)은 세라믹 바디(110)의 제4 면(S4)으로 노출된 부분에서 내부로 노치부(N)가 배치되며, 상기 제2 내부전극(122)이 일 유전체층(111) 상에 배치되지 않은 영역인 길이 방향 및 폭 방향 마진부와 상기 노치부(N)에는 단차 흡수층(112)이 배치된다.In addition, the second internal electrode 122 is disposed on the other dielectric layer 111, and the second internal electrode 122 is a notch part (notch part) inside the part exposed to the fourth surface S4 of the ceramic body 110. N) is disposed, and a step absorbing layer 112 is disposed in a margin portion in the longitudinal direction and in the width direction, which is an area in which the second internal electrode 122 is not disposed on the dielectric layer 111, and in the notch portion N. .

상기 제1 내부전극(121)이 배치된 일 유전체층(111)과 제2 내부전극(122)이 배치된 타 유전체층(112)을 교대로 적층함으로써, 본 발명의 일 실시형태에 따른 세라믹 바디(110)를 형성할 수 있다.By alternately stacking one dielectric layer 111 on which the first internal electrode 121 is disposed and another dielectric layer 112 on which the second internal electrode 122 is disposed, the ceramic body 110 according to the embodiment of the present invention is ) Can be formed.

상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.The material forming the first and second internal electrodes 121 and 122 is not particularly limited, and for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu ) May be formed using a conductive paste containing one or more materials.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.The multilayer ceramic capacitor according to an embodiment of the present invention includes a first external electrode 131 electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122. ) Can be included.

상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 to form a capacitance, and the second external electrode 132 is 1 It may be connected to a different potential than the external electrode 131.

상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.The first and second external electrodes 131 and 132 are respectively disposed on a third longitudinal surface S3 and a fourth surface S4 of the ceramic body 110 in the second direction, and the ceramic body 110 ) May extend in the thickness direction of the first surface (S1) and the second surface (S2).

상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 전도성 수지층(131b, 132b)을 포함할 수 있다.The external electrodes 131 and 132 are disposed on the outside of the ceramic body 111 and on the electrode layers 131a and 132a electrically connected to the internal electrodes 121 and 122 and the electrode layers 131a and 132a. It may include disposed conductive resin layers 131b and 132b.

상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The electrode layers 131a and 132a may include a conductive metal and glass.

상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal used for the electrode layers 131a and 132a is not particularly limited as long as it is a material that can be electrically connected to the internal electrode to form a capacitance. For example, copper (Cu), silver (Ag), nickel ( Ni) and may be one or more selected from the group consisting of alloys thereof.

상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The electrode layers 131a and 132a may be formed by applying a conductive paste prepared by adding a glass frit to the conductive metal powder, followed by firing.

상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다. The conductive resin layers 131b and 132b are formed on the electrode layers 131a and 132a, and may be formed to completely cover the electrode layers 131a and 132a.

상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다. The base resin included in the conductive resin layers 131b and 132b is not particularly limited as long as it has bonding properties and shock absorbing properties, and can be mixed with conductive metal powder to make a paste, and may include, for example, an epoxy resin. .

상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.The conductive metal included in the conductive resin layers 131b and 132b is not particularly limited as long as it is a material that can be electrically connected to the electrode layers 131a and 132a. For example, copper (Cu), silver (Ag), nickel ( Ni) and may include one or more selected from the group consisting of alloys thereof.

도 7은 도 3의 B 영역 확대도이다.7 is an enlarged view of area B of FIG. 3.

도 7을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td ＞ 2 × te 를 만족할 수 있다.Referring to FIG. 7, in the multilayer ceramic electronic component according to an embodiment of the present invention, a thickness td of the dielectric layer 111 and a thickness te of the internal electrodes 121 and 122 are td> 2 × te can be satisfied.

즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다.That is, according to an embodiment of the present invention, the thickness td of the dielectric layer 111 is greater than twice the thickness te of the internal electrodes 121 and 122.

일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다. In general, for electronic components for high-voltage electrical equipment, a major issue is a reliability problem due to a decrease in insulation breakdown voltage in a high-voltage environment.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)는 상기 내부전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, the thickness td of the dielectric layer 111 is twice the thickness te of the internal electrodes 121 and 122 in order to prevent a decrease in the dielectric breakdown voltage under a high voltage environment. By making it larger, the dielectric breakdown voltage characteristic can be improved by increasing the thickness of the dielectric layer, which is the distance between internal electrodes.

상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.When the thickness td of the dielectric layer 111 is less than twice the thickness te of the internal electrodes 121 and 122, the dielectric layer, which is the distance between the internal electrodes, is thin, and thus the dielectric breakdown voltage may decrease.

상기 내부전극의 두께(te)는 1 μm 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.The thickness (te) of the internal electrode may be less than 1 μm, and the thickness (td) of the dielectric layer may be less than 2.8 μm, but is not limited thereto.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment will be described, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. In a method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention, first, a slurry formed including a powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film, thereby forming a plurality of ceramic green sheets. Is provided, whereby a dielectric layer can be formed.

상기 슬러리는 세라믹 바디의 액티브부의 유전체층과 커버부를 구성하는 유전체층을 형성하는 세라믹 그린시트용 슬러리이다.The slurry is a slurry for a ceramic green sheet that forms a dielectric layer of the active part of the ceramic body and a dielectric layer constituting the cover part.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be manufactured in a sheet form having a thickness of several μm by a doctor blade method.

다음으로, 상기 세라믹 그린시트 상에 도전성 금속 페이스트를 도포하여 내부전극 패턴을 형성한다. Next, an internal electrode pattern is formed by applying a conductive metal paste on the ceramic green sheet.

상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.The internal electrode pattern may be formed by a screen printing method or a gravure printing method.

본 발명의 일 실시형태에 따르면, 상기 내부전극 패턴의 일 단부에는 내부로 노치부를 형성한다.According to an embodiment of the present invention, a notch is formed inside at one end of the internal electrode pattern.

상기 노치부는 내부전극 패턴의 단부 중 외부로 노출되는 부분에서 내부로 형성되며, 이로 인하여 본 발명의 일 실시형태에서는 노출되는 내부전극의 면적이 최소화될 수 있다.The notch portion is formed inside at a portion of the end of the inner electrode pattern that is exposed to the outside. Accordingly, in an embodiment of the present invention, an area of the exposed inner electrode may be minimized.

다음으로, 상기 세라믹 그린시트의 길이 방향 및 폭 방향 마진부 그리고 상기 노치부에 세라믹 부재를 형성하여 단차 흡수층을 형성한다.Next, a ceramic member is formed in the longitudinal and width direction margins of the ceramic green sheet and in the notch to form a step absorption layer.

상기 세라믹 그린시트의 길이 방향 및 폭 방향 마진부 그리고 상기 노치부에 세라믹 부재를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 인쇄법에 의해 수행될 수 있다.The method of forming the ceramic member in the longitudinal and transverse margin portions and the notch portions of the ceramic green sheet is not particularly limited, and may be performed, for example, by a printing method.

다음으로, 내부전극 패턴 및 단차 흡수층이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다. Next, the ceramic body 110 was formed by stacking the green sheet on which the inner electrode pattern and the step absorption layer were disposed.

다음으로, 상기 세라믹 바디의 외측에 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 글라스를 포함하는 전극층을 형성할 수 있다.Next, an electrode layer including at least one conductive metal and glass selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof may be formed on the outside of the ceramic body.

상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as the glass used for manufacturing the external electrode of a general multilayer ceramic capacitor may be used.

상기 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.The electrode layers may be formed on upper and lower surfaces and ends of the ceramic body, and thus may be electrically connected to the first and second internal electrodes, respectively.

상기 전극층은 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.The electrode layer may include at least 5% by volume of glass compared to the conductive metal.

다음으로, 상기 전극층(131a, 132a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(131b, 132b)을 형성할 수 있다.Next, the conductive resin layers 131b and 132b may be formed by coating and curing the conductive resin composition on the electrode layers 131a and 132a.

상기 전도성 수지층(131b, 132b)은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 베이스 수지를 포함하며, 상기 베이스 수지는 에폭시 수지일 수 있다.The conductive resin layers 131b and 132b include at least one conductive metal and a base resin selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof, and the base resin is an epoxy resin. Can be

또한, 상기 전도성 수지층(131b, 132b) 상부에 도금층(미도시)을 추가로 더 형성할 수 있으며, 니켈(Ni) 도금층 및 주석(Sn) 도금층을 순차로 형성하여 상기 도금층을 전도성 수지층 상에 형성할 수 있다.In addition, a plating layer (not shown) may be further formed on the conductive resin layers 131b and 132b, and a nickel (Ni) plating layer and a tin (Sn) plating layer are sequentially formed to form the plating layer on the conductive resin layer. Can be formed on.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.

110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 전극층 131b, 132b: 전도성 수지층110: ceramic body
111: dielectric layers 121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: electrode layer 131b, 132b: conductive resin layer

Claims (8)

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하는 세라믹 바디;
상기 세라믹 바디의 외측에 배치되며, 각각 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극; 및
상기 제1 및 제2 내부전극의 주변에 형성된 단차 흡수층;을 포함하며,
상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극을 향하는 영역에 형성된 노치부를 포함하며,
상기 제1 내부 전극의 노치부에서 상기 제1 외부전극을 향하는 측면은 곡면을 갖는 적층 세라믹 전자부품.
A ceramic body including a dielectric layer and a plurality of first and second internal electrodes disposed to face each other with the dielectric layer therebetween;
First and second external electrodes disposed outside the ceramic body and electrically connected to the first and second internal electrodes, respectively; And
And a step absorption layer formed around the first and second internal electrodes,
The first and second internal electrodes each include notches formed in regions facing the first and second external electrodes,
A multilayer ceramic electronic component having a curved side surface from the notch portion of the first internal electrode toward the first external electrode.
제1항에 있어서,
상기 단차 흡수층은 상기 노치부에도 형성된 적층 세라믹 전자부품.
The method of claim 1,
The step absorption layer is also formed in the notch portion of the multilayer ceramic electronic component.
제2항에 있어서,
상기 단차 흡수층에서 상기 제1 및 제2 내부전극의 주변에 형성된 영역과 상기 노치부에 형성된 영역은 동일한 두께와 재질을 갖는 적층 세라믹 전자부품.
The method of claim 2,
In the step absorption layer, a region formed around the first and second internal electrodes and a region formed in the notch portion have the same thickness and material.
제1항에 있어서,
상기 제2 내부 전극의 노치부에서 상기 제2 외부전극을 향하는 측면은 곡면을 갖는 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component having a curved side surface from the notch portion of the second internal electrode toward the second external electrode.
제1항에 있어서,
상기 노치부의 폭은 상기 제1 내부전극 및 제2 내부전극의 폭 대비 20% 내지 80%인 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic electronic component having a width of the notch portion is 20% to 80% of the width of the first and second internal electrodes.
제1항에 있어서,
상기 내부전극의 두께(te)는 1 μm 미만인 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component having a thickness (te) of the internal electrode less than 1 μm.
제1항에 있어서,
상기 유전체층의 두께(td)는 2.8 μm 미만인 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic electronic component having a thickness td of the dielectric layer less than 2.8 μm.
제1항에 있어서,
상기 유전체층의 두께(td)와 상기 내부전극의 두께(te)는 td ＞ 2 × te 를 만족하는 적층 세라믹 전자부품.The method of claim 1,
A multilayer ceramic electronic component having a thickness td of the dielectric layer and a thickness te of the internal electrode satisfying td> 2 × te.
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