KR102494335B1 - Ceramic electronic component - Google Patents

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KR102494335B1
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Abstract

본 발명의 일 실시형태에 따른 세라믹 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다. A ceramic electronic component according to an embodiment of the present invention includes a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing each other, the first and third and fourth surfaces connected to the second surface and facing each other, and fifth and sixth surfaces connected to the first to fourth surfaces and facing each other; a first external electrode including a first electrode layer connected to the first internal electrode and a first conductive resin layer disposed on the first electrode layer, and disposed on a third surface of the body; and a second electrode layer connected to the second internal electrode and a second conductive resin layer disposed on the second electrode layer, the second external electrode disposed on the fourth surface of the body; When defining the distance between the third and fourth surfaces of the body as L, the thicknesses of the first and second electrode layers as ta, and the thicknesses of the first and second conductive resin layers as tb, tb is less than 80 μm, and (ta+tb)/L*50 is greater than or equal to 1.

Description

세라믹 전자 부품{CERAMIC ELECTRONIC COMPONENT}Ceramic electronic component {CERAMIC ELECTRONIC COMPONENT}

본 발명은 세라믹 전자 부품에 관한 것이다.The present invention relates to ceramic electronic components.

세라믹 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.Multi-Layered Ceramic Capacitors (MLCCs), one of ceramic electronic components, are used in imaging devices such as Liquid Crystal Displays (LCDs) and Plasma Display Panels (PDPs), computers, and smartphones. and a chip-type capacitor that is mounted on printed circuit boards of various electronic products such as mobile phones and serves to charge or discharge electricity.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다. Such a multilayer ceramic capacitor may be used as a component of various electronic devices due to its small size, high capacitance, and ease of mounting. As various electronic devices such as computers and mobile devices are miniaturized and high-output, demands for miniaturization and high capacity multilayer ceramic capacitors are increasing.

최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.Recently, as the industry's interest in electric components increases, multilayer ceramic capacitors are also required to have high reliability and high strength characteristics in order to be used in automobiles or infotainment systems.

특히, 적층 세라믹 커패시터에 대한 높은 휨강도 특성이 요구되고 있어서, 이에 부합하기 위하여 내부 및 외부 구조 등의 개선이 필요한 실정이다.In particular, since high flexural strength characteristics are required for multilayer ceramic capacitors, improvements in internal and external structures are required to meet this requirement.

한편, 적층 세라믹 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 전도성 수지층을 적용하는 기술이 개시되어 있다. On the other hand, as a method for securing high reliability of multilayer ceramic capacitors, in order to prevent cracks caused by stress by absorbing tensile stress generated in a mechanical or thermal environment, conductive water is applied to the external electrodes. Techniques for applying the strata are disclosed.

이러한 전도성 수지층은 적층 세라믹 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 더 한다.This conductive resin layer plays a role of electrically and mechanically bonding between the sintered electrode layer and the plating layer of the external electrode of the multilayer ceramic capacitor, and protects the multilayer ceramic capacitor from mechanical and thermal stress according to the process temperature and bending shock of the substrate during circuit board mounting. plays a more protective role.

그러나, 전도성 수지층은 저항이 높아 전도성 수지층이 없는 제품 대비 ESR(등가직렬저항: Equivalent Series Resistance)이 높은 문제가 있었다.However, the conductive resin layer has a high resistance, so there is a problem in that ESR (Equivalent Series Resistance) is high compared to products without a conductive resin layer.

본 발명의 일 목적 중 하나는 신뢰성이 우수한 세라믹 전자 부품을 제공하기 위함이다. One object of the present invention is to provide a ceramic electronic component having excellent reliability.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상인 세라믹 전자 부품을 제공한다. One embodiment of the present invention includes a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing each other, and connected to the first and second surfaces. a body including third and fourth surfaces facing each other, and fifth and sixth surfaces connected to the first to fourth surfaces and facing each other; a first external electrode including a first electrode layer connected to the first internal electrode and a first conductive resin layer disposed on the first electrode layer, and disposed on a third surface of the body; and a second electrode layer connected to the second internal electrode and a second conductive resin layer disposed on the second electrode layer, the second external electrode disposed on the fourth surface of the body; When defining the distance between the third and fourth surfaces of the body as L, the thicknesses of the first and second electrode layers as ta, and the thicknesses of the first and second conductive resin layers as tb, tb is less than 80 μm, and (ta+tb)/L*50 is greater than or equal to 1.

본 발명의 여러 효과 중 일 효과로서, 바디의 길이를 고려하여 외부 전극의 전극층 및 전도성 수지층의 두께를 조절함으로써, 휨강도를 개선하면서도 등가직렬저항(Equivalent series resistance, ESR)을 저감시킬 수 있어 세라믹 전자 부품의 신뢰성을 향상시킬 수 있는 효과가 있다. As one of the various effects of the present invention, by adjusting the thickness of the electrode layer of the external electrode and the conductive resin layer in consideration of the length of the body, it is possible to reduce the equivalent series resistance (ESR) while improving the bending strength, thereby reducing the ceramic There is an effect of improving the reliability of electronic components.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.However, the various advantageous advantages and effects of the present invention are not limited to the above description, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시형태에 따른 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 5는 도 3의 P1 영역 확대도이다.
도 6는 도 3의 P2 영역 확대도이다.
1 schematically illustrates a perspective view of a ceramic electronic component according to an embodiment of the present invention.
2 schematically illustrates a perspective view of a body according to an embodiment of the present invention.
FIG. 3 schematically illustrates a cross-section II′ of FIG. 1 .
FIG. 4(a) shows a ceramic green sheet on which a first internal electrode is printed, and FIG. 4(b) shows a ceramic green sheet on which a second internal electrode is printed.
FIG. 5 is an enlarged view of a region P1 of FIG. 3 .
FIG. 6 is an enlarged view of a region P2 of FIG. 3 .

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and accompanying drawings. However, the embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged in order to clearly express various layers and regions, and components having the same function within the scope of the same idea are shown with the same reference. Explain using symbols. Furthermore, throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.

도면에서, X 방향은 제2 방향 또는 길이 방향, Y 방향은 제3 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향 또는 두께 방향으로 정의될 수 있다.In the drawing, the X direction may be defined as the second direction or length direction, the Y direction as the third direction or width direction, and the Z direction as the first direction, stacking direction, or thickness direction.

세라믹 전자 부품ceramic electronic components

도 1은 본 발명의 일 실시형태에 따른 세라믹 전자 부품의 사시도를 개략적으로 도시한 것이다. 1 schematically illustrates a perspective view of a ceramic electronic component according to an embodiment of the present invention.

도 2는 본 발명의 일 실시형태에 따른 바디의 사시도를 개략적으로 도시한 것이다. 2 schematically illustrates a perspective view of a body according to an embodiment of the present invention.

도 3은 도 1의 I-I' 단면도를 개략적으로 도시한 것이다. FIG. 3 schematically illustrates the II' cross-sectional view of FIG. 1 .

도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. FIG. 4(a) shows a ceramic green sheet on which a first internal electrode is printed, and FIG. 4(b) shows a ceramic green sheet on which a second internal electrode is printed.

도 1 내지 도 4을 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층(131b)을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층(132b)을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극(132); 을 포함하고, 상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다. 1 to 4 , a ceramic electronic component 100 according to an embodiment of the present invention includes a dielectric layer 111 and first and second internal electrodes 121 disposed to face each other with the dielectric layer interposed therebetween; 122), first and second surfaces 1 and 2 facing each other, third and fourth surfaces 3 and 4 connected to the first and second surfaces and facing each other, and the first to second surfaces 3 and 4 facing each other. A body 110 connected to the fourth surface and including fifth and sixth surfaces 5 and 6 facing each other; A first external electrode layer 131a connected to the first internal electrode 121 and a first conductive resin layer 131b disposed on the first electrode layer and disposed on the third surface of the body electrode 131; and a second electrode layer 132a connected to the second internal electrode 122 and a second conductive resin layer 132b disposed on the second electrode layer, and disposed on the fourth surface of the body. external electrode 132; When defining the distance between the third and fourth surfaces of the body as L, the thicknesses of the first and second electrode layers as ta, and the thicknesses of the first and second conductive resin layers as tb, tb is less than 80 μm, and (ta+tb)/L*50 is greater than or equal to 1.

이하에서는 본 발명의 일 실시형태에 따른 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a ceramic electronic component according to an exemplary embodiment of the present disclosure will be described as a multilayer ceramic capacitor, but is not limited thereto.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.In the body 110, dielectric layers 111 and internal electrodes 121 and 122 are alternately stacked.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.Although the specific shape of the body 110 is not particularly limited, as shown, the body 110 may have a hexahedral shape or a shape similar thereto. Due to shrinkage of the ceramic powder included in the body 110 during firing, the body 110 may have a substantially hexahedral shape, although it does not have a perfectly straight hexahedral shape.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. Body 110 is connected to the first and second surfaces (1, 2), the first and second surfaces (1, 2) facing each other in the thickness direction (Z direction), and mutually in the longitudinal direction (X direction) It is connected to the opposing third and fourth surfaces 3 and 4, the first and second surfaces 1 and 2, is connected to the third and fourth surfaces 3 and 4, and is connected to each other in the width direction (Y direction). It may have opposing fifth and sixth faces 5 and 6 .

도 2를 참조하면, 제1 면(1)과 제2 면(2) 간의 거리를 바디의 두께(T), 제3 면(3)과 제4 면(4) 간의 거리를 바디의 길이(L), 제5 면(5)과 제6 면(6) 간의 거리를 바디의 폭(W)으로 정의할 수 있다. Referring to FIG. 2, the distance between the first surface 1 and the second surface 2 is the thickness of the body (T), and the distance between the third surface 3 and the fourth surface 4 is the length of the body (L). ), the distance between the fifth surface 5 and the sixth surface 6 may be defined as the width W of the body.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 are in a fired state, and the boundary between adjacent dielectric layers 111 can be integrated to the extent that it is difficult to confirm without using a scanning electron microscope (SEM). there is.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. According to one embodiment of the present invention, a raw material forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained. For example, a barium titanate-based material, a lead composite perovskite-based material, or a strontium titanate-based material may be used.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The material forming the dielectric layer 111 may include various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like added to powder such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다. The plurality of internal electrodes 121 and 122 are disposed to face each other with the dielectric layer 111 interposed therebetween.

내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. The internal electrodes 121 and 122 may include first and second internal electrodes 121 and 122 alternately disposed to face each other with a dielectric layer interposed therebetween.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. The first and second internal electrodes 121 and 122 may be exposed to the third and fourth surfaces 3 and 4 of the body 110 , respectively.

도 1 내지 도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.1 to 3 , the first internal electrode 121 is spaced apart from the fourth surface 4 and exposed through the third surface 3, and the second internal electrode 122 is the third surface 3 ) and may be exposed through the fourth surface (4). A first external electrode 131 is disposed on the third surface 3 of the body and connected to the first internal electrode 121, and a second external electrode 132 is disposed on the fourth surface 4 of the body to make the second external electrode 131 connected to the first internal electrode 121. 2 may be connected to the internal electrode 122 .

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다. In this case, the first and second internal electrodes 121 and 122 may be electrically separated from each other by the dielectric layer 111 disposed in the middle. Referring to FIG. 4 , the body 110 includes a ceramic green sheet (a) on which the first internal electrodes 121 are printed and a ceramic green sheet (b) on which the second internal electrodes 122 are printed, in the thickness direction (Z direction). ), and then fired to form.

제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다. Materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and examples include noble metal materials such as palladium (Pd) and palladium-silver (Pd-Ag) alloys, nickel (Ni), and copper. (Cu) may be formed using a conductive paste made of one or more materials.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. A screen printing method or a gravure printing method may be used as a printing method of the conductive paste, but the present invention is not limited thereto.

이때, 본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다. In this case, the ceramic electronic component 100 according to an exemplary embodiment of the present invention includes first internal electrodes 121 disposed inside the body 110 and facing each other with the dielectric layer 111 interposed therebetween. and a capacitance forming portion including the second internal electrode 122 to form a capacitance, and a cover portion 112 formed above and below the capacitance forming portion.

커버부(112)는 내부 전극(121, 122)을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 포함할 수 있다.The cover portion 112 may not include the internal electrodes 121 and 122 and may include the same material as the dielectric layer 111 . That is, the cover part 112 may include a ceramic material, for example, a barium titanate-based material, a lead composite perovskite-based material, or a strontium titanate-based material.

커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The cover part 112 may be formed by vertically stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the capacitance forming part, respectively, and may basically serve to prevent damage to internal electrodes due to physical or chemical stress. there is.

본 발명의 일 실시형태에 따른 세라믹 전자 부품(100)은, 바디의 제3 면(3)에 배치되는 제1 외부 전극(131) 및 바디의 제4 면(4)에 배치되는 제2 외부 전극(132)을 포함한다. In the ceramic electronic component 100 according to an embodiment of the present invention, the first external electrode 131 disposed on the third surface 3 of the body and the second external electrode disposed on the fourth surface 4 of the body (132).

제1 외부 전극(131)은 상기 제1 내부 전극(121)과 연결되는 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치되는 제1 전도성 수지층(131b)을 포함한다. The first external electrode 131 includes a first electrode layer 131a connected to the first internal electrode 121 and a first conductive resin layer 131b disposed on the first electrode layer 131a.

제2 외부 전극(132)은 상기 제2 내부 전극(122)과 연결되는 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치되는 제2 전도성 수지층(132b)을 포함한다. The second external electrode 132 includes a second electrode layer 132a connected to the second internal electrode 122 and a second conductive resin layer 132b disposed on the second electrode layer 132a.

제1 외부 전극(131)은 상기 제1 전도성 수지층(131b) 상에 배치되는 제1 Ni 도금층(131c) 및 상기 제1 Ni 도금층 상에 배치되는 제1 Sn 도금층(131d)을 더 포함할 수 있다. The first external electrode 131 may further include a first Ni plating layer 131c disposed on the first conductive resin layer 131b and a first Sn plating layer 131d disposed on the first Ni plating layer. there is.

제2 외부 전극(132)은 상기 제2 전도성 수지층(132b) 상에 배치되는 제2 Ni 도금층(132c) 및 상기 제2 Ni 도금층 상에 배치되는 제2 Sn 도금층(132d)을 더 포함할 수 있다. The second external electrode 132 may further include a second Ni plating layer 132c disposed on the second conductive resin layer 132b and a second Sn plating layer 132d disposed on the second Ni plating layer. there is.

상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다. The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122, respectively, to form capacitance. It may be connected to a potential different from that of the first external electrode 131 .

상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The electrode layers 131a and 132a may include conductive metal and glass.

상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal used for the electrode layers 131a and 132a is not particularly limited as long as it is a material that can be electrically connected to the internal electrode to form capacitance, and for example, copper (Cu), silver (Ag), nickel ( Ni) and one or more selected from the group consisting of alloys thereof.

상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The electrode layers 131a and 132a may be formed by applying a conductive paste prepared by adding glass frit to the conductive metal powder and then firing it.

상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다. The conductive resin layers 131b and 132b may be formed on the electrode layers 131a and 132a and completely cover the electrode layers 131a and 132a.

즉, 바디(110)의 제3 면(3)에서부터 제1 전극층(131a)의 밴드부(B)의 끝단까지의 거리가 제1 도전성 수지층(131b)의 밴드부(B)의 끝단까지의 거리보다 짧을 수 있으며, 바디(110)의 제4 면(4)에서부터 제2 전극층(132a)의 밴드부(B)의 끝단까지의 거리가 제2 도전성 수지층(132b)의 밴드부(B)의 끝단까지의 거리보다 짧을 수 있다. That is, the distance from the third surface 3 of the body 110 to the end of the band portion B of the first electrode layer 131a is greater than the distance from the end of the band portion B of the first conductive resin layer 131b. It may be short, and the distance from the fourth surface 4 of the body 110 to the end of the band portion B of the second electrode layer 132a is the distance from the end of the band portion B of the second conductive resin layer 132b. may be shorter than the distance.

전도성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다. The conductive resin layers 131b and 132b may include a conductive metal and a base resin.

상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다. The base resin included in the conductive resin layers 131b and 132b is not particularly limited as long as it has bondability and shock absorption and can be mixed with conductive metal powder to form a paste, and may include, for example, an epoxy resin. .

상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.The conductive metal included in the conductive resin layers 131b and 132b is not particularly limited as long as it is a material that can be electrically connected to the electrode layers 131a and 132a, and for example, copper (Cu), silver (Ag), nickel ( Ni) and one or more selected from the group consisting of alloys thereof.

상기 Ni 도금층(131c, 132c)은 전도성 수지층(131b, 132b) 상에 형성되며, 전도성 수지층(131b, 132b)을 완전히 덮는 형태로 형성될 수 있다. The Ni plating layers 131c and 132c are formed on the conductive resin layers 131b and 132b and may be formed to completely cover the conductive resin layers 131b and 132b.

상기 Sn 도금층(131d, 132d)은 Ni 도금층(131c, 132c) 상에 형성되며, Ni 도금층(131c, 132c)을 완전히 덮는 형태로 형성될 수 있다. The Sn plating layers 131d and 132d are formed on the Ni plating layers 131c and 132c and may be formed to completely cover the Ni plating layers 131c and 132c.

Sn 도금층(131d, 132d)은 실장 특성을 향상시키는 역할을 한다. The Sn plating layers 131d and 132d serve to improve mounting characteristics.

외부 전극(131, 132)은 바디의 제3 면(3) 또는 제4 면(4)에 배치되는 접속부(C)와 상기 접속부(C)에서 상기 제1 및 제2 면(1, 2)의 일부까지 연장되는 밴드부(B)를 포함할 수 있다. The external electrodes 131 and 132 are connected to the connection part C disposed on the third or fourth surface 3 or 4 of the body and the first and second surfaces 1 and 2 in the connection part C. It may include a band portion (B) extending to a part.

이때, 밴드부(B)는 제1 및 제2 면(1, 2)의 일부뿐만 아니라, 접속부(C)에서 제5 및 제6 면(5, 6)의 일부까지도 연장될 수 있다. At this time, the band portion B may extend not only to parts of the first and second surfaces 1 and 2, but also to parts of the fifth and sixth surfaces 5 and 6 from the connection part C.

이하, 제1 외부 전극(131)을 중심으로 설명하나, 제2 외부 전극(132)에도 동일하게 적용될 수 있다. Hereinafter, the first external electrode 131 is mainly described, but the same may be applied to the second external electrode 132 .

도 5는 도 3의 P1 영역 확대도이다. FIG. 5 is an enlarged view of a region P1 of FIG. 3 .

도 2 및 도 5를 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품에 있어서, 제3 면(3)과 제4 면(4) 간의 거리를 L, 제1 전극층(131a)의 두께를 ta, 제1 전도성 수지층(131b)의 두께를 tb로 정의할 때, tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상이다. Referring to FIGS. 2 and 5 , in the ceramic electronic component according to an exemplary embodiment of the present invention, L is the distance between the third surface 3 and the fourth surface 4 and the thickness of the first electrode layer 131a is When ta and the thickness of the first conductive resin layer 131b are defined as tb, tb is less than 80 μm, and (ta+tb)/L*50 is greater than or equal to 1.

tb가 80㎛ 이상인 경우에는 제1 전도성 수지층(131b)의 두께가 너무 두껍기 때문에 ESR(등가직렬저항: Equivalent Series Resistance)이 높아질 우려가 있으므로 tb는 80㎛ 미만인 것이 바람직하며, 보다 바람직하게는 70㎛ 이하일 수 있다. When tb is 80 μm or more, since the thickness of the first conductive resin layer 131b is too thick, ESR (Equivalent Series Resistance) may increase. Therefore, tb is preferably less than 80 μm, more preferably 70 It may be less than μm.

(ta+tb)/L*50이 1 미만인 경우에는 제1 전극층(131a) 및 제1 전도성 수지층(131b)의 두께가 응력을 스트레스를 완화하기에 불충분하므로 휨강도가 저하될 우려가 있다. When (ta + tb)/L*50 is less than 1, the thickness of the first electrode layer 131a and the first conductive resin layer 131b is insufficient to relieve stress, so there is a concern that bending strength may decrease.

tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상을 만족함에 따라 휨강도를 개선하면서도 등가직렬저항(Equivalent series resistance, ESR)을 저감시킬 수 있다. As tb is less than 80 μm and (ta + tb) / L * 50 satisfies 1 or more, it is possible to reduce equivalent series resistance (ESR) while improving bending strength.

이때, 상기 바디의 제5 면과 제6 면 간의 거리를 W로 정의할 때, (ta+tb)/W*100은 2 이상을 만족함으로써 휨강도를 보다 향상시킬 수 있다. In this case, when the distance between the fifth and sixth surfaces of the body is defined as W, (ta+tb)/W*100 satisfies 2 or more, so that the bending strength can be further improved.

또한, Ni 도금층(131c, 132c)의 두께는 0.5 ㎛ 이상 7 ㎛ 미만일 수 있다. In addition, the thickness of the Ni plating layers 131c and 132c may be greater than or equal to 0.5 μm and less than 7 μm.

Ni 도금층(131c, 132c)의 두께가 0.5 ㎛ 미만인 경우에는 납땜성을 확보하기 어려울 수 있으며, 7 ㎛ 초과인 경우에는 도금 응력에 의한 휨크랙 발생 빈도가 높아지기 때문에 휨강도 특성이 저하될 수 있다. When the thickness of the Ni plating layers 131c and 132c is less than 0.5 μm, it may be difficult to secure solderability, and when the thickness exceeds 7 μm, the frequency of occurrence of bending cracks due to plating stress increases, so the flexural strength characteristics may be deteriorated.

또한, Sn 도금층(131d, 132d)의 두께는 0.5 ㎛ 이사이 12 ㎛ 미만일 수 있다. In addition, the thickness of the Sn plating layers 131d and 132d may be between 0.5 μm and less than 12 μm.

Sn 도금층(131d, 132d)의 두께가 0.5 ㎛ 미만인 경우에는 납땜성을 확보하기 어려울 수 있으며, 12 ㎛ 초과인 경우에는 도금 응력에 의한 휨크랙 발생 빈도가 높아지기 때문에 휨강도 특성이 저하될 수 있다.When the thickness of the Sn plating layers 131d and 132d is less than 0.5 μm, it may be difficult to secure solderability, and when the thickness exceeds 12 μm, the frequency of occurrence of bending cracks due to plating stress increases, so the flexural strength characteristics may deteriorate.

도 6은 도 3의 P2 영역 확대도이다.FIG. 6 is an enlarged view of a region P2 of FIG. 3 .

도 6을 참조하면, 본 발명의 일 실시형태에 따른 세라믹 전자 부품에 있어서, 상기 유전체층(111)의 두께(td)와 상기 내부전극(121, 122)의 두께(te)는 td > 2*te 를 만족할 수 있다.Referring to FIG. 6 , in the ceramic electronic component according to an exemplary embodiment, the thickness td of the dielectric layer 111 and the thickness te of the internal electrodes 121 and 122 are td > 2*te can be satisfied.

즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(td)는 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 큰 것을 특징으로 한다. That is, according to an embodiment of the present invention, the thickness td of the dielectric layer 111 is greater than twice the thickness te of the internal electrodes 121 and 122 .

일반적으로 고전압 전장용 전자 부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다. In general, a reliability problem caused by a decrease in dielectric breakdown voltage under a high voltage environment is a major issue in high voltage electronic components.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(td)를 상기 내부 전극(121, 122)의 두께(te)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다. In the multilayer ceramic capacitor according to an embodiment of the present invention, the thickness td of the dielectric layer 111 is twice the thickness te of the internal electrodes 121 and 122 in order to prevent a decrease in breakdown voltage under a high voltage environment. By increasing the thickness of the dielectric layer, which is the distance between the internal electrodes, it is possible to improve the breakdown voltage characteristics.

상기 유전체층(111)의 두께(td)가 상기 내부전극(121, 122)의 두께(te)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다. When the thickness td of the dielectric layer 111 is less than twice the thickness te of the internal electrodes 121 and 122, the dielectric layer thickness, which is the distance between the internal electrodes, is thin and the breakdown voltage may decrease.

상기 내부전극의 두께(te)는 1 ㎛ 미만일 수 있으며, 상기 유전체층의 두께(td)는 2.8 ㎛ 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다. A thickness te of the internal electrode may be less than 1 μm, and a thickness td of the dielectric layer may be less than 2.8 μm, but are not necessarily limited thereto.

이하, 표 1에서는 전극층의 두께(ta), 도전성 수지층의 두께(tb), 바디의 길이(L) 및 폭(W)에 따른 휨강도 및 ESR(등가직렬저항, Equivalent series resistance)을 평가하여 나타내었다. Hereinafter, in Table 1, the flexural strength and ESR (Equivalent series resistance) according to the thickness of the electrode layer (ta), the thickness of the conductive resin layer (tb), the length (L) and width (W) of the body are evaluated and shown. was

휨강도는 기판에 적층 세라믹 커패시터의 샘플들을 실장한 후 벤딩시 누름을 받는 중심부에서의 거리를 6mm로 설정하여 크랙이 발생하는지 여부를 관찰하여, 크랙이 발생하지 않은 경우 '○'로 표시하였으며, 크랙이 발생한 경우 'X'로 표시하였다. Bending strength was measured by mounting samples of multilayer ceramic capacitors on a board, setting the distance from the center to be pressed at 6 mm to observe whether cracks occurred, and if no cracks occurred, it was marked as '○', and cracks If this occurred, it was marked with 'X'.

ESR이 28.5mΩ 이하인 경우 '○'로 표시하였으며, 28.5mΩ 초과인 경우 'X'로 표시하였다.If the ESR is less than 28.5mΩ, it is marked with '○', and if it is greater than 28.5mΩ, it is marked with 'X'.

샘플
번호
Sample
number
ta
(㎛)
ta
(μm)
tb
(㎛)
tb
(μm)
L
(mm)
L
(mm)
W
(mm)
W
(mm)
(ta+tb)/L*50(ta+tb)/L*50 (ta+tb)/W*100(ta+tb)/W*100 휨강도flexural strength ESRESR
1*One* 1010 55 1.51.5 0.780.78 0.50.5 1.921.92 XX OO 22 1010 2525 1.51.5 0.780.78 1.171.17 4.494.49 OO OO 33 1010 4040 1.51.5 0.780.78 1.671.67 6.416.41 OO OO 44 1010 5555 1.51.5 0.780.78 2.172.17 8.338.33 OO OO 55 3030 1010 1.51.5 0.780.78 1.331.33 5.135.13 OO OO 66 3030 2525 1.51.5 0.780.78 1.831.83 7.057.05 OO OO 77 3030 4040 1.51.5 0.780.78 2.332.33 8.978.97 OO OO 88 3030 5555 1.51.5 0.780.78 2.832.83 10.910.9 OO OO 99 4545 1010 1.51.5 0.780.78 1.831.83 7.057.05 OO OO 1010 4545 2525 1.51.5 0.780.78 2.332.33 8.978.97 OO OO 1111 4545 4040 1.51.5 0.780.78 2.832.83 10.910.9 OO OO 1212 4545 5555 1.51.5 0.780.78 3.333.33 12.8212.82 OO OO 13*13* 2020 2020 3.33.3 2.52.5 0.610.61 1.61.6 XX OO 1414 2020 5050 3.33.3 2.52.5 1.061.06 2.82.8 OO OO 15*15* 2020 8080 3.33.3 2.52.5 1.521.52 44 OO XX 16*16* 2020 110110 3.33.3 2.52.5 1.971.97 5.25.2 OO XX 1717 5050 2020 3.33.3 2.52.5 1.061.06 2.82.8 OO OO 1818 5050 5050 3.33.3 2.52.5 1.521.52 44 OO OO 19*19* 5050 8080 3.33.3 2.52.5 1.971.97 5.25.2 OO XX 20*20* 5050 110110 3.33.3 2.52.5 2.422.42 6.46.4 OO XX 2121 8080 2020 3.33.3 2.52.5 1.521.52 44 OO OO 2222 8080 5050 3.33.3 2.52.5 1.971.97 5.25.2 OO OO 23*23* 8080 8080 3.33.3 2.52.5 2.422.42 6.46.4 OO XX 24*24* 8080 110110 3.33.3 2.52.5 2.882.88 7.67.6 OO XX

*: 비교예*: Comparative example

상기 표 1을 참조하면, 본 발명의 일 실시형태에 따라 tb는 80㎛ 미만이고, (ta+tb)/L*50은 1 이상을 만족하는 경우 휨강도 특성이 우수하면서도 ESR이 낮은 것을 확인할 수 있다. Referring to Table 1, according to one embodiment of the present invention, when tb is less than 80 μm and (ta + tb) / L * 50 satisfies 1 or more, it can be confirmed that the flexural strength characteristics are excellent and the ESR is low .

반면에, 샘플번호 1 및 13은 (ta+tb)/L*50이 1 미만으로 휨강도 특성이 열위하였으며, 샘플번호 15, 16, 19, 20, 23 및 24는 tb가 80㎛ 이상으로 ESR이 높게 나타났다. On the other hand, Sample Nos. 1 and 13 had (ta + tb)/L*50 of less than 1, and the flexural strength properties were poor, and Sample Nos. 15, 16, 19, 20, 23, and 24 had tb of 80 μm or more, and the ESR was poor. appeared high.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다. Although the embodiments of the present invention have been described in detail above, the present invention is not limited by the above-described embodiments and the accompanying drawings, and is intended to be limited by the appended claims. Therefore, various forms of substitution, modification and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, and this also falls within the scope of the present invention. something to do.

100: 세라믹 전자 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버부
131, 132: 외부 전극
100: ceramic electronic component
110: body
121, 122: internal electrode
111: dielectric layer
112: cover part
131, 132: external electrode

Claims (14)

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
상기 제1 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되는 제1 전도성 수지층을 포함하고, 상기 바디의 제3 면에 배치되는 제1 외부 전극; 및
상기 제2 내부 전극과 연결되는 제2 전극층 및 상기 제2 전극층 상에 배치되는 제2 전도성 수지층을 포함하고, 상기 바디의 제4 면에 배치되는 제2 외부 전극; 을 포함하고,
상기 바디의 제3 면과 제4 면 간의 거리를 L, 상기 바디의 제5 면과 제6면 간의 거리를 W, 상기 바디의 두께 방향 중앙부에서 측정한 상기 제1 및 제2 전극층의 두께를 ta, 상기 제1 및 제2 전도성 수지층의 두께를 tb로 정의할 때,
tb는 20㎛ 이상 55㎛ 이하이며, (ta+tb)/L*50은 1.06 이상 3.33 이하이고, (ta+tb)/W*100은 2.8 이상 12.82 이하인
세라믹 전자 부품.
It includes a dielectric layer and first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing each other, and third and second internal electrodes connected to the first and second surfaces and facing each other. a body including a fourth surface and fifth and sixth surfaces connected to the first to fourth surfaces and facing each other;
a first external electrode including a first electrode layer connected to the first internal electrode and a first conductive resin layer disposed on the first electrode layer, and disposed on a third surface of the body; and
a second external electrode including a second electrode layer connected to the second internal electrode and a second conductive resin layer disposed on the second electrode layer, and disposed on a fourth surface of the body; including,
L is the distance between the third and fourth surfaces of the body, W is the distance between the fifth and sixth surfaces of the body, and ta is the thickness of the first and second electrode layers measured at the center of the body in the thickness direction of the body. , when the thickness of the first and second conductive resin layers is defined as tb,
tb is 20 μm or more and 55 μm or less, (ta + tb) / L * 50 is 1.06 or more and 3.33 or less, and (ta + tb) / W * 100 is 2.8 or more and 12.82 or less
ceramic electronic components.
삭제delete 제1항에 있어서,
상기 제1 외부 전극은 상기 제1 전도성 수지층 상에 배치되는 제1 Ni 도금층 및 상기 제1 Ni 도금층 상에 배치되는 제1 Sn 도금층을 더 포함하고,
상기 제2 외부 전극은 상기 제2 전도성 수지층 상에 배치되는 제2 Ni 도금층 및 상기 제2 Ni 도금층 상에 배치되는 제2 Sn 도금층을 더 포함하는
세라믹 전자 부품.
According to claim 1,
The first external electrode further includes a first Ni plating layer disposed on the first conductive resin layer and a first Sn plating layer disposed on the first Ni plating layer,
The second external electrode further comprises a second Ni plating layer disposed on the second conductive resin layer and a second Sn plating layer disposed on the second Ni plating layer.
ceramic electronic components.
제3항에 있어서,
상기 제1 및 제2 Ni 도금층의 두께는 0.5 ㎛ 이상 7 ㎛ 미만인
세라믹 전자 부품.
According to claim 3,
The thickness of the first and second Ni plating layers is 0.5 μm or more and less than 7 μm
ceramic electronic components.
제3항에 있어서,
상기 제1 및 제2 Sn 도금층의 두께는 0.5 ㎛ 이상 12 ㎛ 미만인
세라믹 전자 부품.
According to claim 3,
The thickness of the first and second Sn plating layers is 0.5 μm or more and less than 12 μm
ceramic electronic components.
제1항에 있어서,
상기 제1 및 제2 내부 전극의 두께는 1 ㎛ 미만이고, 상기 유전체층의 두께는 2.8 ㎛ 미만인
세라믹 전자 부품.
According to claim 1,
The thickness of the first and second internal electrodes is less than 1 μm, and the thickness of the dielectric layer is less than 2.8 μm.
ceramic electronic components.
제1항에 있어서,
상기 제1 및 제2 내부 전극의 두께를 te, 상기 유전체층의 두께를 td라 정의할 때,
td > 2*te 를 만족하는
세라믹 전자 부품.
According to claim 1,
When the thickness of the first and second internal electrodes is defined as te, and the thickness of the dielectric layer is defined as td,
such that td > 2*te
ceramic electronic components.
제1항에 있어서,
상기 제1 및 제2 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는
세라믹 전자 부품.
According to claim 1,
The first and second electrode layers include glass and one or more conductive metals selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
ceramic electronic components.
제1항에 있어서,
상기 제1 및 제2 전도성 수지층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 베이스 수지를 포함하는
세라믹 전자 부품.
According to claim 1,
The first and second conductive resin layers include at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof and a base resin.
ceramic electronic components.
제1항에 있어서,
상기 tb는 40μm 이상 55μm 이하인
세라믹 전자 부품.
According to claim 1,
The tb is 40 μm or more and 55 μm or less
ceramic electronic components.
삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 L은 1.5mm 이상 3.3mm 이하인
세라믹 전자 부품.
According to claim 1,
The L is 1.5 mm or more and 3.3 mm or less
ceramic electronic components.
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