KR20200092558A - 신호를 증폭하기 위한 전자 회로를 포함하는 장치 - Google Patents

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Abstract

본 개시(disclosure)는 전자 회로를 포함하는 장치에 관한 것으로, 장치는, 증폭 회로를 포함하는 송신부와, 적어도 하나의 프로세서를 포함할 수 있다. 상기 증폭 회로는, 입력 신호의 전압에 대응하는 제1 전류를 생성하는 제1 경로와, 상기 입력 신호의 전압에 대응하는 제2 전류를 생성하는 제2 경로와, 상기 제1 전류 및 상기 제2 전류 각각을 제어하는 분리부와, 상기 제1 전류에 대응하는 제3 전류를 생성하는 커런트 미러(current mirror)와, 상기 제2 전류 및 상기 제3 전류에 기반하여 출력 신호를 생성하는 폴딩부를 포함할 수 있다.

Description

신호를 증폭하기 위한 전자 회로를 포함하는 장치{APPARATUS INCLUDING ELECTRONIC CIRCUIT FOR AMPLIFYING SIGNAL}
본 개시(disclosure)는 일반적으로 전자 회로에 대한 것으로, 보다 구체적으로 신호를 증폭하기 위한 전자 회로를 포함하는 장치에 관한 것이다.
최근 규격화가 진행 중인 5G(5th generation) 시스템은 기존의 4G(4th generation) 시스템보다 넓은 대역폭을 이용하여 보다 우수한 품질의 서비스를 제공하는 것을 목표로 한다. 즉, 5G 시스템은 통신을 위한 기저대역(baseband) 신호의 처리에 있어서 기존 4G 시스템 대비 약 8 내지 14배에 달하는 대역폭을 사용할 것으로 예상된다. 이러한 광대역 환경에서, 안정적으로 쓰일 수 있는 증폭기는 매우 중요하다.
일반적으로 증폭기는 PVT(process/voltage/temperature)에서의 이득 변화폭을 줄이기 위해 피드백(feedback)을 사용한다. 피드백 인자(feedback factor)를 f, 개방 루프 이득(open loop gain)을 A라 하면, 증폭기의 전체 이득은 A/(1+f*A)로 근사된다. 따라서, 개방 루프 이득이 클수록 피드백 이득은 1/f로 근사되며, 이에 따라 정확한 피드백이 얻어질 수 있다. 하지만, 광대역 증폭기에 있어서, 일반적으로 이득을 높이면 대역폭이 증가하고, 이에 따라 위상 마진(phase margin)이 감소함으로써 안정성이 낮아진다. 따라서, 광대역 증폭기의 설계에서, 이득을 증가시키면서 안정성을 확보하는 것은 매우 어렵다.
상술한 바와 같은 논의를 바탕으로, 본 개시(disclosure)는 효과적으로 신호를 증폭하는 전자 회로를 포함하는 장치를 제공한다.
또한, 본 개시는, 피드포워드 경로(feedforward path)를 이용하여 높은 이득 및 안정성을 가지는 증폭 회로를 포함하는 장치를 제공한다.
또한, 본 개시는, PVT(process/voltage/temperature)에 대한 낮은 민감성 및 높은 선형성을 가지는 증폭 회로를 포함하는 장치를 제공한다.
본 개시의 다양한 실시 예들에 따르면, 전자 회로를 포함하는 장치는, 증폭 회로를 포함하는 송신부와, 적어도 하나의 프로세서를 포함할 수 있다. 상기 증폭 회로는, 입력 신호의 전압에 대응하는 제1 전류를 생성하는 제1 경로와, 상기 입력 신호의 전압에 대응하는 제2 전류를 생성하는 제2 경로와, 상기 제1 전류 및 상기 제2 전류 각각을 제어하는 분리부와, 상기 제1 전류에 대응하는 제3 전류를 생성하는 커런트 미러(current mirror)와, 상기 제2 전류 및 상기 제3 전류에 기반하여 출력 신호를 생성하는 폴딩부를 포함할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 제2 전류의 양은, 상기 제1 전류의 양보다 제1 비율만큼 크고, 상기 제3 전류의 양은, 상기 제1 전류의 양보다 제2 비율만큼 크다. 상기 제2 경로는, 상기 제1 경로에 포함되는 트랜지스터들보다 큰 크기를 가지는 트랜지스터를 포함할 수 있다. 본 개시의 다양한 실시 예들에 따르면, 상기 입력 신호는, 상기 제1 경로 및 상기 제2 경로에 포함되는 트랜지스터들의 게이트에 입력될 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 장치는, 상기 제1 경로 및 상기 커런트 미러 사이에서, 상기 제1 경로에 포함되는 트랜지스터들과 캐스코드(cascode) 구조로 연결되는 트랜지스터들을 더 포함할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 분리부는, 상기 제1 경로와 연결되는 제1 가변 트랜지스터, 상기 제2 경로와 연결되는 제2 가변 트랜지스터를 포함할 수 있다. 상기 제1 가변 트랜지스터의 게이트 및 상기 제2 가변 트랜지스터의 게이트는, 동일한 바이어스와 연결되며, 상기 제1 가변 트랜지스터의 드레인은, 상기 제1 경로에 포함되는 트랜지스터들의 소스들과 연결되고, 상기 제2 가변 트랜지스터의 드레인은, 상기 제2 경로에 포함되는 트랜지스터들의 소스들과 연결되고, 상기 제1 가변 트랜지스터 및 상기 제2 가변 트랜지스터의 소스들은, 접지될 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 커런트 미러는, 상기 제1 경로와 동일한 이득을 가지는 제1 트랜지스터들 및 상기 제1 경로보다 높은 이득을 가지는 제2 트랜지스터들을 포함하며, 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은, 게이트 전압을 공유할 수 있다.
본 개시의 다양한 실시 예들에 따르면, 상기 폴딩부는, 상기 제2 전류 및 상기 제3 전류를 소스들을 통해 수신하고, 드레인들을 통해 상기 출력 신호를 출력하는 트랜지스터들을 포함할 수 있다. 상기 폴딩부는, 상기 트랜지스터들의 바디(body) 단자들과 연결된 저항들을 포함할 수 있다.
본 개시의 다양한 실시 예들에 따른 장치는, 광대역 특성을 가지는 증폭 동작을 위한 경로 및 고이득 특성을 가지는 증폭 동작을 위한 경로를 분리함으로서, 넓은 대역폭 및 우수한 선형성을 확보할 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 개시의 다양한 실시 예들에 따른 증폭 회로를 포함하는 장치를 도시한다.
도 2는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 개념적 구성을 도시한다.
도 3은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 기능적 구성을 도시한다.
도 4는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 주 증폭부의 구성을 도시한다.
도 5는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 주 증폭부(main amplifying unit)의 구현 예를 도시한다.
도 6은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 출력부(output unit)의 구현 예를 도시한다.
도 7은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 공통 모드 피드백부(common mode feedback unit)의 구현 예를 도시한다.
본 개시에서 사용되는 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 개시에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 개시에 사용된 용어들 중 일반적인 사전에 정의된 용어들은, 관련 기술의 문맥상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 개시에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 개시에서 정의된 용어일지라도 본 개시의 실시 예들을 배제하도록 해석될 수 없다.
이하에서 설명되는 본 개시의 다양한 실시 예들에서는 하드웨어적인 접근 방법을 예시로서 설명한다. 하지만, 본 개시의 다양한 실시 예들에서는 하드웨어와 소프트웨어를 모두 사용하는 기술을 포함하고 있으므로, 본 개시의 다양한 실시 예들이 소프트웨어 기반의 접근 방법을 제외하는 것은 아니다.
이하 본 개시는 신호를 증폭하기 위한 전자 회로를 포함하는 장치에 관한 것이다. 구체적으로, 고이득 및 광대역 특성을 가지는 증폭기의 회로 구조를 설명한다.
이하 설명에서 사용되는 신호를 지칭하는 용어, 소재를 지칭하는 용어, 구조를 지칭하는 용어, 회로의 구성요소를 지칭하는 용어 등은 설명의 편의를 위해 예시된 것이다. 따라서, 본 개시가 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 다른 용어가 사용될 수 있다.
도 1은 본 개시의 다양한 실시 예들에 따른 증폭 회로를 포함하는 장치를 도시한다. 도 1을 참고하면, 장치는 통신부 110 및 제어부 120을 포함한다.
통신부 110은 신호를 송수신하기 위한 기능들을 수행한다. 예를 들어, 통신부 110은 비트열 및 기저대역 신호 간 변환, 아날로그 신호 및 디지털 신호 간 변환, 기저대역 신호 및 중간 주파수(intermediate frequency, IF)/RF(radio frequency) 신호 간 변환 등을 수행할 수 있다. 다양한 실시 예들에 따라, 통신부 110은 송신 신호 또는 수신 신호를 증폭하는 증폭 회로 112를 포함한다. 증포 회로 112는 기저대역 신호, 중간 주파수 대역 신호, RF 신호 중 적어도 하나를 증폭할 수 있다.
제어부 120은 장치의 전체적인 동작을 제어한다. 제어부 120은 송신 데이터를 통신부 110로 제공하고, 통신부 110에서 제공되는 수신 데이터를 처리할 수 있다. 또한, 제어부 120은 통신부 110에 포함되는 구성요소(예: 증폭 회로 112)의 상태를 결정 및 제어할 수 있다. 제어부 120은 통신부 110를 제어하기 위한 제어 신호를 생성 및 출력할 수 있다. 이를 위해, 제어부 120은 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 메모리, 제어 신호 생성 회로 중 적어도 하나를 포함할 수 있다.
도 2는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 개념적 구성을 도시한다. 도 2를 참고하면, 증폭 회로 112는 이득 gmn1을 제공하는 제1 구성요소 202, 이득 gmn3을 제공하는 제2 구성요소 204를 포함한다. 또한, 증폭 회로 112는 이득을 j배 증가시키는 제3 구성요소 206를 포함한다. 일 실시 예에 따라, 제1 구성요소 202는 상대적으로 고이득 특성을 가지고, 제2 구성요소 204는 상대적으로 광대역 특성을 가질 수 있다.
도 3은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 기능적 구성을 도시한다. 도 3은 증폭 회로 112의 구성을 예시한다.
도 3을 참고하면, 증폭 회로 112는 주 증폭부(main amplifying unit) 310, 출력부(output unit) 320 및 공통 모드 피드백부(common mode feedback unit) 330을 포함한다.
주 증폭부 310은 입력단 INp 및 INn을 통해 입력되는 입력 신호를 증폭한다. 증폭된 신호는 출력부 320로 제공된다. 여기서, 입력 신호는 차동 신호일 수 있다. 다양한 실시 예들에 따라, 주 증폭부 310은 광대역 특성을 향상시키기 위한 부분, 고이득 특성을 향상시키기 위한 부분을 포함할 수 있다.
출력부 320은 주 증폭부 310에 의해 증폭된 입력 신호로부터 출력 신호를 생성한다. 출력부 320는 출력 회로의 헤드룸(headroom) 확보를 위해 주 증폭부 310에 대하여 폴딩(folding)된 구조를 가진다.
공통 모드 피드백부 330은 증폭 회로 112의 바이어스 부분에 설치되는 피드백 회로로서, 출력단 OUTp 및 OUTn으로부터의 피드백 신호를 생성한다. 공통 모드 피드백부 330은 증폭 회로 112의 공통 모드를 안정화시키기 위해서 사용될 수 있다.
도 4는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 주 증폭부의 구성을 도시한다. 도 4는 주 증폭부 310의 구성을 예시한다.
도 4를 참고하면, 주 증폭부 310은 양극(positive) 제1 경로 412a, 음극(negative) 제1 경로 412b, 양극 제2 경로 414a, 음극 제2 경로 414b, 경로 분리부 420, 커런트 미러(current mirror) 430을 포함한다.
양극 제1 경로 412a 및 음극 제1 경로 412b는 입력 신호들을 이용하여 제1 전류들을 생성한다. 양극 제1 경로 412a는 차동 신호의 양극 신호의 전압에 대응하는 전류를, 음극 제1 경로 412b는 차동 신호의 음극 신호의 전압에 대응하는 전류를 생성한다. 양극 제1 경로 412a 및 음극 제1 경로 412b는 제1 경로로 통칭될 수 있다.
양극 제2 경로 414a 및 음극 제2 경로 414b는 입력 신호들을 이용하여 제2 전류들을 생성한다. 양극 제2 경로 414a는 차동 신호의 양극 신호의 전압에 대응하는 전류를, 음극 제2 경로 414b는 차동 신호의 음극 신호의 전압에 대응하는 전류를 생성한다. 여기서, 제2 전류들의 양은 제1 전류들의 양보다 크다. 예를 들어, 제1 전류들의 양 및 제2 전류들의 양의 크기 비율은 1:k로 표현될 수 있다. 이에 따라, 양극 제1 경로 412a 및 음극 제1 경로 412b는 상대적으로 고이득 특성을, 양극 제2 경로 414a 및 음극 제2 경로 414b는 상대적으로 광대역 특성을 가질 수 있다. 제2 전류들은 노드들 442a 및 442b를 통해 출력부 320로 제공된다. 양극 제2 경로 414a 및 음극 제2 경로 414b는 제2 경로로 통칭될 수 있다.
경로 분리부 420은 제1 전류들 및 제2 전류들을 제어한다. 경로 분리부 420는 양극 제1 경로 412a 및 음극 제1 경로 412b를 접지하기 위한 제1 접지 경로 및 양극 제2 경로 414a 및 음극 제2 경로 414b를 접지하기 위한 제2 접지 경로를 포함한다. 제1 접지 경로는 제1 전류들을 제어하기 위한 회로를, 제2 접지 경로는 제2 전류들을 제어하기 위한 회로를 포함할 수 있다. 따라서, 경로 분리부 420에 의해, 제1 전류들 및 제2 전류들은 독립적으로 제어될 수 있다.
커런트 미러 430은 양극 제1 경로 412a 및 음극 제1 경로 414b에 의해 생성되는 제1 전류들에 대응하는 제3 전류들을 생성한다. 여기서, 제3 전류들의 양은 제1 전류들의 양보다 크다. 예를 들어, 제1 전류들의 양 및 제3 전류들의 양의 크기 비율은 1:j로 표현될 수 있다. 제3 전류들은 노드들 442a 및 442b를 통해 출력부 320로 제공된다. 커런트 미러 430의 이득에 의해, 증폭 회로 112 전체의 이득이 증가할 수 있다. 또한, 커런트 미러 430의 사용으로 인해, 하나의 공통 모드 피드백 회로만이 사용될 수 있으며, 기생 폴 주파수(parasitic pole frequency)가 높아질 수 있다.
도 5는 본 개시의 다양한 실시 예들에 따른 증폭 회로의 주 증폭부의 구현 예를 도시한다. 도 5는 주 증폭부 310의 구체적인 구현 예를 도시한다.
도 5를 참고하면, 주 증폭부 310은 트랜지스터 502a, 트랜지스터 502b, 트랜지스터 504a, 트랜지스터 504b, 트랜지스터 506a, 트랜지스터 506b, 가변 트랜지스터 508a, 가변 트랜지스터 508b, 트랜지스터 510a, 트랜지스터 510b, 트랜지스터 512a, 트랜지스터 512b를 포함한다. 트랜지스터들 502a, 502b, 506a, 506b, 508a, 508b는 NMOS(n-channel metal oxide semiconductor) 트랜지스터들이고, 트랜지스터들 504a, 504b, 510a, 510b, 512a, 512b은 PMOS(p-channel metal oxide semiconductor) 트랜지스터들이다. 본 발명의 다른 실시 예에 따라, PMOS 트랜지스터들은 NMOS 트랜지스터들로, NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체될 수 있다.
양극 제1 경로 412a는 트랜지스터 502a를 포함하고, 음극 제1 경로 412b는 트랜지스터 502b를 포함한다. 입력 신호들은 트랜지스터들 502a 및 502b의 게이트에 인가된다. 트랜지스터들 502a 및 502b의 드레인들은 트랜지스터들 504a 및 504b의 드레인들과 연결된다. 트랜지스터들 504a 및 504b의 게이트들은 바이어스(bias) vbcp와 연결된다.
양극 제2 경로 414a는 트랜지스터 506a를 포함하고, 음극 제2 경로 414b는 트랜지스터 506b를 포함한다. 입력 신호들은 트랜지스터들 506a 및 506b의 게이트에 인가된다. 트랜지스터들 502a 및 502b과 비교하면, 트랜지스터들 502a 및 502b의 크기 및 트랜지스터들 506a 및 506b의 크기의 비율은 1:k일 수 있다. 트랜지스터들 506a 및 506b의 드레인들은 단자들 442a 및 442b와 연결된다.
경로 분리부 420은 가변 트랜지스터 508a 및 가변 트렌지스터 508b를 포함한다. 가변 트랜지스터들 508a 및 508b의 게이트에 바이어스 vbn이 인가되며, 가변 트랜지스터들 508a 및 508b의 소스들은 접지된다. 가변 트랜지스터 508a의 드레인은 트랜지스터들 502a 및 502b의 소스들에 연결되고, 가변 트랜지스터 508b의 드레인은 트랜지스터들 506a 및 506b의 소스들에 연결된다. 가변 트랜지스터 508a 및 가변 트랜지스터 508b의 최대 크기들의 비율은 1:k일 수 있다.
커런트 미러 430은 트랜지스터 510a, 트랜지스터 510b, 트랜지스터 512a, 트랜지스터 512b를 포함한다. 트랜지스터들 510a, 510b, 512a, 512b의 소스(source)들에 VDD가 인가된다. 트랜지스터들 510a 및 510b의 게이트들은 트랜지스터들 512a 및 512b의 게이트들에 연결된다. 즉, 트랜지스터 510a 및 트랜지스터 512b는 게이트 전압을 공유하고, 트랜지스터 510b 및 트랜지스터 512a는 게이트 전압을 공유한다. 트랜지스터들 510a 및 510b의 드레인들은 트랜지스터들 504a 및 504b의 소스들과 연결된다. 트랜지스터들 512a 및 512b의 드레인들은 단자들 422a 및 422b에 연결된다.
가변 트랜지스터들 508a 및 508b 각각은 대응하는 전류의 양을 조절하기 위해 가변될 수 있다. 예를 들어, 가변 트랜지스터들 508a 및 508b 각각은 복수의 NMOS 트랜지스터들을 포함하고, 의도한 전류의 양에 따라 일부 또는 전부가 온(on)되는 구조를 가질 수 있다. 가변 트랜지스터들 508a 및 508b의 제어에 의해, 이득 gmn1 및 gmn3이 조절될 수 있다. 또한, 가변 트랜지스터들 508a 및 508b의 제어에 의해, 증폭 회로 112의 이득 및 대역폭이 조절될 수 있다.
트랜지스터들 510a 및 510b의 게이트들에, 기생 커패시턴스들 514a 및 514b가 형성될 수 있다.
수학식들을 참고하여 도 5에 예시된 회로의 특성을 설명하면 다음과 같다.
Figure pat00001
<수학식 1>에서, gmp1은 제1 경로에 대응하는 커런트 미러의 이득, gmp3은 제2 경로에 대응하는 커런트 미러의 이득, j는 커런트 미러의 이득 비율, gmn1은 제1 경로에서의 이득, gmn3은 제2 경로에서의 이득, k는 제1 경로 및 제2 경로 간 이득 비율을 의미한다.
이때, 증폭 회로 112의 전체 이득은 이하 <수학식 1>과 같다.
Figure pat00002
<수학식 2>에서, H(s)는 증폭 회로 112의 전달 함수(transfer function), j는 커런트 미러의 이득 비율, k는 제1 경로 및 제2 경로 간 이득 비율, gmn1은 제1 경로에서의 이득, ro2는 출력 단자에서의 기생 저항, Co1은 기생 커패시턴스 514b, gmp1은 제1 경로에 대응하는 커런트 미러의 이득, Co2는 출력 단자에서의 기생 커패시턴스, go2는 ro2의 역수를 의미한다.
<수학식 2>의 전달 함수에 포함되는 각 항(term)은 <수학식 3>과 같이 정리될 수 있다.
Figure pat00003
<수학식 3>에서, ωz,LHP는 LHP(left half plane) 제로(zero)에 대응하는 주파수, j는 커런트 미러의 이득 비율, k는 제1 경로 및 제2 경로 간 이득 비율, gmp1은 제1 경로에 대응하는 커런트 미러의 이득, Co1은 기생 커패시턴스 514b, ωp1은 첫번째 폴(first pole)이 발생하는 주파수, ωp2는 두번째 폴(second pole)이 발생하는 주파수, ro2는 출력 단자에서의 기생 저항, Co2는 출력 단자에서의 기생 커패시턴스를 의미한다.
이때, ωz,LHP가 ωp2를 상쇄(cancel)하면, 저주파 이득은 이하 <수학식 4>와 같이 표현될 수 있다.
Figure pat00004
<수학식 4>에서, GDC는 저주파 이득, j는 커런트 미러의 이득 비율, k는 제1 경로 및 제2 경로 간 이득 비율, gmn1은 제1 경로에서의 이득, ro2는 출력 단자에서의 기생 저항, GBW는 이득의 대역폭(bandwidth), gmp1은 제1 경로에 대응하는 커런트 미러의 이득, Co1은 기생 커패시턴스 514b를 의미한다.
도 6은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 출력부의 구현 예를 도시한다. 도 6은 출력부 320의 구현 예를 도시한다.
도 6을 참고하면, 출력부 320은 트랜지스터 602a, 트랜지스터 602b, 트랜지스터 604a, 트랜지스터 604b, 트랜지스터 606a, 트랜지스터 606b, 저항 608a, 저항 608b를 포함한다. 트랜지스터들 602a 및 602b는 PMOS 트랜지스터들이고, 트랜지스터들 604a, 604b, 606a, 606b는 NMOS 트랜지스터들이다. 본 발명의 다른 실시 예에 따라, PMOS 트랜지스터들은 NMOS 트랜지스터들로, NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체될 수 있다.
트랜지스터들 602a 및 602b의 게이트들에 바이어스 vbcp가 인가되고, 트랜지스터들 604a 및 604b의 게이트들에 바이어스 vbcn이 인가되고, 트랜지스터들 606a 및 606b의 게이트들에 바이어스 vcmfb가 인가된다. 트랜지스터들 602a 및 602b의 소스들은 단자들 442a 및 442b에 연결되고, 트랜지스터들 602a 및 602b의 드레인들은 출력 단자들 OUTn 및 OUTp에 연결된다. 즉, 트랜지스터들 602a 및 602b는 소스들을 통해 입력 신호를 수신하고, 드레인들을 통해 출력 신호를 출력한다. 저항들 608a 및 608b의 일단들은 트랜지스터들 602a 및 602b의 바디(body) 단자들에 연결되고, 저항들 608a 및 608b의 타단들에 VDD가 인가된다. 트랜지스터들 604a 및 604b의 드레인들은 출력 단자들 OUTn 및 OUTp에 연결되고, 트랜지스터들 604a 및 604b의 소스들은 트랜지스터들 606a 및 606b의 드레인들과 연결된다. 트랜지스터들 606a 및 606b의 소스들은 접지된다.
도 5 및 도 6을 참고하면, 트랜지스터들 504a, 504b, 602a, 602b는 트랜지스터들 510a, 510b, 512a, 512b와 캐스코드 구조를 가지며, 트랜지스터들 504a, 504b, 602a, 602b는 커런트 미러 430에 포함된 트랜지스터들 510a, 510b, 512a, 512b의 드레인들의 전압을 일정하게 유지함으로써, 커런트 미러 430의 전류 분리율(current split ratio)을 유지시킨다. 또한, 트랜지스터들 504a, 504b, 602a, 602b는 양극 제1 경로 412a, 음극 제1 경로 412b, 양극 제2 경로 414a 및 음극 제2 경로 414b의 부하 임피던스(load impedance)를 상승시킴으로써, 이득을 향상시킨다.
저항들 608a 및 608b는 VDD 및 트랜지스터들 602a 및 602b에 배치됨으로써, 트랜지스터들 602a 및 602b에 대한 고-임피던스(high-impedance) 바디 바이어싱(body biasing)으로 기능한다. 이를 통해, 증폭 회로 112의 고주파 특성이 개선될 수 있다. 트랜지스터들 604a 및 604b 및 트랜지스터들 606a 및 606b은 출력 임피던스를 형성한다.
출력 단자들 OUTn 및 OUTp에 기생 성분들 610a 및 610b가 형성될 수 있다. 기생 성분들 610a 및 610b 각각은 병렬로 연결된 커패시터 및 저항으로 표현될 수 있다.
도 7은 본 개시의 다양한 실시 예들에 따른 증폭 회로의 공통 모드 피드백부의 구현 예를 도시한다. 도 7은 공통 모드 피드백부 330의 구현 예를 도시한다.
도 7을 참고하면, 공통 모드 피드백부 330는 트랜지스터 702a, 트랜지스터 702b, 트랜지스터 704a, 트랜지스터 704b, 트랜지스터 706a, 트랜지스터 706b, 트랜지스터 708a, 트랜지스터 708b, 트랜지스터 710a, 트랜지스터 710b, 트랜지스터 712a, 트랜지스터 712b, 트랜지스터 714a, 트랜지스터 714b, 저항 716을 포함한다. 트랜지스터들 702a, 702b, 704a, 704b, 706a, 706b, 708a, 708b, 710a, 710b는 PMOS 트랜지스터들이고, 트랜지스터들 712a, 712b, 714a, 714b은 NMOS 트랜지스터들이다. 본 발명의 다른 실시 예에 따라, PMOS 트랜지스터들은 NMOS 트랜지스터들로, NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체될 수 있다.
트랜지스터들 702a 및 702b의 게이트들에 바이어스 vbp가 인가되고, 트랜지스터들 704a 및 704b의 게이트들에 바이어스 vcm이 인가되고, 트랜지스터들 708a 및 708b의 게이트들에 바이어스 vbcp2가 인가되고, 트랜지스터들 710a 및 710b의 게이트들에 바이어스 vbcp2가 인가된다. 공통 모드 피드백부 330는 저항 716를 통하여 바이어스 vcmfb를 생성하고, 주 증폭기에 바이어스 vcmfb를 인가한다. 트랜지스터들 702a 및 702b의 소스들에 VDD가 인가된다. 트랜지스터들 704a 및 704b의 소스들은 트랜지스터들 702a 및 702b의 드레인들과 연결되고, 트랜지스터들 704a 및 704b의 드레인들은 트랜지스터들 708a 및 708b의 소스들에 연결된다. 트랜지스터들 706a 및 706b의 소스들은 트랜지스터들 704a 및 704b의 소스들에 연결되고, 트랜지스터들 706a 및 706b의 게이트들은 출력 단자들 OUTn 및 OUTp에 연결된다.
트랜지스터들 708a 및 708b의 드레인들은 상호 연결되고, 또한 저항 716의 타단에 연결된다. 트랜지스터들 710a 및 710b의 소스들은 트랜지스터들 706a 및 706b의 드레인들에 연결된다. 트랜지스터들 712a 및 712b의 드레인들은 저항 716의 타단에 연결되고, 트랜지스터들 712a 및 712b의 소스들은 접지된다. 트랜지스터들 714a 및 714b의 게이트들은 트랜지스터들 712a 및 712b의 게이트들에 연결되고, 트랜지스터들 714a 및 714b의 드레인들은 트랜지스터들 710a 및 710b의 드레인들과 연결되고, 트랜지스터들 714a 및 714b의 소스들은 접지된다.
저항 716의 일단에 커패시터 718이 안정화를 위해 연결될 수 있다. 또한, 출력 단자들 OUTn 및 OUTp에 안정화를 위해 커패시턴스들 720a 및 720b이 vcmfb로 연결될 수 있다.
본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 개시의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(read only memory, ROM), 전기적 삭제가능 프로그램가능 롬(electrically erasable programmable read only memory, EEPROM), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(compact disc-ROM, CD-ROM), 디지털 다목적 디스크(digital versatile discs, DVDs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(local area network), WAN(wide area network), 또는 SAN(storage area network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 개시의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 개시의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 개시의 구체적인 실시 예들에서, 개시에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 개시가 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 개시의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 개시의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 전자 회로를 포함하는 장치에 있어서,
    증폭 회로를 포함하는 송신부와,
    적어도 하나의 프로세서를 포함하며,
    상기 증폭 회로는,
    입력 신호의 전압에 대응하는 제1 전류를 생성하는 제1 경로와,
    상기 입력 신호의 전압에 대응하는 제2 전류를 생성하는 제2 경로와,
    상기 제1 전류 및 상기 제2 전류 각각을 제어하는 분리부와,
    상기 제1 전류에 대응하는 제3 전류를 생성하는 커런트 미러(current mirror)와,
    상기 제2 전류 및 상기 제3 전류에 기반하여 출력 신호를 생성하는 폴딩부를 포함하는 장치.
  2. 청구항 1에 있어서,
    상기 제2 전류의 양은, 상기 제1 전류의 양보다 제1 비율만큼 크고,
    상기 제3 전류의 양은, 상기 제1 전류의 양보다 제2 비율만큼 큰 장치.
  3. 청구항 1에 있어서,
    상기 제2 경로는, 상기 제1 경로에 포함되는 트랜지스터들보다 큰 크기를 가지는 트랜지스터를 포함하는 장치.
  4. 청구항 1에 있어서,
    상기 입력 신호는, 상기 제1 경로 및 상기 제2 경로에 포함되는 트랜지스터들의 게이트에 입력되는 장치.
  5. 청구항 1에 있어서,
    상기 제1 경로 및 상기 커런트 미러 사이에서, 상기 제1 경로에 포함되는 트랜지스터들과 캐스코드(cascode) 구조로 연결되는 트랜지스터들을 더 포함하는 장치.
  6. 청구항 1에 있어서,
    상기 분리부는, 상기 제1 경로와 연결되는 제1 가변 트랜지스터, 상기 제2 경로와 연결되는 제2 가변 트랜지스터를 포함하는 장치.
  7. 청구항 6에 있어서,
    상기 제1 가변 트랜지스터의 게이트 및 상기 제2 가변 트랜지스터의 게이트는, 동일한 바이어스와 연결되며,
    상기 제1 가변 트랜지스터의 드레인은, 상기 제1 경로에 포함되는 트랜지스터들의 소스들과 연결되고,
    상기 제2 가변 트랜지스터의 드레인은, 상기 제2 경로에 포함되는 트랜지스터들의 소스들과 연결되고,
    상기 제1 가변 트랜지스터 및 상기 제2 가변 트랜지스터의 소스들은, 접지되는 장치.
  8. 청구항 1에 있어서,
    상기 커런트 미러는, 상기 제1 경로와 동일한 이득을 가지는 제1 트랜지스터들 및 상기 제1 경로보다 높은 이득을 가지는 제2 트랜지스터들을 포함하며,
    상기 제1 트랜지스터들 및 상기 제2 트랜지스터들은, 게이트 전압을 공유하는 장치.
  9. 청구항 1에 있어서,
    상기 폴딩부는, 상기 제2 전류 및 상기 제3 전류를 소스들을 통해 수신하고, 드레인들을 통해 상기 출력 신호를 출력하는 트랜지스터들을 포함하는 장치.
  10. 청구항 9에 있어서,
    상기 폴딩부는, 상기 트랜지스터들의 바디(body) 단자들과 연결된 저항들을 포함하는 장치.
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