KR20200088947A - 발광 소자의 제조방법 및 발광 소자를 포함하는 표시 장치 - Google Patents

발광 소자의 제조방법 및 발광 소자를 포함하는 표시 장치 Download PDF

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Abstract

발광 소자의 제조 방법 및 발광 소자를 포함하는 표시 장치가 제공된다. 발광 소자의 제조 방법은 베이스 기판 및 상기 베이스 기판 상에 형성되는 적어도 하나의 반도체 로드를 준비하는 단계, 상기 반도체 로드 및 상기 반도체 로드의 외면을 감싸도록 형성되는 제1 지지체를 포함하는 제1 소자 구조체를 형성하고, 상기 제1 소자 구조체를 상기 베이스 기판에서 분리하는 제1 분리단계, 상기 제1 지지체의 적어도 일부를 제거하여 상기 반도체 로드를 부분적으로 노출시키고, 상기 노출된 반도체 로드 및 상기 제1 지지체의 외면을 감싸는 제2 지지체를 포함하는 제2 소자 구조체를 형성하는 단계 및 상기 제2 소자 구조체에서 상기 반도체 로드를 분리하는 제2 분리단계를 포함한다.

Description

발광 소자의 제조방법 및 발광 소자를 포함하는 표시 장치{Method for fabricating light emitting diode and display device comprising the light emitting diodes}
본 발명은 발광 소자의 제조방법 및 발광 소자를 포함하는 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 결정을 포함하는 발광 소자의 제조 방법으로써, 반도체 결정의 양 단부에서 결정의 결함이 적고 매끄러운 형상을 갖는 발광 소자의 제조 방법을 제공하는 것이다.
또한, 본 발명은 상기의 방법을 통해 제조된 발광 소자를 포함하여, 발광 소자들 간에 길이의 편차가 감소되어 화소에 배치된 발광 소자의 품질이 균일한 표시 장치를 제공할 수 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자의 제조 방법은 베이스 기판 및 상기 베이스 기판 상에 형성되는 적어도 하나의 반도체 로드를 준비하는 단계, 상기 반도체 로드 및 상기 반도체 로드의 외면을 감싸도록 형성되는 제1 지지체를 포함하는 제1 소자 구조체를 형성하고, 상기 제1 소자 구조체를 상기 베이스 기판에서 분리하는 제1 분리단계, 상기 제1 지지체의 적어도 일부를 제거하여 상기 반도체 로드를 부분적으로 노출시키고, 상기 노출된 반도체 로드 및 상기 제1 지지체의 외면을 감싸는 제2 지지체를 포함하는 제2 소자 구조체를 형성하는 단계 및 상기 제2 소자 구조체에서 상기 반도체 로드를 분리하는 제2 분리단계를 포함한다.
상기 반도체 로드는 일 단부가 상기 베이스 기판 상에 접촉하고 타 단부는 상기 베이스 기판에 수직한 제1 방향으로 연장된 형상을 가질 수 있다.
상기 제1 지지체는 상기 제1 방향으로 연장된 두께가 상기 반도체 로드의 상기 제1 방향으로 연장된 길이보다 길고, 상기 반도체 로드의 상기 타 단부를 덮도록 형성될 수 있다.
상기 제1 분리단계에서, 상기 제1 소자 구조체는 상기 베이스 기판에서 분리된 일 면에 형성되어 적어도 일부 영역이 함몰된 패턴부를 포함하고, 상기 반도체 로드는 상기 일 단부가 상기 패턴부에서 노출될 수 있다.
상기 제1 지지체는, 상기 반도체 로드와 상기 제1 방향으로 중첩되는 영역으로 정의되는 제1 영역 및 상기 제1 영역 이외의 영역으로 정의되는 제2 영역을 포함할 수 있다.
상기 제2 소자 구조체를 형성하는 단계는, 상기 제2 영역에 형성된 상기 제1 지지체 중 적어도 일부를 상기 제1 방향으로 식각하여 홀을 형성하는 단계; 및 상기 홀을 따라 노출된 상기 제1 지지체 및 상기 반도체 로드를 부분적으로 감싸는 상기 제2 지지체를 형성하는 단계를 포함할 수 있다.
상기 홀은 상기 반도체 로드의 측면을 적어도 일부 노출시키되, 상기 제1방향으로 측정된 깊이가 상기 제1 지지체의 두께 이하일 수 있다.
상기 제2 지지체는 상기 반도체 로드의 상기 일 단부 및 노출된 측면의 적어도 일부와 접촉할 수 있다.
상기 제2 분리단계는, 상기 제2 소자 구조체를 상기 제1 방향에 수직한 방향으로 식각하여 상기 반도체 로드의 상기 타 단부를 노출시키는 단계 및 상기 제2 지지체를 제거하는 단계를 포함할 수 있다.
상기 제2 지지체를 제거하는 단계는, 상기 제2 지지체를 용매에 용해 시키는 단계 및 상기 용해된 제2 지지체를 휘발시켜 제거하는 단계를 포함할 수 있다.
상기 반도체 로드는 상기 베이스 기판 상에서 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 형성될 수 있다.
상기 제2 소자 구조체는 복수의 상기 반도체 로드를 포함하고, 상기 제2 소자 구조체에서 분리된 상기 반도체 로드는 하기 식 1을 만족할 수 있다.
[식 1]
0≤(σL/Lmean)x 100(%)≤20
(여기서, σL은 발광 소자(300)들의 길이의 표준 편차이고, Lmean은 발광 소자(300)들의 길이의 평균이다.)
상기 제1 지지체의 경도는 상기 제2 지지체의 경도보다 클 수 있다.
상기 제1 지지체는 폴리디메틸실록산(Polydimethylsiloxane, PDMS)을 포함하고, 상기 제2 지지체는 폴리메틸메타크릴레이트(Polymethylmethacrylate, PMMA)를 포함할 수 있다.
상기 제1 소자 구조체는 상기 제1 지지체의 외면을 둘러싸도록 배치되는 제1 서브 지지체를 더 포함하고, 상기 제1 서브 지지체는 열 가소성 수지를 포함할 수 있다.
상기 제1 소자 구조체는 상기 제1 지지체의 일 면 상에 배치되는 보조층을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 베이스층, 상기 베이스층 상에 서로 이격되어 배치된 제1 전극 및 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 발광 소자를 포함하고, 상기 발광 소자는 상기 베이스층과 평행한 일 방향으로 연장된 형상을 갖고 상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나와 연결되며, 상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 복수의 발광 소자들은 하기 식 1을 만족할 수 있다.
[식 1]
0≤(σL/Lmean)x 100(%)≤20
(여기서, σL은 발광 소자(300)들의 길이의 표준 편차이고, Lmean은 발광 소자(300)들의 길이의 평균이다.)
상기 발광 소자는, 제1 도전형 반도체, 상기 제1 도전형 반도체와 다른 극성을 갖는 제2 도전형 반도체 및 상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치되는 활성층을 포함할 수 있다.
상기 제1 도전형 반도체, 상기 활성층 및 상기 제2 도전형 반도체는 상기 베이스층과 평행한 상기 일 방향으로 배치될 수 있다.
상기 발광 소자는 상기 일 방향으로 연장된 길이가 2㎛ 내지 5㎛의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자의 제조 방법은 서로 다른 경도를 갖는 지지체를 형성하여 반도체 결정을 분리하는 단계를 포함한다. 이에 따라 제조된 발광 소자는 반도체 결정의 양 단부에서 결정의 결함이 적고 매끄러운 형상을 가질 수 있다.
또한, 일 실시예에 따른 표시 장치는 상기의 방법을 통해 제조된 발광 소자를 포함하여, 발광 소자들 간에 길이의 편차가 감소되어 화소에 배치된 발광 소자의 품질이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 발광 소자의 개략도이다.
도 2는 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 3 내지 도 20은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 개략도들이다.
도 21은 일 실시예에 따른 표시 장치의 평면도이다.
도 22는 도 1의 I-I'선을 따라 자른 단면도이다.
도 23은 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 개략도이다.
도 24는 다른 실시예에 따른 발광 소자의 개략도이다.
도 25 내지 도 27은 또 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 개략도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(300)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(300)는 마이크로 미터(micro-meter) 또는 나노미터(nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(300)가 무기 발광 다이오드일 경우, 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면, 무기 발광 다이오드는 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(300)는 전극으로부터 소정의 전기 신호를 인가 받아 특정 파장대의 광을 방출할 수 있다.
발광 소자(300)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체 결정을 포함할 수 있다. 반도체 결정은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
도 1을 참조하면, 일 실시예에 따른 발광 소자(300)는 제1 도전형 반도체(310), 제2 도전형 반도체(320), 활성층(330) 및 절연막(380)을 포함할 수 있다. 또한, 일 실시예예 따른 발광 소자(300)는 적어도 하나의 도전성 전극층(370)을 더 포함할 수도 있다. 도 1에서는 발광 소자(300)가 하나의 도전성 전극층(370)을 더 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(300)는 더 많은 수의 도전성 전극층(370)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(300)에 대한 설명은 도전성 전극층(370)의 수가 달라지더거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
한편, 본 명세서에서 각 구성요소들을 지칭하는 '제1', '제2'등이 사용되나, 이는 상기 구성요소들을 단순히 구별하기 위해 사용되는 것이며, 반드시 해당 구성요소를 의미하는 것은 아니다. 즉, 제1, 제2 등으로 정의된 구성이 반드시 특정 구조 또는 위치에 제한되는 구성은 아니며, 경우에 따라서는 다른 번호들이 부여될 수 있다. 따라서, 각 구성요소들에 부여된 번호는 도면 및 이하의 서술을 통해 설명될 수 있으며, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
발광 소자(300)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(300)는 나노 로드, 나노 와이어, 나노 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(300)는 원통형 또는 로드형(rod)일 수 있다. 다만, 발광 소자(300)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다양한 형태를 가질 수 있다. 후술하는 발광 소자(300)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
한편, 일 실시예에 따른 발광 소자(300)는 특정 파장대의 광을 방출할 수 있다. 예시적인 실시예에서, 활성층(330)에서 방출되는 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다. 다만, 청색(Blue) 광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 청색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다. 또한, 발광 소자(300)의 활성층(330)에서 방출되는 광은 이에 제한되지 않고, 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색(Green)광 또는 중심 파장대역이 620nm 내지 750nm의 범위를 갖는 적색(Red)광일 수도 있다.
도 1을 참조하여 발광 소자(300)에 대하여 구체적으로 설명하면, 제1 도전형 반도체(310)는 제1 도전형을 갖는, 예컨대 n형 반도체일 수 있다. 일 예로, 발광 소자(300)가 청색 파장대의 광을 방출하는 경우, 제1 도전형 반도체(310)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 도전형 반도체(310')는 제1 도전성 도펀트가 도핑될 수 있으며, 일 예로 제1 도전성 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 도전형 반도체(310)는 n형 Si로 도핑된 n-GaN일 수 있다. 제1 도전형 반도체(310)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 도전형 반도체(320)는 후술하는 활성층(330) 상에 배치된다. 제2 도전형 반도체(320)는 제2 도전형을 갖는, 예컨대 p형 반도체일 수 있으며 일 예로, 발광 소자(300)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 도전형 반도체(320)는 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 InAlGaN, GaN, AlGaNN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 도전형 반도체(320)는 제2 도전성 도펀트가 도핑될 수 있으며, 일 예로 제2 도전성 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 도전형 반도체(320)는 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 도전형 반도체(320)의 길이는 0.08㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 도전형 반도체(310)와 제2 도전형 반도체(320)가 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 경우에 따라서는 활성층(330)의 물질에 따라 제1 도전형 반도체(310)와 제2 도전형 반도체(320)는 더 많은 수의 층, 예컨대 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(330)은 제1 도전형 반도체(310)와 제2 도전형 반도체(320) 사이에 배치된다. 활성층(330)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(330)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)와 우물층(Well layer)가 서로 교번적으로 복수개 적층된 구조일 수도 있다. 활성층(330)은 제1 도전형 반도체(310) 및 제2 도전형 반도체(320)를 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(330)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlInGaN 등의 물질을 포함할 수 있다. 특히, 활성층(330)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlInGaN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(330)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(330)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(330)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(330)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 활성층(330)의 길이는 0.05㎛ 내지 0.25㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(330)에서 방출되는 광은 발광 소자(300)의 길이방향 외부면 뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(330)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
도전성 전극층(370)은 오믹(ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 도전성 전극층(370)은 제2 도전형 반도체(320) 상에 배치될 수 있으나, 이에 제한되지 않는다.
도전성 전극층(370)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 도전성 전극층(370)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 도전성 전극층(370)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 도전성 전극층(370)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(380)은 상술한 복수의 반도체들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(380)은 적어도 활성층(330)의 외면을 둘러싸도록 배치되고, 발광 소자(300)가 연장된 일 방향으로 연장될 수 있다. 절연막(380)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(380)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(300)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 다만, 이에 제한되지는 않는다.
절연막(380)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라 활성층(330)이 발광 소자(300)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(380)은 활성층(330)을 포함하여 발광 소자(300)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도면에서는 절연막(380)이 발광 소자(300)의 길이방향으로 연장되어 제1 도전형 반도체(310)부터 도전성 전극층(370)까지 커버할 수 있도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(380)은 활성층(330)을 포함하여 일부의 도전형 반도체의 외면만을 커버하거나, 도전성 전극층(370) 외면의 일부만 커버하여 도전성 전극층(370)의 일부 외면이 노출될 수도 있다.
절연막(380)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(380)의 두께는 40nm일 수 있다.
또한, 몇몇 실시예에서, 절연막(380)은 외면이 표면처리될 수 있다. 발광 소자(300)는 표시 장치(1)의 제조 시, 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(300)가 잉크 내에서 인접한 다른 발광 소자(300)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(380)은 표면이 소수성 또는 친수성 처리될 수 있다.
한편, 발광 소자(300)는 길이(l)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 5㎛의 범위를 가질 수 있으며, 바람직하게는 4㎛ 내외의 길이를 가질 수 있다. 또한, 발광 소자(300)의 직경은 300nm 내지 700nm의 범위를 갖고, 발광 소자(300)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(1)에 포함되는 복수의 발광 소자(300)들은 활성층(330)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(300)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 일 실시예에 따른 발광 소자(300)는 에픽택셜(Epitaxial) 성장법으로 제조할 수 있다. 발광 소자(300)는 기판 상에 시드 결정(Seed crystal)층을 형성하고, 소정의 반도체 재료를 증착시켜 반도체 결정을 성장시키는 방법으로 제조될 수 있다. 기판 상에서 성장된 발광 소자(300)는 이를 물리적으로 분리하거나, 화학적 분리방법(Chemical Lift Off, CLO)을 이용하여 분리될 수 있다.
반도체 결정은 기판 상에서 이를 물리적으로 긁어내거나 반도체 결정의 하단부를 절단하는 방법으로 분리될 수 있다. 이 경우, 분리된 반도체 결정의 크기나 길이가 균일하지 않고 반도체 결정이 분리되는 영역에서 결함이 생길 수도 있다. 이러한 반도체 결정의 손상을 방지하기 위해, 기판 상에 희생층을 더 배치하여 반도체 결정을 화학적으로 분리하는 방법이 이용된다. 다만, 화학적 분리방법은 상기 희생층이 완전히 제거되지 않거나 분리 공정 중에 반도체 결정이 열적 또는 화학적으로 변성되어 광학적 특성을 손실하는 경우가 발생할 수도 있다.
일 실시예에 따른 발광 소자(300)의 제조 방법은 기판 상에 성장된 반도체 결정을 둘러싸는 지지체를 형성하는 단계를 포함할 수 있다. 상기 지지체를 기판 상에서 반도체 결정과 함께 분리함으로써, 반도체 결정의 손상을 방지함과 동시에 균일한 크기 및 길이를 갖는 발광 소자(300)를 제조할 수 있다.
도 2는 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 순서도이다.
도 2를 참조하면, 일 실시예에 따른 발광 소자(300)의 제조 방법은, 베이스 기판(1000) 및 베이스 기판(1000) 상에 형성되는 적어도 하나의 반도체 로드(ROD)를 준비하는 단계(S100), 반도체 로드(ROD) 및 반도체 로드(ROD)의 외면을 감싸도록 형성되는 제1 지지체(5110)를 포함하는 제1 소자 구조체(5100)를 형성하고, 제1 소자 구조체(5100)를 베이스 기판(1000)에서 분리하는 제1 분리단계(S200), 제1 지지체(5110)의 적어도 일부를 제거하여 반도체 로드(ROD)를 부분적으로 노출시키고, 상기 노출된 반도체 로드(ROD)의 외면을 감싸는 제2 지지체(5210)를 포함하는 제2 소자 구조체(5200)를 형성하는 단계(S300) 및 제2 소자 구조체(5200)에서 반도체 로드(ROD)를 분리하는 제2 분리단계(S400)를 포함한다.
일 실시예에 따르면, 발광 소자(300)의 제조 방법은 반도체 결정이 손상되는 것을 방지하는 제1 지지체와 제2 지지체를 형성하여 반도체 결정을 분리하는 단계를 포함한다. 이에 따라 제조된 발광 소자(300)는 균일한 크기 및 길이를 가질 수 있고 양 단부가 매끄러운 면을 형성할 수 있다. 이하에서는 도 3 내지 도 20을 참조하여 일 실시예에 따른 발광 소자(300)의 제조방법에 대하여 상세히 설명하기로 한다.
도 3 내지 도 20은 일 실시예에 따른 발광 소자의 제조 방법을 나타내는 개략도들이다. 도 3 내지 도 9는 반도체 로드(ROD, 도 9에 도시)를 형성하는 단계를 나타내고, 도 10 내지 도 20은 반도체 로드(ROD)를 베이스 기판(1000)에서 분리하여 발광 소자(300)를 제조하는 단계를 나타낸다.
먼저, 도 3 내지 도 9를 참조하면, 하부 기판(1100) 및 하부 기판(1100) 상에 형성된 버퍼 물질층(1200)을 포함하는 베이스 기판(1000)을 준비(S100)한다.
하부 기판(1100)은 사파이어 기판(Al2O3) 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어지거나, 투명성 기판 상에 GaAs와 같은 도전성 물질층이 형성된 것일 수도 있다. 이하에서는, 도 1을 참조하여 상술한 발광 소자(300)를 제조하기 위해, 베이스 기판(1100)이 사파이어 기판(Al2O3)인 경우를 예시하여 설명한다. 베이스 기판(1100)의 두께는 특별히 제한되지 않으나, 일 예로 베이스 기판(1100)은 두께가 400㎛ 내지 1500㎛의 범위를 가질 수 있다.
후술하는 단계에서, 하부 기판(1000) 상에는 복수의 도전형 반도체층이 형성된다. 에피택셜법에 의해 성장되는 복수의 도전형 반도체층은 시드 결정을 형성하고, 그 위에 결정 재료를 증착함으로써 성장될 수 있다. 여기서, 도전형 반도체층은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 전자빔 증착법, 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있으며, 바람직하게는, 금속-유기물 화학기상 증착법(MOCVD)에 의해 형성될 수 있다. 다만, 이에 제한되지 않는다.
복수의 도전형 반도체층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 제한되지 않는다. 이하에서는, 복수의 도전형 반도체층을 형성하는 방법이나 공정 조건 등에 대하여는 생략하여 설명하며, 발광 소자(300)의 제조방법의 순서나 적층 구조에 대하여 상세히 설명하기로 한다.
버퍼 물질층(1200)은 하부 기판(1100) 상에 형성된다. 도면에서는 버퍼 물질층(1200)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다.
일 예로, 버퍼 물질층(1200)은 언도프드(Undoped) 반도체를 포함할 수 있으며, 실질적으로 제1 도전형 반도체(310)와 동일한 물질을 포함하되, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 버퍼 물질층(1200)은 도핑되지 않고 질소(N)를 포함하는 InAlGaN, GaN, AlGaN, GaInP, AlN 및 InN 중 적어도 어느 하나일 수 있다. 다만, 이에 제한되지 않으나, 도 1의 발광 소자(300)를 제조하기 위해, 버퍼 물질층(1200)은 바람직하게는 GaN일 수 있다. 도면에서 도시되지 않았으나, 버퍼 물질층(1200) 상에는 더 많은 수의 층이 배치될 수 있다. 일 예로, 버퍼 물질층(1200) 상에는 에칭스토퍼(etching stopper)의 기능을 수행하는 희생층이 더 배치될 수도 있다.
다음으로, 도 4를 참조하면, 베이스 기판(1000)의 버퍼 물질층(1200) 상에 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)을 포함하는 반도체 구조물(3000)을 형성한다.
반도체 구조물(3000)에 포함되는 복수의 반도체층들은 상술한 바와 같이 통상적인 공정을 수행하여 형성될 수 있다. 반도체 구조물(3000)의 제1 도전형 반도체층(3100), 활성물질층(3300), 제2 도전형 반도체층(3200) 및 도전성 전극물질층(3700)은 각각 발광 소자(300)의 제1 도전형 반도체(310), 활성층(330), 제2 도전형 반도체(320) 및 도전성 전극층(370)에 대응될 수 있다. 즉, 반도체 구조물(3000)의 복수의 층들은 발광 소자(300)의 복수의 반도체와 동일한 물질들을 포함할 수 있다. 반도체 구조물(3000)은 후술하는 단계에서 일부 식각되어 반도체 로드(ROD, 도 11에 도시)를 형성할 수 있다.
다음으로, 도 5 내지 도 7을 참조하면, 반도체 구조물(3000)의 적어도 일부를 베이스 기판(1000)에 수직한 방향으로 식각하여 반도체 결정(3000’)을 형성한다.
반도체 구조물(3000)을 수직으로 식각하여 반도체 결정(3000’)을 형성하는 단계는 통상적으로 수행될 수 있는 에칭 공정을 포함할 수 있다. 일 예로, 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성하는 단계는, 반도체 구조물(3000) 상에 식각 마스크층(1600) 및 식각 패턴층(1700)을 형성하는 단계, 식각 패턴층(1700)의 패턴에 따라 반도체 구조물(3000)을 식각하는 단계 및 식각 마스크층(1600)과 식각 패턴층(1700)을 제거하는 단계를 포함할 수 있다.
먼저, 도 5에 도시된 바와 같이, 식각 마스크층(1600)은 반도체 구조물(3000)의 연속적인 에칭을 위한 마스크의 역할을 수행할 수 있다. 식각 마스크층(1600)은 절연성 물질을 포함하는 제1 식각 마스크층(1610)과 금속을 포함하는 제2 식각 마스크층(1620)을 포함할 수도 있다.
식각 마스크층(1600)의 제1 식각 마스크층(1610)에 포함되는 절연성 물질은 산화물 또는 질화물을 이용할 수 있다. 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등일 수 있다. 제1 식각 마스크층(1610)의 두께는 0.5㎛ 내지 1.5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 식각 마스크층(1620)의 경우, 반도체 구조물(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있는 통상적인 재료이면 특별히 제한되는 것은 아니다. 예를 들어, 제2 식각 마스크층(1620)은 크롬(Cr), 알루미늄(Al) 등을 포함할 수도 있다. 제2 식각 마스크층(1620)의 두께는 30nm 내지 150nm의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
식각 마스크층(1600) 상에는 형성되는 식각 패턴층(1700)은 적어도 하나의 나노 패턴이 서로 이격되어 배치될 수 있다. 식각 패턴층(1700)은 반도체 구조물(3000)의 연속적인 식각을 위해 마스크의 역할을 수행할 수 있다. 식각 패턴층(1700)은 폴리머, 폴리스티렌 스피어, 실리카 스피어 등을 포함하여 패턴을 형성할 수 있는 방법이면 특별히 제한되지 않는다.
일 예로, 식각 패턴층(1700)이 폴리머를 포함하는 경우, 폴리머를 이용하여 패턴을 형성할 수 있는 통상적인 방법이 채용될 수 있다. 예를 들어, 포토리소그래피, e-빔 리소그래피, 나노 임프린트 리소그래피 등의 방법으로 폴리머를 포함하는 식각 패턴층(1700)을 형성할 수 있다.
특히, 식각 패턴층(1700)의 구조, 형태 및 이격된 간격은 최종적으로 제조되는 발광 소자(300)의 형태와 연관될 수 있다. 일 예로, 식각 패턴층(1700)이 서로 이격된 원형의 패턴을 가질 경우, 반도체 구조물(3000)을 수직으로 식각하여 제조되는 발광 소자(300)는 원통형을 가질 수 있다.
식각 패턴층(1700)은 하나의 나노 패턴을 중심으로 이를 감싸도록 다른 나노 패턴들이 배치될 수 있다. 여기서 하나의 나노 패턴은 이를 중심으로 외면을 감싸도록 6개의 다른 나노 패턴들이 배치되되, 6개의 나노 패턴들은 등 간격으로 나뉘어 배치될 수 있다. 다만, 이에 제한되지 않는다.
또한, 복수의 나노 패턴들이 이격된 간격은 각 나노 패턴의 직경보다 클 수 있다. 일 예로, 복수의 나노 패턴들이 이격된 간격은 각 나노 패턴의 직경의 2배 내지 4배, 또는 3배 내외의 범위를 가질 수 있다. 또한, 복수의 나노 패턴들은 서로 다른 크기의 직경을 가질 수도 있다.
예시적인 실시예에서, 식각 패턴층(1700)은 나노 임프린트 리소그래피로 형성될 수 있으며, 식각 패턴층(1700)의 나노 패턴은 나노 임프린트 수지를 포함할 수 있다. 상기 수지는 불화 단량체(Fluorinated monomer), 아크릴레이트 단량체(Acrylate monomer), 디펜타에리트리톨 헥사아크릴레이트(Dipentaerythritol hexaacrylate), 디프로필렌글리콜 디아크릴레이트(Dipropylene glycol diacrylate), 폴리에틸렌글리콜 페닐에터아크릴레이트(poly(ethylene glycol) phenyletheracrylate), 뷰틸레이트하이드록시톨루엔(Butylated hydroxy toluene, BHT), 1-하이드록시-사이클로헥실페닐케톤(1-hydroxy-cyclohexylphenylketone, Irgacure 184) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다음으로 도 6 및 도 7을 참조하면, 식각 패턴층(1700)의 나노 패턴을 따라 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성한다. 반도체 결정(3000’)을 형성하는 단계는 식각 패턴층(1700)의 나노 패턴들이 이격된 영역을 수직으로 식각하여 식각 마스크층(1600) 및 도전성 전극물질층(3700)을 식각하여 제1 홀(h1)을 형성하는 제1 식각 단계, 식각 패턴층(1700)을 제거하는 단계, 제1 홀(h1)을 따라 제2 도전형 반도체층(3200)부터 제1 도전형 반도체층(3100)까지 베이스 기판(1000)에 수직한 방향으로 식각하여 제2 홀(h2)을 형성하는 제2 식각 단계 및 식각 마스크층(1600)을 제거하는 단계를 포함할 수 있다.
제1 홀(h1) 및 제2 홀(h2)을 형성하는 방법은 통상적인 방법으로 수행될 수 있다. 예를 들어, 식각공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 의한 홀(h1, h2)을 형성하기에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반도체 구조물(3000)의 식각은 건식 식각법과 습식 식각법을 혼용하여 이루어질 수 있다. 예를 들어, 먼저 건식 식각법에 의해 깊이 방향의 식각을 한 후, 등방성 식각인 습식 식각법을 통해 식각된 측벽이 표면과 수직한 평면에 놓이도록 할 수 있다.
도 6에 도시된 바와 같이, 제1 식각 단계를 수행하여, 식각 마스크층(1600) 및 도전성 전극물질층(3700)을 식각하여 제1 홀(h1)을 형성한다. 그리고, 제1 홀(h1)을 따라 제2 도전형 반도체층(3200)부터 제1 도전형 반도체층(3100)까지 식각하여 제2 홀(h2)을 형성하는 제2 식각 단계을 수행한다. 마지막으로 도 7에 도시된 바와 같이 식각된 반도체 구조물(3000)의 상부에 남아있는 식각 마스크층(1600) 또는 식각 패턴층(1700)을 제거하여 반도체 결정(3000’)을 형성할 수 있다. 식각 마스크층(1600) 또는 식각 패턴층(1700)을 제거하는 단계는 통상적인 식각 공정에 의해 수행될 수 있으며, 일 예로 상기 식각 공정은 반응성 이온 에칭(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다.
한편, 반도체 구조물(3000)을 식각하여 반도체 결정(3000’)을 형성하는 단계는, 제1 식각 단계와 제2 식각 단계를 포함하여 서로 다른 패터닝 공정을 수행할 수 있고, 하나의 패터닝 공정을 수행하여 식각 패턴층(1700)을 따라 식각할 수도 있다.
다음으로, 반도체 결정(3000’)의 외측면을 부분적으로 둘러싸는 절연피막(3800)을 형성하여 반도체 로드(ROD)를 형성한다.
절연피막(3800)은 반도체 로드(ROD)의 외면에 형성되는 절연물질로서, 수직으로 식각된 반도체 결정(3000’)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연피막(3800)은 원자층 증착법(Atomic layer depsotion, ALD), 화학적 흡착법으로 형성될 수 있다. 절연피막(3800)은 발광 소자(300)의 절연막(380)을 형성할 수 있다.
먼저 도 8을 참조하면, 절연피막(3800)은 반도체 결정(3000’)의 측면, 상면 및 반도체 결정(3000’)이 이격되어 식각됨으로써 외부로 노출된 버퍼 물질층(1200) 상에도 형성될 수 있다. 절연피막(3800)이 형성되면, 반도체 결정(3000’)의 양 단부 측면을 노출시키기 위해, 반도체 결정(3000’)의 상부 면에 형성된 절연피막(3800)은 제거된다. 도 9에 도시된 바와 같이, 적어도 반도체 결정(3000’)의 상면과, 버퍼 물질층(1200) 상에 배치된 절연피막(3800)을 제거하여 반도체 결정(3000’)의 상면을 노출할 수 있다. 이를 위해 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다. 이에 따라, 반도체 결정(3000’)의 외주면을 둘러싸는 절연피막(3800)이 부분적으로 제거되고, 반도체 결정(3000’) 및 절연피막(3800)을 포함하는 반도체 로드(ROD)를 형성할 수 있다. 반도체 로드(ROD)는 후술하는 단계에서 베이스 기판(1000)에서 분리됨으로써 발광 소자(300)를 형성할 수 있다.
한편, 일 실시예에 따르면, 절연피막(3800)을 일부 제거하는 단계에서, 버퍼 물질층(1200)은 일부 영역이 함몰된 적어도 하나의 홈부(1200a)와 홈부(1200a)가 이격되어 형성되는 돌출부(1200b)를 포함하는 요철패턴(1200P)이 형성될 수 있다.
절연피막(3800)과 버퍼 물질층(1200)은 서로 다른 식각 선택비를 가지므로, 절연피막(3800)을 제거할 때 버퍼 물질층(1200)도 부분적으로 제거될 수 있다. 절연피막(3800)을 부분적으로 제거하는 과정에서 버퍼 물질층(1200)은 일부 영역이 함몰되어 홈부(1200a)가 형성될 수 있다.
도면에 도시된 바와 같이, 버퍼 물질층(1200)은 반도체 로드(ROD)들이 이격된 제2 홀(h2)을 따라 부분적으로 식각될 수 있다. 상기 식각된 영역은 함몰되어 홈부(1200a)를 형성할 수 있다. 즉, 홈부(1200a)는 제2 홀(h2)이 버퍼 물질층(1200)의 일부 영역까지 연장되어 형성된 것일 수 있다. 버퍼 물질층(1200)은 복수의 홈부(1200a)가 형성되고, 홈부(1200a)가 서로 이격된 영역은 상대적으로 돌출되어 돌출부(1200b)가 형성될 수 있다. 돌출부(1200b)는 실질적으로 반도체 로드(ROD)에 의해 식각되지 않은 영역일 수 있다. 다시 말해, 반도체 로드(ROD)는 각 돌출부(1200b)상에 형성될 수 있다.
상술한 바와 같이, 버퍼 물질층(1200)의 요철패턴(1200P)은 반도체 구조물(3000)을 베이스 기판(1000)에 수직한 방향으로 식각하는 단계에서 형성되는 제2 홀(h2)을 따라 형성될 수 있다. 제2 홀(h2)은 식각 패턴층(1700)의 구조에 따라 형성될 수 있으므로, 버퍼 물질층(1200)의 요철패턴(1200P)의 구조는 식각 패턴층(1700)에 따라 달라질 수 있다. 도면에서는 버퍼 물질층(1200)의 요철패턴(1200P)이 복수의 홈부(1200a)가 동일한 직경을 갖고, 등 간격으로 이격된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 경우에 따라서는 서로 다른 직경을 갖는 발광 소자(300)들을 제조하기 위해, 식각 패턴층(1700)의 나노 패턴이 서로 다른 직경을 갖거나, 이격된 간격이 서로 다를 수 있다.
이에 따라, 버퍼 물질층(1200)의 요철패턴(1200P)은 홈부(1200a)가 서로 다른 직경을 갖거나 서도 다른 간격으로 이격될 수 있다. 즉, 요철패턴(1200P)의 복수의 홈부(1200a)와 돌출부(1200b)는 각각 서로 직경을 가질 수도 있다.
한편, 경우에 따라서는 버퍼 물질층(1200)은 요철패턴(1200P)을 포함하지 않고, 상면이 실질적으로 평탄한 형상을 가질 수도 있다.
다음으로, 반도체 로드(ROD)들을 베이스 기판(1000)에서 분리하여 발광 소자(300)를 제조한다. 여기서 반도체 로드(ROD)를 베이스 기판(1000)에서 직접 분리하는 경우, 반도체 로드(ROD)의 하단부, 즉 제1 도전형 반도체층(3100)의 반도체 결정이 깨지거나 분리되는 면이 불균일해질 수 있다. 이 경우, 제조된 발광 소자(300)를 이용한 표시 장치에서 전극과 발광 소자(300)간 접촉 불량이 발생할 수 있다.
일 실시예에 따른 발광 소자(300)의 제조 방법은 반도체 로드(ROD)들을 감싸는 소자 구조체(5000)를 형성하고, 소자 구조체(5000)를 이용한 분리단계(S200, S400)를 포함할 수 있다. 반도체 로드(ROD)를 베이스 기판(1000)에서 분리할 때, 반도체 로드(ROD)의 반도체층에 형성되는 결함을 방지하기 위해 비교적 경도가 높은 제1 지지체(5110)를 포함하는 제1 소자 구조체(5100)를 형성하여 제1 분리단계(S200)를 수행한다. 이후, 제1 소자 구조체(5100)를 부분적으로 식각한 뒤에 비교적 경도가 낮은 제2 지지체(5210)를 포함하는 제2 소자 구조체(5200)를 형성하여 지지체들을 제거한 뒤에 반도체 로드(ROD)를 분리하는 제2 분리단계(S400)를 수행한다.
도 10 내지 도 20을 참조하여 제1 및 제2 분리단계(S200, S400)에 대하여 자세히 설명하면, 먼저 도 10 내지 도 12에 도시된 바와 같이, 반도체 로드(ROD) 및 제1 지지체(5110)를 포함하는 제1 소자 구조체(5100)를 형성한다. 일 실시예에 따른 제1 소자 구조체(5100)를 형성하는 단계는, 반도체 로드(ROD)들을 감싸는 제1 지지체(5110)를 형성하는 단계, 제1 지지체(5110) 및 제1 지지체(5110) 상에 배치되는 보조층(5150)을 포함하는 제1 소자 구조체(5100)를 형성하는 단계 및 제1 소자 구조체(5100)를 베이스 기판(1000)에서 분리하는 단계를 포함한다.
먼저, 도 10에 도시된 바와 같이, 베이스 기판(1000) 상에서 반도체 로드(ROD)들을 감싸는 제1 지지체(5110)를 형성한다.
제1 지지체(5110)는 베이스 기판(1000) 상에 배치된 반도체 로드(ROD)의 외면을 둘러싸고, 이들의 상면을 덮도록 배치될 수 있다. 제1 지지체(5110)는 실질적으로 베이스 기판(1000) 상에 전면적으로 형성되며, 반도체 로드(ROD)들은 제1 지지체(5110) 내에 포함될 수 있다. 제1 지지체(5110)의 두께(dd)는 반도체 로드(ROD)의 상면, 예컨대 도전성 전극물질층(3700)의 상면을 덮을 수 있도록 반도체 로드(ROD)의 장축의 길이(l)보다 두꺼울 수 있다. 일 예로, 반도체 로드(ROD)의 장축의 길이가 4 내지 7㎛인 경우, 제1 지지체(5110)의 두께는 6㎛ 내지 10㎛일 수 있다. 다만 이에 제한되지 않는다.
제1 지지체(5110)의 상면은 실질적으로 평탄하게 형성되어, 베이스 기판(1000)과 평행한 면을 이룰 수 있다. 제1 지지체(5110)의 상면에는 보조층(5150)이 형성될 수 있다.
제1 지지체(5110)의 하면은 버퍼 물질층(1200)과 접촉하도록 형성될 수 있다. 상술한 바와 같이, 버퍼 물질층(1200) 상에는 홈부(1200a)와 돌출부(1200b)를 포함하는 요철패턴(1200P)이 형성될 수 있으며, 버퍼 물질층(1200)의 상면은 평탄하지 않을 수 있다. 제1 지지체(5110)의 하면은 버퍼 물질층(1200)의 요철패턴(1200P)을 따라 형성될 수 있고, 일 실시예에서, 제1 지지체(5110)는 하면이 버퍼 물질층(1200)의 홈부(1200a) 상면과 접촉하고, 돌출부(1200b)의 측면을 둘러싸도록 형성될 수 있다.
제1 지지체(5110)는 돌출부(1200b) 상에 형성되는 반도체 로드(ROD)를 보호하기 위해 반도체 로드(ROD)의 상면과 측면을 둘러싸도록 형성된다. 여기서, 반도체 로드(ROD)의 측면과 하면 사이에 틈이 형성되는 경우, 제1 지지체(5110)가 베이스 기판(1000)에서 분리될 때 반도체 로드(ROD)의 하면이 부분적으로 손상될 수 있다. 이를 방지하기 위해, 제1 지지체(5110)는 반도체 로드(ROD)의 측면을 둘러싸되, 하면이 접촉하는 버퍼 물질층(1200)의 돌출부(1200b)의 측면까지 둘러싸도록 배치될 수 있다. 따라서, 버퍼 물질층(1200)의 요철패턴(1200P)을 따라 형성되는 제1 지지체(5110)의 하면은 적어도 일부 영역이 함몰되는 함몰패턴(5110P)이 형성될 수 있다.
예시적인 실시예에서, 제1 지지체(5110)는 열 경화성 수지를 포함할 수 있다. 일 예로, 제1 지지체(5110)는 폴리디메틸실록산(Polydimethylsiloxane, PDMS), 또는 에폭시 수지, 폴리 에스테르 수지 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 제1 지지체(5110)를 형성하는 단계는 상기 열 경화성 수지를 포함하는 용매를 베이스 기판(1000) 상에 분사하는 단계, 상기 열 경화성 수지를 경화시키는 단계를 포함할 수 있다. 일 실시예에서,상기 용매를 분사하는 단계는 잉크젯 프린팅법, 스핀 코팅법, 다이-슬롯 코팅법, 슬릿 코팅법 등을 통해 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 지지체(5110)는 열 경화성 수지를 포함하여 비교적 높은 경도를 가질 수 있다. 제1 지지체(5110)를 베이스 기판(1000)에서 분리할 때, 반도체 로드(ROD)들도 제1 지지체(5110)에 포함되어 동시에 분리될 수 있다. 이 때, 제1 지지체(5110)는 반도체 로드(ROD)들을 고정시킴으로써 반도체 로드(ROD)가 분리될 때 발생하는 손상을 방지할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 제1 지지체(5110) 상에 보조층(5150)을 형성하여 제1 소자 구조체(5100)를 형성한다.
보조층(5150)은 제1 지지체(5110) 상에 배치된다. 예시적인 실시예에서, 보조층(5150)은 열적분리테이프(Thermal release tape, TRT), 폴리에틸렌테레프탈레이트(Polyethylene terephthalate, PET), 플라스틱 필름(plastic film) 등일 수 있다. 다만 이에 제한되는 것은 아니다.
다음으로 도 12에 도시된 바와 같이, 제1 소자 구조체(5100)를 베이스 기판(1000)에서 분리한다. 제1 소자 구조체(5100)는 제1 지지체(5110), 제1 지지체(5110) 내에 포함된 반도체 로드(ROD) 및 보조층(5150)을 포함하며, 반도체 로드(ROD)는 제1 소자 구조체(5100) 내에서 베이스 기판(1000)으로부터 분리될 수 있다. 상술한 바와 같이, 제1 소자 구조체(5100)의 제1 지지체(5110)는 비교적 경도가 높은 물질을 포함하여 반도체 로드(ROD)의 손상을 방지하고, 반도체 로드(ROD)와 베이스 기판(1000) 사이의 분리면은 매끄러운 형상을 가질 수 있다.
예시적인 실시예에서, 제1 소자 구조체(5100)는 베이스 기판(1000)에서 분리된 일 면 상에 형성되어 적어도 일부 영역이 함몰된 함몰패턴(5110P)을 포함할 수 있다. 상술한 바와 같이, 제1 지지체(5110)는 베이스 기판(1000)의 버퍼 물질층(1200) 상에 형성된 요철패턴(1200P) 상에 형성되고, 제1 지지체(5110)가 버퍼 물질층(1200)과 접촉하는 일 면은 요철 패턴이 형성될 수 있다. 도면에 도시된 바와 같이, 베이스 기판(1000)에서 분리된 제1 소자 구조체(5100)는 일 면에 형성된 함몰패턴(5110P)을 포함하고, 반도체 로드(ROD)의 일 단부는 함몰패턴(5110P)에서 노출될 수 있다.
일 실시예에서, 반도체 로드(ROD)는 제1 지지체(5110) 내에서 제1 방향(D1)으로 연장되고, 제1 지지체(5110)는 반도체 로드(ROD)와 중첩되는 영역인 제1 영역(A1)과 그 이외의 영역으로 반도체 로드(ROD)와 중첩하지 않는 제2 영역(A2)이 정의될 수 있다. 베이스 기판(1000) 상에 성장된 반도체 로드(ROD)는 서로 이격되어 배치되므로, 베이스 기판(1000) 상에 전면적으로 형성된 제1 지지체(5110)는 반도체 로드(ROD)와 중첩되는 영역(제1 영역)과 중첩되지 않는 영역(제2 영역)을 포함할 수 있다.
한편, 제1 지지체(5110)의 제2 영역(A2)은 상술한 반도체 구조물(3000)이 베이스 기판(1000)에 수직으로 식각되어 형성된 제1 홀(h1) 또는 제2 홀(h2)이 형성된 영역일 수 있다. 즉, 제1 지지체(5110)의 제2 영역(A2)은 반도체 구조물(3000)이 수직으로 식각되어 버퍼 물질층(1200)이 일부 제거된 홈부(1200a)와 중첩되는 영역이고, 제1 영역(A1)은 반도체 로드(ROD)가 성장된 버퍼 물질층(1200)의 돌출부(1200b)와 중첩되는 영역일 수 있다.
다음으로, 제1 소자 구조체(5100)를 부분적으로 식각하여 제1 지지체(5110)의 일부를 제거하고, 상기 제1 지지체(5110)가 제거된 영역에 제2 지지체(5210)를 형성하여 제2 소자 구조체(5200)를 형성한다.
먼저, 도 13 및 도 14에 도시된 바와 같이, 제1 소자 구조체(5100)를 일 방향, 예컨대 반도체 로드(ROD)가 연장된 일 방향, 또는 보조층(5150)에 수직한 방향으로 식각하여 제1 지지체(5110)의 적어도 일부를 제거한다. 예시적인 실시예에서, 제1 소자 구조체(5100)는 제1 지지체(5110)의 제2 영역(A2)이 반도체 로드(ROD)가 연장된 일 방향으로 식각되고, 제1 지지체(5110)가 식각되어 제거된 영역에는 제3 홀(h3)이 형성될 수 있다.
제2 영역(A2)은 반도체 로드(ROD)와 중첩되지 않는 영역으로, 상기 일 방향으로 식각되어 제1 지지체(5110)의 적어도 일부가 제거될 수 있다. 이에 따라, 반도체 로드(ROD)는 제1 도전형 반도체층(3100)의 일 단부와 측면이 제3 홀(h3)을 따라 노출될 수 있다. 도 14와 같이, 제1 소자 구조체(5100)는 제1 지지체(5110)의 제2 영역(A2)이 식각되어 제거됨으로써, 반도체 로드(ROD)의 일 단부인 도전성 전극물질층(3700) 상에 배치된 제1 지지체(5110')만이 남을 수 있다. 제3 홀(h3)의 깊이는 특별히 제한되지 않으나, 도면에서는 제3 홀(h3)의 깊이가 반도체 로드(ROD)보다 길고 제1 지지체(5110)의 두께(dd)와 동일한 것을 도시하고 있다. 다만, 이에 제한되지 않는다. 제3 홀(h3) 이외의 영역에 잔존하는 제1 지지체(5110')는 제1 영역(A1)에 배치된 제1 지지체(5110')로 후술하는 단계에서 제거될 수 있다.
한편, 도면에서는 제2 영역(A2)의 제1 지지체(5110)가 일 방향으로 제거되어 제1 영역(A1)의 제1 지지체(5110') 만이 잔존하는 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 제2 영역(A2)의 제1 지지체(5110)가 부분적으로 제거되고, 반도체 로드(ROD)의 노출된 일 단부 상에 다른 부재들이 더 배치될 수 있다. 즉, 제3 홀(h3)의 깊이가 반도체 로드(ROD)의 길이보다 짧을 수 있다. 제2 영역(A2)의 제1 지지체(5110)는 상기 부재를 포함하여 동시에 제거될 수도 있다. 이에 대한 자세한 설명은 다른 실시예가 참조된다.
다음으로, 도 15에 도시된 바와 같이, 제1 지지체(5110)가 제거된 영역에 제2 지지체(5210)를 형성하고, 보조층(5150)을 제거하여 제2 소자 구조체(5200)를 형성한다. 제2 지지체(5210)는 제1 지지체(5110)가 식각되어 제거된 영역, 즉 제2 영역(A2)에 형성될 수 있다. 예시적인 실시예에서, 제2 지지체(5210)는 제2 영역(A2)으로 노출된 반도체 로드(ROD)의 측면과 일 단부, 및 제1 영역(A1)에 남은 제1 지지체(5110')를 감싸도록 형성될 수 있다. 제2 지지체(5210)는 제3 홀(h3)을 채우도록 형성될 수 있다.
일 실시예에 따르면, 제2 지지체(5210)는 제1 지지체(5110)보다 경도가 낮은 열 경화성 수지를 포함할 수 있다. 일 예로, 제2 지지체(5210)는 폴리메틸메타크릴레이트(Polymethylmethacrylate, PMMA)를 포함할 수 있다. 제2 지지체(5210)는 제1 지지체(5110)보다 경도가 낮은 열 경화성 수지를 포함할 수 있다. 다만, 이에 제한되지 않으며, 제2 지지체(5210)는 제1 지지체(5110)와 동일한 종류의 수지를 포함하되, 경화도를 조절하여 제1 지지체(5110)보다 낮은 경도를 가질 수도 있다. 제2 지지체(5210)는 제1 지지체(5110)와 같이 열 경화성 수지를 포함하는 용매를 분사한 뒤, 이를 경화시키는 단계를 수행하여 형성될 수 있다.
제2 지지체(5210)를 형성한 뒤, 제2 지지체(5210)의 일 면에 배치된 보조층(5150)을 제거하여 제2 소자 구조체(5200)를 형성한다. 일 예로, 보조층(5150)은 열적분리테이프를 포함하여, 일정 온도로 가열하는 공정을 수행함으로써 제2 지지체(5210)로부터 분리될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 소자 구조체(5200)는 반도체 로드(ROD), 제1 영역(A1)에 잔존하는 제1 지지체(5110') 및 제2 지지체(5210)를 포함할 수 있다. 제1 소자 구조체(5100)에서 직접 반도체 로드(ROD)를 분리하는 경우, 비교적 경도가 높은 제1 지지체(5110)를 제거하는 공정에서 반도체 로드(ROD)가 손상될 수도 있다. 이를 방지하기 위해, 비교적 경도가 낮은 제2 지지체(5210)를 포함하는 제2 소자 구조체(5200)를 형성하여 반도체 로드(ROD)의 손상을 최소화하며 분리(S400)할 수 있다. 반도체 로드(ROD)는 제1 영역(A1)에 잔존하는 제1 지지체(5110')를 제거하는 단계와 제2 지지체(5210)를 제거하는 단계를 수행하여 제2 소자 구조체(5200)로부터 분리될 수 있다.
도 16 내지 도 19를 참조하여 제2 분리단계(S400)에 대하여 설명하기로 한다. 일 실시예에 따른 제2 분리단계(S400)는 제2 소자 구조체(5200)의 잔존하는 제1 지지체(5110')를 제거하기 위해, 일 방향, 예컨대 반도체 로드(ROD)가 연장된 방향에 수직한 방향으로 식각하는 단계를 포함할 수 있다.
도 16에 도시된 바와 같이, 제2 소자 구조체(5200)의 일측에는 제1 영역(A1)에 형성된 제1 지지체(5110')가 잔존할 수 있다. 이를 제거하기 위해, 반도체 로드(ROD)가 연장된 방향에 수직한 방향으로 상기 제1 지지체(5110')를 제거하여, 반도체 로드(ROD)의 일 단부를 노출시킬 수 있다. 제2 소자 구조체(5200)를 일 방향으로 식각하여 제1 지지체(5110')를 제거하는 단계는 제1 소자 구조체(5100)를 일 방향으로 식각하여 제2 영역(A2)의 제1 지지체(5110)를 제거하는 단계와 동일한 방법으로 수행될 수 있다. 제2 지지체(5210)에 비해 비교적 경도가 높은 제1 지지체(5110)를 제거하기 위해, 이를 식각하거나 애싱하는 공정이 수행될 수 있다.
제2 소자 구조체(5200)가 일 방향으로 식각되면 반도체 로드(ROD)의 일 단부인 도전성 전극물질층(3700)이 노출될 수 있다. 도 17에 도시된 바와 같이, 제2 소자 구조체(5200)에는 제1 지지체(5110')와 제2 지지체(5210)의 일부가 제거되고, 잔부의 제2 지지체(5210')와 반도체 로드(ROD)가 남게된다.
마지막으로 도 18 및 도 19에 도시된 바와 같이, 제2 소자 구조체(5200)의 제2 지지체(5210')를 제거하여 반도체 로드(ROD)를 분리한다. 제2 지지체(5210')가 제거되어 분리된 반도체 로드(ROD)는 발광 소자(300)를 구성할 수 있다.
예시적인 실시예에서, 제2 지지체(5210')를 제거하는 단계는 제2 지지체(5210')를 식각 또는 애싱하거나, 제2 지지체(5210')의 수지를 소정의 용매에 용해시켜 제거할 수 있다. 도면에서는 제2 지지체(5210')를 상기 용매에 용해시켜 제거하는 것을 도시하고 있으나, 이에 제한되지 않는다.
제2 지지체(5210)는 물, 아세톤, 이소프로필알콜에 용해될 수 있다. 도면에 도시된 바와 같이, 반도체 로드(ROD) 상에서 용매에 용해된 제2 지지체(5210)의 수지(5210")들이 남게 되고 반도체 로드(ROD)들은 분리될 수 있다.
도 19에 도시된 바와 같이, 상기 용매에 용해된 제2 지지체(5210)의 수지(5210")를 휘발시켜 제거한다. 제2 지지체(5210)는 상기 용매에 용해되어 반도체 로드(ROD)가 손상되지 않는 수준의 온도에서 휘발되어 제거될 수 있다. 이상의 방법을 통해 제2 소자 구조체(5200)에서 반도체 로드(ROD)를 분리하여 발광 소자(300)를 제조할 수 있다.
이에 따라 제조된 발광 소자(300)는 물리적인 방법으로 베이스 기판(1000)에서 분리되더라도 제1 및 제2 도전형 반도체(310, 320), 절연막(380) 또는 도전성 전극층(370)이 손상되지 않고 매끄러운 형상을 가질 수 있다. 이와 동시에 복수의 발광 소자(300)들은 크기 또는 길이가 균일하게 제조될 수 있으며, 이러한 발광 소자(300)는 후술하는 표시 장치(1) 상에서 전극과의 접촉 불량 및 발광 불량을 최소화하여 표시 장치(1)의 발광 신뢰도를 향상시킬 수 있다.
일 실시예에 따르면, 발광 소자(300)는 양 단부면이 실질적으로 평행한 면을 형성할 수 있고, 하기의 식 1을 만족할 수 있다.
[식 1]
0≤(σL/Lmean)x 100(%)≤20
(여기서, σL은 발광 소자(300)들의 길이의 표준 편차이고, Lmean은 발광 소자(300)들의 길이의 평균이다.)
베이스 기판(1000) 상에 성장된 복수의 반도체 로드(ROD)들은 제1 및 제2 소자 구조체(5100, 5200)를 통해 베이스 기판(1000) 상에서 분리되어 복수의 발광 소자(300)를 구성할 수 있다. 복수의 발광 소자(300)들은 물리적인 방법으로 베이스 기판(1000)에서 분리될 때 반도체 결정의 손상이 방지되어 길이 및 크기의 편차가 최소화될 수 있다. 예시적인 실시예에서, 발광 소자(300)의 길이(l)는 표준편차(σL)와 평균값(Lmean)의 비가 0 내지 0.2의 값을 가질 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 상술한 방법을 통해 제조된 발광 소자(300)는 소정의 잉크에 분산된 상태로 제조될 수도 있다.
도 20에 도시된 바와 같이, 발광 소자(300)는 소자 잉크(S) 상에 분산되어 제조될 수 있다. 소자 잉크(S)는 발광 소자(300)와 반응하지 않으며, 표시 장치(10)의 제조 과정에서 휘발될 수 있는 용매를 포함할 수 있다. 일 예로 프로필렌글리콜모노메틸에테르(Propyleneglycol monomethylether, PGME), 프로필렌글리콜모노메틸에테르 아세테이트(Propyleneglycol monomethylether acetate, PGMEA), 프로필렌글리콜(Propylene glycol, PG) 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 도면에서는 도시하지 않았으나, 소자 잉크(S)는 반도체 물질을 을 포함하여 비중이 큰 발광 소자(300)를 분산시키기 위해 소자 분산제를 더 포함할 수도 있다. 발광 소자(300)는 소자 잉크(S) 상에 분산된 상태로 표시 장치(1)를 제조할 때 전극 상에 분사될 수 있다.
이상에서 서술한 방법을 통해 도 1의 발광 소자(300)를 제조할 수 있다. 도 1의 발광 소자(300)는 특정 파장대의 광, 예컨대 청색(Blue)광을 방출할 수 있고, 일 실시예에 따른 표시 장치(1)는 적어도 하나의 발광 소자(300)를 포함하여 특정 색의 광을 표시할 수 있다.
도 21은 일 실시예에 따른 방법으로 제조된 발광 소자를 포함하는 표시 장치의 평면도이다.
도 21을 참조하면, 표시 장치(1)는 복수의 화소(PX)를 포함할 수 있다. 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(300)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 제한되지 않고, 각 서브 화소(PXn)들이 동일한 색의 광을 발광할 수도 있다. 또한, 도 21에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)들 각각은 더 많은 수의 서브 화소들을 포함할 수 있다.
표시 장치(1)의 각 서브 화소(PXn)들은 발광 영역과 비발광 영역으로 정의되는 영역을 포함할 수 있다. 발광 영역은 표시 장치(1)에 포함되는 발광 소자(300)가 배치되어 특정 파장대의 광이 방출되는 영역으로 정의된다. 비발광 영역은 발광 영역 이외의 영역으로, 발광 소자(300)가 배치되지 않고 광이 방출되지 않는 영역으로 정의될 수 있다.
표시 장치(1)의 서브 화소(PXn)는 복수의 격벽(40), 복수의 전극(21, 22)과 발광 소자(300)를 포함할 수 있다.
복수의 전극(21, 22)은 발광 소자(300)들과 전기적으로 연결되고, 발광 소자(300)가 발광하도록 소정의 전압을 인가 받을 수 있다. 또한, 각 전극(21, 22)의 적어도 일부는 발광 소자(300)를 정렬하기 위해, 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수 있다.
구체적으로 설명하면, 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 예시적인 실시예에서, 제1 전극(21)은 각 서브 화소(PXn) 마다 분리된 화소 전극이고, 제2 전극(22)은 각 서브 화소(PXn)를 따라 공통으로 연결된 공통전극일 수 있다. 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(300)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(300)의 캐소드(Cathode) 전극일 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
제1 전극(21)과 제2 전극(22)은 각각 제1 방향(D1)으로 연장되어 배치되는 전극 줄기부(21S, 22S)와 전극 줄기부(21S, 22S)에서 제1 방향(D1)과 교차하는 방향인 제2 방향(D2)으로 연장되어 분지되는 적어도 하나의 전극 가지부(21B, 22B)를 포함할 수 있다.
제1 전극(21)은 제1 방향(D1)으로 연장되어 배치되는 제1 전극 줄기부(21S)와 제1 전극 줄기부(21S)에서 분지되되, 제2 방향(D2)으로 연장되는 적어도 하나의 제1 전극 가지부(21B)를 포함할 수 있다.
임의의 일 화소의 제1 전극 줄기부(21S)는 양 단이 각 서브 화소(PXn) 사이에서 이격되어 종지하되, 동일 행에 속하는(예컨대, 제1 방향(D1)으로 인접한) 이웃하는 서브 화소의 제1 전극 줄기부(21S)와 실질적으로 동일 직선 상에 놓일 수 있다. 이에 따라, 각 서브 화소(PXn)에 배치되는 제1 전극 줄기부(21S)는 각 제1 전극 가지부(21B)에 서로 다른 전기 신호를 인가할 수 있고, 제1 전극 가지부(21B)는 각각 별개로 구동될 수 있다.
제1 전극 가지부(21B)는 제1 전극 줄기부(21S)의 적어도 일부에서 분지되고, 제2 방향(D2)으로 연장되어 배치되되, 제1 전극 줄기부(21S)에 대향되어 배치되는 제2 전극 줄기부(22S)와 이격된 상태에서 종지될 수 있다.
제2 전극(22)은 제1 방향(D1)으로 연장되어 제1 전극 줄기부(21S)와 이격되어 대향하도록 배치되는 제2 전극 줄기부(22S)와 제2 전극 줄기부(22S)에서 분지되되, 제2 방향(D2)으로 연장되어 배치되는 제2 전극 가지부(22B)를 포함할 수 있다. 다만, 제2 전극 줄기부(22S)는 타 단부가 제1 방향(D1)으로 인접한 복수의 서브 화소(PXn)로 연장될 수 있다. 이에 따라, 임의의 일 화소 제2 전극 줄기부(22S)는 양 단이 각 화소(PX) 사이에서 이웃 화소의 제2 전극 줄기부(22S)에 연결될 수 있다.
제2 전극 가지부(22B)는 제1 전극 가지부(21B)와 이격되어 대향하고, 제1 전극 줄기부(21S)와 이격된 상태에서 종지될 수 있다. 즉, 제2 전극 가지부(22B)는 일 단부가 제2 전극 줄기부(22S)와 연결되고, 타 단부는 제1 전극 줄기부(21S)와 이격된 상태로 서브 화소(PXn) 내에 배치될 수 있다.
도면에서는 두개의 제1 전극 가지부(21B)가 배치되고, 그 사이에 제2 전극 가지부(22B)가 배치된 것을 도시하고 있으나, 이에 제한되지 않는다.
복수의 격벽(40)은 각 서브 화소(PXn)간의 경계에 배치되는 제3 격벽(43), 각 전극(21, 22) 하부에 배치되는 제1 격벽(41) 및 제2 격벽(42)을 포함할 수 있다. 도면에서는 제1 격벽(41) 및 제2 격벽(42)이 도시되지 않았으나, 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 하부에는 각각 제1 격벽(41)과 제2 격벽(42)이 배치될 수 있다.
제3 격벽(43)은 각 서브 화소(PXn)간의 경계에 배치될 수 있다. 복수의 제1 전극 줄기부(21S)는 각 단부가 제3 격벽(43)을 기준으로 서로 이격되어 종지할 수 있다. 제3 격벽(43)은 제2 방향(D2)으로 연장되어 제1 방향(D1)으로 배열된 서브 화소(PXn)들의 경계에 배치될 수 있다. 다만 이에 제한되지 않으며, 제3 격벽(43)은 제1 방향(D1)으로 연장되어 제2 방향(D2)으로 배열된 서브 화소(PXn)들의 경계에도 배치될 수 있다. 복수의 서브 화소(PXn)는 제3 격벽(43)을 기준으로 구분될 수 있다. 제3 격벽(43)은 제1 격벽(41) 및 제2 격벽(42)과 동일한 재료를 포함하여 실질적으로 동일한 공정에서 형성될 수 있다.
도면에서는 도시하지 않았으나, 각 서브 화소(PXn)에는 제1 전극 가지부(21B)와 제2 전극 가지부(22B)를 포함하여 서브 화소(PXn)를 전면적으로 덮는 제1 절연층(51)이 배치될 수 있다. 제1 절연층(51)은 각 전극(21, 22)을 보호함과 동시에 이들이 직접 접촉하지 않도록 상호 절연시킬 수 있다.
제1 전극 가지부(21B)와 제2 전극 가지부(22B) 사이에는 복수의 발광 소자(300)가 정렬될 수 있다. 복수의 발광 소자(300) 중 적어도 일부는 일 단부가 제1 전극 가지부(21B)와 전기적으로 연결되고, 타 단부가 제2 전극 가지부(22B)와 전기적으로 연결될 수 있다.
복수의 발광 소자(300)들은 제2 방향(D2)으로 이격되고, 실질적으로 서로 평행하게 정렬될 수 있다. 발광 소자(300)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서는 복수의 발광 소자(300)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(300)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 가지되 일 방향으로 배향되어 정렬될 수도 있다.
제1 전극 가지부(21B)와 제2 전극 가지부(22B) 상에는 각각 접촉 전극(26)이 배치될 수 있다. 다만, 접촉 전극(26)은 실질적으로 제1 절연층(51) 상에 배치되며, 접촉 전극(26)의 적어도 일부가 제1 전극 가지부(21B) 및 제2 전극 가지부(22B)와 접촉하거나 전기적으로 연결될 수 있다.
복수의 접촉 전극(26)은 제2 방향(D2)으로 연장되어 배치되되, 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 접촉 전극(26)은 발광 소자(300)의 적어도 일 단부와 컨택될 수 있으며, 접촉 전극(26)은 제1 전극(21) 또는 제2 전극(22)과 컨택되어 전기 신호를 인가받을 수 있다. 이에 따라, 접촉 전극(26)은 각 전극(21, 22)으로부터 전달되는 전기 신호를 발광 소자(300)에 전달할 수 있다.
접촉 전극(26)은 제1 접촉 전극(26a)과 제2 접촉 전극(26b)을 포함할 수 있다. 제1 접촉 전극(26a)은 제1 전극 가지부(21B) 상에 배치되며, 발광 소자(300)의 일 단부와 컨택되고 제2 접촉 전극(26b)은 제2 전극 가지부(22B) 상에 배치되며, 발광 소자(300)의 타 단부와 컨택될 수 있다.
제1 전극 줄기부(21S)와 제2 전극 줄기부(22S)는 각각 컨택홀, 예컨대 제1 전극 컨택홀(CNTD) 및 제2 전극 컨택홀(CNTS)을 통해 표시 장치(1)의 회로소자층과 전기적으로 연결될 수 있다. 도면에는 복수의 서브 화소(PXn)의 제2 전극 줄기부(22S)에 하나의 제2 전극 컨택홀(CNTS)이 형성된 것을 도시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라서는 각 서브 화소(PXn) 마다 제2 전극 컨택홀(CNTD)이 형성될 수 있다.
또한, 도면에서는 도시하지 않았으나, 표시 장치(1)는 각 전극(21, 22) 및 발광 소자(300)의 적어도 일부를 덮도록 배치되는 제2 절연층(52, 도 22에 도시) 및 패시베이션층(55, 도 22에 도시)을 포함할 수 있다. 이들 간의 배치와 구조 등은 도 22를 참조하여 후술한다.
도 22는 도 21의 I-I' 선을 따라 자른 표시 장치의 부분 단면도이다.
도 22는 제1 서브 화소(PX1)의 단면도를 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 22는 임의의 발광 소자(300)의 일 단부와 타 단부를 가로지르는 단면을 도시한다.
한편, 도 22에서는 도시하지 않았으나, 표시 장치(1)는 각 전극(21, 22)의 하부에 위치하는 회로소자층을 더 포함할 수 있다. 회로소자층은 복수의 반도체층 및 복수의 도전패턴을 포함하여, 적어도 하나의 트랜지스터와 전원 배선을 포함할 수 있다. 다만, 이하에서는 이에 대한 자세한 설명은 생략하기로 한다.
도 22를 참조하면, 표시 장치(1)는 비아층(20)과 비아층(20) 상에 배치되는 전극(21, 22), 발광 소자(300)등을 포함할 수 있다. 비아층(20)의 하부에는 회로소자층(미도시)이 더 배치될 수 있다. 비아층(20)은 유기 절연 물질을 포함하여 표면 평탄화 기능을 수행할 수 있다.
비아층(20) 상에는 복수의 격벽(41, 42, 43)이 배치된다. 복수의 격벽(41, 42, 43)은 각 서브 화소(PXn) 내에서 서로 이격되어 배치될 수 있다. 복수의 격벽(41, 42, 43)은 서브 화소(PXn)의 중심부에 인접하여 배치된 제1 격벽(41) 및 제2 격벽(42), 서브 화소(PXn)간의 경계에 배치된 제3 격벽(43)을 포함할 수 있다.
제3 격벽(43)은 표시 장치(1)의 제조 시, 잉크젯 프린팅 장치를 이용하여 잉크(I)를 분사할 때, 잉크(I)가 서브 화소(PXn)의 경계를 넘지 않도록 차단하는 기능을 수행할 수 있다. 또는, 표시 장치(1)가 다른 부재를 더 포함하는 경우, 제3 격벽(43) 상에 상기 부재가 배치되어 제3 격벽(43)이 이를 지지하는 기능을 수행할 수도 있다. 다만, 이에 제한되는 것은 아니다.
제1 격벽(41)과 제2 격벽(42)은 서로 이격되어 대향하도록 배치된다. 제1 격벽(41) 상에는 제1 전극(21)이, 제2 격벽(42) 상에는 제2 전극(22)이 배치될 수 있다. 도 21 및 도 22에서는 제1 격벽(41) 상에는 제1 전극 가지부(21B)가, 제2 격벽(42) 상에는 제2 격벽(42)이 배치된 것으로 이해될 수 있다.
상술한 바와 같이, 제1 격벽(41), 제2 격벽(42) 및 제3 격벽(43)은 실질적으로 동일한 공정에서 형성될 수 있다. 이에 따라, 격벽(41, 42, 43)은 하나의 격자형 패턴을 이룰 수도 있다. 복수의 격벽(41, 42, 43)은 폴리이미드(Polyimide, PI)를 포함할 수 있다.
복수의 격벽(41, 42, 43)은 비아층(20)을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(41, 42, 43)은 발광 소자(300)가 배치된 평면을 기준으로 상부로 돌출될 수 있고, 상기 돌출된 부분은 적어도 일부가 경사를 가질 수 있다. 돌출된 구조의 격벽(41, 42, 43)의 형상은 특별히 제한되지 않는다. 도면에 도시된 바와 같이, 제1 격벽(41)과 제2 격벽(42)은 동일한 높이로 돌출되되, 제3 격벽(43)은 더 높은 위치까지 돌출된 형상을 가질 수 있다.
제1 격벽(41)과 제2 격벽(42) 상에는 반사층(21a, 22a)이 배치되고, 반사층(21a, 22a) 상에는 전극층(21b, 22b)이 배치될 수 있다. 반사층(21a, 22a)과 전극층(21b, 22b)은 각각 전극(21, 22)을 구성할 수 있다.
반사층(21a, 22a)은 제1 반사층(21a)과 제2 반사층(22a)을 포함한다. 제1 반사층(21a)은 제1 격벽(41)을 덮고, 제2 반사층(22a)은 제2 격벽(42)을 덮을 수 있다. 반사층(21a, 22a)의 일부는 비아층(20)을 관통하는 컨택홀을 통해 회로소자층과 전기적으로 된다.
반사층(21a, 22a)은 반사율이 높은 물질을 포함하여 발광 소자(300)에서 방출되는 광을 반사시킬 수 있다. 일 예로, 반사층(21a, 22a)은 은(Ag), 구리(Cu), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
전극층(21b, 22b)은 제1 전극층(21b)과 제2 전극층(22b)을 포함한다. 전극층(21b, 22b)은 실질적으로 반사층(21a, 22a)과 동일한 패턴을 가질 수 있다. 제1 반사층(21a) 및 제1 전극층(21b)은 제2 반사층(22a) 및 제2 전극층(22b)과 서로 이격되도록 배치된다.
전극층(21b, 22b)은 투명성 전도성 물질을 포함하여 발광 소자(300)에서 방출되는 방출광(EL)이 반사층(21a, 22a)으로 입사될 수 있다. 일 예로, 전극층(21b, 22b)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 반사층(21a, 22a)과 전극층(21b, 22b)은 ITO, IZO, ITZO 등과 같은 투명도전층과 은, 구리와 같은 금속층이 각각 한층 이상 적층된 구조를 이룰 수 있다. 일 예로, 반사층(21a, 22a)과 전극층(21b, 22b)은 ITO/은(Ag)/ITO/IZO의 적층구조를 형성할 수도 있다.
한편, 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 하나의 층으로 형성될 수 있다. 즉, 반사층(21a, 22a)과 전극층(21b, 22b)이 하나의 단일층으로 형성되어 발광 소자(300)에 전기 신호를 전달함과 동시에 광을 반사할 수 있다. 예시적인 실시예에서, 제1 전극(21)과 제2 전극(22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 일 예로, 제1 전극(21) 및 제2 전극(22)은 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 다만 이에 제한되는 것은 아니다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 부분적으로 덮도록 배치된다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 상면을 대부분 덮도록 배치되되, 제1 전극(21)과 제2 전극(22)의 일부를 노출시킬 수 있다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)이 이격된 영역과, 제1 전극(21) 및 제2 전극(22)의 상기 영역의 반대편도 부분적으로 덮도록 배치될 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)의 비교적 평탄한 상면이 노출되도록 배치되며, 각 전극(21, 22)이 제1 격벽(41)과 제2 격벽(42)의 경사진 측면과 중첩하도록 배치된다. 제1 절연층(51)은 발광 소자(300)가 배치되도록 평탄한 상면을 형성하고, 상기 상면이 제1 전극(21)과 제2 전극(22)을 향해 일 방향으로 연장된다. 제1 절연층(51)의 상기 연장된 부분은 제1 전극(21)과 제2 전극(22)의 경사진 측면에서 종지한다. 이에 따라, 접촉 전극(26)은 상기 노출된 제1 전극(21) 및 제2 전극(22)과 접촉하고, 제1 절연층(51)의 평탄한 상면에서 발광 소자(300)와 원활하게 접촉할 수 있다.
제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(300)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
발광 소자(300)는 제1 절연층(51) 상에 배치될 수 있다. 발광 소자(300)는 제1 전극(21)과 제2 전극(22) 사이의 제1 절연층(51) 상에 적어도 하나 배치될 수 있다. 발광 소자(300)는 비아층(20)에 수평한 방향으로 복수의 층들이 배치될 수 있다.
일 실시예에 따른 표시 장치(1)의 발광 소자(300)는 상술한 도전형 반도체와 활성층을 포함하고, 이들은 비아층(20)에 수평한 방향으로 순차적으로 배치될 수 있다. 도면에 도시된 바와 같이, 발광 소자(300)는 제1 도전형 반도체(310), 활성층(330), 제2 도전형 반도체(320) 및 도전성 전극층(370)이 비아층(20)에 수평한 방향으로 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 발광 소자(300)의 복수의 층들이 배치된 순서는 반대방향일 수도 있으며, 경우에 따라서는 발광 소자(300)가 다른 구조를 갖는 경우, 복수의 층들은 비아층(20)에 수직한 방향으로 배치될 수도 있다.
제2 절연층(52)은 발광 소자(300) 상에 부분적으로 배치될 수 있다. 제2 절연층(52)은 발광 소자(300)를 보호함과 동시에 표시 장치(1)의 제조 공정에서 발광 소자(300)를 고정시키는 기능을 수행할 수도 있다. 제2 절연층(52)은 발광 소자(300)의 외면을 감싸도록 배치될 수 있다. 즉, 제2 절연층(52)의 재료 중 일부는 발광 소자(300)의 하면과 제1 절연층(51) 사이에 배치될 수도 있다. 제2 절연층(52)은 평면상 제1 전극 가지부(21B)와 제2 전극 가지부(22B) 사이에서 제2 방향(D2)으로 연장되어 섬형 또는 선형의 형상을 가질 수 있다.
접촉 전극(26)은 각 전극(21, 22) 및 제2 절연층(52) 상에 배치된다. 접촉 전극(26)은 제1 전극(21) 상에 배치되는 제1 접촉 전극(26a)과 제2 전극(22) 상에 배치되는 제2 접촉 전극(26b)을 포함한다. 제1 접촉 전극(26a)과 제2 접촉 전극(26b)은 제2 절연층(52) 상에서 서로 이격되어 배치된다. 이에 따라, 제2 절연층(52)은 제1 접촉 전극(26a)과 제2 접촉 전극(26b)을 상호 절연시킬 수 있다.
제1 접촉 전극(26a)은 적어도 제1 절연층(51)이 패터닝되어 노출된 제1 전극(21) 및 발광 소자(300)의 일 단부와 접촉할 수 있다. 제2 접촉 전극(26b)은 적어도 제1 절연층(51)이 패터닝되어 노출된 제2 전극(22) 및 발광 소자(300)의 타 단부와 접촉할 수 있다. 제1 및 제2 접촉 전극(26a, 26b)은 발광 소자(300)의 양 단부 측면, 예컨대 제1 도전형 반도체(310), 제2 도전형 반도체(320) 또는 도전성 전극층(370)에 각각 접촉할 수 있다. 상술한 바와 같이, 제1 절연층(51)은 평탄한 상면을 형성함으로써, 접촉 전극(26)이 발광 소자(300)의 측면에 원활하게 접촉할 수 있다.
접촉 전극(26)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
패시베이션층(55)은 제2 절연층(52) 및 접촉 전극(26)의 상부에 형성되어, 비아층(20) 상에 배치되는 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(51), 제2 절연층(52) 및 패시베이션층(55) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51) 및 패시베이션층(55)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 물질을 포함할 수 있다. 제2 절연층(52)은 유기물 절연성 물질로 포토레지스트 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
이하에서는 다른 실시예에 따른 발광 소자(300)의 제조 방법에 대하여 설명하기로 한다.
도 23은 다른 실시예에 따른 제1 소자 구조체를 나타내는 개략도이다.
도 23을 참조하면, 일 실시예에 따른 제1 소자 구조체(5100_1)는 제1 지지체(5110_1)의 외면을 둘러싸는 제1 서브 지지체(5120_1)를 더 포함할 수 있다. 제1 지지체(5110_1)는 열 경화성 수지를 포함하여 베이스 기판(1000) 상에 성장된 반도체 로드(ROD)들을 감싸도록 형성된다. 제1 지지체(5110_1)는 비교적 경도가 높은 물질을 포함하되, 제1 지지체(5110_1)의 경도가 너무 높은 경우 베이스 기판(1000)에서 분리될 때 제1 지지체(5110_1)에 결함이 형성될 수도 있다. 이를 방지하기 위해, 제1 소자 구조체(5100_1)는 제1 지지체(5110_1)의 외면을 둘러싸는 제1 서브 지지체(5120_1)를 더 포함할 수 있다. 예시적인 실시예에서, 제1 서브 지지체(5120_1)는 열 가소성 수지 또는 유연성 필름을 포함할 수 있다. 일 예로, 제1 서브 지지체(5120_1)는 제2 지지체(5210)와 동일한 재료를 포함할 수 있으나, 이에 제한되지 않는다.
제1 서브 지지체(5120_1)는 제1 소자 구조체(5100_1)가 베이스 기판(1000) 상에서 분리될 때 제1 지지체(5110_1)가 손상되는 것을 방지할 수 있다. 이에 따라 제1 지지체(5110_1)가 열 경화성 수지를 포함하여 비교적 경도가 높더라도, 베이스 기판(1000)에서 분리될 때 반도체 로드(ROD)와 동시에 손상되는 것을 방지할 수 있다.
한편, 상술한 바와 같이, 발광 소자(300)는 제1 도전형 반도체(310)의 일 면, 예컨대 도 1을 기준으로 제1 도전형 반도체(310)의 하면에 배치되는 도전성 전극층을 더 포함할 수 있다. 일 실시예에 따르면, 제1 도전형 반도체(310)의 하면에 배치되는 도전성 전극층은 제1 소자 구조체(5100)를 일부 식각하는 단계 후에 형성된 것일 수 있다.
도 24는 다른 실시예에 다른 발광 소자의 개략도이다.
도 24를 참조하면, 상술한 바와 같이 일 실시예에 따른 발광 소자(300_2)는 더 많은 수의 도전성 전극층(370_2)을 포함할 수 있다. 발광 소자(300_2)는 제1 도전형 반도체(310_2)의 일 면, 예컨대 도면상 하면에 배치되는 제1 도전성 전극층(371_2) 및 제2 도전형 반도체(320_2) 상에 배치되는 제2 도전성 전극층(372_2)을 포함할 수 있다.
제2 도전성 전극층(372_2)은 도 1의 발광 소자(300)에 포함된 도전성 전극층(370)에 대응되고, 도 24의 발광 소자(300)는 도 1의 발광 소자(300)보다 제1 도전성 전극층(371_2)을 더 포함하는 것으로 이해될 수 있다. 일 예로, 제1 도전성 전극층(371_2)은 제1 도전형으로 도핑되고, 제2 도전성 전극층(372_2)은 제2 도전형으로 도핑될 수 있다. 다만, 이에 제한되는 것은 아니다. 도 24의 발광 소자(300_2)는 제1 도전성 전극층(371_2)을 더 포함하는 것을 제외하고는 도 1의 발광 소자(300)와 동일하다. 다른 부재에 대한 자세한 설명은 생략하기로 한다.
상술한 바와 같이, 발광 소자(300)의 제조시, 베이스 기판(1000) 상에는 제1 도전형 반도체층(3100)부터 도전성 전극물질층(3700)이 순차적으로 형성된 반도체 구조물(3000)이 준비될 수 있다. 여기서, 제1 도전형 반도체층(3100)과 버퍼 물질층(1200) 사이에 도전성 전극물질층(3700)을 더 형성함으로써 도 24의 발광 소자(300_2)를 제조할 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(300)의 제조 시, 제2 소자 구조체(5200)를 형성하기 전에 도전성 전극물질층(3700)을 형성할 수도 있다. 도 25 내지 도 27을 참조하여 도 24의 발광 소자(300_2)를 형성하는 방법에 대하여 자세히 설명하도록 한다.
도 25 내지 도 27은 다른 실시예에 따른 발광 소자의 제조 방법을 나타내는 개략도들이다.
도 25 내지 도 27을 참조하면, 일 실시예에 따른 발광 소자(300_2)의 제조 방법은 제2 소자 구조체(5200)를 형성하는 단계에서, 제2 영역(A2)의 제1 지지체(5110)가 부분적으로 제거되고, 반도체 로드(ROD_2)의 노출된 일 단부 및 제2 영역(A2)에 잔존하는 제1 지지체(5110") 상에 배치되는 도전성 전극물질층(3700')을 형성하는 단계를 포함할 수 있다. 반도체 로드(ROD_2)의 노출된 일 단부 상에 배치되는 도전성 전극물질층(3700')은 도 24의 발광 소자(300_2)에 포함된 제1 도전성 전극층(371_2)을 구성할 수 있다.
도 25에 도시된 바와 같이, 제1 소자 구조체(5100_2)는 제2 영역(A2_2)의 제1 지지체(5110_2)가 부분적으로 제거되어 반도체 로드(ROD_2)의 일 단부와 측면이 부분적으로 노출된다. 제2 영역(A2_2)의 제1 지지체(5110_2)를 일 방향으로 식각하여 제3 홀(h3_2)을 형성하는 단계에서, 제3 홀(h_2)의 깊이는 반도체 로드(ROD_2)의 측면은 노출시키되 제1 지지체(5110_2)의 두께(dd)보다 짧을 수 있다. 이에 따라, 제3 홀(h3_2)을 형성하여도 제2 영역(A2_2)의 제1 지지체(5110_2)가 일부 남을 수 있다.
다음으로 도 26에 도시된 바와 같이, 반도체 로드(ROD_2)의 일 단부, 제3 홀(h3_2)을 따라 노출된 반도체 로드(ROD_2)의 측면과 제1 지지체(5110_2) 상에 도전성 전극물질층(3700'_2)을 형성한다. 도전성 전극물질층(3700'_2)은 도 24의 제1 도전성 전극층(371_2)과 실질적으로 동일한 물질을 포함할 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
도전성 전극물질층(3700'_2)은 반도체 로드(ROD_2)의 일 단부, 즉 노출된 제1 도전형 반도체층(3100) 상에 배치된다. 후술하는 단계에서 도전성 전극물질층(3700'_2)은 부분적으로 제거되고 제1 도전형 반도체층(3100) 상에 제1 도전성 전극층(371_2)을 형성할 수 있다.
다음으로 도 27에 도시된 바와 같이, 제1 지지체(5110_2)와 도전성 전극물질층(3700'_2)을 제3 홀(h3_2)을 따라 일 방향으로 식각한다. 제3 홀(h3_2)은 제2 영역(A2_2)의 제1 지지체(5110_2)가 제거되도록 형성되고, 반도체 로드(ROD_2)의 측면이 노출된다. 도 27의 반도체 로드(ROD_2)는 양 단부에 각각 도전성 전극물질층(3700, 3700')이 형성되고, 이는 후속 공정을 수행하여 제조된 발광 소자(300)에서 각각 제1 도전성 전극층(371_2)과 제2 도전성 전극층(372_2)을 구성할 수 있다. 제2 영역(A2_2)의 제1 지지체(5110_2)를 부분적으로 식각하고, 노출된 영역에 도전성 전극물질층(3700'_2)을 형성하는 단계를 포함하여, 도 24의 발광 소자(300_2)를 제조할 수 있다. 이후 제2 지지체(5210)를 형성하고 제2 소자 구조체(5200)로부터 반도체 로드(ROD)를 분리하는 단계는 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
21: 제1 전극 22: 제2 전극
300: 발광 소자
310: 제1 도전형 반도체 320: 제2 도전형 반도체
330: 활성층
370: 도전성 전극층 380: 절연막
5100: 제1 소자 구초제
5110: 제1 지지체 5150: 보조층
5200: 제2 소자 구조체
5210: 제2 지지체

Claims (20)

  1. 베이스 기판 및 상기 베이스 기판 상에 형성되는 적어도 하나의 반도체 로드를 준비하는 단계;
    상기 반도체 로드 및 상기 반도체 로드의 외면을 감싸도록 형성되는 제1 지지체를 포함하는 제1 소자 구조체를 형성하고, 상기 제1 소자 구조체를 상기 베이스 기판에서 분리하는 제1 분리단계;
    상기 제1 지지체의 적어도 일부를 제거하여 상기 반도체 로드를 부분적으로 노출시키고, 상기 노출된 반도체 로드 및 상기 제1 지지체의 외면을 감싸는 제2 지지체를 포함하는 제2 소자 구조체를 형성하는 단계; 및
    상기 제2 소자 구조체에서 상기 반도체 로드를 분리하는 제2 분리단계를 포함하는 발광 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 반도체 로드는 일 단부가 상기 베이스 기판 상에 접촉하고 타 단부는 상기 베이스 기판에 수직한 제1 방향으로 연장된 형상을 갖는 발광 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 제1 지지체는 상기 제1 방향으로 연장된 두께가 상기 반도체 로드의 상기 제1 방향으로 연장된 길이보다 길고, 상기 반도체 로드의 상기 타 단부를 덮도록 형성되는 발광 소자의 제조방법.
  4. 제3 항에 있어서,
    상기 제1 분리단계에서,
    상기 제1 소자 구조체는 상기 베이스 기판에서 분리된 일 면에 형성되어 적어도 일부 영역이 함몰된 패턴부를 포함하고,
    상기 반도체 로드는 상기 일 단부가 상기 패턴부에서 노출된 발광 소자의 제조방법.
  5. 제3 항에 있어서,
    상기 제1 지지체는,
    상기 반도체 로드와 상기 제1 방향으로 중첩되는 영역으로 정의되는 제1 영역 및
    상기 제1 영역 이외의 영역으로 정의되는 제2 영역을 포함하는 발광 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 제2 소자 구조체를 형성하는 단계는,
    상기 제2 영역에 형성된 상기 제1 지지체 중 적어도 일부를 상기 제1 방향으로 식각하여 홀을 형성하는 단계; 및
    상기 홀을 따라 노출된 상기 제1 지지체 및 상기 반도체 로드를 부분적으로 감싸는 상기 제2 지지체를 형성하는 단계를 포함하는 발광 소자의 제조방법.
  7. 제6 항에 있어서,
    상기 홀은 상기 반도체 로드의 측면을 적어도 일부 노출시키되, 상기 제1방향으로 측정된 깊이가 상기 제1 지지체의 두께 이하인 발광 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 제2 지지체는 상기 반도체 로드의 상기 일 단부 및 노출된 측면의 적어도 일부와 접촉하는 발광 소자의 제조방법.
  9. 제6 항에 있어서,
    상기 제2 분리단계는,
    상기 제2 소자 구조체를 상기 제1 방향에 수직한 방향으로 식각하여 상기 반도체 로드의 상기 타 단부를 노출시키는 단계; 및
    상기 제2 지지체를 제거하는 단계를 포함하는 발광 소자의 제조방법.
  10. 제9 항에 있어서,
    상기 제2 지지체를 제거하는 단계는,
    상기 제2 지지체를 용매에 용해 시키는 단계 및
    상기 용해된 제2 지지체를 휘발시켜 제거하는 단계를 포함하는 발광 소자의 제조방법.
  11. 제2 항에 있어서,
    상기 반도체 로드는 상기 베이스 기판 상에서 상기 제1 방향과 다른 제2 방향으로 서로 이격되어 형성되는 발광 소자의 제조방법.
  12. 제11 항에 있어서,
    상기 제2 소자 구조체는 복수의 상기 반도체 로드를 포함하고,
    상기 제2 소자 구조체에서 분리된 상기 반도체 로드는 하기 식 1을 만족하는 발광 소자의 제조방법.
    [식 1]
    0≤(σL/Lmean)x 100(%)≤20
    (여기서, σL은 발광 소자(300)들의 길이의 표준 편차이고, Lmean은 발광 소자(300)들의 길이의 평균이다.)
  13. 제1 항에 있어서,
    상기 제1 지지체의 경도는 상기 제2 지지체의 경도보다 큰 발광 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 제1 지지체는 폴리디메틸실록산(Polydimethylsiloxane, PDMS)을 포함하고, 상기 제2 지지체는 폴리메틸메타크릴레이트(Polymethylmethacrylate, PMMA)를 포함하는 발광 소자의 제조방법.
  15. 제13 항에 있어서,
    상기 제1 소자 구조체는 상기 제1 지지체의 외면을 둘러싸도록 배치되는 제1 서브 지지체를 더 포함하고,
    상기 제1 서브 지지체는 열 가소성 수지를 포함하는 발광 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 제1 소자 구조체는 상기 제1 지지체의 일 면 상에 배치되는 보조층을 더 포함하는 발광 소자의 제조방법.
  17. 베이스층;
    상기 베이스층 상에 서로 이격되어 배치된 제1 전극 및 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치된 적어도 하나의 발광 소자를 포함하고,
    상기 발광 소자는 상기 베이스층과 평행한 일 방향으로 연장된 형상을 갖고 상기 제1 전극 및 상기 제2 전극 중 적어도 어느 하나와 연결되며,
    상기 제1 전극과 상기 제2 전극 사이에 배치된 상기 복수의 발광 소자들은 하기 식 1을 만족하는 표시 장치.
    [식 1]
    0≤(σL/Lmean)x 100(%)≤20
    (여기서, σL은 발광 소자(300)들의 길이의 표준 편차이고, Lmean은 발광 소자(300)들의 길이의 평균이다.)
  18. 제17 항에 있어서,
    상기 발광 소자는,
    제1 도전형 반도체;
    상기 제1 도전형 반도체와 다른 극성을 갖는 제2 도전형 반도체; 및
    상기 제1 도전형 반도체와 상기 제2 도전형 반도체 사이에 배치되는 활성층을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 도전형 반도체, 상기 활성층 및 상기 제2 도전형 반도체는 상기 베이스층과 평행한 상기 일 방향으로 배치된 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자는 상기 일 방향으로 연장된 길이가 2㎛ 내지 5㎛의 범위를 갖고, 종횡비가 1.2 내지 100의 범위를 갖는 표시 장치.
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