KR20200072824A - Cmos 카오스 신호 발생기 회로 - Google Patents

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송한정
반하 응우옌
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인제대학교 산학협력단
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
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Abstract

하나 이상의 카오스 신호 생성 회로를 포함하되, 상기 하나 이상의 카오스 신호 생성 회로 각각은, 커패시터, 단극쌍투 스위치(SPDT: single-pole double-throw switch) 및 상기 단극쌍투 스위치를 제어하는 제어기를 포함하는, MOS 카오스 신호 발생기 회로가 개시된다.

Description

CMOS 카오스 신호 발생기 회로{CMOS CHAOS GENERATOR CIRCUIT}
본 발명은 CMOS 카오스 신호 발생기 회로에 관한 것이다.
카오스 현상은 비선형 동력계에서 광범위하게 일어나는 현상으로서, 지난 수십 년간 이에 대한 이론적 또는 실험적 연구가 많이 진행되어 왔다. 최근에는, 카오스 시스템을 전기 또는 전자 회로와 같은 하드웨어로 구현하는 연구가 많이 주목받고 있다.
카오스 신호 발생기 회로는 카오스 신호를 생성하며, 카오스 신호는 그 고유한 특성으로 인해 통신 메시지의 암호화에 사용되거나, 무작위적인 랜덤 신호를 생성하기 위한 소스로서 활용될 수 있다. 특히, 최근에는 5G의 개발과정에서 요구되는 보안 통신을 위한 솔루션을 제공할 수 있는 기술 중 하나로서 카오스 시스템이 주목받고 있다.
한편, 5G는 5세대 이동통신이라고도 하며, 2GHz 이하의 주파수를 사용하는 4G 롱텀에볼루션(LTE)과 달리 26, 28, 38, 60 GHz 등에서 작동하는 밀리미터파 주파수를 이용하는 통신이다. 기존의 통신방식 대비 크게 빠른 전송 및 응답속도를 갖는 것을 특징으로 하며, 이로 인해 기존의 통신기술로는 구현이 어려웠던 다양한 기술들의 상용화가 가능할 것으로 기대되고 있다.
카오스 시스템은 통신 및 신호 처리 응용이 가능한 신호 설계 및 생성을 위한 풍부한 도구를 제공하므로, 카오스 시스템은 5G 보안 통신을 위한 솔루션이 될 수 있다.
등록특허공보 제10-0353082호, 2002.09.04 등록
본 발명이 해결하고자 하는 과제는 CMOS 카오스 신호 발생기 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 면에 따른 CMOS 카오스 신호 발생기 회로는, 하나 이상의 카오스 신호 생성 회로를 포함하되, 상기 하나 이상의 카오스 신호 생성 회로 각각은, 커패시터, 단극쌍투 스위치(SPDT: single-pole double-throw switch) 및 상기 단극쌍투 스위치를 제어하는 제어기를 포함한다.
또한, 상기 하나 이상의 카오스 신호 생성 회로는, 텐트형(Tent-shape) 카오스 신호 생성 회로, V형(V-shape) 카오스 신호 생성 회로 및 N형(N-shape) 카오스 신호 생성 회로를 포함하는 CMOS 카오스 신호 발생기 회로 족(family)을 포함할 수 있다.
또한, 상기 하나 이상의 카오스 신호 생성 회로는, 1차원 구분적 선형 카오스 맵에 기초하여 카오스 회로동작이 정의되는 카오스 신호 생성 회로일 수 있다.
또한, 상기 캐퍼시터는, 상기 단극쌍투 스위치에 의하여 충전 및 방전이 결정될 수 있다.
또한, 상기 제어기는, 상기 캐퍼시터의 전압을 레퍼런스 전압과 비교하는 비교기 및 상기 비교기의 출력을 입력받고, 상기 단극쌍투 스위치를 트리거하는 제어 신호를 출력하는 SR 래치를 포함할 수 있다.
또한, 상기 레퍼런스 전압은, 상기 캐퍼시터의 전압의 상한에 대응하는 상한 레퍼런스 전압 및 상기 캐퍼시터의 전압의 하한에 대응하는 하한 레퍼런스 전압 중 적어도 하나를 포함할 수 있다.
또한, 상기 제어기는, 상기 캐퍼시터의 전압을 상기 하한 레퍼런스 전압과 비교하는 제1 비교기, 상기 캐퍼시터의 전압을 상기 상한 레퍼런스 전압과 비교하는 제2 비교기, 상기 제1 비교기의 출력 및 클럭 신호를 입력받는 제1 SR 래치, 상기 제1 SR 래치의 출력 및 상기 제2 비교기의 출력을 입력받는 AND 게이트, 상기 AND 게이트의 출력 및 클럭 신호를 입력받는 제2 SR 래치 및 상기 제1 SR 래치 및 상기 제2 SR 래치의 출력을 입력받는 XOR 게이트를 포함하고, 상기 XOR 게이트의 출력은 상기 단극쌍투 스위치를 트리거하는 제어 신호로서 상기 단극쌍투 스위치에 입력될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
개시된 실시 예에 따르면, 간단한 구조, 낮은 전력소모, 작은 사이즈, 쉬운 카오스 신호 획득, 강건한 카오스 신호 생성이 가능한 카오스 신호 생성 회로가 제공되는 장점이 있다.
따라서, 카오스 신호 생성 회로를 단일 칩 SoC 등에 탑재하여, 통신, 모바일 단말 및 IoT 단말 등에 용이하게 활용할 수 있는 장점이 있다.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 일 실시 예에 따른 카오스 신호 발생기 회로를 도시한 구성도이다.
도 2는 일 실시 예에 따른 텐트형 카오스 신호 생성 회로를 도시한 회로도이다.
도 3은 도 2에 도시된 텐트형 카오스 신호 생성 회로의 유한 상태 머신(FSM: Finite State Machine)을 도시한 도면이다.
도 4는 도 2 및 도 3에 도시된 캐퍼시터 전압 v(t)를 도시한 그래프이다.
도 5는 일 실시 예에 따른 V형 카오스 신호 생성 회로를 도시한 회로도이다.
도 6은 도 5에 도시된 V형 카오스 신호 생성 회로의 유한 상태 머신을 도시한 도면이다.
도 7은 도 5 및 도 6에 도시된 캐퍼시터 전압 v(t)를 도시한 그래프이다.
도 8은 일 실시 예에 따른 N형 카오스 신호 발생 회로를 도시한 회로도이다.
도 9는 도 8에 도시된 N형 카오스 신호 발생 회로의 동작을 설명하기 위한 유한 상태 머신을 도시한 도면이다.
도 10은 도 8 및 도 9에 도시된 N형 카오스 신호 발생 회로의 v(t)의 충방전 파형을 도시한 도면이다.
명세서에서 사용되는 "부" 또는 “모듈”이라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부" 또는 “모듈”은 어떤 역할들을 수행한다. 그렇지만 "부" 또는 “모듈”은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부" 또는 “모듈”은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부" 또는 “모듈”은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부" 또는 “모듈”들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부" 또는 “모듈”들로 결합되거나 추가적인 구성요소들과 "부" 또는 “모듈”들로 더 분리될 수 있다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자들(이하, 통상의 기술자들)이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다.
본 명세서에서는, 하나 이상의 CMOS(complementary metal-oxide semiconductor) 카오스 신호 생성 회로를 포함하는 카오스 신호 발생기 회로가 개시된다.
예를 들어, 카오스 신호 발생기 회로는, 세 개의 CMOS 카오스 신호 생성 회로를 포함하는 CMOS 카오스 신호 발생기 회로 족(family)을 포함할 수 있다.
카오스 신호 발생기 회로는 카오스 신호를 생성하며, 카오스 신호는 "노이즈같은" 신호를 생성하는 고유한 특성으로 인해 통신 메시지의 암호화에 사용되거나, 무작위적인 랜덤 신호를 생성하기 위한 소스로서 활용될 수 있다. 특히, 최근에는 5G의 개발과정에서 요구되는 보안 통신을 위한 솔루션을 제공할 수 있는 기술 중 하나로서 카오스 시스템이 주목받고 있다.
이를 위해서는 카오스 신호 발생기를 마이크로프로세서에서 이용할 수 있도록 적용하거나, 단일 SoC칩 등에서 이용될 수 있도록 하여야 한다. 이를 위해서는, 간단한 구조, 낮은 전력소모, 작은 사이즈, 쉬운 카오스 신호 획득, 강건한 카오스 신호 생성 등의 요건을 만족하여야 한다.
또한, 이를 다양한 분야에 활용하기 위해서는, 조건에 따라 생성되는 카오스 신호를 설명할 수 있는 명확한 모델이 제시되어야 한다.
본 명세서에서는, 상기한 조건을 만족할 수 있는 하나 이상의 카오스 신호 발생기 회로 족을 포함하는, 카오스 신호 발생기 회로에 대하여 구체적으로 설명한다.
도 1은 일 실시 예에 따른 카오스 신호 발생기 회로를 도시한 구성도이다.
일 실시 예에서, 카오스 신호 발생기 회로(100)는 하나 이상의 카오스 신호 생성 회로를 포함한다.
일 실시 예에서, 하나 이상의 카오스 신호 생성 회로 각각은, 하나의 커패시터, 하나의 단극쌍투 스위치(SPDT: single-pole double-throw switch) 및 귀환 기능의 상기 단극쌍투 스위치를 제어하는 제어기를 포함한다.
또한, 하나 이상의 카오스 신호 생성 회로는, 도 1에 도시된 바와 같이 텐트형(Tent-shape) 카오스 신호 생성 회로(110), V형(V-shape) 카오스 신호 생성 회로(120) 및 N형(N-shape) 카오스 신호 생성 회로(130)를 포함하는 CMOS 카오스 신호 발생기 회로 족(family)을 포함할 수 있다.
일 실시 예에서, 카오스 신호 발생기 회로(100)에 포함되는 하나 이상의 카오스 신호 생성 회로는, 1차원 구분적 선형 카오스 맵에 기초하여 카오스 회로동작이 정의되는 카오스 신호 생성 회로인 것을 특징으로 하며, 이로 인하여 카오스 신호 생성 회로를 다양한 분야에 용이하게 적용할 수 있도록 한다.
일 실시 예에서, 카오스 신호 발생기 회로(100)는 도 1에 도시된 각각의 카오스 신호 생성 회로(110, 120 및 130)를 모두 포함할 수도 있으나, 실시 예에 따라 이 중 일부의 카오스 신호 생성 회로를 포함할 수 있다. 예를 들어, 카오스 신호 발생기 회로(100)는 도 1에 도시된 카오스 신호 생성 회로(110, 120 및 130) 중 하나만을 포함하거나, 두 개의 조합 혹은 전부를 포함할 수 있으며, 실시 예에 따라 각 종류별로 복수의 카오스 신호 생성 회로를 포함할 수도 있다.
카오스 신호 발생기 회로(100)는 복수의 카오스 신호 생성 회로(110, 120 및 130) 각각으로부터 생성되는 카오스 신호를 개별적으로 출력할 수도 있으며, 복수의 카오스 신호를 조합하여 출력할 수도 있다.
이하에서는, 각각의 카오스 신호 생성 회로(110, 120 및 130)가 갖는 특징을 도면을 참조하여 구체적으로 설명한다.
도 2는 일 실시 예에 따른 텐트형 카오스 신호 생성 회로를 도시한 회로도이다.
일 실시 예에서, 도 2에 도시된 SPDT 스위치, 비교기 및 SR 래치는 하나 이상의 CMOS를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 도 2에 도시된 텐트형 카오스 신호 생성 회로(110)는 하나의 캐퍼시터(C)를 포함한다. 캐퍼시터는 소스 전류(I1) 및 싱크 전류(I2)에 의하여 각각 충전 및 방전된다.
캐퍼시터에 걸린 전압은 SPDT 스위치의 위치를 토글함에 따라 변경될 수 있다. 회로(110)의 동작은 SR 래치에 의하여 제어되며, SR 래치의 출력 Q는 SPDT 스위치의 입력으로 사용된다.
래치는 주파수 f = 1/T (T는 클럭의 주기이자, 도 2에 도시된 클럭 화살표 사이의 간격을 의미함)를 갖는 클럭에 의하여 리셋되며, 이에 따라 캐퍼시터가 충전되도록 한다.
또한, 비교기(COMP: Comparator)는 캐퍼시터의 전압이 레퍼런스 전압 VR에 도달하는 경우, 래치를 셋하여 캐퍼시터가 방전되도록 한다.
도 3은 도 2에 도시된 텐트형 카오스 신호 생성 회로의 유한 상태 머신(FSM: Finite State Machine)을 도시한 도면이다.
일 실시 예에서, 도 2에 도시된 텐트형 카오스 신호 생성 회로(110)의 동작은 도 3에 도시된 유한 상태 머신으로 표현될 수 있다. 도 3의 유한 상태 머신에서, S1은 충전, S2는 방전 상태를 각각 의미할 수 있다.
도 4는 도 2 및 도 3에 도시된 캐퍼시터 전압 v(t)를 도시한 그래프이다.
tR에서, 캐퍼시터 전압은 레퍼런스 전압 VR에 도달한다고 가정하고, 이 때 비교기는 제어신호 Vctr이 low(Q=0)가 되도록 트리거하고, 캐퍼시터 C는 싱크 전류 I2를 통해 아래 수학식 1과 같이 방전된다.
Figure pat00001
위 수학식 1에서, tR은 캐퍼시터 전압이 레퍼런스 전압 VR에 도달하는 시점이다. tk 시점에서, SR 래치(NOR기반)의 클럭 시그널 CLK은 제어신호 Vctr이 high(Q=1)가 되도록 트리거하고, 캐퍼시터 C는 소스 전류 I1에 의하여 아래 수학식 2와 같이 충전된다.
Figure pat00002
텐트형 카오스 맵에 있어서, 시스템 상태 공간은 경계조건 Vb에 의하여 둘로 구분된다. Vb는 캐퍼시터 전압 v(t)가 하나의 클럭 주기 T 동안 Vb에서 VR까지 충전되는 것으로 정의된다. 즉, 두 케이스 간의 경계는 캐퍼시터 전압이 다음 클럭 펄스에서 정확히 레퍼런스 전압에 도달하는 위치로 정의될 수 있다.
즉, Vb는 아래 수학식 3에 기초하여 산출될 수 있다.
Figure pat00003
경계조건에 대한 상술한 정의에 따라, 도 4에 도시된 바와 같은 특정 시점 tk에서, Vk<Vb 인 경우, 캐퍼시터는 다음 클럭 사이클 (n+1)T 까지 계속하여 충전된다.
반면, Vk<Vb 인 경우, 캐퍼시터는 시간 주기 ta동안 전압이 VR에 도달할 때까지 충전을 지속한 후 다음 시간 주기 tb동안 방전을 수행한다.
시간 주기 ta는 아래 수학식 4에 기초하여 산출될 수 있다.
Figure pat00004
또한, 방전 시간 tb는 아래 수학식 5에 기초하여 도출될 수 있다.
Figure pat00005
이상에서, ta+tb = T 이다.
스위칭 발생 여부에 무관하게 모든 클럭 시점에서 상태변수 v(t)의 값과 연관된, 제시된 회로의 스트로보스코픽 맵(stroboscopic map)은 아래 수학식 6과 같이 씌여질 수 있다.
Figure pat00006
나아가, 도 4에 도시된 텐트형 맵은 아래 수학식 7과 같이 상술한 회로의 경계조건에 대한 정의를 이용하여 정규화 및 파라미터화될 수 있다.
Figure pat00007
마지막으로, 텐트형 카오스 신호 생성 회로(110)는 아래 수학식 8과 같이 1차원 구분적 선형 카오스 맵으로 정의될 수 있다.
Figure pat00008
위 수학식 8에서, x는 시스템 변수이고, T1 및 T2는 회로 파라미터인 T, I1, I2, VR 및 C를 파라미터화하여 획득된 새로운 파라미터이다.
도 5는 일 실시 예에 따른 V형 카오스 신호 생성 회로를 도시한 회로도이다.
일 실시 예에서, 도 5에 도시된 SPDT 스위치, 비교기 및 SR 래치는 하나 이상의 CMOS를 포함하여 구성될 수 있으나, 이에 제한되는 것은 아니다.
또한, 도 5에 도시된 V형 카오스 신호 생성 회로(120)는 하나의 캐퍼시터(C)를 포함한다. 캐퍼시터는 소스 전류(I1) 및 싱크 전류(I2)에 의하여 각각 충전 및 방전된다.
캐퍼시터에 걸린 전압은 SPDT 스위치의 위치를 토글함에 따라 변경될 수 있다. 회로(120)의 동작은 SR 래치에 의하여 제어되며, SR 래치의 출력 Q는 SPDT 스위치의 입력으로 사용된다.
도 6은 도 5에 도시된 V형 카오스 신호 생성 회로의 유한 상태 머신을 도시한 도면이다.
일 실시 예에서, 도 2에 도시된 텐트형 카오스 신호 생성 회로(110)의 동작은 도 3에 도시된 유한 상태 머신으로 표현될 수 있다. 도 3의 유한 상태 머신에서, S1은 방전, S2는 충전 상태를 각각 의미할 수 있다.
도 7은 도 5 및 도 6에 도시된 캐퍼시터 전압 v(t)를 도시한 그래프이다.
일 실시 예에서, 도 5에 도시된 V형 카오스 신호 생성 회로(120)는 도 2에 도시된 텐트형 카오스 신호 생성 회로(110)와 유사하나, 텐트형 카오스 신호 생성 회로(110)의 카오스 맵의 VR>Vb 조건은 V형 카오스 신호 생성 회로(120)의 카오스 맵에서는 VR<Vb로 달라진다.
이에 따라, V형 카오스 맵은 아래 수학식 9와 같이 정의된다.
Figure pat00009
위 수학식 9에서, 각 변수는 아래 수학식 10과 같이 정의된다.
Figure pat00010
즉, V형 카오스 맵은 상술한 텐트형 카오스 맵을 반전시킴으로써 획득될 수 있다. V형 카오스 신호 생성 회로(120)는 텐트형 카오스 신호 생성 회로(110)에서 비교기의 입력 위치를 변경한 것으로, 각각의 카오스 맵은 유사한 형태를 가지나, 그 방향이 상이하다.
따라서, 텐트형 카오스 신호 생성 회로(110) 및 V형 카오스 신호 생성 회로(120)는 카오스 행동의 특성을 변화시키지 않으면서 서로 교차하여 이용될 수 있다.
도 8은 일 실시 예에 따른 N형 카오스 신호 발생 회로를 도시한 회로도이다.
도 8을 참조하면, N형 카오스 신호 발생 회로(130)는 하나의 캐퍼시터(C)를 포함한다. 캐퍼시터는 소스 전류(I1) 및 싱크 전류(I2)에 의하여 각각 충전 및 방전된다.
그 외에, N형 카오스 신호 발생 회로(130)는 두 개의 비교기, 두 개의 SR 래치, 하나의 AND 게이트, 하나의 XOR 게이트 및 하나의 SPDT 스위치를 포함한다.
N형 카오스 신호 발생 회로(130)의 동작은 SPDT 스위치를 제어하는 출력 신호 Vctr을 출력하는 제어기에 의하여 제어된다. 이에 따라, 캐퍼시터에 걸린 전압 V(t)가 변화한다.
주파수 f=1/T 를 갖는 비교기 U1이 SR 래치를 리셋하고, 캐퍼시터가 충전되도록 한다. 비교기 U2는 SR 래치를 셋(set)하고, 이에 따라 캐퍼시터가 방전되도록 한다.
상술한 텐트형 카오스 신호 발생 회로(110) 및 V형 카오스 신호 발생 회로(120)의 출력값 v(t)가 노이즈 혹은 파라미터 변수에 따라 카오스 맵을 벗어난 특정 지점에 갇히는 현상이 발생할 수 있는 데 반해, N형 카오스 신호 발생 회로(130)는 두 개의 비교기를 이용하여 두 개의 레퍼런스를 사용하는 방식으로 이러한 문제점을 해결하였다.
도 9는 도 8에 도시된 N형 카오스 신호 발생 회로의 동작을 설명하기 위한 유한 상태 머신을 도시한 도면이다.
도 10은 도 8 및 도 9에 도시된 N형 카오스 신호 발생 회로의 v(t)의 충방전 파형을 도시한 도면이다.
도 9에 도시된 바와 같이, 도 8에 도시된 N형 카오스 신호 발생 회로의 유한 상태 머신은 S1, S2 및 S3의 세 가지 상태로 나타낼 수 있다.
S1 및 S3는 클럭 주기 T의 상승 엣지(rising edge)에서의, 혹은 캐퍼시터 전압 v(t)가 상한인 VH에 도달할 때의 캐퍼시터 C의 충전상태에 대응하며, S2는 v(t)가 하한인 VL에 도달할 때의 방전상태에 대응한다.
예를 들어, 새로운 주기 T의 시작지점에서, 상태 머신은 S1 상태에 있고, 캐퍼시터가 충전될 때, 상태 머신이 다음 주기 (n+1)T 에 도달하기 전에 발전(develop)할 수 있는 세 가지 시나리오는 아래와 같다.
1. 상태 머신은 S1 상태에서 지속적으로 동작하고, 이에 따라 캐퍼시터는 지속적으로 충전된다. 이 시나리오는 도 10a에 도시되어 있다.
2. 상태 머신은 S1 상태에서 S2 상태로 변화하고, 이는 캐퍼시터가 v(t)가 상한인 VH에 도달할 때까지 충전된 후 방전되는 것을 의미한다. 이 시나리오에서, v(t)가 하한인 VL에 도달하기 전에 t=(n+1)T 조건이 먼저 달성된다. nT 주기의 마지막에, 상태는 S1으로 복귀된다. 이 시나리오는 도 10b에 도시되어 있다.
3. 상태 머신은 S1-S2-S3의 세 가지 상태를 거쳐 진화한다. 이 경우, 상은 캐퍼시터가 v(t)가 상한인 VH에 도달할 때까지 충전되었을 때, S1에서 S2로 변화한다. 전압 v(t)는 이후에 VL에 도달한다. 또한, 상태 머신은 S2에서 S3로 변경되고, 이는 캐퍼시터가 다시 충전되는 것을 의미한다. 이 시나리오는 도 10c에 도시되어 있다.
이하에서 설명되는 바와 마찬가지로, N형 카오스 신호 발생 회로(130) 또한 스트로보스코픽 맵이라 불리는 이산화를 적용하여 1차원 구분적 맵으로 표현될 수 있다.
시간 tH에 캐퍼시터 전압이 상한인 VH에 도달한다고 가정하고, 이 때 제어신호 Vctr이 high(Q=1)로 트리거된다고 할 때, 캐퍼시터 C는 싱크 전류 I2를 통하여 아래 수학식 11과 같이 방전된다.
Figure pat00011
또한, 다음 주기 사의 시작에서, 제어 신호 Vctr은 클럭 신호에 의해 low(Q=0)로 트리거되고, 캐퍼시터 C는 아래 수학식 12와 같이 소스 전류 I1에 의하여 충전된다.
Figure pat00012
상술한 바와 같이, 상태 머신이 진화할 수 있는 세 가지 가능성이 있으며, 이는 상태변수 v(t) 및 tk에 의존한다.
우선, 시스템 상태 공간은 두 개의 서브 공간으로 분리되며, 이는 VL과 연관된 경계 조건 Vb1에 의하여 분리된다. Vb1은 캐퍼시터 전압이 하나의 클럭 사이클 T동안 VL에서 Vb1으로 충전되는 전압 레벨로 정의된다. 상술한 바와 같이, Vb1은 아래 수학식 13과 같이 산출된다.
Figure pat00013
tk에서, 만일 Vk<Vb1이면, 캐퍼시터는 유한 머신 상태 S1에 따라 다음 클럭 사이클 동안 충전을 지속한다. 도 10a를 참조하면, 변수 v(t)는 상태 서브공간 R1에 위치한다.
하지만, 만일 Vk>Vb1이면, Vb1보다 높은 서브공간은 두 개의 추가 서브공간 R2 및 R3으로 분리될 수 있다. 이는 2차 경계조건 Vb2에 의존한다.
서브공간 R2에서, 캐퍼시터는 ta기간 동안 VH에 도달할 때까지 충전된 후, tb기간 동안 방전된다. 이는 도 10b에 도시되어 있으며, 시간 ta는 아래 수학식 14에 의하여 산출될 수 있다.
Figure pat00014
이 서브공간에서, ta+tb = T 이고, 이에 따라 tb는 아래 수학식 15와 같이 계산될 수 있다.
Figure pat00015
서브공간 R3에서, 캐퍼시터는 ta기간 동안 VH에 도달할 때까지 충전된 후, tb기간 동안 VL에 도달할 때까지 방전되고, tc기간 동안 다시 시작된다.
이는 도 10c에 도시되어 있으며, ta+tb < T 이므로, 시간 tc는 tc = T-ta-tb를 만족한다. 따라서, tb로부터 아래 수학식 16과 같은 계산이 가능하며,
Figure pat00016
이에 따라, tc는 아래 수학식 17에 의하여 계산된다.
Figure pat00017
또한, 이에 따라 아래 수학식 18과 같은 공식이 성립한다.
Figure pat00018
여기서, 2차 경계조건 Vb2는 아래 수학식 19와 같은 조건에서 도출될 수 있다.
Figure pat00019
마지막으로, N형 카오스 신호 생성 회로(130)를 위한 스트로보스코픽 맵으로서, 상태변수 v(t)의 값을 모든 클럭 인스턴트에서 제공하는 맵은 아래 수학식 20과 같이 기재된다.
Figure pat00020
나아가, N형 맵은 아래 수학식 21과 같이 정규화 및 파라미터화될 수 있다.
Figure pat00021
그러면, 개시된 실시 예에 따른 카오스 회로의 정규화된 카오스 맵은 아래 수학식 22와 같이 기재될 수 있다.
Figure pat00022
본 명세서에서 설명된 각각의 카오스 신호 생성 회로는, 각각의 1차원 구분적 선형 카오스 맵에 기반하여 동작하며, 클럭 주파수, 소스/싱크 전류 값 및 커패시터 값과 같은 회로 설계 파라미터는 카오스 맵의 선택된 파라미터를 기반으로 하여 산출된다.
이상, 첨부된 도면을 참조로 하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며, 제한적이 아닌 것으로 이해해야만 한다.
100: 카오스 신호 발생기 회로
110: 텐트형 카오스 신호 생성 회로
120: V형 카오스 신호 생성 회로
130: N형 카오스 신호 생성 회로

Claims (7)

  1. 하나 이상의 카오스 신호 생성 회로를 포함하되,
    상기 하나 이상의 카오스 신호 생성 회로 각각은,
    커패시터;
    단극쌍투 스위치(SPDT: single-pole double-throw switch); 및
    상기 단극쌍투 스위치를 제어하는 제어기; 를 포함하는,
    CMOS 카오스 신호 발생기 회로.
  2. 제1 항에 있어서,
    상기 하나 이상의 카오스 신호 생성 회로는,
    텐트형(Tent-shape) 카오스 신호 생성 회로;
    V형(V-shape) 카오스 신호 생성 회로; 및
    N형(N-shape) 카오스 신호 생성 회로를 포함하는 CMOS 카오스 신호 발생기 회로 족(family)을 포함하는,
    CMOS 카오스 신호 발생기 회로.
  3. 제2 항에 있어서,
    상기 하나 이상의 카오스 신호 생성 회로는,
    1차원 구분적 선형 카오스 맵에 기초하여 카오스 회로동작이 정의되는 카오스 신호 생성 회로인,
    CMOS 카오스 신호 발생기 회로.
  4. 제1 항에 있어서,
    상기 캐퍼시터는,
    상기 단극쌍투 스위치에 의하여 충전 및 방전이 결정되는,
    CMOS 카오스 신호 발생기 회로.
  5. 제1 항에 있어서,
    상기 제어기는,
    상기 캐퍼시터의 전압을 레퍼런스 전압과 비교하는 비교기; 및
    상기 비교기의 출력을 입력받고, 상기 단극쌍투 스위치를 트리거하는 제어 신호를 출력하는 SR 래치; 를 포함하는,
    CMOS 카오스 신호 발생기 회로.
  6. 제5 항에 있어서,
    상기 레퍼런스 전압은,
    상기 캐퍼시터의 전압의 상한에 대응하는 상한 레퍼런스 전압 및 상기 캐퍼시터의 전압의 하한에 대응하는 하한 레퍼런스 전압 중 적어도 하나를 포함하는,
    CMOS 카오스 신호 발생기 회로.
  7. 제6 항에 있어서,
    상기 제어기는,
    상기 캐퍼시터의 전압을 상기 하한 레퍼런스 전압과 비교하는 제1 비교기;
    상기 캐퍼시터의 전압을 상기 상한 레퍼런스 전압과 비교하는 제2 비교기;
    상기 제1 비교기의 출력 및 클럭 신호를 입력받는 제1 SR 래치;
    상기 제1 SR 래치의 출력 및 상기 제2 비교기의 출력을 입력받는 AND 게이트;
    상기 AND 게이트의 출력 및 클럭 신호를 입력받는 제2 SR 래치; 및
    상기 제1 SR 래치 및 상기 제2 SR 래치의 출력을 입력받는 XOR 게이트; 를 포함하고,
    상기 XOR 게이트의 출력은 상기 단극쌍투 스위치를 트리거하는 제어 신호로서 상기 단극쌍투 스위치에 입력되는,
    CMOS 카오스 신호 발생기 회로.
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KR100353082B1 (ko) 2001-02-27 2002-09-18 한국과학기술원 에이치.브이.에스.엠 모델을 이용한 랜덤 하이퍼카오스신호 발생 회로
KR20090009621A (ko) * 2007-07-20 2009-01-23 한국전자통신연구원 신호 발생 장치
WO2011125297A1 (ja) * 2010-04-06 2011-10-13 独立行政法人科学技術振興機構 負のβ写像に基づくデータコンバート方式

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