KR20200069838A - Display device - Google Patents
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Abstract
Description
본 발명은 영상을 표시하는 표시장치에 관한 것이다.The present invention relates to a display device for displaying an image.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Accordingly, recently, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) have been used.
최근에는 이와 같은 표시장치를 포함한 헤드 장착형 디스플레이(Head Mounted Display, HMD)가 개발되고 있다. 헤드 장착형 디스플레이(HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.Recently, a head mounted display (HMD) including such a display device has been developed. A head-mounted display (HMD) is a virtual reality (VR) or augmented reality (Augmented Reality) eyeglass-type monitor device in which focus is formed at a distance close to the user's eyes by wearing glasses or a helmet.
이러한 헤드 장착형 디스플레이는 고해상도의 조밀한 화소 간격으로 인해 서브 화소 별로 상이한 색의 발광층을 정밀하게 패턴 형성하는데 어려움이 있다. 이를 해결하기 위하여, 헤드 장착형 디스플레이는 서로 상이한 색상의 광을 발광하는 복수의 스택들로 이루어진 백색 발광층을 공통층으로 형성하고, 서브 화소 별로 컬러필터를 배치하여 상이한 색을 구현할 수 있다. 이러한 경우, 헤드 장착형 디스플레이는 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않다는 장점이 있으나, 복수의 스택들로 인하여 전력이 많이 소비된다는 문제가 있다.Such a head-mounted display has difficulty in precisely patterning light emitting layers of different colors for each sub-pixel due to high-resolution and dense pixel spacing. To solve this, the head-mounted display may implement a different color by forming a white light-emitting layer composed of a plurality of stacks emitting light of different colors as a common layer, and arranging color filters for each sub-pixel. In this case, the head-mounted display has an advantage in that a precise mask fabrication process or a precise mask alignment process is not required, but there is a problem that power is consumed by a plurality of stacks.
본 발명은 소비 전력을 감소시킬 수 있는 표시장치를 제공한다.The present invention provides a display device capable of reducing power consumption.
본 발명의 일 실시예에 따른 표시장치는 제1 서브 화소 및 제2 서브 화소를 구비한 기판, 기판 상에서 제1 서브 화소 및 제2 서브 화소 각각에 구비된 제1 전극, 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비된 제2 전극, 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 및 제2 발광층 상에 구비된 제3 전극을 포함한다. 제2 전극은 제1 서브 화소와 제2 서브 화소 사이에서 단절되고, 제1 서브 화소의 제2 전극은 제3 전극과 전기적으로 연결되고, 제2 서브 화소의 제2 전극은 제1 전극과 전기적으로 연결된다.A display device according to an exemplary embodiment of the present invention includes a substrate having a first sub-pixel and a second sub-pixel, a first electrode provided on each of the first sub-pixel and a second sub-pixel on the substrate, and a first electrode on the first electrode It is provided on the first light emitting layer to emit light of the first color, the second electrode provided on the first light emitting layer, the second light emitting layer provided on the second electrode to emit light of the second color, and the second light emitting layer It includes a third electrode. The second electrode is disconnected between the first sub-pixel and the second sub-pixel, the second electrode of the first sub-pixel is electrically connected to the third electrode, and the second electrode of the second sub-pixel is electrically connected to the first electrode Leads to
본 발명의 다른 실시예에 따른 표시장치는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 구비한 기판, 기판 상에서 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소 각각에 구비된 제1 전극, 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비된 제2 전극, 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 및 제2 발광층 상에 구비된 제3 전극을 포함한다. 제1 서브 화소 및 제3 서브 화소는 제2 전극과 제3 전극에 동일한 전압이 인가되고, 제1 전극과 제2 전극 사이에 구비된 제1 발광층이 발광한다. 제2 서브 화소는 제1 전극과 제2 전극에 동일한 전압이 인가되고, 제2 전극과 제3 전극 사이에 구비된 제2 발광층이 발광한다.A display device according to another exemplary embodiment of the present invention includes a substrate having a first sub-pixel, a second sub-pixel, and a third sub-pixel, and each of the first sub-pixel, the second sub-pixel, and the third sub-pixel on the substrate. A first electrode provided on a first electrode, a first light emitting layer that emits light of a first color, a second electrode provided on a first light emitting layer, and a second electrode that is provided on a second electrode to emit light of a second color It includes a second light emitting layer and a third electrode provided on the second light emitting layer. The same voltage is applied to the second and third electrodes of the first sub-pixel and the third sub-pixel, and the first light-emitting layer provided between the first and second electrodes emits light. In the second sub-pixel, the same voltage is applied to the first electrode and the second electrode, and the second emission layer provided between the second electrode and the third electrode emits light.
본 발명에 따르면, 서브 화소들에 제1 발광층 및 제2 발광층을 마스크 없이 전면에 형성함으로써, 마스크를 이용하여 서브 화소 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다. 즉, 본 발명은 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않으며, 조밀한 화소 간격을 가지는 고해상도의 표시장치에도 적용이 가능하다.According to the present invention, by forming the first emission layer and the second emission layer on the entire surface of the sub-pixels without a mask, it is possible to solve the problem of forming different emission layers for each sub-pixel by using a mask. That is, the present invention does not require a precise mask fabrication or precise mask alignment process, and can be applied to a high-resolution display device having a dense pixel spacing.
또한, 본 발명은 제1 발광층 및 제2 발광층을 전면에 형성함에도 불구하고, 서브 화소들 각각에서 제1 발광층 및 제2 발광층 중 어느 하나만 발광시킬 수 있다. 이에 따라, 본 발명은 제1 발광층 및 제2 발광층을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.In addition, although the first light emitting layer and the second light emitting layer are formed on the entire surface of the present invention, only one of the first light emitting layer and the second light emitting layer can be emitted from each of the sub pixels. Accordingly, the present invention can significantly reduce power consumption as compared to emitting both the first light emitting layer and the second light emitting layer.
또한, 본 발명은 가림 패턴을 이용하여 제2 전극이 서브 화소들 사이에서 단절되고, 서브 화소들 각각의 제2 전극이 제1 전원 라인, 제2 전원 라인 및 제2 연결 전극 중 어느 하나에 접속될 수 있다. 본 발명은 별도의 마스크를 제작할 필요가 없으며, 가림 패턴을 제1 전극과 동시에 형성함으로써 별도의 공정이 추가되지 않는다.In addition, according to the present invention, the second electrode is disconnected between the sub-pixels using the occlusion pattern, and the second electrode of each of the sub-pixels is connected to any one of the first power line, the second power line, and the second connection electrode. Can be. In the present invention, there is no need to manufacture a separate mask, and a separate process is not added by forming a masking pattern simultaneously with the first electrode.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The effects obtainable in the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description. .
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이다.
도 4는 도 3의 I-I의 일 예를 보여주는 단면도이다.
도 5는 도 3의 II-II의 일 예를 보여주는 단면도이다.
도 6은 제1 서브 화소 및 제2 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 7은 도 6의 변형된 예를 보여주는 평면도이다.
도 8은 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 9는 도 8의 변형된 예를 보여주는 평면도이다.
도 10은 도 4의 A 영역의 일 예를 보여주는 확대도이다.
도 11은 도 3의 III-III의 일 예를 보여주는 단면도이다.
도 12는 도 3의 Ⅳ-Ⅳ의 일 예를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 14는 도 13의 Ⅴ-Ⅴ의 일 예를 보여주는 단면도이다.
도 15는 제1 서브 화소 및 제2 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 16은 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이다.
도 17a 내지 도 17j는 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.
도 18a내지 도 18c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.1 is a perspective view showing a display device according to an exemplary embodiment of the present invention.
FIG. 2 is a plan view showing the first substrate of FIG. 1, a source drive IC, a flexible film, a circuit board, and a timing control unit.
3 is a plan view schematically showing a first substrate according to a first embodiment of the present invention.
4 is a cross-sectional view showing an example of II of FIG. 3.
5 is a cross-sectional view showing an example of II-II of FIG. 3.
6 is a plan view schematically showing an example of a first sub-pixel and a second sub-pixel.
7 is a plan view showing a modified example of FIG. 6.
8 is a plan view schematically showing an example of a third sub-pixel.
9 is a plan view showing a modified example of FIG. 8.
10 is an enlarged view showing an example of area A of FIG. 4.
11 is a cross-sectional view showing an example of III-III of FIG. 3.
12 is a cross-sectional view showing an example of IV-IV of FIG. 3.
13 is a plan view schematically illustrating a first substrate of a display panel according to another exemplary embodiment.
14 is a cross-sectional view showing an example of V-V of FIG. 13.
15 is a plan view schematically showing an example of a first sub-pixel and a second sub-pixel.
16 is a flowchart illustrating a method of manufacturing a display device according to a first embodiment of the present invention.
17A to 17J are cross-sectional views illustrating a method of manufacturing a display device according to a first embodiment of the present invention.
18A to 18C relate to a display device according to another exemplary embodiment of the present invention, which relates to a head mounted display (HMD) device.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the embodiments allow the disclosure of the present invention to be complete, and have ordinary knowledge in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the invention is only defined by the scope of the claims.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for explaining embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in the description of the present invention, when it is determined that detailed descriptions of related known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. When'include','have','consist of' and the like mentioned in this specification are used, other parts may be added unless'~man' is used. When a component is expressed as a singular number, the plural number is included unless otherwise specified.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including the error range even if there is no explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of the description of the positional relationship, for example, when the positional relationship of two parts is described as'~top','~upper','~bottom','~side', etc.,'right' Alternatively, one or more other parts may be located between the two parts unless'direct' is used.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a time relationship, for example,'after','following','~after','~before', etc. When a temporal sequential relationship is described,'right' or'direct' It may also include cases that are not continuous unless it is used.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다. "X-axis direction", "Y-axis direction" and "Z-axis direction" should not be interpreted only as a geometric relationship in which the relationship between each other is vertical, and is wider within a range in which the configuration of the present invention can function functionally. It can mean having directionality.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term “at least one” includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item, and the third item" means 2 of the first item, the second item, or the third item, as well as the first item, the second item, and the third item, respectively. It can mean any combination of items that can be presented from more than one dog.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving may be possible, and each of the embodiments may be independently implemented with respect to each other or may be implemented together in an association relationship. It might be.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.1 is a perspective view showing a display device according to an exemplary embodiment of the present invention. FIG. 2 is a plan view showing the first substrate of FIG. 1, a source drive IC, a flexible film, a circuit board, and a timing control unit.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 표시패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(140), 연성필름(150), 회로보드(160), 및 타이밍 제어부(170)를 포함한다.1 and 2, the
표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다.The
제2 기판(112)과 마주보는 제1 기판(111)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성된다. 서브 화소들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.Gate lines, data lines, and sub-pixels are formed on one surface of the
서브 화소들 각각은 박막 트랜지스터와 애노드 전극, 발광층, 및 캐소드 전극을 구비하는 발광소자를 포함할 수 있다. 서브 화소들 각각은 박막 트랜지스터를 이용하여 게이트 라인으로부터 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 발광소자에 소정의 전류를 공급한다. 이로 인하여 애노드 전극에 고전위 전압이 인가되고 캐소드 전극에 저전위 전압이 인가되면, 서브 화소들 각각의 발광층은 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.Each of the sub-pixels may include a thin film transistor, a light emitting device having an anode electrode, a light emitting layer, and a cathode electrode. Each of the sub-pixels supplies a predetermined current to the light emitting device according to the data voltage of the data line when a gate signal is input from the gate line using a thin film transistor. Accordingly, when a high potential voltage is applied to the anode electrode and a low potential voltage is applied to the cathode electrode, each of the sub-pixels may emit light with a predetermined brightness according to a predetermined current.
표시패널(110)은 서브 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성될 수 있다. 비표시 영역(NDA)에는 게이트 구동부 및 패드들이 형성될 수 있다.The
게이트 구동부는 타이밍 제어부(170)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부는 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 부착될 수도 있다.The gate driver supplies gate signals to gate lines according to the gate control signal input from the
소스 드라이브 IC(140)는 타이밍 제어부(170)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(140)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(140)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(150)에 실장될 수 있다.The source drive
표시패널(110)의 비표시 영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(150)에는 패드들과 소스 드라이브 IC(140)를 연결하는 배선들, 패드들과 회로보드(160)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(150)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(150)의 배선들이 연결될 수 있다.Pads such as data pads may be formed in the non-display area NDA of the
회로보드(160)는 연성필름(150)들에 부착될 수 있다. 회로보드(160)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(160)에는 타이밍 제어부(170)가 실장될 수 있다. 회로보드(160)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.The
타이밍 제어부(170)는 회로보드(160)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력 받는다. 타이밍 제어부(170)는 타이밍 신호에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(140)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(170)는 게이트 제어신호를 게이트 구동부에 공급하고, 소스 제어신호를 소스 드라이브 IC(140)들에 공급한다.The
제1 실시예Example 1
도 3은 본 발명의 제1 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 4는 도 3의 I-I의 일 예를 보여주는 단면도이고, 도 5는 도 3의 II-II의 일 예를 보여주는 단면도이다. 도 6은 제1 서브 화소 및 제2 서브 화소의 일 예를 개략적으로 보여주는 평면도이고, 도 7은 도 6의 변형된 예를 보여주는 평면도이다. 도 8은 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이고, 도 9는 도 8의 변형된 예를 보여주는 평면도이다. 도 10은 도 4의 A 영역의 일 예를 보여주는 확대도이다. 도 11은 도 3의 III-III의 일 예를 보여주는 단면도이고, 도 12는 도 3의 Ⅳ-Ⅳ의 일 예를 보여주는 단면도이다.3 is a plan view schematically showing a first substrate of a display panel according to a first embodiment of the present invention, FIG. 4 is a cross-sectional view showing an example of II of FIG. 3, and FIG. 5 is a view of II-II of FIG. 3 It is a cross-sectional view showing an example. 6 is a plan view schematically showing an example of a first sub-pixel and a second sub-pixel, and FIG. 7 is a plan view showing a modified example of FIG. 6. 8 is a plan view schematically showing an example of a third sub-pixel, and FIG. 9 is a plan view showing a modified example of FIG. 8. 10 is an enlarged view showing an example of area A of FIG. 4. 11 is a cross-sectional view showing an example of III-III of FIG. 3, and FIG. 12 is a cross-sectional view showing an example of IV-IV of FIG. 3.
도 3 내지 도 12를 참조하면, 본 발명의 제1 실시예에 따른 표시 패널(110)은 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 제1 연결 전극(241, 242, 360), 제2 연결 전극(250), 제2 절연막(260), 평탄화막(270), 가림 패턴(281, 282, 283), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322, 323), 제2 전극(331, 332, 333), 제2 발광층(340), 및 제3 전극(350)을 포함한다.3 to 12, the
제1 기판(111)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다. 제1 기판(111)은 투명한 재료로 이루어질 수도 있고 불투명한 재료로 이루어질 수도 있다.The
제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다. 제1 기판(111)의 표시 영역(DA)에는 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3)가 구비될 수 있다. 제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출하고, 제3 서브 화소(P3)는 청색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 기판(111)의 표시 영역(DA)에는 백색(W)의 광을 발광하는 제4 서브 화소가 더 구비될 수 있다. 또한, 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.The
본 발명의 제1 실시예에 따른 표시장치는 발광된 광이 하부쪽으로 방출되는 소위 하부 발광(bottom emission) 방식으로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 본 발명의 제1 실시예에 따른 표시장치가 하부 발광 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료가 이용될 수 있다. 한편, 본 발명의 제1 실시예에 따른 표시장치가 발광된 광이 상부쪽으로 방출되는 상부 발광(top emission) 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수도 있다.The display device according to the first exemplary embodiment of the present invention may be formed in a so-called bottom emission method in which emitted light is emitted downward, but is not limited thereto. When the display device according to the first embodiment of the present invention is made of a lower emission method, a transparent material may be used for the
제1 기판(111) 상에는 각종 신호 라인들, 박막 트랜지스터(230), 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비된다. 신호 라인들은 게이트 라인, 데이터 라인, 전원 라인, 및 기준 라인을 포함하여 이루어질 수 있다. On the
박막 트랜지스터(230)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 제1 전극(311, 312, 313)에 소정의 전압을 공급한다. 이러한 박막 트랜지스터(230)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.When a gate signal is input to the gate line, the
제1 기판(111) 상에는 액티브층이 형성된다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 기판(111)과 액티브층 사이에는 도 4에 도시된 바와 같이 액티브층으로 입사되는 외부광을 차단하기 위한 차광층(210)이 형성될 수 있다. 차광층(210)이 금속 물질로 형성되는 경우, 액티브층과 차광층(210) 사이에 제1 절연막(220)이 형성될 수 있다.An active layer is formed on the
액티브층 상에는 게이트 절연막이 형성될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.A gate insulating film may be formed on the active layer. The gate insulating film may be formed of an inorganic film, for example, a silicon oxide film, a silicon nitride film, or multiple films thereof.
게이트 절연막 상에는 게이트 전극이 형성될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A gate electrode may be formed on the gate insulating layer. The gate electrode may be any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu), or alloys thereof. It may be made of a single layer or multiple layers, but is not limited thereto.
게이트 전극 상에는 층간 절연막이 형성될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.An interlayer insulating film may be formed on the gate electrode. The interlayer insulating film may be formed of an inorganic film, for example, a silicon oxide film, a silicon nitride film, or multiple films thereof.
층간 절연막 상에는 소스 전극과 드레인 전극이 형성될 수 있다. 소스 전극과 드레인 전극 각각은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극과 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A source electrode and a drain electrode may be formed on the interlayer insulating film. Each of the source electrode and the drain electrode may be connected to the active layer through a contact hole passing through the gate insulating layer and the interlayer insulating layer. Each of the source electrode and the drain electrode is one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu), or It may be a single layer or multiple layers made of these alloys, but is not limited thereto.
제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)은 제1 기판(111) 상에 형성된다.The
제1 연결 전극(241, 242, 360)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)과 제3 전극(350)을 전기적으로 연결한다. 보다 구체적으로, 제1 연결 전극(241, 242, 360)은 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 포함할 수 있다.The
보조 전원 라인(360)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장 형성된다. 보조 전원 라인(360)은 도 11 및 도 12에 도시된 바와 같이 일부가 제1 절연막(220), 제2 절연막(260), 평탄화막(270)에 의하여 덮이지 않고 노출되고, 노출된 영역에서 제3 전극(350)과 접속할 수 있다.The
이러한 보조 전원 라인(360)은 차광층(210)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 보조 전원 라인(360)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수도 있다.The
제1 전원 라인(241)은 표시 영역(DA)에서 제1 서브 화소(P1)의 일 측에 배치되어, 제1 서브 화소(P1)의 제2 전극(331)과 접속한다. 도 4 내지 도 7에서는 제1 전원 라인(241)이 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제1 전원 라인(241)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치될 수도 있다.The
제1 전원 라인(241)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 복수의 제1 서브 화소(P1)들은 제1 전원 라인(241)과 나란하게 제2 방향을 따라 배치될 수 있다. 이러한 경우, 제1 전원 라인(241)은 나란하게 배치된 복수의 제1 서브 화소(P1)들 모두의 제2 전극(331)과 접속하거나, 복수의 제1 서브 화소(P1)들 중 일부의 제2 전극(331)과 접속할 수 있다.The
한편, 복수의 제1 서브 화소(P1)들은 제2 방향을 따라 복수의 제2 서브 화소(P2)들과 교대로 배치될 수도 있다. 이러한 경우, 제1 전원 라인(241)은 복수의 제1 서브 화소(P1)들 모두의 제2 전극(331)과 접속하거나, 복수의 제1 서브 화소(P1)들 중 일부의 제2 전극(331)과 접속할 수 있다. 또는 제1 전원 라인(241)은 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 모두의 제2 전극(331, 332)과 접속하거나, 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 중 일부의 제2 전극(331, 332)과 접속할 수 있다.Meanwhile, the plurality of first sub-pixels P1 may be alternately arranged with the plurality of second sub-pixels P2 along the second direction. In this case, the
제1 전원 라인(241)은 일단이 보조 전원 라인(360)에 접속된다. 제1 전원 라인(241)은 도 11에 도시된 바와 같이 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.One end of the
이러한 제1 전원 라인(241)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
상술한 바에 따라, 제1 서브 화소(P1)는 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.As described above, in the first sub-pixel P1, the
제2 전원 라인(242)은 표시 영역(DA)에서 제2 서브 화소(P2)의 일 측에 배치되어, 제2 서브 화소(P2)의 제2 전극(332)과 접속한다. 도 4 내지 도 7에서는 제2 전원 라인(242)이 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제2 전원 라인(242)은 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치될 수도 있다.The
제2 전원 라인(242)은 표시 영역(DA)에 배치되고, 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 복수의 제2 서브 화소(P2)들은 제2 전원 라인(242)과 나란하게 제2 방향을 따라 배치될 수 있다. 이러한 경우, 제2 전원 라인(242)은 나란하게 배치된 복수의 제2 서브 화소(P2)들 모두의 제2 전극(332)과 접속하거나, 복수의 제2 서브 화소(P2)들 중 일부의 제2 전극(332)과 접속할 수 있다.The
한편, 복수의 제2 서브 화소(P2)들은 제2 방향을 따라 복수의 제1 서브 화소(P1)들과 교대로 배치될 수도 있다. 이러한 경우, 제2 전원 라인(242)은 복수의 제2 서브 화소(P2)들 모두의 제2 전극(332)과 접속하거나, 복수의 제2 서브 화소(P2)들 중 일부의 제2 전극(332)과 접속할 수 있다. 또는 제2 전원 라인(242)은 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 모두의 제2 전극(331, 332)과 접속하거나, 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 중 일부의 제2 전극(331, 332)과 접속할 수 있다Meanwhile, the plurality of second sub-pixels P2 may be alternately arranged with the plurality of first sub-pixels P1 along the second direction. In this case, the
제2 전원 라인(242)은 일단이 보조 전원 라인(360)에 접속된다. 제2 전원 라인(242)은 도 11에 도시된 바와 같이 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.One end of the
이러한 제2 전원 라인(242)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
상술한 바에 따라, 제2 서브 화소(P2)는 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.As described above, the second sub-pixel P2 is electrically connected to the
제2 연결 전극(250)은 제3 서브 화소(P3)의 제1 전극(313)과 제3 서브 화소(P3)의 제2 전극(333)을 전기적으로 연결한다.The
제2 연결 전극(250)은 표시 영역(DA)에서 제3 서브 화소(P3)의 일 측에 배치되어, 제3 서브 화소(P3)의 제1 전극(313) 및 제3 서브 화소(P3)의 제2 전극(333)과 접속한다.The
도 4, 도 5, 도 8에서는 제2 연결 전극(250)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제2 연결 전극(250)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치될 수도 있다.4, 5, and 8, the
또한, 도 4, 도 5, 도 8에서는 제2 연결 전극(250)이 제3 서브 화소(P3)의 일 측에만 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제2 연결 전극(250)은 제3 서브 화소(P3)의 복수의 측에 배치될 수도 있다. 예컨대, 제3 서브 화소(P3)가 평면상에서 4개의 측을 포함하는 경우, 제2 연결 전극(250)은 도 9에 도시된 바와 같이 제3 서브 화소(P3)의 4개의 측 모두에 배치될 수도 있다. 즉, 제2 연결 전극(250)은 제3 서브 화소(P3)의 4개의 측들 중 적어도 하나에 배치될 수 있다.In addition, in FIGS. 4, 5, and 8, the
제2 연결 전극(250)은 복수의 제3 서브 화소(P3)들 각각에 대응되도록 패턴 형성될 수 있다. 이때, 복수의 제3 서브 화소(P3)들 각각에 대응되도록 형성된 제2 연결 전극(250)들은 서로 전기적으로 연결되지 않도록 도 3에 도시된 바와 같이 이격 배치된다. 하나의 제3 서브 화소(P3)는 하나의 제2 연결 전극(251)과 연결될 수 있고, 다른 하나의 제3 서브 화소(P3)는 다른 하나의 제2 연결 전극(252)과 연결될 수 있다. 이때, 하나의 제2 연결 전극(251) 및 다른 하나의 제2 연결 전극(252)은 패턴 형성되고, 서로 전기적으로 연결되지 않도록 이격 배치될 수 있다.The
이러한 제2 연결 전극(250)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
상술한 바에 따라, 제3 서브 화소(P3)는 제2 연결 전극(250)을 통하여 제1 전극(313)과 제2 전극(333)이 전기적으로 연결된다. 즉, 제3 서브 화소(P3)의 제1 전극(313)에 제3 고전위 전압이 인가되면, 제3 서브 화소(P3)의 제2 전극(333)은 제3 서브 화소(P3)의 제1 전극(313)과 동일한 제3 고전위 전압이 인가된다.As described above, the first sub-pixel P3 is electrically connected to the
제2 절연막(260)은 박막 트랜지스터(230), 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250) 상에 형성되어 박막 트랜지스터(230)를 보호한다. 제2 절연막(260)은 박막 트랜지스터(230)를 덮는 동시에 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)의 일부를 노출시킨다.The second
보다 구체적으로, 제2 절연막(260)은 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)의 일부를 노출시키는 개구 영역(OA1, OA2, OA3, OA4)들을 포함한다.More specifically, the second insulating
제2 절연막(260)은 도 4 및 도 5에 도시된 바와 같이 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)를 포함할 수 있다. 제1 개구 영역(OA1)는 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 개구 영역(OA1)는 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 하나 또는 복수개의 패턴으로 형성될 수 있다.The second
또한, 제2 절연막(260)은 도 4 및 도 5에 도시된 바와 같이 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2)를 포함할 수 있다. 제2 개구 영역(OA2)는 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 개구 영역(OA2)는 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 하나 또는 복수개의 패턴으로 형성될 수 있다.In addition, the second insulating
또한, 제2 절연막(260)은 도 4 및 도 5에 도시된 바와 같이 제2 연결 전극(250)의 일부를 노출시키는 제3 개구 영역(OA3)를 포함할 수 있다. 제3 개구 영역(OA3)는 제3 서브 화소(P3)를 둘러싸도록 형성될 수 있다. 이에 따라, 제3 개구 영역(OA3)은 제2 연결 전극(250)이 형성된 영역에서 제2 연결 전극(250)의 일부를 노출시키고, 제2 연결 전극(250)이 형성되지 않은 영역에서 제1 절연막(220)을 노출시킨다.Also, the second insulating
또한, 제2 절연막(260)은 도 11 및 도 12에 도시된 바와 같이 보조 전원 라인(360)의 일부를 노출시키는 제4 개구 영역(OA4)를 포함할 수 있다. 보조 전원 라인(360)은 제1 절연막(220)에 의하여 일부가 노출되어 있으며, 제4 개구 영역(OA4)는 노출된 보조 전원 라인(360) 상에 형성될 수 있다.In addition, the second insulating
이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.The second
평탄화막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(230)로 인한 단차를 평탄화시킨다. 이때, 평탄화막(270)은 제2 절연막(260)의 개구 영역(OA1, OA2, OA3, OA4)들 상에 형성되지 않는다. 이에 따라, 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)의 일부가 여전히 노출될 수 있다.The
평탄화막(270)은 제2 절연막(260) 보다 작은 형성 면적을 가질 수 있다. 이에 따라, 평탄화막(270)은 제2 절연막(260)의 일부를 노출시킬 수 있다. 이때, 제2 절연막(260)은 개구 영역(OA1, OA2, OA3, OA4)들과 인접한 영역에서 평탄화막(270)에 의하여 덮이지 않고 노출될 수 있다.The
이러한 평탄화막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.The
제1 전극(311, 312, 313)은 평탄화막(270) 상에서 서브 화소(P1, P2, P3) 별로 패턴 형성된다. 제1 서브 화소(P1)에 하나의 제1 전극(311)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(312)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(313)이 형성된다.The
제1 전극(311, 312, 313)은 제2 절연막(260)과 평탄화막(270)을 관통하는 콘택홀(CH1, CH2, CH3)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속된다. 제1 서브 화소(P1)의 제1 전극(311)은 콘택홀(CH1)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제1 고전위 전압이 인가된다. 제2 서브 화소(P2)의 제1 전극(312)은 콘택홀(CH2)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제2 고전위 전압이 인가된다. 제3 서브 화소(P3)의 제1 전극(313)은 콘택홀(CH3)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제3 고전위 전압이 인가된다.The
한편, 제3 서브 화소(P3)의 제1 전극(313)은 제2 절연막(260)을 관통하는 콘택홀(CH4)을 통해 제2 연결 전극(250)에 접속된다.Meanwhile, the
제1 전극(311, 312, 313)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(311, 312, 313)은 애노드 전극일 수 있다.The
가림 패턴(281, 282, 283)은 제2 절연막(260) 상에서 제2 절연막(260)의 개구 영역(OA1, OA2, OA3)들의 일부를 가리도록 형성된다. 가림 패턴(281, 282, 283)은 제1 가림 패턴(281), 제2 가림 패턴(282) 및 제3 가림 패턴(283)을 포함한다.The
제1 가림 패턴(281)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부(281a)를 포함한다. 이때, 제1 가림 패턴(281)의 돌출부(281a)는 제1 전원 라인(241)과 이격되어, 제1 전원 라인(241)과의 사이에 공간을 형성한다.The
제1 가림 패턴(281)은 제1 개구 영역(OA1)를 사이에 두고 제1 서브 화소(P1)와 인접하게 배치된 서브 화소에 가깝게 형성된다. 제1 전원 라인(241)을 노출시키는 제1 개구 영역(OA1)는 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치될 수 있으나, 반드시 이에 한정되지 않는다.The
제2 절연막(260)의 제1 개구 영역(OA1)이 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치되는 경우, 제1 가림 패턴(281)은 돌출부(281a)가 제3 서브 화소(P3)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 개구 영역(OA1) 중 제3 서브 화소(P3)에 인접한 일부 영역이 제1 가림 패턴(281)에 의하여 가려지고, 제1 전원 라인(241) 역시 제1 가림 패턴(281)에 의하여 가려진다. 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 인접한 나머지 영역은 여전히 제1 전원 라인(241)을 노출시킨다.When the first opening region OA1 of the second insulating
제1 가림 패턴(281)은 제1 개구 영역(OA1)과 마찬가지로 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 가림 패턴(281)은 도 6에 도시된 바와 같이 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제1 가림 패턴(281)은 도 7에 도시된 바와 같이 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.The
한편, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.Meanwhile, the
제1 가림 패턴(281)은 도 4 및 도 5에 도시된 바와 같이 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이때, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.The
제2 절연막(260)의 제1 개구 영역(OA1)이 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치되는 경우, 제1 가림 패턴(281)은 제3 서브 화소(P3)의 제1 전극(313)과 이격 배치되어, 제3 서브 화소(P3)의 제1 전극(313)과 서로 전기적으로 연결되지 않도록 한다. 제1 가림 패턴(281)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)은 물론 평탄화막(270) 상에도 형성될 수 있다.When the first opening area OA1 of the second insulating
이와 같은 경우, 표시장치는 제1 가림 패턴(281)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제1 가림 패턴(281)이 형성된다.In this case, the display device is formed of the same material in the same layer as the
그러나 반드시 이에 한정되지 않으며, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제1 가림 패턴(281)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.However, the present invention is not limited thereto, and the
제2 가림 패턴(282)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2)의 일부를 가리도록 돌출된 돌출부(282a)를 포함한다. 이때, 제2 가림 패턴(282)의 돌출부(282a)는 제2 전원 라인(242)과 이격되어, 제2 전원 라인(242)과의 사이에 공간을 형성한다.The
제2 가림 패턴(282)은 제2 개구 영역(OA2)를 사이에 두고 제2 서브 화소(P2)와 인접하게 배치된 서브 화소에 가깝게 형성된다. 제2 전원 라인(242)을 노출시키는 제2 개구 영역(OA2)는 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치될 수 있으나, 반드시 이에 한정되지 않는다.The
제2 절연막(260)의 제2 개구 영역(OA2)이 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되는 경우, 제2 가림 패턴(282)은 돌출부(282a)가 제1 서브 화소(P1)에서 제2 개구 영역(OA2)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 개구 영역(OA2) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제2 가림 패턴(282)에 의하여 가려지고, 제2 전원 라인(242) 역시 제2 가림 패턴(282)에 의하여 가려진다. 제2 개구 영역(OA2) 중 제2 서브 화소(P12에 인접한 나머지 영역은 여전히 제2 전원 라인(242)을 노출시킨다.When the second opening region OA2 of the second insulating
제2 가림 패턴(282)은 제2 개구 영역(OA2)과 마찬가지로 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 가림 패턴(282)은 도 6에 도시된 바와 같이 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제2 가림 패턴(282)은 도 7에 도시된 바와 같이 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.The
한편, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.Meanwhile, the
제2 가림 패턴(282)은 도 4 및 도 5에 도시된 바와 같이 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이때, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.The
제2 절연막(260)의 제2 개구 영역(OA2)이 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되는 경우, 제2 가림 패턴(282)은 제1 서브 화소(P1)의 제1 전극(311)과 이격 배치되어, 제1 서브 화소(P1)의 제1 전극(311)과 서로 전기적으로 연결되지 않도록 한다. 제2 가림 패턴(282)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)은 물론 평탄화막(270) 상에도 형성될 수 있다.When the second opening area OA2 of the second insulating
이와 같은 경우, 표시장치는 제2 가림 패턴(282)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제2 가림 패턴(282)이 형성된다.In this case, the display device forms the
그러나 반드시 이에 한정되지 않으며, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제2 가림 패턴(282)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.However, the present invention is not limited thereto, and the
제3 가림 패턴(283)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제2 연결 전극(250)의 일부를 노출시키는 제3 개구 영역(OA3)의 일부를 가리도록 돌출된 돌출부(283a)를 포함한다. 이때, 제3 가림 패턴(283)의 돌출부(283a)는 제2 연결 전극(250)과 이격되어, 제2 연결 전극(250)과의 사이에 공간을 형성한다.The
제3 가림 패턴(283)은 제3 개구 영역(OA3)을 사이에 두고 제3 서브 화소(P3)와 인접하게 배치된 서브 화소에 가깝게 형성된다. 제2 연결 전극(250)을 노출시키는 제3 개구 영역(OA3)은 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이 및 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치될 수 있으나, 반드시 이에 한정되지 않는다.The
제2 절연막(260)의 제3 개구 영역(OA3)이 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 돌출부(283a)가 제1 서브 화소(P1)에서 제3 개구 영역(OA3)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제3 개구 영역(OA3) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제3 가림 패턴(283)에 의하여 가려지고, 제2 연결 전극(250) 또는 제1 절연막(220) 역시 제3 가림 패턴(283)에 의하여 가려진다. 제3 개구 영역(OA2) 중 제3 서브 화소(P3)에 인접한 나머지 영역은 여전히 제2 연결 전극(250) 또는 제1 절연막(220)을 노출시킨다.When the third opening region OA3 of the second insulating
또한, 제2 절연막(260)의 제3 개구 영역(OA3)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 돌출부(283a)가 제2 서브 화소(P2)에서 제3 개구 영역(OA3)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제3 개구 영역(OA3) 중 제2 서브 화소(P2)에 인접한 일부 영역이 제3 가림 패턴(283)에 의하여 가려지고, 제2 연결 전극(250) 또는 제1 절연막(220) 역시 제3 가림 패턴(283)에 의하여 가려진다. 제3 개구 영역(OA2) 중 제3 서브 화소(P3)에 인접한 나머지 영역은 여전히 제2 연결 전극(250) 또는 제1 절연막(220)을 노출시킨다.In addition, when the third opening region OA3 of the second insulating
제3 가림 패턴(283)은 도 8 및 도 9에 도시된 바와 같이 제3 개구 영역(OA3)과 마찬가지로 제3 서브 화소(P3)를 둘러싸도록 형성될 수 있다. 제3 서브 화소(P3)의 제2 전극(333)은 제3 가림 패턴(283)에 의하여 제1 서브 화소(P1)의 제2 전극(331) 및 제2 서브 화소(P2)의 제2 전극(332)과 단절될 수 있다. 본 발명의 제1 실시예에 따른 표시장치는 제3 가림 패턴(283)이 제3 서브 화소(P3)를 둘러싸도록 형성함으로써 제3 서브 화소(P3)의 제2 전극(333)이 제1 서브 화소(P1)의 제2 전극(331) 및 제2 서브 화소(P2)의 제2 전극(332)이 서로 전기적으로 연결되지 않도록 한다.The
한편, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.Meanwhile, the
제3 가림 패턴(283)은 도 4 및 도 5에 도시된 바와 같이 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이때, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.The
제2 절연막(260)의 제3 개구 영역(OA3)이 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 제1 서브 화소(P1)의 제1 전극(311)과 이격 배치되어, 제1 서브 화소(P1)의 제1 전극(311)과 서로 전기적으로 연결되지 않도록 한다. 제3 가림 패턴(283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)은 물론 평탄화막(270) 상에도 형성될 수 있다.When the third opening area OA3 of the second insulating
또한, 제2 절연막(260)의 제3 개구 영역(OA3)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 제2 서브 화소(P2)의 제2 전극(312)과 이격 배치되어, 제2 서브 화소(P2)의 제2 전극(312)과 서로 전기적으로 연결되지 않도록 한다. 제3 가림 패턴(283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)은 물론 평탄화막(270) 상에도 형성될 수 있다.In addition, when the third opening area OA3 of the second insulating
이와 같은 경우, 표시장치는 제3 가림 패턴(283)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제3 가림 패턴(283)이 형성된다.In this case, the display device forms the
그러나 반드시 이에 한정되지 않으며, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제3 가림 패턴(283)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.However, the present invention is not limited thereto, and the
뱅크(315)는 평탄화막(270) 상에서 제1 전극(311, 312, 313)의 끝단을 덮도록 형성될 수 있다. 그에 따라, 제1 전극(311, 312, 313)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 방지될 수 있다. The
한편, 뱅크(315)는 제2 절연막(260)의 개구 영역(OA1, OA2, OA3, OA4)들 상에는 형성되지 않는다. 이에 따라, 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)의 일부가 여전히 노출될 수 있다.Meanwhile, the
또한, 뱅크(315)는 가림 패턴(281, 282, 283)들 상에도 형성될 수 있다. 이때, 뱅크(315)는 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)가 덮이지 않고 노출될 수 있도록 형성될 수 있다. Further, the
뱅크(315)가 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)를 덮도록 형성하게 되면, 서브 화소(P1, P2, P3)들 각각의 제1 발광층(321, 322, 323)이 단절되지 않고 서로 연결될 수 있다. 또한, 서브 화소(P1, P2, P3)들 각각의 제2 전극(331, 332, 333)이 단절되지 않고 서로 연결될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)이 제1 전원 라인(241)에 접속되지 못하고, 제2 서브 화소(P2)의 제2 전극(332)이 제2 전원 라인(242)에 접속되지 못하며, 제3 서브 화소(P3)의 제2 전극(333)이 제2 연결 전극(250)에 접속되지 못하는 문제가 발생할 수 있다.When the
본 발명의 제1 실시예에 따른 표시장치는 이러한 문제가 발생하지 않도록 뱅크(315)가 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)를 덮지 않고 노출시키도록 형성되어야 한다.In the display device according to the first exemplary embodiment of the present invention, the
뱅크(315)는 복수의 서브 화소(P1, P2, P3) 각각에 발광 영역을 정의한다. 즉, 각각의 서브 화소(P1, P2, P3)에서 뱅크(315)가 형성되지 않고 노출된 제1 전극(311, 312, 313)의 노출 영역이 발광 영역이 된다. 뱅크(315)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.The
제1 발광층(321, 322, 323)은 제1 전극(311, 312, 313) 상에 형성된다. 제1 발광층(321, 322, 323)은 뱅크(315) 상에 형성될 수 있다. 제1 발광층(321, 322, 323)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(321, 322, 323)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The first
제1 발광층(321, 322, 323)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.The first emission layers 321, 322, and 323 may be any one of a red emission layer that emits red light, a green emission layer that emits green light, a blue emission layer that emits blue light, and a yellow emission layer that emits yellow light. It is not limited to this.
제1 발광층(321, 322, 323)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절된다. 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에는 가림 패턴(281, 282, 283)들이 구비되어 있다. 제1 발광층(321, 322, 323)은 가림 패턴(281, 282, 283)들에 의하여 서로 단절될 수 있다.The first
보다 구체적으로, 제1 발광층(321, 322, 323)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제1 발광층(321, 322, 323)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 4 및 도 10에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)과 제2 전원 라인(242) 간의 단차로 인하여 제2 가림 패턴(282)의 돌출부(282a) 상에서 끊어질 수 있다. 제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 4 및 도 10에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)과 제2 전원 라인(242) 사이의 공간으로 유입되어, 제2 가림 패턴(282)의 돌출부(282a) 아래에 형성될 수 있다.More specifically, the first emission layers 321, 322, and 323 may be cut off between the first sub-pixel P1 and the second sub-pixel P2 by the
본 발명의 제1 실시예에 따른 표시장치는 제1 서브 화소(P1)의 제1 발광층(321)과 제2 서브 화소(P2)의 제1 발광층(322)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 322, 323) 상에 제2 전극(331, 332, 333)을 전면 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제2 전극(332)이 제2 가림 패턴(282)의 돌출부(282a)와 제2 서브 화소(P2)의 제1 발광층(322) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display device according to the first exemplary embodiment of the present invention, it is preferable that the
또한, 제1 발광층(321, 322, 323)은 제3 가림 패턴(283)에 의하여 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제1 발광층(321, 322, 323)을 마스크 없이 전면 증착하게 되면, 제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 4 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)과 제2 연결 전극(250) 간의 단차로 인하여 제3 가림 패턴(283)의 돌출부(283a) 상에서 끊어질 수 있다. 제3 서브 화소(P3)에 증착되는 제1 발광층(323)은 도 4 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)과 제2 연결 전극(250) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다.Also, the first emission layers 321, 322, and 323 may be cut between the second sub-pixel P2 and the third sub-pixel P3 by the
본 발명의 제1 실시예에 따른 표시장치는 제2 서브 화소(P2)의 제1 발광층(322)과 제3 서브 화소(P3)의 제1 발광층(323)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 322, 323) 상에 제2 전극(331, 332, 333)을 전면 증착하는 경우, 제3 서브 화소(P3)에 증착되는 제2 전극(333)이 제3 가림 패턴(283)의 돌출부(283a)와 제3 서브 화소(P3)의 제1 발광층(323) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display device according to the first embodiment of the present invention, it is preferable that the
또한, 제1 발광층(321, 322, 323)은 제3 가림 패턴(283) 및 제1 가림 패턴(281)에 의하여 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에는 도 5에 도시된 바와 같이 제3 가림 패턴(283) 및 제1 가림 패턴(281)이 이격하여 형성될 수 있다. 이때, 제1 가림 패턴(281)은 제3 서브 화소(P3)에서 제1 서브 화소(P1) 방향으로 돌출되어 제1 개구 영역(OA1)의 일부를 가리는 돌출부(281a)를 포함한다. 제3 가림 패턴(283)은 제1 서브 화소(P1)에서 제3 서브 화소(P3) 방향으로 돌출되어 제3 개구 영역(OA3)의 일부를 가리는 돌출부(283a)를 포함한다.Also, the first emission layers 321, 322, and 323 may be disconnected between the first sub-pixel P1 and the third sub-pixel P3 by the
제1 발광층(321, 322, 323)을 마스크 없이 전면 증착하게 되면, 제3 서브 화소(P3)에 증착되는 제1 발광층(323)은 도 5 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)과 제1 절연막(220) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다. 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 5 및 도 10에 도시된 바와 같이 제1 가림 패턴(281)의 돌출부(281a)과 제1 전원 라인(241) 사이의 공간으로 유입되어, 제1 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다.When the first emission layers 321, 322, and 323 are entirely deposited without a mask, the
제2 전극(331, 332, 333)은 제1 발광층(321, 322, 323) 상에 형성된다. 제2 전극(331, 332, 333)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절된다. 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에는 가림 패턴(281, 282, 283)들이 구비되어 있다. 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283)들에 의하여 서로 단절될 수 있다.The
보다 구체적으로, 제2 전극(331, 332, 333)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 전극(331, 332, 333)을 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 전극(331)은 도 4 및 도 10에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제2 전원 라인(242) 간의 단차로 인하여 제2 가림 패턴(282)의 돌출부(282a) 상에서 끊어질 수 있다.More specifically, the
제2 서브 화소(P2)에 증착되는 제2 전극(332)은 도 4 및 도 10에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제1 발광층(322) 사이의 공간으로 유입되어, 제2 가림 패턴(282)의 돌출부(282a) 아래에 형성될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제2 가림 패턴(282)의 돌출부(282a) 아래에서 제1 발광층(322) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제2 서브 화소(P2)의 제2 전극(332)은 제2 전원 라인(242)에 접속될 수 있다.The
제2 서브 화소(P2)는 제2 전극(332)이 제2 전원 라인(242)에 접속되므로, 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결될 수 있다. 이로 인하여, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 캐소드 전극일 수 있다.In the second sub-pixel P2, since the
도 4 및 도 10에서는 제1 서브 화소(P1)의 제2 전극(331)과 제2 서브 화소(P2)의 제2 전극(332)이 서로 접하지 않고 단절되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)은 모두 캐소드 전극으로서, 공통 전압이 인가될 수 있다. 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)은 서로 접하도록 형성되어 전기적으로 서로 연결될 수 있다.4 and 10 illustrate that the
또한, 제2 전극(331, 332, 333)은 제3 가림 패턴(283)에 의하여 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제2 전극(331, 332, 333)을 전면 증착하게 되면, 제2 서브 화소(P2)에 증착되는 제2 전극(332)은 도 4 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)와 제1 발광층(323) 간의 단차로 인하여 제3 가림 패턴(283)의 돌출부(283a) 상에서 끊어질 수 있다.Also, the
제3 서브 화소(P3)에 증착되는 제2 전극(333)은 도 4 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)와 제1 발광층(323) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 제3 가림 패턴(283)의 돌출부(283a) 아래에서 제1 발광층(323) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제3 서브 화소(P3)의 제2 전극(333)은 제2 연결 전극(250)에 접속될 수 있다.The
제3 서브 화소(P3)는 제2 전극(333)이 제2 연결 전극(250)에 접속되므로, 제2 연결 전극(250)을 통하여 제2 전극(333)과 제1 전극(313)이 전기적으로 연결될 수 있다. 이로 인하여, 제1 전극(313)에 제3 고전위 전압이 인가되면, 제3 서브 화소(P3)의 제2 전극(333)은 제1 전극(313)과 동일한 제3 고전위 전압이 인가될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 애노드 전극일 수 있다.In the third sub-pixel P3, since the
본 발명의 제1 실시예에 따른 표시장치는 제2 서브 화소(P2)의 제2 전극(332)과 제3 서브 화소(P3)의 제2 전극(333)이 서로 접하지 않고 단절되는 것이 바람직하다. 앞서 설명한 바와 같이, 제2 서브 화소(P2)는 제2 전극(332)이 캐소드 전극이고, 제3 서브 화소(P3)는 제2 전극(333)이 애노드 전극이다. 이러한 경우, 제2 서브 화소(P2)의 제2 전극(332)과 제3 서브 화소(P3)의 제2 전극(333)이 접하게 되면, 제2 서브 화소(P2)의 제2 전극(332)과 제3 서브 화소(P3)의 제2 전극(333) 간에 단락이 발생하여 표시장치가 정상적으로 구동하지 못하게 된다.In the display device according to the first embodiment of the present invention, it is preferable that the
또한, 제2 전극(331, 332, 333)은 제3 가림 패턴(283) 및 제1 가림 패턴(281)에 의하여 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에서 단절될 수 있다. In addition, the
제2 전극(331, 332, 333)을 전면 증착하게 되면, 제3 서브 화소(P3)에 증착되는 제2 전극(333)은 도 5 및 도 10에 도시된 바와 같이 제3 가림 패턴(283)의 돌출부(283a)과 제1 발광층(323) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다.When the
이때, 제3 서브 화소(P3)의 제2 전극(333)은 제3 가림 패턴(283)의 돌출부(283a) 아래에서 제1 발광층(323) 보다 넓은 면적으로 증착될 수 있다. 도 5에서는 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 제2 연결 전극(250)이 형성되지 않는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 도 9에 도시된 바와 같이 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 제2 연결 전극(250)이 형성될 수 있다. 이러한 경우, 제3 서브 화소(P3)의 제2 전극(333)은 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에서 제2 연결 전극(250)에 접속될 수 있다.At this time, the
제1 서브 화소(P1)에 증착되는 제2 전극(331)은 도 5 및 도 10에 도시된 바와 같이 제1 가림 패턴(281)의 돌출부(281a)과 제1 발광층(321) 사이의 공간으로 유입되어, 제1 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다.The
이때, 제1 서브 화소(P1)의 제2 전극(331)은 제1 가림 패턴(281)의 돌출부(281a) 아래에서 제1 발광층(321) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)은 제1 전원 라인(241)에 접속될 수 있다.At this time, the
제1 서브 화소(P1)는 제2 전극(331)이 제1 전원 라인(241)에 접속되므로, 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결될 수 있다. 이로 인하여, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 캐소드 전극일 수 있다.In the first sub-pixel P1, since the
제2 전극(331, 332, 333)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.The second electrode (331, 332, 333) is a transparent metal material (TCO, Transparent Conductive Material), such as ITO, IZO that can transmit light, or magnesium (Mg), silver (Ag), or magnesium (Mg) and It may be formed of a semi-transmissive conductive material, such as an alloy of silver (Ag).
제2 발광층(340)은 제2 전극(331, 332, 333) 상에 형성된다. 제2 발광층(340)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(340)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제2 발광층(340)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.The
다만, 제2 발광층(340)은 제1 발광층(321, 322, 323)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(321, 322, 323)이 제1 색의 광을 발광하는 발광층일 경우, 제2 발광층(340)은 제1 색과 다른 제2 색의 광을 발광하는 발광층일 수 있다. 예컨대, 제1 발광층(321, 322, 323)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다.However, the
제2 발광층(340)은 제1 발광층(321, 322, 323)과 달리 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 서로 연결된다. 제2 발광층(340)은 가림 패턴(281, 282, 283)과 제2 전극(331, 332, 333) 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 가림 패턴(281, 282, 283)과 제2 전극(331, 332, 333) 사이에 제2 발광층(340)이 채워지지 않은 공간에는 에어 갭(AG)이 형성될 수 있다.Unlike the first emission layers 321, 322, and 323, the
제3 전극(350)은 제2 발광층(340) 상에 형성된다. 제3 전극(350)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이러한 제3 전극(350)은 캐소드 전극일 수 있다.The
본 발명의 제1 실시예에 따른 표시장치는 서브 화소(P1, P2, P3) 각각에서 제1 발광층(321, 322, 323) 및 제2 발광층(340) 중 하나만 발광하는 것을 특징으로 한다.The display device according to the first embodiment of the present invention is characterized in that only one of the first
보다 구체적으로, 제1 서브 화소(P1)는 제1 발광층(321)이 발광한다. 제1 서브 화소(P1)는 제2 전극(331)이 제1 전원 라인(241)에 접속되므로, 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다. 이에 따라, 제1 서브 화소(P1)는 제2 전극(331)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않는다.More specifically, the first
한편, 제1 서브 화소(P1)는 제1 전극(311)에 제1 고전위 전압이 인가되고, 제2 전극(331)에 저전위 전압이 인가되면, 제1 전극(311)과 제2 전극(331) 사이에 구비된 제1 발광층(321)이 소정의 전류에 따라 소정의 밝기로 발광한다.Meanwhile, when the first high potential voltage is applied to the
제2 서브 화소(P2)는 제1 발광층(322)이 발광한다. 제2 서브 화소(P2)는 제2 전극(332)이 제2 전원 라인(242)에 접속되므로, 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다. 이에 따라, 제2 서브 화소(P2)는 제2 전극(332)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않는다.The
한편, 제2 서브 화소(P2)는 제1 전극(312)에 제2 고전위 전압이 인가되고, 제2 전극(332)에 저전위 전압이 인가되면, 제1 전극(312)과 제2 전극(332) 사이에 구비된 제1 발광층(322)이 소정의 전류에 따라 소정의 밝기로 발광한다.Meanwhile, when the second high potential voltage is applied to the
즉, 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 둘다 제1 발광층(321, 322)에서 동일한 색의 광이 발광된다. 본 발명의 제1 실시예에 따른 표시장치는 제1 서브 화소(P1)와 제2 서브 화소(P2)에서 서로 다른 색의 광이 방출되도록 하기 위하여 컬러필터(미도시)가 더 구비될 수 있다.That is, both of the first sub-pixel P1 and the second sub-pixel P2 emit light of the same color in the first emission layers 321 and 322. The display device according to the first exemplary embodiment of the present invention may further include a color filter (not shown) to emit light of different colors from the first sub-pixel P1 and the second sub-pixel P2. .
컬러필터(미도시)는 제1 서브 화소(P1)에 대응되도록 배치된 제1 컬러필터와 제2 서브 화소(P2)에 대응되도록 배치된 제2 컬러필터를 포함할 수 있다. 제1 컬러필터와 제2 컬러필터는 서로 다른 색의 광을 투과시킬 수 있다.The color filter (not shown) may include a first color filter disposed to correspond to the first sub-pixel P1 and a second color filter disposed to correspond to the second sub-pixel P2. The first color filter and the second color filter can transmit light of different colors.
예컨대, 제1 발광층(321, 322, 323)은 황색 광을 발광하는 황색 발광층일 수 있다. 제1 컬러필터는 적색 광을 투과시키는 적색 컬러필터일 수 있으며, 제2 컬러필터는 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 이에 따라, 제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출할 수 있다.For example, the first emission layers 321, 322, and 323 may be yellow emission layers that emit yellow light. The first color filter may be a red color filter that transmits red light, and the second color filter may be a green color filter that transmits green light. Accordingly, the first sub-pixel P1 may emit red light, and the second sub-pixel P2 may emit green light.
이러한 컬러필터는 표시장치(100)의 발광 방식에 따라 제1 전극(311, 312, 313) 아래에 또는 제3 전극(350) 위에 배치될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 컬러필터는 제1 전극(311, 312, 313) 하에 구비될 수 있다. 표시장치(100)가 상부 발광 방식인 경우, 컬러필터는 제3 전극(350) 상에 구비될 수 있다.The color filter may be disposed under the
제3 서브 화소(P3)는 제2 발광층(340)이 발광한다. 제3 서브 화소(P3)는 제2 전극(333)이 제2 연결 전극(250)에 접속되므로, 제2 연결 전극(250)을 통하여 제1 전극(313)과 제2 전극(333)이 전기적으로 연결된다. 제1 전극(313)에 제3 고전위 전압이 인가되면, 제3 서브 화소(P3)의 제2 전극(333)은 제1 전극(313)과 동일한 제3 고전위 전압이 인가된다. 이에 따라, 제3 서브 화소(P3)는 제1 전극(313)과 제2 전극(333) 사이에 구비된 제1 발광층(323)이 발광하지 않는다.The
한편, 제3 서브 화소(P3)는 제2 전극(333)에 제3 고전위 전압이 인가되고, 제3 전극(350)에 저전위 전압이 인가되면, 제2 전극(333)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 소정의 전류에 따라 소정의 밝기로 발광한다.Meanwhile, when the third high potential voltage is applied to the
예컨대, 제3 서브 화소(P3)는 청색 광을 발광하는 청색 발광층일 수 있다. 이러한 경우, 표시장치(100)는 제3 서브 화소(P3)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 청색 서브 화소를 구현할 수 있다.For example, the third sub-pixel P3 may be a blue light emitting layer that emits blue light. In this case, the
상술한 바와 같이, 본 발명의 제1 실시예에 따른 표시장치(100)는 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제1 발광층(321, 322, 323)만 발광시키고, 제3 서브 화소(P3)에서 제2 발광층(340)만 발광시킬 수 있다. 이로 인하여, 본 발명의 제1 실시예에 따른 표시장치(100)는 모든 서브 화소에서 제1 발광층(321, 322, 323) 및 제2 발광층(340)을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.As described above, the
또한, 본 발명의 제1 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3)들에 제1 발광층(321, 322, 323) 및 제2 발광층(340)을 마스크 없이 전면에 형성한다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 마스크를 이용하여 서브 화소(P1, P2, P3) 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다.In addition, the
또한, 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)을 이용하여 제2 전극(331, 332, 333)이 서브 화소(P1, P2, P3)들 사이에서 단절될 수 있도록 한다. 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)을 형성하고, 가림 패턴(281, 282, 283)이 형성된 제1 기판(111) 상에 제1 발광층(321, 322, 323) 및 제2 전극(331, 332, 333)이 마스크 없이 전면에 형성된다. 제1 발광층(321, 322, 323) 및 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283)에 의하여 서브 화소(P1, P2, P3)들 사이에서 단절된다. 특히, 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a) 아래에서 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250) 중 어느 하나에 접속된다.In addition, in the
도 10을 참조하면, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 전극(331, 332, 333)이 서브 화소(P1, P2, P3)들 사이에서 단절되고, 제2 발광층(340)이 서브 화소(P1, P2, P3)들 사이에서 단절되지 않고 연결될 수 있도록 제2 절연막(260)의 두께(T1)가 설계될 수 있다. 이때, 제2 절연막(260)의 두께(T1)는 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)와 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250) 중 어느 하나 간의 이격 거리에 상응할 수 있다. Referring to FIG. 10, in the
제2 절연막(260)의 두께(T1)는 제1 발광층(321, 322, 323)의 두께(T3)와 제2 전극(331, 332, 333)의 두께(T2)를 합한 것 보다 크게 설계될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 전극(331, 332, 333)이 서브 화소(P1, P2, P3)들 사이에서 서로 연결되는 것을 방지할 수 있다.The thickness T1 of the second insulating
제2 절연막(260)의 두께(T1)는 제1 발광층(321, 322, 323)의 두께(T3), 제2 전극(331, 332, 333)의 두께(T2), 및 제2 발광층(340)의 두께(T4)를 합한 것 보다 작게 설계될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 발광층(340)이 서브 화소(P1, P2, P3)들 사이에서 단절되는 것을 방지할 수 있다. The thickness T1 of the second insulating
한편, 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 적절하게 설계될 수 있다. 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 너무 길어지면 무게로 인하여 아래로 쳐질 수 있다. 이러한 경우, 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a) 아래에 제1 발광층(321, 322, 323)과 제2 전극(331, 332, 333)이 형성되기에 충분한 공간이 확보되지 않을 수 있다.Meanwhile, in the
한편, 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 너무 짧아지면, 제2 전극(331, 332, 333)과 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250) 중 어느 하나와의 접촉 면적이 줄어들 수 있다. 이러한 경우, 제2 전극(331, 332, 333)과 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250) 중 어느 하나 간에 저항이 커질 수 있다.On the other hand, if the length L1 of the protrusions 281a, 282a, 283a of the
제2 실시예Example 2
도 13은 본 발명의 제2 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 14는 도 13의 Ⅴ-Ⅴ의 일 예를 보여주는 단면도이고, 도 15는 제1 서브 화소 및 제2 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.13 is a plan view schematically showing a first substrate of a display panel according to a second embodiment of the present invention, FIG. 14 is a cross-sectional view showing an example of V-V of FIG. 13, FIG. 15 is a first sub-pixel, and This is a plan view schematically showing an example of the second sub-pixel.
도 13 내지 도 15를 참조하면, 본 발명의 제2 실시예에 따른 표시 패널(110)은 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 제1 연결 전극(241, 242, 360), 제2 연결 전극(250), 제2 절연막(260), 평탄화막(270), 가림 패턴(281, 282, 283), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322, 323), 제2 전극(331, 332, 333), 제2 발광층(340), 및 제3 전극(350)을 포함한다.13 to 15, the
본 발명의 제2 실시예에 따른 표시 패널(110)은 제1 연결 전극의 제1 전원 라인(241) 및 제2 전원 라인(242)이 일체로 형성된다는 점에서 도 3 내지 도 12에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)과 차이가 있다. 이에 따라, 본 발명의 제2 실시예에 따른 표시 패널(110)은 제1 연결 전극(241, 242, 360) 및 가림 패턴(281, 282, 283)을 제외한 구성들이 도 3 내지 도 12에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하다. 이하에서는 본 발명의 제2 실시예에 따른 표시 패널(110)의 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 제2 절연막(260), 평탄화막(270), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322, 323), 제2 전극(331, 332, 333), 제2 발광층(340), 및 제3 전극(350)에 대한 구체적인 설명은 생략하도록 한다.The
제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)은 제1 기판(111) 상에 형성된다.The
제1 연결 전극(241, 242, 360)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)과 제3 전극(350)을 전기적으로 연결한다. 보다 구체적으로, 제1 연결 전극(241, 242, 360)은 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 포함할 수 있다.The
보조 전원 라인(360)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장 형성된다. 보조 전원 라인(360)은 일부가 제1 절연막(220), 제2 절연막(260), 평탄화막(270)에 의하여 덮이지 않고 노출되고, 노출된 영역에서 제3 전극(350)과 접속할 수 있다.The
제1 전원 라인(241)은 표시 영역(DA)에서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되어, 제1 서브 화소(P1)의 제2 전극(331)과 접속된다. 제2 전원 라인(242)은 표시 영역(DA)에서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되어, 제2 서브 화소(P2)의 제2 전극(332)과 접속한다. 이때, 본 발명의 제2 실시예에 따른 표시장치(100)는 제1 전원 라인(241) 및 제2 전원 라인(242)가 일체로 형성되는 것을 특징으로 한다.The
제1 전원 라인(241) 및 제2 전원 라인(242)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 제1 전원 라인(241) 및 제2 전원 라인(242)은 일단이 보조 전원 라인(360)에 접속된다. 이때, 제1 전원 라인(241) 및 제2 전원 라인(242)은 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.The
이러한 제1 전원 라인(241) 및 제2 전원 라인(242)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
상술한 바에 따라, 제1 서브 화소(P1)는 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.As described above, the first sub-pixel P1 includes the
제2 서브 화소(P2)는 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.The second sub-pixel P2 is electrically connected to the
가림 패턴(281, 282, 283)은 제2 절연막(260) 상에서 제2 절연막(260)의 개구 영역(OA1, OA2, OA3)들의 일부를 가리도록 형성된다. 가림 패턴(281, 282, 283)은 제1 가림 패턴(281), 제2 가림 패턴(282) 및 제3 가림 패턴(283)을 포함한다.The
제1 가림 패턴(281)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비된다. 특히, 제1 가림 패턴(281)은 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)과 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2) 사이에 형성된 제2 절연막(260) 상에 형성된다.The
제1 가림패턴(281)은 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부(281a)를 포함한다. 이때, 제1 가림 패턴(281)의 돌출부(281a)는 제1 전원 라인(241)과 이격되어, 제1 전원 라인(241)과의 사이에 공간을 형성한다.The
제1 가림 패턴(281)은 돌출부(281a)가 제2 서브 화소(P2)에서 제1 서브 화소(P1)를 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 개구 영역(OA1) 중 제2 서브 화소(P2)에 인접한 일부 영역이 제1 가림 패턴(281)에 의하여 가려지고, 제1 전원 라인(241) 역시 제1 가림 패턴(281)에 의하여 가려진다. 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 인접한 나머지 영역은 여전히 제1 전원 라인(241)을 노출시킨다.In the
제1 가림 패턴(281)은 제1 개구 영역(OA1)과 마찬가지로 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 가림 패턴(281)은 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제1 가림 패턴(281)은 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.The
한편, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.Meanwhile, the
제2 가림 패턴(282)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비된다. 특히, 제2 가림 패턴(282)은 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)과 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2) 사이에 형성된 제2 절연막(260) 상에 형성된다. 이때, 본 발명의 제2 실시예에 따른 표시장치(100)는 제1 가림 패턴(281) 및 제2 가림 패턴(282)이 일체로 형성될 수 있다.The
제2 가림 패턴(282)은 제2 개구 영역(OA2)의 일부를 가리도록 돌출된 돌출부(282a)를 포함한다. 이때, 제2 가림 패턴(282)의 돌출부(282a)는 제2 전원 라인(242)과 이격되어, 제2 전원 라인(242)과의 사이에 공간을 형성한다.The
제2 가림 패턴(282)은 돌출부(282a)가 제1 서브 화소(P1)에서 제2 서브 화소(P2)를 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 개구 영역(OA2) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제2 가림 패턴(282)에 의하여 가려지고, 제2 전원 라인(242) 역시 제2 가림 패턴(282)에 의하여 가려진다. 제2 개구 영역(OA2) 중 제2 서브 화소(P2)에 인접한 나머지 영역은 여전히 제2 전원 라인(242)을 노출시킨다.The
제2 가림 패턴(282)은 제2 개구 영역(OA2)과 마찬가지로 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 가림 패턴(282)은 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제2 가림 패턴(282)은 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.The
한편, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.Meanwhile, the
도 16은 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이고, 도 17a 내지 도 17j는 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.16 is a flowchart illustrating a method of manufacturing a display device according to a first embodiment of the present invention, and FIGS. 17A to 17J are cross-sectional views illustrating a method of manufacturing a display device according to a first embodiment of the present invention. .
먼저, 도 17a과 같이 제1 기판(111) 상에 박막 트랜지스터(230), 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250)을 형성한다(S1601).First, the
보다 구체적으로, 제1 기판(111) 상에 차광층(210)을 형성한다. 차광층(210)은 서브 화소(P1, P2, P3) 별로 배치될 박막 트랜지스터(230)의 액티브층으로 입사되는 외부광을 차단하기 위한 것이므로, 박막 트랜지스터(230)의 액티브층과 대응되는 위치에 형성된다. 차광층(210)은 금속 물질로 형성될 수 있다. 차광층(210)이 금속 물질로 형성되는 경우, 제1 기판(111) 상에 보조 전원 라인(360)을 차광층(210)과 동일한 층에 동일한 물질로 형성할 수도 있다.More specifically, the
그리고 나서, 차광층(210) 상에 제1 절연막(220)을 형성한다. 제1 절연막(220)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.Then, the first insulating
그리고 나서, 제1 절연막(220) 상에 박막 트랜지스터(230), 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250)을 형성한다.Then, the
제1 절연막(220) 상에 액티브층을 형성한다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.An active layer is formed on the first insulating
액티브층 상에는 게이트 절연막이 형성될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.A gate insulating film may be formed on the active layer. The gate insulating film may be formed of an inorganic film, for example, a silicon oxide film, a silicon nitride film, or multiple films thereof.
게이트 절연막 상에는 게이트 전극이 형성될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A gate electrode may be formed on the gate insulating layer. The gate electrode may be any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu), or alloys thereof. It may be made of a single layer or multiple layers, but is not limited thereto.
게이트 전극 상에는 층간 절연막이 형성될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.An interlayer insulating film may be formed on the gate electrode. The interlayer insulating film may be formed of an inorganic film, for example, a silicon oxide film, a silicon nitride film, or multiple films thereof.
층간 절연막 상에는 소스 전극과 드레인 전극이 형성될 수 있다. 소스 전극과 드레인 전극 각각은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극과 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A source electrode and a drain electrode may be formed on the interlayer insulating film. Each of the source electrode and the drain electrode may be connected to the active layer through a contact hole passing through the gate insulating layer and the interlayer insulating layer. Each of the source electrode and the drain electrode is one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd) and copper (Cu), or It may be a single layer or multiple layers made of these alloys, but is not limited thereto.
한편, 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250)은 소스 전극과 드레인 전극과 동일한 층에 동일한 물질로 형성될 수 있다.Meanwhile, the
다음, 도 17b와 같이 제2 절연막(260)을 형성한다(S1602).Next, a second insulating
보다 구체적으로, 박막 트랜지스터(230), 제1 연결 전극(241, 242, 360) 및 제2 연결 전극(250) 상에 제2 절연막(260)을 형성한다.More specifically, the second insulating
제2 절연막(260)은 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극의 일부를 노출시키는 콘택홀이 형성될 수 있으나, 반드시 이에 한정되지 않는다. 콘택홀은 이후 공정을 통하여 형성될 수도 있다. The second
제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있으나, 반드시 이에 한정되지 않는다.The second
다음, 도 17c와 같이 평탄화막(270)을 형성한다(S1603).Next, a
보다 구체적으로, 제2 절연막(260) 상에 평탄화막(270)을 형성한다. 평탄화막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(230)로 인한 단차를 평탄화시킨다. 평탄화막(270)은 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250)이 형성된 영역에 배치된 제2 절연막(260)의 일부가 노출될 수 있도록 패턴 형성될 수 있다.More specifically, a
평탄화막(270)은 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극의 일부를 노출시키는 콘택홀이 형성될 수 있으나, 반드시 이에 한정되지 않는다. 콘택홀은 이후 공정을 통하여 형성될 수도 있다. The
평탄화막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.The
다음, 도 17d와 같이 제1 전극(311, 312, 313) 및 가림 패턴(281, 282, 283)을 형성한다(S1604).Next, as shown in FIG. 17D,
보다 구체적으로, 평탄화막(270) 상에서 서브 화소(P1, P2, P3) 별로 제1 전극(311, 312, 313)을 형성한다. 제1 전극(311, 312, 313)은 콘택홀을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속된다. More specifically, the
제1 전극(311, 312, 313)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(311, 312, 313)은 애노드 전극일 수 있다.The
평탄화막(270) 상에서 제1 전극(311, 312, 313)과 이격되도록 가림 패턴(281, 282, 283)을 형성한다. 가림 패턴(281, 282, 283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)의 일부 상에도 형성된다.The
가림 패턴(281, 282, 283)은 제1 전극(311, 312, 313)과 동일한 물질로 동시에 형성될 수 있다.The
다음, 도 17e와 같이 뱅크(315)를 형성한다(S1605).Next, a
보다 구체적으로, 제1 전극(311, 312, 313) 각각의 끝단을 가리도록 뱅크(315)를 형성한다. 뱅크(315)는 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250)이 형성된 영역에 배치된 제2 절연막(260) 및 가림 패턴(281, 282, 283)의 일부가 노출될 수 있도록 패턴 형성될 수 있다.More specifically, the
다음, 도 17f와 같이 제2 절연막(260)에 개구 영역(OA1, OA2, OA3)을 형성한다(S1606).Next, as shown in FIG. 17F, opening regions OA1, OA2, and OA3 are formed in the second insulating layer 260 (S1606).
보다 구체적으로, 식각 공정을 실시하여 제2 절연막(260)에 개구 영역(OA1, OA2, OA3)을 형성한다. 이때, 식각 공정은 습식 식각(wet etch) 공정일 수 있으며, 제2 절연막(260)을 식각할 수 있으나, 가림 패턴(281, 282, 283)을 식각할 수 없는 식각액을 이용할 수 있다. 이에 따라, 가림 패턴(281, 282, 283)은 식각되지 않고, 노출되는 제2 절연막(260)만 식각되면서 언더컷 구조가 형성될 수 있다.More specifically, the etching regions are performed to form the opening regions OA1, OA2, and OA3 in the second insulating
제2 절연막(260)은 식각 공정을 통하여 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1), 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2), 및 제2 연결 전극(250)의 일부를 노출시키는 제3 개구 영역(OA3)이 형성될 수 있다.The second
다음, 17g와 같이 제1 발광층(321, 322, 323)을 형성한다(S1607).Next, the first
보다 구체적으로, 제1 전극(311, 312, 313) 및 가림 패턴(281, 282, 283) 상에 제1 발광층(321, 322, 323)을 형성한다. 제1 발광층(321, 322, 323)은 증착 공정 또는 용액 공정으로 형성될 수 있다. 제1 발광층(321, 322, 323)이 증착 공정으로 형성되는 경우, 증발 증착법(Evaporation)을 이용하여 형성될 수 있다.More specifically, the first
제1 발광층(321, 322, 323)은 가림 패턴(281, 282, 283)들에 의하여 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절된다. 제1 발광층(321, 322, 323)은 가림 패턴(281, 282, 283) 상에서 끊어질 수 있다. 또한, 제1 발광층(321, 322, 323)은 가림 패턴(281, 282, 283) 아래에 형성된 공간에 유입되어 가림 패턴(281, 282, 283) 아래에 형성될 수도 있다.The first emission layers 321, 322, and 323 are cut off between the first sub-pixel P1, the second sub-pixel P2, and the third sub-pixel P3 by the
제1 발광층(321, 322, 323)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.The first emission layers 321, 322, and 323 may be any one of a red emission layer that emits red light, a green emission layer that emits green light, a blue emission layer that emits blue light, and a yellow emission layer that emits yellow light. It is not limited to this.
다음, 도 17h와 같이 제2 전극(331, 332, 333)을 형성한다(S1608).Next, as shown in FIG. 17H,
보다 구체적으로, 제1 발광층(321, 322, 323) 상에 제2 전극(331, 332, 333)을 형성한다. 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283)들에 의하여 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절된다. 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283) 상에서 끊어질 수 있다. 또한, 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283) 아래에 형성된 공간에 유입되어 가림 패턴(281, 282, 283) 아래에 형성될 수도 있다.More specifically, the
제2 전극(331, 332, 333)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 스퍼터링법과 같은 물리적 기상 증착법으로 형성된 막은 스텝 커버리지(step coverage) 특성이 우수하다. 따라서, 제2 전극(331, 332, 333)은 증발 증착법(Evaporation)을 이용하여 형성되는 제1 발광층(321, 322, 323) 보다 넓은 면적으로 형성될 수 있다. 이에 따라, 제2 전극(331, 332, 333)은 가림 패턴(281, 282, 283) 아래에서 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250) 중 어느 하나에 접속될 수 있다.The
제2 전극(331, 332, 333)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.The second electrode (331, 332, 333) is a transparent metal material (TCO, Transparent Conductive Material), such as ITO, IZO that can transmit light, or magnesium (Mg), silver (Ag), or magnesium (Mg) and It may be formed of a semi-transmissive conductive material, such as an alloy of silver (Ag).
다음, 도 17i와 같이 제2 발광층(340)을 형성한다(S1609).Next, a second
보다 구체적으로, 제2 전극(331, 332, 333) 상에 제2 발광층(340)을 형성한다. 제2 발광층(340)은 증착 공정 또는 용액 공정으로 형성될 수 있다. 제2 발광층(340)이 증착 공정으로 형성되는 경우, 증발 증착법(Evaporation)을 이용하여 형성될 수 있다.More specifically, the second
제2 발광층(340)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 서로 연결된다. 제2 발광층(340)은 가림 패턴(281, 282, 283)과 제2 전극(331, 332, 333) 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 가림 패턴(281, 282, 283)과 제2 전극(331, 332, 333) 사이에 제2 발광층(340)이 채워지지 않은 공간에는 에어 갭(AG)이 형성될 수 있다.The
제2 발광층(340)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.The
다만, 제2 발광층(340)은 제1 발광층(321, 322, 323)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(321, 322, 323)이 제1 색의 광을 발광하는 발광층일 경우, 제2 발광층(340)은 제1 색과 다른 제2 색의 광을 발광하는 발광층일 수 있다. 예컨대, 제1 발광층(321, 322, 323)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다.However, the
다음, 도 17j와 같이 제3 전극(350)을 형성한다(S1610).Next, a
보다 구체적으로 제2 발광층(340) 상에 제3 전극(350)을 형성한다. 제3 전극(350)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 또는 제3 전극(350)은 증발 증착법(Evaporation)을 이용하여 형성될 수도 있다.More specifically, the
제3 전극(350)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이러한 제3 전극(350)은 캐소드 전극일 수 있다.The
도 18a내지 도 18c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 18a는 개략적인 사시도이고, 도 18b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 18c는 AR(Augmented Reality) 구조의 개략적인 단면도이다. 18A to 18C relate to a display device according to another exemplary embodiment of the present invention, which relates to a head mounted display (HMD) device. 18A is a schematic perspective view, FIG. 18B is a schematic plan view of a VR (Virtual Reality) structure, and FIG. 18C is a schematic cross-sectional view of an Augmented Reality (AR) structure.
도 18a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다. 18A, the head mounted display device according to the present invention includes a
수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다. The
헤드 장착 밴드(30)는 수납 케이스(10)에 고정된다. 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.The
도 18b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다. As can be seen in FIG. 18B, a head mounted display device having a VR (Virtual Reality) structure according to the present invention includes a
좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다. The left-
좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 좌안용 표시 장치(12)는 좌안 영상을 표시하고 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 좌안용 표시 장치(12)와 우안용 표시 장치(11) 각각은 전술한 도 1 내지 도 14에 따른 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 14에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(미도시)이 상기 렌즈 어레이(13)와 마주하게 된다. The
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 각각과 이격되면서 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 좌안 접안 렌즈(20a)의 전방 및 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 렌즈 어레이(13)는 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 각각과 이격되면서 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 우안 접안 렌즈(20b)의 전방 및 우안용 표시 장치(11)의 후방에 위치할 수 있다.The
렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다. The
좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다. The left eye LE of the user may be located in the
도 18c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 18c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다. As can be seen in Figure 18c, the head mounted display device of the AR (Augmented Reality) structure according to the present invention is a
좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다. The left-
좌안용 표시 장치(12)는 투과창(15)을 가리지 않으면서 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 좌안용 표시 장치(12)가 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 투과 반사부(14)에 영상을 제공할 수 있다. The
좌안용 표시 장치(12)는 전술한 도 1 내지 도 14에 따른 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 14에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러필터(미도시)가 투과 반사부(14)와 마주하게 된다. The left
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 투과반사부(14) 사이에 구비될 수 있다. The
좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다. The left eye of the user is located in the
투과 반사부(14)는 렌즈 어레이(13)와 투과창(15) 사이에 배치된다. 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 반사면(14a)은 좌안용 표시 장치(12)에 표시된 영상이 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 투과층(15)을 통해서 외부의 배경과 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.The
투과층(15)은 투과 반사부(14)의 전방에 배치되어 있다.The
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments of the present invention have been described in more detail with reference to the accompanying drawings, but the present invention is not necessarily limited to these embodiments, and may be variously modified without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The scope of protection of the present invention should be interpreted by the claims, and all technical spirits within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.
100: 표시장치
110: 표시패널
111: 제1 기판
112: 제2 기판
140: 소스 드라이브 IC
150: 연성필름
160: 회로보드
170: 타이밍 제어부
210: 차광층
220: 제1 절연막
230: 박막 트랜지스터
241: 제1 전원 라인
242: 제2 전원 라인
250: 제2 연결 전극
260: 제2 절연막
270: 평탄화막
281, 282, 283: 가림 패턴
311, 312, 313: 제1 전극
321, 322, 323: 제1 발광층
331, 332, 333: 제2 전극
340: 제2 발광층
350: 제3 전극100: display device 110: display panel
111: first substrate 112: second substrate
140: source drive IC 150: flexible film
160: circuit board 170: timing control
210: light shielding layer 220: first insulating film
230: thin film transistor 241: first power line
242: second power line 250: second connection electrode
260: second insulating film 270: planarization film
281, 282, 283:
321, 322, 323: first
340: second light emitting layer 350: third electrode
Claims (40)
상기 기판 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비된 제1 전극;
상기 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
상기 제1 발광층 상에 구비된 제2 전극;
상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
상기 제2 발광층 상에 구비된 제3 전극을 포함하고,
상기 제2 전극은 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 단절되고,
상기 제1 서브 화소의 제2 전극은 상기 제3 전극과 전기적으로 연결되고, 상기 제2 서브 화소의 제2 전극은 상기 제1 전극과 전기적으로 연결되는 표시장치.A substrate having a first sub-pixel and a second sub-pixel;
A first electrode provided on each of the first sub-pixel and the second sub-pixel on the substrate;
A first emission layer provided on the first electrode to emit light of a first color;
A second electrode provided on the first light emitting layer;
A second emission layer provided on the second electrode to emit light of a second color; And
It includes a third electrode provided on the second light emitting layer,
The second electrode is disconnected between the first sub-pixel and the second sub-pixel,
The second electrode of the first sub-pixel is electrically connected to the third electrode, and the second electrode of the second sub-pixel is electrically connected to the first electrode.
상기 제1 서브 화소는 상기 제1 발광층이 발광하고, 상기 제2 서브 화소는 상기 제2 발광층이 발광하는 표시장치.According to claim 1,
In the first sub-pixel, the first emission layer emits light, and the second sub-pixel emits the second emission layer.
상기 제2 발광층은 청색의 광을 발광하는 표시장치.According to claim 2,
The second emission layer is a display device that emits blue light.
상기 제1 발광층은 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 단절되는 표시장치.According to claim 1,
The first light emitting layer is a display device that is disconnected between the first sub-pixel and the second sub-pixel.
상기 제2 발광층은 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 연결되는 표시장치.According to claim 1,
The second emission layer is a display device connected between the first sub-pixel and the second sub-pixel.
상기 제3 전극은 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 연결되는 표시장치.According to claim 1,
The third electrode is a display device connected between the first sub-pixel and the second sub-pixel.
상기 제1 서브 화소의 제2 전극과 상기 제1 서브 화소의 제3 전극을 전기적으로 연결하는 제1 연결 전극을 더 포함하는 표시장치.According to claim 1,
And a first connection electrode electrically connecting the second electrode of the first sub-pixel and the third electrode of the first sub-pixel.
상기 제1 서브 화소의 제2 전극과 접속하는 제1 전원 라인; 및
상기 제1 전원 라인과 상기 제1 서브 화소의 제3 전극 각각과 접속하는 보조 전원 라인을 포함하는 표시장치.The method of claim 7, wherein the first connection electrode,
A first power line connected to a second electrode of the first sub-pixel; And
And an auxiliary power line connected to each of the first power line and the third electrode of the first sub-pixel.
상기 기판은 상기 제1 서브 화소 및 상기 제2 서브 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
상기 보조 전원 라인은 상기 비표시 영역에 배치되고,
상기 제1 전원 라인은 상기 표시 영역에 배치되어 상기 제1 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 비표시 영역에 배치된 상기 보조전원 라인까지 연장되어 일단이 상기 보조 전원 라인에 접속하는 표시장치.The method of claim 8,
The substrate includes a display area in which the first sub-pixel and the second sub-pixel are disposed and a non-display area surrounding the display area,
The auxiliary power line is disposed in the non-display area,
The first power line is disposed in the display area to connect to the second electrode of the first sub-pixel, and extends from the display area to the auxiliary power line disposed in the non-display area, one end of which is connected to the auxiliary power line. Display device to be connected.
상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 구동 트랜지스터를 더 포함하고,
상기 제1 전원 라인은 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 하나와 동일한 층에 형성되는 표시장치.The method of claim 9,
A driving transistor provided in each of the first sub-pixel and the second sub-pixel, and including an active layer, a gate electrode, a source electrode, and a drain electrode, is further included,
The first power line is a display device formed on the same layer as one of the active layer, the gate electrode, the source electrode, and the drain electrode.
상기 구동 트랜지스터 및 상기 제1 전원 라인 상에 구비되고, 상기 제1 전원 라인의 일부를 노출시키는 제1 개구 영역이 형성된 제1 절연막을 더 포함하고,
상기 제1 서브 화소의 제2 전극은 상기 제1 개구 영역에서 상기 제1 전원 라인과 접속하는 표시장치.The method of claim 10,
A first insulating layer is provided on the driving transistor and the first power line, and is formed with a first opening region exposing a portion of the first power line, and further comprising:
The second electrode of the first sub-pixel is connected to the first power line in the first opening area.
상기 제1 절연막 상에 구비되고, 상기 제1 개구 영역의 일부를 가리도록 돌출된 돌출부가 형성된 제1 가림 패턴을 더 포함하는 표시장치.The method of claim 11,
The display device further includes a first masking pattern provided on the first insulating layer and having a protrusion formed to cover a portion of the first opening region.
상기 제1 가림 패턴은 상기 제1 전극과 동일한 물질로 동시에 형성되는 표시장치.The method of claim 12,
The first obscuration pattern is a display device formed of the same material as the first electrode at the same time.
상기 제1 가림 패턴은 상기 제1 전극과 이격되는 표시장치.The method of claim 13,
The first obstruction pattern is a display device spaced apart from the first electrode.
상기 제1 가림 패턴은 상기 표시 영역에서 상기 제1 전원 라인을 따라 형성되는 표시장치.The method of claim 12,
The first obstruction pattern is a display device formed along the first power line in the display area.
상기 제1 서브 화소의 제2 전극은 상기 제1 가림 패턴 아래에서 상기 제1 전원 라인에 접속하는 표시장치.The method of claim 12,
A display device that connects the second electrode of the first sub-pixel to the first power line under the first occlusion pattern.
상기 제2 서브 화소의 제1 전극과 상기 제2 서브 화소의 제2 전극을 전기적으로 연결하는 제2 연결 전극을 더 포함하는 표시장치.According to claim 1,
And a second connection electrode electrically connecting the first electrode of the second sub-pixel and the second electrode of the second sub-pixel.
상기 제2 연결 전극은 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 구비되는 표시장치.The method of claim 17,
The second connection electrode is a display device provided between the first sub-pixel and the second sub-pixel.
상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 구동 트랜지스터를 더 포함하고,
상기 제2 연결 전극은 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 하나와 동일한 층에 형성되는 표시장치.The method of claim 17,
A driving transistor provided in each of the first sub-pixel and the second sub-pixel, and including an active layer, a gate electrode, a source electrode, and a drain electrode, is further included,
The second connection electrode is formed on the same layer as one of the active layer, the gate electrode, the source electrode, and the drain electrode.
상기 구동 트랜지스터 및 상기 제2 연결 전극 상에 구비되고, 상기 제2 연결 전극의 일부를 노출시키는 제2 개구 영역이 형성된 제1 절연막을 더 포함하고,
상기 제2 서브 화소의 제2 전극은 상기 제2 개구 영역에서 상기 제2 연결 전극과 접속하는 표시장치.The method of claim 19,
A first insulating layer formed on the driving transistor and the second connection electrode and having a second opening region exposing a portion of the second connection electrode is further included.
A display device that connects the second electrode of the second sub-pixel to the second connection electrode in the second opening area.
상기 제2 서브 화소의 제1 전극은 상기 제1 절연막을 관통하는 컨택홀을 통해 상기 제2 연결 전극에 접속하는 표시장치.The method of claim 20,
A display device connecting the first electrode of the second sub-pixel to the second connection electrode through a contact hole passing through the first insulating layer.
상기 제1 절연막 상에 구비되고, 상기 제2 개구 영역의 일부를 가리도록 돌출된 돌출부가 형성된 제2 가림 패턴을 더 포함하는 표시장치.The method of claim 20,
The display device further includes a second cover pattern provided on the first insulating layer and having a protruding portion formed to cover a portion of the second opening region.
상기 제2 가림 패턴은 상기 제1 전극과 동일한 물질로 동시에 형성되는 표시장치.The method of claim 22,
The second obscuration pattern is formed of the same material as the first electrode at the same time.
상기 제2 가림 패턴은 상기 제1 전극과 이격되는 표시장치.The method of claim 23,
The second obstruction pattern is a display device spaced apart from the first electrode.
상기 제2 가림 패턴은 상기 제2 서브 화소를 둘러싸도록 형성되는 표시장치.The method of claim 22,
The second obscuration pattern is formed to surround the second sub-pixel.
상기 제1 발광층은 상기 제2 가림 패턴에 의하여 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 단절되는 표시장치.The method of claim 22,
The first emission layer is a display device that is disconnected between the first sub-pixel and the second sub-pixel by the second occlusion pattern.
상기 제2 전극은 상기 제2 가림 패턴에 의하여 상기 제1 서브 화소와 상기 제2 서브 화소 사이에서 단절되는 표시장치.The method of claim 22,
The second electrode is a display device that is disconnected between the first sub-pixel and the second sub-pixel by the second occlusion pattern.
상기 제2 서브 화소의 제2 전극은 상기 제2 가림 패턴 아래에서 상기 제2 연결 전극에 접속하는 표시장치.The method of claim 27,
A display device that connects the second electrode of the second sub-pixel to the second connection electrode under the second occlusion pattern.
상기 기판 상에서 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 각각에 구비된 제1 전극;
상기 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
상기 제1 발광층 상에 구비된 제2 전극;
상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
상기 제2 발광층 상에 구비된 제3 전극을 포함하고,
상기 제1 서브 화소 및 상기 제3 서브 화소는 상기 제2 전극과 상기 제3 전극에 동일한 제1 전압이 인가되고,
상기 제2 서브 화소는 상기 제1 전극과 상기 제2 전극에 동일한 제2 전압이 인가되는 표시장치.A substrate having a first sub-pixel, a second sub-pixel, and a third sub-pixel;
A first electrode provided on each of the first sub-pixel, the second sub-pixel, and the third sub-pixel on the substrate;
A first emission layer provided on the first electrode to emit light of a first color;
A second electrode provided on the first light emitting layer;
A second emission layer provided on the second electrode to emit light of a second color; And
It includes a third electrode provided on the second light emitting layer,
The first sub-pixel and the third sub-pixel are applied with the same first voltage to the second electrode and the third electrode,
The second sub-pixel is a display device to which the same second voltage is applied to the first electrode and the second electrode.
상기 제1 서브 화소 및 상기 제3 서브 화소는 상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 발광층이 발광되고,
상기 제2 서브 화소는 상기 제2 전극과 상기 제3 전극 사이에 구비된 제2 발광층이 발광되는 표시장치.The method of claim 29,
In the first sub-pixel and the third sub-pixel, a first emission layer provided between the first electrode and the second electrode emits light,
In the second sub-pixel, a second light emitting layer provided between the second electrode and the third electrode emits light.
상기 제2 전극은 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 사이에서 단절되는 표시장치.The method of claim 29,
The second electrode is a display device that is disconnected between the first sub-pixel, the second sub-pixel, and the third sub-pixel.
상기 제1 발광층은 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 사이에서 단절되는 표시장치.The method of claim 29,
The first emission layer is a display device that is disconnected between the first sub-pixel, the second sub-pixel, and the third sub-pixel.
상기 제2 발광층은 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 사이에서 연결되는 표시장치.The method of claim 29,
The second emission layer is a display device connected between the first sub-pixel, the second sub-pixel, and the third sub-pixel.
상기 제1 서브 화소 및 상기 제3 서브 화소 각각의 제2 전극은 상기 제3 전극과 전기적으로 연결되고,
상기 제2 서브 화소의 제2 전극은 상기 제1 전극과 전기적으로 연결되는 표시장치.The method of claim 29,
The second electrode of each of the first sub-pixel and the third sub-pixel is electrically connected to the third electrode,
The second electrode of the second sub-pixel is a display device that is electrically connected to the first electrode.
상기 제2 발광층은 청색의 광을 발광하는 표시장치.The method of claim 29,
The second emission layer is a display device that emits blue light.
상기 제1 서브 화소의 제2 전극, 상기 제3 서브 화소의 제2 전극 및 상기 제3 전극을 전기적으로 연결하는 제1 연결 전극; 및
상기 제2 서브 화소의 제1 전극과 상기 제2 서브 화소의 제2 전극을 전기적으로 연결하는 제2 연결 전극을 더 포함하는 표시장치.The method of claim 29,
A first connection electrode electrically connecting the second electrode of the first sub-pixel, the second electrode of the third sub-pixel, and the third electrode; And
And a second connection electrode electrically connecting the first electrode of the second sub-pixel and the second electrode of the second sub-pixel.
상기 제1 서브 화소의 제2 전극과 접속하는 제1 전원 라인;
상기 제3 서브 화소의 제2 전극과 접속하는 제2 전원 라인; 및
상기 제1 전원 라인, 상기 제2 전원 라인, 및 상기 제3 전극 각각과 접속하는 보조 전원 라인을 포함하는 표시장치.The method of claim 36, wherein the first connection electrode,
A first power line connected to a second electrode of the first sub-pixel;
A second power line connected to the second electrode of the third sub-pixel; And
And an auxiliary power line connected to each of the first power line, the second power line, and the third electrode.
상기 기판은 상기 제1 서브 화소 및 상기 제2 서브 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
상기 보조 전원 라인은 상기 비표시 영역에 배치되고,
상기 제1 전원 라인은 상기 표시 영역에 배치되어 상기 제1 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 보조 전원 라인까지 연장되어 일단이 상기 보조 전원 라인과 접속하고,
상기 제2 전원 라인은 상기 표시 영역에서 상기 제1 전원 라인과 나란하게 배치되어 상기 제3 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 보조 전원 라인까지 연장되어 일단이 상기 보조 전원 라인과 접속하는 표시장치.The method of claim 37,
The substrate includes a display area in which the first sub-pixel and the second sub-pixel are disposed and a non-display area surrounding the display area,
The auxiliary power line is disposed in the non-display area,
The first power line is disposed in the display area to connect with the second electrode of the first sub-pixel, extends from the display area to the auxiliary power line, and has one end connected to the auxiliary power line,
The second power line is disposed parallel to the first power line in the display area to be connected to the second electrode of the third sub-pixel, and extends from the display area to the auxiliary power line to one end of the auxiliary power line. And a display device to be connected.
상기 제1 전원 라인 및 상기 제2 전원 라인은 이격 배치되고, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에는 제1 서브 화소 또는 제3 서브 화소가 배치되는 표시장치.The method of claim 38,
A display device in which the first power line and the second power line are spaced apart, and a first sub-pixel or a third sub-pixel is disposed between the first power line and the second power line.
상기 제1 전원 라인 및 상기 제2 전원 라인은 제1 서브 화소와 제3 서브 화소 사이에 배치되고, 일체로 형성된 표시장치.The method of claim 38,
The first power line and the second power line are disposed between the first sub-pixel and the third sub-pixel, and are integrally formed.
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