KR20210037349A - Display device - Google Patents
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Abstract
Description
본 발명은 영상을 표시하는 표시장치에 관한 것이다.The present invention relates to a display device that displays an image.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.As the information society develops, demands for display devices for displaying images are increasing in various forms. Accordingly, in recent years, various display devices such as a liquid crystal display (LCD), a plasma display panel (PDP), and an organic light emitting display (OLED) have been used.
최근에는 이와 같은 표시장치를 포함한 헤드 장착형 디스플레이(Head Mounted Display, HMD)가 개발되고 있다. 헤드 장착형 디스플레이(HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.Recently, a head mounted display (HMD) including such a display device has been developed. A head mounted display (HMD) is a virtual reality (VR) or augmented reality glasses-type monitor device that is worn in the form of glasses or a helmet to form a focus at a close distance in front of the user's eyes.
이러한 헤드 장착형 디스플레이는 고해상도의 조밀한 화소 간격으로 인해 서브 화소 별로 상이한 색의 발광층을 정밀하게 패턴 형성하는데 어려움이 있다. 이를 해결하기 위하여, 헤드 장착형 디스플레이는 서로 상이한 색상의 광을 발광하는 복수의 스택들로 이루어진 백색 발광층을 공통층으로 형성하고, 서브 화소 별로 컬러필터를 배치하여 상이한 색을 구현할 수 있다. 이러한 경우, 헤드 장착형 디스플레이는 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않다는 장점이 있으나, 복수의 스택들로 인하여 전력이 많이 소비된다는 문제가 있다.In such a head-mounted display, it is difficult to precisely pattern light emitting layers of different colors for each sub-pixel due to a high-resolution, dense pixel spacing. In order to solve this problem, the head-mounted display may implement different colors by forming a white emission layer consisting of a plurality of stacks emitting light of different colors as a common layer, and disposing color filters for each sub-pixel. In this case, the head-mounted display has an advantage in that it does not require a precise mask fabrication or a precise mask alignment process, but there is a problem that a lot of power is consumed due to a plurality of stacks.
본 발명은 소비 전력을 감소시킬 수 있는 표시장치를 제공한다.The present invention provides a display device capable of reducing power consumption.
본 발명의 일 실시예에 따른 표시장치는 제1 서브 화소 및 제2 서브 화소를 구비한 기판, 기판 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 기판과 제1 발광층 사이에 구비된 제1 전극, 제1 발광층과 제2 발광층 사이에 구비된 제2 전극, 제2 발광층 상에 구비된 제3 전극, 제1 서브 화소의 적어도 일측에 구비되고 제1 언더컷 구조를 가지는 제1 하부층 및 제1 상부층이 배치된 제1 언더컷 구조 영역, 및 상기 제2 서브 화소를 둘러싸고, 제2 언더컷 구조를 가지는 제2 하부층 및 제2 상부층이 배치된 제2 언더컷 구조 영역을 포함한다. 제1 서브 화소에 구비된 제2 전극 및 제3 전극은 제1 언더컷 구조 영역에서 접속하고, 상기 제2 서브 화소에 구비된 제2 발광층 및 제3 전극은 상기 제2 언더컷 구조 영역에서 연결된다.The display device according to an exemplary embodiment of the present invention includes a substrate including a first sub-pixel and a second sub-pixel, a first emission layer provided on the substrate to emit light of a first color, and a first emission layer. A second light-emitting layer emitting light of two colors, a first electrode provided between the substrate and the first light-emitting layer, a second electrode provided between the first light-emitting layer and the second light-emitting layer, a third electrode provided on the second light-emitting layer, A first undercut structure region provided on at least one side of the first sub-pixel and in which a first lower layer having a first undercut structure and a first upper layer are disposed, and a second lower layer surrounding the second sub-pixel and having a second undercut structure And a second undercut structure region in which the second upper layer is disposed. The second electrode and the third electrode provided in the first sub-pixel are connected in the first undercut structure region, and the second emission layer and the third electrode provided in the second sub-pixel are connected in the second undercut structure region.
본 발명의 다른 실시예에 따른 표시장치는 제1 전극, 제1 발광층, 제2 전극, 제2 발광층 및 제3 전극으로 이루어진 제1 서브 화소와 제1 발광층, 제2 전극, 제2 발광층 및 제3 전극으로 이루어진 제2 서브 화소를 포함한다. 그리고, 본 발명의 다른 실시예에 따른 표시장치는 제1 서브 화소의 적어도 일측에 구비되고, 제1 하부층 및 제1 하부층 상에 구비된 제1 상부층을 포함하는 제1 언더컷 구조, 및 제2 서브 화소를 둘러싸도록 구비되고, 제2 하부층 및 제2 하부층 상에 구비된 제2 상부층을 포함하는 제2 언더컷 구조를 더 포함한다. 제1 언더컷 구조의 제1 하부층은 제2 언더컷 구조의 제2 하부층 보다 높이가 크다.A display device according to another exemplary embodiment of the present invention includes a first sub-pixel and a first light-emitting layer, a second electrode, a second light-emitting layer, and a second light-emitting layer and a third electrode. It includes a second sub-pixel consisting of three electrodes. In addition, the display device according to another exemplary embodiment of the present invention includes a first undercut structure provided on at least one side of a first sub-pixel, including a first lower layer and a first upper layer provided on the first lower layer, and a second sub-pixel. A second undercut structure is provided to surround the pixels and includes a second lower layer and a second upper layer provided on the second lower layer. The first lower layer of the first undercut structure is higher in height than the second lower layer of the second undercut structure.
본 발명에 따르면, 서브 화소들에 제1 발광층 및 제2 발광층을 마스크 없이 전면에 형성함으로써, 마스크를 이용하여 서브 화소 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다. 즉, 본 발명은 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않으며, 조밀한 화소 간격을 가지는 고해상도의 표시장치에도 적용이 가능하다.According to the present invention, by forming the first emission layer and the second emission layer on the sub-pixels without a mask on the entire surface, it is possible to solve the problem of patterning different emission layers for each sub-pixel using a mask. That is, the present invention does not require a precise mask fabrication or a precise mask alignment process, and can be applied to a high-resolution display device having a dense pixel gap.
또한, 본 발명은 제1 발광층 및 제2 발광층을 전면에 형성함에도 불구하고, 서브 화소들 각각에서 제1 발광층 및 제2 발광층 중 어느 하나만 발광시킬 수 있다. 이에 따라, 본 발명은 제1 발광층 및 제2 발광층을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.In addition, although the first emission layer and the second emission layer are formed on the entire surface of the present invention, only one of the first emission layer and the second emission layer may emit light in each of the sub-pixels. Accordingly, the present invention can significantly reduce power consumption compared to emitting light of both the first and second emission layers.
또한, 본 발명은 언더컷 구조를 이용하여 일부 서브 화소들의 제2 전극 및 제3 전극을 전기적으로 연결시킬 수 있다. 이때, 본 발명은 제2 전극과 제3 전극이 복수의 영역에서 접속이 이루어짐으로써, 제2 전극과 제3 전극을 안정적으로 연결시킬 수 있고, 저항을 감소시킬 수 있다.In addition, according to the present invention, the second electrode and the third electrode of some sub-pixels may be electrically connected using the undercut structure. In this case, according to the present invention, since the second electrode and the third electrode are connected in a plurality of regions, the second electrode and the third electrode can be stably connected and the resistance can be reduced.
또한, 본 발명은 일부 서브 화소에 제1 전극을 형성하지 않을 수 있다. 이에 따라, 본 발명은 제1 전극을 형성하지 않은 서브 화소에서 투과율을 향상시킬 수 있으며, 특히, 표시장치가 하부 발광 방식으로 이루어지는 경우, 발광층에서 발광한 광이 제1 전극을 통과하지 않아도 되므로, 광 효율을 향상시킬 수 있다.In addition, according to the present invention, the first electrode may not be formed in some sub-pixels. Accordingly, the present invention can improve the transmittance in the sub-pixel in which the first electrode is not formed. In particular, when the display device is made of a bottom emission method, since light emitted from the emission layer does not have to pass through the first electrode, Light efficiency can be improved.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The effects obtainable in the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those of ordinary skill in the art from the following description. .
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 4는 도 3의 I-I의 일 예를 보여주는 단면도이다.
도 5는 도 3의 II-II의 일 예를 보여주는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 제1 서브 화소 및 제1 언더컷 영역을 개략적으로 보여주는 평면도이다.
도 7은 도 6의 III-III의 일 예를 보여주는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 제2 서브 화소, 제1 언더컷 영역 및 제2 언더컷 영역을 개략적으로 보여주는 평면도이다.
도 9는 도 8의 IV-IV의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 제3 서브 화소, 제1 언더컷 영역 및 제2 언더컷 영역을 개략적으로 보여주는 평면도이다.
도 11은 도 10의 V-V의 일 예를 보여주는 단면도이다.
도 12는 제1 언더컷 구조 영역과 제2 언더컷 구조 영역을 보여주는 단면도이다.
도 13은 제1 내지 제3 서브 화소 각각에서 방출되는 광을 설명하는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이다.
도 15는 도 14의 VI-VI의 일 예를 보여주는 단면도이다.
도 16은 제1 내지 제4 서브 화소 각각에서 방출되는 광을 설명하는 도면이다.
도 17a내지 도 17c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.1 is a perspective view illustrating a display device according to an exemplary embodiment of the present invention.
FIG. 2 is a plan view showing a first substrate, a source drive IC, a flexible film, a circuit board, and a timing controller of FIG. 1.
3 is a schematic plan view of a first substrate of a display panel according to an exemplary embodiment.
4 is a cross-sectional view illustrating an example of II of FIG. 3.
5 is a cross-sectional view illustrating an example of II-II of FIG. 3.
6 is a plan view schematically illustrating a first sub-pixel and a first undercut area according to an exemplary embodiment of the present invention.
7 is a cross-sectional view illustrating an example of III-III of FIG. 6.
8 is a plan view schematically illustrating a second sub-pixel, a first undercut area, and a second undercut area according to an exemplary embodiment of the present invention.
9 is a cross-sectional view illustrating an example of IV-IV of FIG. 8.
10 is a plan view schematically illustrating a third sub-pixel, a first undercut area, and a second undercut area according to an exemplary embodiment of the present invention.
11 is a cross-sectional view illustrating an example of VV of FIG. 10.
12 is a cross-sectional view showing a first undercut structure area and a second undercut structure area.
13 is a diagram illustrating light emitted from each of first to third sub-pixels.
14 is a plan view schematically showing a first substrate according to another embodiment of the present invention.
15 is a cross-sectional view illustrating an example of VI-VI of FIG. 14.
16 is a diagram illustrating light emitted from each of first to fourth sub-pixels.
17A to 17C relate to a display device according to another embodiment of the present invention, which relates to a head mounted display (HMD) device.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments are intended to complete the disclosure of the present invention, and those skilled in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the invention is only defined by the scope of the claims.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, when it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. When'include','have','consists of' and the like mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when a temporal predecessor relationship is described as'after','following','after','before', etc.,'right' or'direct' It may also include cases that are not continuous unless this is used.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다. "X-axis direction", "Y-axis direction" and "Z-axis direction" should not be interpreted only as a geometrical relationship in which the relationship between each other is vertical, and is wider than within the range in which the configuration of the present invention can function functionally. It can mean having directionality.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” is to be understood as including all possible combinations from one or more related items. For example, the meaning of “at least one of the first item, the second item, and the third item” means that each of the first item, the second item, or the third item, as well as the first item, the second item, and the third item, It may mean a combination of all items that can be presented from more than one.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments can be implemented independently of each other or can be implemented together in a related relationship. May be.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.1 is a perspective view illustrating a display device according to an exemplary embodiment of the present invention. FIG. 2 is a plan view showing a first substrate, a source drive IC, a flexible film, a circuit board, and a timing controller of FIG. 1.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 표시패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(140), 연성필름(150), 회로보드(160), 및 타이밍 제어부(170)를 포함한다.1 and 2, a
표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다.The display panel 110 includes a
제2 기판(112)과 마주보는 제1 기판(111)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성된다. 서브 화소들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.Gate lines, data lines, and sub-pixels are formed on one surface of the
서브 화소들 각각은 박막 트랜지스터와 애노드 전극, 발광층, 및 캐소드 전극을 구비하는 발광소자를 포함할 수 있다. 서브 화소들 각각은 박막 트랜지스터를 이용하여 게이트 라인으로부터 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 발광소자에 소정의 전류를 공급한다. 이로 인하여 애노드 전극에 고전위 전압이 인가되고 캐소드 전극에 저전위 전압이 인가되면, 서브 화소들 각각의 발광층은 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.Each of the sub-pixels may include a light emitting device including a thin film transistor, an anode electrode, a light emitting layer, and a cathode electrode. Each of the sub-pixels supplies a predetermined current to the light emitting device according to the data voltage of the data line when a gate signal is input from the gate line using the thin film transistor. Accordingly, when a high potential voltage is applied to the anode electrode and a low potential voltage is applied to the cathode electrode, the light emitting layers of each of the sub-pixels can emit light with a predetermined brightness according to a predetermined current.
표시패널(110)은 서브 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성될 수 있다. 비표시 영역(NDA)에는 게이트 구동부 및 패드들이 형성될 수 있다.The display panel 110 may be divided into a display area DA in which sub-pixels are formed to display an image and a non-display area NDA that does not display an image. Gate lines, data lines, and sub-pixels may be formed in the display area DA. Gate drivers and pads may be formed in the non-display area NDA.
게이트 구동부는 타이밍 제어부(170)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부는 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 부착될 수도 있다.The gate driver supplies gate signals to the gate lines according to the gate control signal input from the
소스 드라이브 IC(140)는 타이밍 제어부(170)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(140)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(140)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(150)에 실장될 수 있다.The source drive
표시패널(110)의 비표시 영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(150)에는 패드들과 소스 드라이브 IC(140)를 연결하는 배선들, 패드들과 회로보드(160)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(150)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(150)의 배선들이 연결될 수 있다.Pads such as data pads may be formed in the non-display area NDA of the display panel 110. Wires connecting the pads and the
회로보드(160)는 연성필름(150)들에 부착될 수 있다. 회로보드(160)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(160)에는 타이밍 제어부(170)가 실장될 수 있다. 회로보드(160)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.The
타이밍 제어부(170)는 회로보드(160)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력 받는다. 타이밍 제어부(170)는 타이밍 신호에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(140)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(170)는 게이트 제어신호를 게이트 구동부에 공급하고, 소스 제어신호를 소스 드라이브 IC(140)들에 공급한다.The
도 3은 본 발명의 일 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 4는 도 3의 I-I의 일 예를 보여주는 단면도이고, 도 5는 도 3의 II-II의 일 예를 보여주는 단면도이다.FIG. 3 is a plan view schematically illustrating a first substrate of a display panel according to an exemplary embodiment, FIG. 4 is a cross-sectional view illustrating an example of II of FIG. 3, and FIG. 5 is a diagram of II-II of FIG. 3. It is a cross-sectional view showing an example.
도 3 내지 도 5를 참조하면, 제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다. 제1 기판(111)의 표시 영역(DA)에는 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3)가 구비될 수 있다. 제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출하고, 제3 서브 화소(P3)는 청색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 기판(111)의 표시 영역(DA)에는 백색(W)의 광을 발광하는 제4 서브 화소가 더 구비될 수 있다. 또는 기판(111)의 표시 영역(DA)에는 황색(YG)의 광을 발광하는 제5 서브 화소가 더 구비될 수 있다. 또한, 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.3 to 5, the
이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 적색 광을 방출하고, 제2 서브 화소(P2)가 녹색 광을 방출하고, 제3 서브 화소(P3)가 청색 광을 방출하는 것을 가정하고 설명하도록 한다.Hereinafter, for convenience of description, the first sub-pixel P1 emits red light, the second sub-pixel P2 emits green light, and the third sub-pixel P3 emits blue light. Assume and explain.
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3) 각각에 제1 발광층(320) 및 제2 발광층(340)이 구비된다. 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3) 각각이 제1 발광층(320) 및 제2 발광층(340) 중 어느 하나만 발광하는 것을 특징으로 한다.The display panel 110 according to an exemplary embodiment of the present invention includes a
구체적으로, 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 제1 발광층(320) 및 제2 발광층(340) 중 제1 발광층(320)만이 발광할 수 있다. 한편, 제3 서브 화소(P3)는 제1 발광층(320) 및 제2 발광층(340) 중 제2 발광층(340)만이 발광할 수 있다. 이때, 제2 발광층(340)이 청색 광을 발광한다면, 제3 서브 화소(P3)는 청색 광을 방출하는 청색 서브 화소가 될 수 있다. 한편, 제1 발광층(320)은 황색 광을 발광할 수 있다. 그러한 경우, 제1 서브 화소(P1)는 광이 방출되는 경로에 적색 컬러필터를 배치함으로써, 적색 광을 방출하는 적색 서브 화소가 될 수 있다. 제2 서브 화소(P2)는 광이 방출되는 경로에 녹색 컬러필터를 배치함으로써, 녹색 광을 방출하는 녹색 서브 화소가 될 수 있다.Specifically, in the first sub-pixel P1 and the second sub-pixel P2, only the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 제1 전극(310), 제2 전극(330) 및 제3 전극(350)이 구비된다. 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 구비된 제2 전극(330)과 제3 전극(350)을 전기적으로 연결시킨다. 이에 따라, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제1 발광층(320) 및 제2 발광층(340) 중 제1 발광층(320)만이 발광될 수 있다.Meanwhile, in the display panel 110 according to an exemplary embodiment of the present invention, a
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 구비된 제2 전극(330)과 제3 전극(350)을 전기적으로 연결시키기 위하여, 도 3에 도시된 바와 같이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 적어도 일측에 제1 언더컷 구조 영역(UCA1)이 형성된다.The display panel 110 according to an embodiment of the present invention electrically connects the
제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각은 도 4에 도시된 바와 같이 제1 언더컷 구조 영역(UCA1)에서 제1 발광층(320), 제2 전극(330), 제2 발광층(340) 및 제3 전극(350)이 단절된다.Each of the first sub-pixel P1 and the second sub-pixel P2 includes a
그리고, 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각은 제1 언더컷 구조 영역(UCA1)에서 제2 전극(330)과 제3 전극(350)이 접속한다. 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 구비된 제2 전극(330)과 제3 전극(350)은 동일한 제1 전압이 인가된다. 이에 따라, 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각은 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않고, 제1 전극(310)과 제2 전극(330) 사이에 구비된 제1 발광층(320)만이 발광하게 된다.In addition, each of the first sub-pixel P1 and the second sub-pixel P2 is connected to the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에 제2 전극(330) 및 제3 전극(350)이 구비된다. 본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에 제1 전극(310)을 배치하지 않는다. 이에 따라, 제3 서브 화소(P3)는 제2 전극(330)과 기판(111) 사이에 구비된 제1 발광층(320)이 발광하지 않는다.Meanwhile, in the display panel 110 according to an exemplary embodiment, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)와 달리 제3 서브 화소(P3)에 구비된 제2 전극(330)과 제3 전극(350)이 전기적으로 연결되지 않는다. 즉, 제3 서브 화소(P3)에 구비된 제2 전극(330)과 제3 전극(350)은 서로 다른 전압이 인가된다. Unlike the first sub-pixel P1 and the second sub-pixel P2, the display panel 110 according to the exemplary embodiment of the present invention has a
본 발명의 일 실시예에 따른 표시패널(110)은 도 3에 도시된 바와 같이 제3 서브 화소(P3)를 둘러싸도록 제2 언더컷 구조 영역(UCA2)이 형성된다. 제3 서브 화소(P3)은 도 4에 도시된 바와 같이 제2 언더컷 구조 영역(UCA2)에서 제1 발광층(320) 및 제2 전극(330)이 단절되고, 제2 발광층(340) 및 제3 전극(350)은 연결된다.In the display panel 110 according to the exemplary embodiment of the present invention, as illustrated in FIG. 3, a second undercut structure region UCA2 is formed to surround the third sub-pixel P3. In the third sub-pixel P3, the
제3 서브 화소(P3)는 제2 전극(330)과 제3 전극(350)이 제2 발광층(340)을 사이에 두고 서로 이격 배치된다. 제3 서브 화소(P3)의 제3 전극(350)은 인접한 서브 화소(P1, P2)들의 제3 전극(350)과 연결되어 그들과 동일한 제1 전압이 인가될 수 있다. 한편, 제3 서브 화소(P3)의 제2 전극(330)은 제1 전압과 다른 제2 전압이 인가될 수 있다. 이에 따라, 제3 서브 화소(P3)는 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하게 된다. In the third sub-pixel P3, the
한편, 제1 기판(111)의 비표시 영역(NDA)에는 보조 전원 라인(360)이 구비될 수 있다. Meanwhile, the
구체적으로, 보조 전원 라인(360)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장 형성될 수 있다. 보조 전원 라인(360)은 도 5에 도시된 바와 같이 비표시 영역(NDA)에서 절연 물질로 이루어진 층들(260, 270)로 덮이지 않고 노출되며, 노출된 영역에서 제3 전극(350)과 접속할 수 있다.Specifically, the
이러한 보조 전원 라인(360)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 보조 전원 라인(360)은 박막 트렌지스터(230)와 기판(111) 사이에 형성될 수도 있다.The
이하에서는 도 6 내지 도 11을 참조하여 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3)를 구체적으로 설명하도록 한다.Hereinafter, the first sub-pixel P1, the second sub-pixel P2, and the third sub-pixel P3 will be described in detail with reference to FIGS. 6 to 11.
도 6은 본 발명의 일 실시예에 따른 제1 서브 화소 및 제1 언더컷 영역을 개략적으로 보여주는 평면도이고, 도 7은 도 6의 III-III의 일 예를 보여주는 단면도이다.6 is a plan view schematically illustrating a first sub-pixel and a first undercut area according to an exemplary embodiment, and FIG. 7 is a cross-sectional view illustrating an example of III-III of FIG. 6.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)은 표시 영역(DA)에 제1 서브 화소(P1)가 구비되고, 제1 서브 화소(P1)의 적어도 일 측에 제1 언더컷 구조 영역(UCA1)이 배치된다. 6 and 7, in the display panel 110 according to an exemplary embodiment of the present invention, a first sub-pixel P1 is provided in the display area DA, and at least one of the first sub-pixels P1 is The first undercut structure region UCA1 is disposed on the side.
제1 서브 화소(P1)에는 제1 기판(111) 상에 구비된 차광층(210), 제1 절연막(220), 박막 트랜지스터(231), 제2 절연막(260), 제3 절연막(270), 제1 전극(311), 뱅크(315), 제1 발광층(321), 제2 전극(331), 제2 발광층(341), 및 제3 전극(351)을 포함한다.The first sub-pixel P1 includes a
제1 기판(111)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다. 제1 기판(111)은 투명한 재료로 이루어질 수도 있고 불투명한 재료로 이루어질 수도 있다.The
본 발명의 일 실시예에 따른 표시장치는 발광된 광이 하부쪽으로 방출되는 소위 하부 발광(bottom emission) 방식으로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 본 발명의 일 실시예에 따른 표시장치가 하부 발광 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료가 이용될 수 있다. 한편, 본 발명의 일 실시예에 따른 표시장치가 발광된 광이 상부쪽으로 방출되는 상부 발광(top emission) 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수도 있다.The display device according to the exemplary embodiment of the present invention may be formed in a so-called bottom emission method in which the emitted light is emitted downward, but is not limited thereto. When the display device according to an exemplary embodiment of the present invention is formed in a bottom emission type, a transparent material may be used for the
제1 기판(111) 상에는 각종 신호 라인들, 박막 트랜지스터(230), 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비된다. 신호 라인들은 게이트 라인, 데이터 라인, 전원 라인, 및 기준 라인을 포함하여 이루어질 수 있다.Circuit elements including various signal lines,
박막 트랜지스터(230)는 서브 화소(P1, P2, P3) 별로 구비된다. 제1 서브 화소(P1)에 하나의 박막 트랜지스터(231)이 구비될 수 있다. The
박막 트랜지스터(230)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 제1 전극(311)에 소정의 전압을 공급한다. 이러한 박막 트랜지스터(230)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.When a gate signal is input to the gate line, the
구체적으로, 제1 기판(111) 상에는 액티브층이 형성된다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 기판(111)과 액티브층 사이에는 액티브층으로 입사되는 외부광을 차단하기 위한 차광층(210)이 형성될 수 있다. 차광층(210)이 금속 물질로 형성되는 경우, 액티브층과 차광층(210) 사이에 제1 절연막(220)이 형성될 수 있다.Specifically, an active layer is formed on the
액티브층 상에는 게이트 절연막이 형성될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.A gate insulating layer may be formed on the active layer. The gate insulating layer may be formed of an inorganic layer, for example, a silicon oxide layer, a silicon nitride layer, or multiple layers thereof.
게이트 절연막 상에는 게이트 전극이 형성될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A gate electrode may be formed on the gate insulating layer. The gate electrode is made of any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof. It may be a single layer or multiple layers made, but is not limited thereto.
게이트 전극 상에는 층간 절연막이 형성될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.An interlayer insulating film may be formed on the gate electrode. The interlayer insulating film may be formed of an inorganic film, for example, a silicon oxide film, a silicon nitride film, or multiple films thereof.
층간 절연막 상에는 소스 전극과 드레인 전극이 형성될 수 있다. 소스 전극과 드레인 전극 각각은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극과 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.A source electrode and a drain electrode may be formed on the interlayer insulating layer. Each of the source electrode and the drain electrode may be connected to the active layer through a contact hole penetrating through the gate insulating layer and the interlayer insulating layer. Each of the source electrode and the drain electrode is any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu), or It may be a single layer or multiple layers made of an alloy thereof, but is not limited thereto.
제2 절연막(260)은 박막 트랜지스터(231) 상에 형성된다. 제2 절연막(260)은 박막 트랜지스터(231)를 덮어 보호한다. 이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.The second
제3 절연막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(231)로 인한 단차를 평탄화시킨다. 이러한 제3 절연막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.The third
제1 전극(311)은 제3 절연막(270) 상에서 제1 서브 화소(P1)에 패턴 형성된다. 제1 전극(311)은 제2 절연막(260)과 제3 절연막(270)을 관통하는 제1 컨택홀(CH1)을 통해 박막 트랜지스터(231)의 소스 전극 또는 드레인 전극에 접속되어, 제1 고전위 전압이 인가될 수 있다.The
제1 전극(311)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(311)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(311)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(311)은 애노드 전극일 수 있다.The
뱅크(315)는 제3 절연막(270) 상에서 제1 전극(311)의 끝단을 덮도록 형성될 수 있다. 그에 따라, 제1 전극(311)의 끝단에 전류가 집중되어 발광 효율이 저하되는 것을 방지할 수 있다.The
뱅크(315)는 제1 서브 화소(P1)의 발광 영역(EA1)을 정의한다. 즉, 제1 서브 화소(P1)에서 뱅크(315)가 형성되지 않고 노출된 제1 전극(311)의 노출 영역이 발광 영역(EA1)이 된다.The
뱅크(315)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.The
제1 발광층(321)은 제1 전극(311) 상에 형성된다. 보다 구체적으로, 제1 발광층(321)은 제1 전극(311) 상에 형성되고, 뱅크(315) 상에도 형성될 수 있다. The
이러한 제1 발광층(321)은 정공 수송층(hole transporting layer), 제1 색의 광을 발광하는 제1 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(321)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제1 색 발광층으로 이동하게 되며, 제1 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제1 발광층(321)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
제2 전극(331)은 제1 발광층(321) 상에 형성된다. 제2 전극(331)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제1 서브 화소(P1)에 구비된 제2 전극(331)은 캐소드 전극일 수 있다.The
제2 발광층(341)은 제2 전극(331) 상에 형성된다. 제2 발광층(341)은 정공 수송층(hole transporting layer), 제2 색 광을 발광하는 제2 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(341)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제2 색 발광층으로 이동하게 되며, 제2 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제2 발광층(341)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
다만, 제2 발광층(341)은 제1 발광층(321)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(321)이 제1 색의 광을 발광하는 경우, 제2 발광층(341)은 제1 색과 다른 제2 색의 광을 발광할 수 있다. 예컨대, 제1 발광층(321)은 황색 광을 발광하는 황색 발광층을 포함하고, 제2 발광층(341)은 청색 광을 발광하는 청색 발광층을 포함할 수 있다.However, the
제3 전극(351)은 제2 발광층(341) 상에 형성된다. 제3 전극(351)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(351)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(351)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제1 서브 화소(P1)에 구비된 제3 전극(351)은 캐소드 전극일 수 있다.The
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 제1 언더컷 구조 영역(UCA1)에서 접속되는 것을 특징으로 한다.The display panel 110 according to an exemplary embodiment of the present invention is characterized in that the
상술한 바와 같은 제1 서브 화소(P1)를 포함하는 표시패널(110)은 제1 서브 화소(P1)의 적어도 일 측에 제1 언더컷 구조 영역(UCA1)이 배치된다. In the display panel 110 including the first sub-pixel P1 as described above, the first undercut structure region UCA1 is disposed on at least one side of the first sub-pixel P1.
도 6에서는 제1 언더컷 구조 영역(UCA1)이 제1 서브 화소(P1)의 제1 측 및 상기 제1 측과 마주보는 제2 측 각각에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 여기서, 제1 서브 화소(P1)의 제1 측은 인접한 제2 서브 화소(P2)를 바라보는 측을 나타내며, 제1 서브 화소(P1)의 제2 측은 인접한 제3 서브 화소(P3)를 바라보는 측을 나타낼 수 있다.In FIG. 6, the first undercut structure area UCA1 is shown to be disposed on each of the first side of the first sub-pixel P1 and the second side facing the first side, but is not limited thereto. Here, the first side of the first sub-pixel P1 represents the side facing the adjacent second sub-pixel P2, and the second side of the first sub-pixel P1 is the side facing the adjacent third sub-pixel P3. Can indicate side.
다른 일 실시예에 있어서, 제1 언더컷 구조 영역(UCA1)은 제1 서브 화소(P1)를 둘러싸도록 배치되지 않으면 되며, 제1 서브 화소(P1)와 인접한 다른 서브 화소들 사이에 어디에도 배치될 수 있다.In another embodiment, the first undercut structure region UCA1 may not be disposed so as to surround the first sub-pixel P1, and may be disposed anywhere between the first sub-pixel P1 and other adjacent sub-pixels. have.
예컨대, 제1 언더컷 구조 영역(UCA1)은 제1 서브 화소(P1)의 제1 측, 상기 제1 측과 마주보는 제2 측, 제1 측과 제2 측을 연결시키는 제3 측 및 제4 측 중 적어도 하나에 배치될 수 있다. For example, the first undercut structure area UCA1 includes a first side of the first sub-pixel P1, a second side facing the first side, and a third side and a fourth side connecting the first side and the second side. It may be disposed on at least one of the sides.
또한, 제1 언더컷 구조 영역(UCA1)은 표시 영역(DA)에 구비된 모든 제1 서브 화소(P1)들 각각의 적어도 일측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 언더컷 구조 영역(UCA1)은 표시 영역(DA)에 구비된 모든 제1 서브 화소(P1)들 중 일부의 적어도 일측에만 배치될 수도 있다.In addition, the first undercut structure area UCA1 may be disposed on at least one side of each of all the first sub-pixels P1 provided in the display area DA, but is not limited thereto. The first undercut structure area UCA1 may be disposed only on at least one side of some of all the first sub-pixels P1 provided in the display area DA.
이하에서는 설명의 편의를 위하여 제1 언더컷 구조 영역(UCA1)이 도 6에 도시된 바와 같이 제1 서브 화소(P1)의 제1 측 및 상기 제1 측과 마주보는 제2 측 각각에 배치된 것을 가정하고 설명하도록 한다. 즉, 제1 서브 화소(P1)의 제1 측에는 하나의 제1 언더컷 구조 영역(UCA1)이 배치되고, 제1 서브 화소(P1)의 제2 측에는 다른 하나의 제1 언더컷 구조 영역(UCA1)이 배치될 수 있다.Hereinafter, for convenience of description, the first undercut structure region UCA1 is disposed on each of the first side of the first sub-pixel P1 and the second side facing the first side, as shown in FIG. 6. Assume and explain. That is, one first undercut structure area UCA1 is disposed on the first side of the first sub-pixel P1, and another first undercut structure area UCA1 is disposed on the second side of the first sub-pixel P1. Can be placed.
이러한 제1 언더컷 구조 영역(UCA1)들 각각에는 제1 언더컷 구조를 가지는 제1 하부층(261)과 제1 상부층(281)이 배치된다. 일 실시예에 있어서, 제1 언더컷 구조 영역(UCA1)들 각각에는 제1 연결 전극(241)이 더 배치될 수 있다.A first
제1 연결 전극(241)은 제1 기판(111) 상에서 제1 서브 화소(P1)의 적어도 일 측에 패턴 형성된다. 예컨대, 제1 연결 전극(241)은 제1 기판(111) 상에서 제1 서브 화소(P1)의 제1 측 및 제2 측 각각에 패턴 형성될 수 있다.The
제1 연결 전극(241)은 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)과 인접한 서브 화소의 제2 전극(330) 및 제3 전극(350)을 전기적으로 연결할 수 있다. The
예컨대, 제1 서브 화소(P1)의 제1 측에 구비된 하나의 제1 연결 전극(241)은 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)과 인접한 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)을 전기적으로 연결할 수 있다. For example, one
구체적으로, 제1 서브 화소(P1)의 제1 측에 구비된 하나의 제1 연결 전극(241)은 상면의 일부가 노출될 수 있다. 하나의 제1 연결 전극(241)은 노출된 상면에 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352) 중 어느 하나가 접속될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)은 전기적으로 연결되어 있으므로, 하나의 제1 연결 전극(241)은 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 전기적으로 연결될 수 있다.Specifically, a portion of the top surface of one
한편, 하나의 제1 연결 전극(241)은 제2 컨택홀(CH2) 및 제1 상부층(281)을 통하여 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)과 전기적으로 연결될 수 있다.Meanwhile, one
결과적으로, 하나의 제1 연결 전극(241)은 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)과 인접한 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)을 전기적으로 연결할 수 있다.As a result, one
이러한 제1 연결 전극(241)은 박막 트랜지스터(231)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
제1 언더컷 구조의 제1 하부층(261)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 제2 절연막(260)의 일부가 제1 언더컷 구조의 제1 하부층(261)이 될 수 있다. 제1 하부층(261)은 제1 연결 전극(241) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. 보다 구체적으로, 제1 하부층(261)은 제1 연결 전극(241)의 일부를 노출시키는 제1 개구 영역(OA1)을 포함할 수 있다.The first
이러한 제1 언더컷 구조의 제1 하부층(261)은 복수의 층으로 이루어질 수 있다. 예컨대, 제1 언더컷 구조의 제1 하부층(261)은 도 7에 도시된 바와 같이 제1 층(261a) 및 제2 층(261b)를 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 제1 언더컷 구조의 제1 하부층(261)은 3개 또는 그 이상의 층으로 이루어질 수도 있다.The first
제1 층(261a)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 2 절연막(260)의 일부가 제1 하부층(261)의 제1 층(261a)이 될 수 있다. 제1 층(261a)은 제1 서브 화소(P1)로부터 제1 언더컷 구조 영역(UCA1)까지 연장되어 구비될 수 있다. 제1 층(261a)은 제1 언더컷 구조 영역(UCA1)에 구비된 제1 연결 전극(241) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. The
제2 층(261b)은 제1 층(261a) 상에 형성된다. 이때, 제2 층(261b)은 제1 층(261a) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. 이에 따라, 제1 연결 전극(241)의 일부는 여전히 노출될 수 있다.The
제2 층(261b)은 제1 언더컷 구조 영역(UCA1)에만 구비될 수 있다. 즉, 제2 층(261b)은 제1 서브 화소(P1)에 구비되지 않으며, 제1 서브 화소(P1)에 구비된 제3 절연막(270)과 측면이 접할 수 있다.The
제1 언더컷 구조의 제1 상부층(281)은 제1 하부층(261) 상에서 제1 하부층(261)의 제1 개구 영역(OA1)의 일부를 가리도록 형성된다. 구체적으로, 제1 상부층(281)은 제1 하부층(261) 상에서 제1 하부층(261)과 중첩되도록 형성된 제1 중첩부(281a)를 포함한다. 또한, 제1 상부층(281)은 제1 연결 전극(241)의 일부를 노출시키는 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 제1 돌출부(281b)를 포함한다. 이때, 제1 상부층(281)의 제1 돌출부(281b)는 제1 연결 전극(241)과 이격되어, 제1 연결 전극(241)과의 사이에 공간을 형성한다.The first
제1 상부층(281)의 제1 돌출부(281b)는 제1 서브 화소(P1)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출되거나, 제1 서브 화소(P1)와 인접하게 배치된 서브 화소에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다.The
하나의 제1 언더컷 구조 영역(UCA1)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비될 수 있다. 이때, 하나의 제1 언더컷 구조 영역(UCA1)에 구비된 제1 상부층(281)은 제1 서브 화소(P1)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제1 상부층(281)에 의하여 가려질 수 있다. 가려진 영역에 구비된 제1 연결 전극(241) 역시 제1 상부층(281)에 의하여 가려질 수 있다. 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제2 서브 화소(P2)에 인접한 나머지 영역은 여전히 제1 연결 전극(241)을 노출시킬 수 있다.One first undercut structure area UCA1 may be provided between the first sub-pixel P1 and the second sub-pixel P2. In this case, the first
다른 하나의 제1 언더컷 구조 영역(UCA1)은 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 구비될 수 있다. 이때, 다른 하나의 제1 언더컷 구조 영역(UCA1)에 구비된 제1 상부층(281)은 제3 서브 화소(P3)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 다른 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제3 서브 화소(P3)에 인접한 일부 영역이 제1 상부층(281)에 의하여 가려질 수 있다. 가려진 영역에 구비된 제1 연결 전극(241) 역시 제1 상부층(281)에 의하여 가려질 수 있다. 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제2 서브 화소(P2)에 인접한 나머지 영역은 여전히 제1 연결 전극(241)을 노출시킬 수 있다.The other first undercut structure area UCA1 may be provided between the first sub-pixel P1 and the third sub-pixel P3. In this case, the first
제1 언더컷 구조의 제1 상부층(281)은 전도성 물질로 이루어질 수 있다. 제1 상부층(281)은 제1 전극(311)과 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. The first
제1 상부층(281)은 제1 전극(311)과 동일한 물질로 동시에 형성될 수 있다. 이때, 제1 상부층(281)은 제1 전극(311)과 이격 배치되어, 제1 서브 화소(P1)의 제1 전극(311)과 서로 전기적으로 연결되지 않도록 한다. The first
이와 같은 경우, 표시패널(110)은 제1 상부층(281)을 제1 전극(311)과 동일한 물질로 동시에 형성함으로써, 별도의 공정을 추가하지 않고 제1 상부층(281)이 형성될 수 있다.In this case, since the first
그러나 반드시 이에 한정되지 않으며, 제1 상부층(281)은 제1 전극(311)과 다른 물질로 형성될 수도 있다. 제1 상부층(281)은 전도성 물질로 이루어지면 될 뿐, 구체적인 물질로 한정되지는 않는다.However, the present invention is not limited thereto, and the first
제1 상부층(281)은 제1 하부층(261)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(241)에 접속될 수 있다. 제1 상부층(281)은 상술한 바와 같이 전도성 물질로 이루어지므로, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 상부층(281)을 통해 제1 언더컷 구조의 제1 상부층(281) 상에 배치된 전극들과 제1 언더컷 구조의 제1 상부층(281) 아래에 배치된 전극들을 전기적으로 연결시킬 수 있다.The first
보다 구체적으로, 제1 언더컷 구조 영역(UCA1)에는 제1 서브 화소(P1)의 제1 발광층(321), 제2 전극(331), 제2 발광층(341) 및 제3 전극(351)이 구비될 수 있다. More specifically, in the first undercut structure area UCA1, the
제1 서브 화소(P1)에 구비된 제1 발광층(321)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 하나의 제1 언더컷 구조 영역(UCA1)이 배치될 수 있다. 제1 서브 화소(P1)의 제1 발광층(321)은 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. For example, one first undercut structure region UCA1 may be disposed between the first sub-pixel P1 and the second sub-pixel P2. The
구체적으로, 제1 서브 화소(P1)의 제1 발광층(321)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.Specifically, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제1 발광층(321)과 제2 서브 화소(P2)의 제1 발광층(322)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 322) 상에 제2 전극(331, 332)을 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제2 전극(332)이 제1 상부층(281)의 제1 돌출부(281b)와 제2 서브 화소(P2)의 제1 발광층(322) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
다른 예를 들어, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 다른 하나의 제1 언더컷 구조 영역(UCA1)이 배치될 수 있다. 제1 발광층(321)은 다른 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. For another example, another first undercut structure region UCA1 may be disposed between the first sub-pixel P1 and the third sub-pixel P3. The
구체적으로, 제1 발광층(321)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제1 발광층(324)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.Specifically, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제1 발광층(321)과 제3 서브 화소(P3)의 제1 발광층(323)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 323) 상에 제2 전극(331, 333)을 증착하는 경우, 제1 서브 화소(P1)에 증착되는 제2 전극(331)이 제1 상부층(281)의 제1 돌출부(281b)와 제1 서브 화소(P1)의 제1 발광층(321) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
제1 서브 화소(P1)에 구비된 제2 전극(331)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제2 전극(331)은 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 전극(331)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 전극(330)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 전극(331)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제1 서브 화소(P1)에 증착되는 제2 전극(331)은 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어지면서, 제1 상부층(281)의 제1 돌출부(281b)의 측면에 접속될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)은 제1 상부층(281)과 전기적으로 연결될 수 있다.For example, the
제2 서브 화소(P2)에 증착되는 제2 전극(322)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.The
다른 예를 들어, 제2 전극(331)은 다른 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 전극(331)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제2 전극(330)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제2 전극(333)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다.For another example, the
제1 서브 화소(P1)에 증착되는 제2 전극(322)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 제1 상부층(281)의 제1 돌출부(281b) 아래에서 제1 발광층(321) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)은 제1 연결 전극(241)에 접속될 수 있다.The
제1 서브 화소(P1)에 구비된 제2 발광층(341)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제2 발광층(341)은 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 발광층(341)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 발광층(340)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 발광층(341)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제2 서브 화소(P2)에 증착되는 제2 발광층(342)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.For example, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 발광층(341)과 제2 서브 화소(P2)의 제2 발광층(342)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제2 발광층(341, 342) 상에 제3 전극(351, 352)을 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제3 전극(352)이 제1 상부층(281)의 제1 돌출부(281b)와 제2 서브 화소(P2)의 제2 발광층(342) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
다른 예를 들어, 제2 발광층(341)은 다른 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 발광층(341)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제2 발광층(340)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제2 발광층(344)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제1 서브 화소(P1)에 증착되는 제2 발광층(341)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.For another example, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 발광층(341)과 제3 서브 화소(P3)의 제2 발광층(343)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제2 발광층(341, 343) 상에 제3 전극(351, 353)을 증착하는 경우, 제1 서브 화소(P1)에 증착되는 제3 전극(351)이 제1 상부층(281)의 제1 돌출부(281b)와 제1 서브 화소(P1)의 제2 발광층(341) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment, the
제1 서브 화소(P1)에 구비된 제3 전극(351)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다.The
예를 들어, 제3 전극(351)은 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제3 전극(351)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제3 전극(350)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제3 전극(351)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제1 서브 화소(P1)에 증착되는 제3 전극(351)은 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어지면서, 제2 전극(331)에 접속될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제3 전극(351)은 제1 서브 화소(P1)의 제2 전극(331)과 전기적으로 연결될 수 있다.For example, the
제2 서브 화소(P2)에 증착되는 제3 전극(352)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.The
다른 예를 들어, 제3 전극(351)은 다른 하나의 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제3 전극(351)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제3 전극(350)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제3 전극(353)은 도 7에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다.For another example, the
제1 서브 화소(P1)에 증착되는 제3 전극(352)은 도 7에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다. 이때, 제1 서브 화소(P1)의 제3 전극(351)은 제1 상부층(281)의 제1 돌출부(281b) 아래에서 제2 발광층(341) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제3 전극(351)은 제2 전극(331)에 접속될 수 있다.The
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 제1 언더컷 구조 영역(UCA1)에서 접속될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)은 동일한 전압이 인가될 수 있다. 보조 전원 라인(360)을 통해 제1 서브 화소(P1)의 제3 전극(351)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제1 서브 화소(P1)의 제3 전극(351)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 제1 서브 화소(P1)의 제3 전극(351)과 함께 캐소드 전극일 수 있다.As described above, in the display panel 110 according to the exemplary embodiment of the present invention, the
이에 따라, 제1 서브 화소(P1)는 제2 전극(331)과 제3 전극(351) 사이에 구비된 제2 발광층(341)이 발광하지 않는다. 반면, 제1 서브 화소(P1)는 제1 전극(311)에 제1 고전위 전압이 인가되고, 제2 전극(331) 및 제3 전극(351)에 저전위 전압이 인가되면, 제1 전극(311)과 제2 전극(331) 사이에 구비된 제1 발광층(321)이 소정의 전류에 따라 소정의 밝기로 발광한다.Accordingly, in the first sub-pixel P1, the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 복수의 제1 언더컷 구조 영역(UCA1)들에서 병렬로 연결될 수 있다. Meanwhile, in the display panel 110 according to the exemplary embodiment, the
구체적으로, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 하나의 제1 언더컷 구조 영역(UCA1)에서 접속할 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 언더컷 구조 상에서 제1 접속(C1)이 이루질 수 있다.Specifically, in the display panel 110 according to the exemplary embodiment, the
또한, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 다른 하나의 제1 언더컷 구조 영역(UCA1)에서 접속할 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)이 다른 하나의 제1 언더컷 구조 영역(UCA1)에 배치된 제1 언더컷 구조의 아래에서 제2 접속(C2)이 이루어질 수 있다. In addition, in the display panel 110 according to an exemplary embodiment, the
이와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)을 병렬로 연결함으로써, 캐소드 전극의 저항을 감소시킬 수 있다. As described above, the display panel 110 according to the exemplary embodiment of the present invention reduces the resistance of the cathode electrode by connecting the
제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351) 중 어느 하나는 저항이 높은 금속물질로 이루어지고, 나머지 하나는 저항이 낮은 금속물질로 이루어질 수 있다. 예컨대, 제2 전극(331)은 IZO와 같이 저항이 높은 금속물질로 이루어지고, 제3 전극(351)은 Al과 같이 저항이 낮은 금속물질로 이루어질 수 있다. 이러한 경우, 캐소드 전극으로 구성된 제2 전극(331)과 제3 전극(351)을 병렬로 연결함으로써, 캐소드 전극의 저항이 감소될 수 있다.One of the
더 나아가, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조 영역(UCA1)에서 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)이 인접한 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)에 접속될 수 있다. Furthermore, the display panel 110 according to an exemplary embodiment of the present invention includes a
구체적으로, 제1 서브 화소(P1)의 제2 전극(331)은 제1 상부층(281)의 제1 돌출부(281b)의 측면에 접속될 수 있다. 제1 상부층(281)은 제1 하부층(261)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(241)에 접속될 수 있다. 제1 연결 전극(241)은 제1 개구 영역(OA1)에서 인접한 제2 서브 화소(P2)의 제2 전극(332)과 제3 접속(C3)이 이루어질 수 있다. 또한, 제2 서브 화소(P2)의 제2 전극(332)은 제1 하부층(261)의 측면을 타고 올라가면서 제1 상부층(281)의 제1 돌출부(281a)의 하면에까지 형성될 수 있다. 이러한 경우, 제2 서브 화소(P2)의 제2 전극(332)은 제1 상부층(281)과 제4 접속(C4)이 이루어질 수 있다.Specifically, the
이에 따라, 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)은 제1 상부층(281) 및 제1 연결 전극(241)을 통해 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 전기적으로 연결될 수 있다.Accordingly, the
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351), 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352) 간에 복수의 접속(C1, C2, C3, C4)들이 이루어지도록 한다. 이를 통해, 본 발명의 일 실시예에 따른 표시패널(110)은 캐소드 전극의 저항을 감소시킬 수 있다. 더 나아가, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제2 전극(331, 332)과 제3 전극(351, 352) 간의 전기적 연결이 안정적으로 이루어질 수 있다. As described above, the display panel 110 according to the exemplary embodiment of the present invention includes the second and
도 8은 본 발명의 일 실시예에 따른 제2 서브 화소, 제1 언더컷 영역 및 제2 언더컷 영역을 개략적으로 보여주는 평면도이고, 도 9는 도 8의 IV-IV의 일 예를 보여주는 단면도이다.FIG. 8 is a plan view schematically illustrating a second sub-pixel, a first undercut area, and a second undercut area according to an exemplary embodiment, and FIG. 9 is a cross-sectional view illustrating an example of IV-IV of FIG. 8.
도 8 및 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)은 표시 영역(DA)에 제2 서브 화소(P2)가 구비되고, 제2 서브 화소(P2)의 적어도 일 측에 제1 언더컷 구조 영역(UCA1)이 배치된다. 제2 서브 화소(P2)가 제3 서브 화소(P3)와 인접하게 배치되는 경우, 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에는 제2 언더컷 구조 영역(UCA2)이 배치될 수 있다.8 and 9, in the display panel 110 according to an exemplary embodiment of the present invention, a second sub-pixel P2 is provided in the display area DA, and at least one of the second sub-pixels P2 is The first undercut structure region UCA1 is disposed on the side. When the second sub-pixel P2 is disposed adjacent to the third sub-pixel P3, the second undercut structure region UCA2 is disposed between the second sub-pixel P2 and the third sub-pixel P3. I can.
제2 서브 화소(P2)에는 제1 기판(111) 상에 구비된 차광층(210), 제1 절연막(220), 박막 트랜지스터(232), 제2 절연막(260), 제3 절연막(270), 제1 전극(312), 뱅크(315), 제1 발광층(322), 제2 전극(332), 제2 발광층(342), 및 제3 전극(352)을 포함한다.The second sub-pixel P2 includes a
제1 기판(111) 상에는 각종 신호 라인들, 박막 트랜지스터(230), 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비된다. 신호 라인들은 게이트 라인, 데이터 라인, 전원 라인, 및 기준 라인을 포함하여 이루어질 수 있다.Circuit elements including various signal lines,
박막 트랜지스터(230)는 서브 화소(P1, P2, P3) 별로 구비된다. 제2 서브 화소(P2)에 다른 하나의 박막 트랜지스터(232)이 구비될 수 있다. The
박막 트랜지스터(230)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 제1 전극(312)에 소정의 전압을 공급한다. 이러한 박막 트랜지스터(230)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 박막 트랜지스터(230)의 구성에 대한 구체적인 설명은 앞서 설명한 바와 동일하므로, 생략하도록 한다.When a gate signal is input to the gate line, the
제2 절연막(260)은 박막 트랜지스터(232) 상에 형성된다. 제2 절연막(260)은 박막 트랜지스터(232)를 덮어 보호한다. 이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.The second
제3 절연막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(232)로 인한 단차를 평탄화시킨다. 이러한 제3 절연막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.The third
제1 전극(312)은 제3 절연막(270) 상에서 제2 서브 화소(P2)에 패턴 형성된다. 제1 전극(312)은 제2 절연막(260)과 제3 절연막(270)을 관통하는 제1 컨택홀(CH1)을 통해 박막 트랜지스터(232)의 소스 전극 또는 드레인 전극에 접속되어, 제2 고전위 전압이 인가될 수 있다.The
제1 전극(312)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(312)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(312)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(312)은 애노드 전극일 수 있다.The
뱅크(315)는 제3 절연막(270) 상에서 제1 전극(312)의 끝단을 덮도록 형성될 수 있다. 그에 따라, 제1 전극(312)의 끝단에 전류가 집중되어 발광 효율이 저하되는 것을 방지할 수 있다.The
뱅크(315)는 제2 서브 화소(P2)의 발광 영역(EA2)을 정의한다. 즉, 제2 서브 화소(P2)에서 뱅크(315)가 형성되지 않고 노출된 제1 전극(312)의 노출 영역이 발광 영역(EA2)이 된다.The
뱅크(315)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.The
제1 발광층(322)은 제1 전극(312) 상에 형성된다. 보다 구체적으로, 제1 발광층(322)은 제1 전극(312) 상에 형성되고, 뱅크(315) 상에도 형성될 수 있다. The
이러한 제1 발광층(322)은 정공 수송층(hole transporting layer), 제1 색의 광을 발광하는 제1 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(322)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제1 색 발광층으로 이동하게 되며, 제1 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제1 발광층(322)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
제2 전극(332)은 제1 발광층(322) 상에 형성된다. 제2 전극(332)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 서브 화소(P2)에 구비된 제2 전극(332)은 캐소드 전극일 수 있다.The
제2 발광층(342)은 제2 전극(332) 상에 형성된다. 제2 발광층(342)은 정공 수송층(hole transporting layer), 제2 색 광을 발광하는 제2 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(342)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제2 색 발광층으로 이동하게 되며, 제2 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제2 발광층(342)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
다만, 제2 발광층(342)은 제1 발광층(322)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(322)이 제1 색의 광을 발광하는 경우, 제2 발광층(342)은 제1 색과 다른 제2 색의 광을 발광할 수 있다. 예컨대, 제1 발광층(322)은 황색 광을 발광하는 황색 발광층을 포함하고, 제2 발광층(342)은 청색 광을 발광하는 청색 발광층을 포함할 수 있다.However, the
제3 전극(352)은 제2 발광층(342) 상에 형성된다. 제3 전극(352)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(352)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(352)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 서브 화소(P2)에 구비된 제3 전극(352)은 캐소드 전극일 수 있다.The
본 발명의 일 실시예에 따른 표시패널(110)은 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352)이 제1 언더컷 구조 영역(UCA1)에서 접속되는 것을 특징으로 한다.The display panel 110 according to an exemplary embodiment of the present invention is characterized in that the
상술한 바와 같은 제2 서브 화소(P2)를 포함하는 표시패널(110)은 제2 서브 화소(P2)의 적어도 일 측에 제1 언더컷 구조 영역(UCA1)이 배치된다. In the display panel 110 including the second sub-pixel P2 as described above, the first undercut structure region UCA1 is disposed on at least one side of the second sub-pixel P2.
도 8에서는 제1 언더컷 구조 영역(UCA1)이 제2 서브 화소(P2)의 제2 측에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 다른 일 실시예에 있어서, 제1 언더컷 구조 영역(UCA1)은 제2 서브 화소(P2)를 둘러싸도록 배치되지 않으면 되며, 제2 서브 화소(P2)와 인접한 다른 서브 화소들 사이에 어디에도 배치될 수 있다.8 illustrates that the first undercut structure region UCA1 is disposed on the second side of the second sub-pixel P2, but is not limited thereto. In another embodiment, the first undercut structure region UCA1 may not be disposed so as to surround the second sub-pixel P2, and may be disposed anywhere between the second sub-pixel P2 and other adjacent sub-pixels. have.
예컨대, 제1 언더컷 구조 영역(UCA1)은 제2 서브 화소(P2)의 제1 측, 상기 제1 측과 마주보는 제2 측, 제1 측과 제2 측을 연결시키는 제3 측 및 제4 측 중 적어도 하나에 배치될 수 있다. 여기서, 제2 서브 화소(P2)의 제1 측은 인접한 제3 서브 화소(P3)를 바라보는 측을 나타내며, 제2 서브 화소(P2)의 제2 측은 인접한 제1 서브 화소(P1)를 바라보는 측을 나타낼 수 있다.For example, the first undercut structure area UCA1 includes a first side of the second sub-pixel P2, a second side facing the first side, and a third side and a fourth side connecting the first side and the second side. It may be disposed on at least one of the sides. Here, the first side of the second sub-pixel P2 represents the side facing the adjacent third sub-pixel P3, and the second side of the second sub-pixel P2 is the side facing the adjacent first sub-pixel P1. Can indicate side.
또한, 제1 언더컷 구조 영역(UCA1)은 표시 영역(DA)에 구비된 모든 제2 서브 화소(P2)들 각각의 적어도 일측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 언더컷 구조 영역(UCA1)은 표시 영역(DA)에 구비된 모든 제2 서브 화소(P2)들 중 일부의 적어도 일측에만 배치될 수도 있다.In addition, the first undercut structure area UCA1 may be disposed on at least one side of each of all the second sub-pixels P2 provided in the display area DA, but is not limited thereto. The first undercut structure area UCA1 may be disposed only on at least one side of some of all the second sub-pixels P2 provided in the display area DA.
이하에서는 설명의 편의를 위하여, 제1 언더컷 구조 영역(UCA1)이 도 8에 도시된 바와 같이 제2 서브 화소(P2)의 제2 측에 배치된 것을 가정하고 설명하도록 한다. 또한, 제2 서브 화소(P2)의 제1 측에는 인접한 제3 서브 화소(P3)를 둘러싸도록 형성된 제2 언더컷 구조 영역(UCA2)이 배치되는 것을 가정하고 설명하도록 한다.Hereinafter, for convenience of description, it is assumed that the first undercut structure region UCA1 is disposed on the second side of the second sub-pixel P2 as illustrated in FIG. 8. Further, the description will be made on the assumption that the second undercut structure region UCA2 formed to surround the adjacent third sub-pixel P3 is disposed on the first side of the second sub-pixel P2.
제2 서브 화소(P2)의 제2 측에 배치된 제1 언더컷 구조 영역(UCA1)에는 제1 언더컷 구조를 가지는 제1 하부층(260)과 제1 상부층(281)이 배치된다. 일 실시예에 있어서, 제1 언더컷 구조 영역(UCA1)들 각각에는 제1 연결 전극(241)이 더 배치될 수 있다.A first
제1 연결 전극(241)은 제1 기판(111) 상에서 제2 서브 화소(P2)의 적어도 일 측에 패턴 형성된다. 예컨대, 제1 연결 전극(241)은 제1 기판(111) 상에서 제2 서브 화소(P2)의 제2 측에 패턴 형성될 수 있다. 즉, 제1 연결 전극(241)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 패턴 형성될 수 있다.The
제1 연결 전극(241)은 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 인접한 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)을 전기적으로 연결할 수 있다. The
예컨대, 제2 서브 화소(P2)의 제2 측에 구비된 제1 연결 전극(241)은 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 인접한 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)을 전기적으로 연결할 수 있다. For example, the
구체적으로, 제2 서브 화소(P2)의 제2 측에 구비된 제1 연결 전극(241)은 상면의 일부가 노출될 수 있다. 제1 연결 전극(241)은 노출된 상면에 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352) 중 어느 하나가 접속될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)은 전기적으로 연결되어 있으므로, 제1 연결 전극(241)은 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 전기적으로 연결될 수 있다.Specifically, a portion of the upper surface of the
한편, 제1 연결 전극(241)은 제2 컨택홀(CH2) 및 제1 상부층(281)을 통하여 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)과 전기적으로 연결될 수 있다.Meanwhile, the
결과적으로, 제1 연결 전극(241)은 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 인접한 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)을 전기적으로 연결할 수 있다.As a result, the
이러한 제1 연결 전극(241)은 박막 트랜지스터(232)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.The
제1 언더컷 구조의 제1 하부층(261)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 제2 절연막(260)의 일부가 제1 언더컷 구조의 제1 하부층(261)이 될 수 있다. 제1 하부층(261)은 제1 연결 전극(241) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. 보다 구체적으로, 제1 하부층(261)은 제1 연결 전극(241)의 일부를 노출시키는 제1 개구 영역(OA1)을 포함할 수 있다.The first
이러한 제1 언더컷 구조의 제1 하부층(261)은 복수의 층으로 이루어질 수 있다. 예컨대, 제1 언더컷 구조의 제1 하부층(261)은 도 9에 도시된 바와 같이 제1 층(261a) 및 제2 층(261b)를 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 제1 언더컷 구조의 제1 하부층(261)은 3개 또는 그 이상의 층으로 이루어질 수도 있다.The first
제1 층(261a)은 제1 서브 화소(P1)로부터 제1 언더컷 구조 영역(UCA1)까지 연장되어 구비될 수 있다. 제1 층(261a)은 제1 언더컷 구조 영역(UCA1)에 구비된 제1 연결 전극(241) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. The
제2 층(261b)은 제1 층(261a) 상에 형성된다. 이때, 제2 층(261b)은 제1 층(261a) 상에서 제1 연결 전극(241)의 일부를 노출시키도록 형성된다. 이에 따라, 제1 연결 전극(241)의 일부는 여전히 노출될 수 있다.The
제2 층(261b)은 제1 언더컷 구조 영역(UCA1)에만 구비될 수 있다. 즉, 제2 층(261b)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 구비되지 않을 수 있다. The
제1 언더컷 구조의 제1 상부층(281)은 제1 하부층(261) 상에서 제1 하부층(261)의 제1 개구 영역(OA1)의 일부를 가리도록 형성된다. 구체적으로, 제1 상부층(281)은 제1 하부층(261) 상에서 제1 하부층(261)과 중첩되도록 형성된 제1 중첩부(281a)를 포함한다. 또한, 제1 상부층(281)은 제1 연결 전극(241)의 일부를 노출시키는 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 제1 돌출부(281b)를 포함한다. 이때, 제1 상부층(281)의 제1 돌출부(281b)는 제1 연결 전극(241)과 이격되어, 제1 연결 전극(241)과의 사이에 공간을 형성한다.The first
제1 상부층(281)의 제1 돌출부(281b)는 제2 서브 화소(P2)와 인접한 제1 서브 화소(P1)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. The
제1 언더컷 구조 영역(UCA1)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비될 수 있다. 이때, 제1 언더컷 구조 영역(UCA1)에 구비된 제1 상부층(281)은 제1 서브 화소(P1)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제1 상부층(281)에 의하여 가려질 수 있다. 가려진 영역에 구비된 제1 연결 전극(241) 역시 제1 상부층(281)에 의하여 가려질 수 있다. 제1 언더컷 구조 영역(UCA1)에 배치된 제1 개구 영역(OA1) 중 제2 서브 화소(P2)에 인접한 나머지 영역은 여전히 제1 연결 전극(241)을 노출시킬 수 있다.The first undercut structure area UCA1 may be provided between the first sub-pixel P1 and the second sub-pixel P2. In this case, the first
제1 언더컷 구조의 제1 상부층(281)은 전도성 물질로 이루어질 수 있다. 제1 상부층(281)은 제1 전극(312)과 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제1 상부층(281)은 제1 전극(312)과 동일한 물질로 동시에 형성될 수 있다.The first
이와 같은 경우, 표시패널(110)은 제1 상부층(281)을 제1 전극(312)과 동일한 물질로 동시에 형성함으로써, 별도의 공정을 추가하지 않고 제1 상부층(281)이 형성될 수 있다.In this case, since the first
그러나 반드시 이에 한정되지 않으며, 제1 상부층(281)은 제1 전극(312)과 다른 물질로 형성될 수도 있다. 제1 상부층(281)은 전도성 물질로 이루어지면 될 뿐, 구체적인 물질로 한정되지는 않는다.However, it is not necessarily limited thereto, and the first
제1 상부층(281)은 제1 하부층(261)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(241)에 접속될 수 있다. 제1 상부층(281)은 상술한 바와 같이 전도성 물질로 이루어지므로, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 상부층(281)을 통해 제1 언더컷 구조의 제1 상부층(281) 상에 배치된 전극들과 제1 언더컷 구조의 제1 상부층(281) 아래에 배치된 전극들을 전기적으로 연결시킬 수 있다.The first
보다 구체적으로, 제1 언더컷 구조 영역(UCA1)에는 제2 서브 화소(P2)의 제1 발광층(322), 제2 전극(332), 제2 발광층(342) 및 제3 전극(352)이 구비될 수 있다. More specifically, a
제2 서브 화소(P2)에 구비된 제1 발광층(322)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제2 서브 화소(P2)와 제1 서브 화소(P1) 사이에 제1 언더컷 구조 영역(UCA1)이 배치될 수 있다. 제2 서브 화소(P2)의 제1 발광층(322)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. For example, the first undercut structure region UCA1 may be disposed between the second sub-pixel P2 and the first sub-pixel P1. The
구체적으로, 제2 서브 화소(P2)의 제1 발광층(321)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 9에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 9에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.Specifically, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제1 발광층(321)과 제2 서브 화소(P2)의 제1 발광층(322)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 322) 상에 제2 전극(331, 332)을 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제2 전극(332)이 제1 상부층(281)의 제1 돌출부(281b)와 제2 서브 화소(P2)의 제1 발광층(322) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
제2 서브 화소(P2)에 구비된 제2 전극(332)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제2 전극(332)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 전극(332)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 전극(330)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 전극(331)은 도 9에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다.For example, the
제2 서브 화소(P2)에 증착되는 제2 전극(322)은 도 9에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제1 상부층(281)의 제1 돌출부(281b) 아래에서 제1 발광층(322) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제2 서브 화소(P2)의 제2 전극(332)은 제1 연결 전극(241)에 접속될 수 있다.The
제2 서브 화소(P2)에 구비된 제2 발광층(342)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. The
예를 들어, 제2 발광층(342)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제2 발광층(342)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 발광층(340)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 발광층(341)은 도 9에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. 제2 서브 화소(P2)에 증착되는 제2 발광층(342)은 도 9에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다.For example, the
본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 발광층(341)과 제2 서브 화소(P2)의 제2 발광층(342)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제2 발광층(341, 342) 상에 제3 전극(351, 352)을 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제3 전극(352)이 제1 상부층(281)의 제1 돌출부(281b)와 제2 서브 화소(P2)의 제2 발광층(342) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
제2 서브 화소(P2)에 구비된 제3 전극(352)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다.The
예를 들어, 제3 전극(352)은 제1 언더컷 구조 영역(UCA1)에서 단절될 수 있다. 구체적으로, 제3 전극(352)은 제1 언더컷 구조에 의하여 제1 서브 화소(P1)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제3 전극(350)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제3 전극(351)은 도 9에 도시된 바와 같이 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 단차로 인하여 제1 상부층(281)의 제1 돌출부(281b) 상에서 끊어질 수 있다. For example, the
제2 서브 화소(P2)에 증착되는 제3 전극(352)은 도 9에 도시된 바와 같이 제1 상부층(281)의 제1 돌출부(281b)와 제1 연결 전극(241) 사이의 공간으로 유입되어, 제1 상부층(281)의 제1 돌출부(281b) 아래에 형성될 수 있다. 이때, 제2 서브 화소(P2)의 제3 전극(352)은 제1 상부층(281)의 제1 돌출부(281b) 아래에서 제2 발광층(342) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제2 서브 화소(P2)의 제3 전극(352)은 제2 전극(332)에 접속될 수 있다.The
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352)이 제1 언더컷 구조 영역(UCA1)에서 접속될 수 있다. 이에 따라, 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352)은 동일한 전압이 인가될 수 있다. 보조 전원 라인(360)을 통해 제2 서브 화소(P2)의 제3 전극(352)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제2 서브 화소(P2)의 제3 전극(352)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제2 서브 화소(P2)의 제3 전극(352)과 함께 캐소드 전극일 수 있다.As described above, in the display panel 110 according to the exemplary embodiment, the
이에 따라, 제2 서브 화소(P2)는 제2 전극(332)과 제3 전극(352) 사이에 구비된 제2 발광층(342)이 발광하지 않는다. 반면, 제2 서브 화소(P2)는 제1 전극(312)에 제2 고전위 전압이 인가되고, 제2 전극(332) 및 제3 전극(352)에 저전위 전압이 인가되면, 제1 전극(312)과 제2 전극(332) 사이에 구비된 제1 발광층(322)이 소정의 전류에 따라 소정의 밝기로 발광한다.Accordingly, in the second sub-pixel P2, the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조 영역(UCA1)에서 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)이 인접한 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)에 접속될 수 있다. Meanwhile, in the display panel 110 according to the exemplary embodiment, the
구체적으로, 제1 서브 화소(P1)의 제2 전극(331)은 제1 상부층(281)의 제1 돌출부(281b)의 측면에 접속될 수 있다. 제1 상부층(281)은 제1 하부층(261)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(241)에 접속될 수 있다. 제1 연결 전극(241)은 제1 개구 영역(OA1)에서 인접한 제2 서브 화소(P2)의 제2 전극(332)과 제3 접속(C3)이 이루어질 수 있다. 또한, 제2 서브 화소(P2)의 제2 전극(332)은 제1 하부층(261)의 측면을 타고 올라가면서 제1 상부층(281)의 제1 돌출부(281a)의 하면에까지 형성될 수 있다. 이러한 경우, 제2 서브 화소(P2)의 제2 전극(332)은 제1 상부층(281)과 제4 접속(C4)이 이루어질 수 있다. 또한, 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352)은 제1 상부층(281)의 제1 돌출부(281a) 아래에서 제2 접속(C2)이 이루어질 수 있다.Specifically, the
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351), 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352) 간에 복수의 접속(C2, C3, C4)들이 이루어지도록 한다. 이를 통해, 본 발명의 일 실시예에 따른 표시패널(110)은 캐소드 전극의 저항을 감소시킬 수 있다. 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352) 중 어느 하나는 저항이 높은 금속물질로 이루어지고, 나머지 하나는 저항이 낮은 금속물질로 이루어질 수 있다. 예컨대, 제2 전극(332)은 IZO와 같이 저항이 높은 금속물질로 이루어지고, 제3 전극(352)은 Al과 같이 저항이 낮은 금속물질로 이루어질 수 있다. 이러한 경우, 캐소드 전극으로 구성된 제2 전극(332)과 제3 전극(352)을 병렬로 연결함으로써, 캐소드 전극의 저항이 감소될 수 있다.As described above, the display panel 110 according to the exemplary embodiment of the present invention includes the second and
더 나아가, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제2 전극(331, 332)과 제3 전극(351, 352) 간의 전기적 연결이 안정적으로 이루어질 수 있다.Furthermore, the display panel 110 according to an exemplary embodiment of the present invention includes the
한편, 제2 서브 화소(P2)의 제1 측에는 인접한 제3 서브 화소(P3)를 둘러싸도록 형성된 제2 언더컷 구조 영역(UCA2)이 배치될 수 있다. 제2 언더컷 구조 영역(UCA2)에는 제2 서브 화소(P2)의 제1 발광층(322), 제2 전극(332), 제2 발광층(342) 및 제3 전극(352)이 구비될 수 있다.Meanwhile, a second undercut structure region UCA2 formed to surround the adjacent third sub-pixel P3 may be disposed on the first side of the second sub-pixel P2. A
제2 서브 화소(P2)에 구비된 제1 발광층(322) 및 제2 전극(332)은 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. 제2 서브 화소(P2)에 구비된 제2 발광층(342) 및 제3 전극(352)은 제2 언더컷 구조 영역(UCA2)에서 제3 서브 화소(P3)에 구비된 제2 발광층(343) 및 제3 전극(353)과 연결될 수 있다.The
이하에서는 도 10 및 도 11을 참조하여, 제2 언더컷 영역에 대하여 보다 구체적으로 설명하도록 한다.Hereinafter, the second undercut area will be described in more detail with reference to FIGS. 10 and 11.
도 10은 본 발명의 일 실시예에 따른 제3 서브 화소, 제1 언더컷 영역 및 제2 언더컷 영역을 개략적으로 보여주는 평면도이고, 도 11은 도 10의 V-V의 일 예를 보여주는 단면도이다.FIG. 10 is a plan view schematically illustrating a third sub-pixel, a first undercut area, and a second undercut area according to an exemplary embodiment, and FIG. 11 is a cross-sectional view illustrating an example of V-V of FIG. 10.
도 10 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)은 표시 영역(DA)에 제3 서브 화소(P3)가 구비되고, 제3 서브 화소(P3)를 둘러싸는 제2 언더컷 구조 영역(UCA2)이 배치된다. 10 and 11, the display panel 110 according to an exemplary embodiment includes a third sub-pixel P3 in a display area DA, and surrounds the third sub-pixel P3. The second undercut structure area UCA2 is disposed.
제3 서브 화소(P3)에는 제1 기판(111) 상에 구비된 차광층(210), 제1 절연막(220), 박막 트랜지스터(232), 제2 절연막(260), 뱅크(315), 제1 발광층(322), 제2 전극(332), 제2 발광층(342), 및 제3 전극(352)을 포함한다.In the third sub-pixel P3, the
제1 기판(111) 상에는 각종 신호 라인들, 박막 트랜지스터(230), 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비된다. 신호 라인들은 게이트 라인, 데이터 라인, 전원 라인, 및 기준 라인을 포함하여 이루어질 수 있다.Circuit elements including various signal lines,
박막 트랜지스터(230)는 서브 화소(P1, P2, P3) 별로 구비된다. 제3 서브 화소(P3)에는 또 다른 하나의 박막 트랜지스터(미도시)이 구비될 수 있다. The
박막 트랜지스터(230)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 제1 전극(312)에 소정의 전압을 공급한다. 이러한 박막 트랜지스터(230)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 박막 트랜지스터(230)의 구성에 대한 구체적인 설명은 앞서 설명한 바와 동일하므로, 생략하도록 한다.When a gate signal is input to the gate line, the
제2 절연막(260)은 박막 트랜지스터(미도시) 상에 형성된다. 제2 절연막(260)은 박막 트랜지스터를 덮어 보호한다. 이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.The second
본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에 제3 절연막 및 제1 전극을 형성하지 않는 것을 특징으로 한다. 이에 따라, 본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에서 투과율을 향상시킬 수 있다. 특히, 표시패널(110)이 하부 발광 방식으로 이루어지는 경우, 제3 서브 화소(P3)는 제2 발광층(343)에서 발광한 광이 제3 절연막 및 제1 전극을 통과하지 않아도 되므로, 광 효율을 향상시킬 수 있다.The display panel 110 according to an exemplary embodiment of the present invention is characterized in that the third insulating layer and the first electrode are not formed on the third sub-pixel P3. Accordingly, the display panel 110 according to the exemplary embodiment may improve transmittance in the third sub-pixel P3. In particular, when the display panel 110 is formed in a bottom emission type, the third sub-pixel P3 does not have to pass the light emitted from the
뱅크(315)는 제2 절연막(260) 상에 형성될 수 있다. 도 11에서는 제2 절연막(260) 상에 뱅크(315)가 구비되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 제3 서브 화소(P3)에는 뱅크(315)가 형성되지 않을 수도 있다. 제3 서브 화소(P3)에는 제1 전극이 형성되지 않으므로, 제1 전극의 끝단을 덮는 뱅크(315) 역시 형성되지 않을 수 있다. 이러한 경우, 제3 서브 화소(P3)의 발광 영역(EA3)은 제1 서브 화소(P1)의 발광 영역(EA1) 및 제2 서브 화소(P2)의 발광 영역(EA2) 보다 클 수 있다. 즉, 제3 서브 화소(P3)는 제1 서브 화소(P1) 및 제2 서브 화소(P2) 보다 큰 발광 면적 및 개구율을 가질 수 있다.The
제1 발광층(323)은 제2 절연막(260) 상에 형성된다. 보다 구체적으로, 제1 발광층(323)은 제2 절연막(260) 상에 형성되고, 뱅크(315) 상에도 형성될 수 있다. The
이러한 제1 발광층(323)은 정공 수송층(hole transporting layer), 제1 색의 광을 발광하는 제1 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(323)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제1 색 발광층으로 이동하게 되며, 제1 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제1 발광층(323)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
제2 전극(333)은 제1 발광층(323) 상에 형성된다. 제2 전극(333)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제3 서브 화소(P3)에 구비된 제2 전극(333)은 애노드 전극일 수 있다.The
제2 발광층(343)은 제2 전극(333) 상에 형성된다. 제2 발광층(343)은 정공 수송층(hole transporting layer), 제2 색 광을 발광하는 제2 색 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(343)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 제2 색 발광층으로 이동하게 되며, 제2 색 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.The
제2 발광층(343)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나를 포함할 수 있으나, 반드시 이에 한정되지 않는다.The
다만, 제2 발광층(343)은 제1 발광층(323)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(323)이 제1 색의 광을 발광하는 경우, 제2 발광층(343)은 제1 색과 다른 제2 색의 광을 발광할 수 있다. 예컨대, 제1 발광층(323)은 황색 광을 발광하는 황색 발광층을 포함하고, 제2 발광층(343)은 청색 광을 발광하는 청색 발광층을 포함할 수 있다.However, the
제3 전극(353)은 제2 발광층(343) 상에 형성된다. 제3 전극(353)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(353)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(353)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제3 서브 화소(P3)에 구비된 제3 전극(353)은 캐소드 전극일 수 있다.The
본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조 영역(UCA2)이 제3 서브 화소(P3)을 둘러싸도록 배치되는 것을 특징으로 한다.In the display panel 110 according to an exemplary embodiment, the second undercut structure area UCA2 is disposed to surround the third sub-pixel P3.
제2 언더컷 구조 영역(UCA2)에는 제2 언더컷 구조를 가지는 제2 하부층(262)과 제2 상부층(272)이 배치되고, 제2 연결 전극(242)이 더 배치될 수 있다.A second
제2 연결 전극(242)은 제1 기판(111) 상에서 제3 서브 화소(P3)을 둘러싸도록 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 제2 연결 전극(242)은 제3 서브 화소(P3)의 적어도 일측에 패턴 형성될 수도 있다. 제2 연결 전극(242)은 제3 서브 화소(P3)의 제2 전극(333)과 전기적으로 연결될 수 있다.The
구체적으로, 제3 서브 화소(P3)을 둘러싸도록 형성된 제2 연결 전극(242)은 상면의 일부가 노출될 수 있다. 제2 연결 전극(242)은 노출된 상면에 제3 서브 화소(P3)의 제2 전극(333)이 접속될 수 있다. Specifically, a portion of the upper surface of the
이러한 제2 연결 전극(242)은 제3 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나일 수 있다.The
제2 언더컷 구조의 제2 하부층(262)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 제2 절연막(260)의 일부가 제2 언더컷 구조의 제2 하부층(262)이 될 수 있다. 제2 하부층(262)은 제3 서브 화소(P3)에 구비된 제2 절연막(260)과 동일한 층에서 이격하여 배치될 수 있다.The second
제2 하부층(262)은 제2 연결 전극(242) 상에서 제2 연결 전극(242)의 일부를 노출시키도록 형성된다. 보다 구체적으로, 제2 하부층(262)은 제2 연결 전극(242)의 일부를 노출시키는 제2 개구 영역(OA2)을 포함할 수 있다. 이때, 제2 개구 영역(OA2)은 제2 연결 전극(242)과 같이 제3 서브 화소(P3)를 둘러싸도록 형성될 수 있다. The second
이러한 제2 언더컷 구조의 제2 하부층(262)은 제1 언더컷 구조의 제1 하부층(261)과 달리 하나의 층으로 이루어질 수 있으나, 반드시 이에 한정되지는 않는다. 제2 언더컷 구조의 제2 하부층(262)은 제1 언더컷 구조의 제1 하부층(261) 보다 작은 개수를 가진 복수의 층으로 이루어질 수도 있다.Unlike the first
제2 언더컷 구조의 제2 상부층(272)은 제3 절연막(270)과 동일한 층일 수 있다. 즉, 제3 절연막(270)의 일부가 제2 언더컷 구조의 제2 상부층(272)이 될 수 있다.The second
이러한 제2 언더컷 구조의 제2 상부층(272)은 제2 하부층(262) 상에서 제2 하부층(262)의 제2 개구 영역(OA2)의 일부를 가리도록 형성된다. 구체적으로, 제2 상부층(272)은 제2 하부층(262) 상에서 제2 하부층(262)과 중첩되도록 형성된 제2 중첩부(272a)를 포함한다. 또한, 제2 상부층(272)은 제2 연결 전극(242)의 일부를 노출시키는 제2 개구 영역(OA2)의 일부를 가리도록 돌출된 제2 돌출부(272b)를 포함한다. 이때, 제2 상부층(272)의 제2 돌출부(272b)는 제2 연결 전극(242)과 이격되어, 제2 연결 전극(242)과의 사이에 공간을 형성한다.The second
제2 상부층(272)의 제2 돌출부(272b)는 제3 서브 화소(P3)와 인접하게 배치된 제2 서브 화소(P2) 및 제1 서브 화소(P3) 각각에서 제2 개구 영역(OA2)을 향하는 방향으로 돌출될 수 있다.The
제2 언더컷 구조 영역(UCA2)은 제3 서브 화소(P3)와 제2 서브 화소(P2) 사이에 구비될 수 있다. 이때, 제2 언더컷 구조 영역(UCA2)에 구비된 제2 상부층(272)은 제2 서브 화소(P2)에서 제2 개구 영역(OA2)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 언더컷 구조 영역(UCA2)에 배치된 제2 개구 영역(OA2) 중 제2 서브 화소(P2)에 인접한 일부 영역이 제2 상부층(272)에 의하여 가려질 수 있다. 가려진 영역에 구비된 제2 연결 전극(242) 역시 제2 상부층(272)에 의하여 가려질 수 있다. 제2 언더컷 구조 영역(UCA2)에 배치된 제2 개구 영역(OA2) 중 제3 서브 화소(P3)에 인접한 나머지 영역은 여전히 제2 연결 전극(242)을 노출시킬 수 있다.The second undercut structure area UCA2 may be provided between the third sub-pixel P3 and the second sub-pixel P2. In this case, the second
제2 언더컷 구조 영역(UCA2)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 구비될 수 있다. 이때, 제2 언더컷 구조 영역(UCA2)에 구비된 제2 상부층(272)은 제1 서브 화소(P1)에서 제2 개구 영역(OA2)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 언더컷 구조 영역(UCA2)에 배치된 제2 개구 영역(OA2) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제2 상부층(272)에 의하여 가려질 수 있다. 가려진 영역에 구비된 제2 연결 전극(242) 역시 제2 상부층(272)에 의하여 가려질 수 있다. 제2 언더컷 구조 영역(UCA2)에 배치된 제2 개구 영역(OA2) 중 제3 서브 화소(P3)에 인접한 나머지 영역은 여전히 제2 연결 전극(242)을 노출시킬 수 있다.The second undercut structure area UCA2 may be provided between the third sub-pixel P3 and the first sub-pixel P1. In this case, the second
제2 언더컷 구조의 제2 상부층(272)은 비전도성 물질로 이루어질 수 있다. 제2 상부층(272)은 제3 절연막(270)과 동일한 물질로 형성될 수 있다. The second
이와 같은 경우, 표시패널(110)은 제2 상부층(272)을 제3 절연막(270)과 동일한 물질로 동시에 형성함으로써, 별도의 공정을 추가하지 않고 제2 상부층(272)이 형성될 수 있다.In this case, since the second
본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조를 이용하여 제3 서브 화소(P3)의 제2 전극(333)을 제2 연결 전극(242)과 전기적으로 연결시킬 수 있다.The display panel 110 according to the exemplary embodiment may electrically connect the
보다 구체적으로, 제2 언더컷 구조 영역(UCA2)에는 제3 서브 화소(P3)의 제1 발광층(323), 제2 전극(333), 제2 발광층(343) 및 제3 전극(353)이 구비될 수 있다. More specifically, the
제3 서브 화소(P3)에 구비된 제1 발광층(323)은 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. The
예를 들어, 제3 서브 화소(P3)와 제2 서브 화소(P2) 사이에 제2 언더컷 구조 영역(UCA2)이 배치될 수 있다. 제3 서브 화소(P3)의 제1 발광층(323)은 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. For example, the second undercut structure region UCA2 may be disposed between the third sub-pixel P3 and the second sub-pixel P2. The
구체적으로, 제3 서브 화소(P3)의 제1 발광층(323)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 11에 도시된 바와 같이 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 단차로 인하여 제2 상부층(272)의 제2 돌출부(272b) 상에서 끊어질 수 있다. 제3 서브 화소(P3)에 증착되는 제1 발광층(323)은 도 11에 도시된 바와 같이 제2 상부층(272)의 제2 돌출부(272b)와 제2 연결 전극(242) 사이의 공간으로 유입되어, 제2 상부층(272)의 제2 돌출부(272b) 아래에 형성될 수 있다.Specifically, the
본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)의 제1 발광층(323)과 제2 서브 화소(P2)의 제1 발광층(322)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(323, 322) 상에 제2 전극(333, 332)을 증착하는 경우, 제3 서브 화소(P3)에 증착되는 제2 전극(333)이 제2 상부층(272)의 제2 돌출부(272b)와 제2 서브 화소(P2)의 제1 발광층(322) 사이로 유입될 수 있는 공간을 확보할 수 있다.In the display panel 110 according to the exemplary embodiment of the present invention, the
또한, 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 제2 언더컷 구조 영역(UCA2)이 배치될 수 있다. 제3 서브 화소(P3)의 제1 발광층(323)은 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. Also, a second undercut structure region UCA2 may be disposed between the third sub-pixel P3 and the first sub-pixel P1. The
구체적으로, 제3 서브 화소(P3)의 제1 발광층(323)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)과 제1 서브 화소(P1) 사이에서 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제1 발광층(324)은 도 11에 도시된 바와 같이 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 단차로 인하여 제2 상부층(272)의 제2 돌출부(272b) 상에서 끊어질 수 있다. 제3 서브 화소(P3)에 증착되는 제1 발광층(323)은 도 11에 도시된 바와 같이 제2 상부층(272)의 제2 돌출부(272b)와 제2 연결 전극(242) 사이의 공간으로 유입되어, 제2 상부층(272)의 제2 돌출부(272b) 아래에 형성될 수 있다.Specifically, the
본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)의 제1 발광층(323), 및 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제1 발광층(324)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(323, 324) 상에 제2 전극(333, 334)을 증착하는 경우, 제3 서브 화소(P3)에 증착되는 제2 전극(333)이 제2 상부층(272)의 제2 돌출부(272b)와 1 서브 화소(P1)와 제3 서브 화소(P3) 사이의 제1 발광층(324) 사이로 유입될 수 있는 공간을 확보할 수 있다.The display panel 110 according to an exemplary embodiment of the present invention includes a
제3 서브 화소(P3)에 구비된 제2 전극(333)은 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다.The
예를 들어, 제2 전극(333)은 제3 서브 화소(P3)와 제2 서브 화소(P2) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. 구체적으로, 제2 전극(333)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)과 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 전극(330)을 마스크 없이 전면 증착하게 되면, 제2 서브 화소(P2)에 증착되는 제2 전극(332)은 도 11에 도시된 바와 같이 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 단차로 인하여 제2 상부층(272)의 제2 돌출부(272b) 상에서 끊어질 수 있다.For example, the
제3 서브 화소(P3)에 증착되는 제2 전극(323)은 도 11에 도시된 바와 같이 제2 상부층(272)의 제2 돌출부(272b)와 제2 연결 전극(242) 사이의 공간으로 유입되어, 제2 상부층(272)의 제2 돌출부(272b) 아래에 형성될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 제2 상부층(272)의 제2 돌출부(272b) 아래에서 제1 발광층(323) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제3 서브 화소(P3)의 제2 전극(333)은 제2 연결 전극(242)에 접속될 수 있다.The
또한, 제2 전극(333)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 단절될 수 있다. 구체적으로, 제2 전극(333)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)과 제1 서브 화소(P1) 사이에서 단절될 수 있다. 제2 전극(330)을 마스크 없이 전면 증착하게 되면, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 증착되는 제2 전극(334)은 도 11에 도시된 바와 같이 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 단차로 인하여 제2 상부층(272)의 제2 돌출부(272b) 상에서 끊어질 수 있다.Also, the
제3 서브 화소(P3)에 증착되는 제2 전극(333)은 도 11에 도시된 바와 같이 제2 상부층(272)의 제2 돌출부(272b)와 제2 연결 전극(242) 사이의 공간으로 유입되어, 제2 상부층(272)의 제2 돌출부(272b) 아래에 형성될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 제2 상부층(272)의 제2 돌출부(272b) 아래에서 제1 발광층(323) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제3 서브 화소(P3)의 제2 전극(333)은 제2 연결 전극(242)에 접속될 수 있다.The
상술한 바와 같이, 제3 서브 화소(P3)는 제2 전극(333)이 제2 연결 전극(242)에 접속된다. 제2 연결 전극(242)은 제3 박막 트랜지스터의 소스 전극 또는 드레인 전극일 수 있다. 이러한 경우, 제3 서브 화소(P3)의 제2 전극(333)은 제2 연결 전극(242)에 직접 접속되어, 제3 고전위 전압이 인가될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 애노드 전극일 수 있다.As described above, in the third sub-pixel P3, the
본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조 영역(UCA2)이 제3 서브 화소(P3)를 둘러싸도록 형성됨으로써 제3 서브 화소(P3)의 제2 전극(333)이 제1 서브 화소(P1)의 제2 전극(331) 및 제2 서브 화소(P2)의 제2 전극(332)과 서로 전기적으로 연결되지 않을 수 있다. In the display panel 110 according to the exemplary embodiment, the second undercut structure region UCA2 is formed to surround the third sub-pixel P3, so that the
앞서 설명한 바와 같이, 제1 및 제2 서브 화소(P1, P2)는 제2 전극(331, 332)이 캐소드 전극일 수 있다. 반면, 제3 서브 화소(P3)는 제2 전극(333)이 애노드 전극일 수 있다. 이러한 경우, 제1 및 제2 서브 화소(P1, P2)의 제2 전극(331, 332)과 제3 서브 화소(P3)의 제2 전극(333)이 접하게 되면, 제1 및 제2 서브 화소(P1, P2)의 제2 전극(331, 332)과 제3 서브 화소(P3)의 제2 전극(333) 간에 단락이 발생하여 표시장치(100)가 정상적으로 구동하지 못하게 된다.As described above, in the first and second sub-pixels P1 and P2, the
제3 서브 화소(P3)에 구비된 제2 발광층(343)은 제2 언더컷 구조 영역(UCA1)에서 연결될 수 있다.The
예를 들어, 제2 발광층(343)은 제3 서브 화소(P3)와 제2 서브 화소(P2) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 연결될 수 있다. 제3 서브 화소(P3)에 구비된 제2 발광층(343)은 제2 언더컷 구조 영역(UCA2)에서 제2 서브 화소(P2)에 구비된 제2 발광층(342)과 연결될 수 있다. 제3 서브 화소(P3)에 구비된 제2 발광층(343)은 제2 언더컷 구조의 제2 상부층(272)과 제2 전극(333) 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 제2 언더컷 구조의 제2 상부층(272)과 제2 전극(333) 사이에는 제2 발광층(343)으로 채워지지 않은 공간인 에어 갭(AG)이 형성될 수 있다.For example, the
또한, 제2 발광층(343)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 연결될 수 있다. 제3 서브 화소(P3)에 구비된 제2 발광층(343)은 제2 언더컷 구조 영역(UCA2)에서 제1 서브 화소(P1)과 제3 서브 화소(P3) 사이에 구비된 제2 발광층(344)과 연결될 수 있다. 제2 발광층(343)은 제2 언더컷 구조의 제2 상부층(272)과 제2 전극(333) 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 제2 언더컷 구조의 제2 상부층(272)과 제2 전극(333) 사이에는 제2 발광층(343)으로 채워지지 않은 공간인 에어 갭(AG)이 형성될 수 있다.Also, the
제3 서브 화소(P3)에 구비된 제3 전극(353)은 제2 언더컷 구조 영역(UCA2)에서 연결될 수 있다.The
예를 들어, 제3 전극(353)은 제3 서브 화소(P3)와 제2 서브 화소(P2) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 연결될 수 있다. 제3 서브 화소(P3)에 구비된 제3 전극(353)은 제2 언더컷 구조 영역(UCA2)에서 제2 서브 화소(P2)에 구비된 제3 전극(352)과 연결될 수 있다. 이에 따라, 제3 서브 화소(P3)에 구비된 제3 전극(353)은 제2 서브 화소(P2)에 구비된 제3 전극(352)과 전기적으로 연결될 수 있다.For example, the
또한, 제3 전극(353)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치된 제2 언더컷 구조 영역(UCA2)에서 연결될 수 있다. 제3 서브 화소(P3)에 구비된 제3 전극(353)은 제2 언더컷 구조 영역(UCA2)에서 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 구비된 제3 전극(354)과 연결될 수 있다. 이에 따라, 제3 서브 화소(P3)에 구비된 제3 전극(353)은 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 구비된 제3 전극(354)과 전기적으로 연결될 수 있다.Also, the
앞서 설명한 바와 같이, 제2 서브 화소(P2)에 구비된 제3 전극(352)은 제2 서브 화소(P2)에 구비된 제2 전극(332)과 전기적으로 연결된다. 또한, 제2 서브 화소(P2)에 구비된 제3 전극(352) 및 제2 전극(332)은 제1 서브 화소(P1)에 구비된 제3 전극(351) 및 제2 전극(331)과 전기적으로 연결된다.As described above, the
또한, 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 구비된 제3 전극(354)은 제1 서브 화소(P1)에 구비된 제3 전극(351)과 전기적으로 연결될 수 있다. In addition, the
결과적으로, 제1 서브 화소(P1)에 구비된 제3 전극(351) 및 제2 전극(331), 제2 서브 화소(P2)에 구비된 제3 전극(352) 및 제2 전극(332), 그리고, 제3 서브 화소(P3)에 구비된 제3 전극(353)은 모두 전기적으로 연결되어, 동일한 전압이 인가될 수 있다.As a result, the
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)의 제2 전극(333)과 제2 연결 전극(242)이 제2 언더컷 구조 영역(UCA2)에서 접속될 수 있다. 이에 따라, 제3 서브 화소(P3)의 제2 전극(333)은 제2 연결 전극(242)을 통해 제3 고전위 전압이 인가될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 애노드 전극일 수 있다.As described above, in the display panel 110 according to the exemplary embodiment, the
또한, 본 발명의 일 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)의 제3 전극(353)이 제1 서브 화소(P1)에 구비된 제3 전극(351) 및 제2 전극(331), 제2 서브 화소(P2)에 구비된 제3 전극(352) 및 제2 전극(332)과 동일한 전압이 인가될 수 있다. 제3 서브 화소(P3)의 제3 전극(353)은 보조 전원 라인(360)을 통해 저전위 전압이 인가될 수 있다. 이때, 제3 서브 화소(P3)의 제3 전극(353)은 캐소드 전극일 수 있다.In addition, in the display panel 110 according to an exemplary embodiment, the
이에 따라, 제3 서브 화소(P3)는 제2 전극(333)과 제3 전극(353) 사이에 구비된 제2 발광층(342)이 소정의 전류에 따라 소정의 밝기로 발광한다.Accordingly, in the third sub-pixel P3, the
도 12는 제1 언더컷 구조 영역과 제2 언더컷 구조 영역을 보여주는 단면도이다.12 is a cross-sectional view showing a first undercut structure area and a second undercut structure area.
도 12를 참조하면, 제1 언더컷 구조 영역(UCA1)에는 제1 언더컷 구조를 가지는 제1 하부층(261)과 제1 상부층(281)이 배치된다. 제2 언더컷 구조 영역(UCA2)에는 제2 언더컷 구조를 가지는 제2 하부층(262)과 제2 상부층(272)이 배치된다.Referring to FIG. 12, a first
본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조의 제1 하부층(261)과 제2 언더컷 구조의 제2 하부층(262) 각각의 두께를 상이하게 가지는 것을 특징으로 한다.The display panel 110 according to an exemplary embodiment of the present invention is characterized in that the first
구체적으로, 제1 언더컷 구조의 제1 하부층(261)은 복수의 층으로 이루어질 수 있다. 예컨대, 제1 언더컷 구조의 제1 하부층(261)은 도 12에 도시된 바와 같이 제1 층(261a) 및 제2 층(261b)를 포함할 수 있다.Specifically, the first
제1 층(261a)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 2 절연막(260)의 일부가 제1 하부층(261)의 제1 층(261a)이 될 수 있다.The
제2 층(261b)은 제1 층(261a) 상에서 제1 언더컷 구조 영역(UCA1)에만 패턴 형성될 수 있다.The
제1 하부층(261)은 제1 층(261a)의 제1 두께(T1)와 제2 층(261b)의 제2 두께(T2)를 합한 제3 두께(T3)를 가질 수 있다.The first
한편, 제2 언더컷 구조의 제2 하부층(262)은 제1 언더컷 구조의 제1 하부층(261)과 달리 하나의 층으로 이루어질 수 있다. 제2 하부층(262)은 제2 절연막(260)과 동일한 층일 수 있다. 즉, 2 절연막(260)의 일부가 제2 하부층(262)이 될 수 있다.Meanwhile, the second
제2 하부층(262)은 하나의 층의 제1 두께(T1)와 동일한 두께를 가질 수 있다.The second
제1 언더컷 구조의 제1 하부층(261)은 제1 두께(T1)에 제2 두께(T2)를 합한 제3 두께(T3)를 가지므로, 제2 언더컷 구조의 제2 하부층(262) 보다 두께가 두껍다. 이에 따라, 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 이격 거리가 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 이격 거리 보다 클 수 있다.Since the first
본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조의 제1 상부층(281)과 제1 연결 전극(241) 간의 이격 거리가 크므로, 제1 언더컷 구조에 의하여 제1 발광층(320), 제2 전극(330)은 물론 제2 발광층(340), 제3 전극(350)까지 단절된다.In the display panel 110 according to the exemplary embodiment of the present invention, since the separation distance between the first
반면, 본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 간의 이격 거리가 작으므로, 제2 언더컷 구조에 의하여 제1 발광층(320) 및 제2 전극(330)만 단절되고, 제2 발광층(340) 및 제3 전극(350)은 연결된다.On the other hand, in the display panel 110 according to the exemplary embodiment of the present invention, since the separation distance between the second
본 발명의 일 실시예에 따른 표시패널(110)은 상술한 바와 같은 제1 언더컷 구조을 이용하여 제1 서브 화소(P1)의 제2 전극(331)과 제3 전극(351)을 연결시킬 수 있다. 본 발명의 일 실시예에 따른 표시패널(110)은 상술한 바와 같은 제1 언더컷 구조을 이용하여 제2 서브 화소(P2)의 제2 전극(332)과 제3 전극(352)을 연결시킬 수 있다. 한편, 본 발명의 일 실시예에 따른 표시패널(110)은 상술한 바와 같은 제2 언더컷 구조을 이용하여 제3 서브 화소(P3)의 제2 전극(333)을 인접한 다른 서브 화소들의 제2 전극(330)과 단절시키면서, 제3 서브 화소(P3)의 제3 전극(353)을 인접한 다른 서브 화소들의 제3 전극(350)과 연결시킬 수 있다.The display panel 110 according to an embodiment of the present invention may connect the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조의 제1 상부층(281)과 제2 언더컷 구조의 제2 상부층(272)이 서로 다른 물질로 이루어지는 것을 특징으로 한다.Meanwhile, in the display panel 110 according to an exemplary embodiment, the first
제1 언더컷 구조의 제1 상부층(281)은 전도성 물질로 이루어질 수 있다. 본 발명의 일 실시예에 따른 표시패널(110)은 전도성 물질로 이루어진 제1 상부층(281)을 통해 제1 언더컷 구조의 제1 상부층(281) 상에 배치된 전극들과 제1 언더컷 구조의 제1 상부층(281) 아래에 배치된 전극들을 전기적으로 연결시킬 수 있다.The first
일 예로, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 언더컷 구조 영역(UCA1)에서 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)이 인접한 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)에 접속될 수 있다. For example, in the display panel 110 according to the exemplary embodiment, the
제1 서브 화소(P1)의 제2 전극(331)은 제1 상부층(281)의 제1 돌출부(281b)의 측면에 접속될 수 있다. 제1 상부층(281)은 제1 하부층(261)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(241)에 접속될 수 있다. 제1 연결 전극(241)은 제1 개구 영역(OA1)에서 인접한 제2 서브 화소(P2)의 제2 전극(332)에 접속될 수 있다. 또한, 제2 서브 화소(P2)의 제2 전극(332)은 제1 하부층(261)의 측면을 타고 올라가면서 제1 상부층(281)의 제1 돌출부(281a)의 하면에까지 형성될 수 있다. 이러한 경우, 제2 서브 화소(P2)의 제2 전극(332)은 제1 상부층(281)에 접속될 수 있다.The
이에 따라, 제1 서브 화소(P1)의 제2 전극(331) 및 제3 전극(351)은 제1 상부층(281) 및 제1 연결 전극(241)을 통해 제2 서브 화소(P2)의 제2 전극(332) 및 제3 전극(352)과 전기적으로 연결될 수 있다.Accordingly, the
제2 언더컷 구조의 제2 상부층(272)은 비전도성 물질로 이루어질 수 있다. 본 발명의 일 실시예에 따른 표시패널(110)은 비전도성 물질로 이루어진 제2 상부층(272)에 인접한 서브 화소들 각각에 배치된 전극들이 접속되어도, 접속된 전극들이 전기적으로 연결되지 않는다.The second
일 예로, 본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)의 제2 전극(333)이 단절될 수 있다. 이때, 제3 서브 화소(P3)의 제2 전극(333)은 제2 언더컷 구조의 제2 상부층(272)과 제2 연결 전극(242) 사이의 공간으로 유입되어, 제2 상부층(272) 아래에 형성될 수 잇다. 또한, 제3 서브 화소(P3)의 제2 전극(333)은 제2 언더컷 구조의 제2 하부층(262)의 측면을 타고 올라가면서 제2 상부층(272)의 하면에까지 형성될 수도 있다.For example, in the display panel 110 according to the exemplary embodiment of the present invention, the
한편, 본 발명의 일 실시예에 따른 표시패널(110)은 제2 언더컷 구조에 의하여 제3 서브 화소(P3)에 인접하게 배치된 제2 서브 화소(P2)의 제2 전극(332)이 단절될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제2 언더컷 구조의 제2 상부층(272) 상에서 끊어지면서, 제2 상부층(272)의 측면에 형성될 수 있다.Meanwhile, in the display panel 110 according to the exemplary embodiment, the
제2 언더컷 구조의 제2 상부층(272)이 비전도성 물질이므로, 본 발명의 일 실시예에 따른 표시패널(110)은 제2 상부층(272)에 접하는 제3 서브 화소(P3)의 제2 전극(333)과 제2 서브 화소(P2)의 제2 전극(332)이 전기적으로 연결되지 않을 수 있다.Since the second
도 13은 제1 내지 제3 서브 화소 각각에서 방출되는 광을 설명하는 도면이다.13 is a diagram illustrating light emitted from each of first to third sub-pixels.
도 13을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3) 각각에서 제1 발광층(321, 322, 323) 및 제2 발광층(341, 342, 343) 중 하나만 발광할 수 있다. Referring to FIG. 13, in the
보다 구체적으로, 제1 서브 화소(P1)는 제1 발광층(321) 및 제2 발광층(341) 중 제1 발광층(321)만이 발광할 수 있다. 제1 서브 화소(P1)는 제1 언더컷 구조 영역(UCA1)에서 제2 전극(331)과 제3 전극(351)이 전기적으로 연결될 수 있다. 제1 서브 화소(P1)는 보조 전원 라인(360)을 통하여 제2 전극(331) 및 제3 전극(351)에 동일한 전압이 인가될 수 있다. 이에 따라, 제1 서브 화소(P1)는 제2 전극(331)과 제3 전극(351) 사이에 구비된 제2 발광층(341)이 발광하지 않는다.More specifically, in the first sub-pixel P1, only the
한편, 제1 서브 화소(P1)는 제1 전극(311)에 제1 고전위 전압이 인가되고, 제2 전극(331) 및 제3 전극(351)에 저전위 전압이 인가되면, 제1 전극(311)과 제2 전극(331) 사이에 구비된 제1 발광층(321)이 제1 색의 광(L1)을 발광할 수 있다.Meanwhile, in the first sub-pixel P1, when a first high potential voltage is applied to the
제2 서브 화소(P2)는 제1 발광층(322) 및 제2 발광층(342) 중 제1 발광층(322)만이 발광할 수 있다. 제2 서브 화소(P2)는 제1 언더컷 구조 영역(UCA1)에서 제2 전극(332)과 제3 전극(352)이 전기적으로 연결될 수 있다. 제2 서브 화소(P2)는 보조 전원 라인(360)을 통하여 제2 전극(332) 및 제3 전극(352)에 동일한 전압이 인가될 수 있다. 이에 따라, 제2 서브 화소(P2)는 제2 전극(332)과 제3 전극(352) 사이에 구비된 제2 발광층(342)이 발광하지 않는다.The second sub-pixel P2 may emit light only from the
한편, 제2 서브 화소(P2)는 제1 전극(312)에 제2 고전위 전압이 인가되고, 제2 전극(332) 및 제3 전극(352)에 저전위 전압이 인가되면, 제1 전극(312)과 제2 전극(332) 사이에 구비된 제1 발광층(322)이 제1 색의 광(L1)을 발광할 수 있다.Meanwhile, in the second sub-pixel P2, when a second high potential voltage is applied to the
즉, 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 둘다 제1 발광층(321, 322)에서 동일한 제1 색의 광(L1)이 발광될 수 있다. 본 발명의 일 실시예에 따른 표시장치는 제1 서브 화소(P1)와 제2 서브 화소(P2)에서 서로 다른 색의 광이 방출되도록 하기 위하여 컬러필터가 더 구비될 수 있다.That is, in both the first sub-pixel P1 and the second sub-pixel P2, light L1 of the same first color may emit light from the first emission layers 321 and 322. The display device according to the exemplary embodiment of the present invention may further include a color filter to emit light of different colors from the first sub-pixel P1 and the second sub-pixel P2.
컬러필터는 제1 서브 화소(P1)에 대응되도록 배치된 제1 컬러필터(CF1)와 제2 서브 화소(P2)에 대응되도록 배치된 제2 컬러필터(CF2)를 포함할 수 있다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 서로 다른 색의 광을 투과시킬 수 있다.The color filter may include a first color filter CF1 disposed to correspond to the first sub-pixel P1 and a second color filter CF2 disposed to correspond to the second sub-pixel P2. The first color filter CF1 and the second color filter CF2 may transmit light of different colors.
예컨대, 제1 발광층(321, 322, 323)은 황색 광을 발광하는 황색 발광층일 수 있다. 제1 컬러필터(CF1)는 적색 광을 투과시키는 적색 컬러필터일 수 있으며, 제2 컬러필터(CF2)는 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 이에 따라, 제1 서브 화소(P1)는 적색 광(L3)을 방출하고, 제2 서브 화소(P2)는 녹색 광(L4)을 방출할 수 있다.For example, the first emission layers 321, 322, and 323 may be yellow emission layers that emit yellow light. The first color filter CF1 may be a red color filter that transmits red light, and the second color filter CF2 may be a green color filter that transmits green light. Accordingly, the first sub-pixel P1 may emit red light L3 and the second sub-pixel P2 may emit green light L4.
이러한 제1 및 제2 컬러필터(CF1, CF2)는 표시장치(100)의 발광 방식에 따라 제1 전극(311, 312) 아래에 또는 제3 전극(351, 352) 위에 배치될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 제1 및 제2 컬러필터(CF1, CF2)는 제1 전극(311, 312) 하에 구비될 수 있다. 표시장치(100)가 상부 발광 방식인 경우, 제1 및 제2 컬러필터(CF1, CF2)는 제3 전극(351, 352) 상에 구비될 수 있다.The first and second color filters CF1 and CF2 may be disposed under the
제3 서브 화소(P3)는 제1 발광층(323) 및 제2 발광층(343) 중 제2 발광층(323)만이 발광한다. 제3 서브 화소(P3)는 제1 전극(310)이 형성되지 않으므로, 제1 발광층(323)이 발광하지 않는다.In the third sub-pixel P3, only the
한편, 제3 서브 화소(P3)는 제2 전극(333)이 제2 연결 전극(242)에 접속되어 제3 고전위 전압을 인가 받는다. 제3 전극(353)에 저전위 전압이 인가되면, 제2 전극(333)과 제3 전극(353) 사이에 구비된 제2 발광층(343)이 제2 색의 광(L2)을 발광할 수 있다.Meanwhile, in the third sub-pixel P3, the
예컨대, 제3 서브 화소(P3)는 청색 광을 발광하는 청색 발광층일 수 있다. 이러한 경우, 표시장치(100)는 제3 서브 화소(P3)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 청색 서브 화소를 구현할 수 있다.For example, the third sub-pixel P3 may be a blue emission layer emitting blue light. In this case, the
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시장치(100)는 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제1 발광층(321, 322)만 발광시키고, 제3 서브 화소(P3)에서 제2 발광층(343)만 발광시킬 수 있다. 이로 인하여, 본 발명의 일 실시예에 따른 표시장치(100)는 모든 서브 화소에서 제1 발광층(321, 322, 323) 및 제2 발광층(341, 342, 343)을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.As described above, in the
또한, 본 발명의 일 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3)들에 제1 발광층(321, 322, 323) 및 제2 발광층(341, 342, 343)을 마스크 없이 전면에 형성한다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 마스크를 이용하여 서브 화소(P1, P2, P3) 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다.In addition, the
또한, 본 발명의 일 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에 제1 전극(310)을 형성하지 않는다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에서 투과율을 향상시킬 수 있다. 특히, 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 서브 화소(P3)는 제2 발광층(340)에서 발광한 광이 제1 전극(311, 312)을 통과하지 않아도 되므로, 광이 손실되는 것을 최소화시키고 광 효율을 극대화시킬 수 있다.In addition, the
또한, 본 발명의 일 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에서 제1 서브 화소(P1) 및 제2 서브 화소(P2) 보다 큰 발광 영역(EA3)을 가질 수 있다. 즉, 제3 서브 화소(P3)는 제1 서브 화소(P1) 및 제2 서브 화소(P2) 보다 큰 발광 면적 및 개구율을 가질 수 있다.In addition, the
도 14는 본 발명의 다른 실시예에 따른 제1 기판을 개략적으로 보여주는 평면도이고, 도 15는 도 14의 VI-VI의 일 예를 보여주는 단면도이다.14 is a plan view schematically illustrating a first substrate according to another embodiment of the present invention, and FIG. 15 is a cross-sectional view illustrating an example of VI-VI of FIG. 14.
도 14 및 도 15를 참조하면, 본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4)가 구비될 수 있다. 14 and 15, a display panel 110 according to another exemplary embodiment of the present invention includes a first sub-pixel P1, a second sub-pixel P2, a third sub-pixel P3, and a fourth sub-pixel. The pixel P4 may be provided.
본 발명의 다른 실시예에 따른 표시패널(110)은 도 3 내지 도 13에 도시된 본 발명의 일 실시예에 따른 표시패널(110)과 비교하여 제4 서브 화소(P4)를 더 구비하고 있다는 점에서 차이가 있다. 이하에서는 이러한 차이점을 중점적으로 설명하고, 중복되는 내용은 생략하도록 한다.The display panel 110 according to another exemplary embodiment of the present invention further includes a fourth sub-pixel P4 compared to the display panel 110 according to the exemplary embodiment illustrated in FIGS. 3 to 13. There is a difference in that. Hereinafter, such differences will be mainly described, and overlapping content will be omitted.
제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출하고, 제3 서브 화소(P3)는 청색 광을 방출하고, 제4 서브 화소(P4)는 백색 광 또는 황색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.The first sub-pixel P1 emits red light, the second sub-pixel P2 emits green light, the third sub-pixel P3 emits blue light, and the fourth sub-pixel P4 is It may be provided to emit white light or yellow light, but is not limited thereto. In addition, the arrangement order of each of the sub-pixels P1, P2, and P3 may be variously changed.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(P1)가 적색 광을 방출하고, 제2 서브 화소(P2)가 녹색 광을 방출하고, 제3 서브 화소(P3)가 청색 광을 방출하고, 제4 서브 화소(P4)가 황색 광을 방출하는 것을 가정하고 설명하도록 한다.Hereinafter, for convenience of description, the first sub-pixel P1 emits red light, the second sub-pixel P2 emits green light, and the third sub-pixel P3 emits blue light, The description will be made on the assumption that the fourth sub-pixel P4 emits yellow light.
본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 각각에 제1 발광층(320) 및 제2 발광층(340)이 구비된다. 본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2), 제3 서브 화소(P3) 및 제4 서브 화소(P4) 각각이 제1 발광층(320) 및 제2 발광층(340) 중 어느 하나만 발광하는 것을 특징으로 한다.The display panel 110 according to another exemplary embodiment of the present invention includes a first emission layer on each of the first sub-pixel P1, the second sub-pixel P2, the third sub-pixel P3, and the fourth sub-pixel P4. 320 and a
구체적으로, 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)는 제1 발광층(320) 및 제2 발광층(340) 중 제1 발광층(320)만이 발광할 수 있다. 한편, 제3 서브 화소(P3)는 제1 발광층(320) 및 제2 발광층(340) 중 제2 발광층(340)만이 발광할 수 있다. 이때, 제2 발광층(340)이 청색 광을 발광한다면, 제3 서브 화소(P3)는 청색 광을 방출하는 청색 서브 화소가 될 수 있다. 한편, 제1 발광층(320)은 황색 광을 발광할 수 있다. 그러한 경우, 제1 서브 화소(P1)는 광이 방출되는 경로에 적색 컬러필터를 배치함으로써, 적색 광을 방출하는 적색 서브 화소가 될 수 있다. 제2 서브 화소(P2)는 광이 방출되는 경로에 녹색 컬러필터를 배치함으로써, 녹색 광을 방출하는 녹색 서브 화소가 될 수 있다. 제4 서브 화소(P4)는 황색 광을 방출하는 황색 서브 화소가 될 수 있다.Specifically, in the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4, only the
한편, 본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각에 제1 전극(310), 제2 전극(330) 및 제3 전극(350)이 구비된다. 본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각에 구비된 제2 전극(330)과 제3 전극(350)을 전기적으로 연결시킨다. 이에 따라, 본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)에서 제1 발광층(320) 및 제2 발광층(340) 중 제1 발광층(320)만이 발광될 수 있다.Meanwhile, in the display panel 110 according to another exemplary embodiment of the present invention, a
본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각에 구비된 제2 전극(330)과 제3 전극(350)을 전기적으로 연결시키기 위하여, 도 14에 도시된 바와 같이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 적어도 일측에 제1 언더컷 구조 영역(UCA1)이 형성된다.The display panel 110 according to another exemplary embodiment of the present invention includes a
제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각은 도 15에 도시된 바와 같이 제1 언더컷 구조 영역(UCA1)에서 제1 발광층(320), 제2 전극(330), 제2 발광층(340) 및 제3 전극(350)이 단절된다.Each of the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4 has a
그리고, 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각은 제1 언더컷 구조 영역(UCA1)에서 제2 전극(330)과 제3 전극(350)이 접속한다. 제1 언더컷 구조 영역(UCA1)은 도 3 내지 도 12에 도시된 제1 언더컷 구조 영역(UCA1)과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.In addition, each of the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4 includes the
제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각에 구비된 제2 전극(330)과 제3 전극(350)은 동일한 제1 전압이 인가된다. 이에 따라, 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4) 각각은 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않고, 제1 전극(310)과 제2 전극(330) 사이에 구비된 제1 발광층(320)만이 발광하게 된다.The same first voltage is applied to the
한편, 본 발명의 다른 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에 제2 전극(330) 및 제3 전극(350)이 구비된다. 본 발명의 다른 실시예에 따른 표시패널(110)은 제3 서브 화소(P3)에 제1 전극(310)을 배치하지 않는다. 이에 따라, 제3 서브 화소(P3)는 제2 전극(330)과 기판(111) 사이에 구비된 제1 발광층(320)이 발광하지 않는다.Meanwhile, in the display panel 110 according to another exemplary embodiment of the present invention, the
본 발명의 다른 실시예에 따른 표시패널(110)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)와 달리 제3 서브 화소(P3)에 구비된 제2 전극(330)과 제3 전극(350)이 전기적으로 연결되지 않는다. 즉, 제3 서브 화소(P3)에 구비된 제2 전극(330)과 제3 전극(350)은 서로 다른 전압이 인가된다. In the display panel 110 according to another exemplary embodiment of the present invention, unlike the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4, the display panel 110 is provided in the third sub-pixel P3. The
본 발명의 다른 실시예에 따른 표시패널(110)은 도 14에 도시된 바와 같이 제3 서브 화소(P3)를 둘러싸도록 제2 언더컷 구조 영역(UCA2)이 형성된다. 제3 서브 화소(P3)은 도 15에 도시된 바와 같이 제2 언더컷 구조 영역(UCA2)에서 제1 발광층(320) 및 제2 전극(330)이 단절되고, 제2 발광층(340) 및 제3 전극(350)은 연결된다. 제2 언더컷 구조 영역(UCA2)은 도 3 내지 도 12에 도시된 제2 언더컷 구조 영역(UCA2)과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.In the display panel 110 according to another exemplary embodiment of the present invention, as illustrated in FIG. 14, the second undercut structure region UCA2 is formed to surround the third sub-pixel P3. In the third sub-pixel P3, as shown in FIG. 15, the
제3 서브 화소(P3)는 제2 전극(330)과 제3 전극(350)이 제2 발광층(340)을 사이에 두고 서로 이격 배치된다. 제3 서브 화소(P3)의 제3 전극(350)은 인접한 서브 화소(P1, P2)들의 제3 전극(350)과 연결되어 그들과 동일한 제1 전압이 인가될 수 있다. 한편, 제3 서브 화소(P3)의 제2 전극(330)은 제1 전압과 다른 제2 전압이 인가될 수 있다. 이에 따라, 제3 서브 화소(P3)는 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하게 된다.In the third sub-pixel P3, the
도 16은 제1 내지 제4 서브 화소 각각에서 방출되는 광을 설명하는 도면이다.16 is a diagram illustrating light emitted from each of first to fourth sub-pixels.
도 16을 참조하면, 본 발명의 다른 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3, P4) 각각에서 제1 발광층(321, 322, 323, 325) 및 제2 발광층(341, 342, 343, 345) 중 하나만 발광할 수 있다. Referring to FIG. 16, in the
보다 구체적으로, 제1 서브 화소(P1)는 제1 발광층(321) 및 제2 발광층(341) 중 제1 발광층(321)만이 발광할 수 있다. 제1 서브 화소(P1)는 제1 언더컷 구조 영역(UCA1)에서 제2 전극(331)과 제3 전극(351)이 전기적으로 연결될 수 있다. 제1 서브 화소(P1)는 보조 전원 라인(360)을 통하여 제2 전극(331) 및 제3 전극(351)에 동일한 전압이 인가될 수 있다. 이에 따라, 제1 서브 화소(P1)는 제2 전극(331)과 제3 전극(351) 사이에 구비된 제2 발광층(341)이 발광하지 않는다.More specifically, in the first sub-pixel P1, only the
한편, 제1 서브 화소(P1)는 제1 전극(311)에 제1 고전위 전압이 인가되고, 제2 전극(331) 및 제3 전극(351)에 저전위 전압이 인가되면, 제1 전극(311)과 제2 전극(331) 사이에 구비된 제1 발광층(321)이 제1 색의 광(L1)을 발광할 수 있다.Meanwhile, in the first sub-pixel P1, when a first high potential voltage is applied to the
제2 서브 화소(P2)는 제1 발광층(322) 및 제2 발광층(342) 중 제1 발광층(322)만이 발광할 수 있다. 제2 서브 화소(P2)는 제1 언더컷 구조 영역(UCA1)에서 제2 전극(332)과 제3 전극(352)이 전기적으로 연결될 수 있다. 제2 서브 화소(P2)는 보조 전원 라인(360)을 통하여 제2 전극(332) 및 제3 전극(352)에 동일한 전압이 인가될 수 있다. 이에 따라, 제2 서브 화소(P2)는 제2 전극(332)과 제3 전극(352) 사이에 구비된 제2 발광층(342)이 발광하지 않는다.The second sub-pixel P2 may emit light only from the
한편, 제2 서브 화소(P2)는 제1 전극(312)에 제2 고전위 전압이 인가되고, 제2 전극(332) 및 제3 전극(352)에 저전위 전압이 인가되면, 제1 전극(312)과 제2 전극(332) 사이에 구비된 제1 발광층(322)이 제1 색의 광(L1)을 발광할 수 있다.Meanwhile, in the second sub-pixel P2, when a second high potential voltage is applied to the
제4 서브 화소(P4)는 제1 발광층(325) 및 제2 발광층(345) 중 제1 발광층(325)만이 발광할 수 있다. 제4 서브 화소(P4)는 제1 언더컷 구조 영역(UCA1)에서 제2 전극(335)과 제3 전극(355)이 전기적으로 연결될 수 있다. 제4 서브 화소(P4)는 보조 전원 라인(360)을 통하여 제2 전극(335) 및 제3 전극(355)에 동일한 전압이 인가될 수 있다. 이에 따라, 제4 서브 화소(P4)는 제2 전극(335)과 제3 전극(355) 사이에 구비된 제2 발광층(345)이 발광하지 않는다.In the fourth sub-pixel P4, only the
한편, 제4 서브 화소(P4)는 제1 전극(315)에 제3 고전위 전압이 인가되고, 제2 전극(335) 및 제3 전극(355)에 저전위 전압이 인가되면, 제1 전극(315)과 제2 전극(335) 사이에 구비된 제1 발광층(325)이 제1 색의 광(L1)을 발광할 수 있다.Meanwhile, in the fourth sub-pixel P4, when a third high potential voltage is applied to the
즉, 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)는 모두 제1 발광층(321, 322, 325)에서 동일한 제1 색의 광(L1)이 발광될 수 있다. 본 발명의 다른 실시예에 따른 표시장치는 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)에서 서로 다른 색의 광이 방출되도록 하기 위하여 컬러필터가 더 구비될 수 있다.That is, in the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4, the light L1 of the same first color is emitted from the first emission layers 321, 322, and 325. I can. The display device according to another exemplary embodiment of the present invention further includes a color filter to emit light of different colors from the first sub-pixel P1, the second sub-pixel P2, and the fourth sub-pixel P4. Can be.
컬러필터는 제1 서브 화소(P1)에 대응되도록 배치된 제1 컬러필터(CF1)와 제2 서브 화소(P2)에 대응되도록 배치된 제2 컬러필터(CF2)를 포함할 수 있다. 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 서로 다른 색의 광을 투과시킬 수 있다.The color filter may include a first color filter CF1 disposed to correspond to the first sub-pixel P1 and a second color filter CF2 disposed to correspond to the second sub-pixel P2. The first color filter CF1 and the second color filter CF2 may transmit light of different colors.
예컨대, 제1 발광층(321, 322, 323, 325)은 황색 광을 발광하는 황색 발광층일 수 있다. 제1 컬러필터(CF1)는 적색 광을 투과시키는 적색 컬러필터일 수 있으며, 제2 컬러필터(CF2)는 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. For example, the first emission layers 321, 322, 323, and 325 may be yellow emission layers that emit yellow light. The first color filter CF1 may be a red color filter that transmits red light, and the second color filter CF2 may be a green color filter that transmits green light.
이에 따라, 제1 서브 화소(P1)는 적색 광(L3)을 방출하고, 제2 서브 화소(P2)는 녹색 광(L4)을 방출할 수 있다.Accordingly, the first sub-pixel P1 may emit red light L3 and the second sub-pixel P2 may emit green light L4.
한편, 표시장치(100)는 제4 서브 화소(P4)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 황색 광(L1)을 방출하는 황색 서브 화소를 구현할 수 있다.Meanwhile, the
이러한 제1 및 제2 컬러필터(CF1, CF2)는 표시장치(100)의 발광 방식에 따라 제1 전극(311, 312) 아래에 또는 제3 전극(351, 352) 위에 배치될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 제1 및 제2 컬러필터(CF1, CF2)는 제1 전극(311, 312) 하에 구비될 수 있다. 표시장치(100)가 상부 발광 방식인 경우, 제1 및 제2 컬러필터(CF1, CF2)는 제3 전극(351, 352) 상에 구비될 수 있다.The first and second color filters CF1 and CF2 may be disposed under the
제3 서브 화소(P3)는 제1 발광층(323) 및 제2 발광층(343) 중 제2 발광층(323)만이 발광한다. 제3 서브 화소(P3)는 제1 전극(310)이 형성되지 않으므로, 제1 발광층(323)이 발광하지 않는다.In the third sub-pixel P3, only the
한편, 제3 서브 화소(P3)는 제2 전극(333)이 제2 연결 전극(242)에 접속되어 제3 고전위 전압을 인가 받는다. 제3 전극(353)에 저전위 전압이 인가되면, 제2 전극(333)과 제3 전극(353) 사이에 구비된 제2 발광층(343)이 제2 색의 광(L2)을 발광할 수 있다.Meanwhile, in the third sub-pixel P3, the
예컨대, 제3 서브 화소(P3)는 청색 광을 발광하는 청색 발광층일 수 있다. 이러한 경우, 표시장치(100)는 제3 서브 화소(P3)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 청색 서브 화소를 구현할 수 있다.For example, the third sub-pixel P3 may be a blue emission layer emitting blue light. In this case, the
상술한 바와 같이, 본 발명의 다른 실시예에 따른 표시장치(100)는 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제4 서브 화소(P4)에서 제1 발광층(321, 322, 325)만 발광시키고, 제3 서브 화소(P3)에서 제2 발광층(343)만 발광시킬 수 있다. 이로 인하여, 본 발명의 다른 실시예에 따른 표시장치(100)는 모든 서브 화소에서 제1 발광층(321, 322, 323, 325) 및 제2 발광층(341, 342, 343, 345)을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.As described above, in the
또한, 본 발명의 다른 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3, P4)들에 제1 발광층(321, 322, 323, 325) 및 제2 발광층(341, 342, 343, 345)을 마스크 없이 전면에 형성한다. 이에 따라, 본 발명의 다른 실시예에 따른 표시장치(100)는 마스크를 이용하여 서브 화소(P1, P2, P3, P4) 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다.In addition, in the
또한, 본 발명의 다른 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에 제1 전극(310)을 형성하지 않는다. 이에 따라, 본 발명의 다른 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에서 투과율을 향상시킬 수 있다. 특히, 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 서브 화소(P3)는 제2 발광층(340)에서 발광한 광이 제1 전극(311, 312)을 통과하지 않아도 되므로, 광이 손실되는 것을 최소화시키고 광 효율을 극대화시킬 수 있다.In addition, in the
또한, 본 발명의 다른 실시예에 따른 표시장치(100)는 컬러필터를 사용하지 않고 청색 서브 화소 및 황색 서브 화소를 구현할 수 있다. 이에 따라, 컬러필터를 통과하면서 발생하는 광 손실을 방지할 수 있고, 발광 휘도를 향상시킬 수 있다.Also, the
또한, 본 발명의 다른 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에서 제1 서브 화소(P1) 및 제2 서브 화소(P2) 보다 큰 발광 영역(EA3)을 가질 수 있다. 즉, 제3 서브 화소(P3)는 제1 서브 화소(P1) 및 제2 서브 화소(P2) 보다 큰 발광 면적 및 개구율을 가질 수 있다.In addition, the
도 17a내지 도 17c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 17a는 개략적인 사시도이고, 도 17b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 17c는 AR(Augmented Reality) 구조의 개략적인 단면도이다. 17A to 17C relate to a display device according to another embodiment of the present invention, which relates to a head mounted display (HMD) device. 17A is a schematic perspective view, FIG. 17B is a schematic plan view of a virtual reality (VR) structure, and FIG. 17C is a schematic cross-sectional view of an Augmented Reality (AR) structure.
도 17a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다. As can be seen from FIG. 17A, the head mounted display device according to the present invention includes a
수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다. The
헤드 장착 밴드(30)는 수납 케이스(10)에 고정된다. 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.The
도 17b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다. As can be seen from FIG. 17B, the head-mounted display device having a virtual reality (VR) structure according to the present invention includes a left-
좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다. The left-
좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 좌안용 표시 장치(12)는 좌안 영상을 표시하고 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 좌안용 표시 장치(12)와 우안용 표시 장치(11) 각각은 전술한 도 1 내지 도 15에 따른 표시패널을 포함할 수 있다. 이때, 도 1 내지 도 15에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러필터(CF1, CF2, CF3)가 상기 렌즈 어레이(13)와 마주하게 된다. The left-
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 각각과 이격되면서 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 좌안 접안 렌즈(20a)의 전방 및 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 렌즈 어레이(13)는 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 각각과 이격되면서 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 우안 접안 렌즈(20b)의 전방 및 우안용 표시 장치(11)의 후방에 위치할 수 있다.The
렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다. The
좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다. The user's left eye LE may be positioned on the
도 17c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 17c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다. As can be seen from FIG. 17C, the head mounted display device having an Augmented Reality (AR) structure according to the present invention includes a left-
좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다. The left-
좌안용 표시 장치(12)는 투과창(15)을 가리지 않으면서 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 좌안용 표시 장치(12)가 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 투과 반사부(14)에 영상을 제공할 수 있다. The left
좌안용 표시 장치(12)는 전술한 도 1 내지 도 15에 따른 표시패널을 포함할 수 있다. 이때, 도 1 내지 도 15에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러필터(CF1, CF2, CF3)가 투과 반사부(14)와 마주하게 된다. The left
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 투과반사부(14) 사이에 구비될 수 있다. The
좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다. The user's left eye is located in the
투과 반사부(14)는 렌즈 어레이(13)와 투과창(15) 사이에 배치된다. 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 반사면(14a)은 좌안용 표시 장치(12)에 표시된 영상이 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 투과층(15)을 통해서 외부의 배경과 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.The
투과층(15)은 투과 반사부(14)의 전방에 배치되어 있다.The
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and are not limiting. The scope of protection of the present invention should be interpreted by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
100: 표시장치
110: 표시패널
111: 제1 기판
112: 제2 기판
140: 소스 드라이브 IC
150: 연성필름
160: 회로보드
170: 타이밍 제어부
210: 차광층
220: 제1 절연막
230: 박막 트랜지스터
241: 제1 연결 전극
242: 제2 연결 전극
260: 제2 절연막
270: 제3 절연막
310: 제1 전극
320: 제1 발광층
330: 제2 전극
340: 제2 발광층
350: 제3 전극100: display device 110: display panel
111: first substrate 112: second substrate
140: source drive IC 150: flexible film
160: circuit board 170: timing control unit
210: light shielding layer 220: first insulating film
230: thin film transistor 241: first connection electrode
242: second connection electrode 260: second insulating layer
270: third insulating layer 310: first electrode
320: first emission layer 330: second electrode
340: second emission layer 350: third electrode
Claims (18)
상기 기판 상에 구비되어, 제1 색의 광을 발광하는 제1 발광층;
상기 제1 발광층 상에 구비되어, 제2 색의 광을 발광하는 제2 발광층;
상기 기판과 상기 제1 발광층 사이에 구비된 제1 전극;
상기 제1 발광층과 상기 제2 발광층 사이에 구비된 제2 전극;
상기 제2 발광층 상에 구비된 제3 전극;
상기 제1 서브 화소의 적어도 일측에 배치되고, 제1 언더컷 구조를 가지는 제1 하부층 및 제1 상부층이 배치된 제1 언더컷 구조 영역; 및
상기 제2 서브 화소를 둘러싸고, 제2 언더컷 구조를 가지는 제2 하부층 및 제2 상부층이 배치된 제2 언더컷 구조 영역을 포함하고,
상기 제1 서브 화소에 구비된 제2 전극 및 제3 전극은 상기 제1 언더컷 구조 영역에서 접속하고,
상기 제2 서브 화소에 구비된 제2 발광층 및 제3 전극은 상기 제2 언더컷 구조 영역에서 연결되는 표시장치.A substrate including a first sub-pixel and a second sub-pixel;
A first emission layer provided on the substrate to emit light of a first color;
A second emission layer provided on the first emission layer to emit light of a second color;
A first electrode provided between the substrate and the first emission layer;
A second electrode provided between the first emission layer and the second emission layer;
A third electrode provided on the second emission layer;
A first undercut structure region disposed on at least one side of the first sub-pixel and in which a first lower layer having a first undercut structure and a first upper layer are disposed; And
And a second undercut structure region surrounding the second sub-pixel and in which a second lower layer having a second undercut structure and a second upper layer are disposed,
The second electrode and the third electrode provided in the first sub-pixel are connected in the first undercut structure region,
A display device in which a second emission layer and a third electrode provided in the second sub-pixel are connected in the second undercut structure area.
상기 제1 서브 화소는 상기 제1 발광층 및 상기 제2 발광층 중 상기 제1 발광층만 발광하고,
상기 제2 서브 화소는 상기 제1 발광층 및 상기 제2 발광층 중 상기 제2 발광층만 발광하는 표시장치.The method of claim 1,
The first sub-pixel emits only the first emission layer of the first emission layer and the second emission layer,
The second sub-pixel emits only the second emission layer of the first emission layer and the second emission layer.
상기 제1 서브 화소에 구비된 제1 발광층, 제2 전극, 제2 발광층 및 제3 전극은 상기 제1 언더컷 구조에 의하여 단절되는 표시장치.The method of claim 1,
A display device in which a first emission layer, a second electrode, a second emission layer, and a third electrode provided in the first sub-pixel are disconnected by the first undercut structure.
상기 제1 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소 중 상기 제1 서브 화소에만 구비되는 표시장치.The method of claim 1,
The first electrode is provided only in the first sub-pixel among the first sub-pixel and the second sub-pixel.
상기 제1 상부층은 상기 제1 서브 화소에 구비된 제1 전극과 동일한 물질로 이루어지고, 상기 제1 전극과 이격 배치되는 표시장치.The method of claim 1,
The first upper layer is made of the same material as the first electrode provided in the first sub-pixel, and is disposed to be spaced apart from the first electrode.
상기 제1 서브 화소에 구비된 제2 전극 및 제3 전극은 상기 제1 언더컷 구조의 상기 제1 상부층과 전기적으로 연결되는 표시장치.The method of claim 5,
The second electrode and the third electrode provided in the first sub-pixel are electrically connected to the first upper layer of the first undercut structure.
상기 기판과 상기 제1 하부층 사이에 구비된 제1 연결 전극을 더 포함하고,
상기 제1 상부층은 상기 제1 하부층을 관통하는 컨택홀을 통해 상기 제1 연결 전극과 전기적으로 연결되는 표시장치.The method of claim 1,
Further comprising a first connection electrode provided between the substrate and the first lower layer,
The first upper layer is electrically connected to the first connection electrode through a contact hole penetrating the first lower layer.
상기 제1 하부층은 상기 제1 연결 전극의 일부를 노출시키는 제1 개구 영역을 포함하고, 상기 제1 상부층은 상기 제1 하부층과 중첩되는 제1 중첩부 및 상기 제1 개구 영역의 일부를 가리도록 돌출된 제1 돌출부를 포함하고,
상기 제2 전극 및 상기 제3 전극 중 적어도 하나는 상기 노출된 제1 연결 전극에 접하는 표시장치.The method of claim 7,
The first lower layer includes a first opening region exposing a portion of the first connection electrode, and the first upper layer covers a first overlapping portion overlapping the first lower layer and a part of the first opening region. Including a protruding first protrusion,
At least one of the second electrode and the third electrode contacts the exposed first connection electrode.
상기 제1 서브 화소에 구비된 제2 전극, 제3 전극, 상기 제1 언더컷 구조의 제1 상부층 및 상기 제1 연결 전극은 전기적으로 연결되는 표시장치.The method of claim 7,
A display device to which a second electrode and a third electrode provided in the first sub-pixel, a first upper layer of the first undercut structure, and the first connection electrode are electrically connected.
상기 제2 서브 화소는 상기 제2 언더컷 구조에 의하여 상기 제1 발광층 및 상기 제2 전극이 단절되는 표시장치.The method of claim 1,
In the second sub-pixel, the first emission layer and the second electrode are disconnected by the second undercut structure.
상기 제2 서브 화소에 구비된 제2 전극은 상기 제1 서브 화소에 구비된 제2 전극과 전기적으로 연결되지 않고, 상기 제2 서브 화소에 구비된 제3 전극은 상기 제1 서브 화소에 구비된 제3 전극과 전기적으로 연결되는 표시장치.The method of claim 1,
A second electrode provided in the second sub-pixel is not electrically connected to a second electrode provided in the first sub-pixel, and a third electrode provided in the second sub-pixel is provided in the first sub-pixel. A display device electrically connected to the third electrode.
상기 기판과 상기 제2 하부층 사이에 구비된 제2 연결 전극을 더 포함하고,
상기 제2 하부층은 상기 제2 연결 전극의 일부를 노출시키는 제2 개구 영역을 포함하고, 상기 제2 상부층은 상기 제2 하부층과 중첩되는 제2 중첩부 및 상기 제2 개구 영역의 일부를 가리도록 돌출된 제2 돌출부를 포함하고,
상기 제2 서브 화소에 구비된 제2 전극은 상기 노출된 제2 연결 전극에 접하는 표시장치.The method of claim 1,
Further comprising a second connection electrode provided between the substrate and the second lower layer,
The second lower layer includes a second opening region exposing a portion of the second connection electrode, and the second upper layer covers a second overlapping portion overlapping the second lower layer and a part of the second opening region. Including a protruding second protrusion,
A display device in which a second electrode provided in the second sub-pixel contacts the exposed second connection electrode.
상기 제1 발광층, 상기 제2 전극, 상기 제2 발광층 및 상기 제3 전극으로 이루어진 제2 서브 화소;
상기 제1 서브 화소의 적어도 일측에 구비되고, 제1 하부층 및 상기 제1 하부층 상에 구비된 제1 상부층을 포함하는 제1 언더컷 구조; 및
상기 제2 서브 화소를 둘러싸도록 구비되고, 제2 하부층 및 상기 제2 하부층 상에 구비된 제2 상부층을 포함하는 제2 언더컷 구조를 포함하고,
상기 제1 언더컷 구조의 제1 하부층은 상기 제2 언더컷 구조의 제2 하부층 보다 높이가 큰 표시장치.A first sub-pixel comprising a first electrode, a first emission layer, a second electrode, a second emission layer, and a third electrode;
A second sub-pixel comprising the first emission layer, the second electrode, the second emission layer, and the third electrode;
A first undercut structure provided on at least one side of the first sub-pixel and including a first lower layer and a first upper layer provided on the first lower layer; And
A second undercut structure provided to surround the second sub-pixel and including a second lower layer and a second upper layer provided on the second lower layer,
A display device in which a first lower layer of the first undercut structure has a higher height than a second lower layer of the second undercut structure.
상기 제1 서브 화소에 구비된 제2 전극 및 제3 전극은 상기 제1 언더컷 구조에 의하여 단절되고, 상기 제1 언더컷 구조가 배치된 제1 언더컷 구조 영역에서 서로 접속하고,
상기 제2 서브 화소에 구비된 제2 전극은 상기 제2 언더컷 구조에 의하여 단절되고, 상기 제2 서브 화소에 구비된 제3 전극은 상기 제2 언더컷 구조가 구비된 제2 언더컷 구조 영역에서 연결되는 표시장치.The method of claim 13,
The second electrode and the third electrode provided in the first sub-pixel are disconnected by the first undercut structure and are connected to each other in a first undercut structure region in which the first undercut structure is disposed,
The second electrode provided in the second sub-pixel is disconnected by the second undercut structure, and the third electrode provided in the second sub-pixel is connected in a second undercut structure region provided with the second undercut structure. Display device.
상기 제1 서브 화소는 상기 제1 전극 및 상기 제2 전극 사이에 구비된 상기 제1 발광층이 발광하고,
상기 제2 서브 화소는 상기 제2 전극 및 상기 제3 전극 사이에 구비된 상기 제2 발광층이 발광하는 표시장치.The method of claim 14,
In the first sub-pixel, the first emission layer provided between the first electrode and the second electrode emit light,
In the second sub-pixel, the second emission layer provided between the second electrode and the third electrode emits light.
상기 제1 언더컷 구조의 제1 하부층을 이루는 층의 개수는 상기 제2 언더컷 구조의 제2 하부층을 이루는 층의 개수 보다 많은 표시장치.The method of claim 13,
The number of layers constituting the first lower layer of the first undercut structure is greater than the number of layers constituting the second lower layer of the second undercut structure.
상기 제1 언더컷 구조의 제1 상부층과 상기 제2 언더컷 구조의 제2 상부층은 서로 다른 물질로 이루어지는 표시장치.The method of claim 13,
A display device wherein the first upper layer of the first undercut structure and the second upper layer of the second undercut structure are made of different materials.
상기 제1 언더컷 구조의 제1 상부층은 전도성 물질로 이루어지고, 상기 제2 언더컷 구조의 제2 상부층은 비전도성 물질로 이루어지는 표시장치.The method of claim 13,
The first upper layer of the first undercut structure is made of a conductive material, and the second upper layer of the second undercut structure is made of a non-conductive material.
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