KR20200069511A - Multi-layer channel structure IZO resistive random access memory using solution process and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 저항 변화형 메모리(resistive random access memory), 비휘발성 메모리(non-volatile memory), 차세대 메모리(next generation memory), 멤리스터(memristor), 용액 공정을 이용한 다층 채널 구조 IZO 박막 제작(fabrication of multi-layer channel structure IZO thin films using solution process), 전기적, 환경적 안정성이 높은 산화물 저항 변화형 메모리 관한 것이다. The present invention is a multi-channel structure IZO thin film fabrication using resistive random access memory, non-volatile memory, next generation memory, memristor, and solution process of multi-layer channel structure IZO thin films using solution process).
최근, 규소 기반 반도체 소자를 대신할 산화물 반도체에 대한 연구가 널리 진행되고 있다. 재료적인 측면에서는 인듐 산화물(In2O3), 아연 산화물(ZnO), 갈륨 산화물(Ga2O3), 인듐아연 산화물(InZnO), 아연주석 산화물(Zn), 인듐갈륨아연 산화물(InGaZnO) 기반의 단일, 이성분계, 삼성분계 화합물에 대한 연구 결과가 보고되고 있다. 한편, 공정적인 측면에서 기존의 진공 증착을 대신한 액상 기반 공정에 대한 연구가 진행되고 있다.Recently, research on oxide semiconductors to replace silicon-based semiconductor devices has been widely conducted. In terms of materials, indium oxide (In 2 O 3 ), zinc oxide (ZnO), gallium oxide (Ga 2 O 3 ), indium zinc oxide (InZnO), zinc tin oxide (Zn), indium gallium zinc oxide (InGaZnO) The results of research on single, binary, and ternary compounds have been reported. On the other hand, research is being conducted on a liquid-based process in place of the conventional vacuum deposition in a process aspect.
산화물 반도체는 수소화된 비정질 규소에 비하여 똑같이 비정질 상을 보이지만, 매우 우수한 이동도(mobility)를 보이기 때문에 고화질 액정표시장치(LCD)와 능동유기발광다이오드(AMOLED)에 적합하다. 또한, 액상기반 공정을 이용한 산화물 반도체 제조 기술은 고비용의 진공 증착 방법에 비해서 저비용이라는 이점이 있다.Oxide semiconductors have the same amorphous phase as compared to hydrogenated amorphous silicon, but are very suitable for high-quality liquid crystal displays (LCDs) and active organic light-emitting diodes (AMOLEDs) because they exhibit very good mobility. In addition, oxide semiconductor manufacturing technology using a liquid-based process has the advantage of low cost compared to a high-cost vacuum deposition method.
기존의 펄스레이저 증착법, 스퍼터와 같은 진공 증착법으로 산화물 박막을 형성하는 경우, 상대적으로 고비용이 발생하고, 공정이 복잡하다는 단점이 있다. 그리고, 단층 채널 구조의 저항 변화형 메모리는 전류 히스테리시스(current hysteresis)가 불안전하다는 문제가 있다. 또한, 종래 산화물 트랜지스터는 전기 부하에 약하다는 단점이 있다. 그리고, 기존의 저항 변화형 메모리의 복잡한 구조로 인하여, 생산 원가가 높고, 공정에 있어서 결함 유발 가능성이 높다는 문제가 있다. In the case of forming an oxide thin film by a vacuum deposition method such as a conventional pulse laser deposition method or sputtering, there is a disadvantage in that a relatively high cost occurs and the process is complicated. In addition, the resistance-variable memory of a single-layer channel structure has a problem that current hysteresis is unstable. In addition, the conventional oxide transistor has a disadvantage that it is weak to the electrical load. In addition, due to the complicated structure of the existing resistance-variable memory, there is a problem that the production cost is high and the possibility of causing defects in the process is high.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 기존의 진공 증착법이 아닌, 용액 공정법을 이용하여 산화물 박막을 형성하는 기술을 제공하는데 그 목적이 있다. The present invention has been devised to solve the above problems, and an object thereof is to provide a technique for forming an oxide thin film using a solution process method, not a conventional vacuum deposition method.
또한, 본 발명은 용액 공정 기법을 통해 다층 채널 구조로 제작된 IZO(Indium-Zinc Oxide) 저항 변화형 메모리를 제작하는데 그 다른 목적이 있다. In addition, another object of the present invention is to fabricate an indium-zinc oxide (IZO) resistance-variable memory fabricated in a multi-layered channel structure through a solution processing technique.
또한, 본 발명은 다층 채널 구조를 이용하여 인터페이스 차지 트랩(interface charge trap) 및 백 채널 효과(back-channel effect) 감소로 인한 우수한 전류 리텐션 스테빌러티(current retention stability)의 안정성을 유지하도록 하는데 그 다른 목적이 있다. In addition, the present invention uses a multi-layered channel structure to maintain stability of excellent current retention stability due to reduction of interface charge traps and back-channel effects. There are other purposes.
또한, 본 발명은 밴드갭이 큰 IZO 저항 변화형 메모리 제작을 통해 스위칭 균일성을 확보하는데 그 다른 목적이 있다. In addition, another object of the present invention is to secure switching uniformity through fabrication of an IZO resistance-variable memory with a large band gap.
또한, 본 발명은 금속-절연체-금속(metal-insulator-metal) 구조로 공정상의 결함을 현저히 줄임과 동시에 생산 원가를 절감하는데 그 다른 목적이 있다.In addition, the present invention has a further object to significantly reduce production defects and to reduce production costs, with a metal-insulator-metal structure.
또한, 본 발명은 전기적, 환경적 안정성이 높은 산화물 저항 변화형 메모리를 제공하는데 그 다른 목적이 있다. In addition, another object of the present invention is to provide an oxide resistance changeable memory having high electrical and environmental stability.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned will be clearly understood by those skilled in the art from the following description.
이와 같은 목적을 달성하기 위한 본 발명의 저항 변화형 메모리는 기판, 상기 기판 상에 형성되는 하부 전극, 상기 하부 전극 상에 형성되는 절연막, 상기 절연막 상에 형성되는 산화물 박막 및 상기 산화물 박막 상에 형성되는 상부 전극을 포함하되, 상기 산화물 박막은 두 층 이상의 IZO(Indium-Zinc Oxide) 박막이 멀티 스택(Multi stacked)되어 있는 구조이다. The resistance changeable memory of the present invention for achieving the above object is formed on a substrate, a lower electrode formed on the substrate, an insulating film formed on the lower electrode, an oxide thin film formed on the insulating film and the oxide thin film Including the upper electrode, the oxide thin film is a structure in which two or more indium-zinc oxide (IZO) thin films are multi-stacked.
상기 하부 전극 및 상부 전극은 알루미늄(Al)을 증착하여 형성될 수 있다. The lower electrode and the upper electrode may be formed by depositing aluminum (Al).
상기 절연막은 이산화티타늄(TiO2)을 증착하여 형성될 수 있다. The insulating film may be formed by depositing titanium dioxide (TiO 2 ).
상기 산화물 박막은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조로 구현될 수 있다. The oxide thin film may be implemented with a structure in which three IZO thin film layers are uniformly stacked by repeating the process of forming the IZO thin film three times in succession.
본 발명의 저항 변화형 메모리 제작 방법은 기판 상에 하부 전극을 형성하는 단계, 상기 하부 전극 상에 절연막을 형성하는 단계, 상기 절연막 상에 산화물 박막을 형성하는 단계 및 상기 산화물 박막 상에 상부 전극을 형성하는 단계를 포함하되, 상기 산화물 박막은 두 층 이상의 IZO(Indium-Zinc Oxide) 박막이 멀티 스택(Multi stacked)되어 있는 구조이다. The method for fabricating a resistance-variable memory of the present invention includes forming a lower electrode on a substrate, forming an insulating film on the lower electrode, forming an oxide thin film on the insulating film, and an upper electrode on the oxide thin film. Including the step of forming, the oxide thin film is a structure in which two or more layers of IZO (Indium-Zinc Oxide) thin films are multi-stacked.
상기 하부 전극 및 상부 전극은 알루미늄(Al)을 증착하여 형성될 수 있다. The lower electrode and the upper electrode may be formed by depositing aluminum (Al).
상기 절연막은 이산화티타늄(TiO2)을 증착하여 형성될 수 있다. The insulating film may be formed by depositing titanium dioxide (TiO 2 ).
상기 산화물 박막은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조로 구현될 수 있다. The oxide thin film may be implemented with a structure in which three IZO thin film layers are uniformly stacked by repeating the process of forming the IZO thin film three times in succession.
본 발명에 의하면, 용액 공정 기법을 통해 다층 채널 구조로 제작된 IZO(Indium-Zinc Oxide) 저항 변화형 메모리를 제작함으로써, 비교적 저렴한 비용과 단순한 공정으로 저항 변화형 메모리 제작이 가능하다는 효과가 있다. According to the present invention, by manufacturing a IZO (Indium-Zinc Oxide) resistance changeable memory fabricated in a multi-layered channel structure through a solution processing technique, it is possible to manufacture a resistance changeable memory at a relatively low cost and simple process.
또한, 본 발명에 의하면, 다층 채널 구조로 저항 변화형 메모리를 제작함으로써, 단층 채널 구조에 비해 안전한 전류 히스테리시스(current hysteresis) 특성을 보인다는 효과가 있다. In addition, according to the present invention, by fabricating a resistance-variable memory in a multi-layered channel structure, there is an effect of exhibiting safe current hysteresis characteristics compared to a single-layered channel structure.
또한, 본 발명은 다층 채널 구조를 이용하여 인터페이스 차지 트랩(interface charge trap) 및 백 채널 효과(back-channel effect) 감소로 인한 우수한 전류 리텐션 스테빌러티(current retention stability)의 안정성을 유지한다는 효과가 있다. In addition, the present invention has an effect of maintaining stability of excellent current retention stability due to reduction of an interface charge trap and a back-channel effect using a multi-layered channel structure. have.
또한, 본 발명은 밴드갭이 큰 IZO 저항 변화형 메모리 제작을 통해 스위칭 균일성을 확보하고, 금속-절연체-금속(metal-insulator-metal) 구조로 공정상의 결함을 현저히 줄임과 동시에 생산 원가를 절감하는 효과가 있다. In addition, the present invention secures the switching uniformity through the fabrication of a IZO resistance-variable memory with a large band gap, and significantly reduces process defects and reduces production costs with a metal-insulator-metal structure. It has the effect.
도 1은 본 발명의 일 실시예에 따른 금속과 산화물로 구성된 멀티 스택 (Multi stacked) IZO(Indium-Zinc Oxide) 저항 변화형 메모리의 구조를 간략하게 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 금속과 산화물로 구성된 멀티 스택 IZO 저항 변화형 메모리의 구동 메커니즘을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 전기적 성능을 측정한 결과를 나타낸 그래프이다.
도 4는 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리 표면의 모폴로지(morphology)를 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 I-V 커브를 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 ON/OFF 상태에서의 시간 경과에 따른 리텐션 스테빌러티(retention stability) 측정 결과를 도시한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리의 구조를 보여주는 도면이다.
도 8은 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리의 제작 방법을 보여주는 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리를 위에서 바라 본 모습인 탑 뷰(Top View)를 도시한 도면이다. 1 is a view schematically showing a structure of a multi-stacked Indium-Zinc Oxide (IZO) resistance-variable memory composed of metal and oxide according to an embodiment of the present invention.
2 is a view showing a driving mechanism of a multi-stack IZO resistance-variable memory composed of metal and oxide according to an embodiment of the present invention.
3 is a graph showing the results of measuring the electrical performance of a multi-stack IZO resistance-variable memory according to an embodiment of the present invention.
4 shows the morphology of the multi-stack IZO resistance-variable memory surface according to an embodiment of the present invention.
5 is a graph illustrating an IV curve of a multi-stack IZO resistance-variable memory according to an embodiment of the present invention.
6 is a graph showing a result of measuring retention stability over time in an ON/OFF state of a multi-stack IZO resistance-variable memory according to an embodiment of the present invention.
7 is a diagram illustrating a structure of a multi-layer channel structure IZO resistance-variable memory according to an embodiment of the present invention.
8 is a flowchart illustrating a method of manufacturing a multi-layer channel structure IZO resistance-variable memory according to an embodiment of the present invention.
9 is a view illustrating a top view of a multi-layer channel structure IZO resistance-variable memory according to an embodiment of the present invention as viewed from above.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described in the specification, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms such as those defined in a commonly used dictionary should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, in the description with reference to the accompanying drawings, the same reference numerals are assigned to the same components regardless of reference numerals, and redundant descriptions thereof will be omitted. In the description of the present invention, when it is determined that detailed descriptions of related known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.
도 1은 본 발명의 일 실시예에 따른 금속과 산화물로 구성된 멀티 스택 (Multi stacked) IZO(Indium-Zinc Oxide) 저항 변화형 메모리의 구조를 간략하게 나타낸 도면이고, 도 7은 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리의 구조를 보여주는 도면이고, 도 9는 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리를 위에서 바라 본 모습인 탑 뷰(Top View)를 도시한 도면이다. 1 is a diagram schematically showing a structure of a multi-stacked Indium-Zinc Oxide (IZO) resistance-variable memory composed of metal and oxide according to an embodiment of the present invention, and FIG. 7 is one embodiment of the present invention FIG. 9 is a diagram illustrating a structure of a multi-layer channel structure IZO resistance-variable memory, and FIG. 9 is a top view of a multi-layer channel structure IZO resistance-variable memory according to an embodiment of the present invention as viewed from above. It is a drawing shown.
도 1, 도 7 및 도 9를 참조하면, 본 발명의 IZO 저항 변화형 메모리는 기판(Substrate)(10), 하부 전극(Bottom electrode)(110), 절연막(Insulator layer)(120), 산화물 박막(130) 및 상부 전극(Top electrode)(140)을 포함한다. 1, 7 and 9, the IZO resistance-variable memory of the present invention includes a substrate (10), a bottom electrode (110), an insulating film (insulator layer) 120, an oxide
본 발명의 일 실시예에서 기판(10)은 N형(N-type)으로 헤비하게(heavily) 도핑된(doped) 규소(Si) 기판으로 구현될 수 있다. In one embodiment of the present invention, the
하부 전극(110)은 기판(10) 상에 형성된다. 본 발명의 일 실시예에서 하부 전극(110)은 알루미늄(Al)을 증착하여 형성될 수 있다. The
절연막(120)은 하부 전극(110) 상에 형성된다. 본 발명의 일 실시예에서 절연막(120)은 이산화티타늄(TiO2)을 증착하여 형성될 수 있다. The
산화물 박막(130)은 절연막(120) 상에 형성된다. The oxide
본 발명에서 산화물 박막(130)은 두 층 이상의 인듐-아연 산화물(Indium-Zinc Oxide, IZO) 박막이 멀티 스택(Multi stacked)되어 있는 구조이다. In the present invention, the oxide
본 발명의 일 실시예에서 산화물 박막(130)은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조로 구현될 수 있다.In one embodiment of the present invention, the oxide
상부 전극(140)은 산화물 박막(130) 상에 형성된다. 본 발명의 일 실시예에서 상부 전극(140)은 알루미늄(Al)을 증착하여 형성될 수 있다.The
도 8은 본 발명의 일 실시예에 따른 다층 채널 구조 IZO 저항 변화형 메모리의 제작 방법을 보여주는 흐름도이다. 8 is a flowchart illustrating a method of manufacturing a multi-layer channel structure IZO resistance-variable memory according to an embodiment of the present invention.
도 8을 참조하면, 본 발명의 다층 채널 구조 IZO 저항 변화형 메모리의 제작 방법은, 기판(10) 상에 하부 전극(110)을 형성하는 단계(S110)와, 하부 전극(110) 상에 절연막(120)을 형성하는 단계(S120)와, 절연막(120) 상에 산화물 박막(130)을 형성하는 단계(S130)와, 산화물 박막(130) 상에 상부 전극(140)을 형성하는 단계(S140)를 포함한다. Referring to FIG. 8, a method of manufacturing a multilayer channel structure IZO resistance-variable memory of the present invention includes forming a
본 발명에서 산화물 박막(130)은 두 층 이상의 IZO(Indium-Zinc Oxide) 박막이 멀티 스택(Multi stacked)되어 있는 구조이다. In the present invention, the oxide
본 발명의 일 실시예에서 하부 전극(110) 및 상부 전극(140)은 알루미늄(Al)을 증착하여 형성될 수 있다. In one embodiment of the present invention, the
본 발명의 일 실시예에서 절연막(120)은 이산화티타늄(TiO2)을 증착하여 형성될 수 있다. In one embodiment of the present invention, the insulating
본 발명의 일 실시예에서 산화물 박막(130)은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조로 구현될 수 있다.In one embodiment of the present invention, the oxide
이제, 도 1, 도 7 및 도 8을 참조하여, 본 발명에서 용액 공정 기반의 다층 채널 구조 IZO 저항 변화형 메모리의 실제 제작 과정과 실험 과정을 예시하면 다음과 같다. Now, referring to FIGS. 1, 7 and 8, the actual manufacturing process and the experimental process of the multi-layer channel structure IZO resistance-variable memory based on the solution process in the present invention are as follows.
본 발명의 실시예에서 저항 변화형 메모리는 MIM(metal-insulator-metal) 구조로 제작하였다. 그리고, 기판(10)으로는 헤비하게 도핑된(heavily doped) n형(n-type) 실리콘 웨이퍼를 사용하였으며, 피라냐 클리닝(piranha cleaning)을 이용하여 기판(10)에 대한 표준 세정을 실시하였다. 예를 들어, 기판(10)의 두께는 600um로 구현될 수 있다.In the embodiment of the present invention, the resistance-variable memory is manufactured in a metal-insulator-metal (MIM) structure. And, as the
그리고, 하부 전극(110)를 제작하기 위해, DC 마그네트론 스퍼터링 시스템(DC magnetron sputtering system)을 사용하여, Al 타겟(target)과 쉐도우 마스크(shadow mask)를 이용한 진공 증착을 통해, DC 파워(power)와 챔버(chamber) 내에 실제 공정 압력을 각각 150 W, 1.5 × 10-2 Torr로 설정하고, 100 nm 두께의 Al 하부 전극을 증착하였다. 이때, 공정을 시작하기 전 Ar 가스(gas)를 30 sccm으로 주입하고 상온에서 증착을 진행하였다.Then, in order to fabricate the
본 발명에서 TiO2를 증착하기 전에, HMDS와 PR을 3000 rpm에서 30초 동안 스핀 코팅(spin coating)을 진행하여 1,000 nm로 코팅(coating)하였다. 이후 진공 오븐(vacuum oven)에 진공도는 0.095 MPa, 90 ℃에서 10 분간 프리베이킹(pre-baking)을 진행하였다. 그리고, 2~3분간의 쿨링(cooling) 후에, 350 nm의 파장길이(wavelength)와, 2 mW/cm2의 라이트 인텐서티(light intensity)에서, 포토 리소그래피 시스템(photo lithography system)을 이용하여 익스포져(exposure)를 100초 동안 진행하였다. 이후 진공 오븐에 진공도는 0.095 MPa, 90 ℃에서 10분간 포스트 익스포져 베이킹(post exposure baking)을 진행하였다. 그리고, 2~3분간의 쿨링(cooling) 후에, 23 ℃에서 60~70초 동안 노란 형광 램프(yellow fluorescent lamp)로 디밸로핑(developing)을 진행하였다. 이후에 DI 워터(water)로 30초 동안 린스(rinse)를 수행하고, N2 가스로 건조하였다. 이후 진공 오븐에 진공도는 0.095 MPa, 130 ℃에서 10분간 하드 베이킹(hard baking)을 진행하였다. 그리고, H3PO4 : HNO3 : CH3COOH : H2O = 80 ml : 5 ml : 5 ml : 10 ml의 솔루션 프로포셔닝(solution proportioning)으로 약 35~40 ℃에서 40초 동안 에칭(etching)을 진행하였다. 이후에 DI 워터(water)로 30초 동안 린스(rinse)를 수행하고, N2 가스로 건조하였다. 그리고, 남은 PR을 제거하기 위해서 포토레지스트 스트립퍼(photoresist stripper)인 PS-400을 이용하여 90초 동안 PR을 제거하였다. 이후에 DI 워터로 30초 동안 린스를 수행하고 N2 가스로 건조하였다. 이후에 첫 번째 Al 레이어(layer)에 TiO2가 증착되는 것을 방지하기 위해서 Kapton 테이프(tape)를 이용하여 테이핑(taping)하였다.Before depositing TiO 2 in the present invention, HMDS and PR were coated at 1,000 nm by performing spin coating at 3000 rpm for 30 seconds. Thereafter, the vacuum degree was pre-baked at 0.095 MPa and 90° C. for 10 minutes in a vacuum oven. Then, after cooling for 2-3 minutes, exposure is performed using a photo lithography system at a wavelength of 350 nm and a light intensity of 2 mW/cm 2 . (exposure) was performed for 100 seconds. Thereafter, the degree of vacuum in the vacuum oven was carried out post exposure baking at 0.095 MPa and 90° C. for 10 minutes. Then, after cooling for 2-3 minutes, development was performed with a yellow fluorescent lamp at 23° C. for 60 to 70 seconds. Then, rinsing was performed for 30 seconds with DI water and dried with N 2 gas. Thereafter, the degree of vacuum in the vacuum oven was hard baked at 0.095 MPa and 130° C. for 10 minutes. And, H 3 PO 4 : HNO 3 : CH 3 COOH: H 2 O = 80 ml: 5 ml: 5 ml: 10 ml of solution proportioning (solution proportioning) at about 35 ~ 40 ℃ etching for 40 seconds ( etching). Then, rinsing was performed for 30 seconds with DI water and dried with N 2 gas. Then, in order to remove the remaining PR, the PR was removed for 90 seconds using a photoresist stripper PS-400. Then, rinsing was performed for 30 seconds with DI water and dried with N 2 gas. Thereafter, in order to prevent TiO 2 from being deposited on the first Al layer, taping was performed using a Kapton tape.
그리고, 절연막(120)을 형성하기 위하여, TiO2의 전구체인 TDMAT(tetrakis-dimethyl-amino-titanium)과 oxygen의 전구체인 H2O 증기를 기판 위에 반복적으로 불어넣어 박막을 성장시키는 원자층 증착 공정 방법 (atomic layer deposition, ALD)을 사용하였다. 그리고, 유체의 양을 조절하는 MFC(mass flow controller)를 통해 챔버(chamber)로 50 sccm의 질소 가스를 주입하여 TDMAT 증기를 프로세스 챔버(process chamber)로 이동시키며, 이후 2.5 × 10-2 torr의 압력, 200 ℃의 온도에서 TDMAT와 H2O 증착 공정을 반복적으로 2시간 30분 동안 공정을 진행하여 5 nm 두께의 TiO2를 증착하였다. 여기서 ALD 공정은 TiO2의 전구체인 TDMAT(tetrakis-dimethyl-amino-titanium)와 oxygen의 전구체인 H2O 증기를 기판 위에 반복적으로 불어넣어 박막을 성장시키는 공정이다.Then, in order to form the insulating
그리고, 웨이퍼에 산화물 박막(130)을 제작하기 위해 IZO 용액을 1500 rpm의 속도로 스핀코팅(spin-coating)을 진행해 20~30 nm 두께의 IZO 반도체 박막을 제작하였다. 그 후, 퍼니스(furnace)에서 380 ℃의 온도에서 2시간동안 어닐링(annealing)을 실시하였다. 이후 위의 과정을 반복하여 IZO 박막에 대해서 균일하게 총 3 레이어(layers)를 연속하여 고집적으로 형성하였다.Then, in order to fabricate the oxide
산화물 박막(130) 형성 공정에 대해 보다 상세하게 설명하면, 용액 공정 기반의 IZO 산화물 박막을 제작하기 위해 시약인 indium nitrate hydrate [In(NO3)3·xH2O], zinc acetate dihydrate [Zn(CH3COO)2·2H2O]를 사용하였으며, 0.1M의 인듐(indium), 아연(zinc) 용액을 제작하기 위해 용매로써 2-methoxyethanol을 사용하였다. 그리고, 시약을 용해시키기 위해 안정제의 역할을 하는 acetylacetone을 인듐(indium) 용액에 첨가하였고, 빠른 반응을 위해 촉매로 NH3를 첨가하였다. 그리고 아연(zinc) 용액에는 안정제인 acetylacetone만 첨가하여, 인듐 용액과 아연 용액 각각을 1시간 동안 60 ℃에서 스터링(stirring)을 진행하였다. 이후 In, Zn 용액을 7 : 3의 비율로 혼합하여 상온에서 2시간 동안 스터링(stirring)을 진행하였다. 이처럼, 본 발명에서는 웨이퍼에 산화물 박막을 제작하기 위해 IZO 용액을 1500 rpm의 속도로 스핀 코팅(spin-coating)을 진행해 20~30 nm 두께의 IZO 반도체 박막을 제작하였다. 그 후, 퍼니스(furnace)에서 380 ℃의 온도에서 2시간동안 어닐링(annealing)을 실시하였다. 이후 위의 과정을 반복하여 IZO 박막에 대해서 균일하게 총 3개의 레이어(layers)를 연속하여 고집적으로 형성하였다.The process of forming the oxide
최종적으로 상부 전극(140)을 제작하기 위해, DC 마그네트론 스퍼터링 시스템(DC magnetron sputtering system)을 사용하여, Al 타겟(target)과 쉐도우 마스크(shadow mask)를 이용한 진공 증착을 통해, DC 파워(power)와, 챔버(chamber) 내에 실제 공정 압력을 각각 150 W, 1.5 × 10-2 Torr로 설정하고, 100 nm 두께의 알루미늄(Al) 상부 전극을 증착하였다. 이때, 공정을 시작하기 전, 아르곤(Ar) 가스(gas)를 30 sccm으로 주입하고, 상온에서 증착을 진행하였다. 이후 반도체 측정 장비인 keithley 2636A를 사용하여 소자의 전기적 특성을 상온에서 측정하였다. Finally, in order to fabricate the
도 2는 본 발명의 일 실시예에 따른 금속과 산화물로 구성된 멀티 스택 IZO 저항 변화형 메모리의 구동 메커니즘을 나타낸 도면이다. 2 is a view showing a driving mechanism of a multi-stack IZO resistance-variable memory composed of metal and oxide according to an embodiment of the present invention.
도 2는 금속과 산화물로 구성된 멀티 스택 IZO(multi stacked indium-zinc oxide) 저항 변화형 메모리의 구동 메커니즘을 나타낸다. 2 shows a driving mechanism of a multi stacked indium-zinc oxide (IZO) resistance-variable memory composed of metal and oxide.
도 2를 참조하면, 저항 변화형 메모리의 측정에서는 게이트 역할을 하는 하부 전극(110)을 접지로 사용하였고, 상부 전극(140)에 전압을 인가하였다. 저항 변화형 메모리의 IZO 박막에 (+) 바이어스를 인가하면 필라멘트(filament)의 형성으로 인해 수행 경로(conducting pathways)가 생성된다. 그리고, 생성된 수행 경로를 통해서 계면의 산화된 산소 이온과 IZO 박막의 트랩(trap)된 이온이 TiO2 박막(120)으로 되돌아가게 된다. 이로 인하여 저항 변화형 메모리는 전도도가 높은 저저항 라이트(write) 상태인 LRS(low resistance state) 상태로 전환된다. 반대의 상황으로, IZO 박막에 (-) 바이어스를 인가하면 TiO2 박막의 산소 트랩이 전도성 전자의 이동을 막음으로써, 필라멘트(filament)의 파열이 발생하게 된다. 이로 인하여 저항 변화형 메모리는 전도도가 낮은 고저항 이레이즈(erase) 상태인 HRS(high resistance state) 상태가 된다. 이와 같이 바이어스에 따라 산소 이온이 이동하여 저항이 변하는데, 바이어스를 제거하면 그 상태에서 산소 이온의 이동이 정지한다.Referring to FIG. 2, in measuring a resistance-variable memory, a
도 3은 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 전기적 성능을 측정한 결과를 나타낸 그래프이다. 3 is a graph showing the results of measuring the electrical performance of a multi-stack IZO resistance-variable memory according to an embodiment of the present invention.
도 3은 KEITHLEY사의 모델명 SYSTEM 2636A source meter를 이용하여 다층 채널 구조 IZO 저항 변화형 메모리의 전기적 성능을 판단하기 위하여 I-V 커브(curve)를 측정한 결과를 나타낸 것이다. Figure 3 shows the results of measuring the I-V curve (curve) to determine the electrical performance of the multi-channel channel structure IZO resistance-variable memory using the KEITHLEY model name SYSTEM 2636A source meter.
도 3의 (a), (b)를 참조하면, 모두 (+), (-)극에 -1 ~ 1 V의 전압을 인가하였을 때의 I-V 평면에서 볼 수 있는 리사주 곡선(Lissajous figure)이 작은 폭의 히스테리시스 (hysteresis) 곡선 형태를 띄는 것을 알 수 있다. 또한 가해준 전류량과 전류 방향에 따라 저항 값이 스위칭 효과를 이용함으로써, 전자가 이동할 수 있는 통로인 필라멘트(filament)의 생성과 소멸이 발생한다. Referring to (a) and (b) of FIG. 3, the Lissajous figure seen in the IV plane when a voltage of -1 to 1 V is applied to both (+) and (-) poles is shown. It can be seen that it has a small hysteresis curve. In addition, by using the switching effect of the resistance value depending on the amount of current applied and the direction of the current, generation and destruction of filaments, which are paths through which electrons can move, occur.
도 3의 (a)는 -2 × 10-4부터 2 × 10-4에서의 I-V 커브(curve)이며, 도 3의 (b)는 -1 × 10-3부터 1 × 10-3에서의 I-V 커브(curve)를 측정한 결과이다. 결과적으로 메모리의 라이트(write), 이레이즈(erase) 특성을 나타내는 비휘발성 메모리 소자 특성을 나타냄을 확인할 수 있다.3(a) is an IV curve from -2×10 -4 to 2×10 -4 , and FIG. 3(b) is an IV from -1×10 -3 to 1×10 -3 This is the result of measuring the curve. As a result, it can be seen that the non-volatile memory device characteristics indicating the write and erase characteristics of the memory are indicated.
도 4는 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리 표면의 모폴로지(morphology)를 나타낸 것이다. 4 shows the morphology of the multi-stack IZO resistance-variable memory surface according to an embodiment of the present invention.
도 4는 BRUKER사의 ICON AFM(atomic force microscope)을 사용하여 다층 채널 구조 IZO 저항 변화형 메모리 표면의 모폴로지(morphology)를 500 nm × 500 nm 크기로 나타낸 것이다. FIG. 4 shows the morphology of a multi-channel channel structure IZO resistance-variable memory surface using a BRUKER ICON atomic force microscope (AFM) in a size of 500 nm×500 nm.
도 4 (a)는 5 nm의 박막 두께를 가진 TiO2 박막의 표면을 관찰한 것이며, 도 4 (b)는 다층 구조의 IZO 박막을 관찰한 것이다. 도 4 (b)의 경우에는 그레인(grain)의 크기가 가장 작은 모습을 보였고, 표면의 굴곡 또한 가장 적게 나타났다. 하지만 도 4 (a)는 IZO 박막의 표면보다 그레인의 크기가 크며, 표면의 굴곡이 이보다 큰 것을 확인할 수 있으며 또한, 그레인 바운더리(grain boundary)의 변화가 눈에 띄게 측정되었다. FIG. 4(a) shows the surface of the TiO 2 thin film having a thickness of 5 nm, and FIG. 4(b) shows the IZO thin film having a multilayer structure. In the case of Fig. 4 (b), the size of the grain was the smallest, and the curvature of the surface was also the smallest. However, FIG. 4(a) shows that the size of the grain is larger than that of the IZO thin film, and that the surface has a greater curvature, and the change in the grain boundary was noticeably measured.
도 4에서 표면의 단차는 박막의 표면 거칠기(root mean square, RMS)와 관계가 있으며, (a)의 경우 RMS=0.65nm이고, (b)의 경우 RMS=0.32nm이다. (a)의 경우, 부분적으로 공극과 유사한 움푹 파인 표면 형상이 더욱 많이 발견되는데, 이런 공극들의 틈 사이로 스퍼터링(sputtering) 공정 중 챔버(chamber) 내에 존재하던 산소 입자가 용이하게 결합될 수 있다. 따라서 TiO2 표면의 공극에 결합된 산소가 박막의 저항도 증가에 큰 영향을 미쳤다고 사료된다. 결정 입자가 클수록 빛의 산란을 감소시키고 컨덕티버티(conductivity)를 증가시키고 또한, 결정성의 감소로 인하여 박막 표면에 산소가 결합할 수 있는 공간이 증가하여 저항도가 증가하는 결과를 나타내는 것으로 해석된다.In Fig. 4, the step difference of the surface is related to the surface roughness of the thin film (root mean square, RMS), and in the case of (a) RMS = 0.65 nm, and in the case of (b) RMS = 0.32 nm. In the case of (a), a part of the recessed surface shape similar to that of the void is found more, and oxygen particles existing in the chamber during the sputtering process between the gaps of these voids can be easily combined. Therefore, it is thought that oxygen bound to the pores of the TiO 2 surface had a significant effect on the increase of the resistance of the thin film. It is interpreted that the larger the crystal particles, the less scattering of light, increase conductivity, and increase the resistance by increasing the space where oxygen can be bound to the thin film surface due to the decrease in crystallinity. .
도 5는 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 I-V 커브를 도시한 그래프이다. 5 is a graph showing an I-V curve of a multi-stack IZO resistance variable memory according to an embodiment of the present invention.
도 5는 다층 채널 구조 IZO 저항 변화형 메모리에 전하의 이동을 유도할 필라멘트(filament)를 형성시키기 위해서 알루미늄(Al) 전극과 게이트 전극에 -1~1 V의 전압을 인가하여 측정한 I-V 커브(curve)이다. 5 is an IV curve measured by applying a voltage of -1 to 1 V to an aluminum (Al) electrode and a gate electrode to form a filament to induce charge transfer in a multi-layer channel structure IZO resistance-variable memory ( curve).
도 5를 참조하면, 첫번째 전압 스윕(sweep)인 0~1 V에서는 HRS를 보이다가 리버스 스윕(reverse sweep)인 0.8 V에서 LRS로 상태가 변하며, 전류 레벨(current level)이 높아진다. 이후 저항 변화형 메모리의 상태는 (-) 바이어스인 - 1 V까지 유지되다가, - 0.8 V로 이동하면서 HRS로 변하게 된다. 이러한 현상은 저항 변화형 메모리의 메모리 특성이 에리이즈(erase)인 상태를 나타낸다. 최종적으로 다층 채널 구조 IZO 저항 변화형 메모리는 전류량과 바이어스 방향에 따른 소자의 전류 히스테리시스(current hysteresis)와 라이트(write), 이레이즈(erase)가 가능함을 확인함으로써, 저항 기반의 비휘발성 메모리 소자의 특성을 나타내는 것을 확인할 수 있었다.Referring to FIG. 5, the first voltage sweep (0-1 V), which shows HRS, changes from 0.8 V, which is a reverse sweep, to LRS, and the current level increases. Thereafter, the state of the resistance-variable memory is maintained until -1 V, which is a negative bias, and then changes to HRS while moving to-0.8 V. This phenomenon indicates that the memory characteristic of the resistance-variable memory is erase. Finally, the multi-layered channel structure IZO resistance-variable memory has the ability to perform current hysteresis, write, and erase of the device according to the amount of current and bias, thereby making it possible to It was confirmed that the characteristics were exhibited.
도 6은 본 발명의 일 실시예에 따른 멀티 스택 IZO 저항 변화형 메모리의 ON/OFF 상태에서의 시간 경과에 따른 리텐션 스테빌러티(retention stability) 측정 결과를 도시한 그래프이다. 6 is a graph showing a result of measuring retention stability over time in an ON/OFF state of a multi-stack IZO resistance-variable memory according to an embodiment of the present invention.
도 6은 메모리 소자의 특성이 나타난 다층 채널 구조 IZO 저항 변화형 메모리에 대하여 향후 비휘발성 메모리로의 응용 여부를 확인하기 위해서, ON/OFF 상태에서의 시간 경과에 따른 리텐션 스테빌러티(retention stability) 측정을 진행한 결과이다.FIG. 6 shows retention stability over time in an ON/OFF state in order to check whether a multi-layered channel structure IZO resistance-variable memory exhibiting characteristics of a memory device is applied to a nonvolatile memory in the future. It is the result of the measurement.
도 6을 참조하면, 비휘발성 메모리로 동작하기 위해서 오랜 시간동안 상태를 유지하는 것이 중요한데, 메모리 소자의 ON 상태(state)와 OFF 상태(state)가 얼마나 유지 되는지를 확인하기 위해서 상온, 암실의 측정 환경에서 -0.1 V, 0.1 V의 전압을 1,000초 이상의 시간동안 지속적으로 인가하여 측정하였다. 그 결과, 도 6에서 보는 바와 같이, ON, OFF 상태의 전류 값이 거의 변화하지 않고 일정하게 유지되는 것을 확인할 수 있다. Referring to FIG. 6, it is important to maintain a state for a long time in order to operate as a nonvolatile memory. Measurement of room temperature and dark room is performed to check how long the ON state and the OFF state of the memory device are maintained. In the environment, the voltages of -0.1 V and 0.1 V were continuously applied for 1,000 seconds or more to measure. As a result, as shown in FIG. 6, it can be confirmed that the current values in the ON and OFF states remain constant without changing substantially.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.Although the present invention has been described above using some preferred embodiments, these embodiments are illustrative and not limiting. Those skilled in the art to which the present invention pertains will understand that various changes and modifications can be made without departing from the spirit of the present invention and the scope of the rights set forth in the appended claims.
110 하부 전극
120 절연막
130 산화물 박막
140 상부 전극110 lower electrode
120 insulating film
130 oxide thin film
140 upper electrode
Claims (8)
상기 기판 상에 형성되는 하부 전극;
상기 하부 전극 상에 형성되는 절연막;
상기 절연막 상에 형성되는 산화물 박막; 및
상기 산화물 박막 상에 형성되는 상부 전극을 포함하되,
상기 산화물 박막은 두 층 이상의 IZO(Indium-Zinc Oxide) 박막이 멀티 스택(Multi stacked)되어 있는 구조인 것임을 특징으로 하는 저항 변화형 메모리.
Board;
A lower electrode formed on the substrate;
An insulating film formed on the lower electrode;
An oxide thin film formed on the insulating film; And
It includes an upper electrode formed on the oxide thin film,
The oxide thin film is a resistance changeable memory, characterized in that a structure in which two or more indium-zinc oxide (IZO) thin films are multi-stacked.
상기 하부 전극 및 상부 전극은 알루미늄(Al)을 증착하여 형성되는 것임을 특징으로 하는 저항 변화형 메모리.
The method according to claim 1,
The lower electrode and the upper electrode are formed by depositing aluminum (Al).
상기 절연막은 이산화티타늄(TiO2)을 증착하여 형성되는 것임을 특징으로 하는 저항 변화형 메모리.
The method according to claim 1,
The insulating film is a resistance-variable memory, which is formed by depositing titanium dioxide (TiO 2 ).
상기 산화물 박막은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조인 것임을 특징으로 하는 저항 변화형 메모리.
The method according to claim 1,
The oxide thin film is a resistance-variable memory, characterized in that the process of forming the IZO thin film is repeated three times in succession, so that three IZO thin film layers are uniformly stacked.
상기 하부 전극 상에 절연막을 형성하는 단계;
상기 절연막 상에 산화물 박막을 형성하는 단계; 및
상기 산화물 박막 상에 상부 전극을 형성하는 단계를 포함하되,
상기 산화물 박막은 두 층 이상의 IZO(Indium-Zinc Oxide) 박막이 멀티 스택(Multi stacked)되어 있는 구조인 것임을 특징으로 하는 저항 변화형 메모리 제작 방법.
Forming a lower electrode on the substrate;
Forming an insulating film on the lower electrode;
Forming an oxide thin film on the insulating film; And
Forming an upper electrode on the oxide thin film,
The oxide thin film is a method of fabricating a resistance-variable memory, characterized in that two or more indium-zinc oxide (IZO) thin films are multi-stacked.
상기 하부 전극 및 상부 전극은 알루미늄(Al)을 증착하여 형성되는 것임을 특징으로 하는 저항 변화형 메모리 제작 방법.
The method according to claim 5,
The lower electrode and the upper electrode is a resistance-variable memory fabrication method characterized by being formed by depositing aluminum (Al).
상기 절연막은 이산화티타늄(TiO2)을 증착하여 형성되는 것임을 특징으로 하는 저항 변화형 메모리 제작 방법.
The method according to claim 5,
The insulating film is formed by depositing titanium dioxide (TiO 2 ).
상기 산화물 박막은 IZO 박막을 형성하는 공정을 연속으로 3회 반복하여, 3개의 IZO 박막 레이어(layer)가 균일하게 적층되는 구조인 것임을 특징으로 하는 저항 변화형 메모리 제작 방법.
The method according to claim 5,
The oxide thin film is a method of manufacturing a resistance-variable memory, characterized in that the process of forming the IZO thin film is repeated three times in succession, and the three IZO thin film layers are uniformly stacked.
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