KR20200064887A - 반도체 구조물 및 그 형성 방법 - Google Patents

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KR20200064887A
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract

반도체 구조물은 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 내에 배치된 제1 채널층 및 제2 영역 내에 배치된 제2 채널층, 제1 채널층 상에 배치된 제1 유전체층 및 제2 채널층 상에 배치된 제2 유전체층, 그리고 제1 유전체층 상에 배치된 제1 게이트 전극 및 제2 유전체층 상에 배치된 제2 게이트 전극을 포함한다. 제1 영역 내의 제1 채널층은 제1 Ge 농도의 Ge 화합물을 포함하고, 제2 영역 내의 제2 채널층은 제2 Ge 농도의 Ge 화합물을 포함한다. 제1 채널층 내의 제1 Ge 농도는 제2 채널층 내의 제2 Ge 농도보다 크다.

Description

반도체 구조물 및 그 형성 방법{SEMICONDUCTOR STRUCTURE AND METHOD OF FORMING THE SAME}
우선권 데이터
본 특허는 2018년 11월 28일에 출원된 미국 특허 가출원 제62/772,338호의 이익을 청구하며, 그 전체 개시 내용이 참조에 의해 본 명세서에 통합된다.
반도체 기술 분야에서, 스케일이 계속 감소하여 디바이스가 더욱 작아지는 경우에도 트랜지스터 성능을 향상시키는 것이 바람직하다. 구동 전류를 증가시키도록 사용되는 스트레인 유도된 밴드 구조 변경 및 이동도 향상은 트랜지스터 성능을 향상시키는 주목받는 방법이다. 예를 들어, 실리콘의 향상된 전자 이동도는 n형 금속 산화물 반도체(nMOS: n-Type Metal-Oxide-Semiconductor) 디바이스의 성능을 향상시키는 반면, 실리콘 게르마늄(SiGe)의 향상된 홀 이동도는 p형 MOS(pMOS: p-type MOS) 디바이스의 성능을 향상시킬 것이다.
본 개시의 양태는 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 유전체층을 형성하는 방법의 일부 실시예의 흐름도이다.
도 2a 내지 도 2d는 다양한 제조 단계에서 유전체층을 형성하는 방법을 도시하는 개략도이다.
도 3은 반도체 구조물을 형성하는 방법의 일부 실시예의 흐름도이다.
도 4a 내지 도 4f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 5는 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 개략도이다.
도 6a 내지 도 6d는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 7a 내지 도 7h는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 8은 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 개략도이다.
도 9는 반도체 구조물을 형성하는 방법의 일부 실시예의 흐름도이다.
도 10a 내지 도 10f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 11은 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 개략도이다.
도 12는 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 도면이다.
도 13a 내지 도 13c는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 14a 내지 도 14h는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 15는 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 개략도이다.
도 16은 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 제조 단계에서의 반도체 구조물을 도시하는 개략도이다.
도 17a 내지 도 17f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 도 16의 I-I' 선을 따라 취해진 단면도이다.
도 18은 하나 이상의 실시예에서 본 개시의 양태에 따른 반도체 구조물을 도시하는 개략도이다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 상이한 실시예 또는 예시를 제공한다. 본 개시를 간단히 하기 위해 엘리먼트 및 배치의 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다.
또한, "밑에(beneath)," "아래에(below)," "하부의(lower)," "상에(above)," "상부의(upper)," "위에(on)" 등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면들에 나타난 방향 외에도, 사용 또는 작동(중인 장치의 다른 방향들을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어들은 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에 사용된 바와 같이, "제1," "제2" 및 "제3"과 같은 용어는 다양한 엘리먼트, 컴포넌트, 영역, 층 및/또는 섹션을 설명하지만, 이 엘리먼트, 컴포넌트, 영역, 층 및/또는 섹션은 이들 용어에 의해 한정되지 않는다. 이들 용어는 단지 하나의 엘리먼트, 컴포넌트, 영역, 층 및/또는 섹션을 다른 것으로부터 구별하기 위해 사용될 수 있다. 본 명세서에서 사용되는 "제1," "제2" 및 "제3"과 같은 용어는 문맥에 의해 명백하게 지시되지 않는 한 시퀀스 또는 순서를 의미하지 않는다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자기 정렬 공정을 조합하여, 예를 들어 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 상에 형성되고, 포토 리소그래피 공정을 사용하여 패턴된이다. 스페이서는 자기 정렬 공정을 사용하여 패턴된 희생층과 함께 형성된다. 다음으로, 희생층이 제거되고, 나머지 스페이서가, 또는 맨드렐이, 사용되어 핀을 패터닝할 수 있다.
SiGe는 실리콘보다 작은 밴드 갭을 가지며, Ge 함유량을 변화시킴으로써 조절될 수 있는 반도체 물질이다. 실리콘과 함께 사용되는 SiGe는 낮은 접합 누설 및 높은 이동성을 제공하는 헤테로 접합을 생성한다. 일부 실시예에서, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 디바이스는 소스 영역과 드레인 영역 사이에서 연장되는 SiGe 채널을 갖는다. 소스 영역에서 드레인 영역으로의 전하 캐리어의 흐름을 조절하도록 구성된 게이트 전극은 게이트 유전체층에 의해 SiGe 채널로부터 분리된다. SiGe 채널과 게이트 유전체층이 서로 접할 때, Ge 원자가 SiGe 채널층에서 게이트 유전체층으로 확산될 수 있다는 것이 밝혀졌다. 그 결과, 게이트 누설 전류(Jg)가 증가하고 신뢰도가 감소한다.
이러한 문제를 완화하기 위해, 다양한 접근법들이 개발되었다. 예를 들어, 일부 비교 실시예에서는 더 두꺼운 게이트 유전체층이 SiGe 채널층 상에 형성되지만, SiGe 손실 문제가 제기된다. 또한, SiGe 채널층의 산화는, 이동 전하 캐리어를 포획하고 낮은 이동성을 초래하는 높은 계면 트랩 밀도(Dit)를 갖는 실리콘 게르마늄 산화물층을 형성할 것이다. 다른 비교 실시예에서, 두꺼운 게이트 유전체층이 SiGe 채널층 상에 성막되지만, 이러한 접근법은 높은 계면 상태 밀도를 겪는다. 성막된 게이트 유전체층과 SiGe 채널층 사이의 계면은, "계면 상태"를 야기하는 계면 충전 센터로 작용하는 만족스럽지 못한 결합을 일반적으로 갖는 것으로 밝혀졌다. 이러한 고밀도의 계면 상태는 성막된 게이트 유전체 물질의 품질이 낮음을 나타내고, 캐리어 이동도 열화를 초래한다.
또 다른 비교 실시예에서, 얇은 실리콘 캡층이 SiGe 채널층과 게이트 유전체층 사이에 형성될 수 있다. 실리콘 캡층은 Ge 원자가 SiGe 채널층에서 게이트 유전체층으로 확산되는 것을 방지한다. 그러나, 실리콘 캡층이 최적 두께로 형성되지 않으면, SiGe 채널층의 이점이 감소한다는 것이 확인되었다. 예를 들어, 실리콘 캡층이 너무 얇으면, Ge 원자가 실리콘 캡층 내로 확산될 수 있고, 이에 따라, 실리콘 캡층이 SiGe층으로 변형된다. 따라서, 실리콘 캡층은 어떠한 기능도 제공하지 않는다. 이와 달리, 실리콘 캡층이 너무 두꺼우면, 실리콘 캡층이 채널의 일부가 되어, 높은 유효 산화물 두께(EOT: Effective Oxide Thickness), 그리고 이동도를 감소시키는 실리콘 캡층 상의 부분적 또는 전체적 캐리어 스필(spill)을 초래한다. 첨단 기술 노드에서, 최적의 두께를 충족시키도록 형성된 실리콘 캡층조차도 EOT 스케일링(예를 들어, 1 nm 미만)과 높은 이동성 사이의 균형을 충족시킬 수 없다. 또한, 실리콘 캡층의 사용은 공정 비용을 증가시킨다.
이에 따라, 본 개시는 SiGe 채널층상의 게이트 유전체층을 위한 캡프리(cap-free) 설계를 제공한다. 본 개시의 캡프리 설계에 따르면, 채널이 형성될 SiGe층 상에 유전체층이 형성되고, 유전체층 상에 희생 반도체층이 형성된다. 다음으로, 어닐링이 수행된다. 어닐링 동안, Ge 원자는 SiGe층으로부터 확산되고, 제1 유전체층을 통과하여, 희생 반도체층에 머무를 수 있다. 다음으로, Ge 원자를 포함하는 희생 반도체층이 제거된다. 또한, SiGe층과 유전체층 사이의 계면은 어닐링 동안 개선될 수 있다. 결과적으로, SiGe 손실 없이 낮은 계면 트랩 밀도를 갖는 유전체층이 얻어진다. 채널이 형성될 SiGe층을 갖는 pMOS 디바이스에 사용되는 유전체층은 게이트 누설 전류를 감소시켜 신뢰도를 향상시킨다. 이에 따라, SiGe 채널층 상의 게이트 유전체층에 대한 캡프리 설계는 높은 이동성을 달성하고 트랜지스터 성능을 향상시킬 수 있는 기회를 제공한다.
캡프리 유전체 설계는 평면형 트랜지스터 디바이스, 및 3중 게이트, FinFET 및 게이트 올 어라운드(GAA: Gate-All-Around) 아키텍처와 같은 비평면형 트랜지스터 디바이스에 통합될 수 있음에 유의할 것이다. 또한, 본 개시는 본 명세서에서 FinFET 디바이스로 지칭되는 다중 게이트 트랜지스터 또는 핀형 다중 게이트 트랜지스터의 형태를 가지는 실시예를 제공함을 주목할 것이다. FinFET 디바이스는 GAA 디바이스, 오메가 게이트(a-gate) 디바이스, Pi-게이트(H-게이트) 디바이스, 듀얼 게이트 디바이스, 3중 게이트 디바이스, 벌크 디바이스, 절연체 상 반도체(SOI: Silicon-On-Insulator) 디바이스, 및/또는 다른 구성일 수 있다. 당업자는 본 개시의 양태로부터 이익을 얻을 수 있는 반도체 디바이스들의 다른 예들을 알 수 있을 것이다.
또한, 본 개시의 캡프리 유전체 설계는 게이트 라스트(gate-last) 접근법 또는 대체 게이트(RPG: Replacement-Gate) 접근법에 통합될 수 있다.
도 1은 유전체층을 형성하는 방법의 일부 실시예의 흐름도이고, 도 2a 내지 도 2d는 다양한 제조 단계에서 유전체층을 형성하는 방법을 도시하는 개략도이다. 일부 실시예에서, 유전체층(10)을 형성하는 방법이 제공된다. 방법(10)은 다수의 단계(operation)(11, 12, 13, 14, 15, 16)를 포함한다.
도 1 및 도 2a를 참조하면, 단계(11)에서, 게르마늄(Ge) 화합물을 포함하는 반도체층(100)을 포함하는 기판이 수용된다. 일부 실시예에서, 반도체층(100)은 상이한 격자 상수를 갖는 적어도 2개의 반도체 물질을 포함한다. 예를 들어, 이에 한정되는 것은 아니지만, 반도체층(100)은 실리콘 게르마늄(Si1-xGex)을 포함할 수 있으며, 여기서 게르마늄 함유량(x)은 0에서 1의 범위이다. 일부 실시예에서, Ge 함유량은 0.3을 초과할 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 반도체층(100) 내의 Ge 함유량은 이하의 설명에서 보다 상세히 논의될 것이다. 일부 실시예에서, 반도체층(100)은 갈륨 비소(GaAs), 인화 인듐(InP), 알루미늄 갈륨 비소(AlGaAs), 인듐 비소(InAs), 또는 임의의 다른 유사한 III-V 물질을 포함할 수 있다. 일부 실시예에서, 반도체층(100)은 기판 내에 형성된다. 일부 실시예에서, 적어도 핀 구조물이 기판 상에 배치되고 기판으로부터 돌출한다. 또한, 핀 구조물은 반도체층(100)을 포함한다. 일부 실시예에서, 복수의 나노 와이어가 기판 상에 배치된다. 또한, 각각의 나노 와이어는 반도체층(100)을 포함한다.
단계(12)에서, 유전체층(110)이 반도체층(100) 상에 형성된다. 일부 실시예에서, 유전체층(110)은 반도체 산화물을 포함할 수 있다. 예를 들어, 유전체층(110)은 실리콘 이산화물(SiO2)층과 같은 실리콘 산화물(SiOx)층을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(110)은 제1 유전체층(112a) 및 제2 유전체층(112b)을 포함할 수 있다. 도 2a에 도시된 바와 같이, 제1 유전체층(112a)은 제2 유전체층(112b)과 반도체층(100) 사이에 개재된다. 일부 실시예에서, 제1 유전체층(112a)은 III-V 화합물 반도체 산화물층일 수 있다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 유전체층(112a)은 실리콘 게르마늄 산화물(SixGeyO)층일 수 있으며, 여기서 x는 약 0.6과 약 1의 사이고, y는 약 0.4과 약 0의 사이이다. 일부 실시예에서, III-V 화합물 반도체 산화물층은 반도체층(100)의 표면 상에서 자발적으로 성장하는 자연 산화물층일 수있다. 예를 들어, 제1 유전체층(112a)은 반도체층(100)의 표면 상에서 자발적으로 성장하는 자연 실리콘 게르마늄 산화물층일 수 있다. 제2 유전체층(112b)은 실리콘 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(112b)(즉, 실리콘 산화물층)은 화학 산화물층일 수 있고, 제2 유전체층(112b)은 적절한 열 산화 또는 퇴적에 의해 형성될 수 있다. 일부 실시예에서, 제2 유전체층(112b)은 오존(O3) 및 H2O로 형성될 수 있다. 일부 실시예에서, 제2 유전체층(112b)은 오존 보조 부기압 열적 화학적 기상 퇴적(SACVD: Sub-Atmospheric Pressure Thermal Chemical Vapor Deposition)에 의해 형성될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제2 유전체층(112b)은 H2SO4 및 H2O에 의해 형성될 수 있다. 일부 실시예에서, 제1 및 제2 유전체층(112a, 112b)은 모두 O3와 H2O 또는 H2SO4와 H2O에 의해 형성될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제2 유전체층(112b)은 열 산화 및 퇴적에 의해 형성될 수 있다. 예를 들어, 제2 유전체층(112b)은 열 산화 및 플라즈마 강화 원자층 퇴적(PEALD: Plasma-Enhanced Atomic Layer Deposition)에 의해 형성될 수 있다. 일부 실시예에서, 제1 및 제 2 유전체층(112a, 112b)은 모두 열 산화 및 퇴적에 의해 형성 될 수 있다. 일부 실시예에서, 비스(디에틸아미노)실란(bis(diethylamino)silane(SiH2(NEt2)2, SAM 24)), N,N-디이소프로필아미노실란(N,N-diisopropylaminosilane(DIPAS, LTO520)), 테트라키스-디메틸아미노실란(tetrakis-dimethylaminosilane (SiH(NMe2)3, TDMAS)), Si2C16, 실란(SiH4), 디실란(Si2H6), 질소(N2), 산소(O2), 아산화질소(N2O) 및 오존이 PEALD에서 사용될 수 있다. 일부 실시예에서, 유전체층(110)의 두께는 약 10 옹스트롬(Å)과 약 50 Å의 사이이지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 유전체층(110)의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다.
도 1 및 도 2b를 참조하면, 단계(13)에서, 제1 희생 캡(120)이 유전체층(110) 상에 형성된다. 일부 실시예에서, 제1 희생 캡(120)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제1 희생 캡(120)의 두께는 20 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제1 희생 캡(120)은 실란, 디실란, 트리실란(Si3H8), LTO520, 테트라 실란(Si4H10) 및 N2에 의해 형성될 수 있지만, 본 개시가 이에 한정되는 것은 아니다.
도 1 및 도 2c를 참조하면, 단계(14)에서, 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡(120')으로 제1 희생 캡(120)을 변형시킨다. 일부 실시예에서, 어닐링(130)은 N2, 수소(H2), 아르곤(Ar), 및 산소(O2)로 수행된다. 일부 실시예에서, 어닐링(130)은 약 300℃와 약 1100℃ 사이의 온도에서 수행되지만, 본 개시가 이에 한정되는 것은 아니다. 어닐링(130) 동안, Ge 원자는 반도체층(100)으로부터 그리고 제1 유전체층(112a)으로부터 확산된다. 또한, Ge 원자는 상방으로 확산되어, 제2 유전체층(112b)을 통과하여, 제1 희생 캡(120) 내에 Si 원자와 함께 머무를 수 있다. 이에 따라, 실리콘을 포함하는 제1 희생 캡(120)은 실리콘 게르마늄을 포함하는 제2 희생 캡(120')으로 변형될 수 있다. 제2 희생 캡(120')은 반도체층(100)으로부터의 그리고 제1 유전체층(112a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간(accommodations)을 제공하도록, 제1 희생 캡(120)(현재 제2 희생 캡(120'))의 두께는 20 Å을 초과한다는 점에 유의할 것이다.
전술한 바와 같이, Ge 원자가 반도체층(100)으로부터 확산될 수 있다. 이에 따라, 반도체층(100)의 일부는 Ge 원자를 잃을 수 있다. 일부 실시예에서, 반도체층(100)의 일부, 통상 상부는 Ge 확산을 보일 가능성이 있음이 관찰된다. 이에 따라, 낮은 Ge 농도를 갖는 일부는 제1 부분(100U)으로 인식되어 정의되고, 다른 일부, 통상적으로 제1 부분(100U)보다 낮게 위치하고 제1 부분(100U)보다 큰 Ge 농도를 갖는 일부는 제2 부분(100L)으로 인식되어 정의된다. 일부 실시예에서, 제2 부분(100L) 내의 Ge 농도는 반도체층(100) 내의 원래 Ge 농도와 실질적으로 동일할 수 있다. 반도체층(100)의 제1 부분(100U)은 기판의 어닐링 이전에 제1 Ge 농도를 갖고, 기판의 어닐링 이후에 제2 Ge 농도를 갖는다. 일부 실시예에서, 제1 부분(100U) 내의 제1 Ge 농도는 원래 Ge 농도인 제2 부분(100L) 내의 Ge 농도와 실질적으로 동일하다. 제1 부분(100U) 내의 제2 Ge 농도는 제1 부분(100U) 내의 제1 Ge 농도 및 제2 부분(100L) 내의 Ge 농도보다 낮다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 부분(100U) 내의 제1 Ge 농도 및 제2 부분(100L) 내의 Ge 농도는 약 30 %를 초과할 수 있지만, 제1 부분(100U) 내의 제2 Ge 농도는 약 25 % 미만일 수 있다. 이에 따라, 유전체층(110)과 반도체층(100) 사이의 계면(140) 내의 Ge 농도는 약 30 % 초과로부터 약 25 % 미만으로 감소하지만, 본 개시가 이에 한정되는 것은 아니다.
또한, 제1 유전체층(112a) 내의 Ge 원자도 제1 희생 캡(120)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(112a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 실리콘 산화물을 포함하는 유전체층(110')이 단계(14) 이후에 형성될 수 있다. 일부 실시예에서, 유전체층(110')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(112b) 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(112a)을 포함한다. 일부 실시예에서, 유전체층(110') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(110') 내의 Ge 농도는 1.5 % 미만이다.
도 1 및 도 2d를 참조하면, 단계(15)에서, 제2 희생 캡(120')이 제거되어 유전체층(110')을 노출시킨다. 일부 실시예에서, 단계(16)에서, 게이트 전극이 유전체층(110') 상에 형성된다. 일부 실시예에서, 유전체층(110')은 트랜지스터 디바이스를 위한 게이트 유전체층의 역할을 하며, 유전체층(110')의 두께는 약 10 Å와 약 50 Å의 사이일 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이러한 실시예에서, 게이트 전극은 반도체 물질을 포함할 수 있다. 다른 실시예에서, 유전체층(110')은 RPG 접근법에서 계면층(IL: Interfacial Layer)의 역할을 하고, 유전체층(110')의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다. 이러한 실시예에서, 게이트 전극은 금속 물질을 포함할 수 있고, 하이-k 게이트 유전체층은 유전체층(110')과 금속 게이트 전극 사이에 개재된다. 단계(16)는 이하의 설명에서 보다 상세히 설명될 것이다.
유전체층(10)의 형성 방법에 따르면, 제1 희생 캡(120)이 형성되어, 어닐링(130) 중에 실리콘 게르마늄 산화물을 포함하는 유전체층(즉, 제1 유전체층(112a))으로부터 그리고 반도체층(100)으로부터 확산된 Ge 원자가 수용될 공간을 제공한다. 또한, (제1 희생 캡(120)으로부터 변형되는) 제2 희생 캡(120')이 제거되기 때문에, 방법(10)은 캡프리 유전체 설계를 제공한다. 방법(10)에 따르면, 유전체층(110') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이다. 결과적으로, 게이트 누설 전류(Jg)는 유전체층(110')에 의해 감소되고, 이에 따라 디바이스 신뢰도가 개선된다.
또한, 비교예를 참조하여 언급한 바와 같이, 캐리어 이동도를 열화시키는 두 가지 계면 문제, 즉 SiGe 산화에 의해 야기되는 계면 트랩 밀도(Dit), 및 유전체 퇴적에 의해 야기되는 고밀도의 계면 상태의 문제가 있다. SiGe 산화는 이동 전하 캐리어를 포착하여 낮은 이동성을 초래하는 높은 계면 트랩 밀도(Dit)를 갖는 실리콘 게르마늄 산화물층을 형성할 것이고, 이러한 고밀도의 계면 상태는 퇴적된 게이트 유전체 물질의 품질이 낮음을 나타내고, 캐리어 이동도 열화를 초래한다. 두 가지 계면 문제는 모두 방법(10)에 의해 완화된다. Ge 화합물을 포함하는 반도체층(110) 상에 형성된 적어도 3개의 층(즉, 제1 희생 캡(120), 제2 유전체층(112b) 및 제1 유전체층(110))이 있기 때문에, 제2 유전체층(112b)을 형성하는 동안 및/또는 제1 희생 캡(120)을 어닐링하는 동안 전술한 3개의 층에 의해 산소가 차단될 수 있다. 다시 말해서, 전술한 3개의 층에 의해 반도체층(100) 내에서 SiGe 산화가 방지될 수 있다. 이에 따라, SiGe 산화에 의해 야기되는 계면 트랩 밀도(Dit)가 감소한다. 또한, 계면(140)은 유전체층(110') 및 반도체층(100) 사이에 형성된다. 특히, 계면(140)은 이전의 제1 유전체층(112a)(현재 유전체층(110')의 일부)과 반도체층(100) 사이에 형성된다. 전술한 바와 같이, 제1 유전체층(112a)은, 퇴적에 의해 형성된 화학적 산화물층 대신, 자연 산화물층일 수 있다. 이에 따라, 퇴적에 의해 생성되는 계면 상태의 밀도가 감소한다. 이에 따라, 캐리어 이동도 열화가 완화된다.
일부 실시예에서, 캡프리 유전체 설계는 평면형 트랜지스터 디바이스에 통합될 수 있다. 도 3은 반도체 구조물을 형성하는 방법의 일부 실시예의 흐름도이고, 도 4a 내지 도 4f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다. 일부 실시예에서, 반도체 구조물(30)을 형성하는 방법이 제공되며, 방법(30)은 다수의 단계(311, 312, 313, 314, 315, 316, 317)를 포함한다.
도 3 및 도 4a를 참조하면, 단계(311)에서, 채널층(402)을 포함하는 기판(400)이 수용된다. 기판(400)은 벌크 실리콘 기판, (도핑되거나 도핑되지 않은) 단결정 실리콘 기판, 또는 절연체 상 반도체(SOI: Semiconductor-On-Insulator) 기판을 포함할 수 있다. 일부 실시예에서, 기판(400)은 도핑 유형(예를 들어, n형 도핑)을 가질 수 있다. 일부 실시예에서, 기판(400)은 벌크 실리콘을 포함하는 반도체 바디부 상에 배치된 도핑된 에피택시층을 포함할 수 있다. 일부 실시예에서, 디바이스가 형성될 영역을 한정하고 형성될 디바이스를 전기적으로 절연시키도록, 얕은 트렌치 절연(STI: Shallow Trench Isolation) 구조물과 같은 격리 구조물(미도시)이 형성될 수 있다.
여전히 도 4a를 참조하면, 일부 실시예에서, SiGe MOSFET 디바이스가 기판(400) 상에 형성되어, SiGe 및 Si 헤테로 접합에 의해 제공되는 낮은 접합 누설 및 높은 이동성의 이점을 활용한다. 이에 따라, 채널층(402)의 역할을 하도록 반도체층이 형성된다. 채널층(402)은 Ge 화합물을 포함할 수 있다. 예를 들어, 채널층(402)은 Si1-xGex 합금을 포함할 수 있으며, 여기서 게르마늄 함유량(x)은 0에서 1까지의 범위이다. 일부 실시예에서, 게르마늄 함유량은 0.3을 초과할 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, Ge 함유량은 0.35를 초과할 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 채널층(402)은 III족 물질(즉, 주기율표의 13족) 및 V족 물질(즉, 주기율표의 15족)의 조합을 포함하는 합금을 갖는 다른 III-V 반도체 물질을 포함할 수 있다. 예를 들어, 일부 실시예에서, 채널층(402)은 GaAs, InP, AlGaAs, InAs 또는 임의의 다른 유사한 물질을 포함할 수 있다.
도 3 및 도 4b를 참조하면, 단계(312)에서, 유전체층(410)이 채널층(402) 상에 형성된다. 유전체층(410)은 반도체 산화물을 포함할 수 있다. 예를 들어, 유전체층(410)은 실리콘 산화물층을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(410)은 제1 유전체층(412a) 및 제2 유전체층(412b)을 포함할 수 있다. 도 4b에 도시된 바와 같이, 제1 유전체층(412a)은 제2 유전체층(412b)과 채널층(402) 사이에 개재된다. 일부 실시예에서, 제1 유전체층(412a)은 III-V 화합물 반도체 산화물층일 수 있다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 유전체층(412a)은 SixGeyO층일 수 있으며, 여기서 x는 약 0.6과 약 1의 사이이고, y는 약 0.4와 약 0의 사이이다. 일부 실시예에서, Ⅲ-Ⅴ 화합물 반도체 산화물층은 채널층(402)의 표면 상에서 자발적으로 성장하는 자연 산화물층일 수 있다. 예를 들어, 제1 유전체층(412a)은 채널층(402)의 표면 상에서 자발적으로 성장한 자연 실리콘 게르마늄 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(412b)은 실리콘 산화물층을 포함할 수 있다. 일부 실시예에서, 제2 유전체층(412b)은 화학 산화물층일 수 있고, 제2 유전체층(412b)은 적절한 열 산화 또는 퇴적에 의해 형성될 수 있다. 제2 유전체층(412b)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 유전체층(410)의 두께는 약 10 Å과 약 50 Å 사이이지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 유전체층(410)의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다.
여전히 도 3 및 도 4b를 참조하면, 단계(313)에서, Si를 포함하는 제1 희생 캡(420)이 유전체층(410) 상에 형성된다. 일부 실시예에서, 제1 희생 캡(420)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제1 희생 캡(420)의 두께는 20 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 제1 희생 캡(420)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다.
도 3 및 도 4c를 참조하면, 단계(314)에서, 기판(400)이 어닐링되어, SiGe을 포함하는 제2 희생 캡(420')으로 제1 희생 캡(420)을 변형시킨다. 일부 실시예에서, 어닐링(430)이 수행되며, 어닐링(430)의 세부사항은 전술한 어닐링의 세부사항과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 어닐링(430) 동안, Ge 원자는 채널층(402)으로부터 그리고 제1 유전체층(412a)으로부터 확산된다. 또한, Ge 원자는 상방으로 확산되어, 제2 유전체층(412b)을 통과하여, 제1 희생 캡(420) 내에 Si 원자와 함께 머무를 수 있다. 이에 따라, 실리콘을 포함하는 제1 희생 캡(420)은 실리콘 게르마늄을 포함하는 제2 희생 캡(420')으로 변형될 수 있다. 다시 말해서, 제2 희생 캡(420')은 채널층(402)으로부터의 그리고 제1 유전체층(412a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간을 제공하도록, 제1 희생 캡(420)(현재 제2 희생 캡(420'))의 두께는 20 Å을 초과한다는 점에 유의할 것이다.
전술한 바와 같이, Ge 원자가 채널층(402)으로부터 확산될 수 있다. 이에 따라, 채널층(402)의 일부는 Ge 원자를 잃을 수 있다. 일부 실시예에서, 채널층(402)의 일부, 통상 상부는 Ge 확산을 보일 가능성이 있음이 관찰된다. 이에 따라, 낮은 Ge 농도를 갖는 일부는 제1 부분(402U)으로 인식되어 정의되고, 다른 일부, 통상적으로 제1 부분(402U)보다 낮게 위치하고 제1 부분(402U)보다 큰 Ge 농도를 갖는 일부는 제2 부분(402L)으로 인식되어 정의된다. 일부 실시예에서, 제2 부분(402L) 내의 Ge 농도는 채널층(402) 내의 원래 Ge 농도와 실질적으로 동일할 수 있다. 채널층(402)의 제1 부분(402U)은 기판(400)의 어닐링 이전에 제1 Ge 농도를 갖고, 기판(400)의 어닐링 이후에 제2 Ge 농도를 갖는다. 일부 실시예에서, 제1 부분(402U) 내의 제1 Ge 농도는 원래 Ge 농도인 제2 부분(402L) 내의 Ge 농도와 실질적으로 동일하다. 제1 부분(402U) 내의 제2 Ge 농도는 제1 부분(402U) 내의 제1 Ge 농도 및 제2 부분(402L) 내의 Ge 농도보다 낮다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 부분(402U) 내의 제1 Ge 농도 및 제2 부분(402L) 내의 Ge 농도는 약 30 %를 초과할 수 있지만, 제1 부분(402U) 내의 제2 Ge 농도는 약 25 % 미만일 수 있다. 이에 따라, 유전체층(410)과 채널층(402) 사이의 계면(440) 내의 Ge 농도는 약 30 % 초과로부터 약 25 % 미만으로 감소하지만, 본 개시가 이에 한정되는 것은 아니다.
또한, 제1 유전체층(412a) 내의 Ge 원자가 제1 희생 캡(420)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(412a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 단계(314) 이후에, 실리콘 산화물을 포함하는 유전체층(410')이 형성될 수 있다. 일부 실시예에서, 유전체층(410')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(412b), 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(412a)을 포함한다. 일부 실시예에서, 유전체층(410') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(410') 내의 Ge 농도는 1.5 % 미만이다.
도 3 및 도 4d를 참조하면, 단계(315)에서, 제2 희생 캡(420')이 제거되어 유전체층(410')을 노출시킨다. 도 3 및 도 4e를 참조하면, 단계(316)에서, 반도체 게이트 전극(450)이 유전체층(410') 상에 형성된다. 일부 실시예에서, 유전체층(410')은 트랜지스터 디바이스의 게이트 유전체층의 역할을 하며, 유전체층(410')의 두께는 약 10 Å과 약 50 Å 사이일 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이러한 실시예에서, 게이트층은 반도체 물질을 포함할 수 있고, 예를 들어 도핑된 폴리실리콘이 형성되어 반도체 게이트층(450)의 역할을 한다.
도 4f를 참조하면, 일부 실시예에서, 패턴된 하드 마스크(452)가 반도체 게이트층(450) 상에 형성되고, 반도체 게이트층(450)은 패턴된 하드 마스크(452)를 통해 패터닝되어, 반도체 게이트층(450) 및 유전체층(410')을 포함하는 게이트 구조물이 얻어진다. 일부 실시예에서, 소스/드레인 확장 영역(460)은 게이트 구조물의 두 측부에서 기판(400) 내에 형성될 수 있고, 스페이서(462)는 게이트 구조물의 측벽 상에 형성될 수 있으며, 소스/드레인(464)은 단계(317)에서 형성될 수 있다. 소스/드레인(464)은 스페이서(462) 및 게이트 구조물의 두 측부에서 기판(400) 내에 형성된다. 일부 실시예에서, 소스/드레인(464)은 스트레인된(strained) 소스/드레인(S/D: source/drain) 구조물일 수 있다. 스트레인된 S/D 구조물(464)은 에피택시 단계에 의해 리세스(미도시) 내에 스트레인된 물질을 성장시킴으로써 형성될 수 있다. 일부 실시예에서, 스트레인된 물질의 격자 상수는 기판(400)의 격자 상수와 다를 수 있다. 일부 실시예에서, 스트레인된 S/D 구조물(464)은 Ge, SiGe, InAs, InGaAs, InSb, GaSb, InAlP, InP, 또는 이의 조합을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이에 따라, 도 4f에 도시된 바와 같이, 평면형 SiGe MOSFET 디바이스(40)와 같은 반도체 구조물이 얻어진다.
반도체 구조물(30)을 형성하는 방법은 캡프리 유전체 설계를 사용한다. 방법(30)에 따르면, 유전체층(410') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이다. 결과적으로, 게이트 누설 전류(Jg)는 유전체층(410')에 의해 감소되고, SiGe MOSFET 디바이스(40)의 신뢰도가 개선된다. 또한, 방법(30)에 의해 계면 트랩 밀도(Dit) 및 계면 상태의 밀도 또한 감소한다. 이에 따라, 캐리어 이동도는 SiGe 채널층(402)에 의해 개선되며, 높은 Dit 및 계면 상태의 밀도에 의해 야기되는 캐리어 이동도 열화 문제는 완화된다.
IC 진화의 과정에서, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하는 반면, 기능적 밀도(즉, 칩 영역 당 상호 연결된 디바이스의 개수)는 일반적으로 증가했다. 이러한 스케일링 다운(scaling down) 공정은 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. MOSFET 디바이스는 전형적으로 전술한 바와 같이 SiO를 포함하는 게이트 유전체층 및 폴리실리콘을 포함하는 게이트 전극으로 형성된다. 피처 크기가 계속 감소함에 따라, SiO 게이트 유전체층 및 폴리실리콘 게이트 전극을 하이-k 게이트 유전체 및 금속 게이트 전극으로 대체하여 디바이스 성능을 향상시키려는 시도가 있어왔다. 일부 실시예에서, 방법(30)은 다수의 단계(321, 322, 323, 324, 325, 326, 327, 328)를 더 포함할 수 있다. 일부 실시예에서, 단계(321)는 단계(317) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 단계(327, 328)는 단계(321) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 단계(322, 323, 324, 325, 326, 327, 328)은 단계(321) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다.
또한, 집적 회로 크기가 계속 감소함에 따라, 코어 작동 전압이 감소한다. 집적 회로 크기가 계속 줄어들면서 코어 작동 전압은 계속 감소할 것으로 예상된다. 코어 작동 전압이 감소함에 따라, I/O 작동 전압은 더 높은 값으로 유지된다. 따라서 I/O 영역과 코어 영역 내의 MOS 디바이스는 서로 다른 작동 전압 하에서 작동할 것으로 기대된다. 이에 따라, I/O 영역 및 코어 영역 내에 디바이스를 형성하기 위해 상이한 단계가 수행될 수 있다. 예를 들어, 도5에 도시된 바와 같이, 일부 실시예에서, I/O 영역(404a) 내에 폴리실리콘 게이트 전극(450)을 갖는 디바이스(40a)를, 그리고 코어 영역(404b) 내에 폴리실리콘 게이트 전극(450)을 갖는 디바이스(40b)를 동시에 형성하도록, 전술한 단계(311, 312, 313, 314, 315, 316)가 수행된다.
일부 실시예에서, 유전체 구조물(470)이 기판(400) 상에 형성된다. 일부 실시예에서, 유전체 구조물(470)은 스트레인된 S/D 구조물((464)을 형성한 이후에 기판(400) 상에 형성되는 에칭 스톱층(예를 들어, 접촉 에칭 스톱층(CESL: Contact Etch Stop Layer))(472) 및 다양한 유전체층(464)(예를 들어, 층간 유전체(ILD: Inter-Layer Dielectric)층(474)을 포함할 수 있다. 일부 실시예에서, CESL(472)은 SiN층, SiCN층, SiON층, 및/또는 당업계에 공지된 다른 물질을 포함할 수 있다. 일부 실시예에서, ILD층(474)은 테트라 에틸 오르토 실리케이트(TEOS: tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG: borophosphosilicate glass), 용융 실리카 유리(FSG: fused silica glass), 포스포실리케이트 유리(PSG: phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG: boron doped silicon glass) 등과 같은 도핑된 실리콘 산화물, 및/또는 기타 적절한 유전체 물질을 포함할 수 있다. 이에 따라, SiGe MOSFET 디바이스(40a) 및 SiGe MOSFET 디바이스(40b)는 유전체 구조물(470)에 내장된다.
일부 실시예에서, I/O 영역(404a) 내에 금속 게이트 전극을 갖는 MOSFET 디바이스(40a)를 형성하도록 단계(321, 327, 328)가 수행될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이에 따라, I/O 영역(404a) 내의 디바이스(40a)만이 도 6a 내지 도 6d에 도시되어 있다. 일부 실시예에서, 반도체 게이트층(450)(즉, 폴리실리콘 게이트 전극)은 대체 게이트(RPG: Replacement Gate) 접근법에서, 더미 게이트 구조물로도 알려진, 희생 게이트 구조물로서의 역할을 한다. 도 3 및 도 6a를 참조하면, 일부 실시예에서, CESL(472) 및 ILD층(474)이 성막된 이후에, 화학적 기계적 평탄화(CMP: Chemical Mechanical Planarization) 단계와 같은 평탄화 공정이 수행되어, 유전체 구조물(470)의 일부, 스페이서(462)의 일부, 및 패턴된 하드 마스크(452)를 제거할 수 있다. 결과적으로, 반도체 게이트 구조물(450)의 최상면은 도 6a에 도시된 바와 같이 노출된다.
도 3 및 도 6b를 참조하면, 단계(321)에서, 반도체 게이트 구조물(450)이 제거된다. 결과적으로, 게이트 트렌치(454)는 유전체 구조물(470) 및 스페이서(462) 내에 형성된다. 또한, 유전체층(410')은 게이트 트렌치(454)의 최하부를 통해 노출된다.
도 3 및 도 6c를 참조하면, 단계(327)에서, 하이-k 유전체층(480)이 유전체층(410') 상에 형성된다. 일부 실시예에서, 하이-k 유전체층(480)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO-), 란타넘 산화물(La2O3), 알루미늄산화물(Al2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 티탄산 스트론튬(SrTiO3), 하프늄 산화질화물(HfOxNy), 기타 적절한 금속 산화물, 또는 이들의 조합물일 수 있다. 또한, 유전체층(410')은 하이-k 유전체층(480)과 채널층(402) 사이의 계면층(IL: Interfacial Layer)으로서의 역할을 한다.
도 3 및 도 6d를 참조하면, 금속 게이트 구조물(482)은, 단계(328)에서, 하이-k 유전체층(480) 상에 형성된다. 일부 실시예에서, 금속 게이트 구조물(482)은 적어도 배리어 금속층(미도시), 일함수 금속층(484), 및 갭 충진 금속층(486)을 포함할 수 있다. 배리어 금속층은 예를 들어, TiN을 비한정적으로 포함할 수 있다. 일함수 금속층(484)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC 의 단일층 또는 이들의 2개 이상의 다중층을 포함할 수 있지만, 이에 한정되는 것은 아니다. N-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 금속층(484)으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 금속층(484)으로 사용된다. 일부 실시예에서, 갭 충진 금속층(486)은 Al, Cu, AlCu 또는 W와 같은 도전성 물질을 포함할 수 있지만, 물질이 이에 한정되는 것은 아니다.
이에 따라, 방법(30)에 따라, I/O 영역(404a) 내에 금속 게이트 전극을 갖는 평면형 SiGe MOSFET(40a)가 얻어진다.
I/O 영역(404a) 내의 디바이스와 대조적으로, 코어 영역(404b) 내에 금속 게이트 전극을 갖는 디바이스(40b)는 단계(321, 322, 323, 324, 325, 326, 327, 328)에 의해 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이에 따라, 코어 영역(404b) 내의 디바이스(40b)만이 도 7a 내지 도 7h에 도시되어 있다. 일부 실시예에서, 반도체 게이트층(450)(즉, 폴리실리콘 게이트 전극)은 대체 게이트(RPG: Replacement Gate) 접근법에서 더미 게이트로도 알려진 희생 게이트로서의 역할을 한다. 도 3 및 도 7a을 참조하면, 전술한 바와 같이, CESL(472) 및 ILD층(474)이 성막된 이후에, CMP 단계와 같은 평탄화 공정이 수행되어, 유전체 구조물(470)의 일부, 스페이서(462)의 일부, 및 패턴된 하드 마스크(452)를 제거할 수 있다. 결과적으로, 반도체 게이트 구조물(450)의 최상면이 노출된다. 단계(321)에서, 반도체 게이트 구조물(450)이 제거된다. 결과적으로, 게이트 트렌치(454)는 유전체층(470) 및 스페이서(462) 내에 형성된다. 또한, 유전체층(410')은 게이트 트렌치(454)의 최하부를 통해 노출된다.
도 3 및 도 7b를 참조하면, 단계(322)에서, 유전체층(410')이 제거된다. 결과적으로, 제1 부분(402U)과 같은 채널층(402)은 게이트 트렌치(454)의 최하부를 통해 노출된다.
도 3 및 도 7c를 참조하면, 단계(323)에서 채널층(402) 상에 다른 하나의 유전체층(414)이 형성된다. 유전체층(414)은 반도체 산화물을 포함할 수 있다. 예를 들어, 유전체층(414)은 실리콘 산화물층을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(414)은 제1 유전체층(416a) 및 제2 유전체층(416b)을 포함할 수 있다. 도 7c에 도시된 바와 같이, 제1 유전체층(416a)은 제2 유전체층(416b) 및 채널층(402) 사이에 개재될 수 있다. 일부 실시예에서, 제1 유전체층(416a)은 III-V 화합물 반도체 산화물층이고, 제2 유전체층(416b)은 실리콘 산화물층을 포함할 수 있다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 유전체층(416a)은 실리콘 게르마늄 산화물(SixGeyO)층일 수 있으며, 여기서 x는 약 0.6과 약 1의 사이고, y는 약 0.4과 약 0의 사이이다. 일부 실시예에서, III-V 화합물 반도체 산화물층은 채널층(402)의 표면에서 자발적으로 성장하는 자연 산화물층일 수있다. 예를 들어, 제1 유전체층(416a)은 채널층(402)의 표면 상에서 자발적으로 성장하는 자연 실리콘 게르마늄 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(416b)은 실리콘 산화물층일 수 있고, 화학 산화물층일 수 있다. 제2 유전체층(416b)은 적절한 열 산화 또는 퇴적에 의해 형성될 수 있다. 제2 유전체층(416b)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 유전체층(414)의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(414)의 제2 유전체층(416b)이 퇴적에 의해 형성될 때, 제2 유전체층(416b)은, 도 7c에 도시된 바와 같이, 게이트 트렌치(454)의 측벽과 스페이서(462)의 최상면을 덮을 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
도 3 및 도 7d를 참조하면, 단계(324)에서, 유전체층(414) 상에 Si를 포함하는 제3 희생 캡(422)이 형성된다. 일부 실시예에서, 제3 희생 캡(422)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제3 희생 캡(422)의 두께는 10 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 제3 희생 캡(422)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로 이에 따라, 간결함을 위해 유사한 세부사항은 생략한다.
도 3 및 도 7e를 참조하면, 단계(325)에서, 기판(400)이 어닐링되어 제3 희생 캡(422)을 제4 희생 캡(422')으로 변형시킨다. 일부 실시예에서, 어닐링(432)이 수행되며, 어닐링(432)의 세부사항은 전술한 어닐링의 그것과 동일할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 어닐링(432) 동안, Ge 원자는 채널층(402)으로부터 그리고 제1 유전체층(416a)으로부터 확산될 수 있다. 또한, Ge 원자는 상방으로 확산되어 제2 유전체층(416b)을 통과하여, 제3 희생 캡(422) 내에 Si 원자와 함께 머무를 수 있다. 이에 따라, Si을 포함하는 제3 희생 캡(422)은 실리콘 게르마늄을 포함하는 제4 희생 캡(422')으로 변형될 수 있다. 제4 희생 캡(422')은 반도체층(402)으로부터의 그리고 제1 유전체층(416a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간을 제공하도록, 제3 희생 캡(422)(현재 제4 희생 캡(422'))의 두께는 10 Å을 초과한다는 점에 유의할 것이다.
코어 영역(404b) 내의 채널층(402)의 제1 부분(402U')은 2회의 어닐링(즉, 어닐링(430) 및 어닐링(432))을 겪을 수 있으므로, 더 많은 Ge 원자가 코어 영역(404b) 내의 채널층(402)의 제1 부분(402U')으로부터 확산될 수 있다. 이에 따라, 코어 영역(404b) 내의 채널층(402)의 제1 부분(402U') 내의 Ge 농도는 더 감소될 수 있다.
또한, 제1 유전체층(416a) 내의 Ge 원자가 제3 희생 캡(422)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(416a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 실리콘 산화물을 포함하는 유전체층(414')이 단계(325) 이후에 형성될 것이다. 일부 실시예에서, 유전체층(414')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(416b), 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(416a)을 포함한다. 일부 실시예에서, 유전체층(414') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(414') 내의 Ge 농도는 1.5 % 미만이다.
도 3 및 도 7f를 참조하면, 단계(326)에서, 제4 희생 캡(422')이 제거되어 유전체층(414')을 노출시킨다. 일부 실시예에서, 유전체층(414')은 트랜지스터 디바이스를 위한 IL의 역할을 하고, 유전체층(414')의 두께는 약 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다.
도 3 및 도 7g를 참조하면, 하이-k 유전체층(480)이 단계(327)에서 유전체층(414') 상에 형성된다. 일부 실시예에서, 하이-k 유전체층(480)은 HfO2, ZrO2, La2O3, Al2O3, TiO2, Y2O3, SrTiO3, HfOxNy, 다른 적합한 금속 산화물, 또는 이들의 조합물을 포함할 수 있다.
도 3 및 도 7h를 참조하면, 단계(328)에서, 금속 게이트 구조물(482)이 하이-k 유전체층(480) 상에 형성된다. 일부 실시예에서, 금속 게이트 구조물(482)은 적어도 배리어 금속층(미도시), 일함수 금속층(484) 및 갭 충진 금속층(486)을 포함할 수 있다. 배리어 금속층은 예를 들어, TiN을 비한정적으로 포함할 수 있다. 일함수 금속층(484)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층 또는 이들의 2개 이상의 다중층을 포함할 수 있지만, 이에 한정되는 것은 아니다. N-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 금속층(484)으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 금속층(484)으로 사용된다. 일부 실시예에서, 갭 충진 금속층(486)은 Al, Cu, AlCu 또는 W와 같은 도전성 물질을 포함할 수 있지만, 물질이 이에 한정되는 것은 아니다.
따라서, 방법(30)에 따라, 코어 영역(404b) 내에 금속 게이트를 갖는 평면형 SiGe MOSFET(40b)가 얻어진다.
방법(30)에 따르면, 금속 게이트(40a)를 갖는 평면형 SiGe MOSFET 디바이스를 I/O 영역(404a) 내에서 필요로 할 때, 단계(327, 328)가 단계(321) 이후에 수행될 수 있고, 금속 게이트(40b)를 갖는 평면형 SiGe MOSFET 디바이스를 코어 영역(404b) 내에서 필요로 할 때, 단계(322 내지 328)가 단계(321) 이후에 수행될 수 있다. 일부 실시예에서, 단계(321)에서, 두 디바이스(40a, 40b) 내의 반도체 게이트층(450)은 동시에 제거될 수 있고, I/O 영역(404a) 내의 디바이스(40a)내의 유전체층(410')을 보호하도록, 반도체 게이트층을 제거한 이후에 보호층(미도시)을 I/O 영역(404a) 내에 형성할 수 있다. 단계(322 내지 326)는 I/O 영역(404a) 내의 디바이스(40a)에 영향을 미치지 않고 코어 영역(404b) 내의 디바이스(40b)상에 수행될 수 있다. 이러한 실시예에서, 보호층은 제4 희생 캡(422')의 제거 이후에 제거될 수 있고(즉, 단계(326)), 하이-k 게이트 유전체층(480) 및 금속 게이트층(482)이 I/O 영역(404a) 내의 SiGe MOSFET 디바이스(40a) 내의 게이트 트렌치(454) 내에, 그리고 코어 영역(404b) 내의 MOSFET 디바이스(40b) 내에 형성될 수 있다.
이에 따라, 도 8을 참조하면, 반도체 구조물이 제공된다. 반도체 구조물은 제1 영역(404a)(즉, I/O 영역) 및 제2 영역(404b)(즉, 코어 영역)을 포함하는 기판(400)을 포함한다. 반도체 구조물은 제1 영역(404a) 내에 배치된 채널층(402) 및 제2 영역(404b) 내에 배치된 채널층(402)을 포함한다. 전술한 바와 같이, 제1 영역(404a) 내의 채널층(402)은 실리콘 게르마늄과 같은 Ge 화합물을 포함하고, 제2 영역(404b) 내의 채널층(402)은 실리콘 게르마늄과 같은 Ge 화합물을 포함한다. 일부 실시예에서, 제1 영역(404a) 내의 채널층(402)은 제1 부분(402U) 및 제2 부분(402L)을 포함하며, 제1 부분(402U) 내의 Ge 농도는 제2 부분(402L) 내의 Ge 농도보다 낮다. 일부 실시예에서, 제2 영역(404b)의 채널층(402)은 제1 부분(402U') 및 제2 부분(402L)을 포함하며, 제1 부분(402U') 내의 Ge 농도는 제2 부분(402L) 내의 Ge 농도보다 낮다. 일부 실시예에서, 제1 및 제2 영역(404a, 404b) 모두에서 채널층(402)의 제2 부분(402L)은 동일한 Ge 농도를 포함할 수 있다. 그러나, 코어 영역(404b) 내의 채널층(402)의 제1 부분(402U')은 2회의 어닐링(즉, 어닐링(430) 및 어닐링(432))을 겪을 수 있으므로, 더 많은 Ge 원자가 코어 영역(404b) 내의 채널층(402)의 제1 부분(402U')으로부터 확산될 수 있다. 이에 따라, 제2 영역(404b) 내의 채널층(402)의 제1 부분(402U') 내의 Ge 농도는 제1 영역(404a) 내의 채널층(402)의 제1 부분(402U) 내의 Ge 농도보다 낮을 수 있다.
여전히 도 8을 참조하면, 반도체 구조물은 제1 영역(404a) 내의 채널층(402) 상에 배치된 유전체층(410') 및 제2 영역(404b) 내의 채널층(402) 상에 배치된 유전체층(414')을 더 포함한다. 일부 실시예에서, 유전체층(410') 및 유전체층(414')은 계면층(IL: Interfacial Layer)으로서의 역할을 할 수 있으며, 하이-k 유전체층(480)이, 도 8에 도시된 바와 같이 유전체층(410') 및 유전체층(414')에 각각 배치된다. 일함수 금속층(484) 및 갭 충진 금속층(486)을 포함하는 금속 게이트 전극이, 도 8에 도시된 바와 같이 각각 하이-k 유전체층(480) 상에 형성될 수 있다.
유전체층(410')은 두께(T1)를 포함하고, 유전체층(414')은 두께(T2)를 포함한다. 일부 실시예에서, 제1 영역(404a) 내의 유전체층(410')의 두께(T1)는 제2 영역(404b) 내의 유전체층(414')의 두께(T2)보다 크다. 일부 실시예에서, 제1 영역(404a) 내의 유전체층(410')의 두께(T1)는 약 10 Å과 약 50 Å 사이이지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제2 영역(404b) 내의 유전체층(414')의 두께(T2)는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제1 영역(404a) 내의 유전체층(410')은, 도 8에 도시된 바와 같이, 하이-k 유전체층(480)과 채널층(402) 사이에 배치될 수 있으며, 평평한 형태를 가질 수 있다. 일부 실시예에서, 제2 영역(404b) 내의 유전체층(414')은 하이-k 유전체층(480)과 채널층(402) 사이뿐만 아니라 하이-k 유전체층(480)과 스페이서(462) 사이에도 배치될 수 있다. 또한, 유전체층(414')은 도 8에 도시된 바와 같이 U자 형태를 가질 수 있다. 부가적으로, 유전체층(414')의 부분은 스페이서(462)와 접촉하고 유전체층(414')의 일부는 채널층(402)과 접촉한다. 일부 실시예에서, 부가적으로, 스페이서(462)와 접촉하는 유전체층(414')의 부분의 두께는 채널층(402)과 접촉하는 유전체층(414')의 일부의 두께보다 작지만, 본 개시가 이에 한정되는 것은 아니다. 그러나, 일부 실시예에서, 유전체층(414')이 산화 또는 열 산화에 의해 형성되는 경우, 유전체층(414')은 도시되지는 않지만, 평평한 형상을 가질 수 있다.
방법(30)에 따르면, 유전체층(410', 414') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이지만, 유전체층(414') 내의 Ge 농도는 유전체층(410') 내의 Ge 농도보다 더 작을 수 있다. 결과적으로, 유전체층(410', 414')에 의해 게이트 누설 전류(Jg)가 감소되고, SiGe MOSFET 디바이스(40a, 40b)의 신뢰도가 개선된다. 또한, 방법(30)에 의해 계면 트랩 밀도(Dit) 및 계면 상태의 밀도 또한 감소한다. 따라서, SiGe MOSFET 디바이스(40a, 40b)의 캐리어 이동도는 SiGe 채널층(402)에 의해 개선되며, 높은 Dit 및 계면 상태의 밀도에 의해 야기되는 캐리어 이동도 열화 문제는 완화된다.
반도체 산업이, 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하면서 나노미터 기술 공정 노드로 나아감에 따라, 제조 및 설계 양면의 문제를 해결하기 위해 FinFET 디바이스와 같은 3차원 설계가 개발되었다. FinFET 디바이스는 기판에서 수직 연장된 얇은"핀"또는 "핀 구조물"로 제조되며, 게이트 전극은 핀 상에 형성된다. 이에 따라, FinFET 디바이스의 채널이 형성된다. 일부 실시예에서, 전술한 캡프리 유전체 설계는 FinFET 디바이스와 같은 비평면형 트랜지스터 디바이스 내에 집적될 수 있다. 예를 들어, FinFET 디바이스는 p형 MOS FinFET 디바이스 및 n형 MOS FinFET 디바이스를 포함하는 상보성 금속 산화물 반도체(CMOS: Complementary Metal-Oxide-Semiconductor) 디바이스일 수 있다. 다음의 설명은 본 개시의 다양한 실시예를 설명하기 위해 CMOS FinFET 디바이스를 계속하여 설명할 것이다. 그러나, 특별히 주장된 것을 제외하고, 본 출원은 특정 유형의 디바이스에 한정되지 않음을 이해할 것이다.
전술한 캡프리 유전체 설계는 FinFET 디바이스와 같은 비평면형 트랜지스터 디바이스에 통합될 수 있다. 도 9는 반도체 구조물을 형성하는 방법의 일부 실시예의 흐름도이고, 도 10a 내지 도 10f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다. 일부 실시예에서, 반도체 구조물(60)을 형성하는 방법이 제공되며, 방법(50)은 다수의 단계(511, 512, 513, 514, 515, 516, 517)를 포함한다.
도 10a 내지 도 10f는 하나 이상의 실시예에서 본 개시의 양태에 따라 구성된 다양한 제조 단계에서의 반도체 구조물을 도시하는 개략도이다. 도 9 및 도 10a를 참조하면, 채널층을 포함하는 기판(600)이 공정(511)에서 수용된다. 본 개시의 일부 실시예에서, 기판(600)은 Si 또는 다른 반도체 물질로 만들어질 수 있다. 대안적으로 또는 부가적으로, 기판(600)은 Ge와 같은 다른 기본 반도체 물질을 포함할 수 있다. 일부 실시예에서, 기판(600)은 SiC, GaAs, InAs, InP 등과 같은 화합물 반도체로 만들어진다. 일부 실시예에서, 기판(600)은 SiGe, SiGeC, GaAsP, GaInP 등과 같은 합금 반도체로 만들어진다. 일부 실시예에서, 기판(600)은 에피택시층을 포함한다. 예를 들어, 기판(600)은 벌크 반도체 상에 위치하는 에피택시층을 포함한다. 일부 실시예에서, 기판(600)은 SOI 기판 또는 절연체 상 게르마늄(GOI: Germanium-On-Insulator) 기판을 포함할 수 있다. 일부 실시예에서, 기판(600)은 다양한 도핑 영역 및 다른 적절한 피처를 포함할 수 있다.
일부 실시예에서, 안티 펀치 스루 주입(APT: Anti-Punch Through Implant) 영역(미도시)이 기판(600) 내에 형성될 수 있다. APT 영역은 서브 문턱 소스-투-드레인 누설(sub-threshold source-to-drain leakage) 및 드레인 유도 배리어 감소(DIBL: Drain-Induced Barrier Lowering)를 줄이기 위해 사용된다. APT 영역은 n형 APT 영역 또는 p형 APT 영역일 수 있다. 일부 실시예에서, n형 APT 영역은 As, P, 또는 안티몬(Sb)과 같은 n형 도펀트로 도핑함으로써 얻어진다. 일부 실시예에서, p형 APT 영역은 붕소(B) 또는 붕소 플루오르(BF2)와 같은 p형 도펀트로 도핑함으로써 얻어진다. 일부 실시예에서, APT 영역에서 도펀트를 활성화시키기 위해 열적 단계가 수행될 수 있다. 일부 실시예에서, 열 공정은 급속 열적 어닐링 공정에 의해 수행되지만, 이에 한정되는 것은 아니다.
도 10a에 도시된 바와 같이, 핀 구조물(602a) 및 핀 구조물(602b)은 기판(600) 상에 배치되고 기판(600)에서 돌출된다. 또한, 각각의 핀 구조물(602a, 602b)은 반도체층을 포함한다. 일부 실시예에서, 핀 구조물(602a) 및 기판(600)은 Si와 같은 동일한 물질을 포함할 수 있다. 대안적으로, 핀 구조물(602a) 및 기판(600)은 상이한 물질을 포함할 수 있다. 일부 실시예에서, 핀 구조물(602b)은 기판(600)의 물질와 상이한 물질을 포함할 수 있다. 예를 들어, 기판(600)은 실리콘을 포함할 수 있고, 핀 구조물(602b)은 실리콘 게르마늄을 포함할 수 있다. 핀 구조물(602b)은, 다른 예로서 실리콘 카바이드 또는 Sn을 포함할 수 있다. 일부 실시예에서, 핀 구조물(602a) 및 핀 구조물(602b)은 상이한 반도체층을 포함하는 것으로 인식된다. 예를 들어, 이에 한정되는 것은 아니지만, 핀 구조물(602a)은 Si층을 포함하는 반면, 핀 구조물(602b)은 Si1-xGex층을 포함하며, 여기서 게르마늄 함유량(x)은 0에서 1까지의 범위이다. 일부 실시예에서, 게르마늄 함유량은 0.3을 초과할 수 있다. 일부 실시예에서, Ge 함유량은 0.35을 초과할 수 있지만, 본 개시가 이에 한정되는 것은 아니다.
핀 구조물(602a, 602b)은, 기판(600)을 패터닝하고 물질이 도입되는 동안 핀 구조물(602b)을 마스킹함으로써, 서브트랙티브 에칭 공정을 사용하여 형성되어, 핀 구조물(602b)의 물질을 변경하여, 핀 구조물(602b)은 화합물 반도체 물질 또는 기판(600) 물질와 기타 물질을 포함할 수 있다. 핀 구조물(602b)은 에피택시 성장 공정, 주입 공정, 퇴적 공정, 또는 다른 유형의 공정을 사용하여 기판(600)의 물질와 상이한 물질을 포함하도록 변경될 수 있다. 또한, 핀 구조물(602a, 602b)을 전기적으로 격리시키기 위해, 핀 구조물(602a, 602b) 사이에 격리 구조물(603)이 배치될 수 있다.
일부 실시예에서, 핀 구조물(602a, 602b) 상에 그리고 그 사이에 절연 물질을 성막하고, 예를 들어 CMP 단계 및/또는 에칭 단계를 사용하여 핀 구조물(602a, 602b)의 최상면을 넘는 과도한 절연 물질을 제거함으로써, 격리 구조물(603)이 핀 구조물(602a, 602b) 사이에 형성될 수 있다. 다른 실시예에서, 격리 구조물(603)은 기판(600) 상에 형성될 수 있고, 핀 구조물(602a, 602b)을 위한 패턴으로 패터닝될 수 있다. 다음으로, 핀 구조물(602a 및/또는 602b)은 격리 구조물(603) 내에 형성된 패턴 내에서 에피택시 성장한다. 핀 구조물(602a) 및 핀 구조물(602b)이 사용될 특정 유형의 FinFET 디바이스에 대한 핀 구조물(602a, 602b)의 바람직한 기능에 따라, 2개의 분리된 공정이 핀 구조물(602a) 및 핀 구조물(602b)을 형성하기 위해 사용될 수 있다. 또 다른 실시예에서, 서브트랙티브 에칭 공정 및 에피택시 성장 공정의 조합이 또한 핀 구조물(602a, 602b)을 형성하는 데 사용될 수 있다. 핀 구조물(602a)은 서브트랙티브 에칭 공정을 사용하여 형성될 수 있고, 핀 구조물(602b)의 적어도 일부는, 예를 들어 에피택시 성장 공정을 사용하여 형성될 수 있다. 도 10a에 도시된 바와 같이, 격리 구조(603)의 최상면이 핀 구조물(602a, 602b)의 최상면 아래로 리세스되도록, 핀 구조물(602a, 602b)의 형성 전에 또는 이후에 격리 구조(603)가 리세스될 수 있다.
도 9 및 도 10b를 참조하면, 단계(512)에서, 핀 구조물(602a, 602b) 상에 유전체층(610)이 형성된다. 유전체층(610)은 반도체 산화물을 포함할 수 있다. 예를 들어, 유전체층(610)은 실리콘 산화물층을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(610)은 제1 유전체층(612a)과 제2 유전체층(612b), 또는 제1 유전체층(612a')과 제2 유전체층(612b)을 포함할 수 있다. 도 10b에 도시된 바와 같이, 제1 유전체층(612a)은 제2 유전체층(612b)과 핀 구조물(602b) 사이에 개재되고, 제1 유전체층(612a')은 제2 유전체층(612b)과 핀 구조물(602a) 사이에 개재된다. 일부 실시예에서, 제1 유전체층(612a, 612a')은 III-V 화합물 반도체 산화물층일 수 있다. 일부 실시예에서, Ⅲ-Ⅴ 화합물 반도체 산화물층은 각각 핀 구조물(602a, 602b)의 표면 상에서 자발적으로 성장하는 자연 산화물층일 수 있다. 예를 들어, 제1 유전체층(612a)은 SiGe 핀 구조물(602b)의 표면 상에서 자발적으로 성장한 자연 실리콘 게르마늄 산화물(SixGeyO)층일 수 있으며, 여기서 x는 약 0.6과 약 1의 사이고, y는 약 0.4과 약 0의 사이이다. 제1 유전체층(612a')은 Si 핀 구조물(602a)의 표면 상에서 자발적으로 성장하는 자연 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(612b)은 실리콘 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(612b)은 적절한 열 산화 또는 퇴적에 의해 형성되는 화학 산화물층일 수 있다. 제2 유전체층(612b)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 유전체층(110)의 두께(즉, 제2 유전체층(612b)의 두께와 제1 유전체층(612a 또는 612a')의 두께의 합)는 약 10 Å과 약 50 Å 사이이지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 유전체층(610)의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다.
여전히 도 9 및 도 10c를 참조하면, 단계(513)에서, Si를 포함하는 제1 희생 캡(620)이 유전체층(610) 상에 형성된다. 제1 희생 캡(620)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제1 희생 캡(620)의 두께는 20 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 제1 희생 캡(620)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 제1 희생 캡(620)은 핀 구조물(602a, 602b), 기판(600) 및 격리 구조물(503)을 덮도록 컨포멀하게 형성되지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제1 희생 캡(620)의 두께는 핀 구조물(602a, 602b) 사이의 공간이 제1 희생 캡(620)에 의해 채워지도록 충분히 두껍지만, 본 개시가 이에 한정되는 것은 아니다.
도 9 및 도 10d를 참조하면, 단계(614)에서, 기판(600)이 어닐링되어, 제1 희생 캡(620)을 제2 희생 캡(620')으로 변형시킨다. 일부 실시예에서, 어닐링(630)이 수행되며, 어닐링(630)의 세부사항은 전술한 어닐링의 세부사항과 유사하므로, 간결함을 위해 유사한 세부사항은 생략한다. 어닐링(630) 동안, Ge 원자는 핀 구조물(602b)로부터 그리고 제1 유전체층(612a)으로부터 핀 구조물(602b) 상에서 확산된다. 또한, Ge 원자가 상방으로 확산되어, 제2 유전체층(612b)을 통과하여, 제1 희생 캡(620) 내에 Si 원자와 함께 머무르게 된다. 이에 따라, 실리콘을 포함하는 제1 희생 캡(620)은 실리콘 게르마늄을 포함하는 제2 희생 캡(620')으로 변형된다. 다시 말해서, 제2 희생 캡(620')은 핀 구조물(602b)로부터의 그리고 제1 유전체층(612a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간을 제공하도록, 제1 희생 캡(620)(현재 제2 희생 캡(620'))의 두께는 20 Å을 초과한다는 점에 유의할 것이다.
일부 실시예에서, 핀 구조물(602a) 상에, 실리콘 산화물을 포함하는 제1 유전체층(612a') 및 실리콘 산화물을 포함하는 제2 유전체층(612b)은 어닐링(630) 동안 조밀화되어(densified), 핀 구조물(602a) 상의 실리콘 산화물 유전체층(612a')의 품질이 향상된다.
전술한 바와 같이, 핀 구조물(602b) 내의 반도체층으로부터 Ge 원자가 확산될 수 있다. 이에 따라, 핀 구조물(602b)의 일부는 Ge 원자를 잃을 수 있다. 일부 실시예에서, 핀 구조물(602b)의 일부, 통상 외부는 Ge 확산을 보일 가능성이 있음이 관찰된다. 이에 따라, 낮은 Ge 농도를 갖는 일부는 제1 부분(602O)으로 인식되어 정의되고, 다른 일부, 통상적으로 제1 부분(602O)보다 안쪽으로 위치하고 제1 부분(602O)보다 큰 Ge 농도를 갖는 일부는 제2 부분(602I)으로 인식되어 정의된다. 일부 실시예에서, 제2 부분(602I) 내의 Ge 농도는 핀 구조물(602b) 내의 원래 Ge 농도와 실질적으로 동일할 수 있다. 핀 구조물(602b)의 제1 부분(602O)은 기판(600)의 어닐링 이전에 제1 Ge 농도를 갖고, 기판(600)의 어닐링 이후에 제2 Ge 농도를 갖는다. 일부 실시예에서, 제1 부분(602O) 내의 제1 Ge 농도는 원래 Ge 농도인 제2 부분(602I) 내의 Ge 농도와 실질적으로 동일하다. 제1 부분(602O) 내의 제2 Ge 농도는 제1 부분(602O) 내의 제1 Ge 농도 및 제2 부분(602I) 내의 Ge 농도보다 낮다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 부분(602O) 내의 제1 Ge 농도 및 제2 부분(602I) 내의 Ge 농도는 약 30 %를 초과할 수 있지만, 제1 부분(602O) 내의 제2 Ge 농도는 약 25 % 미만일 수 있다. 이에 따라, 유전체층(110)과 핀 구조물(602b) 사이의 계면(140) 내의 Ge 농도는 약 30 % 초과로부터 약 25 % 미만으로 감소하지만, 본 개시가 이에 한정되는 것은 아니다.
또한, 제1 유전체층(612a) 내의 Ge 원자도 제1 희생 캡(620)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(612a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 유전체층(610')이 단계(314) 이후에 형성될 수 있다. 일부 실시예에서, 유전체층(610')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(612b) 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(612a)을 포함한다. 일부 실시예에서, 유전체층(610') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(610') 내의 Ge 농도는 1.5 % 미만이다.
도 9 및 도 10e를 참조하면, 단계(515)에서, 제2 희생 캡(620')이 제거되어 유전체층(610')이 노출된다. 도 9 및 도 10e를 참조하면, 단계(516)에서, 유전체층(610') 상에 반도체 게이트 층(650)이 형성된다. 일부 실시예에서, 유전체층(610')은 트랜지스터 디바이스를 위한 게이트 유전체층으로서의 역할을 하고, 유전체층(610')의 두께는 약 10 Å과 약 50 Å 사이일 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이러한 실시예에서, 게이트층은 반도체 물질을 포함할 수 있고, 예를 들어, 도핑된 폴리실리콘이 형성되어 반도체 게이트층(650)의 역할을 할 수 있다.
여전히 도 10f을 참조하면, 일부 실시예에서, 패턴된 하드 마스크(652)가 반도체 게이트층(650) 상에 형성되고, 반도체 게이트층(650)은 패턴된 하드 마스크(652)를 통해 패터닝되어, 반도체 게이트층(650) 및 유전체층(610')을 포함하는 게이트 구조물이 얻어진다. 이에 따라, 게이트 구조물 아래의 핀 구조물(602a, 602b) 내에 채널층이 형성된다.
도 11을 참조하면, 일부 실시예에서, 게이트 구조물의 두 측부에서 기판(600) 내에 상이한 디바이스(즉, nMOS 디바이스 및 pMOS 디바이스)에 대한 소스/드레인 확장 영역(미도시)이 형성될 수 있고, 게이트 구조물의 측벽 상에 스페이서(미도시)가 형성될 수 있다. 단계(517)에서, 스페이서 및 게이트 구조물의 양측부에서, 기판(600) 내에, 상이한 디바이스를 위한 소스/드레인(664a) 및 소스/드레인(664b)이 형성될 수 있다. 일부 실시예에서, 적어도 소스/드레인(664b)은 상이한 디바이스를 위한, 스트레인된 소스/드레인(S/D: source/drain) 구조물일 수 있다. 스트레인된 S/D 구조물은 리세스(미도시) 내에 스트레인된 물질을 에피택시 단계에 의해 성장시킴으로써 형성될 수 있다. 스트레인된 물질의 격자 상수는 기판의 격자 상수와 상이할 수 있다. 일부 실시예에서, 스트레인된 S/D 구조물을 형성하기 위한 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다. 이에 따라, 비평면 MOSFET 디바이스(즉, FinFET 디바이스)(60)와 같은 반도체 구조물이 도 11에 도시된 바와 같이 얻어진다.
반도체 구조물을 형성하는 방법(50)은 캡프리 유전체 설계를 사용한다. 방법(50)에 따르면, 유전체층(610') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이다. 결과적으로, 게이트 누설 전류(Jg)는 유전체층(610')에 의해 감소되고, SiGe 핀 구조물(602b)을 포함하는 MOSFET 디바이스(60)의 신뢰도가 개선된다. 또한, 방법(50)에 의해 계면 트랩 밀도(Dit) 및 계면 상태의 밀도 또한 감소한다. 따라서, 캐리어 이동도는 핀 구조물(602b) 내의 SiGe 채널층에 의해 개선되며, 높은 Dit 및 계면 상태의 밀도에 의해 야기되는 캐리어 이동도 열화 문제는 완화된다.
전술한 바와 같이, 일부 실시예에서, 디바이스 성능을 향상시키기 위해 금속 게이트 접근법이 채택되어 하이-k 게이트 유전체 및 금속 게이트 전극을 사용할 수 있다. 따라서, 방법(50)은 다수의 단계(521, 522, 523, 524, 525, 526, 527, 528)를 더 포함할 수 있다. 일부 실시예에서, 단계(521)는 단계(517) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 단계(527, 528)는 단계(521) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 단계(522, 523, 524, 525, 526, 527, 528)는 단계(521) 이후에 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다.
도 12를 참조하면, 전술한 바와 같이, I/O 영역 및 코어 영역 내의 디바이스는 상이한 작동 전압 하에서 작동할 것으로 예상되므로, I/O 영역 및 코어 영역 내에 디바이스를 형성하도록 상이한 단계가 수행될 수 있다. 예를 들어, 일부 실시예에서, 도 12에 도시된 바와 같이, 폴리실리콘 게이트 전극(650)을 포함하는 FinFET 디바이스(60a)를 I/O 영역(604a) 내에, 그리고 폴리실리콘 게이트 전극(650)을 포함하는 FinFET 디바이스(60b)를 코어 영역(604b) 내에 동시에 형성하도록, 전술한 단계(511, 512, 513, 514, 515, 516, 517)가 수행된다.
일부 실시예에서, 유전체 구조물(미도시)이 기판(600) 상에 형성되어, FinFET 디바이스(60a) 및 FinFET 디바이스(60b)가 모두 유전체 구조물에 내장될 수 있다. 일부 실시예에서, 유전체 구조물은 스트레인된 S/D 구조물의 형성 이후에 기판 상에 형성된 CESL(미도시) 및 다양한 유전체층(예를 들어, 층간 유전체(ILD: Inter-Layer Dielectric)층)을 포함할 수 있다. CESL 및 ILD층을 형성하는 데 사용되는 물질은 상기 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
일부 실시예에서, 단계(521, 527, 528)는 I/O 영역(604a) 내에 금속 게이트 전극을 갖는 FinFET 디바이스(60a)를 형성하도록 수행될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 이에 따라, I/O 영역(604a) 내의 FinFET 디바이스(60a)만이 도 13a 내지 도 13c에 도시되어있다. 일부 실시예에서, 반도체 게이트층(650)(즉, 폴리실리콘 게이트 전극)은 대체 게이트(RPG: Replacement Gate) 접근법에서, 더미 게이트 구조물로도 알려진, 희생 게이트 구조물로서의 역할을 한다. 도 9 및 도 13a을 참조하면, 일부 실시예에서, 유전체 구조물이 형성된 이후에, CMP 단계와 같은 평탄화 공정이 수행되어, 유전체 구조물의 일부, 스페이서의 일부, 및 패턴된 하드 마스크(652)를 제거할 수 있다. 결과적으로, 반도체 게이트 구조물(650)의 최상면이 노출된다. 다음으로, 반도체 게이트 구조물(650)이 단계(521)에서 제거된다. 결과적으로, 게이트 트렌치(654)가 유전체 구조물 및 스페이서 내에 형성된다. 또한, 제1 유전체층(610')은 도 13a에 도시된 바와 같이 게이트 트렌치(654)를 통해 노출된다.
도 9 및 도 13b를 참조하면, 단계(527)에서, 제1 유전체층(610') 상에 하이-k 유전체층(680)이 형성된다. 하이-k 유전체층(680)을 형성하는 데 사용되는 물질은 전술한 물질와 동일할 수 있으므로, 그 상세한 설명은 간결성을 위해 생략되었다. 이러한 실시예에서, 유전체층(610')은 하이-k 유전체층(680)과 핀 구조물(602a, 602b) 사이의 계면층(IL: Interfacial Layer)의 역할을 한다.
도 9 및 도 13c를 참조하면, 금속 게이트 구조물(682a, 682b)은 단계(528)에서 하이-k 유전체층(680) 상에 형성된다. 일부 실시예에서, 금속 게이트 구조물(682a)은 적어도 배리어 금속층(미도시), nMOS 디바이스를 위한 일함수 금속층(684a), 및 갭 충진 금속층(686)을 포함할 수 있는 반면, 금속 게이트 구조물(682b)은 적어도 배리어 금속층(미도시), pMOS 디바이스를 위한 일함수 금속층(684b), 및 갭 충진 금속층(686)을 포함할 수 있다. 배리어 금속층, 일함수 금속층(684a, 684b), 및 갭 충진 금속층(686)을 형성하기 위한 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
이에 따라, 금속 게이트를 갖는 FinFET 디바이스(60a)는 방법(50)에 따라 I/O 영역(604a) 내에서 얻어진다. FinFET 디바이스는 n형 FinFET 디바이스 및/또는 p형 FinFET 디바이스일 수 있다. N형 및 p형 FinFET 디바이스가 전기적으로 연결되어, 도 13c에 도시된 바와 같이, I/O 영역(604a) 내에서 CMOS 디바이스를 형성할 수 있다.
I/O 영역(604a) 내의 디바이스와 대조적으로, 코어 영역(604b) 내에 금속 게이트 전극을 갖는 FinFET 디바이스(60b)는 단계(521, 522, 523, 524, 525, 526, 527, 528)에 의해 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 이에 따라, 코어 영역(604b) 내의 디바이스(60b)만이 도 14a 내지 14h에 도시되어 있다. 일부 실시예에서, 반도체 게이트층(650)(즉, 폴리실리콘 게이트 전극)은 대체 게이트(RPG: Replacement Gate) 접근법에서 더미 게이트로도 알려진 희생 게이트로서의 역할을 한다. 도 9 및 도 14a을 참조하면, 전술한 바와 같이, CESL 및 ILD층이 성막된 이후에, 유전체 구조물의 일부, 스페이서의 일부 및 패턴된 하드 마스크가 제거되어 반도체 게이트층(650)의 최상면을 노출시키고, 단계(521)에서 반도체 게이트 구조물(650)이 제거된다. 결과적으로, 게이트 트렌치(654)가 유전체층 및 스페이서 내에 형성된다. 또한, 유전체층(610')은 게이트 트렌치(654)를 통해 노출된다.
도 9 및 도 14b를 참조하면, 단계(522)에서, 유전체층(610')이 제거된다. 결과적으로, 코어 영역(604b) 내의 핀 구조물(602a, 602b)은 게이트 트렌치(654)를 통해 노출된다.
도 9 및 도 14c를 참조하면, 단계(523)에서, 핀 구조물(602a, 602b) 상에 또 다른 유전체층(614)이 형성된다. 유전체층(614)은 반도체 산화물을 포함할 수 있다. 예를 들어, 유전체층(614)은 실리콘 산화물층을 포함할 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(614)은 핀 구조물(602b) 상의 제1 유전체층(616a) 및 제2 유전체층(616b)을 포함하거나, 또는 핀 구조물(602a) 상의 제1 유전체층(616a') 및 제2 유전체층(616b)을 포함할 수 있다. 도 14c에 도시된 바와 같이, 제1 유전체층(616a)은 제2 유전체층(616b)과 핀 구조물(602b) 사이에 개재되어 있고, 제1 유전체층(616a')은 제2 유전체층(616b)과 핀 구조물(602a) 사이에 개재되어있다. 일부 실시예에서, 제1 유전체층(616a)은 III-V 화합물 반도체 산화물층일 수 있다. 일부 실시예에서, Ⅲ-Ⅴ 화합물 반도체 산화물층은 핀 구조물(602a, 602b)의 표면 상에서 자발적으로 성장하는 자연 산화물층일 수 있다. 예를 들어, 제1 유전체층(616a)은 핀 구조물(602b)의 표면 상에서 자발적으로 성장하는 자연 실리콘 게르마늄 산화물층일 수 있다. 일부 실시예에서, 제1 유전체층(616a')은 핀 구조물(602a)의 표면 상에서 자발적으로 성장하는 자연 실리콘 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(616b)은 실리콘 산화물층일 수 있다. 일부 실시예에서, 제2 유전체층(616b)은 적절한 열 산화 또는 퇴적에 의해 형성된 화학적 산화물층일 수 있다. 제2 유전체층(616b)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 유전체층(614)의 두께는 약 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 유전체층(614)의 제2 유전체층(616b)이 퇴적에 의해 형성되는 경우, 제2 유전체층(616b)은, 도 14c에 도시된 바와 같이, 핀 구조물(602a, 602b)의 최상면 및 측벽, 및 격리 구조물(603)의 최상면을 덮으나, 본 개시가 이에 한정되는 것은 아니다.
도 9 및 도 14d를 참조하면, 단계(524)에서, Si를 포함하는 제3 희생 캡(622)이 유전체층(614) 상에 형성된다. 일부 실시예에서, 제3 희생 캡(622)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제3 희생 캡(622)의 두께는 10 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 제3 희생 캡(622)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 그 세부사항은 간결함을 위해 생략한다.
도 9 및 도 14e를 참조하면, 단계(525)에서, 기판(600)을 어닐링하여 제3 희생 캡(622)을 제4 희생 캡(622')으로 변형시킨다. 일부 실시예에서, 어닐링(632)이 수행되며, 어닐링(632)의 세부사항은 전술한 어닐링의 세부사항과 유사하므로, 간결함을 위해 유사한 세부사항은 생략한다. 어닐링(632) 동안, Ge 원자는 핀 구조물(602b)으로부터 그리고 제1 유전체층(616a)으로부터 확산된다. 또한, Ge 원자가 상방으로 확산되어, 제2 유전체층(616b)을 통과하여, 제3 희생 캡(622) 내에 Si 원자와 함께 머무르게 된다. 이에 따라, 실리콘을 포함하는 제3 희생 캡(622)은 실리콘 게르마늄을 포함하는 제4 희생 캡(622')으로 변형된다. 다시 말해서, 제4 희생 캡(622')은 핀 구조물(602b)으로부터의 그리고 제1 유전체층(616a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간을 제공하도록, 제3 희생 캡(622)(현재 제4 희생 캡(622'))의 두께는 10 Å을 초과한다는 점에 유의할 것이다.
코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O')은 2회의 어닐링(즉, 어닐링(630) 및 어닐링(632))을 겪을 수 있으므로, 더 많은 Ge 원자가 코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O')으로부터 확산될 수 있다. 이에 따라, 코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O') 내의 Ge 농도는 더욱 감소될 수 있다.
또한, 제1 유전체층(616a) 내의 Ge 원자가 제3 희생 캡(622)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(616a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 단계(525) 이후에, 실리콘 산화물을 포함하는 유전체층(614')이 형성될 수 있다. 일부 실시예에서, 유전체층(614')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(616b) 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(616a)을 포함한다. 일부 실시예에서, 유전체층(614') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(614') 내의 Ge 농도는 1.5 % 미만이다.
도 9 및 도 14f를 참조하면, 단계(526)에서, 제4 희생 캡(622')이 제거되어 유전체층(614')를 노출한다. 일부 실시예에서, 유전체층(614')은 트랜지스터 디바이스를 위한 IL로서의 역할을 하고, 유전체층(614')의 두께는 약 20 Å 미만일 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
도 9 및 도 14g를 참조하면, 단계(527)에서, 하이-k 유전체층(680)이 유전체층(614') 상에 형성된다. 일부 실시예에서, 하이-k 유전체층(680)을 형성하는 데 사용되는 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
도 9 및 도 14h를 참조하면, 단계(528)에서, 금속 게이트 구조물(682a, 682b)이 하이-k 유전체층(680) 상에 형성된다. 일부 실시예에서, 금속 게이트 구조물(682a)은 적어도 배리어 금속층(미도시), nMOS 디바이스를 위한 일함수 금속층(684a), 및 갭 충진 금속층(686)을 포함할 수 있는 반면, 금속 게이트 구조물(682b)은 적어도 배리어 금속층(미도시), pMOS 디바이스를 위한 일함수 금속층(684b), 및 갭 충진 금속층(686)을 포함할 수 있다. 배리어 금속층, 일함수 금속층(684a, 684b), 및 갭 충진 금속층(686)을 형성하기 위한 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
이에 따라, 금속 게이트를 갖는 FinFET 디바이스는 방법(50)에 따라 코어 영역(604b) 내에서 얻어진다. FinFET 디바이스는 n형 FinFET 디바이스 및/또는 p형 FinFET 디바이스일 수 있다. 도 14h에 도시된 바와 같이, n형 및 p형 FinFET 디바이스는 전기적으로 연결되어 코어 영역(604b) 내에서 CMOS 디바이스를 형성할 수 있다.
방법(50)에 따르면, 금속 게이트(60a)를 갖는 FinFET 디바이스를 I/O 영역(604a) 내에서 필요로 할 때, 단계(527, 528)가 단계(521) 이후에 수행될 수 있고, 금속 게이트(60b)를 갖는 FinFET 디바이스를 코어 영역(604b) 내에서 필요로 할 때, 단계(522 내지 528)가 단계(521) 이후에 수행될 수 있다. 일부 실시예에서, 단계(521)에서 두 디바이스(60a, 60b) 내의 반도체 게이트층(650)은 동시에 제거될 수 있고, I/O 영역(604a) 내의 디바이스(60a)의 유전체층(610')을 보호하도록, 반도체 게이트층을 제거한 이후에 보호층(미도시)을 I/O 영역(604a) 내에 형성할 수 있다. 단계(522 내지 526)는 I/O 영역(604a) 내의 디바이스(60a)에 영향을 미치지 않고, 코어 영역(604b) 내의 디바이스(60b) 상에서 수행될 수 있다. 이러한 실시예에서, 보호층은 제4 희생 캡(622')의 제거 이후에 제거될 수 있고(즉, 단계(526)), 하이-k 게이트 유전체층(680) 및 금속 게이트층(682)이 I/O 영역(604a) 내의 SiGe MOSFET 디바이스(60a) 내의 게이트 트렌치(654) 내에, 그리고 코어 영역(604b) 내의 MOSFET 디바이스(60b) 내에 형성된다.
도 15를 참조하면, 이에 따라, 반도체 구조물이 제공된다. 반도체 구조물은 제1 영역(604a)(즉, I/O 영역) 및 제2 영역(604b)(즉, 코어 영역)을 포함하는 기판(600)을 포함한다. 반도체 구조물은 제 1 영역(604a) 및 제 2 영역(604b) 내에 배치된 실리콘 채널층을 포함하는 핀 구조물(602a), 및 제 1 영역(604a) 및 제 2 영역(604b) 내에 배치된 실리콘 게르마늄 채널층을 포함하는 핀 구조물(602b)을 포함할 수 있다.　일부 실시예에서, 제1 영역(604a) 내의 핀 구조물(602b)은 제1 부(602O) 및 제2 부(602I)를 포함하고, 여기서 제1 부(602O)의 Ge 농도는 제2 부(602I)의 Ge 농도보다 낮다. 일부 실시예에서, 제2 영역(604b) 내의 핀 구조물(602b)은 제1 부(602O') 및 제2 부(602I)를 포함하고, 여기서 제1 부(602O')의 Ge 농도는 제2 부(602I)의 Ge 농도보다 낮다. 일부 실시예에서, 제1 및 제2 영역(604a, 604b) 모두에서 핀 구조물(602b)의 제2 부분(602I)은 동일한 Ge 농도를 포함할 수 있다. 그러나, 코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O')은 2회의 어닐링(즉, 어닐링(630) 및 어닐링(632))을 겪을 수 있으므로, 더 많은 Ge 원자가 코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O')으로부터 확산될 수 있다. 이에 따라, 코어 영역(604b) 내의 핀 구조물(602b)의 제1 부분(602O') 내의 Ge 농도는 I/O 영역(604a) 내의 핀 구조물(602a)의 제1 부분(602O) 내의 Ge 농도보다 낮을 수 있다.
여전히 도 15를 참조하면, 반도체 구조물은 제1 영역(604a) 내의 핀 구조물(602a, 602b) 상에 배치된 두께(T1)를 갖는 유전체층(610'), 및 제2 영역 내의 핀 구조물(602a, 602b) 상에 배치된 두께(T2)를 갖는 유전체층(614')을 더 포함한다. 일부 실시예에서, 유전체층(610') 및 유전체층(614')은 IL로서의 역할을 할 수 있고, 도 15에 도시된 바와 같이, 하이-k 유전체층(680)은 유전체층(610') 및 유전체층(614') 상에 각각 배치된다. 이러한 실시예에서, 금속 게이트 전극은, 도 15에 도시된 바와 같이, 하이-k 유전체층(680) 상에 형성될 수 있다. 금속 게이트 전극은 n형 또는 p형 FinFET 디바이스를 위해 상이한 일함수 금속층을 포함할 수 있다. 일부 실시예에서, 상이한 p형 일함수 금속층이 I/O 영역(604a) 및 코어 영역(604b) 내에 형성될 수 있다. 유사하게, 상이한 n형 일함수 금속층이 I/O 영역(604a) 및 코어 영역(604b) 내에 형성될 수 있다.
일부 실시예에서, 1 영역(604a) 내의 유전체층(610')의 두께(T1)는 제2 영역(604b) 내의 유전체층(614')의 두께(T2)보다 크다. 일부 실시예에서, 제1 영역(604a)의 유전체층(610')의 두께(T1)는 약 10 Å과 약 50 Å 사이이지만, 본 개시가 이에 한정되는 것은 아니다. 일부 실시예에서, 제2 영역(604b) 내의 유전체층(614')의 두께(T2)는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다. 또한, 유전체층(610')은 I/O 영역(604a) 내의 핀 구조물(602a, 602b) 및 격리 구조물(603)과 접촉하고, 유전체층(614')은 코어 영역(604b) 내의 핀 구조물(602a, 602b) 및 격리 구조물(603)과 접촉한다. 일부 실시예에서, 격리 구조물(603)과 접촉하는 유전체층(610')의 일부의 두께는, 제1 영역(604a) 내의 핀 구조물(602a, 602b)과 접촉하는 유전체층(610')의 일부의 두께보다 작다. 유사하게, 격리 구조물(603)과 접촉하는 유전체층(614')의 일부의 두께는 제2 영역(604b) 내의 핀 구조물(602a, 602b)과 접촉하는 유전체층(614')의 일부의 두께보다 작다.
여전히 도 15를 참조하면, 반도체 구조물은 제1 영역(604a) 및 제2 영역(604b) 내의 하이-k 유전체층(680) 상에 각각 배치된 게이트 전극을 더 포함한다. 게이트 전극은 금속 게이트층(682a 또는 682b)일 수 있지만, 본 개시가 이에 한정되는 것은 아니다.
방법(50)에 따르면, 유전체층(610', 614') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이지만, 유전체층(614') 내의 Ge 농도는 유전체층(610') 내의 Ge 농도보다 더 작을 수 있다. 결과적으로, 유전체층(610', 614')에 의해 게이트 누설 전류(Jg)가 감소되고, 제1 영역(604a) 및 제2 영역(604b) 모두의 FinFET 디바이스(60a, 60b)의 신뢰도가 개선된다. 또한, 방법(50)에 의해 계면 트랩 밀도(Dit) 및 계면 상태의 밀도 또한 감소한다. 따라서, FinFET 디바이스(60a, 60b)의 캐리어 이동도는 SiGe 채널층(602)에 의해 개선되며, 높은 Dit 및 계면 상태의 밀도에 의해 야기되는 캐리어 이동도 열화 문제는 완화된다.
FinFET 디바이스에서, 게이트 전극은 핀 구조물의 3개의 측면과 인접하며, 게이트 유전체층이 그 사이에 개재된다. 게이트 구조물이 핀 구조물을 3개의 면 상에서 둘러싸기 때문에, 트랜지스터는 본질적으로 핀 또는 채널 영역을 통해 전류를 조절하는 3개의 게이트를 갖는다. 그러나, 채널 영역의 최하부인 제4 측부는 게이트 전극에서 멀리 떨어져 있고, 엄격한 게이트 제어 하에 있지 않는다. FinFET 디바이스와는 달리, GAA FET 디바이스에서, 채널 영역의 모든 측면은 게이트 전극에 의해 둘러싸여 있으며, 이는 채널 영역에서 더욱 완전한 공핍을 허용하고, 더 가파른 서브 문턱 전류 스윙(SS: Sub-Threshold Current Swing) 및 더 작은 드레인 유도 배리어 감소(DIBL: Drain-Induced Barrier Lowering)로 인해 더 적은 쇼트 채널 효과를 초래한다.
전술한 캡프리 유전체 설계는 GAA FET 디바이스와 같은 비평면형 트랜지스터 디바이스에 통합될 수 있다. 도 16, 도 17a 내지 도 17f 및 도 18은 다양한 제조 단계에서 반도체 구조물을 형성하는 방법을 도시하는 개략도이다.
도 16을 참조하면, 기판(700)이 수용된다. 일부 실시예에서, 기판(700)은 Si 기판과 같은 반도체 기판일 수 있다. 더미 게이트(미도시), 스페이서(702), 복수의 나노 와이어(704) 및 소스/드레인 영역(706)이 기판(700) 상에 형성 될 수 있다. 또한, 유전체 구조물(710)이 기판(700) 상에 배치된다. 일부 실시예에서, 유전체 구조물(710)은 소스/드레인 영역(706)의 형성 이후에 기판(700) 상에 형성되는 CESL(712) 및 다양한 유전체층(예를 들어, 층간 유전체(ILD: Inter-Layer Dielectric)층)을 포함할 수 있다. CESL(712) 및 ILD층(714)을 형성하는 데 사용되는 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
일부 실시예에서, 소스/드레인 영역(706)은 에피택시 물질을 제공하는 에피택시 성장 단계를 수행함으로써 형성될 수 있다. 다양한 실시예에서, 소스/드레인 영역(706)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP 또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예에서, 소스/드레인 영역(706)은 에피택시 공정 동안 인시츄(in-situ) 도핑될 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 영역(706)은 붕소로 도핑될 수 있다. 일부 실시예에서, 소스/드레인 영역(706)은 Si:C 소스/드레인을 형성하도록 탄소로 도핑되거나, Si:P 소스/드레인을 형성하도록 인으로 도핑되거나, 또는 SiCP 소스/드레인을 형성하도록 탄소 및 인 모두로 도핑될 수 있다. 일부 실시예에서, 소스/드레인 영역(706)은 인시츄 도핑되지 않으며, 주입 공정이 대신 수행되어 소스/드레인 영역(706)을 도핑한다.
도 16을 참조하면, 더미 게이트가 제거되어, 유전체 구조물(710) 및 스페이서(702) 내에 게이트 트렌치(716)를 형성하고, 나노 와이어(704)는 게이트 트렌치(716)를 통해 노출된다.
도 16의 I-I'선을 따라 취해진 단면도인 도 17a 내지 도 17f를 참조하면, 나노 와이어(704)는 게이트 트렌치(718)를 통해 노출된다. 일부 실시예에서, 각각의 나노 와이어는 채널 영역의 역할을 하는 반도체층(704)을 포함한다. 다시 말해서, 나노 와이어(704)는 채널층을 포함한다. 일부 실시예에서, 나노 와이어(704)는 다양한 원하는 치수 및 형상을 얻기 위해 약간 에칭될 수 있으며, 다양한 원하는 치수 및 형상이 디바이스 성능 고려 사항에 기초하여 선택될 수 있다.
도 17b를 참조하면, 각각의 나노 와이어(704)를 둘러싸거나 감쌀 수 있도록 유전체층(730)이 형성된다. 일부 실시예에서, 유전체층(730)은 제1 유전체층(732a) 및 제2 유전체층(732b)을 포함할 수 있다. (제1 유전체층(732a) 및 제2 유전체층(732b)을 포함하는) 유전체층(730)은 전술한 유전체층(610)과 유사할 수 있으므로, 이에 대한 상세한 설명은 생략한다. 제2 유전체층(732b)이 퇴적에 의해 형성되기 때문에, 도시되지는 않았지만, 제2 유전체층(732b)은 게이트 트렌치(716)의 측벽 및 최하부를 덮을 수 있다. 다른 실시예에서, 유전체층(730)의 두께는 20 Å 미만이지만, 본 개시가 이에 한정되는 것은 아니다.
도 17c에 도시된 바와 같이, Si를 포함하는 제1 희생 캡(740)이 유전체층(730) 상에 형성된다. 일부 실시예에서, 제1 희생 캡(740)은 비정질 실리콘층 또는 폴리실리콘층을 포함할 수 있다. 일부 실시예에서, 제1 희생 캡(740)의 두께는 20 Å을 초과하지만, 본 개시가 이에 한정되는 것은 아니다. 제1 희생 캡(740)을 형성하는 방법은 전술한 방법과 유사할 수 있으므로, 간결함을 위해 유사한 세부사항은 생략한다. 일부 실시예에서, 제1 희생 캡(740)은 각각의 나노 와이어(704)와 유전체층(730)을 감싸고 둘러싼다. 일부 실시예에서, 인접한 나노 와이어(704) 사이의 거리가 20 Å 미만일 때, 도 17c에 도시된 바와 같이, 나노 와이어(704) 사이의 간격은 제1 희생 캡(740)에 의해 채워지나, 본 개시가 이에 한정되는 것은 아니다.
도 17d를 참조하면, 기판(700)이 어닐링되어, 실리콘 게르마늄을 포함하는 제2 희생 캡(740')으로 제1 희생 캡(740)을 변형시킨다. 일부 실시예에서, 어닐링(750)이 수행되며, 어닐링(750)의 세부사항은 전술한 어닐링의 세부사항과 유사하므로, 간결함을 위해 유사한 세부사항은 생략한다. 어닐링(750) 동안, Ge 원자는 나노 와이어(704)로부터 그리고 제1 유전체층(732a)으로부터 확산된다. 또한, Ge 원자가 상방으로 확산되어, 제2 유전체층(732b)을 통과하여, 제1 희생 캡(740) 내에 Si 원자와 함께 머무르게 된다. 이에 따라, Si을 포함하는 제1 희생 캡(740)은 SiGe을 포함하는 제2 희생 캡(740')으로 변형된다. 다시 말해서, 제2 희생 캡(740')은 나노 와이어(704)로부터의 그리고 제1 유전체층(732a)으로부터의 Ge 원자를 포함할 수 있다. Ge 원자에 대한 충분한 수용 공간을 제공하도록, 제1 희생 캡(740)(현재 제2 희생 캡(740'))의 두께는 20 Å을 초과한다는 점에 유의할 것이다.
전술한 바와 같이, 나노 와이어(704)로부터 Ge 원자가 확산될 수 있다. 이에 따라, 각각의 나노 와이어(704)의 일부는 Ge 원자를 잃을 수 있다. 일부 실시예에서, 각각의 나노 와이어(704)의 일부, 통상 외부는 Ge 확산을 보일 가능성이 있음이 관찰된다. 이에 따라, 낮은 Ge 농도를 갖는 일부는 제1 부분(704O)으로 인식되어 정의되고, 다른 일부, 통상적으로 제1 부분(704O)보다 안쪽으로 위치하고 제1 부분(704O)보다 큰 Ge 농도를 갖는 일부는 제2 부분(704I)으로 인식되어 정의된다. 일부 실시예에서, 제2 부분(704I) 내의 Ge 농도는 나노 와이어(704) 내의 원래 Ge 농도와 실질적으로 동일할 수 있다. 각각의 나노 와이어(704)의 제1 부분(704O)은 기판(700)의 어닐링 이전에 제1 Ge 농도를 갖고, 기판(7000의 어닐링 이후에 제2 Ge 농도를 갖는다. 일부 실시예에서, 제1 부분(704O) 내의 제1 Ge 농도는 원래 Ge 농도인 제2 부분(704I) 내의 Ge 농도와 실질적으로 동일하다. 제1 부분(704O) 내의 제2 Ge 농도는 제1 부분(704O) 내의 제1 Ge 농도 및 제2 부분(704I) 내의 Ge 농도보다 낮다. 예를 들어, 이에 한정되는 것은 아니지만, 제1 부분(704O) 내의 제1 Ge 농도 및 제2 부분(704I) 내의 Ge 농도는 약 30 %를 초과할 수 있지만, 제1 부분(704O) 내의 제2 Ge 농도는 약 25 % 미만일 수 있다. 이에 따라, 유전체층(710)과 각각의 나노 와이어(704) 사이의 계면(742) 내의 Ge 농도는 약 30 % 초과로부터 약 25 % 미만으로 감소하지만, 본 개시가 이에 한정되는 것은 아니다.
또한, 제1 유전체층(732a) 내의 Ge 원자가 제1 희생 캡(740)으로 확산되어, 실리콘 게르마늄 산화물층을 포함하는 제1 유전체층(732a)이 실리콘 산화물층으로 변형될 수 있다. 이에 따라, 실리콘 산화물을 포함하는 유전체층(730')이 형성될 수 있다. 일부 실시예에서, 유전체층(730')은 실리콘 산화물을 포함하는 원래의 제2 유전체층(732b) 및 이전에 실리콘 게르마늄 산화물을 포함했으며 현재 실리콘 산화물을 포함하는 제1 유전체층(732a)을 포함한다. 일부 실시예에서, 유전체층(730') 내의 Ge 농도는 3 % 미만이다. 일부 실시예에서, 유전체층(730') 내의 Ge 농도는 1.5 % 미만이다.
도 17e를 참조하면, 제2 희생 캡(740')이 제거되어 유전체층(730')을 노출한다. 일부 실시예에서, 유전체층(730')은 트랜지스터 디바이스를 위한 IL로서의 역할을 한다.
도 17f를 참조하면, 하이-k 유전체층(760)이 유전체층(730') 상에 형성된다. 하이-k 유전체층(760)을 형성하는 데 사용되는 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
도 17f를 참조하면, 금속 게이트 구조물(762)이 하이-k 유전체층(760) 상에 형성된다. 일부 실시예에서, 금속 게이트 구조물(762)은 적어도 배리어 금속층(미도시), 일함수 금속층(764) 및 갭 충진 금속층(766)을 포함할 수 있다. 배리어층, 일함수 금속층(764) 및 갭 충진 금속층(766)을 형성하기위한 물질은 전술한 물질와 유사할 수 있으므로, 간결성을 위해 유사한 세부사항은 생략한다.
이에 따라, 금속 게이트를 갖는 GAA FET 디바이스(70)가 얻어진다. GAA FET 디바이스는 n형 GAA FET 디바이스 또는 p형 GAA FET 디바이스일 수 있다. 이에 따라, 도 17f 및 18에 도시된 바와 같이, GAA FET 디바이스(70)와 같은 반도체 구조물이 제공된다. 반도체 구조물은 기판(700) 및 기판(700) 상에 걸린(suspended) 복수의 나노 와이어(704)를 포함한다. 각각의 나노 와이어(704)는 채널 영역이 형성될 반도체층을 포함한다. 일부 실시예에서, 각각의 나노 와이어(704)는 채널층을 포함한다. 각각의 나노 와이어(704)(즉, 반도체층 또는 채널층)는 SiGe와 같은 Ge 화합물을 포함한다. 일부 실시예에서, 각각의 나노 와이어(704)는 제1 부분(7040) 및 제2 부분(704I)을 포함하며, 제1 부분(7040) 내의 Ge 농도는 제2 부분(704I) 내의 Ge 농도보다 낮다.
여전히 도 17f 및 도 18을 참조하면, 반도체 구조물(70)은 IL로서의 역할을 하는 유전체층(730'), 유전체층(730') 상에 배치된 하이-k 유전체층(760) 및 하이-k 유전체층(760) 상에 배치된 금속 게이트층(762)을 더 포함한다. 또한, 금속 게이트층(762)은, 도 18에 도시된 바와 같이, 게이트 트렌치(718)를 채운다.
유전체층(730') 내의 Ge 농도는 3 % 미만 또는 심지어 1.5 % 미만이다. 결과적으로, 게이트 누설 전류(Jg)는 유전체층(730')에 의해 감소되고 GAA FET 디바이스(70)의 신뢰도가 개선된다. 또한, 계면 트랩 밀도(Dit) 및 계면 상태의 밀도 또한 감소한다. 따라서, 캐리어 이동도는 각각의 나노 와이어(704) 내의 실리콘 게르마늄 채널층에 의해 개선되며, 높은 Dit 및 계면 상태의 밀도에 의해 야기되는 캐리어 이동도 열화 문제는 완화된다.
이에 따라, 본 개시는 실리콘 게르마늄 채널층상의 게이트 유전체층에 대한 캡프리 설계를 제공한다. 제공된 캡프리 설계에 따르면, 채널이 형성될 실리콘 게르마늄층 상에 유전체층이 형성되고, 유전체층 상에 희생 반도체층이 형성된다. 다음으로, 어닐링이 수행된다. 어닐링 동안, Ge 원자는 실리콘 게르마늄층으로부터 확산되어, 제1 유전체층을 통과하여, 반도체 희생 캡 내에 머무를 수 있다. 다음으로, Ge 원자를 포함하는 반도체 희생 캡이 제거된다. 또한, 실리콘 게르마늄층과 유전체층 사이의 계면은 어닐링 동안 개선될 수 있다. 결과적으로, SiGe 손실 없이 낮은 계면 트랩 밀도를 갖는 유전체층이 얻어진다. 채널이 형성될 실리콘 게르마늄층을 포함하는 pMOS 디바이스에 사용되는 유전체층은 게이트 누설 전류를 감소시키고, 따라서 신뢰도를 향상시킨다. 이에 따라, 실리콘 게르마늄 채널층상의 게이트 유전체층에 대한 캡프리 설계는 높은 이동성을 달성하고 트랜지스터 성능을 향상시킬 수 있는 기회를 제공한다.
본 개시의 일 실시예에 따르면, 유전체층을 형성하는 방법이 개시된다. 방법은 다음의 단계를 포함한다. Ge 화합물을 포함하는 반도체층을 포함하는 기판이 수용된다. 유전체층이 상기 반도체층 상에 형성된다. Si을 포함하는 제1 희생 캡이 상기 유전체층 상에 형성된다. 상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시킨다. 상기 제2 희생 캡을 제거하여 상기 유전체층을 노출시킨다.
본 개시의 일 실시예에 따르면, 반도체 구조물을 형성하는 방법이 제공된다. 방법은 다음의 단계를 포함한다. Ge 화합물을 포함하는 핀 구조물을 포함하는 기판이 수용된다. 제1 유전체층이 상기 핀 구조물 상에 형성된다. Si를 포함하는 제1 희생 캡이 상기 제1 유전체층 상에 형성된다. 상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시킨다. 상기 제2 희생 캡을 제거하여 상기 제1 유전체층을 노출시킨다. 반도체 게이트 구조물을 형성한다. 상기 핀 구조물 내에 소스/드레인을 형성한다. 상기 반도체 게이트 구조물을 제거하여 상기 제1 유전체층을 노출시킨다. 하이-k 유전체층이 상기 제1 유전체층 상에 형성한다. 금속 게이트 구조물이 상기 하이-k 유전체층 상에 형성된다.
본 개시의 일 실시예에 따르면, 반도체 구조물이 제공된다. 반도체 구조물은 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 내에 배치된 제1 채널층 및 상기 제2 영역 내에 배치된 제2 채널층, 상기 제1 채널층 상에 배치된 제1 유전체층 및 상기 제2 채널층 상에 배치된 제2 유전체층, 그리고 상기 제1 유전체층 상에 배치된 제1 게이트 전극 및 상기 제2 유전체층 상에 배치된 제2 게이트 전극을 포함한다. 상기 제1 영역 내의 상기 제1 채널층은 제1 Ge 농도의 Ge 화합물을 포함하고, 상기 제2 영역 내의 상기 제2 채널층은 제2 Ge 농도의 Ge 화합물을 포함한다. 상기 제1 채널층 내의 상기 제1 Ge 농도는 상기 제2 채널층 내의 상기 제2 Ge 농도보다 크다.
전술한 바는 몇몇 실시예의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예와 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
실시예들
실시예 1. 유전체층을 형성하는 방법에 있어서,
게르마늄(Ge) 화합물을 포함하는 반도체층을 포함하는 기판을 수용하는 단계;
유전체층을 상기 반도체층 상에 형성하는 단계;
실리콘(Si)을 포함하는 제1 희생 캡(sacrificial cap)을 상기 유전체층 상에 형성하는 단계;
상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시키는 단계; 및
상기 제2 희생 캡을 제거하여 상기 유전체층을 노출시키는 단계
를 포함하는, 유전체층을 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 반도체층은 상기 기판 내에 형성되는 것인, 유전체층을 형성하는 방법.
실시예 3. 실시예 1에 있어서, 상기 기판으로부터 돌출된 핀(fin) 구조물을 더 포함하고, 상기 반도체층은 상기 핀 구조물 내에 형성되는 것인, 유전체층을 형성하는 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 희생 캡은 비정질 실리콘층 또는 폴리실리콘층을 포함하는 것인, 유전체층을 형성하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 희생 캡의 두께는 20 옹스트롬(Å)을 초과하는 것인, 유전체층을 형성하는 방법.
실시예 6. 실시예 1에 있어서, 반도체 게이트 전극 또는 금속 게이트 전극을 형성하는 단계를 더 포함하는, 유전체층을 형성하는 방법.
실시예 7. 실시예 1에 있어서, 상기 반도체층은 제1 부분 및 제2 부분을 포함하고, 상기 기판의 어닐링 이후에 상기 제1 부분 내의 Ge 농도는 상기 제2 부분 내의 Ge 농도보다 낮은 것인, 유전체층을 형성하는 방법.
실시예 8. 실시예 7에 있어서, 상기 반도체층의 제1 부분은 상기 기판의 어닐링 이전에 제1 Ge 농도를 가지고 상기 기판의 어닐링 이후에 제2 Ge 농도를 가지며, 상기 제2 Ge 농도는 상기 제1 Ge 농도보다 낮은 것인, 유전체층을 형성하는 방법.
실시예 9. 실시예 1에 있어서, 상기 유전체층 내의 Ge 농도는 3 % 미만인 것인, 유전체층을 형성하는 방법.
실시예 10. 반도체 구조물을 형성하는 방법에 있어서,
게르마늄(Ge) 화합물을 포함하는 핀 구조물을 포함하는 기판을 수용하는 단계;
제1 유전체층을 상기 핀 구조물 상에 형성하는 단계;
실리콘(Si)을 포함하는 제1 희생 캡을 상기 제1 유전체층 상에 형성하는 단계;
상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시키는 단계;
상기 제2 희생 캡을 제거하여 상기 제1 유전체층을 노출시키는 단계;
반도체 게이트 구조물을 형성하는 단계;
상기 핀 구조물 내에 소스/드레인을 형성하는 단계;
상기 반도체 게이트 구조물을 제거하여 상기 제1 유전체층을 노출시키는 단계;
하이-k 유전체층을 형성하는 단계; 및
금속 게이트 구조물을 상기 하이-k 유전체층 위에 형성하는 단계
를 포함하는, 반도체 구조물을 형성하는 방법.
실시예 11. 실시예 10에 있어서, 상기 기판은 I/O 영역 및 코어(core) 영역을 더 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 12. 실시예 11에 있어서, 상기 핀 구조물은 상기 I/O 영역 내에 배치되고, 상기 하이-k 유전체층은 상기 제1 유전체층 상에 형성되는 것인, 반도체 구조물을 형성하는 방법.
실시예 13. 실시예 10에 있어서, 상기 핀 구조물은 상기 코어 영역 내에 배치되고, 상기 방법은,
상기 제1 유전체층을 제거하는 단계;
제2 유전체층을 상기 기판 위에 형성하는 단계;
Si를 포함하는 제3 희생 캡을 상기 제2 유전체층 상에 형성하는 단계;
상기 기판을 어닐링하여, SiGe을 포함하는 제4 희생 캡으로 상기 제3 희생 캡을 변형시키는 단계;
상기 제4 희생 캡을 제거하여 상기 제2 유전체층을 노출시키는 단계; 및
하이-k 게이트 유전체층을 상기 제2 유전체층 상에 형성하는 단계
를 더 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 14. 실시예 13에 있어서, 상기 제2 유전체층의 두께는 상기 제1 유전체층의 두께보다 작은 것인, 반도체 구조물을 형성하는 방법.
실시예 15. 실시예 10에 있어서, 상기 핀 구조물은 제1 부분 및 제2 부분을 포함하고, 상기 기판의 어닐링 이후에 상기 제1 부분 내의 Ge 농도는 상기 제2 부분 내의 Ge 농도보다 낮은 것인, 반도체 구조물을 형성하는 방법.
실시예 16. 실시예 15에 있어서, 상기 핀 구조물의 제1 부분은 상기 기판의 어닐링 이전에 제1 Ge 농도를 가지고 상기 기판의 어닐링 이후에 제2 Ge 농도를 가지며, 상기 제2 Ge 농도는 상기 제1 Ge 농도보다 낮은 것인, 반도체 구조물을 형성하는 방법.
실시예 17. 반도체 구조물에 있어서,
제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역 내에 배치된 제1 채널층 및 상기 제2 영역 내에 배치된 제2 채널층 - 상기 제1 채널층은 제1 Ge 농도의 Ge 화합물을 포함하고 상기 제2 채널층은 제2 Ge 농도의 Ge 화합물을 포함함 -;
상기 제1 채널층 상에 배치된 제1 유전체층 및 상기 제2 채널층 상에 배치된 제2 유전체층; 및
상기 제1 유전체층 상에 배치된 제1 게이트 전극 및 상기 제2 유전체층 상에 배치된 제2 게이트 전극
을 포함하며,
상기 제1 채널층 내의 상기 제1 Ge 농도는 상기 제2 채널층 내의 상기 제2 Ge 농도보다 높은 것인, 반도체 구조물.
실시예 18. 실시예 17에 있어서, 상기 제1 유전체층의 두께는 상기 제2 유전체층의 두께보다 큰 것인, 반도체 구조물.
실시예 19. 실시예 18에 있어서, 상기 제1 유전체층은 평평한 형상을 포함하고, 상기 제2 유전체층은 U자 형상을 포함하는 것인, 반도체 구조물.
실시예 20. 실시예 19에 있어서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 금속 물질을 포함하는 것인, 반도체 구조물.

Claims (10)

  1. 유전체층을 형성하는 방법에 있어서,
    게르마늄(Ge) 화합물을 포함하는 반도체층을 포함하는 기판을 수용하는 단계;
    유전체층을 상기 반도체층 상에 형성하는 단계;
    실리콘(Si)을 포함하는 제1 희생 캡(sacrificial cap)을 상기 유전체층 상에 형성하는 단계;
    상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시키는 단계; 및
    상기 제2 희생 캡을 제거하여 상기 유전체층을 노출시키는 단계
    를 포함하는, 유전체층을 형성하는 방법.
  2. 반도체 구조물을 형성하는 방법에 있어서,
    게르마늄(Ge) 화합물을 포함하는 핀 구조물을 포함하는 기판을 수용하는 단계;
    제1 유전체층을 상기 핀 구조물 상에 형성하는 단계;
    실리콘(Si)을 포함하는 제1 희생 캡을 상기 제1 유전체층 상에 형성하는 단계;
    상기 기판을 어닐링하여, SiGe을 포함하는 제2 희생 캡으로 상기 제1 희생 캡을 변형시키는 단계;
    상기 제2 희생 캡을 제거하여 상기 제1 유전체층을 노출시키는 단계;
    반도체 게이트 구조물을 형성하는 단계;
    상기 핀 구조물 내에 소스/드레인을 형성하는 단계;
    상기 반도체 게이트 구조물을 제거하여 상기 제1 유전체층을 노출시키는 단계;
    하이-k 유전체층을 형성하는 단계; 및
    금속 게이트 구조물을 상기 하이-k 유전체층 위에 형성하는 단계
    를 포함하는, 반도체 구조물을 형성하는 방법.
  3. 제2항에 있어서, 상기 기판은 I/O 영역 및 코어(core) 영역을 더 포함하는 것인, 반도체 구조물을 형성하는 방법.
  4. 제3항에 있어서, 상기 핀 구조물은 상기 I/O 영역 내에 배치되고, 상기 하이-k 유전체층은 상기 제1 유전체층 상에 형성되는 것인, 반도체 구조물을 형성하는 방법.
  5. 제3항에 있어서, 상기 핀 구조물은 상기 코어 영역 내에 배치되고, 상기 방법은,
    상기 제1 유전체층을 제거하는 단계;
    제2 유전체층을 상기 기판 위에 형성하는 단계;
    Si를 포함하는 제3 희생 캡을 상기 제2 유전체층 상에 형성하는 단계;
    상기 기판을 어닐링하여, SiGe을 포함하는 제4 희생 캡으로 상기 제3 희생 캡을 변형시키는 단계;
    상기 제4 희생 캡을 제거하여 상기 제2 유전체층을 노출시키는 단계; 및
    하이-k 게이트 유전체층을 상기 제2 유전체층 상에 형성하는 단계
    를 더 포함하는 것인, 반도체 구조물을 형성하는 방법.
  6. 제2항에 있어서, 상기 핀 구조물은 제1 부분 및 제2 부분을 포함하고, 상기 기판의 어닐링 이후에 상기 제1 부분 내의 Ge 농도는 상기 제2 부분 내의 Ge 농도보다 낮은 것인, 반도체 구조물을 형성하는 방법.
  7. 제6항에 있어서, 상기 핀 구조물의 제1 부분은 상기 기판의 어닐링 이전에 제1 Ge 농도를 가지고 상기 기판의 어닐링 이후에 제2 Ge 농도를 가지며, 상기 제2 Ge 농도는 상기 제1 Ge 농도보다 낮은 것인, 반도체 구조물을 형성하는 방법.
  8. 반도체 구조물에 있어서,
    제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 내에 배치된 제1 채널층 및 상기 제2 영역 내에 배치된 제2 채널층 - 상기 제1 채널층은 제1 Ge 농도의 Ge 화합물을 포함하고 상기 제2 채널층은 제2 Ge 농도의 Ge 화합물을 포함함 -;
    상기 제1 채널층 상에 배치된 제1 유전체층 및 상기 제2 채널층 상에 배치된 제2 유전체층; 및
    상기 제1 유전체층 상에 배치된 제1 게이트 전극 및 상기 제2 유전체층 상에 배치된 제2 게이트 전극
    을 포함하며,
    상기 제1 채널층 내의 상기 제1 Ge 농도는 상기 제2 채널층 내의 상기 제2 Ge 농도보다 높은 것인, 반도체 구조물.
  9. 제8항에 있어서, 상기 제1 유전체층의 두께는 상기 제2 유전체층의 두께보다 큰 것인, 반도체 구조물.
  10. 제9항에 있어서, 상기 제1 유전체층은 평평한 형상을 포함하고, 상기 제2 유전체층은 U자 형상을 포함하는 것인, 반도체 구조물.
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