KR20200058298A - 격리 구조를 위한 스케일링된 라이너 층 - Google Patents

격리 구조를 위한 스케일링된 라이너 층 Download PDF

Info

Publication number
KR20200058298A
KR20200058298A KR1020190145646A KR20190145646A KR20200058298A KR 20200058298 A KR20200058298 A KR 20200058298A KR 1020190145646 A KR1020190145646 A KR 1020190145646A KR 20190145646 A KR20190145646 A KR 20190145646A KR 20200058298 A KR20200058298 A KR 20200058298A
Authority
KR
South Korea
Prior art keywords
liner layer
processing chamber
substrate
processing
chamber
Prior art date
Application number
KR1020190145646A
Other languages
English (en)
Other versions
KR102316186B1 (ko
Inventor
벤자민 콜롬보
테레사 크레이머 과리니
말콤 베반
루이 쳉
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20200058298A publication Critical patent/KR20200058298A/ko
Application granted granted Critical
Publication of KR102316186B1 publication Critical patent/KR102316186B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32816—Pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/28—Deposition of only one other non-metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32733—Means for moving the material to be treated
    • H01J37/32743—Means for moving the material to be treated for introducing the material into processing chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32733—Means for moving the material to be treated
    • H01J37/32788—Means for moving the material to be treated for extracting the material from the process chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67196—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67201—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the load-lock chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection

Abstract

일반적으로, 본원에 설명된 예들은 기판 상의 핀들 사이에 격리 구조들(예를 들어, 얕은 트렌치 격리들(STI들))을 형성하기 위한 방법들 및 처리 시스템들에 관한 것이다. 예에서, 핀들이 기판 상에 형성된다. 라이너 층이 핀들 상에 그리고 핀들 사이에 등각으로 형성된다. 라이너 층을 형성하는 것은, 라이너 층을 형성하기 위해, 예비 라이너 층을 핀들 상에 그리고 핀들 사이에 등각으로 증착시키고, 플라즈마 처리를 사용하여, 예비 라이너 층을 치밀화하는 것을 포함한다. 유전체 물질이 라이너 층 상에 형성된다.

Description

격리 구조를 위한 스케일링된 라이너 층{SCALED LINER LAYER FOR ISOLATION STRUCTURE}
본원에 설명된 예들은 일반적으로, 반도체 처리 분야, 더 구체적으로, 반도체 디바이스를 위한 격리 구조를 위해 라이너 층을 스케일링하는 것에 관한 것이다.
나노미터 및 더 작은 피쳐들을 신뢰성있게 제조하는 것은, 반도체 디바이스들의 차세대 초대규모 집적회로(VLSI) 및 극초대규모 집적회로(ULSI)에 대한 핵심 기술 난제들 중 하나이다. 회로 기술의 한계들이 확장되면서, VLSI 및 ULSI 기술의 축소되는 치수들은 처리 능력들에 추가적인 요구들을 해왔다. 집적 회로 구성요소들의 치수들이 (예를 들어, 나노미터 치수들로) 감소됨에 따라, 구성요소들을 제조하는 데에 사용되는 물질들 및 프로세스들은 일반적으로, 전기 성능의 만족스러운 수준들을 얻기 위해 세심하게 선택된다.
집적 회로 구성요소들의 감소된 치수들은 구성요소들 간의 점점 더 작은 갭들로 이어질 수 있다. 더 큰 치수들의 유사한 갭들을 충전하기에 적합했을 수 있는 일부 프로세스들은, 더 작은 치수들의 갭들을 충전하는 데에 적합하지 않을 수 있다. 그러므로, 집적 회로의 디바이스들의 만족스러운 성능을 유지하면서 더 작은 치수들의 복합 디바이스들을 형성할 수 있는 처리 시스템 및 프로세스가 필요하다.
더 나아가, 오늘날의 VLSI 및 ULSI 구조들의 복잡성 때문에, 이러한 디바이스들이 형성되는 기판들은, 패터닝 단계, 증착 단계, 식각 단계, 또는 열 처리 단계 중 적어도 하나를 전형적으로 수행하도록 구성된 다수의 상이한 처리 챔버들에서 처리되어야 한다. 프로세스 화학물질들 간의 비호환성, 챔버 처리량의 차이, 또는 처리 기술로 인해, 장비 제조업자들이, 오직 특정 유형들의 처리 기술(예를 들어, 증착 챔버들)만을 하나의 처리 시스템에 위치시키고 다른 처리 기술(예를 들어, 식각 챔버들)은 다른 처리 시스템에 위치시키는 것이 반도체 제조 산업에서 일반적이다. 종래의 반도체 장비에서 발견되는, 처리 기술들의 분할은 다양한 상이한 반도체 제조 프로세스들이 기판에 대해 수행될 수 있도록 기판들이 하나의 처리 시스템에서 다른 처리 시스템으로 이송되는 것을 요구한다. 다양한 처리 시스템들 사이에서 수행되는 이송 프로세스는 기판들을 다양한 형태들의 오염 및 입자들에 노출시킨다. 그러므로, 복합 디바이스들을 형성할 수 있고, 오늘날의 반도체 처리에 영향을 주는 공통적인 오염 및 입자 공급원들을 회피하는 처리 장비 및 프로세스가 필요하다.
본 개시내용의 실시예들은 반도체 처리를 위한 방법을 포함한다. 핀들이 기판 상에 형성된다. 라이너 층이 핀들 상에 그리고 핀들 사이에 등각으로(conformally) 형성된다. 라이너 층을 형성하는 것은, 라이너 층을 형성하기 위해, 예비 라이너 층을 핀들 상에 그리고 핀들 사이에 등각으로 증착시키고, 플라즈마 처리를 사용하여, 예비 라이너 층을 치밀화하는 것을 포함한다. 유전체 물질이 라이너 층 상에 형성된다.
본 개시내용의 실시예들은 또한, 반도체 처리 시스템을 포함한다. 반도체 처리 시스템은 이송 장치, 이송 장치에 결합된 제1 처리 챔버, 이송 장치에 결합된 제2 처리 챔버, 및 시스템 제어기를 포함한다. 시스템 제어기는, 제1 처리 챔버에서 수행되는 증착 프로세스를 제어하도록, 제1 처리 챔버로부터 이송 장치를 통한 제2 처리 챔버로의 기판의 이송을 제어하도록, 제2 처리 챔버에서 수행되는 플라즈마 처리 프로세스를 제어하도록 구성된다. 증착 프로세스는 예비 라이너 층을 기판 상의 핀들 상에 그리고 핀들 사이에 등각으로 증착시킨다. 플라즈마 처리 프로세스는 라이너 층을 형성하기 위해 예비 라이너 층을 치밀화한다.
본 개시내용의 실시예들은, 프로세서에 의해 실행될 때 컴퓨터 시스템으로 하여금 작동들을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체를 포함하는 반도체 처리 시스템을 더 포함한다. 작동들은, 처리 시스템의 제1 처리 챔버에서의 증착 프로세스를 제어하는 것, 처리 시스템의 제1 처리 챔버로부터 처리 시스템의 이송 장치를 통한 제2 처리 챔버로의 기판의 이송을 제어하는 것, 및 제2 처리 챔버에서의 플라즈마 처리 프로세스를 제어하는 것을 포함한다. 증착 프로세스는 예비 라이너 층을 기판 상의 핀들 상에 그리고 핀들 사이에 등각으로 증착시킨다. 제1 처리 챔버 및 제2 처리 챔버는 이송 장치에 결합된다. 플라즈마 처리 프로세스는 라이너 층을 형성하기 위해 예비 라이너 층을 치밀화한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 더 구체적인 설명이 예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 예들을 허용할 수 있기 때문에, 첨부 도면들은 일부 예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 본 개시내용의 일부 예들에 따른 예시적인 다중 챔버 처리 시스템의 개략적인 상면도이다.
도 2는 본 개시내용의 일부 예들에 따른, 세정 프로세스를 수행하는 데에 사용될 수 있는 처리 챔버의 단면도이다.
도 3은 본 개시내용의 일부 예들에 따른, 증착 프로세스를 수행하는 데에 사용될 수 있는 처리 챔버의 단면도이다.
도 4는 본 개시내용의 일부 예들에 따른, 플라즈마 처리를 수행하는 데에 사용될 수 있는 처리 챔버의 단면도이다.
도 5는 본 개시내용의 일부 예들에 따른 반도체 처리 방법의 흐름도이다.
도 6 내지 10은, 본 개시내용의 일부 예들에 따른 도 5의 방법의 양상들을 예시하는, 중간 반도체 구조들의 단면도들이다.
이해를 용이하게 하기 위해, 가능한 모든 경우에, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다.
일반적으로, 본원에 설명된 예들은 기판 상의 핀들 사이에 격리 구조들(예를 들어, 얕은 트렌치 격리들(STI들))을 형성하기 위한 방법들 및 처리 시스템들에 관한 것이다. 그러한 처리에 의해 형성된 격리 구조들은, 예를 들어, 핀 전계 효과 트렌지스터들(FinFET들)에 구현될 수 있다. 방법들 및 처리 시스템들은, 핀들의 산화를 감소시킬 수 있는 고도로 등각인(conformal) 밀폐형 라이너 층을 갖는 격리 구조를 제공할 수 있고, 이는 처리로 인한 핀들의 폭들(예를 들어, 임계 치수(CD))의 손실을 더 감소시킬 수 있다. 라이너 층은, 핀들 사이의 거리가 작은 핀들 사이의 트렌치들에 형성될 수 있다. 추가적으로, 라이너 층은 저온(예를 들어, 550 ℃ 이하) 처리를 사용하여 형성될 수 있고, 이는 핀들의 굽힘 및 응력을 감소시킬 수 있다. 라이너 층은 염소 함유 가스를 사용하지 않고 형성될 수 있고, 이는 안전 및 환경 문제를 감소시킬 수 있고, 후속 처리에서의 융통성을 허용할 수 있다. 추가적으로, 라이너 층의 형성은 통합 처리 해법을 사용하는 것에 의한 것일 수 있다.
반도체 디바이스들의 지속적인 스케일링으로 인해, 핀들 사이의 격리 구조들의 형성은 점점 더 난제가 되었다. 격리 구조를 위한 라이너 층을 형성하기 위한 기법들은, 충분한 단차 피복성을 갖는 라이너 층을 형성할 수 없었고, 이는 라이너 층이 밀폐형인 것을 막는다. 라이너 층이 밀폐형이 아니면, 라이너 층이 상부에 형성되는 핀은 산화될 수 있고, 이는 후속하여, 격리 구조들의 함몰 동안 핀의 폭의 손실을 초래할 수 있다. 추가적으로, 그러한 라이너 층을 형성하기 위한 열 예산이 너무 높을 수 있고, 이는 격리 구조들에서의 응력의 생성을 초래할 수 있으며, 이는 차례로, 핀들의 굽힘을 야기할 수 있다.
본원에 설명된 예들은, 핀의 산화를 감소시키거나 방지할 수 있는 고도로 등각인 밀폐형 라이너 층을 제공할 수 있고, 이는 핀 폭의 손실을 감소시킬 수 있다. 라이너 층은 저온 처리를 사용하여 형성될 수 있고, 이는 응력 및 핀 굽힘을 감소시킬 수 있다. 본원에 설명된 시스템들 및 방법들은, 라이너 층이 상부에 형성되는 기판이, 라이너 층을 형성하기 위해 구현된 다양한 프로세스들 간에 대기 주변 환경(예를 들어, 제조 설비("팹(fab)")의 환경)에 노출되지 않도록 라이너 층을 형성하기 위한 통합 해법을 제공할 수 있다. 대기 주변 환경에 대한 노출을 회피함으로써, 라이너 층을 형성하기 위해 구현된 다양한 프로세스들 간의 세정 단계가 회피될 수 있다. 다양한 예들의 다른 이점들이 본원에 설명되며; 관련 기술분야의 통상의 기술자는 본 개시내용의 범위 내의 예들의 다른 장점들 및 이점들을 쉽게 이해할 것이다.
다양한 상이한 예들이 아래에 설명된다. 상이한 예들의 다수의 특징들이 프로세스 흐름 또는 시스템에서 함께 설명될 수 있지만, 다수의 특징들은 각각, 별도로 또는 개별적으로 그리고/또는 상이한 프로세스 흐름 또는 상이한 시스템에서 구현될 수 있다. 추가적으로, 다양한 프로세스 흐름들이 순서대로 수행되는 것으로 설명되며; 다른 예들은 프로세스 흐름들을 상이한 순서들로 그리고/또는 더 많거나 더 적은 작동들로 구현할 수 있다.
도 1은 본 개시내용의 일부 예들에 따른 다중 챔버 처리 시스템(100)의 개략적인 상면도이다. 처리 시스템(100)은 일반적으로, 로드 록 챔버들(104, 106), 이송 로봇(110)을 갖는 이송 챔버(108), 및 처리 챔버들(112, 114, 116, 118, 120, 122)을 포함한다. 처리 시스템(100)은 팩토리 인터페이스(도시되지 않음)를 더 포함할 수 있다. 본원에서 상세한 바와 같이, 처리 시스템(100)에 있는 기판들은 다양한 챔버들에서 처리될 수 있고, 처리 시스템(100) 외부의 주변 환경(예를 들어, 팹에 존재할 수 있는 바와 같은 대기 주변 환경)에 기판들을 노출시키지 않고 다양한 챔버들 간에 이송될 수 있다. 예를 들어, 기판들은, 처리 시스템(100)에서 기판들에 대해 수행되는 다양한 프로세스들 간에 저압(예를 들어, 약 300 Torr 이하) 또는 진공 환경을 파괴하지 않고 저압 또는 진공 환경에서 다양한 챔버들 간에 이송될 수 있다. 이에 따라, 처리 시스템(100)은 기판들의 일부 처리에 대한 통합 해법을 제공할 수 있다.
본원에 제공되는 교시들에 따라 적합하게 수정될 수 있는 처리 시스템의 예들은, 캘리포니아주 산타클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 상업적으로 입수가능한 프로듀서®(Producer®) 또는 다른 적합한 처리 시스템들을 포함한다. 다른 처리 시스템들(다른 제조업자들로부터의 처리 시스템들을 포함함)이, 본원에 설명된 양상들로부터 이익을 얻도록 적응될 수 있다는 것이 고려된다.
예시된 바와 같이, 처리 챔버들(112, 114)은 종렬식 유닛(130)으로 집단화되고; 처리 챔버들(116, 118)은 종렬식 유닛(132)으로 집단화되고; 처리 챔버들(120, 122)은 종렬식 유닛(134)으로 집단화된다. 종렬식 유닛들(130, 132, 134) 각각은, 프로세스 가스들의 각각의 단일 공급부를 가질 수 있다. 종렬식 유닛들(130, 132, 134)은 이송 챔버(108) 주위에 위치된다. 처리 챔버들(112, 114, 116, 118, 120, 122)은, 예를 들어, 이송 챔버(108)와의 사이의 각각의 포트들을 통해 이송 챔버(108)에 결합된다. 유사하게, 로드 록 챔버들(104, 106)은, 예를 들어, 이송 챔버(108)와의 사이의 각각의 포트들을 통해 이송 챔버(108)에 결합된다. 이송 챔버(108)는 챔버들 사이에서 기판들을 취급하고 이송하기 위한 이송 로봇(110)을 갖는다. 일부 예들에서, 팩토리 인터페이스가 (예를 들어, 로드 록 챔버들(104, 106)이 팩토리 인터페이스와 이송 챔버(108) 사이에 배치된 상태에서) 로드 록 챔버들(104, 106)에 결합될 수 있다.
로드 록 챔버들(104, 106)은 이송 챔버(108)에 결합된 각각의 포트들을 갖는다. 이송 챔버(108)는, 처리 챔버들(112, 114, 116, 118, 120, 122)에 결합된 각각의 포트들을 더 갖는다. 포트들은, 예를 들어, 이송 로봇(110)에 의해 기판들을 통과시키고, 가스가 각각의 챔버들 간에 통과하는 것을 방지하기 위해 각각의 챔버들 간에 밀봉을 제공하기 위한 슬릿 밸브들을 갖는 슬릿 밸브 개구부들일 수 있다. 일반적으로, 임의의 포트는 그를 통해 기판을 이송하기 위해 개방되고; 그렇지 않으면, 포트는 폐쇄된다.
로드 록 챔버들(104, 106), 이송 챔버(108), 및 처리 챔버들(112, 114, 116, 118, 120, 122)은 가스 및 압력 제어 시스템(구체적으로 예시되지 않음)에 유체적으로 결합될 수 있다. 가스 및 압력 제어 시스템은, 하나 이상의 가스 펌프(예를 들어, 터보 펌프들, 저온 펌프들, 러핑 펌프들 등), 가스 공급원들, 다양한 밸브들, 및 다양한 챔버들에 유체적으로 결합된 도관들을 포함할 수 있다. 작동 시에, 기판은 (예를 들어, 팩토리 인터페이스로부터) 로드 록 챔버(104 또는 106)로 이송된다. 그 다음, 가스 및 압력 제어 시스템은 로드 록 챔버(104 또는 106)를 펌핑 다운한다. 가스 및 압력 제어 시스템은 이송 챔버(108)를 내부 저압 또는 진공 환경(불활성 가스를 포함할 수 있음)으로 더 유지한다. 그러므로, 로드 록 챔버(104 또는 106)의 펌핑 다운은, 예를 들어, 팩토리 인터페이스의 대기 환경과 이송 챔버(108)의 저압 또는 진공 환경 간에 기판을 통과시키는 것을 용이하게 한다.
펌핑 다운된 로드 록 챔버(104 또는 106)에 기판이 있는 상태에서, 이송 로봇(110)은 로드 록 챔버(104 또는 106)를 이송 챔버(108)에 결합하는 각각의 포트를 통해 기판을 로드 록 챔버(104 또는 106)로부터 이송 챔버(108) 내로 이송한다. 그 다음, 이송 로봇(110)은 처리를 위해 각각의 포트들을 통해 처리 챔버들(112, 114, 116, 118, 120, 122) 중 임의의 챔버로 그리고/또는 임의의 챔버들 간에 기판을 이송할 수 있다. 다양한 챔버들 내에서 그리고 그 사이에서의 기판의 이송은, 가스 및 압력 제어 시스템에 의해 제공되는 저압 또는 진공 환경에 있을 수 있다.
처리 챔버들(112, 114, 116, 118, 120, 122)은 대상 처리를 위한 임의의 적절한 챔버일 수 있다. 일부 예들에서, 처리 챔버(112)는 세정 프로세스를 수행할 수 있고; 처리 챔버(116)는 증착 프로세스(예를 들어, 플라즈마 강화 CVD 또는 열 CVD 프로세스)를 수행할 수 있고; 처리 챔버(120)는 플라즈마 프로세스 및/또는 열 프로세스를 수행할 수 있다. 이러한 처리 챔버들(112, 116, 120)은 후속 설명의 용이함을 위해 식별된다. 다른 처리 챔버들이 이러한 프로세스들을 수행할 수 있다. 처리 챔버(112)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 시코니® 사전세정 챔버일 수 있다. 처리 챔버(116)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 프리시전®(Precision®) 챔버일 수 있다. 처리 챔버(120)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 DPX™ 챔버일 수 있다. 다른 제조업자들로부터 입수가능한 다른 챔버들이 구현될 수 있다.
시스템 제어기(140)는 처리 시스템(100) 또는 그의 구성요소들을 제어하기 위해 처리 시스템(100)에 결합된다. 예를 들어, 시스템 제어기(140)는 처리 시스템(100)의 챔버들(104, 106, 108, 112, 114, 116, 118, 120, 122)의 직접 제어를 사용하거나 챔버들(104, 106, 108, 112, 114, 116, 118, 120, 122)과 연관된 제어기들을 제어함으로써 처리 시스템(100)의 작동을 제어할 수 있다. 작동 시에, 시스템 제어기(140)는, 처리 시스템(100)의 성능을 조정하기 위해, 각각의 챔버들로부터의 데이터 수집 및 피드백을 가능하게 한다.
시스템 제어기(140)는 일반적으로, 중앙 처리 유닛(CPU)(142), 메모리(144) 및 지원 회로들(146)을 포함한다. CPU(142)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리(144), 또는 비일시적 컴퓨터 판독가능 매체는 CPU(142)에 의해 접근가능하며, 메모리, 예컨대, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(146)은 CPU(142)에 결합되며, 캐시, 클럭 회로들, 입력/출력 하위시스템들, 전력 공급부들 등을 포함할 수 있다. 본원에 개시된 다양한 방법들은 일반적으로, CPU(142)의 제어 하에서, 메모리(144)에(또는 특정 처리 챔버의 메모리에) 저장된 컴퓨터 명령어 코드, 예를 들어, 소프트웨어 루틴을 실행하는 CPU(142)에 의해 구현될 수 있다. 컴퓨터 명령어 코드가 CPU(142)에 의해 실행될 때, CPU(142)는 다양한 방법들에 따른 프로세스들을 수행하기 위해 챔버들을 제어한다.
다른 처리 시스템들은 다른 구성들일 수 있다. 예를 들어, 더 많거나 더 적은 처리 챔버들이 이송 장치에 결합될 수 있다. 예시된 예에서, 이송 장치는 이송 챔버(108)를 포함한다. 다른 예들에서, 더 많은 이송 챔버들(예를 들어, 둘 이상의 이송 챔버들) 및/또는 하나 이상의 유지 챔버가 처리 시스템의 이송 장치로서 구현될 수 있다.
도 2는 본 개시내용의 일부 예들에 따른, 세정 프로세스를 수행하는 데에 사용될 수 있는 처리 챔버(112)의 단면도이다. 처리 챔버(112)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 시코니® 사전세정 챔버일 수 있다. 처리 챔버(112)는 챔버 몸체(212), 덮개 조립체(214), 및 기판 지지 조립체(216)를 포함한다. 덮개 조립체(214)는 챔버 몸체(212)의 상단부에 배치되고, 기판 지지 조립체(216)는 챔버 몸체(212) 내에 적어도 부분적으로 배치된다. 챔버 몸체(212), 덮개 조립체(214), 및 기판 지지 조립체(216)는 함께, 기판이 처리될 수 있는 영역을 한정한다.
덮개 조립체(214)는 적어도 2개의 적층된 구성요소들을 포함하고, 이 구성요소들은 그 사이에 플라즈마 영역을 형성하도록 구성된다. 제1 전극(220)은 제2 전극(222) 위에 수직으로 배치되어 그 사이에 플라즈마 체적을 한정한다. 제1 전극(220)은 무선 주파수(RF) 전원(224)에 연결되고, 제2 전극(222)은 전기 접지에 연결되며, 이는 제1 전극(220)과 제2 전극(222) 사이에 커패시턴스를 형성한다.
덮개 조립체(214)는 또한, 차단기 판(228) 및 가스 분배 판(230), 예컨대, 샤워헤드를 통해 기판 표면에 세정 가스를 제공하기 위한 하나 이상의 가스 포트(226)를 포함한다. 세정 가스는 식각제, 이온화된 가스 또는 활성 라디칼, 예컨대, 이온화된 플루오린, 염소, 또는 암모니아일 수 있다. 다른 예들에서, 기판 표면을 세정하기 위해 상이한 세정 프로세스가 활용될 수 있다. 예를 들어, 헬륨(He) 및 삼플루오린화질소(NF3)를 함유하는 원격 플라즈마가 가스 분배 판(230)을 통해 처리 챔버(112) 내로 도입될 수 있는 반면, 암모니아(NH3)는 챔버 몸체(212)의 일 측에 배치된 별도의 가스 진입 포트(225)를 통해 처리 챔버(112) 내에 직접 주입될 수 있다.
기판 지지 조립체(216)는, 처리 동안 상부에 기판(210)을 지지하기 위한 기판 지지부(232)를 포함할 수 있다. 기판 지지부(232)는 처리될 기판을 지지부 상에 지지하기 위해 평평한 기판 지지 표면을 갖는다. 기판 지지부(232)는, 챔버 몸체(212)의 바닥에 형성된 중앙에 위치된 개구부를 통해 연장되는 샤프트(236)에 의해 작동기(234)에 결합될 수 있다. 작동기(234)는 샤프트(236) 주위로부터 진공 누설을 방지하는 벨로우즈(도시되지 않음)에 의해 챔버 몸체(212)에 가요적으로 밀봉될 수 있다. 작동기(234)는 기판 지지부(232)가 챔버 몸체(212) 내에서, 프로세스 위치와 더 낮은 이송 위치 사이에서 수직으로 이동되는 것을 허용한다. 이송 위치는 챔버 몸체(212)의 측벽에 형성된 슬릿 밸브 개구부의 개구부의 약간 아래에 있다. 작동 시에, 기판 지지부(232)는 처리되고 있는 기판(210)의 온도를 제어하기 위해 덮개 조립체(214)에 매우 근접한 위치까지 상승될 수 있다. 이로써, 기판(210)은 가스 분배 판(230)으로부터의 대류 또는 방출된 방사선을 통해 가열될 수 있다.
바이어스 전원(280)이 임피던스 정합 네트워크(284)를 통해 기판 지지부(232)에 결합될 수 있다. 바이어스 전원(280)은 이온화된 세정 가스를 기판(210) 쪽으로 지향시키기 위해 기판(210)에 바이어스를 제공한다.
처리 시스템(100)의 가스 및 압력 제어 시스템의 일부일 수 있는 진공 시스템은 가스들을 처리 챔버(112)로부터 배기하는 데에 사용될 수 있다. 진공 시스템은 챔버 몸체(212)에 배치된 진공 포트(221)에 밸브(217)를 통해 결합된 진공 펌프(218)를 포함한다. 처리 챔버(112)는 또한, 처리 챔버(112) 내의 프로세스들을 제어하기 위한 제어기(도시되지 않음)를 포함하며, 제어기는 시스템 제어기(140) 또는 시스템 제어기(140)에 의해 제어되는 제어기일 수 있다.
도 3은 본 개시내용의 일부 예들에 따른, 증착 프로세스를 수행하는 데에 사용될 수 있는 처리 챔버(116)의 단면도이다. 처리 챔버(116)는 박막 또는 얇은 층을 기판 상에 증착시키기 위한 챔버이다. 본원에 설명되는 바와 같이, 처리 챔버(116)는 플라즈마 강화 화학 기상 증착(PECVD)을 구현하도록 구성되지만, 다른 예들은, 처리 챔버(116)가, 다른 유형의 증착 프로세스들, 예컨대, CVD(더 광범위하게), 원자 층 증착(ALD), 또는 다른 증착 프로세스를 구현하도록 구성되는 것을 고려한다. 처리 챔버(112)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 프리시전® 챔버일 수 있다.
처리 챔버(116)는 챔버 몸체(302), 덮개 조립체(306), 및 기판 지지 조립체(354)를 포함한다. 덮개 조립체(306)는 챔버 몸체(302)의 상단부에 배치되고 챔버 몸체(302)에 의해 지지되며, 기판 지지 조립체(354)는 챔버 몸체(302) 내에 적어도 부분적으로 배치된다. 챔버 몸체(302), 덮개 조립체(306), 및 기판 지지 조립체(354)는 함께, 기판이 처리될 수 있는, 처리 챔버(116) 내의 내부 처리 영역(308)을 한정한다. 내부 처리 영역(308)은, 처리 챔버(116) 안과 밖으로의 기판의 이송을 용이하게 하는, 챔버 몸체(302)에 형성된 포트(도시되지 않음)를 통해 접근될 수 있다. 챔버 몸체(302)는, 처리와 양립가능한, 알루미늄 또는 다른 물질의 단일 블록으로 제조될 수 있다.
덮개 조립체(306)는 베이스 판(310), 차단기 판(312), 가스 분배 판(314), 변조 전극(316), 및 절연체들(318)을 포함한다. 베이스 판(310), 차단기 판(312) 및 가스 분배 판(314)은, 예를 들어, 스레인리스 강, 알루미늄, 양극산화된 알루미늄, 니켈, 또는 임의의 다른 RF 전도성 물질로 제조될 수 있다. 가스 진입 포트(320)는 베이스 판(310)을 통하며, 가스 공급원(322)에 유체적으로 결합된다. 차단기 판(312)은 베이스 판(310)에 결합되고, 베이스 판(310)에 대해 내부 처리 영역(308) 쪽으로 내부에 배치된다. 차단기 판(312)은 차단기 판을 통한 통로들(324)을 갖는다. 절연체(318)(예를 들어, 환형 절연체)는 차단기 판(312)과 가스 분배 판(314) 사이에 배치된다. 가스 분배 판(314)(예를 들어, 샤워헤드)은 가스 분배 판을 통한 통로들(326)을 갖고, 차단기 판(312)에 대해 내부 처리 영역(308) 쪽으로 내부에 배치된다. 한 쌍의 절연체들(318)(예를 들어, 환형 절연체들)이 가스 분배 판(314)과 변조 전극(316) 사이에 배치된다. 변조 전극(316)은 환형이고, 내부 처리 영역(308)에 외접한다. 절연체(318)(예를 들어, 환형 절연체)는, 예컨대, 덮개 조립체(306)가 처리를 위해 챔버 몸체(302) 상에 배치될 때, 챔버 몸체(302)와 변조 전극(316) 사이에 배치된다. 절연체들(318)은, 각각의 구성요소들 ― 각각의 구성요소들 사이에 각각의 절연체(318)가 배치됨 ― 을 전기적으로, 그리고 일부 경우들에서는 열적으로 격리시킨다. 절연체들(318)은 유전체 물질, 예컨대, 세라믹 또는 금속 산화물, 예를 들어, 산화알루미늄 및/또는 질화알루미늄일 수 있다.
덮개 조립체(306) 및/또는 챔버 몸체(302)는 가열 및 냉각 요소들을 포함할 수 있다. 예를 들어, 베이스 판(310)은 베이스 판(310)을 통해 유체를 순환시키기 위한 도관을 가질 수 있다. 유체는 열 제어 유체, 예컨대, 냉각 유체(예를 들어, 물)일 수 있다. 또한, 유체를 순환시키기 위한 도관과 함께, 온도 균일성을 허용하기 위해 덮개 조립체(306)에 대한 열 제어를 제공할 수 있는 가열기가 베이스 판(310)에 포함될 수 있다.
프로세스 가스들(예를 들어, 하나 이상의 전구체 및 하나 이상의 불활성 캐리어 가스)은 처리 챔버(116) 내로 도입되기 위해 가스 공급원(322)에 의해 가스 진입 포트(320)를 통해 제공될 수 있다. 차단기 판(312)은 가스 분배 판(314)의 배면에 균등한 가스 분배를 제공할 수 있다. 가스 진입 포트(320)로부터의 처리 가스는, 베이스 판(310)과 차단기 판(312) 사이에 부분적으로 제한된 제1 체적(328)에 진입하고, 그 다음, 차단기 판(312)를 통한 통로들(324)을 통해 차단기 판(312)과 가스 분배 판(314) 사이의 제2 체적(330) 내로 유동한다. 그 다음, 처리 가스는 제2 체적(330)으로부터, 가스 분배 판(314)을 통한 통로들(326)을 통해 내부 처리 영역(308)에 진입한다. 처리 가스들은 밸브(344)를 통해 내부 처리 영역(308)에 유체적으로 결합된 진공 펌프(342)에 의해서 내부 처리 영역(308)으로부터 배기될 수 있다. 진공 펌프(342)는 처리 시스템(100)의 가스 및 압력 제어 시스템의 일부일 수 있다.
RF 전원(340)은 베이스 판(310)에 전기적으로 연결되고, 내부 처리 영역(308)에서의 플라즈마의 생성을 용이하게 하기 위해 RF 전위를 베이스 판(310)에 인가하도록 구성된다. RF 전원(340)은, (예를 들어, 약 13.56 MHz의 주파수의) RF 전력을 생성할 수 있는 고주파수 RF 전원("HFRF 전원"), 또는 (예를 들어, 약 300 kHz의 주파수의) RF 전력을 생성하는 저주파수 RF 전원("LFRF 전원")을 포함할 수 있다. LFRF 전원은 저주파수 생성 및 고정 정합 요소들 양쪽 모두를 제공할 수 있다. HFRF 전원은 고정 정합과 함께 사용하도록 설계될 수 있고, 부하에 전달되는 전력을 조절할 수 있어서, 순방향 및 반사 전력에 대한 우려를 제거한다.
변조 전극(316)은, 변조 전극(316)으로부터 전기 접지까지의 전기 경로의 임피던스를 제어하는 동조 회로(346)에 결합될 수 있다. 동조 회로(346)는 전자 센서(348) 및 전자 센서(348)에 의해 제어가능한 가변 커패시터(350)를 포함한다. 동조 회로(346)는 하나 이상의 인덕터(352)를 포함하는 LC 회로일 수 있다. 전자 센서(348)는 전압 또는 전류 센서일 수 있고, 내부 처리 영역(308) 내부의 플라즈마 조건들의 일정 정도의 폐루프 제어를 제공하기 위해 가변 커패시터(350)에 결합될 수 있다.
기판 지지 조립체(354)는 처리 챔버(116) 내에 배치될 수 있다. 기판 지지 조립체(354)는, 처리 동안 기판(356)을 지지할 수 있는 기판 지지부(358)를 포함한다. 제1 전극(360) 및 제2 전극(362)은 기판 지지부(358)에 그리고/또는 기판 지지부(358) 상에 배치된다. 또한, 가열기 요소(364)가 기판 지지부(358)에 내장된다. 가열기 요소(364)는, 예컨대, 기판(356)을 약 150 ℃ 내지 약 1,000 ℃ 범위의 온도로 유지하기 위해, 기판 지지 조립체(354) 및 기판 지지 조립체(354) 상에 위치된 기판(356)을 목표 온도로 제어가능하게 가열하도록 작동가능할 수 있다. 기판 지지부(358)는 지지를 위해 샤프트(366)에 결합된다. 샤프트(366)는 가스 공급원(368)으로부터의 도관, 및 처리 챔버(116)의 다른 구성요소들과 기판 지지 조립체(354) 사이의 전기 및 온도 모니터링 리드들(도시되지 않음)을 제공할 수 있다. 일부 예들에서, 가스 공급원(368)에 연결된 하나 이상의 퍼지 가스 유입구(369)를 통해 퍼지 가스가 기판(356)의 배면에 제공될 수 있다. 기판(356)의 배면 쪽으로 유동되는 퍼지 가스는 기판(356)의 배면 상의 증착에 의해 야기되는 입자 오염을 방지하는 것을 도울 수 있다. 퍼지 가스는 또한, 기판(356)의 배면을 냉각시키기 위한 온도 제어의 형태로서 사용될 수 있다. 예시되지는 않았지만, 샤프트(366)는 도 2와 관련하여 위에서 설명된 것과 같은 작동기에 결합될 수 있다. 작동기는 샤프트(366) 주위로부터 진공 누설을 방지하는 벨로우즈(도시되지 않음)에 의해 챔버 몸체(302)에 가요적으로 밀봉될 수 있다. 작동기는 기판 지지부(358)가 챔버 몸체(302) 내에서, 프로세스 위치와 더 낮은 이송 위치 사이에서 수직으로 이동되는 것을 허용할 수 있다. 이송 위치는 챔버 몸체(302)의 측벽에 형성된 슬릿 밸브 개구부의 개구부의 약간 아래에 있다. 작동 시에, 기판 지지부(358)는 덮개 조립체(306)에 매우 근접한 위치까지 상승될 수 있고, 이는 처리되고 있는 기판(356)의 온도를 더 제어할 수 있다.
제1 전극(360)은 기판 지지부(358) 내에 내장될 수 있거나 기판 지지부(358)의 표면에 결합될 수 있다. 제1 전극(360)은 판, 천공된 판, 메쉬, 와이어 스크린, 또는 임의의 다른 분산 배열체일 수 있다. 제1 전극(360)은 조정 전극일 수 있고, 동조 회로(370)에 결합될 수 있다. 동조 회로(370)는, 제1 전극(360)과 전기 접지 사이에 전기적으로 연결된, 전자 센서(372) 및 가변 커패시터(374)를 가질 수 있다. 전자 센서(372)는 전압 또는 전류 센서일 수 있고, 내부 처리 영역(308)의 플라즈마 조건들에 대한 추가적인 제어를 제공하기 위해 가변 커패시터(374)에 결합될 수 있다.
바이어스 전극일 수 있는 제2 전극(362)이 기판 지지부(358)에 결합될 수 있다. 제2 전극(362)은 임피던스 정합 회로(378)를 통해 바이어스 전원(376)에 결합될 수 있다. 바이어스 전원(376)은 DC 전력, 펄스형 DC 전력, RF 전력, 펄스형 RF 전력, 또는 이들의 조합일 수 있다.
처리 챔버(112)는 또한, 처리 챔버(112) 내의 프로세스들을 제어하기 위한 제어기(도시되지 않음)를 포함하며, 제어기는 시스템 제어기(140) 또는 시스템 제어기(140)에 의해 제어되는 제어기일 수 있다.
작동 시에, 기판은 기판 지지부(358) 상에 배치되고, 프로세스 가스들은 임의의 원하는 유동 계획에 따라 덮개 조립체(306)를 통해 유동된다. 온도 설정점이 처리 챔버(116)의 다양한 열 구성요소들에 대해 확립된다. 내부 처리 영역(308)에 플라즈마를 확립하기 위해 전력이 베이스 판(310)에 결합된다. 기판은, 원하는 경우에, 바이어스 전원(376)을 사용하여 전기 바이어스를 겪을 수 있다.
내부 처리 영역(308)의 플라즈마에 에너지를 공급할 때, 플라즈마와 변조 전극(316) 사이에 전위차가 확립된다. 전위차는 플라즈마와 제1 전극(360) 사이에 또한 확립된다. 그 다음, 가변 커패시터들(350 및 374)은, 동조 회로들(346 및 370)에 의해 표현되는, 전기 접지로의 경로들의 임피던스들을 조정하는 데에 사용될 수 있다. 증착 속도 및 중심으로부터 에지까지의 플라즈마 밀도 균일성의 독립적인 제어를 제공하기 위해, 설정점이 동조 회로(346 및 370)에 전달될 수 있다. 전자 센서들은 독립적으로 증착 속도를 최대화하고 두께 불균일성을 최소화하기 위해 가변 커패시터들을 조정할 수 있다. 특히, 플라즈마의 균일성 및 온도를 제어하도록 구현된 구성요소들은, 심지어 작은 갭들 내에서, 처리되고 있는 기판 상에 고도로 등각인 층의 증착을 허용할 수 있다.
도 4는 본 개시내용의 일부 예들에 따른, 플라즈마 처리를 수행하는 데에 사용될 수 있는 처리 챔버(120)의 단면도이다. 처리 챔버(120)는 기판, 예컨대, 기판의 표면 상에 형성된 박막을 플라즈마를 사용하여 처리하기 위한 챔버이다. 본원에 설명되는 바와 같이, 처리 챔버(120)는 유도성 결합된 플라즈마(ICP)를 구현하도록 구성되지만, 다른 예들은, 처리 챔버(120)가, 다른 유형의 플라즈마들, 예컨대, 용량성 결합된 플라즈마(CCP)를 구현하도록 구성되는 것을 고려한다. 처리 챔버(112)는, 캘리포니아주 산타클라라의 어플라이드 머티어리얼스로부터 입수가능한 DPX™ 챔버일 수 있다.
도시된 바와 같이, 처리 챔버(120)는 챔버 몸체(402), 덮개 조립체(404), 및 기판 지지 조립체(410)를 포함한다. 덮개 조립체(404)는 챔버 몸체(402)의 상단부에 배치되고 챔버 몸체(402)에 의해 지지되며, 기판 지지 조립체(410)는 챔버 몸체(402) 내에 적어도 부분적으로 배치된다. 챔버 몸체(402), 덮개 조립체(404), 및 기판 지지 조립체(410)는 함께, 기판이 처리될 수 있는, 처리 챔버(120) 내의 내부 처리 영역(406)을 한정한다. 내부 처리 영역(406)은, 처리 챔버(120) 안과 밖으로의 기판의 이송을 용이하게 하는, 챔버 몸체(402)에 형성된 포트(도시되지 않음)를 통해 접근될 수 있다.
챔버 몸체(402)는 전기 접지에 결합될 수 있다. 챔버 몸체(402)는 챔버 몸체(402)에 내장된 가열 및 냉각 요소들을 포함할 수 있다. 예를 들어, 액체 함유 도관들(도시되지 않음)이 챔버 몸체(402)를 통해 이어질 수 있고/거나 가열 요소들(예를 들어, 가열 카트리지들 또는 코일들)이 챔버 몸체(402)에 내장될 수 있거나 내부 프로세스 영역(406) 주위에 감싸질 수 있다(예를 들어, 가열기 랩 또는 테이프). 덮개 조립체(404)는 임의의 적합한 유전체, 예컨대, 석영으로 구성될 수 있거나 이를 포함할 수 있다. 일부 예들의 경우, 덮개 조립체(404)는 다양한 형상들(예를 들어, 돔 형상)일 수 있다. 일부 예들에서, 덮개 조립체(404)는, 예를 들어, 플라즈마 종들로부터의 보호를 위해 세라믹 코팅으로 코팅될 수 있다.
기판 지지 조립체(410)는 기판 지지부(412)(예를 들어, 정전 척(ESC))를 포함한다. 기판 지지부(412)는, 예컨대, 기판(414)을 내부 프로세스 영역(406)의 플라즈마에 노출시키는 것을 포함하여 기판(414)의 처리 동안 기판(414)을 기판 지지 조립체(410) 상에 고정시키도록 구성된다. 일부 예들에서, 기판 지지부(412) 및/또는 기판 지지 조립체(410)는 처리 동안 기판(414)의 온도를 제어하도록 구성된 가열 및/또는 냉각 요소들을 포함한다. 일부 예들에서, 기판 지지부(412)의 온도는, 가열 및 냉각 요소들의 사용에 의해 약 20 ℃ 내지 약 500 ℃ 범위에 있도록 제어될 수 있다. 기판 지지 조립체(410) 내에 내장된 가열 및 냉각 요소들을 통한 기판 지지부(412) 및 기판(414)의 온도 제어는, 예를 들어, 이온 충돌로 인한 원치 않는 온도들을 감소시키는 것을 도울 수 있다.
일부 예들에서, 도관(418)을 통해 기판 지지 조립체(410)에 결합된 가스 공급원(416)은 기판 지지 조립체(410)와 기판 사이의 열 전달을 용이하게 할 수 있다. 가스 공급원(416)으로부터의 가스는 기판(414) 아래의 기판 지지 조립체(410)의 표면(예를 들어, 기판 지지부(412)의 표면)에 형성된 채널들(도시되지 않음)에 도관(418)을 통해 제공될 수 있다. 가스는 기판 지지 조립체(410)와 기판(414) 사이의 열 전달을 용이하게 할 수 있다. 처리 동안, 기판 지지 조립체(410)는 정상 상태 온도까지 가열될 수 있고, 그 다음, 가스는 기판(414)의 균일한 가열을 용이하게 할 수 있다. 기판 지지 조립체(410)는 가열 요소(도시되지 않음), 예컨대, 기판 지지 조립체(410) 내에 내장된 저항성 가열기 또는 램프에 의해 가열될 수 있고, 램프는 일반적으로, 기판 지지 조립체(410)에 조준되거나 기판 지지 조립체 상에 기판(414)이 있을 때 기판(414)에 조준된다.
처리 챔버(120)는 가스 공급원(420), 하나 이상의 가스 진입 포트(422), 밸브(424)(예를 들어, 스로틀 밸브), 및 진공 펌프(426)를 포함한다. 가스 공급원(420), 밸브(424), 및 진공 펌프(426)는 개별적으로 그리고/또는 집합적으로, 처리 시스템(100)의 가스 및 압력 제어 시스템의 일부일 수 있다. 하나 이상의 프로세스 가스는, 플라즈마를 생성하기 위해 가스(들)를 내부 프로세스 영역(406)에 공급하기 위해서 가스 공급원(420)으로부터 하나 이상의 가스 진입 포트(422)를 통해 공급될 수 있다. 밸브(424)는 가스(들)가 내부 프로세스 영역(406)에 유지되거나 내부 프로세스 영역(406)으로부터 배기되는 것을 허용하도록 구성된다. 진공 펌프(426)는, 예를 들어, 밸브(424)가 개방되었을 때 가스(들)를 내부 프로세스 영역(406)으로부터 배기 또는 배출하도록 구성된다. 가스 공급원(420), 밸브(424), 및 진공 펌프(426)는 내부 프로세스 영역(406) 내의 목표 압력을 집합적으로 유지하도록 구성될 수 있다.
처리 챔버(120)는 플라즈마 생성기(430)를 포함한다. 플라즈마 생성기(430)는 유도 코일 요소(432), 제1 임피던스 정합 네트워크(434), RF 전원(436), 차폐 전극(438), 스위치(440), 및 검출기(442)를 포함한다. 예시된 바와 같이, 적어도 하나의 유도 코일 요소(432)를 포함하는 RF 안테나가 덮개 조립체(404) 상에 배치된다. 일부 예들에서, 예컨대, 도 4에 도시된 바와 같이, 처리 챔버(120)의 내부 프로세스 영역(406)의 중심 축을 중심으로 배치된 2개의 동축 코일 요소들이 제1 임피던스 정합 네트워크(434)와 전지 접지 사이에 전기적으로 연결되고, 제1 임피던스 정합 네트워크(434)는 RF 전원(436)에 전기적으로 연결된다. 유도 코일 요소(들)(432)는, 처리 챔버(120)의 내부 프로세스 영역(406)에 플라즈마를 생성하기 위해, 예를 들어, RF 전원(436)에 의해 RF 주파수로 구동될 수 있다. 일부 예들에서, 하나 이상의 유도 코일 요소(432)는 챔버 몸체(402)의 적어도 일부분 주위에 배치될 수 있다. 일부 예들에서, RF 전원(436)은 RF 전력을, 예를 들어, 13.56 MHz 주파수로 최대 4 kW까지 생성할 수 있다. 유도 코일 요소(432)에 공급되는 RF 전력은, 예를 들어, 최대 100 kHz의 주파수로 펄싱되거나 전력 사이클링될 수 있다.
차폐 전극(438)이, 예시된 바와 같이, RF 안테나의 유도 코일 요소들(432)과 덮개 조립체(404) 사이에 개재되지만, 차폐 전극(438)은 일부 예들에서 생략될 수 있다. 차폐 전극(438)은, 전기적 연결을 이루고 해제하기 위한 임의의 적합한 메커니즘, 예컨대, 스위치(440)를 통해 전기 접지에 선택적으로(예를 들어, 교번적으로) 전기적으로 플로팅하거나 결합될 수 있다.
일부 예들에서, 내부 프로세스 영역(406) 내의 가스(들)가 언제 플라즈마로 에너지 공급되었는지를 결정하는 것을 용이하게 하기 위해, 검출기(442)가 챔버 몸체(402)에 부착될 수 있다. 검출기(442)는, 예를 들어, 여기된 가스(들)에 의해 방출되는 방사선을 검출할 수 있거나, 생성된 플라즈마와 연관된 광의 하나 이상의 파장의 세기를 측정하기 위해 광학 방출 분광법(OES)을 사용할 수 있다.
처리 챔버(120)는 또한, 제2 임피던스 정합 네트워크(452) 및 바이어싱 전원(454)을 포함한다. 기판 지지 조립체(410)가, 제2 임피던스 정합 네트워크(452)를 통해 바이어싱 전원(454)에 결합될 수 있다. 바이어싱 전원(454)은, RF 전원(436)과 유사하게, 1 MHz 내지 160 MHz 범위에 있는 구동 주파수 및 약 0 kW 내지 약 3 kW 범위의 전력을 갖는 RF 신호를 생성할 수 있다. 바이어싱 전원(454)은, 2 MHz 내지 160 MHz 범위의 주파수로, 예컨대, 13.56 MHz 또는 2 MHz의 주파수로 약 1 W 내지 약 1 kW 범위의 전력을 생성할 수 있다. 일부 예들에서, 바이어싱 전원(454)은 DC 또는 펄스형 DC 공급원일 수 있다. 일부 예들에서, 바이어싱 전원(454)에 결합된 전극이 기판 지지부(412) 내에 배치된다. 바이어싱 전원(454)은 기판(414)의 처리를 용이하게 하기 위해 기판(414)에 걸쳐 기판 전압 바이어스를 제공할 수 있다.
처리 챔버(120)는 또한, 처리 챔버(120) 내의 프로세스들을 제어하기 위한 제어기(도시되지 않음)를 포함하며, 제어기는 시스템 제어기(140) 또는 시스템 제어기(140)에 의해 제어되는 제어기일 수 있다.
작동 시에, 기판(414)은 기판 지지부(412) 상에 위치될 수 있고, 하나 이상의 프로세스 가스는 가스 공급원(420)으로부터 하나 이상의 가스 진입 포트(422)를 통해 처리 챔버(120)의 내부 프로세스 영역(406) 내에 공급될 수 있다. 내부 프로세스 영역(406) 내에 공급된 하나 이상의 가스는 플라즈마 생성기(430)에 의해(예를 들어, RF 전원(436)으로부터 전력을 공급하는 것에 의해) 내부 프로세스 영역(406)에서 플라즈마(460)로 에너지 공급될 수 있다. 바이어싱 전원(454)은 플라즈마 프로세스를 용이하게 하기 위해 (예를 들어, 바이어싱 전원(454)으로부터 전압을 공급함으로써) 기판(414)에 걸쳐 전압 바이어스를 제공할 수 있다. 내부 프로세스 영역(406) 내의 압력 및 기판(414)의 온도는 목표 압력 및 목표 온도로 제어될 수 있다. 플라즈마(460)는, 예를 들어, 기판(414) 상의 막의 속성들을 변경하기 위해 기판(414)에 충격을 가할 수 있다.
플라즈마(460)의 플라즈마 밀도는 임의의 적합한 플라즈마 진단 기법을 사용하여, 예컨대, 자가 여기된 전자 플라즈마 공명 분광법(SEERS), 랭뮤어 탐침, 또는 다른 적합한 기법의 사용에 의해 측정될 수 있다. 도 4에 예시된 바와 같은 유도 코일 요소(432) 구성은 다른 플라즈마 공급원 구성들, 예컨대, 용량성 결합된 플라즈마에 비해 고밀도 플라즈마의 개선된 제어 및 생성을 제공할 수 있다.
도 5는 본 개시내용의 일부 예들에 따른 반도체 처리 방법(500)의 흐름도이다. 도 6 내지 10은, 본 개시내용의 일부 예들에 따른 도 5의 방법(500)의 양상들을 예시하는, 중간 반도체 구조들의 단면도들이다. 본원에 설명된 예들은 기판 상의 핀들 사이에 격리 구조들(예를 들어, 얕은 트렌치 격리들(STI들))을 형성하는 맥락에 있다. 관련 기술분야의 통상의 기술자는, 본원에 설명된 양상들의 다양한 응용들을 쉽게 이해할 것이고, 그러한 변형들은 다른 예들의 범위 내에서 고려된다.
도 5의 블록(502)에 따르면, 핀들(10)이 기판(2) 상에 형성된다. 도 6은, 기판(2) 상에 형성된 핀들(10)의 단면도를 예시한다. 도 6의 구조를 획득하기 위해, 기판(2)이 제공된다. 기판(2)은 임의의 적절한 반도체 기판, 예컨대, 벌크 기판, 절연체상 반도체(SOI) 기판 등일 수 있다. 일부 예들에서, 기판(2)은 벌크 규소 웨이퍼이다. 기판 크기들의 예들은, 특히, 200 mm 직경, 350 mm 직경, 400 mm 직경, 및 450 mm 직경을 포함한다. 에피택셜 층(6)(예를 들어, 헤테로에피택셜 층)이 기판(2) 상에 형성된다. 일부 예들에서, 에피택셜 층(6)의 물질은 규소 게르마늄이다. 에피택셜 층(6)은 임의의 적절한 에피택셜 성장 프로세스를 사용하여 형성될 수 있다.
그 다음, 핀들(10)이 기판(2) 상에 형성된다. 핀들(10)은, 각각의 핀(10)이 피쳐들(예를 들어, 트렌치들(12))의 이웃하는 쌍 사이에 한정되도록 피쳐들, 예컨대, 기판(2) 내로 연장되는 트렌치들(12)을 식각함으로써 형성될 수 있다. 예시된 바와 같이, 마스크 부분들(8)이 에피택셜 층(6) 상에 형성되고, 트렌치들(12)을 형성하는 식각을 마스킹하는 데에 사용된다. 예를 들어, 마스크 부분들(8)은 질화물, 예컨대, 질화규소, 탄질화규소, 산질화규소 등일 수 있거나 이를 포함할 수 있다. 마스크 부분들(8)의 층이 에피택셜 층(6) 상에 증착될 수 있고, 적절한 패터닝 프로세스를 사용하여 식각 프로세스를 위한 마스크 부분들(8)로 패터닝될 수 있다. 패터닝 프로세스는, 핀들(10) 사이의 목표 피치를 달성하기 위해 다수의 패터닝 프로세스, 예컨대, 자기 정렬 이중 패터닝(SADP), 리소그래피-식각-리소그래피-식각(LELE) 이중 패터닝 등을 포함할 수 있다. 트렌치들(12)을 식각하기 위한 예시적인 식각 프로세스는 반응성 이온 식각(RIE) 프로세스 등을 포함한다. 도 6에 예시된 바와 같이, 각각의 핀(10)은, 마스크 부분(8)이 상부에 있는, 에피택셜 층(6)의 부분, 및 기판(2)의 부분(2A)을 포함한다.
그 다음, 블록(504)에 따르면, 기판(2) 상에 형성된 핀들(10)을 갖는 기판(2)은 처리 시스템, 예컨대, 도 1의 처리 시스템(100)으로 이송된다. 예를 들어, 기판(2)은 전방 개구부 통합 포드(FOUP)에 의해 팩토리 인터페이스로 이송되고, 팩토리 인터페이스에서, 기판(2)은 FOUP로부터 포트를 통해 로드 록 챔버(104 또는 106)로 이송된다. 그 다음, 로드 록 챔버(104 또는 106)는 위에서 설명된 바와 같이 펌핑 다운된다. 블록(506)에 의해 도시된 바와 같이, 예를 들어, 기판(2)을 처리 시스템(100) 외부의 대기 주변 환경에 노출시키지 않고 그리고 처리 시스템(100)의 이송 장치 내에 유지되는 저압 또는 진공 환경을 파괴하지 않고, 후속 이송들 및 처리들이 처리 시스템(100)에서 수행된다. 블록(506)에 예시된 처리는 단지 예일 뿐이다. 블록(506)의 일부 프로세스들은 처리 시스템(100)에서 수행되지 않을 수 있고/거나 추가적인 프로세스가 처리 시스템(100)에서 수행될 수 있다.
블록(508)에서, 선택적으로, 기판(2)은 처리 시스템(100)의 제1 처리 챔버, 예를 들어, 처리 챔버(112)로 이송된다. 예를 들어, 이송 로봇(110)은 기판(2)을 포트를 통해 로드 록 챔버(104 또는 106)로부터 포트를 통해 처리 챔버(112)로 이송한다. 블록(510)에서, 선택적으로, 세정 프로세스가 처리 챔버(112)에서 기판(2)에 대해 수행된다. 세정 프로세스는 시코니® 사전세정 프로세스일 수 있다. 세정 프로세스는, 처리 시스템(100)으로의 기판(2)의 운송 동안 대기 주변 환경에 대한 노출의 결과로서 핀들(10) 상에 형성된 임의의 자연 산화물을 제거할 수 있다.
도 2에 예시된 처리 챔버(112)와 함께 수행되는 일부 예들에서, 세정 프로세스는 가스 진입 포트(226)로부터 삼플루오린화질소(NF3)와 헬륨(He)의 혼합물을 유동시키는 단계, 및 가스 진입 포트(225)로부터 암모니아(NH3)를 유동시키는 단계를 포함한다. 삼플루오린화질소(NF3)와 헬륨(He)의 혼합물은 1:350 (NF3:He) 내지 1:120 (NF3:He) 범위의 비율일 수 있고, 혼합물은 가스 진입 포트(226)로부터 5000 sccm 내지 7000 sccm 범위의 유량, 예컨대, 삼플루오린화 질소(NF3)의 유량은 10 sccm 내지 25 sccm 범위이고 헬륨(He)의 유량은 약 3000 sccm 내지 3500 sccm 범위인 유량으로 유동될 수 있다. 세정 프로세스 동안 챔버(122)에서의 압력은 0.25 Torr 내지 약 2 Torr 범위로 유지될 수 있다. RF 전원(224)에 의해 인가되는 전력은 약 10 MHz 내지 약 20 MHz 범위(예를 들어, 13.56 MHz)의 주파수로 약 10 W 내지 약 50 W 범위에 있을 수 있다.
처리 챔버(112)에서 세정 프로세스가 수행된 후에, 블록(512)에서, 기판(2)은 처리 시스템(100)의 제2 처리 챔버, 예를 들어, 처리 챔버(116)로 이송된다. 예를 들어, 기판(2)은 이송 로봇(110)에 의해 포트를 통해 처리 챔버(112)로부터 다른 포트를 통해 처리 챔버(116)로 이송된다.
블록(514)에서, 예비 라이너 층(14)을 형성하기 위해 증착 프로세스가 처리 챔버(116)에서 기판(2)에 대해 수행된다. 도 7은 예비 라이너 층(14)의 형성을 예시한다. 예비 라이너 층(14)은 트렌치들(12)에 그리고 핀들(10) 상에 등각으로 형성된다. 일부 예들에서, 예비 라이너 층(14)은, 예컨대, PECVD, ALD 등에 의해 트렌치들(12)에 그리고 핀들(10) 상에 등각으로 증착된다. 일부 예들에서, 예비 라이너 층(14)은 비정질 규소이거나 이를 포함하지만, 다른 예들에서, 예비 라이너 층(14)은 밀폐형 장벽을 형성하기 위해 치밀화될 수 있는 임의의 물질일 수 있거나 이를 포함할 수 있다. 일부 예들에서, 예비 라이너 층(14)의 두께는 약 1 nm 내지 약 4 nm, 예컨대, 약 1.5 nm 내지 약 2.5 nm 범위, 예컨대, 약 2 nm이다. 예비 라이너 층(14)은 핀들(10) 및 트렌치들(12)을 따라 양호한 단차 피복성을 가질 수 있다. 처리 챔버(116)는, 도 3에 예시된 바와 같이, 증착 프로세스를 수행할 수 있는 프리시전® 챔버일 수 있다.
도 3에 예시된 처리 챔버(116)로 수행되는 일부 예들에서, 증착 프로세스는 비정질 규소의 예비 라이너 층(14)을 증착시킨다. 그러한 예들에서, 규소 함유 전구체 가스가 가스 공급원(322)으로부터 공급될 수 있다. 예시적인 전구체 가스들은 디실란(Si2H6), 트리실란(Si3H8), 및/또는 다른 규소 함유 전구체들을 포함한다. 전구체 가스의 유량은 약 10 sccm 내지 약 2000 sccm 범위에 있을 수 있다. 전구체 가스는 불활성 캐리어 가스, 예컨대, 아르곤(Ar), 헬륨(He), 수소(H2), 질소(N2) 등과 혼합될 수 있다. 증착 프로세스 동안 내부 처리 영역(308) 내의 압력은 큰 압력, 예컨대, 600 Torr를 포함하여 최대 600 Torr 까지의 압력으로 유지될 수 있다. 증착 프로세스 동안 처리 온도는 약 100 ℃ 내지 약 500 ℃ 범위에 있을 수 있다. 처리 챔버(116)는 예비 라이너 층(14)을 높은 압력 및 (고온 균일성으로) 550 ℃ 이하의 낮은 온도에서 증착시키는 것을 허용할 수 있고, 이는 작은 스케일링된 갭들, 예컨대, 트렌치들(12)에서의 고도로 등각인 층의 증착을 허용할 수 있다.
처리 챔버(116)에서 증착 프로세스가 수행된 후에, 블록(516)에서, 기판(2)은 처리 시스템(100)의 제3 처리 챔버, 예를 들어, 처리 챔버(120)로 이송된다. 예를 들어, 기판(2)은 이송 로봇(110)에 의해 포트를 통해 처리 챔버(116)로부터 다른 포트를 통해 처리 챔버(120)로 이송된다.
블록(518)에서, 라이너 층(16)을 형성하기 위해 예비 라이너 층(14)을 치밀화하도록, 플라즈마 처리 프로세스가 처리 챔버(120)에서 기판(2)에 대해 수행된다. 도 8은, 라이너 층(16)을 형성하기 위한, 예비 라이너 층(14)의 치밀화를 예시한다. 예비 라이너 층(14)은 라이너 층(16)을 형성하기 위해 플라즈마 프로세스를 사용하여 치밀화될 수 있다. 일부 예들에서, 헬륨 및/또는 질소 함유 플라즈마가 구현된다. 예비 라이너 층(14)은, 라이너 층(16)을 형성하기 위해 예비 라이너 층(14)을 치밀화하고 일부 경우들에서 질소가 예비 라이너 층(14) 내에 확산되고/거나 예비 라이너 층(14)과 반응하게 하는, 헬륨 및/또는 질소 함유 플라즈마에 노출될 수 있다. 따라서, 일부 예들에서, 그러므로 플라즈마 프로세스는 라이너 층(16)을 형성하기 위해 예비 라이너 층(14)을 질화할 수 있다. 예비 라이너 층(14)이 비정질 규소이고 질소 함유 플라즈마를 사용하여 후속으로 치밀화되는 예들에서, 라이너 층(16)은 질소 함유 규소 층(예를 들어, "질화물상" 층) 및/또는 질화규소 층일 수 있다. 라이너 층(16)은, 후속 처리 동안 산소가 라이너 층(16)을 통해 핀들(10)로 확산되는 것을 감소시키고/거나 방지하기 위해 밀폐형 장벽을 핀들(10) 상에 형성할 수 있다. 처리 챔버(120)는, 도 4에 예시된 바와 같이, 플라즈마 프로세스를 수행할 수 있는 DPX™ 챔버일 수 있다.
도 4에 예시된 처리 챔버(120)로 수행되는 일부 예들에서, 비정질 규소의 예비 라이너 층(14)은 질화물상 층 또는 질화규소의 라이너 층(16)을 형성하기 위해 플라즈마 프로세스에 의해 치밀화되고 질화된다. 그러한 예들에서, 플라즈마 프로세스는, 불활성 캐리어 가스를 포함할 수 있는 질소 함유 프로세스 가스를 가스 공급원(420)으로부터 가스 진입 포트(422)를 통해 유동시킴으로써 질소 함유 플라즈마를 생성하는 것을 포함할 수 있다. 질소 함유 프로세스 가스는, 일부 예들에서, 질소(N2) 및 아르곤(Ar) 또는 헬륨(He)의 혼합물이거나 이를 포함한다. 플라즈마 프로세스 동안 내부 처리 영역(406)에서의 압력은 약 1 mTorr 내지 약 100 mTorr 범위에 있을 수 있다. 플라즈마 프로세스 동안 RF 전원(436)의 전력은 약 2 MHz 내지 약 160 MHz 범위(예를 들어, 13.56 MHz)의 주파수로 약 500 W 내지 약 5000 W 범위에 있을 수 있다. 일부 예들에서, RF 전원의 전력은 펄싱될 수 있다. 바이어스 전원(454)은 꺼지거나 기판 지지부에 전력을 인가하지 않을 수 있다. 바이어스 전원(454)은 약 2 MHz 내지 약 160 MHz 범위(예를 들어, 13.56 MHz)의 주파수로 약 0 W 내지 약 2000 W 범위에 있을 수 있다. 플라즈마 프로세스 동안 기판 지지부(412)의 온도는 약 150 ℃ 내지 약 500 ℃ 범위, 예컨대, 약 450 ℃일 수 있다. 플라즈마 프로세스의 일부 예들에서, 기판 온도는 약 350 ℃ 내지 500 ℃로 유지되고, 약 2000-2500 W의 RF 전력이 프로세스 가스에 제공되며, 약 0-1000 W(예를 들어, 1 내지 100 W)의 기판 RF 바이어스 전력이 인가되고, 챔버는 약 5-20 mTorr로 유지되며, 질소 및 헬륨은 약 4분의 기간 동안 유동된다.
다시 블록(514)을 참조하면, 일부 예들에서, 라이너 층(16)은 염소 함유 가스를 사용하지 않고 형성된다. 염소 함유 가스를 사용하는 것을 피함으로써, 위험한 부식성 부산물 가스들, 예컨대, 염산(HCl) 및 염소(Cl2)가 형성되지 않는다. 그러므로, 안전성 및 환경적 장점들이 달성될 수 있다. 그러므로, 일부 예들에 대해 위에서 설명된 바와 같이, 예비 라이너 층(14)의 증착은 규소 함유 전구체 및 불활성 캐리어 가스를 구현할 수 있고, 이들 중 어느 것도 염소를 함유하지 않으며, 라이너 층(16)을 형성하기 위한 예비 라이너 층(14)의 치밀화는, 불활성 캐리어 가스를 포함할 수 있는 질소 함유 플라즈마를 구현할 수 있고, 이들 중 어느 것도 염소를 함유하지 않는다.
기판(2)을 단일 처리 시스템(100) 내에서 이송하는 것은, 기판(2)을 처리 시스템(100) 외부의 대기 주변 환경(예를 들어, 팹 환경)에 노출시키지 않는 기판(2)의 이송을 허용한다. 기판(2)을 그러한 대기 주변 환경에 노출시키는 것을 회피함으로써, 예컨대, 그러한 대기 주변 환경에 대한 노출로 인해 발생하는 산화 또는 오염이 없음으로, 처리 챔버(116)에서의 처리와 처리 챔버(120)에서의 처리 사이의 세정 프로세스가 회피될 수 있다.
설명된 바와 같이 라이너 층(16)을 형성함으로써, 라이너 층(16)은 고도의 밀폐형 층일 수 있다. 고도의 밀폐형 층이 됨으로써, 산소는 라이너 층(16)을 통해 핀들(10)로 거의 내지 전혀 확산되지 않거나 침투하지 않을 수 있다. 그러므로, 핀들(10)의 측들은, 격리 구조의 일부로서 형성될 수 있는 다른 라이너 층들에 비해 감소된 산화를 갖거나 산화를 갖지 않을 수 있다. 핀들(10)의 산화가 감소되거나 없음으로, 핀들(10)의 폭들(예를 들어, 임계 치수(CD))은 후속 처리 동안 더 쉽게 유지될 수 있다. 예를 들어, 핀들(10)의 측들이 상당히 산화되게 된다면, 후속하여 증착되는 유전체 물질을 (아래에서 설명되는 바와 같이) 함몰시키기 위해 그 물질을 식각하는 것은 핀들(10)의 산화된 측들이 또한 식각되게 할 수 있고, 이는 핀들(10)의 폭들에 대한 손실을 야기한다. 산화가 없거나 거의 없다면, 핀들(10)의 폭들에 대한 손실이 거의 또는 전혀 발생하지 않도록, 산화물이 거의 또는 전혀 식각되지 않을 것이다. 고도의 밀폐형 층은 기판(2)이 상당한 산화 없이, 예를 들어, 대기 주변 환경에 후속하여 노출되는 것을 허용할 수 있고, 그렇지 않으면 상당한 산화를 야기할 수 있는 후속 처리에서의 자유를 허용할 수 있다.
처리 챔버(120)에서의 플라즈마 처리 프로세스 이후에, (예를 들어, 후속 물질들의 증착을 위해) 기판(2)은 이송 로봇(110)에 의해 포트를 통해 처리 챔버(120)로부터 포트를 통해 다른 처리 챔버로 이송될 수 있고/거나 그 다음, 포트를 통해 로드 록 챔버(104 또는 106)로 이송된다. 그 다음, 기판(2)은 팩토리 인터페이스를 경유해 포트를 통해서 로드 록 챔버(104 또는 106)로부터 FOUP로 이송된다. 그 다음, 기판(2)은 추가의 처리를 겪기 위해 다른 처리 시스템들로 운송될 수 있다.
블록(520)에서, 유전체 물질(18)이 기판(2) 상에 증착된다. 도 9는 라이너 층(16) 상의 유전체 물질(18)의 형성을 예시한다. 일부 예들에서, 유전체 물질(18)은 하나의 물질로서 라이너 층(16) 상에서, 트렌치들(12) 내로, 그리고 핀들(10) 상에서 유동되고 다른 물질로 변환된다. 예로서, 질소 함유 물질이 유동되고, 후속하여, 유전체 물질(18)을 형성하기 위해 산화물 물질로 변환된다. 유전체 물질(18)의 형성은 유동성 CVD(FCVD)에 의한 것일 수 있다. FCVD의 변환 프로세스는, 예를 들어, 유동된 물질을 고압 환경의 증기에 노출시키는 것을 포함할 수 있다. 고압 환경은 80 Bar(예를 들어, 대략적으로 60,000 Torr)의 압력을 포함하여 최대 80 Bar까지, 예컨대, 1 Bar 내지 80 Bar 범위일 수 있다. 고도의 밀폐형인 라이너 층(16)의 존재로 인해, 고압 환경에서의 변환은, 위에서 언급된 바와 같이, 핀들(10)의 산화의 위험성이 거의 내지 전혀 없이 수행될 수 있다.
도 10은 핀들(10) 사이의 트렌치들(12)에 격리 구조들(예를 들어, STI들)을 형성하기 위한, 유전체 물질(18) 및 라이너 층(16)의 함몰을 예시한다. 블록(522)에서, 유전체 물질(18) 및 라이너 층(16)의 최상부 표면들을 핀들(10)의 에피택셜 층들(6)의 최상부 표면들과 평탄화하기 위해 평탄화 프로세스, 예컨대, 화학적 기계적 평탄화(CMP)가 수행된다(도시되지 않음). 그러므로, 평탄화 프로세스는 마스크 부분들(8)을 제거할 수 있다. 블록(524)에서, 유전체 물질(18) 및 라이너 층(16)은, 도 10에 도시된 바와 같이 함몰된다. 이웃하는 격리 구조들 사이로부터 핀들(10)이 돌출되도록 유전체 물질(18) 및 라이너 층(16)을 함몰시키기 위해 하나 이상의 식각 프로세스가 수행될 수 있다. 격리 구조들의 최상부 표면들(예를 들어, 유전체 물질(18) 및 라이너 층(16)의 최상부 표면)은 핀들(10)의 최상부 표면들로부터 다양한 깊이들까지 함몰될 수 있고, 도 10의 예시는 단지 예일 뿐이다. 위에서 언급된 바와 같이, 라이너 층(16)은, 핀들(10)이 상당히 산화되지 않도록 밀폐형이며, 이는 유전체 물질(18) 및 라이너 층(16)의 함몰 동안 핀들(10)의 폭들의 손실을 감소시킬 수 있다.
그 이후에, 사이에 격리 구조들을 갖는 핀들(10)은 임의의 적절한 디바이스 구조를 형성하는 데에 사용될 수 있다. 예를 들어, 핀들(10)은 FinFET들을 형성하는 데에 사용될 수 있다. 게이트 구조가 핀(10) 상에 그리고 핀(10)에 길이방향으로 수직으로 형성될 수 있다. 게이트 구조는 핀의 표면들을 따른 게이트 유전체(예를 들어, 고-k 게이트 유전체), 게이트 유전체 상의 하나 이상의 일함수 조정 층들, 및 일함수 조정 층(들) 상의 금속 충전물을 포함할 수 있다. 게이트 구조는 게이트 구조 아래에 놓인 각각의 핀(10)에 채널 영역을 한정할 수 있다. 소스/드레인 영역들(예를 들어, 에피택셜 소스/드레인 영역들)이 채널 영역의 대향 측들 상의 핀에 형성될 수 있다. 게이트 구조, 채널 영역, 및 소스/드레인 영역들은 함께 FinFET를 형성할 수 있다.
본원에 설명된 예들에서, 핀들 사이의 격리 구조가 형성될 수 있는데, 여기서 핀들 간의 치수는 감소된다. 작은 두께를 갖는 고도로 등각인 밀폐형 라이너 층이 핀들 사이에 형성될 수 있다. 라이너 층은 핀들의 산화를 감소시킬 수 있고, 이는 핀들의 폭들의 손실을 감소시킬 수 있으며 후속 처리에서의 융통성을 증가시킬 수 있다. 격리 구조들은 저온 처리를 사용하여 형성될 수 있고, 이는 핀들에서의 응력 및 굽힘을 감소시킬 수 있다. 또한, 라이너 층은 염소 함유 가스를 사용하지 않고 형성될 수 있고, 이는 안전 및 환경 문제를 감소시킬 수 있다. 추가적으로, 라이너 층의 형성은 단일 처리 시스템(100)에서 수행될 수 있고, 단일 처리 시스템은 기판(2)을 처리 시스템(100) 외부의 대기 주변 환경(예를 들어, 팹 환경)에 노출시키지 않고 상이한 처리를 위해 상이한 챔버들 간에 기판(2)을 이송하는 것을 허용한다. 기판을 그러한 대기 주변 환경에 노출시키는 것을 회피함으로써, 예컨대, 그러한 대기 주변 환경에 대한 노출로 인해 발생하는 산화 및 오염이 없음으로, 상이한 처리 사이의 세정 프로세스들이 회피될 수 있다. 이에 따라, 본원에 설명된 예들은 라이너 층의 형성에 대한 통합 해법을 제공한다.
전술한 내용은 본 개시내용의 다양한 예들에 관한 것이지만, 다른 및 추가적인 예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 이하의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 처리를 위한 방법으로서,
    핀들을 기판 상에 형성하는 단계;
    라이너 층을 상기 핀들 상에 그리고 상기 핀들 사이에 등각으로 형성하는 단계 ― 상기 라이너 층을 형성하는 단계는:
    예비 라이너 층을 상기 핀들 상에 그리고 상기 핀들 사이에 등각으로 증착시키는 것; 및
    상기 라이너 층을 형성하기 위해, 플라즈마 처리를 사용하여 상기 예비 라이너 층을 치밀화하는 것을 포함함 ―; 및
    유전체 물질을 상기 라이너 층 상에 그리고 상기 핀들 사이에 형성하는 단계를 포함하는, 반도체 처리를 위한 방법.
  2. 제1항에 있어서,
    상기 라이너 층을 형성하는 단계는 단일 처리 시스템에서 수행되고;
    상기 예비 라이너 층을 등각으로 증착시키는 것은 상기 단일 처리 시스템의 제1 처리 챔버에서 수행되고;
    상기 예비 라이너 층을 치밀화하는 것은 상기 단일 처리 시스템의 제2 처리 챔버에서 수행되고;
    상기 기판은 상기 단일 처리 시스템의 이송 장치를 통해 상기 제1 처리 챔버로부터 상기 제2 처리 챔버로 이송되는, 반도체 처리를 위한 방법.
  3. 제2항에 있어서,
    상기 기판은, 상기 기판을 대기 주변 환경에 노출시키지 않고 상기 제1 처리 챔버로부터 상기 제2 처리 챔버로 이송되는, 반도체 처리를 위한 방법.
  4. 제2항에 있어서,
    상기 기판은 300 Torr 이하의 압력을 갖는 상기 이송 장치의 이송 환경에서 상기 이송 동안에 상기 이송 환경을 제거하지 않고 상기 제1 처리 챔버로부터 상기 제2 처리 챔버로 이송되는, 반도체 처리를 위한 방법.
  5. 제1항에 있어서,
    상기 라이너 층을 형성하는 단계는 염소 함유 가스를 사용하는 것을 포함하지 않는, 반도체 처리를 위한 방법.
  6. 제1항에 있어서,
    상기 유전체 물질을 형성하는 단계는:
    유동성 물질을 유동시키는 것; 및
    상기 유동성 물질을 상기 유전체 물질로 변환하는 것을 포함하고, 상기 변환은 상기 유동성 물질을 1 Bar 내지 80 Bar 범위의 압력을 갖는 환경에 노출시키는 것을 포함하는, 반도체 처리를 위한 방법.
  7. 제1항에 있어서,
    상기 예비 라이너 층은 규소의 층이고, 상기 라이너 층은 질화된 규소인, 반도체 처리를 위한 방법.
  8. 제1항에 있어서,
    상기 유전체 물질 및 상기 라이너 층을 함몰시키는 단계를 더 포함하고, 함몰 이후에, 상기 핀들은 상기 유전체 물질 및 상기 라이너 층의 최상부 표면들 위로 돌출되는, 반도체 처리를 위한 방법.
  9. 반도체 처리 시스템으로서,
    이송 장치;
    상기 이송 장치에 결합된 제1 처리 챔버;
    상기 이송 장치에 결합된 제2 처리 챔버; 및
    시스템 제어기를 포함하고,
    상기 시스템 제어기는,
    상기 제1 처리 챔버에서 수행되는 증착 프로세스를 제어하도록 ― 상기 증착 프로세스는 예비 라이너 층을 기판 상의 핀들 상에 그리고 핀들 사이에 등각으로 증착시킴 ―;
    상기 제1 처리 챔버로부터 상기 이송 장치를 통한 상기 제2 처리 챔버로의 상기 기판의 이송을 제어하도록; 그리고
    상기 제2 처리 챔버에서 수행되는 플라즈마 처리 프로세스를 제어하도록 ― 상기 플라즈마 처리 프로세스는 라이너 층을 형성하기 위해 상기 예비 라이너 층을 치밀화함 ― 구성되는, 반도체 처리 시스템.
  10. 제9항에 있어서,
    상기 이송 장치에 결합된 제3 처리 챔버를 더 포함하고, 상기 시스템 제어기는:
    상기 제3 처리 챔버에서 수행되는 세정 프로세스를 제어하도록 ― 상기 세정 프로세스는 상기 기판을 세정함 ―; 그리고
    상기 제3 처리 챔버로부터 상기 이송 장치를 통한 상기 제1 처리 챔버로의 상기 기판의 이송을 제어하도록 구성되는, 반도체 처리 시스템.
  11. 제9항에 있어서,
    상기 시스템 제어기는 상기 제1 처리 챔버로부터 진공 환경을 통한 상기 제2 처리 챔버로의 상기 기판의 이송을 야기하도록 구성되는, 반도체 처리 시스템.
  12. 제9항에 있어서,
    상기 증착 프로세스 및 상기 플라즈마 처리 프로세스는 염소 함유 가스를 사용하는 것을 포함하지 않는, 반도체 처리 시스템.
  13. 제9항에 있어서,
    상기 증착 프로세스는 규소 함유 전구체 가스를 유동시키는 것을 포함하고, 상기 예비 라이너 층은 규소의 층이며;
    상기 플라즈마 처리 프로세스는 질소 함유 가스를 유동시키는 것을 포함하고, 상기 라이너 층은 질화된 규소의 층인, 반도체 처리 시스템.
  14. 반도체 처리 시스템으로서,
    프로세서에 의해 실행될 때 컴퓨터 시스템으로 하여금:
    처리 시스템의 제1 처리 챔버에서의 증착 프로세스를 제어하고 ― 상기 증착 프로세스는 예비 라이너 층을 기판 상의 핀들 상에 그리고 핀들 사이에 등각으로 증착시킴 ―;
    상기 처리 시스템의 상기 제1 처리 챔버로부터 상기 처리 시스템의 이송 장치를 통한 제2 처리 챔버로의 상기 기판의 이송을 제어하고 ― 상기 제1 처리 챔버 및 상기 제2 처리 챔버는 상기 이송 장치에 결합됨 ―; 그리고
    상기 제2 처리 챔버에서의 플라즈마 처리 프로세스를 제어하는 ― 상기 플라즈마 처리 프로세스는 라이너 층을 형성하기 위해 상기 예비 라이너 층을 치밀화함 ― 작동들을 수행하게 하는 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체를 포함하는, 반도체 처리 시스템.
  15. 제14항에 있어서,
    상기 제1 처리 챔버로부터 상기 제2 처리 챔버로의 상기 기판의 이송을 제어하는 작동은 상기 기판을 상기 처리 시스템 외부의 주변 환경에 노출시키지 않고 수행되는, 반도체 처리 시스템.
KR1020190145646A 2018-11-16 2019-11-14 격리 구조를 위한 스케일링된 라이너 층 KR102316186B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862768569P 2018-11-16 2018-11-16
US62/768,569 2018-11-16

Publications (2)

Publication Number Publication Date
KR20200058298A true KR20200058298A (ko) 2020-05-27
KR102316186B1 KR102316186B1 (ko) 2021-10-26

Family

ID=70726718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190145646A KR102316186B1 (ko) 2018-11-16 2019-11-14 격리 구조를 위한 스케일링된 라이너 층

Country Status (4)

Country Link
US (2) US20200161171A1 (ko)
KR (1) KR102316186B1 (ko)
CN (1) CN111199918B (ko)
TW (2) TW202322252A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220103586A (ko) * 2021-01-15 2022-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3428955A1 (en) * 2017-07-10 2019-01-16 Murata Manufacturing Co., Ltd. Substrates employing surface-area amplification, for use in fabricating capacitive elements and other devices
US10861722B2 (en) * 2018-11-13 2020-12-08 Applied Materials, Inc. Integrated semiconductor processing
US11171206B2 (en) * 2019-07-11 2021-11-09 Micron Technology, Inc. Channel conduction in semiconductor devices
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11581438B2 (en) * 2020-08-12 2023-02-14 United Microelectronics Corp. Fin structure for fin field effect transistor and method for fabrication the same
US11499223B2 (en) 2020-12-10 2022-11-15 Applied Materials, Inc. Continuous liner for use in a processing chamber
US11862482B2 (en) * 2021-03-11 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor substrate bonding tool and methods of operation
US11323070B1 (en) 2021-04-16 2022-05-03 Apple Inc. Oscillator with fin field-effect transistor (FinFET) resonator
US20220364230A1 (en) * 2021-05-12 2022-11-17 Applied Materials, Inc. Pulsing plasma treatment for film densification
JP2022178406A (ja) * 2021-05-20 2022-12-02 東京エレクトロン株式会社 温度制御方法及び温度制御装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621888B1 (ko) * 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
KR20130078815A (ko) * 2011-12-30 2013-07-10 엘아이지에이디피 주식회사 플라즈마를 이용한 기판처리장치 및 기판처리방법
KR20160081770A (ko) * 2014-12-30 2016-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
KR20160098201A (ko) * 2013-12-26 2016-08-18 인텔 코포레이션 직접 플라즈마 고밀화 프로세스 및 반도체 디바이스들
KR20170137653A (ko) * 2016-06-03 2017-12-13 어플라이드 머티어리얼스, 인코포레이티드 선택적 지역 증착을 위한 통합형 클러스터 툴

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1124252A2 (en) * 2000-02-10 2001-08-16 Applied Materials, Inc. Apparatus and process for processing substrates
US20130288485A1 (en) * 2012-04-30 2013-10-31 Applied Materials, Inc. Densification for flowable films
US20140273530A1 (en) * 2013-03-15 2014-09-18 Victor Nguyen Post-Deposition Treatment Methods For Silicon Nitride
US9601626B2 (en) * 2015-01-23 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structure with two channel layers and manufacturing method thereof
US9991154B2 (en) * 2016-02-25 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a fin field effect transistor and a shallow trench isolation
CN107591364B (zh) * 2016-07-07 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107887273A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US10008497B2 (en) * 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10373879B2 (en) * 2017-04-26 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with contracted isolation feature and formation method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621888B1 (ko) * 2005-07-19 2006-09-11 삼성전자주식회사 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법
KR20130078815A (ko) * 2011-12-30 2013-07-10 엘아이지에이디피 주식회사 플라즈마를 이용한 기판처리장치 및 기판처리방법
KR20160098201A (ko) * 2013-12-26 2016-08-18 인텔 코포레이션 직접 플라즈마 고밀화 프로세스 및 반도체 디바이스들
KR20160081770A (ko) * 2014-12-30 2016-07-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조체 및 그 제조 방법
KR20170137653A (ko) * 2016-06-03 2017-12-13 어플라이드 머티어리얼스, 인코포레이티드 선택적 지역 증착을 위한 통합형 클러스터 툴

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220103586A (ko) * 2021-01-15 2022-07-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

Also Published As

Publication number Publication date
TW202322252A (zh) 2023-06-01
TW202038380A (zh) 2020-10-16
US20200161171A1 (en) 2020-05-21
CN111199918A (zh) 2020-05-26
KR102316186B1 (ko) 2021-10-26
US20230178419A1 (en) 2023-06-08
CN111199918B (zh) 2023-08-15
TWI804693B (zh) 2023-06-11

Similar Documents

Publication Publication Date Title
KR102316186B1 (ko) 격리 구조를 위한 스케일링된 라이너 층
US6870123B2 (en) Microwave applicator, plasma processing apparatus having same, and plasma processing method
US20150079799A1 (en) Method for stabilizing an interface post etch to minimize queue time issues before next processing step
US11114306B2 (en) Methods for depositing dielectric material
US8835320B2 (en) Etching method and device
KR20200055663A (ko) 통합 반도체 처리
TW202119605A (zh) 用於記憶體應用的垂直電晶體製造
US20070099398A1 (en) Method and system for forming a nitrided germanium-containing layer using plasma processing
JP4478352B2 (ja) プラズマ処理装置及びプラズマ処理方法並びに構造体の製造方法
JP7331236B2 (ja) 誘電体材料を硬化させる方法及び装置
US20210233778A1 (en) Etching method, substrate processing apparatus, and substrate processing system
JP7412257B2 (ja) エッチング方法、基板処理装置、及び基板処理システム
KR100425658B1 (ko) 마이크로파 공급기, 이를 구비한 플라즈마 처리 장치, 및 플라즈마 처리 방법
US8497196B2 (en) Semiconductor device, method for fabricating the same and apparatus for fabricating the same
US20240136229A1 (en) Channel uniformity horizontal gate all around device
US20220298636A1 (en) Methods and apparatus for processing a substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant