KR20200058133A - 저항성 메모리 장치 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 저항성 메모리 장치는, 제 1 및 제 2 전극; 및 상기 제 1 및 제 2 전극에 인가되는 전압에 따라 산소 공공(oxygen vacancy)에 의한 도전성 경로가 형성되는 가변 저항체를 포함한다. 상기 가변 저항체는 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 금속 산화물층을 포함하고, 상기 금속 산화물층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 금속 산화물층의 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내이다. 본 발명에 의하면, 포밍 동작을 수행하지 않아도 되는 가변 저항체을 구비함으로, 저항성 메모리 셀의 리텐션 특성을 개선할 수 있다. 또한, 본 발명은 포밍 동작으로 인한 오버슈팅 전류를 제어함으로써 가변 저항체 내에 작은 사이즈의 도전성 경로를 형성하고, 오프 전류를 줄임으로 읽기 마진을 개선할 수 있다.
Description
본 발명은 저항성 메모리 장치에 관한 것으로, 좀 더 상세하게는 저항성 메모리 장치 및 그것의 제조 방법에 관한 것이다.
저항성 메모리 장치(ReRAM)는 금속 산화물을 이용하여 금속/금속산화물/금속(MIM)의 구조로서, 적당한 전기적 신호를 금속 산화물에 인가하면, 금속 산화물이 높은 저항 상태(HRS; High Resistance State)에서 낮은 저항 상태(LRS; Low Resistance State), 또는 그 반대의 상태로 변하는 가변 저항 특성이 나타난다. 저항성 메모리 장치의 가변 저항 특성에 대한 연구가 오랫동안 진행되어 왔으며 그 결과 다음과 같은 전도성 필라멘트(conducting filament) 모델이 제시되고 있다.
금속 산화물 내에서 구조적인 변화가 생겨 본래의 금속 산화물과 저항 상태가 다른 도전성 경로(CP: Conductive Path), 즉 전도성 필라멘트가 형성될 수 있다. 이 모델에 따르면, 전기적 프로세스(일반적으로, forming process라고 함)에 의해 박막 내부로 전극 금속 물질이 확산 또는 주입되거나 박막 내 결함 구조의 재배열에 의해 전도성이 매우 높은 전도성 필라멘트가 형성될 수 있다. 이 전도성 필라멘트는 국부적 영역에서의 줄 히팅(joule heating)에 의해 파괴되고, 박막 내 온도, 박막 외부 온도, 인가된 전기장, 공간 전하(space charge) 등과 같은 요인에 의해 다시 생성됨에 따라, 가변 저항 특성이 나타날 수 있다.
이러한 가변 저항 특성을 갖는 저항성 메모리 장치는 기존의 플래시 메모리보다 매우 빠른 동작 속도를 갖고, DRAM과 같이 낮은 전압에서도 동작하고, SRAM과 같이 빠르게 읽고 쓸 수 있다. 또한, 저항성 메모리 장치는 비교적 간단한 구조를 가지기 때문에 공정상 발생할 수 있는 결함을 줄이고, 제조 비용을 낮출 수 있다. 이러한 장점으로 인해 저항성 메모리 장치는 차세대 플래시 메모리를 대체하는 메모리 소자로 주목을 받고 있다.
그러나 이러한 장점에도 불구하고 저항성 메모리 장치는 정확한 스위칭 메커니즘이 규명되지 않아 재현성에 약점을 가지고 있다. 그리고 저항성 메모리 장치 사이에 동작 전압이나 내구성(endurance) 등에 약간의 편차가 존재한다. 또한, 저항성 메모리 장치가 저전력에서 동작하는 경우에 리텐션(retention) 특성이 열화 되는 문제점이 나타나고 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 저전력에서 동작하는 경우에도 메모리 셀의 리턴션 특성의 열화를 줄이는 저항성 메모리 장치 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 저항성 메모리 장치는, 제 1 및 제 2 전극; 및 상기 제 1 및 제 2 전극에 인가되는 전압에 따라 산소 공공(oxygen vacancy)에 의한 도전성 경로가 형성되는 가변 저항체를 포함한다. 상기 가변 저항체는 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 금속 산화물층을 포함하고, 상기 금속 산화물층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 금속 산화물층의 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내이다.
실시 예로서, 산소 친화도(oxygen affinity)는 상기 제 2 금속이 상기 제 1 금속보다 크고, 산소 공공 확산 장벽(oxygen vacancy diffusion barrier)은 상기 제 1 금속이 상기 제 2 금속보다 높다. 상기 제 1 또는 제 2 금속 원자는 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 중 적어도 하나일 수 있다. ALD 프로세스의 경우에, 제 1 금속 산화물과 제 2 금속 산화물을 라미네이트 구조로 층을 형성하고, PVD 또는 CVD 프로세스의 경우에, 제 1 금속 산화물과 제 2 금속 산화물의고용체 구조로 층을 형성할 수 있다. 상기 제 1 금속은 Ti이고, 상기 제 2 금속은 Al일 수 있다.
본 발명의 실시 예에 따른 저항성 메모리 장치의 다른 일면은, 제 1 및 제 2 전극; 및 상기 제 1 및 제 2 전극에 인가되는 전압에 따라 산소 공공(oxygen vacancy)에 의한 도전성 경로가 형성되는 가변 저항체를 포함하되, 상기 가변 저항체는 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 제 1 물질층; 및 상기 제 1 물질층에서 이동한 산소 공공을 저장하기 위한 제 2 물질층을 포함할 수 있다. 상기 제 1 물질층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 제 1 물질층에서 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내일 수 있다.
실시 예로서, 상기 제 2 물질층은 제 3 금속을 포함하고, 상기 제 3 금속은 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 중 적어도 하나일 수 있다. 저항성 메모리 장치는 초기 상태에서 별도의 포밍 동작을 수행하지 않을 수 있다. 상기 제 1 전극과 상기 제 1 물질층 사이에 제 1 장벽층을 포함하고, 상기 제 2 전극과 상기 제 2 물질층 사이에 제 2 장벽층을 포함할 수 있다.
본 발명의 또 다른 일면은 저항성 메모리 장치의 제조 방법에 관한 것으로, 기판 상에 제 1 전극을 형성하는 단계; 상기 제 1 전극 상에 가변 저항체를 형성하는 단계; 및 상기 가변 저항체 상에 제 2 전극을 형성하는 단계를 포함하되, 상기 가변 저항체를 형성하는 단계는, 산소 공공을 저장하기 위한 산소 부족형 금속 산화물층을 형성하는 단계; 및 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 산소 리치형 금속 산화물층을 형성하는 단계를 포함하고, 상기 제 1 산소 리치형 금속 산화물층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 제 1 산소 리치형 금속 산화물층에서 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내일 수 있다.
본 발명의 실시 예에 따르면, 포밍 동작을 수행하지 않아도 되는 가변 저항체을 구비함으로, 저항성 메모리 셀의 리텐션 특성을 개선할 수 있다. 또한, 본 발명은 포밍 동작으로 인한 오버슈팅 전류를 제어함으로써 가변 저항체 내에 작은 사이즈의 도전성 경로를 형성하고, 오프 전류를 줄임으로 읽기 마진을 개선할 수 있다.
도 1은 본 발명에 따른 저항성 메모리 장치를 보여주는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 저항성 메모리 셀을 예시적으로 보여주는 회로도이다.
도 3은 도 2a에 도시된 저항성 메모리 셀의 구조를 예시적으로 보여주는 단면도이다.
도 4은 도 3에 도시된 가변 저항체를 예시적으로 설명하기 위한 단면도이다.
도 5는 도 4에 도시된 가변 저항체의 전류-전압 곡선을 예시적으로 보여주는 그래프이다.
도 6은 본 발명의 실시 예에 따른 저항성 메모리 장치의 가변 저항체를 예시적으로 보여주는 단면도이다.
도 7 및 도 8은 도 6에 도시된 저항성 메모리 장치의 동작 특성을 종래와 비교하여 설명하기 위한 그래프이다.
도 9는 도 1에 도시된 저항성 메모리 장치의 프로그램 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 10은 도 1에 도시된 저항성 메모리 장치의 리프레시 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 11은 도 1에 도시된 저항성 메모리 장치의 소거 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 12는 본 발명에 따른 저항성 메모리 장치를 포함하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 저항성 메모리 셀을 예시적으로 보여주는 회로도이다.
도 3은 도 2a에 도시된 저항성 메모리 셀의 구조를 예시적으로 보여주는 단면도이다.
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도 5는 도 4에 도시된 가변 저항체의 전류-전압 곡선을 예시적으로 보여주는 그래프이다.
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도 7 및 도 8은 도 6에 도시된 저항성 메모리 장치의 동작 특성을 종래와 비교하여 설명하기 위한 그래프이다.
도 9는 도 1에 도시된 저항성 메모리 장치의 프로그램 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 10은 도 1에 도시된 저항성 메모리 장치의 리프레시 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 11은 도 1에 도시된 저항성 메모리 장치의 소거 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다.
도 12는 본 발명에 따른 저항성 메모리 장치를 포함하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명에 따른 저항성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 저항성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택 회로(130), 쓰기 드라이버(140), 감지 증폭기(150), 데이터 입출력 회로(160), 그리고 제어 유닛(170)을 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인(WL1-WLn)과 복수의 비트 라인(BL1-BLm) 사이에 연결된 복수의 메모리 셀을 포함할 수 있다. 각각의 메모리 셀은 저항 변화 특성을 이용하여 데이터를 저장할 수 있는 물질(예를 들면, Pt/HfO2/Ta/TiN)로 구성될 수 있다. 이러한 저항성 메모리 셀에는 싱글-비트 데이터 또는 멀티-비트 데이터가 저장될 수 있다. 멀티-비트 데이터를 저장할 수 있는 메모리 셀을 멀티-레벨 메모리 셀(MLC; multi-level memory cell)라고 한다.
싱글 레벨 셀(SLC)은 하나의 메모리 셀에 데이터 0 또는 1을 저장할 수 있다. 한편, 저항성 메모리 셀은 셋 상태와 리셋 상태의 중간에 복수의 중간 상태들(intermediate states)을 가질 수 있다. 이와 같은 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트 이상의 데이터를 저장할 수 있다. 저항성 메모리 셀은 MLC 프로그램 동작에 의해 멀티 상태(multi_state) 중에서 어느 하나를 갖는다. 예를 들면, 하나의 메모리 셀에 2 비트 데이터가 저장된다고 가정하면, 메모리 셀은 4개의 상태(11, 10, 01, 00)를 가질 수 있다. (1,1) 상태는 가장 높은 저항값을 갖고, (0,0) 상태는 가장 낮은 저항값을 가질 수 있다. 그리고 (1,0) 및 (0,1) 상태는 각각 제 1 및 제 2 중간 상태(intermediate state)로서, 제 1 및 제 2 중간 저항값을 가질 수 있다. (1,0) 상태의 저항값은 (0,1) 상태의 저항값보다 클 수 있다.
어드레스 디코더(120)는 워드 라인(WL1~WLn)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코드하고, 선택된 워드 라인으로 워드 라인 전압(Vw)을 제공할 수 있다. 또한, 어드레스 디코더(120)는 비트 라인(BL1~BLm)을 선택하기 위한 선택 신호(Yi)를 발생할 수 있다. 선택 신호(Yi)는 비트 라인 선택 회로(130)에 제공된다.
비트 라인 선택 회로(130)는 비트 라인(BL1~BLm)을 통해 메모리 셀 어레이(110)와 연결된다. 비트 라인 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 선택 신호(Yi)에 응답하여 비트 라인을 선택할 수 있다. 비트 라인 선택 회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 이용하여 비트 라인을 선택할 수 있다. 여기에서, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여, 쓰기 동작 시에는 비트 라인(BL)과 데이터 라인(DL)을 연결하고 읽기 동작 시에는 비트 라인(BL)과 감지 라인(SL)을 연결할 수 있다.
도 1의 예에서는, 어드레스 디코더(120)에 의해 제 3 워드 라인(WL3)이 선택되고, 비트 라인 선택 회로(130)에 의해 제 3 비트 라인(BL3)이 선택된다. 저항성 메모리 장치(100)는 어드레스(ADDR)를 통해 제 3 워드 라인(WL3)과 제 3 비트 라인(BL3)에 공통으로 연결되는 하나의 메모리 셀(111)을 선택할 수 있다. 이하에서, 하나의 워드 라인과 하나의 비트 라인에 의해 선택된 메모리 셀(예를 들면, 111)을 선택 메모리 셀(selected memory cell)이라 한다.
쓰기 드라이버(140)는 펄스 제어 신호(P_SET, P_RST)를 입력받고, 데이터 라인(DL)으로 프로그램 전류(I_PGM)를 제공할 수 있다. 펄스 제어 신호(P_SET, P_RST)는 제어 유닛(170)으로부터 제공될 수 있다. 여기에서, 프로그램 전류(I_PGM)는 선택 메모리 셀(111)을 멀티 상태(multi_state) 중 어느 하나로 프로그램하기 위한 것이다. 쓰기 드라이버(140)는 MLC 프로그램 동작 시에, 선택 메모리 셀(111)의 멀티 상태에 따라 한 번 또는 그 이상의 프로그램 전류(I_PGM)를 제공할 수 있다.
감지 증폭기(150)는 읽기 동작 시에 감지 라인(SL)의 전압과 기준 전압(Vref)의 차이를 감지함으로, 선택 메모리 셀(111)에 저장된 데이터를 읽을 수 있다. 여기에서, 기준 전압(Vref)은 기준 전압 발생회로(미도시)에서 제공될 수 있다. 감지 증폭기(150)는 제어 유닛(170)으로부터 제공된 제어 신호에 응답하여 동작할 수 있다.
데이터 입출력 회로(160)는 입출력 단자(DQ)로부터 데이터를 입력받거나 출력할 수 있다. 입출력 단자(DQ)의 수는 저항성 메모리 장치(100)의 종류에 따라 달라질 수 있다. 데이터 입출력 회로(160)는 데이터 입출력 제어 신호(CON)에 응답하여 쓰기 드라이버(140)에 데이터(DI)를 제공하거나 감지 증폭기(150)로부터 제공된 데이터(DO)를 외부로 출력할 수 있다. 데이터 입출력 제어 신호(CON)는 제어 유닛(170)으로부터 제공될 수 있다.
제어 유닛(170)은 외부 제어 신호(CTRL)에 응답하여 펄스 제어 신호(P_SET, P_RST)를 쓰기 드라이버(140)로 제공하고, 데이터 입출력 제어 신호(CON)를 데이터 입출력 회로(160)로 제공할 수 있다. 제어 유닛(170)은 MLC 프로그램 동작 시에 펄스 제어 신호(P_SET, P_RST)를 제어함으로, 선택 메모리 셀(111)을 프로그램할 수 있다.
도 2a 및 도 2b는 도 1에 도시된 저항성 메모리 셀을 예시적으로 보여주는회로도이다. 도 2a 및 도 2b를 참조하면, 저항성 메모리 셀(111, 112)은 기억 소자(ME; memory element)와 선택 소자(SE; select element)를 포함할 수 있다.
도 2a를 참조하면, 저항성 메모리 셀(111)의 기억 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 기억 소자(ME)와 접지 사이에 연결된다. 선택 소자(SE)는 NMOS 트랜지스터로 구성될 수 있다. NMOS 트랜지스터의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터는 턴 온(turn on) 된다. NMOS 트랜지스터가 턴 온(turn on) 되면, 기억 소자(ME)는 비트 라인(BL)을 통해 전압 또는 전류를 공급받을 수 있다. 도 2a에서는 기억 소자(ME)가 비트 라인(BL)과 선택 소자(SE) 사이에 연결되어 있다. 그러나 선택 소자(SE)가 비트 라인(BL)과 기억 소자(ME) 사이에 연결될 수도 있다.
도 2b를 참조하면, 저항성 메모리 셀(112)의 기억 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결되며, 선택 소자(SE)는 기억 소자(ME)와 워드 라인(WL) 사이에 연결된다. 선택 소자(SE)는 다이오드(D)로 구성될 수 있다. 다이오드(D)의 애노드(Anode)에는 기억 소자(ME)가 연결되고, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(ME)는 비트 라인(BL)을 통해 전압 또는 전류를 공급받을 수 있다.
도 2a 및 도 2b에서, 기억 소자(ME)는 가변 저항 특성을 갖는 저항성 물질을 포함할 수 있다. 기억 소자(ME)는 인가되는 전압에 따라 흐르는 전류가 히스테레시스 루프를 형성할 수 있다. 예를 들어, 기억 소자(ME)는 TiAlOx일 수 있다. 기억 소자(ME)는 도전성 경로(CP)의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 도전성 경로(CP)가 생성되면, 기억 소자(ME)는 저저항 상태(LRS)로 될 수 있다. 반대로, 도전성 경로(CP)가 소멸하면, 기억 소자(ME)는 고저항 상태(HRS)로 될 수 있다. 기억 소자(ME)는 한 종류 이상의 금속 원자가 도핑(doping)되거나, 두 종류 이상의 금속 원자가 고용체(solid solution)를 형성하는 금속 산화물층(metal oxide layer)을 포함할 수 있다. 금속 산화물층에 사용되는 금속 원자는 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 등일 수 있다.
도 3은 도 2a에 도시된 저항성 메모리 셀의 구조를 예시적으로 보여주는 단면도이다. 도 3을 참조하면, 저항성 메모리 셀(111)은 반도체 기판(205)의 분리 영역(210)에 의해 활성 영역(215)이 형성될 수 있다. 활성 영역(215) 내에는 소오스/드레인(220)이 형성될 수 있다. 소오스/드레인(220)사이의 활성 영역(215) 상에 게이트(230)가 형성될 수 있다.
게이트(230)에 인가되는 전압에 따라 소오스/드레인(220) 사이에 전류 통로(current path)가 형성될 수 있다. 즉, 게이트(230)에 인가되는 워드 라인 전압에 따라 턴 온 또는 턴 오프 되는 선택 소자(SE)가 형성될 수 있다. 도 2a에 도시된 바와 같이, 선택 소자(SE)는 NMOS 트랜지스터일 수 있다. 기억 소자(ME)는 가변 저항체(260)를 포함할 수 있다. 가변 저항체(260)는 제 1 전극(250) 및 플레이팅 패드(plating pad)로 이용되는 제 2 전극(280)에 사이에 위치할 수 있다.
제 2 전극(280)과 가변 저항체(260) 사이에는 도전성 제 1 콘택(270)이 존재할 수 있다. 제 1 전극(250)은 도전성 제 2 콘택(240)을 통해 소오스/드레인(220)과 연결될 수 있다. 제 1 및 제 2 전극(250, 280)은 백금(Pt)으로 형성될 수 있다. 제 2 전극(280)과 반도체 기판(205) 사이에는 게이트(230), 제 1 및 제 2 콘택(240, 270), 및 제 1 전극(250)들 각각을 절연시키기 위한 절연막층(290)이 형성될 수 있다.
도 4는 도 3에 도시된 가변 저항체를 예시적으로 설명하기 위한 단면도이다. 도 4를 참조하면, 가변 저항체(260)는 제 1 전극(250)과 제 2 전극(280) 사이에 위치한다. 가변 저항체(260)는 적어도 하나 이상의 물질층으로 구성될 수 있다. 가변 저항체(260)는 제 1 및 제 2 전극(250, 280)을 통하여 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태로 변하는 가변 저항 특성을 가질 수 있다.
가변 저항체(260)는 내부의 도전성 경로(CP)의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 제 1 전극(250)과 제 2 전극(280)을 전기적으로 도통시키는 도전성 경로(CP)가 생성된 경우, 가변 저항체(260)는 저저항 상태(LRS)를 가질 수 있다. 반대로, 이 도전성 경로(CP)가 소멸한 경우, 가변 저항체(260)는 고저항 상태(HRS)를 가질 수 있다. 가변 저항체(260)는 다량의 산소 공공(oxygeon vacancy)을 함유하는 금속 산화물층을 포함할 수 있다. 이때, 도전성 경로(CP)는 산소 공공의 거동에 의해 형성될 수 있다. 그러나 도전성 경로(CP)는 가변 저항체(260)의 종류나, 막 구조, 동작 특성에 따라, 다양한 방식으로 형성될 수 있다.
가변 저항체(260)에 형성되는 산소 공공(oxygen vacancy)의 양이 최대로 되도록 고압 수소 열처리(High-pressure hydrogen annealing, HPHA)를 할 수 있다. 가변 저항체(260)는 전이금속 산화물로 이루어 질 수 있다. 전이금속 산화물은 화학양론 산화막으로서 HfO2, ZrO2, TiO2, Al2O3 또는 Ta2O5로 이루어질 수 있으며, 비화학양론 산화막으로서 AlOx, ZrOx, TiOx, NiOx, ZnOx, MnOx, WOx, TaOx, CuOx 또는 HfOx로 이루어질 수 있다.
고압 수소 열처리(HPHA)는 150~400℃, 1~25atm의 H2 분위기에서 5-120분 동안, 바람직하게는 200℃, 10atm의 H2 분위기에서 30분 동안 실행될 수 있다. 예로서, Si로 이루어진 기판 상에 SiO2로 이루어진 제 1 절연층을 형성하고, 제 1 절연층 상에 Pt로 이루어진 제 2 전극(280)을 스퍼터링 방법으로 퇴적한다. 이어서, 제 2 전극(280) 상에 예를 들어 ALD(Atomic Layer Deposition) 방법에 의해 HfO2을 퇴적하여 가변 저항체(260)를 형성할 수 있다. 그 다음에, 가변 저항체(260)에서 형성되는 산소 공공의 양이 최대로 되도록 고압 수소 열처리(HPHA)를 실행할 수 있다.
도 5는 도 4에 도시된 가변 저항체의 전류-전압 곡선을 예시적으로 보여주는 그래프이다. 도 5를 참조하면, 초기에 가변 저항체(260)는 고저항 상태(HRS)에 있다가, 제 1 전극(도 3 참조, 250)에 인가되는 전압이 소정 플러스 전압에 도달하면 가변 저항체(260)의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변하는 셋(set) 동작이 수행될 수 있다. 셋 동작 시의 전압을 이하, 셋 전압(Vset)이라 하기로 한다.
가변 저항체(260)의 저저항 상태(LRS)는 전압이 감소하여도 유지되다가, 소정 마이너스 전압에서 다시 고저항 상태(HRS)로 변하는 리셋(reset) 동작이 수행될 수 있다. 리셋 동작 시의 전압을 이하, 리셋 전압(Vreset)이라 하기로 한다. 이와 같은 방식으로 가변 저항체(260)는 고저항 상태(HRS)와 저저항 상태(LRS)로 저항 상태가 변할 수 있다.
가변 저항체(260)는 셋 동작에 의한 저저항 상태(LRS) 및 리셋 동작에 의한 고저항 상태(HRS) 중 어느 하나의 저항 상태를 갖고, 셋 전압(Vset) 또는 리셋 전압(Vreset)이 인가되기 전까지는 직전의 저항 상태를 유지할 수 있다. 따라서, 가변 저항체(260)는 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다. 또한, 가변 저항체(260)는 전원이 제거되어도 저장된 데이터를 유지하는 비휘발성 메모리 소자로 사용될 수 있다.
가변 저항체(260)에 저장된 데이터는 읽기 전압(Vread)을 통해 독출할 수 있다. 읽기 전압(Vread)은 셋 전압(Vset)과 리셋 전압(Vreset) 사이의 전압일 수 있다. 읽기 동작 시에, 직전 동작에 따라 가변 저항체(260)의 저항 상태가 다르므로, 동일한 읽기 전압(Vread)에서 서로 다른 데이터를 읽을 수 있다.
한편, 저항성 메모리 장치(도 1 참조, 100)는 초기 상태(initial state)에서 셋 동작을 수행하는 데, 최초의 셋 동작을 포밍(forming) 동작이라 한다. 포밍 동작 시의 포밍 전압(Vforming)은 셋 전압(Vset)보다 클 수 있다. 이는 후술할 가변 저항체(260) 내의 도전성 경로를 최초로 생성하는 것이 이후의 동작들보다 더 큰 전압을 필요로 하기 때문이다. 포밍 동작 이후의 셋 동작 및 리셋 동작에서 셋 전압(Vset) 및 리셋 전압(Vreset) 각각은 거의 일정하게 유지될 수 있다. 그런데 포밍 전압은 고전압이므로, 가변 저항체(260)의 리텐션 특성을 열화시킬 수 있다. 저항성 메모리 장치(100)가 저전력에서 동작하는 경우에 고전압의 포밍 동작은 저항성 메모리 셀의 특성에 영향을 줄 수 있다.
또한, 포밍 동작 시에, 과도한 오버슈팅(overshooting) 전류가 발생할 수 있다. 오버슈팅 전류는 가변 저항체(260) 내에 형성되는 도전성 경로(CP)의 사이즈를 증가시킬 수 있다. 도전성 경로(CP)의 사이즈가 큰 경우, 저항성 메모리 장치(100)의 오프 전류가 상승하여 누설 전류를 증가시키는 문제를 초래할 수 있다. 게다가, 오프 전류 상승은 곧 온 전류와 오프 전류 사이의 차이가 감소하는 것을 의미하므로, 저항성 메모리 장치(100)의 데이터 읽기 마진을 좁게 할 수도 있다.
본 발명의 실시 예에 따른 저항성 메모리 장치는, 포밍 동작을 수행하지 않아도 되는 가변 저항체을 구비함으로, 저항성 메모리 셀의 리텐션 특성을 개선할 수 있다. 또한, 본 발명은 포밍 동작으로 인한 오버슈팅 전류를 제어함으로써 가변 저항체 내에 작은 사이즈의 도전성 경로를 형성하고, 오프 전류를 줄임으로 읽기 마진을 좋게 할 수 있는 저항성 메모리 장치를 제공할 수 있다.
도 6은 본 발명의 실시 예에 따른 저항성 메모리 장치의 가변 저항체를 예시적으로 보여주는 단면도이다. 도 6을 참조하면, 가변 저항체(260)는 제 1 전극(250)과 제 2 전극(280)사이에 제 1 물질층(261)과 제 2 물질층(262)을 포함한다. 제 1 물질층(261)은 제 1 전극(250)과 제 2 물질층(262) 사이에 있고, 제 2 물질층(262)은 제 1 물질층(261)과 제 2 전극(280) 사이에 있을 수 있다. 한편, 가변 저항체(260)는 제 1 전극(250)과 제 1 물질층(261) 사이에 제 1 장벽층(barrier layer)을 더 포함하고, 제 2 전극(280)가 제 2 물질층(262) 사이에 제 2 장벽층(barrier layer)을 더 포함할 수 있다. 제 1 및 제 2 장벽층은 유전율이 낮은 물질(예를 들면, AlOx)로 구성될 수 있다.
제 1 및 제 2 전극(250, 280)은 제 1 물질층(261)의 양단으로 전압 또는 전류를 전달하기 위한 것으로, 다양한 도전 물질 예컨대, W, Al, Ti, Pt 등과 같은 금속, TiN 등과 같은 금속 질화물, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제 1 및 제 2 전극(250, 280)은 앞에서 설명한 도 4의 전극들과 실질적으로 동일할 수 있다.
제 1 및 제 2 물질층(261, 262)은 적층된 이중막 구조를 가질 수 있다. 제 1 및 제 2 물질층(261, 262)의 조합에 의하여, 또는 제 1 및 제 2 물질층(261, 262) 각각이 가변 저항 특성을 나타낼 수 있다. 예컨대, 제 2 물질층(262)은 다량의 산소 공공(oxygen vacancy)을 저장하는 산소 부족형 금속 산화물층이고, 제 1 물질층(261)은 제 2 물질층(262)보다 더 많은 산소를 함유하는 산소 리치형 금속 산화물층일 수 있다. 제 2 물질층(262)은 TiOx(여기서, x<2), TaOy(여기서, y<2.5), HfOz(여기서, z<2) 등과 같이 화학양론비보다 산소가 부족한 물질로 형성될 수 있다.
제 1 물질층(261)은 가변 저항 특성을 가질 수 있다. 제 1 물질층(261)은 도전성 경로(CP)의 생성 또는 소멸에 의해 그 저항이 변화할 수 있다. 제 1 전극(250)에 마이너스 전압이 인가되고 제 2 전극(280)에 플러스 전압이 인가되면, 제 2 물질층(262)의 산소 공공이 제 1 물질층(261) 내로 주입되므로, 제 1 물질층(261) 내에 산소 공공에 의한 도전성 경로(CP)가 생성될 수 있다. 그에 따라 가변 저항체(260)는 저저항 상태(LRS)로 될 수 있다. 반대로, 제 1 전극(250)에 플러스 전압이 인가되고 제 2 전극(280)에 마이너스 전압이 인가되면, 산소 공공이 제 2 물질층(262)을 향하여 이동하므로 기 생성된 도전성 경로(CP)가 소멸할 수 있다. 이에 따라 가변 저항체(260)는 고저항 상태(HRS)로 될 수 있다.
제 1 물질층(261)은 한 종류 이상이 금속 원자가 도핑(doping)되거나, 두 종류 이상의 금속 원자가 고용체(solid solution)를 형성하는 금속 산화물층(metal oxide layer)일 수 있다. 여기에서, 제 1 물질층(261)에 사용되는 금속 원자는 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 등일 수 있다. ALD 프로세스의 경우에는 AOx와 BOx를 라미네이트(laminate) 구조로 층을 형성할 수 있다. 또한, PVD나 CVD 프로세스의 경우에는 AOx와 BOx의 고용체(solid solution) 구조로 층을 형성할 수 있다. 제 1 물질층(261)은 다음과 같은 화학식으로 표현될 수 있다.
제 1 물질층(261)은 B금속 산화물 베이스(Box base)에 A금속을 도핑하거나, A금속과 B금속으로 고용체(Aox + Box)로 형성할 수 있다. A금속의 비율이 α이고 B금속의 비율이 β라고 하자. 여기에서, α+β이다. α가 증가하면 저항성 메모리 셀의 저항 레벨이 감소하는 경향을 갖는다. 제 1 물질층(261)은 다음과 같은 조건으로 형성될 수 있다. 먼저, A와 B의 관계에서, A의 비율은 5~15%로 할 수 있다. 즉, 0.05≤α≤0.15이고, α/(α+β)는 5~15%일 수 있다. 다음으로, O와 (A+B)의 관계에서, O의 비율은 (A+B)의 1~2.5배일 수 있다. 즉, γ/(α+β)= γ/1, 1≤γ≤2.5로, O의 비율은 금속 A+B 비율의 1~2.5배일 수 있다. 다음으로, 산소 친화도는 B원자(atom)가 A원자보다 크다. 즉, 산소 친화도(oxygen affinity)는 B-atom > A-atom이고, 산소 공공 확산 장벽(oxygen vacancy diffusion barrier)은 AOx > BOx일 수 있다.
예를 들면, 제 1 물질층(261)은 Tiα-AlβOγ로 형성될 수 있다. 여기에서, Ti는 4.1, Al은 36.6, O는 59.3일 수 있다. α, β, γ는 다음과 같이 계산될 수 있다.
α=4.1/(41.+36.6)=0.101
β=36.6/(4.1+36.6)=0.899
γ=59.3/(4.1+36.6)=1.457
위 식에서, 0.05≤α≤0.15이고, 1≤γ≤2.5임을 알 수 있다. 이러한 조건을 만족하는 제 1 물질층(261)을 포함하는 저항성 메모리 장치(100)는 별도의 포밍 동작을 필요로 하지 않는다.
도 7 및 도 8은 도 6에 도시된 저항성 메모리 장치의 동작 특성을 종래와 비교하여 설명하기 위한 그래프이다. 도 7은 포밍 동작을 설명하기 위한 그래프이고, 도 8은 가변 저항체의 리텐션 특성을 설명하기 위한 그래프이다. 도 7을 참조하면, 종래(a)에는 초기 상태에서 셋 전압보다 높은 고전압의 포밍 전압을 필요로 하지만, 화학식 1로 표현되는 본 발명(b)의 저항성 메모리 장치에서는 포밍 전압이 셋 전압과 거의 같기 때문에 별도의 포밍 동작을 필요로 하지 않는다. 도 8을 참조하면, 종래(a)에 비해, 본 발명(b)의 저항성 메모리 장치에서의 저항성 메모리 셀의 리텐션 특성이 개선된 것을 알 수 있다.
도 9는 도 1에 도시된 저항성 메모리 장치의 프로그램 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다. 도 9를 참조하면, 프로그램 동작 동안에, 선택 소자(SE)에 펄스형 워드 라인 전압(Vw)이 인가될 수 있다. 선택 소자(SE)는 턴 온 되고, 비트 라인(BL)의 프로그램 전압(Vpgm)이 기억 소자(ME)에 인가될 수 있다. 워드 라인 전압(Vw)은 문턱 전압(Vth)보다는 높은 전압이다.
이때, 기억 소자(ME)의 컨덕턴스(conductance, 1/R) 또는 기억 소자(ME)를 통한 전류는, 프로그램 전압(Vpgm)이 인가되는 동안은 높아졌다가 프로그램 전압(Vpgm)이 제거됨에 따라서 천천히 감소한다. 기억 소자(ME)의 컨덕턴스의 감소 속도를 느리게 함으로써 프로그램 동작의 효율을 높일 수 있다. 이때, 기억 소자(ME)의 컨덕턴스, 즉 기억 소자(ME)를 통한 전류가 너무 낮아지면 리프레시(refresh) 동작이 필요해진다.
도 10은 도 1에 도시된 저항성 메모리 장치의 리프레시 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다. 도 10을 참조하면, 프로그램 동작 후 기억 소자(ME)의 컨덕턴스가 임계값으로 감소되면, 워드 라인 전압(Vw)을 주기적으로 선택 소자(SE)에 인가함으로 리프레시 동작을 수행할 수 있다. 주기적인 리프레시 동작을 통해서, 기억 소자(ME)의 컨덕턴스 즉, 기억 소자(ME)에 인가한 전류를 임계값 이상으로 유지하여 프로그램 상태를 유지할 수 있다.
도 11은 도 1에 도시된 저항성 메모리 장치의 소거 동작을 설명하기 위한, 시간에 따른 전압 및 1/저항 특성을 나타내는 그래프이다. 도 11을 참조하면, 선택 소자(SE)에 펄스형 워드 라인 전압(Vw)이 인가됨에 따라 프로그램 상태가 된다. 이후, 프로그램 상태를 소거하기 위해서는 기억 소자(ME)에 소거 전압(Ve)을 인가한다. 소거 전압(Ve)은 소거 속도를 높이기 위해서 펄스형 음의 전압일 수 있다. 소거 전압(Ve)이 인가됨에 따라, 천천히 감소하던 기억 소자(ME)의 컨덕턴스는 급격하게 감소한다. 이후에는 소거 상태가 유지된다.
도 12는 본 발명에 따른 저항성 메모리 장치를 포함하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다. 도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(400)은 저항성 메모리 장치(411) 및 메모리 컨트롤러(412)로 구성되는 플래시 메모리 시스템(410), 시스템 버스(450)에 전기적으로 연결된 중앙처리장치(430), 사용자 인터페이스(440), 전원 공급 장치(420)를 포함한다.
저항성 메모리 장치(411)에는 사용자 인터페이스(440)를 통해서 제공되거나 또는, 중앙처리장치(430)에 의해서 처리된 데이터가 메모리 컨트롤러(412)를 통해 저장된다. 메모리 시스템(410)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 컴퓨팅 시스템(400)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 저항성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 비트 라인 선택 회로
140: 쓰기 드라이버
150: 감지 증폭기
160: 데이터 입출력 회로
170: 제어 유닛
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 비트 라인 선택 회로
140: 쓰기 드라이버
150: 감지 증폭기
160: 데이터 입출력 회로
170: 제어 유닛
Claims (20)
- 제 1 및 제 2 전극; 및
상기 제 1 및 제 2 전극에 인가되는 전압에 따라 산소 공공(oxygen vacancy)에 의한 도전성 경로가 형성되는 가변 저항체를 포함하되,
상기 가변 저항체는 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 금속 산화물층을 포함하고, 상기 금속 산화물층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 금속 산화물층의 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내인 것을 특징으로 하는 저항성 메모리 장치. - 제 1 항에 있어서,
산소 친화도(oxygen affinity)는 상기 제 2 금속이 상기 제 1 금속보다 큰 것을 특징으로 하는 저항성 메모리 장치. - 제 2 항에 있어서,
산소 공공 확산 장벽(oxygen vacancy diffusion barrier)은 상기 제 1 금속이 상기 제 2 금속보다 높은 것을 특징으로 하는 저항성 메모리 장치. - 제 1 항에 있어서:
상기 제 1 또는 제 2 금속 원자는 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 중 적어도 하나인 것을 특징으로 저항성 메모리 장치. - 제 1 항에 있어서,
ALD 프로세스의 경우에, 제 1 금속 산화물과 제 2 금속 산화물을 라미네이트 구조로 층을 형성하는 저항성 메모리 장치. - 제 1 항에 있어서,
PVD 또는 CVD 프로세스의 경우에, 제 1 금속 산화물과 제 2 금속 산화물의고용체 구조로 층을 형성하는 저항성 메모리 장치. - 제 1 항에 있어서:
상기 제 1 금속은 Ti이고, 상기 제 2 금속은 Al인 것을 특징으로 하는 저항성 메모리 장치. - 제 1 및 제 2 전극; 및
상기 제 1 및 제 2 전극에 인가되는 전압에 따라 산소 공공(oxygen vacancy)에 의한 도전성 경로가 형성되는 가변 저항체를 포함하되,
상기 가변 저항체는 제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 제 1 물질층; 및
상기 제 1 물질층에서 이동한 산소 공공을 저장하기 위한 제 2 물질층을 포함하고,
상기 제 1 물질층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 제 1 물질층에서 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내인 것을 특징으로 하는 저항성 메모리 장치. - 제 8 항에 있어서,
산소 친화도(oxygen affinity)는 상기 제 2 금속이 상기 제 1 금속보다 크고,
산소 공공 확산 장벽(oxygen vacancy diffusion barrier)은 상기 제 1 금속이 상기 제 2 금속보다 높은 것을 특징으로 하는 저항성 메모리 장치. - 제 8 항에 있어서,
상기 제 1 또는 제 2 금속 원자는 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 중 적어도 하나인 것을 특징으로 저항성 메모리 장치. - 제 8 항에 있어서,
ALD 프로세스의 경우에 제 1 금속 산화물과 제 2 금속 산화물을 라미네이트 구조로 층을 형성하고,
PVD 또는 CVD 프로세스의 경우에 상기 제 1 금속 산화물과 상기 제 2 금속 산화물의 고용체 구조로 층을 형성하는 저항성 메모리 장치. - 제 8 항에 있어서,
상기 제 1 금속은 Ti이고, 상기 제 2 금속은 Al인 것을 특징으로 하는 저항성 메모리 장치. - 제 8 항에 있어서,
상기 제 2 물질층은 제 3 금속을 포함하고, 상기 제 3 금속은 Al, Si, Ti, Cr, Mn, Ni, Cu, Zn, Y, Zr, Nb, Hf, Ta, W 중 적어도 하나인 것을 특징으로 저항성 메모리 장치. - 제 8 항에 있어서,
초기 상태에서 별도의 포밍 동작을 수행하지 않는 저항성 메모리 장치. - 제 8 항에 있어서,
상기 제 1 전극과 상기 제 1 물질층 사이에 제 1 장벽층을 포함하는 저항성 메모리 장치. - 제 15 항에 있어서,
상기 제 2 전극과 상기 제 2 물질층 사이에 제 2 장벽층을 포함하는 저항성 메모리 장치. - 저항성 메모리 장치의 제조 방법에 있어서,
기판 상에 제 1 전극을 형성하는 단계;
상기 제 1 전극 상에 가변 저항체를 형성하는 단계; 및
상기 가변 저항체 상에 제 2 전극을 형성하는 단계를 포함하되,
상기 가변 저항체를 형성하는 단계는,
산소 공공을 저장하기 위한 산소 부족형 금속 산화물층을 형성하는 단계; 및
제 1 금속을 제 2 금속에 도핑하거나 상기 제 1 및 제 2 금속이 고용체(solid solution)를 형성하는 산소 리치형 금속 산화물층을 형성하는 단계를 포함하고,
상기 제 1 산소 리치형 금속 산화물층에서 상기 제 1 금속은 상기 제 1 및 제 2 금속의 합의 5~15%의 범위 내이고, 상기 제 1 산소 리치형 금속 산화물층에서 산소는 상기 제 1 및 제 2 금속의 합의 1~2.5배 범위 내인 것을 특징으로 하는 저항성 메모리 장치의 제조 방법. - 제 17 항에 있어서,
상기 제 1 전극과 상기 산소 부족형 금속 산화물층 사이에 제 1 장벽층을 형성하는 단계를 더 포함하는 저항성 메모리 장치의 제조 방법. - 제 18 항에 있어서,
상기 제 2 전극과 상기 제 2 산소 리치형 금속 산화물층 사이에 제 2 장벽층을 형성하는 단계를 더 포함하는 저항성 메모리 장치의 제조 방법. - 제 17 항에 있어서,
ALD 프로세스의 경우에 제 1 금속 산화물과 제 2 금속 산화물을 라미네이트 구조로 층을 형성하고,
PVD 또는 CVD 프로세스의 경우에 상기 제 1 금속 산화물과 상기 제 2 금속 산화물의 고용체 구조로 층을 형성하는 저항성 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180142753A KR102301109B1 (ko) | 2018-11-19 | 2018-11-19 | 저항성 메모리 장치 및 그것의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180142753A KR102301109B1 (ko) | 2018-11-19 | 2018-11-19 | 저항성 메모리 장치 및 그것의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200058133A true KR20200058133A (ko) | 2020-05-27 |
| KR102301109B1 KR102301109B1 (ko) | 2021-09-10 |
Family
ID=70911168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180142753A KR102301109B1 (ko) | 2018-11-19 | 2018-11-19 | 저항성 메모리 장치 및 그것의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102301109B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115347115A (zh) * | 2021-05-13 | 2022-11-15 | 华邦电子股份有限公司 | 电阻式随机存取存储单元及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135752A (ja) * | 2006-11-28 | 2008-06-12 | Samsung Electronics Co Ltd | ドーパントを含む抵抗性メモリ素子及びその製造方法 |
| KR20130107887A (ko) * | 2012-03-23 | 2013-10-02 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| KR20130118095A (ko) * | 2012-04-19 | 2013-10-29 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| KR20150090472A (ko) * | 2014-01-29 | 2015-08-06 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
-
2018
- 2018-11-19 KR KR1020180142753A patent/KR102301109B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135752A (ja) * | 2006-11-28 | 2008-06-12 | Samsung Electronics Co Ltd | ドーパントを含む抵抗性メモリ素子及びその製造方法 |
| KR20130107887A (ko) * | 2012-03-23 | 2013-10-02 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
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|---|---|---|---|---|
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Also Published As
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| KR102301109B1 (ko) | 2021-09-10 |
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| J301 | Trial decision |
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| GRNT | Written decision to grant |