KR20200055593A - 화소 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 실시예들은 화소 및 이를 포함하는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 표시장치는 한 프레임을 구성하는 복수의 서브프레임들 각각이 데이터기입기간 및 발광기간을 포함하고, 화소의 화소회로가, 각 서브프레임의 상기 데이터기입기간에, m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들의 조합에 의해 생성된 복수의 n 비트 데이터의 비트열들 중 대응 비트열을 수신하여 저장하는 메모리와, 각 서브프레임의 상기 발광기간에, 상기 저장된 대응 비트열의 n 개의 비트 값 및 n 개의 클락신호를 기초로 제어신호를 생성하는 컨트롤러를 포함하는 제1 화소회로; 및 각 서브프레임의 상기 발광기간에, 상기 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제2 화소회로;를 포함한다.

Description

화소 및 이를 포함하는 표시장치{Pixel and Display comprising pixels}
본 실시예들은 화소 및 이를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시장치에 대한 요구가 증가하고 있으며, 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광 표시장치(Organic Light Emitting Display Device) 등과 같은 다양한 유형의 표시 장치가 활용되고 있다. 최근 마이크로 발광 다이오드(μLED)를 이용한 표시장치(이하, "마이크로 표시장치"라고 함)에 대한 관심도 높아지고 있다.
VR(Virtual Reality), AR(Augmented Reality), MR(Mixed Reality) 기술을 위해 우수한 표시장치 특성이 요구되면서, micro LED on Silicon 또는 AMOLED on Silicon 의 개발이 증가 추세이며, 특히 고해상도 구현을 위하여 화소 사이즈 최소화에 대한 요구가 증가하고 있다.
본 발명의 실시예는 소비 전력을 절감하고 양호한 매칭 특성을 구현할 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 화소는, 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하고, 한 프레임을 구성하는 복수의 서브프레임들 각각이 데이터기입기간 및 발광기간을 포함하고, 상기 화소회로가, 각 서브프레임의 상기 데이터기입기간에, m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들의 조합에 의해 생성된 복수의 n 비트 데이터의 비트열들 중 대응 비트열을 수신하여 저장하는 메모리와, 각 서브프레임의 상기 발광기간에, 상기 저장된 대응 비트열의 n 개의 비트 값 및 n 개의 클락신호를 기초로 제어신호를 생성하는 컨트롤러를 포함하는 제1 화소회로; 및 각 서브프레임의 상기 발광기간에, 상기 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제2 화소회로;를 포함한다.
상기 n 비트 데이터의 비트열의 개수가 상기 서브프레임의 개수와 동일하고, 각 서브프레임의 발광기간은 대응 비트열의 각 비트에 할당된 시간의 합이고, 상기 n 비트 데이터는, 상기 복수의 서브프레임들의 발광기간의 차이가 최소가 되는 상기 m 개의 비트들 중 n 개의 비트들의 조합이다.
일 실시예에서, 상기 n 은 (m/2)+1 또는 (m/2)-1 이고, 상기 n 비트 데이터의 비트열들 중 2개의 비트열들은, 상기 m 비트 데이터의 비트열에서 적어도 하나의 특정 비트를 공통 비트로 포함하고, 상기 공통 비트에 할당된 시간은, 상기 m 비트 데이터의 비트열에서 상기 특정 비트에 할당된 시간의 절반일 수 있다.
일 실시예에서, 상기 n 은 m/2이고, 상기 n 비트 데이터의 비트열들은, 상기 m 개의 비트들 중 동일 위치의 비트를 포함하지 않고, 상기 n 비트 데이터의 비트열들 각각의 각 비트에 할당된 시간의 합이 서로 근사할 수 있다.
상기 제1 화소회로는, 구동전류를 출력하는 제1 트랜지스터; 상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터; 및 상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 화소가 복수 배열된 화소부; m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들의 조합에 의해 복수의 n 비트 데이터의 비트열들을 생성하고, 한 프레임을 구성하는 복수의 서브프레임들 각각에 상기 복수의 n 비트 데이터의 비트열들 중 대응 비트열을 상기 화소로 출력하는 데이터 구동부; 및 데이터기입기간 및 발광기간을 포함하는 서브프레임마다 상기 대응 비트열의 각 비트에 대응하여 화소에 클락신호를 공급하는 클락 생성부;를 포함한다.
상기 화소의 화소회로는, 각 서브프레임의 상기 데이터기입기간에, 상기 대응 비트열을 수신하여 저장하고, 각 서브프레임의 상기 발광기간에, 상기 저장된 대응 비트열의 n 개의 비트 값 및 n 개의 클락신호를 기초로 제어신호를 생성하는 제1 화소회로; 및 각 서브프레임의 상기 발광기간에, 상기 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제2 화소회로;를 포함한다.
상기 n 비트 데이터의 비트열의 개수가 상기 서브프레임의 개수와 동일하고, 각 서브프레임의 발광기간은 대응 비트열의 각 비트에 할당된 시간의 합이고, 상기 n 비트 데이터는, 상기 복수의 서브프레임들의 발광기간의 차이가 최소가 되는 상기 m 개의 비트들 중 n 개의 비트들의 조합일 수 있다.
일 실시예에서, 상기 n 은 (m/2)+1 또는 (m/2)-1 이고, 상기 n 비트 데이터의 비트열들 중 2개의 비트열들은, 상기 m 비트 데이터의 비트열에서 적어도 하나의 특정 비트를 공통 비트로 포함하고, 상기 공통 비트에 할당된 시간은, 상기 m 비트 데이터의 비트열에서 상기 특정 비트에 할당된 시간의 절반일 수 있다.
일 실시예에서, 상기 n 은 m/2이고, 상기 n 비트 데이터의 비트열들은, 상기 m 개의 비트들 중 동일 위치의 비트를 포함하지 않고, 상기 n 비트 데이터의 비트열들 각각의 각 비트에 할당된 시간의 합이 서로 근사할 수 있다.
본 발명의 실시예에 따른 표시장치는 소비 전력을 절감하고 양호한 매칭 특성을 갖는 화소회로를 구현할 수 있다. 또한 본 발명의 실시예에 따른 표시장치는 서브프레임들 간의 시간 차를 최소화하면서 작은 사이즈의 화소회로를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 데이터 분할을 설명하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 비트에 할당된 시간의 예를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 전류 공급부를 나타낸 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소(PX)를 나타낸 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 화소의 구동을 설명하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 비트 데이터 분할을 설명하는 도면이다.
도 10은 도 9의 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 비트 데이터 분할을 설명하는 도면이다.
도 12는 도 11의 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다.
도 13은 본 발명의 다른 실시예에 따른 비트 데이터 분할을 설명하는 도면이다.
도 14는 도 13의 다른 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
X와 Y가 기능적으로 연결되어 있는 경우는, X로부터 출력된 신호가 Y에 전달되는 경우처럼 X와 Y의 기능적인 연결을 가능하게 하는 회로(예를 들면, 논리회로(OR 게이트, 인버터 등), 신호 변환 회로(AD 변환회로, 감마 보정회로 등), 전위 레벨 변환 회로(레벨 쉬프터 회로 등), 전류 공급 회로, 증폭회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로), 신호 생성 회로, 기억 회로(메모리 등) 등이, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 높은 전압 또는 낮은 전압에 의해 활성화될 수 있다. 예를 들어, P타입 트랜지스터는 낮은 전압에 의해 활성화되고, N타입 트랜지스터는 높은 전압에 의해 활성화된다. 따라서, P타입 트랜지스터와 N타입 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 제조 공정을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 일 실시예에 따른 표시장치(30)는 발광소자 어레이(10) 및 구동회로 기판(20)을 포함할 수 있다. 발광소자 어레이(10)는 구동회로 기판(20)과 결합될 수 있다.
발광소자 어레이(10)는 복수의 발광소자들을 포함할 수 있다. 발광소자는 발광다이오드(LED)일 수 있다. 반도체 웨이퍼(SW) 상에 복수의 발광다이오드들을 성장시킴으로써 적어도 하나의 발광소자 어레이(10)들이 제조될 수 있다. 따라서, 발광다이오드를 개별적으로 구동회로 기판(20)에 이송할 필요없이 발광소자 어레이(10)를 구동회로 기판(20)과 결합함으로써 표시장치(30)가 제조될 수 있다.
구동회로 기판(20)에는 발광소자 어레이(10) 상의 발광다이오드 각각에 대응하는 화소회로가 배열될 수 있다. 발광소자 어레이(10) 상의 발광다이오드와 구동회로 기판(20) 상의 화소회로는 전기적으로 연결되어 화소(PX)를 구성할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2 및 도 3을 참조하면, 표시장치(30)는 화소부(110) 및 구동부(120)를 포함할 수 있다.
화소부(110)는 1 내지 2m 그레이 스케일들을 표시할 수 있는 m 비트 디지털 영상신호를 사용하여 영상을 표시할 수 있다. 화소부(110)는 소정 패턴, 예를 들어, 매트릭스 형, 지그재그 형 등 다양한 패턴으로 배열된 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 하나의 색을 방출하며, 예를 들어, 적색, 청색, 녹색, 백색 중 하나의 색을 방출할 수 있다. 화소(PX)는 적색, 청색, 녹색, 백색 외의 다른 색을 방출할 수도 있다.
화소(PX)는 발광소자를 포함할 수 있다. 발광소자는 자발광소자일 수 있다. 예를 들어, 발광소자는 발광다이오드(LED)일 수 있다. 발광소자는 마이크로 내지 나노 단위 크기의 발광다이오드(LED)일 수 있다. 발광소자는 단일 피크 파장을 발광하거나, 복수의 피크 파장을 발광할 수 있다.
화소(PX)는 발광소자와 연결된 화소회로를 더 포함할 수 있다. 화소회로는 적어도 하나의 박막 트랜지스터 및 적어도 하나의 커패시터 등을 포함할 수 있다. 화소회로는 기판 상의 반도체 적층 구조에 의해 구현될 수 있다.
화소(PX)는 프레임 단위로 동작할 수 있다. 하나의 프레임(Frame)은 복수의 서브프레임들로 구성될 수 있다. 각 서브프레임은 데이터 기입 기간 및 발광 기간을 포함할 수 있다. 데이터 기입 기간에 소정 비트의 디지털 데이터가 화소(PX)에 인가되어 저장될 수 있다. 발광 기간에 저장된 소정 비트의 디지털 데이터가 클럭 신호에 동기되어 판독되고, 디지털 데이터는 PWM 신호로 변환되어 화소(PX)는 계조를 표현할 수 있다. 서브프레임의 발광 기간은 디지털 데이터의 각 비트에 할당된 시간의 합일 수 있다.
구동부(120)는 화소부(110)를 구동 및 제어할 수 있다. 구동부(120)는 제어부(121), 감마 설정부(123), 데이터 구동부(125), 전류 공급부(127) 및 클락 생성부(129)를 포함할 수 있다.
제어부(121)는 한 프레임의 입력 영상데이터(DATA1)를 외부(예를 들어, 그래픽 제어기)로부터 제공받고, 감마 설정부(123)로부터 보정 값을 제공받아, 보정 값을 이용하여 입력 영상데이터(DATA1)에 감마 보정을 수행함으로써 보정 영상데이터(DATA2)를 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 데이터 분할을 설명하는 도면이고, 도 5는 본 발명의 일 실시예에 따른 비트에 할당된 시간의 예를 나타낸 도면이다.
도 4를 참조하면, 제어부(121)는 한 프레임의 보정 영상데이터(DATA)로부터 화소(PX)별로 계조를 추출하고, 추출된 계조를 미리 정해진 일정 비트수(예를 들어, m 비트)의 디지털 데이터로 변환할 수 있다.
제어부(121)는 m 비트 데이터를 p 개의 m보다 작은 n 비트의 데이터로 분할할 수 있다. 여기서, p는 서브프레임의 개수일 수 있다. p는 n보다 작은 수일 수 있다. 제어부(121)는 m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들을 조합하여 복수의 n 비트 데이터의 비트열들을 생성할 수 있다. 한 프레임이 2개의 서브프레임으로 구성된 경우, 제어부(121)는 m 비트 데이터의 비트열로부터 2개의 n 비트 데이터의 비트열들을 생성할 수 있다.
비트열 분할 및 분배의 상세한 설명은 후술한다.
m 비트 데이터는 최상위 비트(Most Significant Bit, MSB)부터 최하위 비트(Least Significant Bit, LSB)까지 m 개의 비트 값을 포함하는 비트열일 수 있다. 비트 값은 제1 논리 레벨 및 제2 논리 레벨 중의 어느 하나를 가질 수 있다. 제1 논리 레벨 및 제2 논리 레벨은 각각 하이 레벨 및 로우 레벨일 수 있다. 또는, 제1 논리 레벨 및 제2 논리 레벨은 각각 로우 레벨 및 하이 레벨일 수 있다.
도 5를 참조하면, m 비트 데이터의 각 비트에 설정된 시간은 상이할 수 있다. 예를 들어, 최상위 비트(MSB)에 가장 긴 제1 시간(T/2)이 할당되고, 차상위 비트(MSB-1)에 제2 시간(T/22)가 할당되는 방식으로, 최하위 비트(LSB)에 가장 짧은 제m 시간(T/2m))이 할당될 수 있다. m 비트 데이터의 각 비트에 할당된 시간의 합은 한 프레임에 할당된 시간(T)과 동일하거나 근사할 수 있다.
일 실시예에서, n 은 (m/2)+1 또는 (m/2)-1일 수 있다. n 비트 데이터의 비트열들 중 2개의 비트열들은, m 비트 데이터의 비트열에서 적어도 하나의 특정 비트를 공통 비트로 포함할 수 있다. 공통 비트에 할당된 시간은, m 비트 데이터의 비트열에서 특정 비트에 할당된 시간의 절반일 수 있다. 예를 들어, p가 2인 경우, 제어부(121)는 10비트 데이터를 2개의 6비트 데이터 또는 3개의 4비트 데이터로 분할할 수 있다. 2개의 6비트 데이터는 각각 10 비트의 최상위 비트(MSB) 및 차상위 비트(MSB-1) 중 적어도 하나를 공통 비트로 포함할 수 있다. 2개의 6비트 데이터의 공통 비트에 할당된 시간은 10 비트의 최상위 비트(MSB) 및/또는 차상위 비트(MSB-1)에 할당된 시간의 절반일 수 있다. 3개의 4비트 데이터 중 2개의 4비트 데이터는 각각 10 비트의 최상위 비트(MSB) 및 차차상위 비트(MSB-2) 중 적어도 하나를 공통 비트로 포함할 수 있다. 2개의 6비트 데이터의 공통 비트에 할당된 시간은 10 비트의 최상위 비트(MSB) 및/또는 차상위 비트(MSB-1)에 할당된 시간의 절반일 수 있다.
다른 실시예에서, n 은 m/2일 수 있다. n 비트 데이터의 비트열들은, m 개의 비트들 중 동일 위치의 비트를 포함하지 않고, n 비트 데이터의 비트열들 각각의 각 비트에 할당된 시간의 합이 서로 근사할 수 있다. 예를 들어, p가 2인 경우, 제어부(121)는 10비트 데이터를 2개의 5비트 데이터로 분할할 수 있다. 이때 2개의 5비트 데이터의 각 비트는 서로 중복하지 않는다.
제어부(121)는 분할된 p 개의 n 비트 데이터를 p 개의 서브프레임들에 분배하여 데이터구동부(125)로 출력할 수 있다. 서브프레임의 시간(길이)은 n 비트 데이터의 각 비트에 할당된 시간의 합과 동일할 수 있다. n 비트 데이터의 각 비트에 할당된 시간은 m 비트 데이터의 비트열에서의 대응 위치에 할당된 시간 또는 그의 절반일 수 있다. 서브프레임들의 시간은 동일 또는 상이할 수 있다. 제어부(121)는 서브프레임들의 시간 차이(특히, 서브프레임들의 발광기간 차이)가 최소화되도록 m 비트 데이터의 비트들을 조합하여 복수의 n 비트 데이터를 생성할 수 있다. 제어부(121)는 m 비트 데이터에서 가장 긴 시간이 할당된 최상위 비트(MSB), 차상위 비트(MSB-1) 및 차차상위 비트(MSB-2) 중 적어도 하나에 할당된 시간을 분할하여 복수의 n 비트 데이터를 생성할 수 있다.
감마 설정부(123)는 감마 곡선을 이용하여 감마 값을 설정하고, 설정된 감마 값에 의해 영상데이터의 보정 값을 설정하고, 설정된 보정 값을 제어부(121)로 출력할 수 있다. 감마 설정부(123)는 제어부(121)와 별도의 회로로 구비될 수 있고, 제어부(121)에 포함되도록 구비될 수도 있다.
데이터 구동부(125)는 제어부(121)로부터 서브프레임 단위로 m 비트 데이터를 수신하여 화소부(110)의 각 화소(PX)로 전달할 수 있다.
데이터 구동부(125)는 라인 버퍼 및 쉬프트 레지스터 회로를 포함할 수 있다. 라인 버퍼는 1 라인 버퍼 또는 2 라인 버퍼일 수 있다. 데이터 구동부(125)는 라인 단위(행 단위)로 서브프레임마다 각 화소에 n 비트 데이터를 제공할 수 있다.
전류 공급부(127)는 각 화소(PX)의 구동 전류를 생성하여 공급할 수 있다. 전류 공급부(127)의 구성은 도 6을 참조하여 후술한다.
클락 생성부(129)는 한 프레임 동안 서브프레임마다 n 개의 클락신호를 생성하여 화소(PX)들로 출력할 수 있다. n 개의 클락신호는 m 비트 데이터의 각 비트에 대응하게 출력될 수 있다. 클락신호의 신호폭(길이 또는 온(ON) 시간)은 m 비트 데이터의 각 비트에 할당된 시간에 따라 결정될 수 있다. 클락 생성부(129)는 서브프레임마다 n 개의 클락신호를 클락선(CL)으로 순차 공급할 수 있다.
구동부(120)의 각 구성요소는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 화소부(110)가 형성된 기판 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 기판에 부착되거나, 기판에 직접 형성될 수도 있다. 일 실시예에서, 제어부(121), 감마 설정부(123), 데이터 구동부(125)는 집적 회로 칩의 형태로 화소부(110)와 연결되고, 전류 공급부(127) 및 클락 생성부(129)는 기판에 직접 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 전류 공급부를 나타낸 회로도이다.
도 6을 참조하면, 전류 공급부(127)는 제1 트랜지스터(51), 제2 트랜지스터(53), 연산 증폭기(Operational Amplifier)(55) 및 가변저항(57)을 포함할 수 있다.
제1 트랜지스터(51)는 게이트가 화소(PX)에 연결되고, 제1 단자가 전원전압(VDD) 공급원과 연결되고, 제2 단자가 게이트 및 제2 트랜지스터(55)의 제1 단자에 연결된다.
제2 트랜지스터(53)는 게이트가 연산 증폭기(55)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(51)의 제2 단자에 연결되고, 제2 단자가 연산 증폭기(55)의 제2 입력단(-)에 연결된다.
연산 증폭기(55)의 제1 입력단(+)은 기준전압(Vref)의 공급원과 연결되고, 제2 입력단(-)은 가변저항(57)과 연결된다. 연산 증폭기(55)의 출력단은 제2 트랜지스터(53)의 게이트에 연결된다. 제1 입력단(+)에 기준전압(Vref)이 인가되면, 제1 입력단(+)과 제2 입력단(-)과 출력단 간의 전압 차에 의한 출력단의 전압에 따라 제2 트랜지스터(53)가 턴온 또는 턴오프될 수 있다.
가변 저항(57)은 제어부(121)로부터의 제어신호(SC)에 따라 저항값이 결정될 수 있다. 가변 저항(57)의 저항값에 따라 연산 증폭기(55)의 출력단 전압이 변경되고, 전원전압(VDD)으로부터 턴온된 제1 트랜지스터(51)와 제2 트랜지스터(53)를 따라 흐르는 전류(Iref)가 결정될 수 있다.
전류 공급부(127)는 화소(PX) 내 트랜지스터와 전류 미러를 구성함으로써 화소(PX)에 전류(Iref)에 대응한 구동전류를 공급할 수 있다. 구동전류는 화소부(110)의 전체 휘도(밝기)를 결정할 수 있다.
전술된 실시예에서 전류 공급부(127)가 P타입 트랜지스터로 구현된 제1 트랜지스터(51) 및 N타입 트랜지스터로 구현된 제2 트랜지스터(53)를 포함하는 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 제1 트랜지스터(51) 및 제2 트랜지스터(53)를 다른 타입의 트랜지스터로 구현하고, 그에 대응한 연산 증폭기를 구성하여 전류 공급부(127)를 구성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소(PX)를 나타낸 회로도이다.
도 7을 참조하면, 화소(PX)는 발광소자(ED) 및 이에 연결된 제1 화소회로(40)와 제2 화소회로(50)를 포함하는 화소회로를 포함할 수 있다. 제1 화소회로(40)는 저전압 구동 회로이고, 제2 화소회로(50)는 고전압 구동 회로일 수 있다. 제1 화소회로(40)는 복수의 로직 회로로 구현될 수 있다.
발광소자(ED)는 한 프레임 동안 서브프레임마다 데이터 구동부(125)로부터 제공되는 영상데이터의 비트 값(논리 레벨)에 기초하여 선택적으로 발광 또는 비발광됨으로써 한 프레임 내에서 발광 시간이 조절되어 계조를 표시할 수 있다.
제1 화소회로(40)는 서브프레임마다 데이터 기입 기간에 데이터 구동부(125)로부터 인가되는 n 비트 데이터의 비트 값을 저장하고, 발광 기간에 n 개의 비트 값 및 n 개의 클락신호를 기초로 제1 PWM 신호를 생성할 수 있다. 제1 화소회로(40)는 PWM 컨트롤러(401) 및 메모리(403)를 포함할 수 있다.
PWM 컨트롤러(401)는 발광 기간에 클락 생성부(120)로부터 입력되는 클락신호(CK)와 메모리(403)로부터 판독된 영상데이터의 비트 값을 기초로 제1 PWM 신호를 생성할 수 있다. PWM 컨트롤러(401)는 클락 생성부(120)로부터 클락신호가 입력되면, 대응하는 영상데이터 비트 값을 메모리(403)로부터 판독하여 제1 PWM 신호를 생성할 수 있다.
PWM 컨트롤러(401)는 서브프레임 단위로 영상데이터의 비트 값 및 클락 신호의 신호 폭을 기초로 제1 PWM 신호의 펄스 폭을 제어할 수 있다. 예를 들어, 영상데이터의 비트 값이 1이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 온되고, 영상데이터의 비트 값이 0이면 클락 신호의 신호 폭만큼 PWM 신호의 펄스 출력이 오프될 수 있다. 즉, PWM 신호의 펄스 출력의 온 시간 및 펄스 출력의 오프 시간은 클락 신호의 신호 폭(신호 길이)에 의해 결정될 수 있다. PWM 컨트롤러(401)는 하나 또는 복수의 트랜지스터로 구현되는 하나 또는 복수의 논리회로(예를 들어, OR 게이트 회로 등)를 포함할 수 있다.
메모리(403)는 서브프레임 개시 신호에 동기되어 서브프레임마다 데이터 기입 기간 동안 데이터 구동부(125)로부터 데이터선(DL)을 통해 인가되는 n 비트의 데이터를 입력받아 미리 저장할 수 있다. 정지 영상의 경우 영상 업데이트 또는 리프레쉬 전까지 메모리(403)에 기 저장된 영상데이터가 복수의 프레임 동안 연속적으로 영상 표시에 이용될 수 있다.
n 비트 데이터의 비트 값(논리 레벨)이 소정 순서에 따라 데이터 구동부(125)로부터 메모리(403)로 입력될 수 있다. 메모리(403)는 적어도 1비트 데이터를 저장할 수 있다. 일 실시예에서, 메모리(403)는 n 비트 메모리일 수 있다. 메모리(403)에는 서브프레임의 데이터 기입 기간 동안 n 비트 데이터의 n 개의 비트 값이 기록될 수 있다. 메모리(403)는 하나 또는 복수의 트랜지스터로 구현될 수 있다. 메모리(503)는 랜덤 액세스 메모리(RAM), 예를 들어, SRAM 또는 DRAM으로 구현될 수 있다.
m 비트 데이터가 변환 없이 메모리(403)로 인가되는 경우, 메모리(403)는 m 비트 데이터를 저장하기 위한 용량을 가져야 하므로, 화소의 소형화의 제약 요인이 될 수 있다. 메모리(403)가 1비트 용량인 경우, 화소는 복수의 서브프레임들로 구동해야 하므로 구동 주파수가 증가하고, 구동 주파수의 증가로 인한 소비 전류가 증가하여 배터리 사용 제품의 경우 제약 요인이 될 수 있다. 또한 서브프레임마다 상이한 시간이 할당되어야 한다. 반면, 본 발명의 실시예에서는 메모리(403)를 m 비트 보다 작은 n 비트 메모리를 사용함으로써, 메모리 용량을 줄일 수 있어 화소 사이즈를 줄일 수 있다. 또한, n 비트 메모리를 사용함으로써 1비트 메모리에 비해 서브프레임 수를 줄일 수 있어 구동 주파수를 적절하게 유지할 수 있다.
제2 화소회로(50)는 한 프레임 동안 복수의 서브프레임들 각각에 제1 화소회로(40)로부터 인가되는 제어신호에 응답하여 발광소자(ED)의 발광 및 비발광을 조절할 수 있다. 제어신호는 PWM 신호일 수 있다. 제2 화소회로(50)는 전류 공급부(127)와 전기적으로 연결된 제1 트랜지스터(501), 제2 트랜지스터(503) 및 레벨 쉬프터(505)를 포함할 수 있다.
제1 트랜지스터(501)는 구동전류를 출력할 수 있다. 제1 트랜지스터(501)는 게이트가 전류 공급부(127)에 연결되고, 제1 단자가 전원전압(VDD) 공급원에 연결되고, 제2 단자가 제2 트랜지스터(503)의 제1 단자에 연결된다. 제1 트랜지스터(501)의 게이트는 전류 공급부(127)의 제1 트랜지스터(51)의 게이트와 연결되어, 전류 공급부(127)와 전류 미러 회로를 구성할 수 있다. 이에 따라 전류 공급부(127)의 제1 트랜지스터(51)가 턴온되면서 전류 공급부(127)에 형성되는 전류(Iref)에 대응하는 구동전류를 턴온된 제1 트랜지스터(501)가 공급할 수 있다. 구동전류는 전류 공급부(127)에 흐르는 전류(Iref)와 동일할 수 있다.
제2 트랜지스터(503)는 PWM 신호에 따라 구동전류를 발광소자(ED)로 전달하거나 차단할 수 있다. 제2 트랜지스터(503)는 게이트가 레벨 쉬프터(505)의 출력단에 연결되고, 제1 단자가 제1 트랜지스터(501)의 제2 단자에 연결되고, 제2 단자가 발광소자(ED)에 연결된다.
제2 트랜지스터(503)는 레벨 쉬프트(505)로부터 출력되는 전압에 따라 턴온 또는 턴오프될 수 있다. 제2 트랜지스터(503)의 턴온 또는 턴오프 시간에 따라 발광소자(ED)의 발광 시간이 조절될 수 있다. 제2 트랜지스터(503)는 게이트 온 레벨의 신호(도 7의 실시예에서는 로우 레벨)가 게이트에 인가되면 턴온되어 제1 트랜지스터(501)가 출력하는 구동전류(Iref)를 발광소자(ED)로 전달하여 발광소자(ED)가 발광하도록 할 수 있다. 제2 트랜지스터(503)는 게이트 오프 레벨의 신호(도 7의 실시예에서는 하이 레벨)가 게이트에 인가되면 턴오프되어 제1 트랜지스터(501)가 출력하는 구동전류(Iref)가 발광소자(ED)로 전달되는 것을 차단하여 발광소자(ED)가 비발광하도록 할 수 있다. 한 프레임 동안 제2 트랜지스터(503)의 턴온 시간 및 턴오프 시간에 의해 발광소자(ED)의 발광시간 및 비발광시간이 제어되어, 화소부(110)의 색심도(Color Depth)가 표현될 수 있다.
레벨 쉬프터(505)는 제1 화소회로(40)의 PWM(Pulse Width Modulation) 컨트롤러(401)의 출력단에 연결되고, PWM 컨트롤러(401)가 출력하는 제1 PWM 신호의 전압 레벨을 변환하여 제2 PWM 신호를 생성할 수 있다. 레벨 쉬프터(505)는 제1 PWM 신호를 제2 트랜지스터(503)를 턴온시킬 수 있는 게이트 온 전압 레벨 신호와 제2 트랜지스터(503)를 턴오프시킬 수 있는 게이트 오프 레벨 신호로 변환한 제2 PWM 신호를 생성할 수 있다. PWM 컨트롤러(401)가 출력하는 제1 PWM 신호가 제2 트랜지스터(503)의 구동에 충분한 경우 레벨 쉬프터(505)는 생략될 수 있다.
레벨 쉬프터(505)가 출력하는 제2 PWM 신호의 펄스 전압 레벨은 제1 PWM 신호의 펄스 전압 레벨보다 높을 수 있으며, 레벨 쉬프터(505)는 입력 전압을 승압하는 승압 회로를 포함할 수 있다. 레벨 쉬프터(505)는 복수의 트랜지스터로 구현될 수 있다.
제1 PWM 신호의 펄스 폭에 따라 한 프레임 동안 제2 트랜지스터(503)의 턴온 시간 및 턴오프 시간이 결정될 수 있다.
도 7의 실시예에서 전류 공급부(127)는 하나의 화소(PX)에 연결되어 있으나, 전류 공급부(127)는 복수의 화소(PX)들에 공유될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 전류 공급부(127)의 제1 트랜지스터(51)는 화소부(110)의 모든 화소(PX)들 각각의 제1 트랜지스터(501)와 전기적으로 연결되어 전류 미러 회로를 구성할 수 있다. 다른 실시예에서, 행마다 전류 공급부(127)가 구비되고, 각 행의 전류 공급부(127)를 동일 행의 복수의 화소(PX)들이 공유할 수 있다.
전술된 실시예에서는 화소가 P타입 트랜지스터들로 구성된 예를 도시하였으나, 본 발명의 실시예는 이에 한정되지 않고, 화소를 N타입 트랜지스터들로 구성하고, 이 경우 화소는 P타입 트랜지스터들로 인가되는 신호의 레벨이 반전된 신호에 의해 구동할 수 있다.
도 9는 본 발명의 일 실시예에 따른 비트 데이터 분할을 설명하는 도면이고, 도 10은 본 발명의 일 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다. 도 10은 첫 번째 행에 인가되는 클락신호의 구동 타이밍이다.
도 9 및 도 10에서는 한 프레임이 2개의 서브프레임으로 구성되고, 각 서브프레임에서 10비트 데이터가 분할되어 생성된 2개의 6비트 데이터에 의해 PWM 신호가 생성되는 예를 도시하고 있다.
도 9를 참조하면, 화소(PX)의 10비트 데이터의 비트열(1011100110)의 최좌측 비트인 1이 MSB이고, 최우측 비트인 0이 LSB이다. 10비트 데이터는 2개의 6비트 데이터의 비트열들로 분할될 수 있다. 제1 서브프레임(SF1)의 시간과 제2 서브프레임(SF2)의 시간의 차이, 구체적으로는 제1 서브프레임(SF1)의 발광기간(ET)과 제2 서브프레임(SF2)의 발광기간(ET)의 차이를 최소화하도록 비트들이 조합될 수 있다.
첫 번째 6비트 데이터는 10비트 데이터의 MSB*/MSB-1*/MSB-2/MSB-7/MSB-8/LSB의 조합(101110)이다. 두 번째 6비트 데이터는 10비트 데이터의 MSB*/MSB-1*/MSB-3/MSB-4/MSB-5/MSB-6의 조합(101100)이다. 여기서, '*'는 해당 비트에 10비트 데이터에서 할당된 시간의 절반(1/2)이 할당됨을 나타낸다. 즉, 첫번째 6비트 데이터 및 두번째 6비트 데이터의 최좌측 비트인 1은 10비트 데이터의 최상위 비트(MSB)인 1로서, 10비트 데이터의 동일 위치에서 가져온 공통 비트이고, MSB에 할당된 시간의 절반씩 나뉘어 각각 할당된다. 마찬가지로 첫번째 6비트 데이터 및 두번째 6비트 데이터의 두 번째 좌측 비트인 0은 10비트 데이터의 차상위 비트(MSB-1)인 0으로서, 10비트 데이터의 동일 위치에서 가져온 공통 비트이고, MSB-1에 할당된 시간의 절반씩 나뉘어 각각 할당된다.
첫 번째(좌측) 6비트 데이터는 제1 서브프레임(SF1)의 영상데이터이고, 두 번째(우측) 6비트 데이터는 제2 서브프레임(SF2)의 영상데이터이다.
도 10을 참조하면, 화소(PX)는 한 프레임의 서브프레임마다 데이터기입기간(DT) 및 발광기간(ET)으로 구동할 수 있다. 발광기간(ET)의 ON Time은 서브프레임의 시간의 주를 이루므로, 이하에서 서브프레임의 시간과 발광기간의 시간은 혼용되어 사용될 수 있다. 제1 서브프레임의 시간과 제2 서브프레임의 시간은 상이하나 근사할 수 있다.
제1 서브프레임(SF1)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록(저장)될 수 있다. 즉, 도 9의 첫 번째 6비트 데이터 비트열(101110)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제1 서브프레임(SF1)의 발광기간(ET)에, 6비트 데이터에 동기되어 제1 내지 제6 클락신호들(CK1 내지 CK6)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 6비트 데이터의 비트 값과 제1 내지 제6 클락신호들(CK1 내지 CK6)을 기초로 PWM 신호를 생성할 수 있다.
제1 서브프레임(SF1)의 제1 내지 제6 클락신호들(CK1 내지 CK6) 각각은 6비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB에 할당된 시간(T/2)의 절반인 1/2 x (T/2) 동안 인가되고, 제2 클락신호(CK2)는 MSB-1에 할당된 시간(T/22)의 절반인 1/2 x (T/22) 동안 인가되고, 제3 클락신호(CK3)는 MSB-2에 할당된 시간(T/23) 동안 인가되고, 제4 클락신호(CK4)는 MSB-7에 할당된 시간(T/28) 동안 인가되고, 제5 클락신호(CK5)는 MSB-8에 할당된 시간(T/29) 동안 인가되고, 제6 클락신호(CK6)는 LSB에 할당된 시간(T/210) 동안 인가될 수 있다.
제2 서브프레임(SF2)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 9의 두 번째 6비트 데이터 비트열(101100)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제2 서브프레임(SF2)의 발광기간(ET)에, 6비트 데이터에 동기되어 제1 내지 제6 클락신호들(CK1 내지 CK6)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 6비트 데이터의 비트 값과 제1 내지 제6 클락신호들(CK1 내지 CK6)을 기초로 PWM 신호를 생성할 수 있다.
제2 서브프레임(SF2)의 제1 내지 제6 클락신호들(CK1 내지 CK6) 각각은 6비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB에 할당된 시간(T/2)의 절반인 1/2 x (T/2) 동안 인가되고, 제2 클락신호(CK2)는 MSB-1에 할당된 시간(T/22)의 절반인 1/2 x (T/22) 동안 인가되고, 제3 클락신호(CK3)는 MSB-3에 할당된 시간(T/24) 동안 인가되고, 제4 클락신호(CK4)는 MSB-4에 할당된 시간(T/25) 동안 인가되고, 제5 클락신호(CK5)는 MSB-5에 할당된 시간(T/26) 동안 인가되고, 제6 클락신호(CK6)는 MSB-6에 할당된 시간(T/27) 동안 인가될 수 있다.
제1 서브프레임(SF1) 및 제2 서브프레임(SF2) 각각에서, PWM 컨트롤러(501)는 메모리(503)로부터 6비트 데이터의 비트 값을 판독하고, 클락신호(CK)의 신호 폭 및 비트 데이터의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다. PWM 컨트롤러(501)는 제1 서브프레임(SF1) 및 제2 서브프레임(SF2)에 출력되는 클락신호(CK)와 비트 데이터의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 비트 데이터 분할을 설명하는 도면이고, 도 12는 본 발명의 다른 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다. 도 12는 첫 번째 행에 인가되는 클락신호의 구동 타이밍이다.
도 11 및 도 12에서는 한 프레임이 3개의 서브프레임으로 구성되고, 각 서브프레임에서 10비트 데이터가 분할되어 생성된 3개의 4비트 데이터에 의해 PWM 신호가 생성되는 예를 도시하고 있다.
도 11을 참조하면, 화소(PX)의 10비트 데이터의 비트열(1011100110)의 최좌측 비트인 1이 MSB이고, 최우측 비트인 0이 LSB이다. 10비트 데이터는 3개의 4비트 데이터로 분할될 수 있다. 제1 내지 제3 서브프레임(SF1 내지 SF3)들 간의 시간의 차이, 구체적으로는 제1 내지 제3 서브프레임(SF1 내지 SF3)들의 발광기간(ET)의 차이를 최소화하도록 비트 데이터가 조합될 수 있다.
첫 번째 4비트 데이터는 10비트 데이터의 MSB*/MSB-2*/MSB-4/LSB의 조합(1110)이다. 두 번째 4비트 데이터는 10비트 데이터의 MSB*/MSB-2*/MSB-5/MSB-8의 조합(1101)이다. 세 번째 4비트 데이터는 10비트 데이터의 MSB-1/MSB-3/MSB-6/MSB-7의 조합(0101)이다. 여기서, '*'는 해당 비트에 10비트 데이터에서 할당된 시간의 절반(1/2)이 할당됨을 나타낸다. 즉, 첫번째 4비트 데이터 및 두번째 4비트 데이터의 최좌측 비트인 1은 10비트 데이터의 최상위 비트(MSB)인 1로서, 10비트 데이터의 동일 위치에서 가져온 공통 비트이고, MSB에 할당된 시간의 절반씩 나뉘어 각각 할당된다. 마찬가지로 첫번째 6비트 데이터 및 두번째 6비트 데이터의 두 번째 좌측 비트인 1은 10비트 데이터의 세 번째 비트(MSB-2)인 1로서, 10비트 데이터의 동일 위치에서 가져온 공통 비트이고, MSB-2에 할당된 시간의 절반씩 나뉘어 각각 할당된다.
첫 번째(좌측) 4비트 데이터는 제1 서브프레임(SF1)의 영상데이터이고, 첫 번째(가운데) 4비트 데이터는 제2 서브프레임(SF2)의 영상데이터이고, 세 번째(우측) 4비트 데이터는 제3 서브프레임(SF3)의 영상데이터이다.
도 12를 참조하면, 화소(PX)는 한 프레임의 서브프레임마다 데이터기입기간(DT) 및 발광기간(ET)으로 구동할 수 있다. 제1 서브프레임의 시간과 제2 서브프레임의 시간은 상이하나 근사할 수 있다.
제1 서브프레임(SF1)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 11의 첫 번째 4비트 데이터 비트열(1110)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제1 서브프레임(SF1)의 발광기간(ET)에, 4비트 데이터에 동기되어 제1 내지 제4 클락신호들(CK1 내지 CK4)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 4비트 데이터의 비트 값과 제1 내지 제4 클락신호들(CK1 내지 CK4)을 기초로 PWM 신호를 생성할 수 있다.
제1 서브프레임(SF1)의 제1 내지 제4 클락신호들(CK1 내지 CK4) 각각은 4비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB에 할당된 시간(T/2)의 절반인 1/2 x (T/2) 동안 인가되고, 제2 클락신호(CK2)는 MSB-2에 할당된 시간(T/23)의 절반인 1/2 x (T/23) 동안 인가되고, 제3 클락신호(CK3)는 MSB-4에 할당된 시간(T/25) 동안 인가되고, 제4 클락신호(CK4)는 LSB에 할당된 시간(T/210) 동안 인가될 수 있다.
제2 서브프레임(SF2)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 11의 두 번째 4비트 데이터 비트열(1101)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제2 서브프레임(SF2)의 발광기간(ET)에, 4비트 데이터에 동기되어 제1 내지 제4 클락신호들(CK1 내지 CK4)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 4비트 데이터의 비트 값과 제1 내지 제4 클락신호들(CK1 내지 CK4)을 기초로 PWM 신호를 생성할 수 있다.
제2 서브프레임(SF2)의 제1 내지 제4 클락신호들(CK1 내지 CK4) 각각은 4비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB에 할당된 시간(T/2)의 절반인 1/2 x (T/2) 동안 인가되고, 제2 클락신호(CK2)는 MSB-2에 할당된 시간(T/23)의 절반인 1/2 x (T/23) 동안 인가되고, 제3 클락신호(CK3)는 MSB-5에 할당된 시간(T/26) 동안 인가되고, 제4 클락신호(CK4)는 MSB-8에 할당된 시간(T/29) 동안 인가될 수 있다.
제3 서브프레임(SF3)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 11의 세 번째 4비트 데이터 비트열(0101)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제3 서브프레임(SF3)의 발광기간(ET)에, 4비트 데이터에 동기되어 제1 내지 제4 클락신호들(CK1 내지 CK4)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 4비트 데이터의 비트 값과 제1 내지 제4 클락신호들(CK1 내지 CK4)을 기초로 PWM 신호를 생성할 수 있다.
제3 서브프레임(SF3)의 제1 내지 제4 클락신호들(CK1 내지 CK4) 각각은 4비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB-1에 할당된 시간(T/22) 동안 인가되고, 제2 클락신호(CK2)는 MSB-3에 할당된 시간(T/24) 동안 인가되고, 제3 클락신호(CK3)는 MSB-6에 할당된 시간(T/27) 동안 인가되고, 제4 클락신호(CK4)는 MSB-7에 할당된 시간(T/28) 동안 인가될 수 있다.
제1 내지 제3 서브프레임(SF1 내지 SF3) 각각에서, PWM 컨트롤러(501)는 메모리(503)로부터 4비트 데이터의 비트 값을 판독하고, 클락신호(CK)의 신호 폭 및 비트 데이터의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다. PWM 컨트롤러(501)는 제1 내지 제3 서브프레임(SF1 내지 SF3)에서 출력되는 클락신호(CK)와 비트 데이터의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 비트 데이터 분할을 설명하는 도면이고, 도 14는 본 발명의 다른 실시예에 따른 클락신호의 구동 타이밍을 설명하는 도면이다. 도 14는 첫 번째 행에 인가되는 클락신호의 구동 타이밍이다.
도 13 및 도 14에서는 한 프레임이 2개의 서브프레임으로 구성되고, 각 서브프레임에서 10비트 데이터가 분할되어 생성된 2개의 5비트 데이터에 의해 PWM 신호가 생성되는 예를 도시하고 있다.
도 13을 참조하면, 화소(PX)의 10비트 데이터의 비트열(1011100110)의 최좌측 비트인 1이 MSB이고, 최우측 비트인 0이 LSB이다. 10비트 데이터는 2개의 5비트 데이터로 분할될 수 있다. 제1 서브프레임(SF1)의 시간과 제2 서브프레임(SF2)의 시간의 차이, 구체적으로는 제1 서브프레임(SF1)의 발광기간(ET)과 제2 서브프레임(SF2)의 발광기간(ET)의 차이를 최소화하도록 비트들이 조합될 수 있다.
첫 번째 5비트 데이터는 10비트 데이터의 MSB/MSB-6/MSB-7/MSB-8/LSB의 조합(10110)이다. 두 번째 5비트 데이터는 10비트 데이터의 MSB-1/MSB-2/MSB-3/MSB-4/MSB-5의 조합(01110)이다.
첫 번째(좌측) 5비트 데이터는 제1 서브프레임(SF1)의 영상데이터이고, 두 번째(우측) 5비트 데이터는 제2 서브프레임(SF2)의 영상데이터이다.
도 14를 참조하면, 화소(PX)는 한 프레임의 서브프레임마다 데이터기입기간(DT) 및 발광기간(ET)으로 구동할 수 있다. 발광기간(ET)의 ON Time은 서브프레임의 시간이고, 제1 서브프레임의 시간과 제2 서브프레임의 시간은 상이하나 근사할 수 있다.
제1 서브프레임(SF1)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 13의 첫 번째 5비트 데이터 비트열(10110)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제1 서브프레임(SF1)의 발광기간(ET)에, 5비트 데이터에 동기되어 제1 내지 제5 클락신호들(CK1 내지 CK5)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 5비트 데이터의 비트 값과 제1 내지 제5 클락신호들(CK1 내지 CK5)을 기초로 PWM 신호를 생성할 수 있다.
제1 서브프레임(SF1)의 제1 내지 제5 클락신호들(CK1 내지 CK6) 각각은 5비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB에 할당된 시간(T/2) 동안 인가되고, 제2 클락신호(CK2)는 MSB-6에 할당된 시간(T/27) 동안 인가되고, 제3 클락신호(CK3)는 MSB-6에 할당된 시간(T/28) 동안 인가되고, 제4 클락신호(CK4)는 MSB-7에 할당된 시간(T/28) 동안 인가되고, 제5 클락신호(CK5)는 LSB에 할당된 시간(T/210) 동안 인가될 수 있다.
제2 서브프레임(SF2)의 데이터기입기간(DT)에, 데이터 구동부(125)로부터의 n 비트 데이터의 비트 값이 화소(PX) 내 메모리(503)에 기록될 수 있다. 즉, 도 13의 두 번째 5비트 데이터 비트열(01110)이 화소(PX) 내 메모리(503)에 기록될 수 있다.
제2 서브프레임(SF2)의 발광기간(ET)에, 5비트 데이터에 동기되어 제1 내지 제5 클락신호들(CK1 내지 CK5)이 PWM 컨트롤러(501)로 인가되고, PWM 컨트롤러(501)는 메모리(503)에 기록된 5비트 데이터의 비트 값과 제1 내지 제5 클락신호들(CK1 내지 CK5)을 기초로 PWM 신호를 생성할 수 있다.
제2 서브프레임(SF2)의 제1 내지 제5 클락신호들(CK1 내지 CK5) 각각은 5비트 데이터의 각 비트에 할당된 시간과 동일한 시간으로 인가될 수 있다. 예를 들어, 제1 클락신호(CK1)는 MSB-1에 할당된 시간(T/22) 동안 인가되고, 제2 클락신호(CK2)는 MSB-2에 할당된 시간(T/23) 동안 인가되고, 제3 클락신호(CK3)는 MSB-3에 할당된 시간(T/24) 동안 인가되고, 제4 클락신호(CK4)는 MSB-4에 할당된 시간(T/25) 동안 인가되고, 제5 클락신호(CK5)는 MSB-5에 할당된 시간(T/26) 동안 인가될 수 있다.
제1 서브프레임(SF1) 및 제2 서브프레임(SF2) 각각에서, PWM 컨트롤러(501)는 메모리(503)로부터 5비트 데이터의 비트 값을 판독하고, 클락신호(CK)의 신호 폭 및 비트 데이터의 비트 값을 기초로 PWM 신호의 펄스 폭을 제어할 수 있다. PWM 컨트롤러(501)는 제1 서브프레임(SF1) 및 제2 서브프레임(SF2)에 출력되는 클락신호(CK)와 비트 데이터의 비트 값을 기초로 PWM 신호(PWM)를 생성할 수 있다.
도 9 내지 도 14의 실시예에서, PWM 컨트롤러(501)는 비트 값이 1인 경우 클락신호(CK)의 신호 폭만큼의 펄스 폭을 갖는 펄스를 출력할 수 있다. PWM 컨트롤러(501)는 비트 값이 0인 경우 클락신호(CK)의 신호 폭만큼 펄스를 출력하지 않을 수 있다. 다른 실시예에서, PWM 컨트롤러(501)는 비트 값이 1인 경우 클락신호(CK)의 신호 폭만큼 펄스를 출력하지 않고, 비트 값이 0인 경우 클락신호(CK)의 신호 폭만큼의 펄스 폭을 갖는 펄스를 출력할 수 있다.
발광소자(ED)는 한 프레임 동안 PWM 신호의 펄스 출력에 따라 발광 또는 비발광할 수 있다. 발광소자(ED)는 펄스 출력이 온되면 펄스 폭에 대응하는 시간만큼 발광할 수 있다. 발광소자(ED)는 펄스 출력이 오프되는 시간만큼 비발광할 수 있다.
본 발명의 실시예는 마이크로 LED 표시장치로 구현될 수 있다.
본 발명의 실시예에 따른 화소는 전류 구동을 위한 전류원을 스위칭하는 화소회로를 포함하고, 스위칭 신호는 그레이 레벨(계조)를 표현하는 타이밍 신호와 디지털 데이터의 조합에 의해 생성될 수 있다.
본 발명의 실시예에 따른 화소는 한 프레임 내의 다수의 서브프레임들에 디지털 데이터를 분할하여 저장함으로써 화소 당 필요한 메모리 비트 수를 감소시킬 수 있다.
본 발명의 실시예는 메모리가 화소 내에 구비되어 전류 구동이 가능하며, 정지 영상에서 구동부가 단순한 구동 펄스만을 화소부로 전달하면 되므로 소비 전력이 개선될 수 있다.
본 발명의 실시예는 PWM 구동에 의해 저계조에서 높은 바이어스 전류를 사용하여 우수한 화소 간 매칭 특성을 확보할 수 있고, 작은 화소 사이즈로도 높은 색심도(Color Depth) 구현이 가능하다.
본 발명의 실시예는 디지털 프로세싱을 통해 원하는 감마 값 설정이 가능하고, 설정된 감마 값을 유지하면서, 전류미러 회로를 이용하여 간단하게 휘도를 조절할 수 있다.
본 발명의 실시예는 저전압 트랜지스터 위주의 회로 구성으로 고해상도 표시장치의 실현이 가능하다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (7)

  1. 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 화소에 있어서,
    한 프레임을 구성하는 복수의 서브프레임들 각각이 데이터기입기간 및 발광기간을 포함하고,
    상기 화소회로가,
    각 서브프레임의 상기 데이터기입기간에, m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들의 조합에 의해 생성된 복수의 n 비트 데이터의 비트열들 중 대응 비트열을 수신하여 저장하는 메모리와, 각 서브프레임의 상기 발광기간에, 상기 저장된 대응 비트열의 n 개의 비트 값 및 n 개의 클락신호를 기초로 제어신호를 생성하는 컨트롤러를 포함하는 제1 화소회로; 및
    각 서브프레임의 상기 발광기간에, 상기 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제2 화소회로;를 포함하고,
    상기 n 비트 데이터의 비트열의 개수가 상기 서브프레임의 개수와 동일하고,
    각 서브프레임의 발광기간은 대응 비트열의 각 비트에 할당된 시간의 합이고,
    상기 n 비트 데이터는, 상기 복수의 서브프레임들의 발광기간의 차이가 최소가 되는 상기 m 개의 비트들 중 n 개의 비트들의 조합인, 화소.
  2. 제1항에 있어서,
    상기 n 은 (m/2)+1 또는 (m/2)-1 이고,
    상기 n 비트 데이터의 비트열들 중 2개의 비트열들은, 상기 m 비트 데이터의 비트열에서 적어도 하나의 특정 비트를 공통 비트로 포함하고, 상기 공통 비트에 할당된 시간은, 상기 m 비트 데이터의 비트열에서 상기 특정 비트에 할당된 시간의 절반인, 화소.
  3. 제1항에 있어서,
    상기 n 은 m/2이고,
    상기 n 비트 데이터의 비트열들은, 상기 m 개의 비트들 중 동일 위치의 비트를 포함하지 않고,
    상기 n 비트 데이터의 비트열들 각각의 각 비트에 할당된 시간의 합이 서로 근사한, 화소.
  4. 제1항에 있어서, 상기 제1 화소회로는,
    구동전류를 출력하는 제1 트랜지스터;
    상기 제어신호에 따라 상기 구동전류를 상기 발광소자로 전달 또는 차단하는 제2 트랜지스터; 및
    상기 제어신호의 전압 레벨을 변환하는 레벨 쉬프터;를 포함하는, 화소.
  5. 발광소자 및 상기 발광소자에 연결된 화소회로를 포함하는 화소가 복수 배열된 화소부;
    m 비트 데이터의 비트열을 구성하는 m 개의 비트들 중 m 개보다 작은 n 개의 비트들의 조합에 의해 복수의 n 비트 데이터의 비트열들을 생성하고, 한 프레임을 구성하는 복수의 서브프레임들 각각에 상기 복수의 n 비트 데이터의 비트열들 중 대응 비트열을 상기 화소로 출력하는 데이터 구동부; 및
    데이터기입기간 및 발광기간을 포함하는 서브프레임마다 상기 대응 비트열의 각 비트에 대응하여 화소에 클락신호를 공급하는 클락 생성부;를 포함하고,
    상기 화소의 화소회로가,
    각 서브프레임의 상기 데이터기입기간에, 상기 대응 비트열을 수신하여 저장하고, 각 서브프레임의 상기 발광기간에, 상기 저장된 대응 비트열의 n 개의 비트 값 및 n 개의 클락신호를 기초로 제어신호를 생성하는 제1 화소회로; 및
    각 서브프레임의 상기 발광기간에, 상기 제어신호에 응답하여 상기 발광소자의 발광 및 비발광을 조절하는 제2 화소회로;를 포함하고,
    상기 n 비트 데이터의 비트열의 개수가 상기 서브프레임의 개수와 동일하고,
    각 서브프레임의 발광기간은 대응 비트열의 각 비트에 할당된 시간의 합이고,
    상기 n 비트 데이터는, 상기 복수의 서브프레임들의 발광기간의 차이가 최소가 되는 상기 m 개의 비트들 중 n 개의 비트들의 조합인, 표시장치.
  6. 제5항에 있어서,
    상기 n 은 (m/2)+1 또는 (m/2)-1 이고,
    상기 n 비트 데이터의 비트열들 중 2개의 비트열들은, 상기 m 비트 데이터의 비트열에서 적어도 하나의 특정 비트를 공통 비트로 포함하고, 상기 공통 비트에 할당된 시간은, 상기 m 비트 데이터의 비트열에서 상기 특정 비트에 할당된 시간의 절반인, 표시장치.
  7. 제5항에 있어서,
    상기 n 은 m/2이고,
    상기 n 비트 데이터의 비트열들은, 상기 m 개의 비트들 중 동일 위치의 비트를 포함하지 않고,
    상기 n 비트 데이터의 비트열들 각각의 각 비트에 할당된 시간의 합이 서로 근사한, 표시장치.
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