KR20200048694A - 전계 발광 표시 장치 - Google Patents

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엄혜선
윤두현
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Abstract

본 발명은 제1 서브 화소에 구비된 제1 전극은 제1 하부전극 및 제1 상부전극을 포함하여 이루어지고, 제2 서브 화소에 구비된 제1 전극은 제2 하부전극 및 제2 상부전극을 포함하여 이루어지고, 제3 서브 화소에 구비된 제1 전극은 제3 하부전극 및 제3 상부전극을 포함하여 이루어지고, 상기 제1 하부전극과 상기 제1 상부전극 사이의 거리, 상기 제2 하부전극과 상기 제2 상부전극 사이의 거리, 및 상기 제3 하부전극과 상기 제3 상부전극 사이의 거리는 모두 상이하고, 상기 제3 상부전극은 제3 하부층 및 제3 상부층을 포함하여 이루어지고, 상기 제3 하부층은 상기 제3 하부전극의 상면에서 상기 제3 하부전극과 동일한 패턴으로 이루어진 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}
본 발명은 전계 발광 표시 장치에 관한 것이다.
전계 발광 표시 장치는 애노드 전극과 캐소드 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다.
상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물로 이루어질 수도 있고, 퀀텀 도트(Quantum dot)와 같은 무기물로 이루어질 수도 있다.
전계 발광 표시 장치는 개별 서브 화소 별로 발광층을 구비하고 있다. 또한, 상기 개별 서브 화소는 발광층에서의 발광을 구동하기 위한 구동 박막 트랜지스터 및 상기 구동 박막 트랜지스터에 공급되는 전압을 한 프레임 동안 유지시키는 커패시터를 포함하고 있다.
이때 개별 서브 화소별로 상기 전압 유지 특성을 향상시키기 위해서는 커패시터 용량을 증가시켜야 한다. 그러나, 커패시터 용량을 증가시키기 위해서는 서브 화소의 면적을 증가시켜야 하기 때문에 초고해상도 디스플레이 구현에 제약이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 서브 화소의 면적을 증가시키지 않으면서도 커패시터 용량을 증가시킬 수 있는 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 서로 인접하는 제1 서브 화소와 제2 서브 화소; 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 이루어진 구동 박막 트랜지스터; 상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 전기적으로 연결되는 제1 커패시터; 및 상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 전기적으로 연결되는 제2 커패시터를 포함하여 이루어지고, 상기 제1 커패시터는 상기 제1 서브 화소에서 상기 제2 서브 화소까지 연장되어 있고, 상기 제2 커패시터는 상기 제2 서브 화소에서 상기 제1 서브 화소까지 연장되어 있는 전계 발광 표시 장치를 제공한다.
본 발명은 또한, 서로 인접하는 제1 서브 화소와 제2 서브 화소를 구비한 기판; 상기 기판 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 이루어진 구동 박막 트랜지스터; 상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 연결되는 제1 커패시터; 및 상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 연결되는 제2 커패시터를 포함하여 이루어지고, 상기 제1 커패시터는 상기 제1 서브 화소에서 상기 제2 커패시터와 중첩되고, 상기 제1 커패시터는 상기 제2 서브 화소에서 상기 제2 커패시터와 중첩되는 전계 발광 표시 장치를 제공한다.
본 발명의 일 실시예에 따르면, 제1 커패시터 및 제2 커패시터 각각이 제1 서브 화소 및 제2 서브 화소 모두에 형성되기 때문에, 제1/제2 서브 화소의 면적을 증가시키지 않으면서도 제1/제2 커패시터의 용량을 증가시킬 수 있다. 따라서, 본 발명에 따른 전계 발광 표시 장치는 초고해상도 구현이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이고, 도 1b는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 평면도로서, 도 2는 도 1b의 회로도에서 커패시터를 제외한 구성을 도시한 것이고, 도 3은 도 2에 제1 커패시터를 추가로 도시한 것이고, 도 4는 도 3에 제2 커패시터를 추가로 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제1 서브 화소 및 제2 서브 화소의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 단면도로서 박막 트랜지스터의 적층 구조를 보여주는 단면도이다.
도 7a는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이고, 도 7b는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 전계 발광 표시장치의 평면도로서, 도 8은 도 7b의 회로도에서 커패시터를 제외한 구성을 도시한 것이고, 도 9는 도 8에 제1 커패시터를 추가로 도시한 것이고, 도 10은 도 9에 제2 커패시터를 추가로 도시한 것이다.
도 11은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 제1 서브 화소 및 제2 서브 화소의 단면도이다.
도 12a 내지 도 12c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소(P1, P2)의 회로도이고, 도 1b는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이다. 도 1a 및 도 1b에는 편의상 서로 인접하는 제1 서브 화소(P1) 및 제2 서브 화소(P2)만으로 도시하였다. 상기 제1 서브 화소(P1)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 중 하나의 서브 화소로 이루어지고, 상기 제2 서브 화소(P2)는 다른 하나의 서브 화소로 이루어질 수 있다.
도 1a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소(P1, P2)는 게이트 라인(GL), 고전원 라인(VDD), 데이터 라인(DL), 및 기준 라인(Ref)을 포함하여 이루어진다.
상기 게이트 라인(GL)과 고전원 라인(VDD)은 서로 이격되면서 제1 방향, 예로서 가로 방향으로 배열되어 있고, 상기 데이터 라인(DL), 및 기준 라인(Ref)은 서로 이격되면서 상기 제1 방향과 상이한 제2 방향, 예로서 세로 방향으로 배열되어 있다.
상기 제1 서브 화소(P1) 및 제2 서브 화소(P2)는 하나의 데이터 라인(DL)과 다른 하나의 데이터 라인(DL) 사이에 구비된다. 따라서, 상기 하나의 데이터 라인(DL)과 상기 다른 하나의 데이터 라인(DL) 간격은 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)의 제1 방향의 폭을 정의한다. 상기 게이트 라인(GL)과 상기 전원 라인(VDD)은 각각 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)에서 공유한다.
다만, 본 발명에 따른 개별 서브 화소(P1, P2)를 구성하는 게이트 라인(GL), 고전원 라인(VDD), 데이터 라인(DL), 및 기준 라인(Ref)이 반드시 도 1a에 따른 구조로 한정되는 것은 아니며, 상기 게이트 라인(GL), 고전원 라인(VDD), 데이터 라인(DL), 및 기준 라인(Ref)의 배열 구조는 당업계에 공지된 다양한 구조로 변경될 수 있다.
상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2) 각각은 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 초기화 박막 트랜지스터(T3), 커패시터(C1, C2), 및 발광 소자(OLED)를 포함하여 이루어진다. 상기 스위칭 박막 트랜지스터(T1), 상기 구동 박막 트랜지스터(T2), 및 상기 초기화 박막 트랜지스터(T3)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
상기 스위칭 박막 트랜지스터(T1)는 상기 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(DL)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터(T2)에 공급한다.
상기 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 고전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 발광소자(OLED)에 공급한다.
상기 초기화 박막 트랜지스터(T3)는 상기 구동 박막 트랜지스터(T2)의 소스 전압을 초기화시키고 발광 소자(OLED)에 쌓여있는 전하를 제거하기 위한 것으로서, 이와 같은 초기화 박막 트랜지스터(T3)는 상기 게이트 라인(GL)에서 공급되는 초기화 제어 신호에 응답하여 상기 기준 라인(Ref)으로부터 공급되는 초기화 전압을 상기 구동 박막 트랜지스터(T2)의 소스 단자에 공급한다. 도면에는 상기 게이트 라인(GL)에서 초기화 제어 신호가 공급되는 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니고 상기 게이트 라인(GL)과 별도로 상기 초기화 박막 트랜지스터(T3)에 초기화 제어 신호를 공급하는 초기화 제어 라인이 추가로 구비될 수 있다. 상기 초기화 박막 트랜지스터(T3)는 구동 박막 트랜지스터(T2)의 특성 값에 따른 전류를 상기 기준 라인(Ref)으로 공급할 수도 있다.
상기 커패시터(C1, C2)는 상기 구동 박막 트랜지스터(T2)에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 것으로서, 상기 구동 박막 트랜지스터(T2)의 게이트 단자 및 소스 단자에 각각 연결된다. 상기 구동 박막 트랜지스터(T2)의 게이트 단자는 상기 스위칭 박막 트랜지스터(T1)의 드레인 단자에 연결되고, 상기 구동 박막 트랜지스터(T2)의 소스 단자는 발광 소자(OLED)의 애노드 단자에 연결된다.
상기 커패시터(C1, C2)는 상기 제1 서브 화소(P1)에 구비된 제1 커패시터(C1) 및 상기 제2 서브 화소(P2)에 구비된 제2 커패시터(C2)를 포함하여 이루어진다.
본 발명의 일 실시예에 따르면, 상기 제1 커패시터(C1)가 상기 제1 서브 화소(P1)에서 상기 제2 서브 화소(P2)까지 연장되어 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성되고, 상기 제2 커패시터(C2)가 상기 제2 서브 화소(P2)에서 상기 제1 서브 화소(P1)까지 연장되어 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성되어, 상기 서브 화소(P1, P2)의 크기를 증가시키지 않으면서 상기 커패시터(C1, C2)의 용량을 증가시킬 수 있는데, 이에 대해서는 후술하기로 한다.
상기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(T2)에서 공급되는 데이터 전류에 따라 소정의 광을 발광한다. 상기 발광 소자(OLED)는 상기 구동 박막 트랜지스터(T2)의 소스 전극에 연결된 애노드(Anode) 전극, 및 상기 애노드 전극 위에 차례로 형성된 유기 발광층과 캐소드(Cathode) 전극을 포함하여 이루어진다. 상기 발광 소자(OLED)의 캐소드 전극은 저전원 라인(VSS)과 연결된다.
도 1b는 도 1a에 전압 유지 라인(VHL; Voltage Holding Line)이 추가된 것이다. 상기 전압 유지 라인(VHL)은 본 발명에 따른 전계 발광 표시 장치가 실리콘 웨이퍼와 같은 반도체 기판을 이용할 경우 상기 반도체 기판의 전압을 일정하게 유지하기 위한 전압을 공급한다. 따라서, 도 1b에 따른 회로도는 유리 기판 또는 플라스틱 기판을 이용할 경우에는 적용되지 않을 수 있다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 평면도로서, 도 2는 전술한 도 1b의 회로도에서 커패시터(C1, C2)를 제외한 구성을 도시한 것이고, 도 3은 도 2에 제1 커패시터(C1)를 추가로 도시한 것이고, 도 4는 도 3에 제2 커패시터(C2)를 추가로 도시한 것이다.
우선, 도 2를 참조하여 서로 인접하는 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 각각 구비된 박막 트랜지스터(T1, T2, T3)의 구성에 대해서 설명하고, 이어서 도 3 및 도 4를 참조하여 캐패시터(C1, C2)가 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 중첩되는 모습에 대해서 설명하기로 한다.
도 2에서 알 수 있듯이, 제1 방향, 예로서 가로 방향으로 고전원 라인(VDD), 게이트 라인(GL), 및 전압 유지 라인(VHL; Voltage Holding Line)이 배열되어 있고, 제2 방향, 예로서 세로 방향으로 데이터 라인(DL) 및 기준 라인(Ref)이 배열되어 있다.
전술한 바와 같이, 상기 고전원 라인(VDD)은 개별 서브 화소(P1, P2)의 구동 박막 트랜지스터(T2)에 전원을 공급하고, 상기 게이트 라인(GL)은 개별 서브 화소(P1, P2)의 스위칭 박막 트랜지스터(T1)에 게이트 신호를 공급함과 더불어 개별 서브 화소(P1, P2)의 센싱 박막 트랜지스터(T3)에 초기화 제어 신호를 공급하고, 상기 데이터 라인(DL)은 개별 서브 화소(P1, P2)의 스위칭 박막 트랜지스터(T1)에 데이터 전압을 공급하고, 상기 기준 라인(Ref)은 개별 서브 화소(P1, P2)의 초기화 박막 트랜지스터(T3)에 초기화 전압을 공급할 수 있다.
상기 전압 유지 라인(VHL)은 본 발명에 따른 전계 발광 표시 장치가 실리콘 웨이퍼와 같은 반도체 기판을 이용할 경우 상기 반도체 기판의 전압을 일정하게 유지하기 위한 전압을 공급한다. 본 발명에 따른 전계 발광 표시 장치가 유리 또는 플라스틱과 같은 절연 기판을 이용할 경우에는 상기 전압 유지 라인(VHL)은 생략된다.
개별 서브 화소(P1, P2)에는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 센싱 박막 트랜지스터(T3)가 구비되어 있다.
상기 스위칭 박막 트랜지스터(T1)는 제1 게이트 영역(GA1), 제1 소스 영역(SA1), 및 제1 드레인 영역(DA1)을 포함하여 이루어진다.
상기 제1 게이트 영역(GA1)은 비아(via)(x)를 통해서 제1 게이트 전극(G1)과 연결되며, 상기 제1 게이트 전극(G1)은 비아(x)를 통해서 상기 게이트 라인(GL)과 연결된다. 따라서, 상기 게이트 라인(GL)으로 공급되는 게이트 신호는 상기 제1 게이트 전극(G1)을 경유하여 상기 제1 게이트 영역(GA1)으로 공급된다. 상기 제1 게이트 전극(G1)은 상기 게이트 라인(GL)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴 형성될 수 있고, 상기 제1 게이트 영역(GA1)은 상기 제1 게이트 전극(G1) 및 상기 게이트 라인(GL)과 중첩되면서 상기 제1 서브 화소(P1)에서 상기 제2 서브 화소(P2)까지 연속적으로 연장될 수 있다.
상기 제1 소스 영역(SA1)은 비아(x)를 통해서 제1 소스 전극(S1)과 연결되며, 상기 제1 소스 전극(S1)은 상기 데이터 라인(DL)에서 분기될 수 있다. 따라서, 상기 데이터 라인(DL)으로 공급되는 데이터 신호는 상기 제1 소스 전극(S1)을 경유하여 상기 제1 소스 영역(SA1)으로 공급된다. 상기 제1 소스 영역(SA1)은 상기 제1 소스 전극(S1)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴 형성될 수 있다.
상기 제1 드레인 영역(DA1)은 비아(x)를 통해서 제1 드레인 전극(D1)과 연결되고, 상기 제1 드레인 전극(D1)은 구동 박막 트랜지스터(T2)의 제2 게이트 전극(G2)과 연결된다. 따라서, 상기 스위칭 박막 트랜지스터(T1)에서 스위칭한 데이터 전압은 상기 제1 드레인 영역(DA1)에서 상기 제1 드레인 전극(D1)을 경유하여 상기 제2 게이트 전극(G2)으로 공급된다. 상기 제1 드레인 영역(DA1)은 상기 제1 드레인 전극(D1)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴 형성될 수 있다.
상기 구동 박막 트랜지스터(T2)는 제2 게이트 영역(GA2), 제2 소스 영역(SA2), 및 제2 드레인 영역(DA2)을 포함하여 이루어진다.
상기 제2 게이트 영역(GA2)은 비아(x)를 통해서 제2 게이트 전극(G2)과 연결되고, 상기 제2 게이트 전극(G2)은 상기 제1 드레인 전극(D1)과 연결된다. 따라서, 상기 제1 드레인 전극(D1)의 데이터 전압은 상기 제2 게이트 전극(G2)을 경유하여 상기 제2 게이트 영역(GA2)에 게이트 신호로서 공급된다. 상기 제2 게이트 전극(G2)은 상기 제1 드레인 전극(D1)과 일체로 형성될 수 있고, 상기 제2 게이트 영역(GA2)은 상기 제2 게이트 전극(G2)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다. 상기 제2 게이트 영역(GA2)은 도시된 바와 같이, 이웃하는 서브 화소(P1, P2)의 데이터 라인(DL)까지 연장될 수도 있다.
상기 제2 소스 영역(SA2)은 비아(x)를 통해서 제2 소스 전극(S2)과 연결되며, 상기 제2 소스 전극(S2)은 비아(x)를 통해서 애노드 전극과 연결된다. 따라서, 상기 제2 소스 영역(SA2)의 데이터 전류는 상기 제2 소스 전극(S2)을 경유하여 애노드 전극으로 공급된다. 상기 제2 소스 영역(SA2)과 상기 제2 소스 전극(S2)은 서로 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다.
상기 제2 드레인 영역(DA2)은 비아(x)를 통해서 제2 드레인 전극(D2)과 연결되고, 상기 제2 드레인 전극(D2)은 비아(x)를 통해서 상기 고전원 라인(VDD)과 연결될 수 있다. 따라서, 상기 고전원 라인(VDD)에서 공급된 전원은 상기 제2 드레인 전극(D2)을 경유하여 상기 제2 드레인 영역(DA2)으로 공급된다. 상기 제2 드레인 영역(DA2)은 상기 제2 드레인 전극(D2)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성되고, 상기 제2 드레인 전극(D2)은 상기 고전원 라인(VDD)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다.
상기 센싱 박막 트랜지스터(T3)는 제3 게이트 영역(GA3), 제3 소스 영역(SA3), 및 제3 드레인 영역(DA3)을 포함하여 이루어진다.
상기 제3 게이트 영역(GA3)은 비아(x)를 통해서 제3 게이트 전극(G3)과 연결되고, 상기 제3 게이트 전극(G3)은 비아(x)를 통해서 상기 게이트 라인(GL)과 연결된다. 따라서, 상기 게이트 라인(GL)으로 공급되는 센싱 제어 신호는 상기 제3 게이트 전극(G3)을 경유하여 상기 제3 게이트 영역(GA3)으로 공급된다. 상기 제3 게이트 영역(GA3)은 상기 제1 게이트 영역(GA1)과 일체로 형성되고, 상기 제3 게이트 전극(G3)은 상기 제1 게이트 전극(G1)과 일체로 형성될 수 있다. 따라서, 상기 제3 게이트 전극(G3)은 상기 게이트 라인(GL)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴 형성될 수 있고, 상기 제3 게이트 영역(GA3)은 상기 제3 게이트 전극(G3) 및 상기 게이트 라인(GL)과 중첩되면서 상기 제1 서브 화소(P1)에서 상기 제2 서브 화소(P2)까지 연속적으로 연장될 수 있다.
상기 제3 소스 영역(SA3)은 비아(x)를 통해서 제3 소스 전극(S3)과 연결되며, 상기 제3 소스 전극(S3)은 상기 제2 소스 전극(S2)과 연결된다. 따라서, 상기 제2 소스 전극(S2)의 데이터 전류는 상기 제3 소스 전극(S3)을 경유하여 상기 제3 소스 영역(SA3)으로 공급된다. 상기 제3 소스 영역(SA3)은 상기 제2 소스 영역(SA2)과 일체로 형성되고, 상기 제3 소스 전극(S3)은 상기 제2 소스 전극(S2)과 일체로 형성될 수 있다. 따라서, 상기 제3 소스 영역(SA3)과 상기 제3 소스 전극(S3)은 서로 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다.
상기 제3 드레인 영역(DA3)은 비아(x)를 통해서 제3 드레인 전극(D3)과 연결되고, 상기 제3 드레인 전극(D3)은 상기 기준 라인(Ref)과 연결된다. 따라서, 상기 기준 라인(Ref)으로부터 공급되는 전압은 상기 제3 드레인 전극(D3)을 경유하여 상기 제3 드레인 영역(DA3)으로 공급될 수 있다. 상기 제3 드레인 영역(DA3)은 상기 제3 드레인 전극(D3)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성되고, 상기 제3 드레인 전극(D3)은 상기 기준 라인(Ref)과 일체로 형성될 수 있다. 즉, 상기 기준 라인(Ref)의 일 부분이 상기 제3 드레인 전극(D3)으로 기능할 수 있다.
또한, 개별 서브 화소(P1, P2)에는 전압 유지 영역(VHA)이 구비되어 있고, 상기 전압 유지 영역(VHA)은 비아(x)를 통해 전압 유지 전극(VHE)에 연결되어 있고, 상기 전압 유지 전극(VHE)은 비아(x)를 통해 상기 전압 유지 라인(VHL)에 연결되어 있다. 따라서, 상기 전압 유지 라인(VHL)을 통해 공급되는 전압은 상기 전압 유지 전극(VHE)을 경유하여 상기 전압 유지 영역(VHA)에 공급된다. 상기 전압 유지 영역(VHA)은 상기 전압 유지 라인(VHL)과 평행하게 이격되면서 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되거나 상기 전압 유지 라인(VHL)과 평행하게 중첩되면서 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장될 수 있고, 상기 전압 유지 전극(VHE)은 개별 서브 화소(P1, P2) 내에서 패턴 형성될 수 있다.
도 3에서 알 수 있듯이, 제1 서브 화소(P1)에는 제1 커패시터(C1)가 구비되어 있다.
상기 제1 커패시터(C1)는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH)을 포함하여 이루어진다.
상기 제1 커패시터 하부 전극(C1-L)는 비아(x)를 통해서 제1 서브 화소(P1)의 제2 게이트 전극(G2)과 연결되어 있다. 상기 제1 커패시터 하부 전극(C1-L)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성된다. 특히, 상기 제1 커패시터 하부 전극(C1-L)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되면서 전체적으로 사각형 구조로 이루어지지만, 상기 제2 서브 화소(P2)에서 컷-오프(cut-off) 영역을 구비한다. 즉, 상기 컷-오프 영역에는 상기 제1 커패시터 하부 전극(C1-L)이 형성되지 않는데, 상기 컷-오프 영역은 후술하는 제2 커패시터 하부 전극(C2-L)이 비아(x)를 통해서 제2 서브 화소(P2)의 제2 게이트 전극(G2)과 연결되는 영역이다. 따라서, 상기 컷-오프 영역에 의해서 상기 제1 커패시터 하부 전극(C1-L)과 상기 제2 커패시터 하부 전극(C2-L) 사이의 쇼트(short)가 방지될 수 있다.
상기 제1 커패시터 상부 전극(C1-HL, C1-HH)은 제1 하부층(C1-HL) 및 제1 상부층(C1-HH)을 포함하여 이루어진다. 상기 제1 하부층(C1-HL)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 구비된 비아(x)를 통해서 상기 제1 상부층(C1-HH)에 연결되고, 상기 제1 상부층(C1-HH)은 제1 서브 화소(P1)에 구비된 비아(x)를 통해서 제1 서브 화소(P1)의 제2 소스 전극(S2)에 연결될 수 있다. 따라서, 상기 제1 하부층(C1-HL)은 상기 제1 상부층(C1-HH)을 통해서 상기 제1 서브 화소(P1)의 제2 소스 전극(S2)에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)이 제1 하부층(C1-HL) 및 제1 상부층(C1-HH)을 포함하여 이루어짐으로써, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)과 상기 제1 커패시터 하부 전극(C1-L) 사이의 거리를 줄여서 제1 커패시터(C1)의 용량을 증가시킬 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)을 상기 제1 서브 화소(P1)의 제2 소스 전극(S2)에 연결되는 하나의 전극층으로 구성할 수도 있다.
상기 제1 하부층(C1-HL) 및 제1 상부층(C1-HH)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성될 수 있다. 다만, 상기 제1 상부층(C1-HH)은 상기 제2 서브 화소(P2)까지 연장되지 않을 수도 있다. 상기 제1 하부층(C1-HL)은 상기 제1 상부층(C1-HH)보다 넓은 면적을 가지도록 형성되어 제1 커패시터(C1)의 용량을 증가시킬 수 있다. 한편, 상기 제1 하부층(C1-HL)은 상기 제1 커패시터 하부 전극(C1-L)보다는 작은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
한편, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)이 비아(x)를 통해서 제1 서브 화소(P1)의 제2 게이트 전극(G2)과 연결되고, 상기 제1 커패시터 하부 전극(C1-L)이 비아(x)를 통해서 제1 서브 화소(P1)의 제2 소스 전극(S2)에 연결될 수도 있다.
도 4에서 알 수 있듯이, 제2 서브 화소(P2)에는 제2 커패시터(C2)가 구비되어 있다. 상기 제2 커패시터(C2)는 상기 제1 커패시터(C1)와 중첩되도록 형성된다. 이를 위해서, 상기 제2 커패시터(C2)는 상기 제1 커패시터(C1)와 상이한 층에 형성된다.
상기 제2 커패시터(C2)는 제2 커패시터 하부 전극(C2-L) 및 제2 커패시터 상부 전극(C2-HL, C2-HH)을 포함하여 이루어진다.
상기 제2 커패시터 하부 전극(C2-L)은 전술한 제1 커패시터 하부 전극(C1-L)의 컷-오프 영역에서 비아(x)를 통해서 제2 서브 화소(P2)의 제2 게이트 전극(G2)과 연결되어 있다. 상기 제2 커패시터 하부 전극(C2-L)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성된다. 특히, 상기 제2 커패시터 하부 전극(C2-L)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되면서 전체적으로 사각형 구조로 이루어지며 전술한 제1 커패시터 하부 전극(C1-L)과 달리 별도의 컷-오프 영역을 구비하지 않는다. 따라서, 상기 제2 커패시터 하부 전극(C2-L)의 면적은 상기 제1 커패시터 하부 전극(C1-L)의 면적보다 넓게 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 커패시터 하부 전극(C2-L)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH) 모두와 중첩되도록 형성될 수 있다.
상기 제2 커패시터 상부 전극(C2-HL, C2-HH)은 제2 하부층(C2-HL) 및 제2 상부층(C2-HH)을 포함하여 이루어진다. 상기 제2 하부층(C2-HL)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 구비된 비아(x)를 통해서 상기 제2 상부층(C2-HH)에 연결되고, 상기 제2 상부층(C2-HH)은 제2 서브 화소(P2)에 구비된 비아(x)를 통해서 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결될 수 있다. 따라서, 상기 제2 하부층(C2-HL)은 상기 제2 상부층(C2-HH)을 통해서 상기 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)이 제2 하부층(C2-HL) 및 제2 상부층(C2-HH)을 포함하여 이루어짐으로써, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)과 상기 제2 커패시터 하부 전극(C2-L) 사이의 거리를 줄여서 제2 커패시터(C2)의 용량을 증가시킬 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)을 상기 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결되는 하나의 전극층으로 구성할 수도 있다.
상기 제2 하부층(C2-HL) 및 제2 상부층(C2-HH)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성될 수 있다. 다만, 상기 제2 상부층(C2-HH)은 상기 제1 서브 화소(P1)까지 연장되지 않을 수도 있다. 상기 제2 하부층(C2-HL)은 상기 제2 상부층(C2-HH)보다 넓은 면적을 가지도록 형성되어 제2 커패시터(C2)의 용량을 증가시킬 수 있다. 한편, 상기 제2 하부층(C2-HL)은 상기 제2 커패시터 하부 전극(C2-L)보다는 작은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제2 하부층(C2-HL)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH) 모두와 중첩되도록 형성될 수 있다. 상기 제2 상부층(C2-HH)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 하부층(C1-HL)과는 중첩되지만 상기 제1 상부층(C1-HH)과는 중첩되지 않도록 형성될 수 있다. 다만, 상기 제2 상부층(C2-HH)이 상기 제1 상부층(C1-HH)과 중첩되도록 형성될 수도 있다.
한편, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)이 비아(x)를 통해서 제2 서브 화소(P2)의 제2 게이트 전극(G2)과 연결되고, 상기 제2 커패시터 하부 전극(21-L)이 비아(x)를 통해서 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제1 서브 화소(P1) 및 제2 서브 화소(P2)의 단면도로서, 이는 전술한 도 2 내지 도 4에서 구동 박막 트랜지스터(T2)와 커패시터 전극(C1, C2)의 전기적 연결관계를 보여준다.
도 5에서 알 수 있듯이, 기판(100)에는 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2)이 구비되어 있다. 상기 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 형성되어 있다.
상기 기판(100)은 P형 반도체로 이루어지고, 상기 제2 소스 영역(SA2) 및 상기 제2 드레인 영역(DA2)은 각각 상기 기판(100)의 소정 영역에 N형 도펀트를 도핑하여 얻은 N 도핑영역으로 이루어질 수 있다.
상기 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2) 사이의 상기 기판(100) 상에는 게이트 절연층(300)이 형성되고, 상기 게이트 절연층(300) 상에는 제2 게이트 영역(GA2)이 형성되어 있다. 상기 게이트 절연층(300)과 상기 제2 게이트 영역(GA2)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 형성되어 있다. 상기 제2 게이트 영역(GA2)은 폴리 실리콘으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제2 게이트 영역(GA2) 상에는 제1 절연층(210)이 형성되어 있고, 상기 제1 절연층(210) 상에는 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2)이 형성되어 있다. 상기 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 형성되어 있다.
상기 제2 소스 전극(S2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 소스 영역(SA2)에 연결되고, 상기 제2 게이트 전극(G2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 게이트 영역(GA2)에 연결되고, 상기 제2 드레인 전극(D2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 드레인 영역(DA2)에 연결된다.
상기 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2) 상에는 제2 절연층(220)이 형성되어 있고, 상기 제2 절연층(220) 상에는 제1 연결 전극(CE1), 제2 연결 전극(CE2), 제3 연결 전극(CE3), 및 제1 커패시터 하부 전극(C1-L)이 형성되어 있다. 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제3 연결 전극(CE3)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제1 커패시터 하부 전극(C1-L)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제1 연결 전극(CE1)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결되고, 상기 제2 연결 전극(CE2)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제2 게이트 전극(G2)에 연결된다. 상기 제3 연결 전극(CE3)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제1 서브 화소(P1)의 제2 소스 전극(S2)에 연결되고, 상기 제1 커패시터 하부 전극(C1-L)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제1 서브 화소(P1)의 제2 게이트 전극(G2)에 연결된다.
상기 제1 커패시터 하부 전극(C1-L) 상에는 제1 층간절연층(410)이 형성되어 있고, 상기 제1 층간 절연층(410) 상에는 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)이 형성되어 있다. 상기 제1 층간 절연층(410) 및 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL) 상에는 제3 절연층(230)이 형성되어 있고, 상기 제3 절연층(230) 상에는 제4 연결 전극(CE4), 제5 연결 전극(CE5), 및 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)이 형성되어 있다. 상기 제4 연결 전극(CE4) 및 상기 제5 연결 전극(CE5)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제4 연결 전극(CE4)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제1 연결 전극(CE1)에 연결되고, 상기 제5 연결 전극(CE5)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제2 연결 전극(CE2)에 연결된다. 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)에 연결된다.
따라서, 얇은 두께의 상기 제1 층간 절연층(410)을 사이에 두고 이격된 상기 제1 커패시터 하부 전극(C1-L)과 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL) 사이에서 정전용량(capacitance)이 생성된다. 이때, 상기 제1 커패시터 하부 전극(C1-L)과 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL) 사이의 거리, 즉, 상기 제1 층간 절연층(410)의 두께는 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)과 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH) 사이의 거리보다 짧게 형성되어 상기 정전용량을 증가시킬 수 있다.
다만, 경우에 따라서, 상기 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)과 상부층(C1-HH)을 연결하는 비아(via), 상기 하부층(C1-HL), 및 상기 제1 층간 절연층(410)을 생략할 수도 있으며, 이 경우에는 상기 제3 절연층(230)을 사이에 두고 이격된 상기 제1 커패시터 하부 전극(C1-L)과 상기 상부층(C1-HH) 사이에서 정전용량이 생성될 수 있다.
상기 제4 연결 전극(CE4), 제5 연결 전극(CE5), 및 상부층(C1-HH) 상에는 제4 절연층(240)이 형성되어 있고, 상기 제4 절연층(240) 상에는 제6 연결 전극(CE6), 제7 연결 전극(CE7), 및 제2 커패시터 하부 전극(C2-L)이 형성되어 있다. 상기 제6 연결 전극(CE6)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제7 연결 전극(CE7)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제2 커패시터 하부 전극(C2-L)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제6 연결 전극(CE6)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제4 연결 전극(CE4)에 연결되고, 상기 제7 연결 전극(CE7)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)에 연결된다. 상기 제2 커패시터 하부 전극(C2-L)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제5 연결 전극(CE5)에 연결된다. 따라서, 상기 제2 커패시터 하부 전극(C2-L)은 상기 제5 연결 전극(CE5) 및 상기 제2 연결 전극(CE2)을 경유하여 제2 서브 화소(P2)의 제2 게이트 전극(G2)에 연결된다.
상기 제2 커패시터 하부 전극(C2-L) 상에는 제2 층간절연층(420)이 형성되어 있고, 상기 제2 층간 절연층(420) 상에는 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)이 형성되어 있다. 상기 제2 층간 절연층(420) 및 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL) 상에는 제5 절연층(250)이 형성되어 있고, 상기 제5 절연층(250) 상에는 제8 연결 전극(CE8), 및 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)이 형성되어 있다. 상기 제8 연결 전극(CE8)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)은 제2 서브 화소(P1)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제8 연결 전극(CE8)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제7 연결 전극(CE7)에 연결되고, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)에 연결된다.
따라서, 얇은 두께의 상기 제2 층간 절연층(420)을 사이에 두고 이격된 상기 제2 커패시터 하부 전극(C2-L)과 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL) 사이에서 정전용량(capacitance)이 생성된다.
이때, 상기 제2 커패시터 하부 전극(C2-L)과 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL) 사이의 거리, 즉, 상기 제2 층간 절연층(420)의 두께는 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)과 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH) 사이의 거리보다 짧게 형성되어 상기 정전용량을 증가시킬 수 있다.
한편, 경우에 따라서, 상기 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)과 상부층(C2-HH)을 연결하는 비아(via), 상기 하부층(C2-HL), 및 상기 제2 층간 절연층(420)을 생략할 수도 있으며, 이 경우에는 상기 제5 절연층(250)을 사이에 두고 이격된 상기 제2 커패시터 하부 전극(C2-L)과 상기 상부층(C2-HH) 사이에서 정전용량이 생성될 수 있다.
상기 제8 연결 전극(CE8) 및 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH) 상에는 제6 절연층(260)이 형성되어 있고, 상기 제6 절연층(260) 상에는 양극(Anode)으로 기능하는 제1 전극(500)이 형성되어 있다.
상기 제1 전극(500)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 각각 형성되어 있다. 상기 제1 서브 화소(P1)의 제1 전극(500)은 상기 제6 절연층(260)을 관통하는 비아(via)를 통해서 상기 제8 연결 전극(CE8)에 연결된다. 따라서, 상기 제1 서브 화소(P1)의 제1 전극(500)은 상기 제8 연결 전극(CE8) 및 상기 제7 연결 전극(CE7)을 경유하여 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)과 연결된다. 상기 제2 서브 화소(P2)의 제1 전극(500)은 상기 제6 절연층(260)을 관통하는 비아(via)를 통해서 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)과 연결된다.
상기 제1 전극(500)의 양 끝단은 뱅크(550)에 의해 가려진다. 상기 뱅크(500)는 상기 제6 절연층(260) 상에서 상기 제1 전극(500)의 양 끝단을 가리도록 형성되며, 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이의 경계 영역에 형성된다. 상기 뱅크(550)에 의해 가려지지 않고 노출된 상기 제1 전극(500)의 노출 영역이 발광 영역이 된다.
상기 제1 전극(500) 상에는 발광층(600)이 형성되어 있다. 상기 발광층(600)은 상기 뱅크(550) 상에도 형성될 수 있다. 즉, 상기 발광층(600)은 제1 서브 화소(P1)와 제2 서브 화소(P2), 및 그들 사이의 경계 영역에도 형성된다.
상기 발광층(600)은 백색(W) 광을 발광하도록 구비될 수 있다. 이를 위해서, 상기 발광층(600)은 서로 상이한 색상의 광을 발광하는 복수의 스택(stack)을 포함하여 이루어질 수 있다.
예를 들어, 상기 발광층(600)은 청색의 광을 발광하는 제1 스택(610), 황녹색의 광을 발광하는 제2 스택(630), 및 상기 제1 스택(610)과 제2 스택(630) 사이에 구비된 전하생성층(Charge generation layer; CGL)(620)을 포함하여 이루어질 수 있다. 상기 제1 스택(610)과 상기 제2 스택(630) 각각은 차례로 적층된 정공수송층, 유기발광층 및 전자수송층을 포함하여 이루어질 수 있다. 도시하지는 않았지만, 상기 발광층(600)은 청색의 광을 발광하는 제1 스택, 녹색의 광의 발광하는 제2 스택, 적색의 광을 발광하는 제3 스택, 상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 전하생성층 및 상기 제2 스택과 상기 제3 스택 사이에 구비된 제2 전하생성층을 포함하여 이루어질 수도 있다. 이와 같은 발광층(600)의 구성은 당업계에 공지된 다양한 형태로 변경될 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 상기 발광층(600)은 서브 화소(P1, P2) 별로 상이한 색상의 광을 발광하도록 구비될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 뱅크(550) 및 상기 제6 절연층(260) 내에 트렌치(T)가 형성될 수 있으며, 그에 따라 상기 발광층(600)이 상기 트렌치(T)내에 형성될 수 있다. 따라서, 인접하는 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 전류 패스가 길게 형성되어 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 누설전류가 발생하는 것을 줄일 수 있다. 상기 트렌치(T)는 상기 뱅크(550)에만 형성될 수도 있다.
고해상도를 구현하기 위해서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이의 간격이 조밀하게 구성된 경우에 있어서, 어느 하나의 서브 화소(P1, P2) 내의 발광층(600)에서 발광이 이루어진 경우 그 발광층(600) 내의 전하가 인접하는 다른 서브 화소(P1, P2) 내의 발광층(600)으로 이동하여 누설전류가 발생할 가능성이 있다.
따라서, 본 발명의 일 실시예에서는 개별 서브 화소(P1, P2) 사이의 경계에 트렌치(T)를 형성하고 상기 발광층(600)을 상기 트렌치(T)내에 형성함으로써, 인접하는 서브 화소(P1, P2) 사이에 누설전류 발생을 줄일 수 있도록 한 것이다.
상기 제1 스택(610)은 상기 트렌치(T) 내부의 측면에 형성되며 상기 트렌치(T) 내부의 하면에도 형성될 수 있다. 이때, 상기 트렌치(T) 내부의 측면에 형성된 제1 스택(610)의 일 부분과 상기 트렌치(T) 내부의 하면에 형성된 제1 스택(610)의 일 부분은 서로 연결되지 않고 단절되어 있다. 따라서, 상기 트렌치(T) 내부의 일 측면, 예로서 좌측 측면에 형성된 제1 스택(610)의 일 부분과 상기 트렌치(T) 내부의 다른 측면, 예로서 우측 측면에 형성된 제1 스택(610)의 일 부분은 서로 연결되지 않고 단절되어 있다. 이에 따라, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제1 스택(610)을 통해 전하가 이동할 수는 없다.
또한, 상기 전하 생성층(620)은 상기 트렌치(T) 내부의 측면에서 상기 제1 스택(610) 상에 형성될 수 있다. 이때, 상기 트렌치(T) 내부의 일 측면, 예로서 좌측 측면에 형성된 전하 생성층(620)의 일 부분과 상기 트렌치(T) 내부의 다른 측면, 예로서 우측 측면에 형성된 전하 생성층(620)의 일 부분은 서로 연결되지 않고 단절되어 있다. 이에 따라, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 전하 생성층(620)을 통해 전하가 이동할 수는 없다.
또한, 상기 제2 스택(630)은 상기 전하 생성층(620) 상에서 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되지 않고 서로 연결될 수 있다. 따라서, 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서는 상기 제2 스택(630)을 통해 전하가 이동할 수는 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 트렌치(T)의 형상 및 발광층(600)의 증착 공정을 적절히 조절함으로써, 상기 제2 스택(630)도 상기 트렌치(T)를 사이에 두고 인접하게 배치된 서브 화소(P1, P2) 사이에서 단절되도록 구성할 수도 있다. 특히, 상기 전하 생성층(620)과 인접하는 상기 제2 스택(630)의 하부 일 부분만이 서브 화소(P1, P2) 사이 영역에서 단절될 수 있다.
상기 전하 생성층(620)은 상기 제1 스택(610) 및 상기 제2 스택(630)에 비하여 도전성이 크다. 특히, 상기 전하 생성층(620)을 구성하는 N형 전하 생성층은 금속 물질을 포함하여 이루어질 수 있기 때문에, 상기 제1 스택(610) 및 상기 제2 스택(630)에 비하여 도전성이 크다. 따라서, 서로 인접하게 배치된 서브 화소(P1, P2) 사이에서의 전하의 이동은 주로 전하 생성층(620)을 통해 이루어지고, 상기 제2 스택(630)을 통해서 이루어지는 전하의 이동량은 미미하다.
본 발명의 일 실시예에서는, 상기 발광층(600)이 상기 트렌치(T) 내에 형성될 때 상기 트렌치(T) 내에서 상기 발광층(600)의 일부가 단절되도록 구성함으로써, 특히, 상기 제1 스택(610)과 상기 전하생성층(620)이 단절되도록 구성함으로써 인접 하는 서브 화소(P1, P2) 사이에 누설전류가 발생하는 것을 방지할 수 있다.
상기 발광층(600) 상에는 캐소드(cathode)로 기능하는 제2 전극(700)이 형성된다. 상기 제2 전극(700)은 상기 발광층(600)과 마찬가지로 각각의 서브 화소(P1, P2) 및 그들 사이의 경계 영역에도 형성된다. 즉, 상기 제2 전극(700)은 상기 뱅크(550)의 위쪽 상에도 형성될 수 있다.
상기 제2 전극(700) 상에는 봉지층(800)이 형성된다. 상기 봉지층(800)은 상기 제2 전극(700) 상에 형성되어 상기 발광층(600)으로 외부의 수분이 침투하는 것을 방지하는 역할을 한다. 이와 같은 봉지층(800)은 무기절연물로 이루어질 수도 있고 무기절연물과 유기절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
상기 봉지층(800) 상에는 컬러 필터층(900)이 형성된다. 상기 컬러 필터층(900)은 개별 서브 화소(P1, P2) 내의 발광 영역과 마주하도록 형성된다. 상기 컬러 필터층(900)은 적색(R) 컬러 필터, 녹색(G) 컬러 필터, 및 청색 컬러 필터를 포함하여 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 한편, 도시하지는 않았지만, 상기 컬러 필터층(900) 사이의 경계에 블랙 매트릭스가 추가로 형성되어 발광 영역 이외의 영역으로 광이 누설되는 것을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 단면도로서, 이는 전술한 도 2 내지 도 4에서 박막 트랜지스터(T1, T2, T3), 게이트 라인(GL), 데이터 라인(DL), 고전원 라인(VDD1, VDD2), 기준 라인(Ref), 및 전압 유지 라인(VHL)의 적층 구조를 보여준다. 참고로, 도 6에는 애노드 전극, 발광층, 및 캐소드 전극 등과 같은 제5 절연층(250) 위쪽의 구성들은 생략하였고, 전술한 도 5에서 설명한 구동 박막 트랜지스터(T2)의 제2 소스 전극(S2)과 애노드 전극 사이의 전기적 연결 구성도 생략하였다.
도 6에서 알 수 있듯이, 기판(100) 상에는 스위칭 박막 트랜지스터(T1) 영역, 구동 박막 트랜지스터(T2) 영역, 센싱 박막 트랜지스터(T3) 영역, 및 전압 유지 구조(VHS; Voltage Holding Structure) 영역이 형성되어 있다.
상기 기판(100)의 스위칭 박막 트랜지스터(T1) 영역에는 제1 소스 영역(SA1)과 제1 드레인 영역(DA1)이 형성되어 있고, 상기 기판(100)의 구동 박막 트랜지스터(T2) 영역에는 제2 소스 영역(SA2)과 제2 드레인 영역(DA2)이 형성되어 있고, 상기 기판(100)의 센싱 박막 트랜지스터(T3) 영역에는 제3 소스 영역(SA3)과 제3 드레인 영역(DA3)이 형성되어 있고, 상기 기판(100)의 전압 유지 구조(VHS) 영역에는 전압 유지 영역(VHA)이 형성되어 있다.
상기 기판(100)은 P형 반도체로 이루어지고, 상기 제1 소스 영역(SA1), 상기 제1 드레인 영역(DA1), 상기 제2 소스 영역(SA2), 상기 제2 드레인 영역(DA2), 상기 제3 소스 영역(SA3), 및 상기 제3 드레인 영역(DA3)은 각각 상기 기판(100)의 소정 영역에 N형 도펀트를 도핑하여 얻은 N 도핑영역으로 이루어질 수 있고, 상기 전압 유지 영역(VHA)은 상기 기판(100)의 소정 영역에 P형 도펀트를 도핑하여 얻은 P+ 도핑영역으로 이루어질 수 있다.
상기 제1 소스 영역(SA1) 및 제1 드레인 영역(DA1) 사이의 상기 기판(100) 상에는 게이트 절연층(300)과 제1 게이트 영역(GA1)이 동일한 패턴으로 차례로 형성되어 있고, 상기 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2) 사이의 상기 기판(100) 상에는 게이트 절연층(300)과 제2 게이트 영역(GA2)이 동일한 패턴으로 차례로 형성되어 있고, 상기 제3 소스 영역(SA3) 및 제3 드레인 영역(DA3) 사이의 상기 기판(100) 상에는 게이트 절연층(300)과 제3 게이트 영역(GA3)이 동일한 패턴으로 차례로 형성되어 있다. 상기 제1 게이트 영역(GA1), 상기 제2 게이트 영역(GA2), 및 상기 제3 게이트 영역(GA3)은 서로 동일한 층에서 동일한 물질로 이루어질 수 있다.
상기 제1 게이트 영역(GA1), 상기 제2 게이트 영역(GA2), 및 상기 제3 게이트 영역(GA3) 상에는 제1 절연층(210)이 형성되어 있다.
상기 제1 절연층(210) 상의 스위칭 박막 트랜지스터(T1) 영역에는 제1 소스 전극(S1), 제1 게이트 전극(G1), 및 제1 드레인 전극(D1)이 형성되어 있고, 상기 제1 절연층(210) 상의 구동 박막 트랜지스터(T2) 영역에는 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2)이 형성되어 있고, 상기 제1 절연층(210) 상의 센싱 박막 트랜지스터(T3) 영역에는 제3 소스 전극(S3), 제3 게이트 전극(G3), 및 제3 드레인 전극(D3)이 형성되어 있고, 상기 제1 절연층(210) 상의 전압 유지 구조(VHS) 영역에는 전압 유지 전극(VHE)이 형성되어 있다.
상기 제1 소스 전극(S1)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제1 소스 영역(SA1)에 연결되고, 상기 제1 게이트 전극(G1)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제1 게이트 영역(GA1)에 연결되고, 상기 제1 드레인 전극(D1)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제1 드레인 영역(DA1)에 연결된다.
상기 제2 소스 전극(S2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제2 소스 영역(SA2)에 연결되고, 상기 제2 게이트 전극(G2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제2 게이트 영역(GA2)에 연결되고, 상기 제2 드레인 전극(D2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 제2 드레인 영역(DA2)에 연결된다.
상기 전압 유지 전극(VHE)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해서 상기 전압 유지 영역(VHA)에 연결된다.
상기 제1 소스 전극(S1), 제1 게이트 전극(G1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 게이트 전극(G2), 제2 드레인 전극(D2), 제3 소스 전극(S3), 제3 게이트 전극(G3), 제3 드레인 전극(D3), 및 전압 유지 전극(VHE)은 모두 동일한 층에서 동일한 물질로 이루어질 수 있다.
상기 스위칭 박막 트랜지스터(T1) 영역의 제1 소스 전극(S1)은 데이터 라인(DL)과 연결되며 특히 데이터 라인(DL)과 일체로 형성된다. 따라서, 상기 데이터 라인(DL)은 상기 제1 소스 전극(S1)과 동일한 층에서 동일한 물질로 이루어진다.
또한, 상기 센싱 박막 트랜지스터(T3) 영역의 제3 드레인 전극(D3)은 기준 라인(Ref)과 연결되며 특히 기준 라인(Ref)과 일체로 형성된다. 따라서, 상기 기준 라인(Ref)은 상기 제3 드레인 전극(D3)과 동일한 층에서 동일한 물질로 이루어진다.
구체적으로 도시하지는 않았지만, 상기 제2 게이트 전극(G2)은 상기 제1 드레인 전극(D1)과 연결되고, 상기 제2 소스 전극(S2)은 상기 제3 소스 전극(S3)과 연결된다. 또한, 상기 제1 게이트 전극(G1)은 상기 제3 게이트 전극(G3)과 연결될 수 있다.
상기 제1 소스 전극(S1), 제1 게이트 전극(G1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 게이트 전극(G2), 제2 드레인 전극(D2), 제3 소스 전극(S3), 제3 게이트 전극(G3), 제3 드레인 전극(D3), 및 전압 유지 전극(VHE) 상에는 제2 절연층(220)이 형성되어 있다.
상기 제2 절연층(220) 상에는 게이트 라인(GL), 제1 고전원 라인(VDD1), 및 전압 유지 라인(VHL)이 형성되어 있다.
상기 게이트 라인(GL)은 스위칭 박막 트랜지스터(T1) 및 센싱 박막 트랜지스터(T3)에서 공유할 수 있다. 따라서, 상기 게이트 라인(GL)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해서 상기 제1 게이트 전극(G1) 및 상기 제3 게이트 전극(G3)에 각각 연결될 수 있다.
상기 제1 고전원 라인(VDD1)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해서 상기 제2 드레인 전극(D2)에 연결되고, 상기 전압 유지 라인(VHL)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해서 상기 전압 유지 전극(VHE)에 연결된다.
상기 게이트 라인(GL), 제1 고전원 라인(VDD1), 및 전압 유지 라인(VHL)은 서로 동일한 층에서 동일한 물질로 이루어진다.
상기 게이트 라인(GL), 제1 고전원 라인(VDD1), 및 전압 유지 라인(VHL) 상에는 제3 절연층(230)이 형성되어 있고, 상기 제3 절연층(230) 상에는 제9 연결 전극(CE9)이 형성되어 있다. 상기 제9 연결 전극(CE9)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해서 상기 제1 고전원 라인(VDD1)에 연결된다.
상기 제9 연결 전극(CE9) 상에는 제4 절연층(240)이 형성되어 있고, 상기 제4 절연층(240) 상에는 제10 연결 전극(CE10)이 형성되어 있다. 상기 제10 연결 전극(CE10)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해서 상기 제9 연결 전극(CE9)에 연결된다.
상기 제10 연결 전극(CE10) 상에는 제5 절연층(250)이 형성되어 있고, 상기 제5 절연층(250) 상에는 제2 고전원 라인(VDD2)이 형성되어 있다. 상기 제2 고전원 라인(VDD2)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해서 상기 제10 연결 전극(CE10)에 연결된다.
따라서, 상기 제2 고전원 라인(VDD2)은 상기 제10 연결 전극(CE10)과 상기 제9 연결 전극(CE9)을 경유하여 상기 제1 고전원 라인(VDD1)에 연결되어 있다. 본 발명의 일 실시예에 따르면, 고전원 라인(VDD1, VDD2)이 서로 상이한 층에 형성되면서 전기적으로 연결된 제1 고전원 라인(VDD1) 및 제2 고전원 라인(VDD2)을 포함하여 이루어지기 때문에, 상기 구동 박막 트랜지스터(T2)의 제2 드레인 전극(D2)에 안정적으로 고전원을 공급할 수 있다.
상기 제1 고전원 라인(VDD1) 및 상기 제2 고전원 라인(VDD2)은 가로 방향으로 연속적인 직선 형태로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 제2 고전원 라인(VDD2)은 가로 방향으로 연속된 직선 형태로 이루어지고 상기 제1 고전원 라인(VDD1)은 가로 방향으로 불연속된 직선 형태로 이루어질 수도 있다.
도 7a는 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소(P1, P2)의 회로도이고, 도 7b는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개별 서브 화소의 회로도이다.
도 7a는 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각에 구비된 박막 트랜지스터(T1, T2, T3) 및 커패시터(C1, C2)의 구성이 변경된 것을 제외하고 전술한 도 1a과 동일하며, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 1a의 경우 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 센싱 박막 트랜지스터(T3)가 NMOS 트랜지스터로 이루어진다.
그에 반하여, 도 7a의 경우 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 센싱 박막 트랜지스터(T3)가 PMOS 트랜지스터로 이루어진다.
또한, 전술한 도 1a의 경우 제1 서브 화소(P1)에 구비된 제1 커패시터(C1) 및 제2 서브 화소(P2)에 구비된 제2 커패시터(C2) 각각이 구동 박막 트랜지스터(T2)의 게이트 단자 및 소스 단자에 각각 연결되고, 이때 상기 구동 박막 트랜지스터(T2)의 게이트 단자는 스위칭 박막 트랜지스터(T1)의 드레인 단자에 연결되고 상기 구동 박막 트랜지스터(T2)의 소스 단자는 발광 소자(OLED)의 애노드 단자에 연결된다.
그에 반하여, 도 7a의 경우 제1 서브 화소(P1)에 구비된 제1 커패시터(C1) 및 제2 서브 화소(P2)에 구비된 제2 커패시터(C2) 각각이 구동 박막 트랜지스터(T2)의 게이트 단자 및 소스 단자에 각각 연결되는데, 이때 상기 구동 박막 트랜지스터(T2)의 게이트 단자는 스위칭 박막 트랜지스터(T1)의 드레인 단자에 연결되고 상기 구동 박막 트랜지스터(T2)의 소스 단자는 고전원 라인(VDD)에 연결된다.
도 7b는 도 7a에 전압 유지 라인(VHL; Voltage Holding Line)이 추가된 것이다. 상기 전압 유지 라인(VHL)은 본 발명에 따른 전계 발광 표시 장치가 실리콘 웨이퍼와 같은 반도체 기판을 이용할 경우 상기 반도체 기판의 전압을 일정하게 유지하기 위한 전압을 공급한다. 따라서, 도 7b에 따른 회로도는 유리 기판 또는 플라스틱 기판을 이용할 경우에는 적용되지 않을 수 있다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 전계 발광 표시장치의 평면도로서, 도 8은 전술한 도 7b의 회로도에서 커패시터(C1, C2)를 제외한 구성을 도시한 것이고, 도 9는 도 8에 제1 커패시터(C1)를 추가로 도시한 것이고, 도 10은 도 9에 제2 커패시터(C2)를 추가로 도시한 것이다.
도 8은 구동 박막 트랜지스터(T2)의 소스/드레인의 구성이 스위치된 것을 제외하고 전술한 도 2와 동일하다. 따라서, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 8에서 알 수 있듯이, 개별 서브 화소(P1, P2)의 구동 박막 트랜지스터(T2)는 제2 게이트 영역(GA2), 제2 소스 영역(SA2), 및 제2 드레인 영역(DA2)을 포함하여 이루어진다.
상기 제2 소스 영역(SA2)은 비아(x)를 통해서 제2 소스 전극(S2)과 연결되며, 상기 제2 소스 전극(S2)은 비아(x)를 통해서 고전원 라인(VDD)과 연결된다. 상기 제2 소스 영역(SA2)은 상기 제2 소스 전극(S2)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성되고, 상기 제2 소스 전극(S2)은 상기 고전원 라인(VDD)과 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다.
상기 제2 드레인 영역(DA2)은 비아(x)를 통해서 제2 드레인 전극(D2)과 연결되고, 상기 제2 드레인 전극(D2)은 비아(x)를 통해서 애노드 전극(미도시)과 연결된다. 상기 제2 드레인 영역(SA2)과 상기 제2 드레인 전극(D2)은 서로 중첩되면서 개별 서브 화소(P1, P2) 내에 패턴형성될 수 있다.
상기 제2 드레인 영역(DA2)은 센싱 박막 트랜지스터(T3)의 제2 소스 영역(SA2)과 연결되고, 상기 제2 드레인 전극(D2)은 센싱 박막 트랜지스터(T3)의 제2 소스 전극(S2)과 연결된다. 상기 제2 드레인 영역(DA2)은 상기 제2 소스 영역(SA2)과 일체로 형성되고, 상기 제2 드레인 전극(D2)은 상기 제2 소스 전극(S2)과 일체로 형성될 수 있다.
도 9에서 알 수 있듯이, 제1 서브 화소(P1)에는 제1 커패시터(C1)가 구비되어 있다.
상기 제1 커패시터(C1)는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH)을 포함하여 이루어진다.
상기 제1 커패시터 하부 전극(C1-L)는 비아(x)를 통해서 제1 서브 화소(P1)의 제2 게이트 전극(G2)과 연결되어 있는데, 특히, 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성되며, 상기 제2 서브 화소(P2)에서 컷-오프(cut-off) 영역을 구비한다.
상기 제1 커패시터 상부 전극(C1-HL, C1-HH)은 제1 하부층(C1-HL) 및 제1 상부층(C1-HH)을 포함하여 이루어진다.
상기 제1 하부층(C1-HL)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 구비된 비아(x)를 통해서 상기 제1 상부층(C1-HH)에 연결되고, 상기 제1 상부층(C1-HH)은 제1 서브 화소(P1)에 구비된 비아(x)를 통해서 고전원 라인(VDD)에 연결될 수 있다. 따라서, 상기 제1 하부층(C1-HL)은 상기 제1 상부층(C1-HH)을 통해서 상기 고전원 라인(VDD)에 연결된다.
상기 제1 하부층(C1-HL) 및 제1 상부층(C1-HH)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성될 수 있다. 다만, 상기 제1 상부층(C1-HH)은 상기 제2 서브 화소(P2)까지 연장되지 않을 수도 있다.
상기 제1 하부층(C1-HL)은 상기 제1 상부층(C1-HH)보다 넓은 면적을 가지도록 형성되어 제1 커패시터(C1)의 용량을 증가시킬 수 있다. 한편, 상기 제1 하부층(C1-HL)은 상기 제1 커패시터 하부 전극(C1-L)보다는 작은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
도 10에서 알 수 있듯이, 제2 서브 화소(P2)에는 제2 커패시터(C2)가 구비되어 있다. 상기 제2 커패시터(C2)는 상기 제1 커패시터(C1)와 중첩되도록 형성된다.
상기 제2 커패시터(C2)는 제2 커패시터 하부 전극(C2-L) 및 제2 커패시터 상부 전극(C2-HL, C2-HH)을 포함하여 이루어진다.
상기 제2 커패시터 하부 전극(C2-L)은 상기 제1 커패시터 하부 전극(C1-L)의 컷-오프 영역에서 비아(x)를 통해서 제2 서브 화소(P1)의 제2 게이트 전극(G2)과 연결되어 있다. 상기 제2 커패시터 하부 전극(C2-L)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성되며, 상기 제1 커패시터 하부 전극(C1-L)과 달리 별도의 컷-오프 영역을 구비하지 않는다. 따라서, 상기 제2 커패시터 하부 전극(C2-L)의 면적은 상기 제1 커패시터 하부 전극(C1-L)의 면적보다 넓다. 상기 제2 커패시터 하부 전극(C2-L)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH) 모두와 중첩되도록 형성될 수 있다.
상기 제2 커패시터 상부 전극(C2-HL, C2-HH)은 제2 하부층(C2-HL) 및 제2 상부층(C2-HH)을 포함하여 이루어진다. 상기 제2 하부층(C2-HL)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 구비된 비아(x)를 통해서 상기 제2 상부층(C2-HH)에 연결되고, 상기 제2 상부층(C2-HH)은 고전원 라인(VDD)에 연결될 수 있다. 따라서, 상기 제2 하부층(C2-HL)은 상기 제2 상부층(C2-HH)을 통해서 상기 고전원 라인(VDD)에 연결된다.
상기 제2 상부층(C2-HH)은 상기 고전원 라인(VDD)에 분기될 수 있으며, 따라서, 상기 제2 상부층(C2-HH)은 상기 고전원 라인(VDD)과 일체로 형성될 수 있다.
상기 제2 하부층(C2-HL) 및 제2 상부층(C2-HH)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되면서 상기 제1 서브 화소(P1) 및 상기 제2 서브 화소(P2)와 중첩되도록 형성될 수 있다. 다만, 상기 제2 상부층(C2-HH)은 상기 제1 서브 화소(P1)까지 연장되지 않을 수도 있다. 상기 제2 하부층(C2-HL)은 상기 제2 상부층(C2-HH)보다 넓은 면적을 가지도록 형성되어 제2 커패시터(C2)의 용량을 증가시킬 수 있다. 한편, 상기 제2 하부층(C2-HL)은 상기 제2 커패시터 하부 전극(C2-L)보다는 작은 면적을 가지도록 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제2 하부층(C2-HL)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 커패시터 상부 전극(C1-HL, C1-HH) 모두와 중첩되도록 형성될 수 있다. 상기 제2 상부층(C2-HH)은 상기 제1 커패시터(C1)를 구성하는 제1 커패시터 하부 전극(C1-L) 및 제1 하부층(C1-HL)과는 중첩되지만 상기 제1 상부층(C1-HH)과는 중첩되지 않도록 형성될 수 있다. 다만, 상기 제2 상부층(C2-HH)이 상기 제1 상부층(C1-HH)과 중첩되도록 형성될 수도 있다.
도 11은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 제1 서브 화소(P1) 및 제2 서브 화소(P2)의 단면도로서, 이는 전술한 도 8 내지 도 10에서 구동 박막 트랜지스터(T2)와 커패시터 전극(C1, C2)의 전기적 연결관계를 보여준다. 전술한 도 5와 동일한 구성에 대한 구체적인 설명은 생략하기로 한다.
도 11에서 알 수 있듯이, 기판(100)에는 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2)이 구비되어 있다.
상기 제2 소스 영역(SA2) 및 제2 드레인 영역(DA2) 사이의 상기 기판(100) 상에는 게이트 절연층(300)이 형성되고, 상기 게이트 절연층(300) 상에는 제2 게이트 영역(GA2)이 형성되어 있다.
상기 제2 게이트 영역(GA2) 상에는 제1 절연층(210)이 형성되어 있고, 상기 제1 절연층(210) 상에는 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2)이 형성되어 있다.
상기 제2 소스 전극(S2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 소스 영역(SA2)에 연결되고, 상기 제2 게이트 전극(G2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 게이트 영역(GA2)에 연결되고, 상기 제2 드레인 전극(D2)은 상기 제1 절연층(210)을 관통하는 비아(via)를 통해 상기 제2 드레인 영역(DA2)에 연결된다.
상기 제2 소스 전극(S2), 제2 게이트 전극(G2), 및 제2 드레인 전극(D2) 상에는 제2 절연층(220)이 형성되어 있고, 상기 제2 절연층(220) 상에는 제11 연결 전극(CE11), 제12 연결 전극(CE12), 제13 연결 전극(CE13), 및 제1 커패시터 하부 전극(C1-L)이 형성되어 있다. 상기 제11 연결 전극(CE11) 및 상기 제12 연결 전극(CE12)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제13 연결 전극(CE13)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제1 커패시터 하부 전극(C1-L)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제1 연결 전극(CE1)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제2 소스 전극(S2)에 연결되고, 상기 제12 연결 전극(CE12)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제2 게이트 전극(G2)에 연결된다. 상기 제13 연결 전극(CE13)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제1 서브 화소(P1)의 제2 드레인 전극(D2)에 연결되고, 상기 제1 커패시터 하부 전극(C1-L)은 상기 제2 절연층(220)을 관통하는 비아(via)를 통해 상기 제1 서브 화소(P1)의 제2 게이트 전극(G2)에 연결된다.
상기 제1 커패시터 하부 전극(C1-L) 상에는 제1 층간절연층(410)이 형성되어 있고, 상기 제1 층간 절연층(410) 상에는 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)이 형성되어 있다. 상기 제1 층간 절연층(410) 및 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL) 상에는 제3 절연층(230)이 형성되어 있고, 상기 제3 절연층(230) 상에는 제14 연결 전극(CE14), 제15 연결 전극(CE15), 제16 연결 전극(CE16), 및 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)이 형성되어 있다. 상기 제14 연결 전극(CE14) 및 상기 제15 연결 전극(CE15)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제16 연결 전극(CE16)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)은 제1 서브 화소(P1)에서 제2 서브 화소(P2)까지 연장되어 있다.
상기 제14 연결 전극(CE14)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제11 연결 전극(CE11)에 연결되고, 상기 제15 연결 전극(CE15)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제2 서브 화소(P2)의 제12 연결 전극(CE12)에 연결된다. 상기 제16 연결 전극(CE16)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제1 서브 화소(P1)의 제13 연결 전극(CE13)에 연결된다. 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)은 상기 제3 절연층(230)을 관통하는 비아(via)를 통해 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 하부층(C1-HL)에 연결된다.
상기 제14 연결 전극(CE14), 제15 연결 전극(CE15), 제16 연결 전극(CE16), 및 상부층(C1-HH) 상에는 제4 절연층(240)이 형성되어 있고, 상기 제4 절연층(240) 상에는 제17 연결 전극(CE17), 제18 연결 전극(CE18), 제19 연결 전극(CE19), 및 제2 커패시터 하부 전극(C2-L)이 형성되어 있다. 상기 제17 연결 전극(CE6)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제18 연결 전극(CE18) 및 제19 연결 전극(CE19)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제2 커패시터 하부 전극(C2-L)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제17 연결 전극(CE17)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제14 연결 전극(CE14)에 연결되고, 상기 제18 연결 전극(CE18)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)에 연결된다. 상기 제19 연결 전극(CE19)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제16 연결 전극(CE16)에 연결되고, 상기 제2 커패시터 하부 전극(C2-L)은 상기 제4 절연층(240)을 관통하는 비아(via)를 통해 상기 제15 연결 전극(CE15)에 연결된다. 따라서, 상기 제2 커패시터 하부 전극(C2-L)은 상기 제15 연결 전극(CE15) 및 상기 제12 연결 전극(CE12)을 경유하여 제2 서브 화소(P2)의 제2 게이트 전극(G2)에 연결된다.
상기 제2 커패시터 하부 전극(C2-L) 상에는 제2 층간절연층(420)이 형성되어 있고, 상기 제2 층간 절연층(420) 상에는 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)이 형성되어 있다. 상기 제2 층간 절연층(420) 및 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)은 제2 서브 화소(P2)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL) 상에는 제5 절연층(250)이 형성되어 있고, 상기 제5 절연층(250) 상에는 제20 연결 전극(CE20), 제21 연결 전극(CE21), 및 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)이 형성되어 있다. 상기 제20 연결 전극(CE20)은 제2 서브 화소(P2)에 형성되어 있고, 상기 제21 연결 전극(CE21)은 제1 서브 화소(P1)에 형성되어 있고, 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)은 제2 서브 화소(P1)에서 제1 서브 화소(P1)까지 연장되어 있다.
상기 제20 연결 전극(CE20)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제17 연결 전극(CE17)에 연결되고, 상기 제21 연결 전극(CE21)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제19 연결 전극(CE19)에 연결된다. 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 하부층(C2-HL)에 연결된다.
상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)은 고전원 라인(VDD)과 연결되며 상기 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH)과 상기 고전원 라인(VDD)은 일체로 형성된다. 또한, 상기 고전원 라인(VDD)은 상기 제5 절연층(250)을 관통하는 비아(via)를 통해 상기 제18 연결 전극(CE18)에 연결된다. 따라서, 상기 고전원 라인(VDD)은 상기 제18 연결 전극(CE18)을 통해서 상기 제1 커패시터 상부 전극(C1-HL, C1-HH)의 상부층(C1-HH)과 연결된다.
상기 제20 연결 전극(CE20), 제21 연결 전극(CE21), 제2 커패시터 상부 전극(C2-HL, C2-HH)의 상부층(C2-HH), 및 고전원 라인(VDD) 상에는 제6 절연층(260)이 형성되어 있고, 상기 제6 절연층(260) 상에는 양극(Anode)으로 기능하는 제1 전극(500)이 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 각각 형성되어 있다.
상기 제1 서브 화소(P1)의 제1 전극(500)은 상기 제6 절연층(260)을 관통하는 비아(via)를 통해서 상기 제21 연결 전극(CE21)에 연결된다. 따라서, 상기 제1 서브 화소(P1)의 제1 전극(500)은 상기 제21 연결 전극(CE21), 상기 제19 연결 전극(CE19), 상기 제16 연결 전극(CE16), 및 상기 제13 연결 전극(CE13)을 경유하여 상기 제1 서브 화소(P1)의 제2 드레인 전극(D2)과 연결된다.
상기 제2 서브 화소(P2)의 제1 전극(500)은 상기 제6 절연층(260)을 관통하는 비아(via)를 통해서 상기 제20 연결 전극(CE20)에 연결된다. 따라서, 상기 제2 서브 화소(P2)의 제1 전극(500)은 상기 제20 연결 전극(CE20), 상기 제17 연결 전극(CE17), 상기 제14 연결 전극(CE14), 및 상기 제11 연결 전극(CE11)을 경유하여 상기 제2 서브 화소(P2)의 제2 드레인 전극(D2)과 연결된다.
상기 제6 절연층(260) 상에는 상기 제1 전극(500)의 양 끝단을 가리는 뱅크(550)가 형성되고, 상기 제1 전극(500) 상에는 발광층(600)이 형성되고, 상기 발광층(700) 상에는 제2 전극(700)이 형성되고, 상기 제2 전극(700) 상에는 봉지층(800)이 형성되고, 상기 봉지층(800) 상에는 컬러 필터층(900)이 형성된다.
도 12a내지 도 12c는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 12a는 개략적인 사시도이고, 도 12b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 12c는 AR(Augmented Reality) 구조의 개략적인 단면도이다.
도 12a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다.
상기 수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다.
상기 헤드 장착 밴드(30)는 상기 수납 케이스(10)에 고정된다. 상기 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 상기 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.
도 12b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11), 상기 렌즈 어레이(13), 및 상기 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 상기 좌안용 표시 장치(12)는 좌안 영상을 표시하고 상기 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 상기 좌안용 표시 장치(12)와 상기 우안용 표시 장치(11) 각각은 전술한 도 1 내지 도 11에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 11에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(900)이 상기 렌즈 어레이(13)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 각각과 이격되면서 상기 좌안 접안 렌즈(20a)와 상기 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)의 전방 및 상기 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 각각과 이격되면서 상기 우안 접안 렌즈(20b)와 상기 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 상기 렌즈 어레이(13)는 상기 우안 접안 렌즈(20b)의 전방 및 상기 우안용 표시 장치(11)의 후방에 위치할 수 있다.
상기 렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 상기 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 상기 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 상기 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다.
도 12c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 12c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다.
상기 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다.
상기 좌안용 표시 장치(12)는 상기 투과창(15)을 가리지 않으면서 상기 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 상기 좌안용 표시 장치(12)가 상기 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 상기 투과 반사부(14)에 영상을 제공할 수 있다.
상기 좌안용 표시 장치(12)는 전술한 도 1 내지 도 11에 따른 전계 발광 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 11에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(900)이 상기 투과 반사부(14)와 마주하게 된다.
상기 렌즈 어레이(13)는 상기 좌안 접안 렌즈(20a)와 상기 투과반사부(14) 사이에 구비될 수 있다.
상기 좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다.
상기 투과 반사부(14)는 상기 렌즈 어레이(13)와 상기 투과창(15) 사이에 배치된다. 상기 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 상기 반사면(14a)은 상기 좌안용 표시 장치(12)에 표시된 영상이 상기 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 상기 투과층(15)을 통해서 외부의 배경과 상기 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.
상기 투과층(15)은 상기 투과 반사부(14)의 전방에 배치되어 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 GL: 게이트 라인
DL: 데이터 라인 VDD: 고전원 라인
Ref: 기준 라인 VHL: 전압 유지 라인
GA1, GA2, GA3: 제1, 제2, 제3 게이트 영역
SA1, SA2, SA3: 제1, 제2, 제3 소스 영역
DA1, DA2, DA3: 제1, 제2, 제3 드레인 영역
G1, G2, G3: 제1, 제2, 제3 게이트 전극
S1, S2, S3: 제1, 제2, 제3 소스 전극
D1, D2, D3: 제1, 제2, 제3 드레인 전극
VHE: 전압 유지 전극 VHA: 전압 유지 영역
CE1~CE21: 제1 내지 제21 연결 전극 100: 기판
210~260: 제1 내지 제6 절연층 300: 게이트 절연층
410, 420: 제1, 제2 층간 절연층
500: 제1 전극 550: 뱅크
600: 발광층 700: 제2 전극
800: 봉지층 900: 컬러 필터층

Claims (20)

  1. 서로 인접하는 제1 서브 화소와 제2 서브 화소;
    상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 이루어진 구동 박막 트랜지스터;
    상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 전기적으로 연결되는 제1 커패시터; 및
    상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 전기적으로 연결되는 제2 커패시터를 포함하여 이루어지고,
    상기 제1 커패시터는 상기 제1 서브 화소에서 상기 제2 서브 화소까지 연장되어 있고, 상기 제2 커패시터는 상기 제2 서브 화소에서 상기 제1 서브 화소까지 연장되어 있는 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제1 커패시터는 상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극 중 어느 하나의 전극에 전기적으로 연결되는 제1 커패시터 하부 전극 및 상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극 중 다른 하나의 전극에 전기적으로 연결되는 제1 커패시터 상부 전극을 포함하고,
    상기 제1 커패시터 하부 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소와 중첩되도록 구비되고, 상기 제1 커패시터 상부 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소와 중첩되도록 구비되는 전계 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제1 커패시터 상부 전극은 서로 전기적으로 연결되는 제1 하부층 및 제1 상부층을 포함하여 이루어진 전계 발광 표시 장치.
  4. 제3항에 있어서,
    상기 제1 하부층의 면적은 상기 제1 상부층의 면적보다 넓은 전계 발광 표시 장치.
  5. 제3항에 있어서,
    상기 제1 하부층과 상기 제1 커패시터 하부 전극 사이의 거리는 상기 제1 하부층과 상기 제1 상부층 사이의 거리보다 짧은 전계 발광 표시 장치.
  6. 제2항에 있어서,
    상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 소스 전극은 상기 제1 서브 화소에 구비된 애노드 전극에 전기적으로 연결된 전계 발광 표시 장치.
  7. 제6항에 있어서,
    상기 제1 커패시터 상부전극은 서로 상이한 층에 구비된 2개의 연결 전극을 경유하여 상기 애노드 전극에 연결된 전계 발광 표시 장치.
  8. 제2항에 있어서,
    상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 소스 전극은 제1 방향으로 배열된 고전원 라인에 전기적으로 연결된 전계 발광 표시 장치.
  9. 제8항에 있어서,
    상기 제1 커패시터 상부전극은 1개의 연결 전극을 경유하여 상기 고전원 라인에 연결된 전계 발광 표시 장치.
  10. 제2항에 있어서,
    상기 제2 커패시터는 상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극 중 어느 하나의 전극에 전기적으로 연결되는 제2 커패시터 하부 전극 및 상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극 중 다른 하나의 전극에 전기적으로 연결되는 제2 커패시터 상부 전극을 포함하고,
    상기 제2 커패시터 하부 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소와 중첩되도록 구비되고, 상기 제2 커패시터 상부 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소와 중첩되도록 구비되는 전계 발광 표시 장치.
  11. 제10항에 있어서,
    상기 제2 커패시터 하부 전극은 상기 제1 커패시터 하부 전극 및 상기 제1 커패시터 상부 전극과 중첩되고,
    상기 제2 커패시터 상부 전극은 상기 제1 커패시터 하부 전극 및 상기 제1 커패시터 상부 전극과 중첩되는 전계 발광 표시 장치.
  12. 제10항에 있어서,
    상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 소스 전극은 상기 제2 서브 화소에 구비된 애노드 전극에 전기적으로 연결되고,
    상기 제2 커패시터 상부전극은 절연층을 관통하는 비아를 통해서 상기 애노드 전극에 연결된 전계 발광 표시 장치.
  13. 제10항에 있어서,
    상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 소스 전극은 제1 방향으로 배열된 고전원 라인에 전기적으로 연결되고,
    상기 제2 커패시터 상부전극은 절연층을 관통하는 비아를 통해서 상기 고전원 라인에 연결된 전계 발광 표시 장치.
  14. 제10항에 있어서,
    상기 제2 커패시터 하부 전극의 면적은 상기 제1 커패시터 하부 전극의 면적보다 넓고, 상기 제1 커패시터 하부 전극은 상기 제2 커패시터 하부 전극이 상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극에 전기적으로 연결되는 부분에 컷 오프 영역이 구비되어 있는 전계 발광 표시 장치.
  15. 서로 인접하는 제1 서브 화소와 제2 서브 화소를 구비한 기판;
    상기 기판 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 구비되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하여 이루어진 구동 박막 트랜지스터;
    상기 제1 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 연결되는 제1 커패시터; 및
    상기 제2 서브 화소에 구비된 구동 박막 트랜지스터의 게이트 전극 및 소스 전극에 연결되는 제2 커패시터를 포함하여 이루어지고,
    상기 제1 커패시터는 상기 제1 서브 화소에서 상기 제2 커패시터와 중첩되고, 상기 제1 커패시터는 상기 제2 서브 화소에서 상기 제2 커패시터와 중첩되는 전계 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제1 커패시터와 상기 제2 커패시터는 상기 기판 상에서 서로 상이한 층에 구비되어 있는 전계 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제1 커패시터는 제1 커패시터 하부 전극 및 제1 커패시터 상부 전극을 포함하여 이루어지고,
    상기 제2 커패시터는 제2 커패시터 하부 전극 및 제2 커패시터 상부 전극을 포함하여 이루어지고,
    상기 제2 커패시터 하부 전극은 상기 제1 커패시터 상부 전극의 위쪽에 구비되어 있는 전계 발광 표시 장치.
  18. 제17항에 있어서,
    상기 제1 커패시터 하부 전극, 상기 제1 커패시터 상부 전극, 상기 제2 커패시터 하부 전극 및 상기 제2 커패시터 상부 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에서 모두 중첩되어 있는 전계 발광 표시 장치.
  19. 제1항 또는 제15항에 있어서,
    상기 제1 서브 화소와 상기 제2 서브 화소 사이의 경계에 구비된 뱅크 및 상기 뱅크 상에 구비된 발광층을 추가로 포함하고,
    상기 뱅크는 그 내부에 트렌치가 구비되어 있고, 상기 발광층의 일부는 상기 트렌치 내에서 단절되어 있는 전계 발광 표시 장치.
  20. 제1항 또는 제15항에 있어서,
    상기 기판과 이격되는 렌즈 어레이, 및 상기 기판과 상기 렌즈 어레이를 수납하는 수납 케이스를 추가로 포함하여 이루어진 전계 발광 표시 장치.
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