KR20200030378A - 멀티 픽셀 엘이디 패키지 - Google Patents

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Abstract

n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는, 멀티 픽셀 엘이디 패키지가 개시된다. 여기에서, 상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들; 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들; 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들; 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들; 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들; 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들; 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들; 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들; 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들;각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들; 각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들; 및 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함한다.

Description

멀티 픽셀 엘이디 패키지{multi-pixel LED package}
본 발명은 복수개의 엘이디 픽셀들을 포함하는 멀티 픽셀 엘이디 패키지에 관한 것으로서, 복수개의 픽셀들 및 각 픽셀에 포함된 엘이디 칩들이 개별 제어 가능한 디스플레이용 멀티 픽셀 엘이디 패키지에 관한 것이다.
엘이디가 백라이트 광원으로 이용되었던 디스플레이 장치 대신에 서로 다른 파장을 발하는 엘이디들 각각이 그룹화되어 픽셀을 구성하는 풀-컬러 엘이디 디스플레이 장치가 제안된 바 있다. 이때, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성되거나, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 구성된다. 이러한 엘이디 디스플레이 장치에 있어서, 적색 엘이디, 녹색 엘이디 및 청색 엘이디 각각이 패키지 구조로 제작되어 기판 상에 실장되는데, 이 경우, 각 픽셀을 구성하는 엘이디들 사이가 멀어져 고품질의 해상도를 얻기 어렵다. 그리고 패키지 구조의 엘이디들로 픽셀을 구성할 경우, 최근 주목받고 있는 마이크로 엘이디 디스플레이 장치에 적용이 어려웠다.
이에 대하여, 하나의 패키지 내에 하나의 픽셀을 구성하는 적색 엘이디칩, 녹색 엘이디칩 및 청색 엘이디칩을 실장한 단일 픽셀 엘이디 패키지가 제안된 바 있다. 이러한 단일 픽셀 엘이디 패키지는 적색 엘이디칩, 녹색 엘이디칩 및 청색 엘이디칩을 포함하는 엘이디칩들을 개별 구동하기 위해, 많은 수의 단자들을 구비해야 하였다. 이와 같이 많은 수의 단자들로 인해 단자 간 피치 간격이 과도하게 작아지며, 이로 인해 쇼트 불량이 초래되고 엘이디 패키지가 실장되는 PCB의 회로 설계도 제약된다,
이에 대하여, 3개의 캐소드 단자들과 하나의 공통 애노드 단자를 포함하여 단자 개수가 4개로 감소된 단일 픽셀 엘이디 패키지가 종래에 제안되었다. 그리고, 이러한 단일 픽셀 엘이디 패키지들을 의도한 엘이디 피치와 해상도가 되도록 PCB 상에 어레이하여 디지털 싸이니지(digital signage)를 형성한다. 하지만, 스크린 면적 당 픽셀 밀도를 줄이고자 하는 요구가 증가하면서, 4개의 단자를 포함하는 단일 픽셀 엘이디 패키지의 적용에 있어서도, 단자 간 피치 최소 간격으로 인해, PCB 설계상에 많은 한계가 뒤따르며, 이와 같은 PCB 설계상의 제약은 고난이도의 PCB를 요구하게 되며, 이는 공정비용 상승에 따른 원가 상승의 문제점을 낳는다. 또한, RGB 개별 구동을 위한 회로를 구현함에 있어서, 기존의 일반 PCB(Printed Circuit Board)를 이용하는 경우, 전극 폭 및 전극 간 폭을 줄이는데 어려움이 있다.
또한, 종래에는 전극 폭 및 전극 간 폭을 줄이는데 있어서 한계로 인하여 엘이디 픽셀 간격과 픽셀 내 엘이디 칩간 간격을 주이가 어렵고, 이로 인해, 고해상도의 디스플레이 품질을 구현하기 어려웠다. 또한 구동 IC와 연결되는 전극 형성을 위한 회로 설계가 복잡한 문제점이 있다. 또한, 전극 및/또는 배선 라인 밀집으로 인한 전압 포락의 문제가 발생할 수 있으며, 이는 엘이디 간 접압차 발생으로 광 편차의 문제점을 초래할 수 있다. 또한, 엘이디 패키지 또는 엘이디 칩의 전사를 개별적으로 해야 함에 따른 문제점도 있었다.
본 발명이 해결하고자 하는 과제는 많은 수의 픽셀 당 단자수를 획기적으로 줄인 멀티 픽셀 엘이디 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 마이크로 엘이디 칩들로 다수의 픽셀들을 구성함에 있어서, 기판에 구비되어 구동 IC와 연결되는 전극 및 회로 패턴의 폭의 한계, 회로 설계의 복잡성, 회로 연결 라인의 밀집으로 인한 전압 포락의 문제 등을 해결할 수 있는 멀티 픽셀 엘이디 패키지를 제공하는 것이다.
본 발명의 일측면에 따른 멀티 픽셀 엘이디 패키지는, n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하며, 상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들; 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들; 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들; 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들; 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들; 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들; 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들; 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들; 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들; 각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들; 각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들; 및 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함한다.
일 실시예에 따라, 각 픽셀 그룹 내 픽셀들은 가로 방향을 따라 배열된 n개의 픽셀들로 구성되고, 상기 n개의 픽셀 그룹들은 세로 방향을 따라 배열된다.
일 실시예에 따라, 상기 제1 연결부들, 상기 제2 연결부들, 또는 상기 제3 연결부들 각각은 대응 픽셀 그룹과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 개별 전극들을 대응 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함한다.
일 실싱예에 따라, 상기 제1 연결부들 각각은 대응 픽셀 그룹의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제1 개별 전극들을 상기 제1 글로벌 연결라인에 연결하는 제1 로컬 연결라인들을 포함하고, 상기 제2 연결부들 각각은 상기 대응 픽셀 그룹의 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제2 개별 전극들을 상기 제2 글로벌 연결라인에 연결하는 제2 로컬 연결라인들을 포함하고, 상기 제3 연결부들 각각은 상기 대응 픽셀 그룹 사이에 상기 제2 글로벌 연결라인을 두고서 가로 방향을 따라 형성된 제3 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제3 개별 전극들을 상기 제3 글로벌 연결라인에 연결하는 제3 로컬 연결라인들을 포함한다.
일 실시예에 따라, 상기 제1 글로벌 연결라인 및 상기 제1 로컬 연결라인들과, 상기 제2 글로벌 연결라인 및 상기 제2 로컬 연결라인들은 상기 제1 개별 전극 및 상기 제2 개별 전극과 동일 평면상에 형성된다.
일 실시예에 따라, 상기 제1 글로벌 연결라인 및 상기 제1 로컬 연결라인들과, 상기 제2 글로벌 연결라인 및 상기 제2 로컬 연결라인들과, 상기 제3 글로벌 연결라인은 상기 제1 개별 전극들, 상기 제2 개별 전극들 및 상기 제3 개별 전극들과 동일 평면상에 형성되고, 상기 제3 로컬 연결라인들은 상기 제3 개별 전극들과 다른 높이에서 상기 제2 글로벌 연결라인을 가로지르도록 형성된 수평 라인부들과 상기 수평 라인부들 각각을 상기 제3 개별 전극들과 상기 제3 로컬 연결라인에 접속시키는 수직 라인부들을 포함한다.
일 실시예에 따라, 상기 제4 연결부들은, 세로방향을 따라 형성된 글로벌 연결라인들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극들을 해당 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함한다.
일 실시예에 따라, 상기 제4 연결부들은 글로벌 연결라인이 상기 공통 전극들과 다른 높이에 형성된 n-1개의 제4 연결부와, 글로벌 연결라인이 상기 공통 전극들과 동일 평면 상에 있는 1개의 제4 연결부를 포함하며, 상기 1개의 제4 연결부는 상기 제4 연결부들 중 첫번째 또는 n번째 열에 위치한다.
일 실시예에 따라, 상기 n-1 개의 제4 연결부는 상기 공통 전극들과 다른 높이에 있는 글로벌 연결라인으로부터 상기 공통 전극들까지 수직으로 이어진 로컬 라인들을 포함한다.
일 실시예에 따라, 상기 1개의 제4 연결부의 글로벌 연결라인에 대응하는 공통 전극은 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되는 제1 브랜치, 제2 브랜치 및 제3 브랜치와, 상기 제1 브랜치, 상기 제2 브랜치 및 상기 제3 브랜치가 합쳐지는 스템을 포함하며, 상기 스템은 상기 1개의 제4 연결부의 글로벌 연결라인의 일부분으로 통합되어 있다.
일 실시에에 따라, 상기 공통 전극들 각각은, 상기 로컬 연결라인들 중 하나와 연결되는 스템 및 상기 스템으로부터 분기되고 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되는 제1 브랜치, 제2 브랜치 및 제3 브랜치를 포함한다.
일 실시예에 따라, 제1 구동 단자 컨택부들, 제2 구동 단자 컨택부들, 제3 구동 단자 컨택부들 및 제4 구동 단자 컨택부들 각각은 컨택 연결부들에 의해 상기 제1 글로벌 연결라인들 각각, 상기 제2 글로벌 연결라인들 각각, 상기 제3 글로벌 연결라인들 각각 및 상기 제4 글로벌 연결라인들 각각에 연결되고, 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제 4 단자들 각각은 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들에 컨택되어 상기 제1 연결부들, 상기 제2 연결부들, 상기 제3 연결부들 및 상기 제4 연결부들과 연결된다.
일 실시예에 따라, 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들 및 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들은 상기 제1 글로벌 연결라인들, 상기 제2 글로벌 연결라인들, 상기 제3 글로벌 연결라인들과 동일 평면상에 형성되고, 상기 제4 글로벌 연결라인들 중 적어도 하나의 글로벌 연결라인은 상기 제4 구동 단자 컨택부들과 다른 높이에 있다.
일 실시예에 따라, 상기 컨택 연결부들은, 모든 부분이 상기 제1 구동 단자 커택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들과 동일 평면상에 있는 수평 연결부만으로 된 제1 컨택 연결부들과, 일부가 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들과 다른 높이에 있는 수평 연결부와, 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함한다.
일 실시예에 따라, 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들을 포함하는 단자들의 총 개수는 4ㅧn개일 수 있다.
일 실시예에 따라, 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩 중 하나는 적색 엘이디 칩, 다른 하나는 청색 엘이디 칩, 나머지 하나는 녹색 엘이디 칩일 수 있다.
본 발명의 다른 측면에 따라 n개(n은 2 이상의 자연수)의 픽셀 그룹들로 그룹화되는 복수개의 픽셀들이 배열되는 멀티 픽셀 엘이디 패키지용 기판이 제공되며, 상기 기판은, 기판 모재; 상기 기판 모재 상에 형성되고, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들 및 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들을 포함하는 제1 금속 패턴층; 상기 제1 금속 패턴층을 덮도록 상기 기판 모재 상에 형성되고, 상기 픽셀들을 수용하는 수용부들이 형성된 패시베이션층; 및 상기 패시베이션층 상에 형성된 제2 금속 패턴층을 포함하며, 상기 제1 금속 패턴층 및 상기 제2 금속 패턴층에 형성되는 라인들과 상기 패시베이션층에 형성되는 비아들은, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는 제4 연결부들을 형성한다.
일 실시예에 따라, 상기 기판 모재는 투광성 재료일 수 있다.
일 실시예에 따라, 상기 제1 연결부들, 상기 제2 연결부들 및 상기 제3 연결부들 각각은 대응 픽셀 그룹과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인들을 포함하며, 상기 글로벌 연결라인들은 상기 제1 금속 패턴층의 일부로서 형성다.
일 실시예에 따라, 상기 제1 연결부들 각각은 대응 픽셀 그룹의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제1 개별 전극들을 상기 제1 글로벌 연결라인에 연결하는 제1 로컬 연결라인들을 포함하고, 상기 제2 연결부들 각각은 상기 대응 픽셀 그룹의 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제2 개별 전극들을 상기 제2 글로벌 연결라인에 연결하는 제2 로컬 연결라인들을 포함하고, 상기 제3 연결부들 각각은 상기 대응 픽셀과의 사이에 상기 제2 글로벌 연결라인을 두고서 가로 방향을 따라 형성된 제3 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제3 개별 전극들을 상기 제3 글로벌 연결라인에 연결하는 제3 로컬 연결라인들을 포함하며, 상기 제1 글로벌 연결라인, 상기 제2 글로벌 연결라인, 상기 제3 글로벌 연결라인, 상기 제1 로컬 연결라인들 및 상기 제2 로컬 연결라인들 각각은 상기 제1 금속 패턴층의 일부로서 형성되고, 상기 제3 로컬 연결라인들 각각은, 상기 제2 금속 패턴층의 일부로서 형성된 수평 라인부들과, 상기 수평 라인부들을 상기 제3 글로벌 연결라인과 연결시키도록, 상기 패시베이션층을 관통하도록 형성된 수직 라인부들을 포함한다.
일 실시예에 따라, 상기 제4 연결부들은, 세로방향을 따라 상기 제1 금속 패턴층의 일부 또는 상기 제2 금속 패턴층의 일부로 형성된 글로벌 연결라인들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극들을 해당 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함한다.
일 실시예에 따라, 상기 제4 연결부들은 글로벌 연결라인이 상기 제2 금속 패턴층의 일부로서 형성된 n-1개의 제4 연결부와, 글로벌 연결라인이 상기 제1 금속 패턴층의 일부로서 형성된 1개의 제4 연결부를 포함하며, 상기 1개의 제4 연결부는 상기 제4 연결부들 중 첫번째 또는 n번째 열에 위치한다.
일 실시예에 따라, 상기 n-1 개의 제4 연결부는 상기 제2 금속 패턴층으로부터 상기 제1 금속 패턴층까지 수직으로 이어진 로컬 라인들을 더 포함하고, 상기 1개의 제4 연결부는 상기 제1 금속 패턴층의 일부로 형성된 로컬 라인들을 더 포함한다.
일 실시예에 따라, 상기 1개의 제4 연결부의 글로벌 연결라인과 로컬 연결라인들은 동일 평면상에 형성된다.
일 실시예에 따라, 상기 공통 전극들 각각은, 스템 및 상기 스템으로부터 분기된 제1 브랜치, 제2 브랜치 및 제3 브랜치를 포함하고, 상기 제1 브랜치 및 제2 브랜치 및 상기 제3 브랜치 각각에는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되고, 상기 스템에는 상기 제4 연결부들 중 해당 제4 연결부의 일부인 로컬 연결라인이 연결된다.
일 실시예에 따라, 상기 제1 금속 패턴층은 제1 구동 단자들, 제2 구동 단자들, 제3 구동 단자들 및 제4 구동 단자들이 컨택되는 제1 구동 단자 컨택부들, 제2 구동 단자 컨택부들 및 제3 구동 단자 컨택부들 및 제4 구동 단자 컨택부들을 더 포함한다.
일 실시예에 따라, 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들은 컨택 연결부들에 의해 상기 제1 글로벌 연결라인들, 상기 제2 글로벌 연결라인들, 상기 제3 글로벌 연결라인들 및 상기 제4 글로벌 연결라인들과 연결되며, 상기 컨택 연결부들은 상기 제1 금속 패턴층에 포함된 수평 연결부만으로 된 제1 컨택 연결부들과, 상기 제2 금속 패턴층에 포함된 수평 연결부와 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함한다.
일 실시예에 따라, 상기 패시베이션층에는 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들 각각을 노출시키는 개구부들이 형성된다.
본 발명의 다른 측면에 따라 n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는, 멀티 픽셀 엘이디 패키지가 제공되며, 상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들과, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들과, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들과, 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들과, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들과, 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들과, 각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들과, 각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들과, 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함하며, 상기 기판은 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩의 광의 통과를 허용하는 투광성 기판 모재를 베이스로 하여 형성된다.
일 실시예에 따라, 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들은 상기 투광성 기판 모재 상에 형성된다.
일 실시예에 따라, 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 모두 덮도록 상기 기판 모재에는 패시베이션층이 형성되고, 상기 패시베이션층에는 상기 픽셀들 각각 또는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 또는 상기 제3 엘이디 칩을 수용하는 수용부가 형성된다.
일 실시예에 따라, 상기 수용부들은 상부가 막혀 있고, 상기 수용부들 각각에는 투명 수지가 채워지며, 상기 패시베이션층은 반사 재료 또는 광 흡수 재료가 포함된 수지로 형성된다.
일 실시예예 따라, 상기 패시베이션층은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들의 측면들을 덮도록 형성된다.
일 실시예에 따라, 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩 각각은 상기 투광성 기판 모재와 접하는 면의 반대면에 상기 제1 도전형 전극, 상기 제2 도전형 전극을 구비하고, 상기 투광성 기판 모재 상에는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩, 상기 제3 엘이디 칩의 측면을 덮고 상기 제1 도전형 전극과 상기 제2 도전형 전극을 노출시키는 개구부가 형성된 패시베이션층이 형성되고, 상기 패시베이션층에는 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 포함하는 금속 패턴층이 형성되고, 상기 금속 패턴층 상에는 상기 제1 구동 단자들, 상기 제2 구동 단자들 상기 제3 구동 단자들 및 상기 제4 구동 단자들이 배치된다.
일 실시예에 따라, 상기 금속패턴층을 덮는 추가 패시베이션층을 더 포함하고, 상기 패시베이션층에는 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들을 노출시키는 개구부들이 형성된다.
본 발명의 다른 측면에 따라, n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는 멀티 픽셀 엘이디 패키지가 제공되며, 여기에서, 상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들과, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들과, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들과, 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들과, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들과, 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들과, 각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들과, 각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들과, 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함하며, 상기 기판의 일면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부가 구비되고, 상기 기판의 반대면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 대응되는 연결 라인들을 포함하는 금속 패턴층이 구비되고, 상기 연결 라인들은 기판을 관통하여 형성된 비아들에 의해 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 연결되며, 상기 금속 패턴층의 연결 라인들은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들과 연결된다.
본 발명에 따르면, 복수의 행과 복수의 열을 포함하는 행렬 배열로 배열된 복수의 픽셀들을 포함하되, 기존에 비해 픽셀 당 단자수를 획기적으로 줄여 회로 기판의 설계 자유도를 높인 멀티 픽셀 엘이디 패키지가 구현된다. 또한, 본 발명에 따른 디스플레이 모듈용 멀티 픽셀 엘이디 패키지는 동일 행, 다른 픽셀들을 커버하도록 제공된 공통 애노드 단자와, 동일 열, 다른 픽셀들의 동일 파장 엘이디칩들을 커버하도록 제공된 캐소드 단자를 포함하여, 픽셀들 그리고 각 픽셀 내 서로 다른 파장의 엘이디칩들이 빠른 응답성과 제어 신뢰성으로 개별 제어될 수 있게 한다는 장점을 갖는다. 또한, 본 발명은 마이크로 엘이디 칩들로 다수의 픽셀들을 구성함에 있어서, 기판에 구비되어 구동 IC와 연결되는 전극 및 회로 패턴의 폭의 한계, 회로 설계의 복잡성, 회로 연결 라인의 밀집으로 인해 엘이디 칩들간 전압 차 발생 및 그로 인한 엘이디 칩관 광 편차 발생의 문제를 해결한다.
본 발명의 다른 목적이나 이점은 이하 실시예의 설명으로부터 더 잘 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 멀티 픽셀 엘이디 패키지를 도시한 평면도로서, 실제로 보이지 않은 엘이디 칩들의 하부도 함께 표현한 도면이고,
도 2는 본 발명의 일 실시예에 따른 멀티 픽셀 엘이디 패키지용 기판을 도시한 평면도이고,
도 3은 본 발명의 일 실시예에 따른 멀티 픽셀 엘이디 패키지의 엘이디 칩들의 개별 구동 방식을 설명하기 위한 도면이고,
도 4는 본 발명의 일 실시예예 따른 멀티 픽셀 엘이디 패키지 제조를 위해 투광성 기판 모재에 제1 금속 패턴층을 형성하는 것을 설명하기 위한 단면도이고,
도 5는 제1 금속 패턴층의 패턴 형태를 보여주는 평면도이고,
도 6은 본 발명의 일 실시예예 따른 멀티 픽셀 엘이디 패키지 제조를 위해 제1 금속 패턴층을 덮는 패시베이션층을 형성하는 것을 설명하기 위한 단면도이고,
도 7은 패시베이션층의 패턴 형태를 보여주는 평면도이고,
도 8은 본 발명의 일 실시예예 따른 멀티 픽셀 엘이디 패키지 제조를 위해 패시베이션층 상에 제2 금속 패턴층을 형성하는 것을 설명하기 위한 단면도이고,
도 9는 제2 금속 패턴층의 패턴 형태를 보여주는 평면도이고,
도 10은 제2 금속 패턴층 위로 보호를 위한 추가 층을 형성하는 것을 보여주는 도면이고,
도 11 내지 도 13은 본 발명의 다른 실시예들을 설명하기 위한 도면들이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 멀티 픽셀 엘이디 패키지를 도시한 평면도로서, 실제로 보이지 않은 엘이디 칩들의 하부도 함께 표현한 도면이고, 도 2는 본 발명의 일 실시예에 따른 멀티 픽셀 엘이디 패키지용 기판을 도시한 평면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 멀티 픽셀 엘이피 패키지는, n개(n은 2 이상의 자연수)의 픽셀 그룹들(PG1, PG2, ..., PGn)과, 상기 n개의 픽셀 그룹들이 배열되는 기판(100)을 포함한다. 본 실시예에서, n은 8이며, 따라서, 픽셀 그룹(PG1, PG2, ..., PGn)들의 개수는 8개이다. 그리고, 픽셀 그룹(PG1, PG2, ..., PGn)들은 세로 방향을 따라 배열된다,
상기 픽셀 그룹들 각각(PG1, PG2, ..., PGn)은 복수개의 픽셀(200)들을 포함하고, 각 픽셀(200)은 제1 엘이디 칩(220), 제2 엘이디 칩(240) 및 제 3 엘이디 칩(260)을 포함한다. 또한, 상기 제1 엘이디 칩(220), 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260)은 제1 도전형 전극(222, 242, 262) 및 제2 도전형 전극(224, 244, 264)을 일면에 구비한 플립칩형 엘이디 칩들인 것이 바람직하다. 본 실시예에서, 상기 제1 엘이디 칩(220) 및 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260) 각각은 적색 엘이디 칩, 청색 엘이디 칩 및 적색 엘이디 칩이다. 그리고, 상기 엘이디 칩(220, 240, 260)들 각각은 한 변의 길이가 200 ㎛ 이하인 마이크로 엘이디 칩인 것이 바람직하다.
앞에서 언급한 바와 같이 상기 n개의 픽셀 그룹들은 세로 방향을 따라 배열되고, 각 픽셀 그룹(PG1, PG2, ..., PGn) 내 픽셀(200)들은 가로 방향을 따라 배열된 n개의 픽셀들로 구성되고, 상기 n개의 픽셀 그룹들은 세로 방향을 따라 배열된다. 앞에서 언급한 바와 같이, n열의 픽셀 그룹(PG1, PG2, ..., PGn)이 세로 방향을 따라 배열되고, 각 픽셀 그룹 내에는 n개의 픽셀(200)들이 가로 방향을 따라 배열되므로, n ㅧ n개의 픽셀(200)들이 행렬 배열을 이루게 된다. 본 실시예에 있어서는 8 ㅧ 8개, 즉, 64개의 픽셀(200)들이 8행 8열의 행렬 배열로 배열된다. 각 픽셀(200)이 3개의 엘이디 칩들, 즉, 제1 엘이디 칩(220), 제2 엘이디 칩(240) 및 제3 엘이디 칩(260)으로 이루어지므로, 엘이디 칩들의 총 개수는 192개이다. 이때, 모든 픽셀에 속한 엘이디 칩들을 개별 구동시킬 수 있는 구동 단자들의 개수는 총 4 ㅧ n개, 본 실시예에서는, 32개가 된다. 그리고, 상기 구동 단자들은 제1 엘이디 칩(220)의 제1 도전형 전극들에 대응되는 n개의 제1 구동 단자(191)들과, 제2 엘이디 칩(240)의 제1 도전형 전극들에 대응되는 n개의 제2 구동 단자(192)들과, 제3 엘이디 칩(260)의 제1 도전형 전극들에 대응되는 n개의 제3 구동 단자(193)들과, 제1 엘이디 칩(220), 제2 엘이디 칩(240) 및 제3 엘이디 칩(260)들의 제2 도전형 전극들에 대응되는 n개의 제4 구동 단자(194)들을 포함한다.
상기 기판(100)은, 각 픽셀 그룹 내 제1 엘이디 칩들(220)의 제1 도전형 전극(222)들 각각에 연결되는 제1 개별 전극(120)들과, 각 픽셀 그룹 내 제2 엘이디 칩(240)들의 제1 도전형 전극(242)들 각각에 연결되는 제2 개별 전극(140)들과, 각 픽셀 그룹 내 제3 엘이디 칩(260)들의 제1 도전형 전극(262)들 각각에 연결되는 제3 개별 전극(160)들과, 각 픽셀 그룹 내 제1 엘이디 칩(220), 제2 엘이디 칩(240) 및 제3 엘이디 칩(260)의 제2 도전형 전극들(224, 244, 264)에 공통적으로 연결되는 공통 전극들(110)을 포함한다.
이때, 상기 공통 전극(110)들 각각은 스템(111) 및 상기 스템(111)으로부터 분기되고 상기 제1 엘이디 칩(220), 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260)들의 제2 도전형 전극(224, 244, 264)들이 본딩되는 제1 브랜치(112), 제2 브랜치(114) 및 제3 브랜치(116)를 포함한다. 상기 제1 브랜치(112), 제2 브랜치(114) 및 제3 브랜치(116) 각각은 상기 제2 도전형 전극(224, 244, 264)들이 넓은 면적으로 본딩되는 것을 가능하게 하는 확장 영역(enlarged area)과 그 확장 영역과 스템(111)을 연결하는 협폭부를 포함한다.
또한, 상기 기판(100)은 제1 연결부(130)들과, 제2 연결부(150)들과, 제3 연결부(170)들과, 제4 연결부(180a, 180b)들과, 이들에 대응하는 제1 구동 단자(191)들, 제2 구동 단자(192)들, 제3 구동 단자(193)들 및 제4 구동 단자(194)들을 포함한다.
이때, 상기 제1 연결부(130)들 각각은 각 픽셀 그룹 내 제1 개별 전극(120)들 모두에 연결되고, 상기 제2 연결부(150)들 각각은 각 픽셀 그룹 내 제2 개별 전극(140)들 모두에 연결되고, 제3 연결부(170)들 각각은 각 픽셀 그룹 내 제3 개별 전극(160)들 모두에 연결된다. 또한, 상기 제4 연결부(180a, 180b)들 각각은 각 픽셀 그룹에 포함된 공통 전극(110)들 모두에 하나씩 연결된다.
또한, 상기 제1 구동 단자(191)들 각각은, 상기 제1 연결부(130)들 각각의 일부인 제1 구동 단자 컨택부(139)에 컨택되어, 상기 제1 연결부(130)들 각각에 연결되고, 상기 제2 구동 단자(192)들 각각은, 상기 제2 연결부(150)들 각각의 일부인 제2 구동 단자 컨택부(159)에 컨택되어, 상기 제2 연결부(150)들 각각과 연결되고, 상기 제3 구동 단자(193)들 각각은, 상기 제3 연결부(170)들 각각의 일부인 제3 구동 단자 컨택부(179)에 컨택되어, 상기 제3 연결부(170)들 각각과 연결된다. 그리고, 상기 제4 구동 단자(194)들 각각은, 제4 연결부(180a 또는 180b)의 일부인 제4 구동 단자 컨택부(189)에 컨택되어, 상기 제4 연결부(180a 또는 180b)들 각각과 연결된다.
본 실시예에서, 상기 제1 연결부(130)들, 상기 제2 연결부(150)들, 또는 상기 제3 연결부(170)들 각각은 대응 픽셀 그룹과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인(131, 151, 171)과, 상기 대응 픽셀 그룹 내 개별 전극들을 대응 글로벌 연결라인(131, 151, 171)에 연결하는 로컬 연결라인(132, 152 또는 172)들을 포함한다.
상기 제1 연결부(130)들 각각은 대응 픽셀 그룹(PG1, PG2, ..., 또는, PGn)의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인(131)과, 상기 대응 픽셀 그룹(PG1, PG2, ..., 또는, PGn) 내 제1 개별 전극(120)들을 상기 제1 글로벌 연결라인(131)에 연결하는 제1 로컬 연결라인(132)들을 포함하고, 상기 제2 연결부(150)들 각각은 상기 대응 픽셀 그룹의 일측 반대편인 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인(151)과, 상기 대응 픽셀 그룹 내 제2 개별 전극(140)들을 상기 제2 글로벌 연결라인(151)에 연결하는 제2 로컬 연결라인(152)들을 포함하고, 상기 제3 연결부(170)들 각각은 대응 픽셀 그룹과의 사이에 상기 제2 글로벌 연결라인(151)을 두고 가로 방향을 따라 형성된 제3 글로벌 연결라인(171)과, 상기 대응 픽셀 그룹 내 제3 개별 전극(160)들을 상기 제3 글로벌 연결라인(171)에 연결하는 제3 로컬 연결라인(172)들을 포함한다.
이때, 상기 제1 글로벌 연결라인(131) 및 상기 제1 로컬 연결라인(132)들과, 상기 제2 글로벌 연결라인(151) 및 상기 제2 로컬 연결라인(152)들 전체는 상기 제1 개별 전극(120) 및 상기 제2 개별 전극(140)과 동일 평면상에 형성된다. 더 나아가, 상기 제1 글로벌 연결라인(131) 및 상기 제1 로컬 연결라인(132)들과, 상기 제2 글로벌 연결라인(151) 및 상기 제2 로컬 연결라인(152)들과, 상기 제3 글로벌 연결라인(171)은 상기 제1 개별 전극(112)들, 상기 제2 개별 전극(114)들 및 상기 제3 개별 전극(116)들과 동일 평면상에 형성되고, 상기 제3 로컬 연결라인(172)들은 상기 제3 개별 전극(116)들과 다른 높이에서 상기 제2 글로벌 연결라인(151)을 가로지르도록 형성된 수평 라인부들과 상기 수평 라인부들 각각을 상기 제3 개별 전극들과 상기 제3 로컬 연결라인에 접속시키는 수직 라인부들을 포함한다.
또한 상기 제4 연결부들(180a, 180b)은, 세로방향을 따라 형성된 글로벌 연결라인(181a, 181b)들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극(110)들을 해당 글로벌 연결라인(181a, 181b)에 연결하는 로컬 연결라인들을 포함한다. 상기 제4 연결부들(180a, 1802b)은 글로벌 연결라인(181a)이 상기 공통 전극(110)과 다른 높이에 형성된 n-1개의 제4 연결부(180a)와, 글로벌 연결라인(181b)이 공통 전극(110)과 동일 평면상에 위치하는 1개의 제4 연결부(180b)를 포함하며, 상기 1개의 제4 연결부(180b)는 상기 제4 연결부(180a, 180b)들 중 첫번째 또는 n번째 열에 위치한다. 본 실시예에서는, 제1열에서 제n-1열까지는 글로벌 연결라인이 공통 전극(110)들과 다른 높이에 형성되고, 제n열의 글로벌 연결라인만이 공통 전극(110)들과 같은 높이에 형성된다. 이에 따라, 상기 n-1 개의 제4 연결부(180a)는 상기 공통 전극(110)들과 다른 높이에 있는 글로벌 연결라인(181a)으로부터 상기 공통 전극들까지 수직으로 이어진 로컬 라인들을 포함하는 반면, 상기 1개의 제4 연결부(180b)는 글로벌 연결라인(181b)이 상기 공통 전극(110)들과 동일 평면 상에 있다.
특히, 상기 1개의 제4 연결부(180b)의 글로벌 연결라인(181b)에 대응하는 공통 전극(110)은 상기 제1 엘이디 칩(220), 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260)들의 제2 도전형 전극(244)들이 본딩되는 제1 브랜치(112), 제2 브랜치(114) 및 제3 브랜치(116)와, 상기 제1 브랜치(112), 상기 제2 브랜치(114) 및 상기 제3 브랜치(116)가 합쳐지는 스템(111)을 포함하며, 상기 스템(111)은 상기 1개의 제4 연결부의 글로벌 연결라인(181b)의 일부분으로 통합되어 있다. 실제로는, 스템(111)들은, 글로벌 연결라인(181b)의 일부분들로 통합되므로, 시각적으로 구별됨 없이 글로벌 연결라인(181b)에 속해 있지만, 도 2에서는 설명의 편의를 위해, 선(line)들로서 스템(111)의 영역을 글로벌 연결라인(181b)의 다른 영역과 구분하여 표시하였음에 유의한다.
나머지 n-1개의 제4 연결부(180a)는 공통 전극(110)들과 다른 높이에 형성된 글로벌 연결라인(181a)을 포함하며, 이 글로벌 연결라인(181)으로부터 수직으로 이어진 로컬 연결라인들, 즉, 비아들이 글로벌 연결라인(181a)을 각 공통 전극(110)의 스템(111)에 연결된다. 그리고, 제1 브랜치(112), 제2 브랜치(114) 및 제3 브랜치(116)은 스템(111)으로부터 분기되어 있다.
한편, 상기 제1 연결부(130), 상기 제2 연결부(150), 상기 제3 연결부(170) 및 상기 제4 연결부(180a 또는 180b)의 일부분으로서 제1 구동 단자 컨택부(139)들, 제2 구동 단자 컨택부(159)들, 제3 구동 단자 컨택부(179)들 및 제4 구동 단자 컨택부(189)들이 제공되며, 제1 구동 단자 컨택부(139)들, 제2 구동 단자 컨택부(159)들, 제3 구동 단자 컨택부(179)들 및 제4 구동 단자 컨택부(189)들 각각은 컨택 연결부(c1, c2, c3, c4)들에 의해 상기 제1 글로벌 연결라인(131)들 각각, 상기 제2 글로벌 연결라인(151)들 각각, 상기 제3 글로벌 연결라인(171)들 각각 및 상기 제4 글로벌 연결라인(181a 또는 181b)들 각각에 연결된다.
그리고, 상기 제1 구동 단자(191)들, 상기 제2 구동 단자(192)들, 상기 제3 구동 단자(193)들 및 상기 제4 구동 단자(194)들 각각은 상기 제1 구동 단자 컨택부(139)들, 상기 제2 구동 단자 컨택부(159)들, 상기 제3 구동 단자 컨택부(179)들 및 상기 제4 구동 단자 컨택부(189)들에 컨택되어 상기 제1 연결부(130)들, 상기 제2 연결부(150)들, 상기 제3 연결부(170)들 및 상기 제4 연결부(180)들과 연결된다. 그리고, 상기 제1 구동 단자(191)들, 상기 제2 구동 단자(192)들, 상기 제3 구동 단자(193)들 및 상기 제 4 단자(194)들을 포함하는 4n개의 구동 단자들을 이용하여, nㅧn개의 픽셀에 속해 있는 3ㅧnㅧn개의 엘이디 칩들을 모두 개별 제어할 수 있다.
상기 제1 구동 단자 커택부(139)들, 상기 제2 구동 단자 컨택부(159)들 및 상기 제3 구동 단자 컨택부(179)들 및 상기 제4 구동 단자 컨택부(189)들은 상기 제1 글로벌 연결라인(131)들, 상기 제2 글로벌 연결라인(151)들, 상기 제3 글로벌 연결라인(171)들과 동일 평면상에 형성되고, 상기 제4 글로벌 연결라인(181a, 181b)들 중 적어도 하나의 글로벌 연결라인은 상기 제4 구동 단자 컨택부(189)들과 다른 높이에 있다.
또한, 상기 컨택 연결부들(c1, c2, c3, c4)은, 모든 부분이 상기 제1 구동 단자 커택부(139)들, 상기 제2 구동 단자 컨택부(159)들, 상기 제3 구동 단자 컨택부(179)들 및 상기 제4 구동 단자 컨택부(189)들과 동일 평면상에 있는 수평 연결부만으로 된 제1 컨택 연결부들과, 일부가 상기 제1 구동 단자 컨택부(139)들, 상기 제2 구동 단자 컨택부(159)들, 상기 제3 구동 단자 컨택부(179)들 및 상기 제4 구동 단자 컨택부(189)들과 다른 높이에 있는 수평 연결부와 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함할 수 있다.
앞에서 언급한 바와 같이, n행 n열로 배열된 픽셀을 포함하는 멀티 픽셀 엘이디 패키지에 있어서, 상기 제1 구동 단자(191)들, 상기 제2 구동 단자(192)들, 상기 제3 구동 단자(193)들 및 상기 제4 구동 단자(194)들을 포함하는 구동 단자들의 총 개수는 4ㅧn개이다. 그리고, 상기 제1 엘이디 칩(220), 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260) 중 하나는 적색 엘이디 칩, 다른 하나는 청색 엘이디 칩, 나머지 하나는 녹색 엘이디 칩일 수 있다. 따라서, 상기 제1 구동 단자(191)들, 상기 제2 구동 단자(192)들, 상기 제3 구동 단자(193) 중 하나의 구동 단자는 적색 엘이디 칩의 제1 도전형 전극에 대응하는 R 개별 구동 단자이고, 다른 구동 단자는 청색 엘이디 칩의 제1 도전형 전극에 대응하는 B 개별 구동 단자이고, 나머지 하나의 구동 단자는 녹색 엘이디 칩의 제1 도전형 전극에 대응하는 G 개별 구동 단자일 수 있다. 그리고, 상기 제4 구동 단자는 적색 엘이디 칩, 녹색 엘이디 칩 및 청색 엘이디 칩의 제2 도전형 전극들에 대응되는 공통 구동 단자일 수 있다.
도 3을 참조하면, 위와 같은 배열을 포함하는 멀티 픽셀 엘이디 패키지에 있어서는, 8ㅧ8개의 픽셀에 포함된 192개의 엘이디 칩들을 개별 구동하기 위한 단자들로서, 8개의 R 구동 단자들(R1, R2,..., R8)과, 8개의 G 구동 단자(G1, G2,..., G8)들과, 8개의 B 구동 단자(G1, G2,..., G8)들과, 8개의 공통 구동 단자들(A1, A2,..., A8)들만이 필요하다.
전술한 멀티 픽셀 엘이디 패키지용 기판 및 그 기판을 제조하는 방법을 차례대로 설명하면 다음과 같다.
먼저 도 4 및 도 5에 도시된 것과 같이, 투광성을 갖는 기판 모재, 더 구체적으로는 사파이어로 이루어진 투명 기판 모재(101)의 일면에 제1 금속 패턴층(102)이 형성된다.
투명 기판 모재(101)의 일면에 마스크층을 형성하고 그 위에 금속을 증착하여 제1 금속 패턴층(102)을 형성하거나 또는 투명 기판 모재(101)의 일면 전체에 금속을 증착하여 금속층을 형성한 후, 마스크를 이용한 식각을 통해 제1 금속 패턴층(102)을 형성할 수 있다. 제1 금속 패턴층(102) 형성을 위한 금속 증착 전에는 PSPI 잔유물 제거와 투명 기판 모재(101)와 증착 금속 간의 접착력 강화를 위해, 투명 기판 모재(101)에 대하여 O2 플라즈마 처리를 하는 것이 바람직하다. 금속 패턴층(102)은 여러 종류의 금속 적층 구조를 포함하는데, Ni/Al/Ti/Al의 금속 적층 구조, 더 바람직하게는, 0.1 ㎛ 두께의 Ni층, 0.7㎛ 두께의 Al층, 0.1 ㎛ 두께의 Ti층, 0.5 ㎛ 두께의 Al층을 포함하는 총 1.4 ㎛ 두께의 금속 적층 구조가 이용될 수 있다. 이때, 상기 기판 모재(101)와 접하는 0.1 ㎛ 두께의 Ni층은 기판 모재(101)와 제1 금속 패턴층(102)간의 접착력 강화용으로 이용될 수 있다.
도 5에 잘 도시된 바와 같이, 상기 제1 금속 패턴층(102)은 전술한 것과 같이 n행 n열로 배열된 픽셀들에 대응하는 n행 n열의 전극 패턴들을 포함하며, 이 전극 패턴들 각각은 제1 엘이디 칩의 제1 도전형 전극(222; 도 1 참조)이 본딩되는 제1 개별 전극(120), 제2 엘이디 칩의 제1 도전형 전극(242)이 본딩되는 제2 개별 전극(140), 제3 엘이디 칩의 제1 도전형 전극(262)이 본딩되는 제3 개별 전극(160)과, 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩의 제2 도전형 전극들(224, 244, 264)이 공통적으로 본딩되는 공통 전극(110)을 포함한다. 앞에서 언급한 바와 같이, 전술한 픽셀들은 복수개의 픽셀 그룹들을 포함하고, 픽셀 그룹들은 세로 방향을 따라 어레이되고, 각 픽셀 그룹은 가로 방향을 따라 일렬로 어레이된 픽셀들을 포함한다. 따라서, 상기 제1 금속 패턴층(102)은 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극(222)들 각각에 연결되는, 제1 개별 전극(120)들, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극(242)들 각각에 연결되는 제2 개별 전극(140)들, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극(262)들 각각에 연결되는 제3 개별 전극(150)들 및 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극(224, 224, 264)들에 공통적으로 연결되는 공통 전극(110)들을 포함한다.
다음 도 4, 도 5, 도 6 및 도 7에 도시된 바와 같이, 상기 제1 금속 패턴층(102)을 덮도록 상기 기판 모재(101) 상에는 전기 절연성 패시베이션층(103)이 형성된다. 이때, 상기 제1 패시베이션층(103)에는 상기 픽셀(200; 도 1 참조)들을 수용하는 수용부(1301)들이 형성된다. 본 실시예에서, 상기 수용부(1301)은 상부가 오픈된 개구부 형태를 갖는다. 또한, 상기 패시베이션층(103)은 비아홀(1302)들이 형성된다. 상부가 오픈된 개구부 형태의 수용부(1301) 및 비아홀들(1302)은 감광성 폴리이미드(PSPI)를 이용한 리쏘그라피(lithography) 공정에 의해 형성된다. PSPI 큐어링(curing) 후에는 그것의 수축으로 인하여 수용부(1301)를 형성하는 개구 및 비아홀들에 경사면이 생성되며, 이 경사면으로 인해 그 위로 금속 증착이 용이해진다. 320℃ 큐어링 후 금속 산화가 있을 수 있으나 전기적 특성은 유지된다. 또한, 상기 비아홀들에는 금속이 채워져서 비아들이 형성된다.
다음 도 4, 도 5, 도 6 및 도 7, 도 8 및 도 9에 도시된 바와 같이, 상기 패시베이션층(103) 상에는 제2 금속 패턴층(104)이 형성된다. 상기 패시베이션층(103) 상에 마스크층을 형성하고 그 위에 금속을 증착하여 제2 금속 패턴층(104)을 형성하거나 또는 패시베이션층(103)의 일면 전체에 금속을 증착하여 금속층을 형성한 후, 마스크를 이용한 식각을 통해 제2 금속 패턴층(104)을 형성할 수 있다. 본 실시예에서는, 제2 금속 패턴층(104) 형성을 위한 금속 증착시, 상기 제2 금속 패턴층(104)과 상기 비아홀을 채우는 금속 비아(105)들이 함께 형성된다. 제2 금속 패턴층(104)과 비아 형성을 위한 금속 증착 전에는 PSPI 잔유물 제거와 패시베이션층(103)와 증착 금속 간의 접착력 강화를 위해, 투명 기판 모재(101)에 대하여 O2 플라즈마 처리를 하는 것이 바람직하다. 제2 금속 패턴층(104)과 비아(105)를 포함하는 금속층은 여러 종류의 금속 적층 구조를 포함하는데, Ni/Al/Ti/Al의 금속 적층 구조, 더 바람직하게는, 0.1 ㎛ 두께의 Ni층, 0.7㎛ 두께의 Al층, 0.1 ㎛ 두께의 Ti층, 0.5 ㎛ 두께의 Al층을 포함하는 총 1.4 ㎛ 두께의 금속 적층 구조가 이용될 수 있다. 이때, 상기 패시베이션층(103)과 접하는 0.1 ㎛ 두께의 Ni층은 패시베이션층(103)에 대한 금속의 접착력 강화용으로 이용될 수 있다.
도 1, 도 2, 도 5, 도 7 및 도 9에 잘 도시되 바와 같이, 상기 제1 금속 패턴층(102) 및 상기 제2 금속 패턴층(104)에 형성되는 라인(131, 132, 151, 152, 171, 172, 181a, 181b, 182a, 182b)들과, 상기 제2 금속 패턴층(104)과 일체를 이루도록 그리고 상기 패시베이션층(103)을 관통해 형성되는 비아들은, 각각이 각 픽셀 그룹(PG1, PG2, ..., PGn) 내 제1 개별 전극(120)들 모두에 연결되는 제1 연결부(130; 도 1 및 도 2 참조)들과, 각각이 각 픽셀 그룹(PG1, PG2, ..., PGn) 내 제2 개별 전극(140)들 모두에 연결되는 제2 연결부(150)들과, 각각이 각 픽셀 그룹(PG1, PG2, ..., PGn) 내 제3 개별 전극(160)들 모두에 연결되는 제3 연결부(170)들과, 각각이 각 픽셀 그룹(PG1, PG2, ..., PGn)에 포함된 공통 전극(110)들 모두에 하나씩 연결되는 제4 연결부(180a, 180b)들을 형성할 수 있다.
이때, 상기 제1 연결부(130)들, 상기 제2 연결부(150)들 및 상기 제3 연결부(170)들 각각은 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn)과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인(131, 151, 171)들을 포함하며, 상기 글로벌 연결라인(131, 151, 171)들은 상기 제1 금속 패턴층(101)의 일부로서 형성될 수 있다.
여기에서, 상기 제1 연결부(130)들 각각은 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn)의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인(131)과, 상기 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn) 내 제1 개별 전극(120)들을 상기 제1 글로벌 연결라인(131)에 연결하는 제1 로컬 연결라인(132)들을 포함한다. 또한, 상기 제2 연결부(150)들 각각은 상기 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn)의 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인(151)과, 상기 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn) 내 제2 개별 전극(140)들을 상기 제2 글로벌 연결라인(151)에 연결하는 제2 로컬 연결라인(152)들을 포함한다. 또한, 상기 제3 연결부(170)들 각각은 상기 대응 픽셀과의 사이에 상기 제2 글로벌 연결라인(151)을 두고 가로 방향을 따라 형성된 제3 글로벌 연결라인(171)과, 상기 대응 픽셀 그룹(PG1, PG2, ..., 또는 PGn) 내 제3 개별 전극(160)들을 상기 제3 글로벌 연결라인(171)에 연결하는 제3 로컬 연결라인(172)들을 포함한다.
이때, 상기 제1 글로벌 연결라인(131), 상기 제2 글로벌 연결라인(151), 상기 제3 글로벌 연결라인(171), 상기 제1 로컬 연결라인(132)들 및 상기 제2 로컬 연결라인(152)들 각각은 상기 제1 금속 패턴층(102)의 일부로서 형성되고, 상기 제3 로컬 연결라인(172)들 각각은, 상기 제2 금속 패턴층(104)의 일부로서 형성된 수평 라인부(1711)들과, 상기 수평 라인부(1711)들을 상기 제3 글로벌 연결라인(171)과 연결시키도록, 상기 패시베이션층(103)을 관통하도록 형성된 수직 라인부(1712)들을 포함한다. 상기 수직 라인부(1712)들은 전술한 비아들 중 하나일 수 있다.
또한, 상기 제4 연결부(180b 또는 180a)들은, 세로방향을 따라 상기 제1 금속 패턴층(102)의 일부 또는 상기 제2 금속 패턴층(104)의 일부로 형성된 글로벌 연결라인(181b 또는 181a)들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극(110)들을 해당 글로벌 연결라인(181b 또는 181a)에 연결하는 로컬 연결라인(182b 또는 182a)들을 포함한다. 더 구체적으로는, 상기 제4 연결부(180a 또는 180b)들은 글로벌 연결라인(181a)이 상기 제2 금속 패턴층(104)의 일부로서 형성된 n-1개의 제4 연결부(180a)와, 글로벌 연결라인(181b)이 상기 제1 금속 패턴층(102)의 일부로서 형성된 1개의 제4 연결부(180b)를 포함하며, 상기 1개의 제4 연결부(180b)는 상기 제4 연결부들 중 n번째 열에 위치한다. 본 실시예에 있어서는, 1개의 제4 연결부(180b)가 n개의 제4 연결부들 중 n번째 열에 위치하지만, 첫 번째 열에 위치하는 것도 고려될 수 있다.
상기 n-1 개의 제4 연결부(180a)는 상기 제2 금속 패턴층(104)의 일부로 형성된 글로벌 연결라인(181a)로부터 상기 제1 금속 패턴층(103)까지 수직으로 이어져 상기 제1 금속 패턴층(102)의 일부인 공통 전극에 연결되는 로컬 라인(182a)들을 더 포함한다. 이에 반해, 상기 1개의 제4 연결부(180b)는 상기 제1 금속 패턴층(102)의 일부로 형성된 로컬 라인(182b)들을 더 포함하며, 상기 1개의 제4 연결부의 글로벌 연결라인(181b)과 로컬 연결라인(182b)들은 동일 평면상에 형성된다.
또한, 상기 제1 금속 패턴층(102)의 일부로서 형성된 상기 공통 전극(110)들 각각은, 스템(111) 및 상기 스템(111)으로부터 분기된 제1 브랜치(112), 제2 브랜치(114) 및 제3 브랜치(116)를 포함하고, 상기 제1 브랜치(112) 및 제2 브랜치(114) 및 상기 제3 브랜치(116) 각각에는 상기 제1 엘이디 칩(220), 상기 제2 엘이디 칩(240) 및 상기 제3 엘이디 칩(260)들의 제2 도전형 전극(224, 244, 264)들이 본딩되고, 상기 스템(111)에는 상기 제4 연결부(180a)들 중 해당 제4 연결부(180a 또는 180b)의 일부인 로컬 연결라인(182a 또는 182b)이 연결된다.
또한, 상기 제1 금속 패턴층(102)은 제1 구동 단자(191)들, 제2 구동 단자(192)들, 제3 구동 단자(193)들 및 제4 구동 단자(194)들이 컨택되는 제1 구동 단자 컨택부(139)들, 제2 구동 단자 컨택부(159)들 및 제3 구동 단자 컨택부(179)들 및 제4 구동 단자 컨택부(189)들을 더 포함한다.
또한, 상기 제1 구동 단자 컨택부(139)들, 상기 제2 구동 단자 컨택부(159)들, 상기 제3 구동 단자 컨택부(179)들 및 상기 제4 구동 단자 컨택부(189)들은 컨택 연결부들에 의해 상기 제1 글로벌 연결라인(131)들, 상기 제2 글로벌 연결라인(151)들, 상기 제3 글로벌 연결라인(171)들 및 상기 제4 글로벌 연결라인(181a 또는 181b)들과 연결된다. 이때, 상기 컨택 연결부들은 상기 제1 금속 패턴층(102)에 포함된 수평 연결부만으로 된 제1 컨택 연결부들과, 상기 제2 금속 패턴층(104)에 포함된 수평 연결부와 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함할 수 있다.
그리고, 상기 패시베이션층(103)에는 상기 제1 구동 단자(191)들, 상기 제2 구동 단자(192)들, 상기 제3 구동 단자(193)들 및 상기 제4 구동 단자(194)들 각각을 노출시키는 개구부(1033)들이 형성된다.
이와 같이 하여 멀티 픽셀 엘이디 패키지용 기판이 준비되면, 도 10에 도시된 바와 같이, 그 기판 상에 제1, 제2, 제3 엘이디 칩(220, 240, 260; 통칭하여 2000)들과 제1, 제2, 제3 및 제4 구동 단자(191, 192, 193, 194; 통칭하여 1900)들을 실장하는 공정이 수행된다. 이때, 그 위로 엘이디 칩(2000)들은 패시베이션층(103)에 상측이 개방되어 형성된 수용부(1301; 도 8 참조)에 삽입된 상태로 기판(100)에 실장된다.
도 1과 도 10을 함께 참조하면, 제1 엘이디 칩(220)의 제1 도전형 전극(222)은 제1 개별 전극(120)에 본딩되고, 제1 엘이디 칩(220)의 제2 도전형 전극(224)은 공통 전극(110)에 본딩된다. 제2 엘이디 칩(240)의 제1 도전형 전극(242)은 제2 개별 전극(140)에 본딩되고, 제2 엘이디 칩(240)의 제2 도전형 전극(244)은 공통 전극(110)에 본딩된다. 제3 엘이디 칩(260)의 제1 도전형 전극(262)은 제3 개별 전극(160)에 본딩되고, 제3 엘이디 칩(260)의 제2 도전형 전극(264)은 공통 전극(110)에 본딩된다.
제1, 제2 또는 제3 엘이디 칩일 수 있는 엘이디 칩(2000)들의 실장이 완료된 후, 실리콘 수지(4000)로 엘이디 칩(2000)들을 매립하도록 적용하여, 그 엘이디 칩(2000)들을 외부 충격으로부터 보호할 수 있다 구동 단자(1900)들은 개구부를 통해 노출되어 있다. 엘이디 칩 본딩 후 기판을 절단하는 스크라이빙 공정이 수행될 수 있고, 반대로, 스크라이빙 공정 후 엘이디 칩들을 본딩할 수도 있다.
멀티 픽셀 패키지용 기판에 엘이디 칩을 실장하는 다양한 방식이 고려될 수 있는데, 이러한 다양한 방식 중 몇몇 방식이 도 11, 도 12 및 도 13에 도시되어 있다.
도 11은 앞선 예에서 설명한 방식과 동일하게 투명 기판 모재(101)를 베이스로 한 기판을 이용한 방식이다. 앞에서 설명한 예와 마찬가지로, 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 포함하는 제1 금속 패턴층(102)은 상기 투광성 기판 모재(101) 상에 형성되고, 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 모두 덮도록 상기 기판 모재에는 패시베이션층(103)이 형성되고, 상기 패시베이션층(103)에는 픽셀들 각각 또는 제1 엘이디 칩, 상기 제2 엘이디 칩 또는 상기 제3 엘이디 칩일 수 있는 엘이디 칩(2000) 수용하는 수용부가 형성되며, 상기 수용부들은 상부가 막혀 있고, 상기 수용부들 각각에는 투명 수지(108)가 채워지며, 상기 패시베이션층(103)은 반사 재료 또는 광 흡수 재료가 포함된 수지로 형성된다. 도시하지 않았지만, 상기 패시베이션층(103)은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들의 측면들을 덮도록 형성된다.
도 12는 다른 예의 방식을 보여준다. 도 12을 참조하면, 앞선 실시예들의 제1, 제2 또는 제2 엘이디 칩일 수 있는 엘이디 칩(2000)은 투광성 기판 모재(101)와 접하는 면의 반대면에 제1 도전형 전극(2001), 제2 도전형 전극(2002)을 구비하고, 상기 투광성 기판 모재(101) 상에는 엘이디 칩(2000)의 측면을 덮고 상기 제1 도전형 전극과 상기 제2 도전형 전극을 노출시키는 상부 노출형 수용부, 즉, 개구부(1031a)가 형성된 패시베이션층(103a)이 형성되고, 상기 패시베이션층(103a)에는 제1, 제2, 제3 개별 전극을 포함하는 개별 전극(1001)들 및 상기 공통 전극(1002)들을 포함하는 제1 금속 패턴층(102)이 형성되고, 상기 제1 금속 패턴층(102)은 상기 제1 구동 단자, 상기 제2 구동 단자, 상기 제3 구동 단자 중 하나인 애노드 구동 단자(1901)가 배치된 단자 컨택부와 제4 구동 단자인 캐소드 단자(1902)가 배치된 단자 컨택부를 포함한다.
그리고, 상기 제1 금속 패턴층(102)을 덮는 추가 패시베이션층(105)이 더 제공되고, 상기 추가 패시베이션층(105)에는 상기 단자들을 노출시키는 개구부들이 형성된다. 도시하지 않았지만, 제2 금속 패턴층이 추가 패시베이션층(105) 상에 형성되어 제1 금속 패턴층(102)의 일부와 함께 복수개의 연결부들을 형성하며, 이 연결부들은 구동 단자들에 연결되어, 엘이디 칩들의 개별 구동에 이용된다.
도 13은 본 발명의 또 다른 실시예에 따른 멀티 픽셀 엘이디 패키지를 설명하기 위한 도면이다.
본 실시예의 멀티 픽셀 엘이디 패키지는 도 1 및 도 2에 도시된 엘이디 멀티 픽셀 엘이디 패키지의 주요 구성들을 거의 그대로 따르며, 이하에서는, 본 실시예의 설명을 위해, 도 1 및 도 2와 도 13을 함께 이용한다.
도 1, 도 2 및 도 13을 참조하면, 상기 멀티 픽셀 엘이디 패키지는, 앞선 실시예들과 마찬가지로, n개(n은 2 이상의 자연수)의 픽셀 그룹들(PG1, PG2, ..., PGn)과, 상기 n개의 픽셀 그룹(PG1, PG2, ..., PGn)들이 배열되는 기판(100)을 포함하고, 상기 픽셀 그룹(PG1, PG2, ..., PGn)들 각각은 복수개의 픽셀(200)들을 포함하고, 각 픽셀은 제1, 제2 및 제3 엘이디 칩(220, 240, 260; 통칭하여 2000)을 포함한다. 그리고, 상기 기판(100)은, 각 픽셀 그룹 내 제1 엘이디 칩(220)들의 제1 도전형 전극(222)들 각각에 연결되는, 제1 개별 전극(120)들과, 각 픽셀 그룹 내 제2 엘이디 칩(240)들의 제1 도전형 전극(242)들 각각에 연결되는 제2 개별 전극(140)들과, 각 픽셀 그룹 내 제3 엘이디 칩(260)들의 제1 도전형 전극(262)들 각각에 연결되는 제3 개별 전극(160)들과, 각 픽셀 그룹 내 제1, 제2 및 제3 엘이디 칩(220, 240, 260; 통칭하여 2000)의 제2 도전형 전극(224, 244, 264)들에 공통적으로 연결되는 공통 전극(110)들과, 각각이 각 픽셀 그룹 내 제1 개별 전극(120)들 모두에 연결되는, 제1 연결부(130)들과, 각각이 각 픽셀 그룹 내 제2 개별 전극(140)들 모두에 연결되는, 제2 연결부(150)들과, 각각이 각 픽셀 그룹 내 제3 개별 전극(160)들 모두에 연결되는, 제3 연결부(170)들과, 각각이 각 픽셀 그룹에 포함된 공통 전극(110)들 모두에 하나씩 연결되는, 제4 연결부(180a, 180b)들과, 각각이 상기 제1 연결부(130)들 각각과 연결되는 제1 구동 단자(191)들과, 각각이 상기 제2 연결부(150)들 각각과 연결되는 제2 구동 단자(192)들과, 각각이 상기 제3 연결부(170)들 각각과 연결되는 제3 구동 단자(193)들과, 각각이 상기 제4 연결부(180a 또는 180b)들 각각과 연결되는 제4 구동 단자(194)들을 포함한다.
도 13에 가장 잘 도시된 바와 같이, 상기 기판(100)은 기판 모재(101)를 포함하되, 기판 모재(101)의 일면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부를 포함하는 제1 금속 패턴층(102)이 형성되고, 상기 기판 모재(101)의 반대면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 대응되는 연결 라인들을 포함하는 제2 금속 패턴층(103)이 형성되고, 상기 연결 라인들은 기판 모재(101)을 관통하여 형성된 비아(105)들에 의해 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 연결되며, 상기 제2 금속 패턴층(103)의 연결 라인들은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들과 연결된다. 제1 제2 또는 제3 엘이디 칩일 수 있는 엘이디 칩(2000)은 제1 도전형 전극(2001) 및 제2 도전형 전극(2002)을 제1 금속 패턴층(102)과 마주하게 구비한다. 상기 제1 도전형 전극(2001)은 상기 제1 금속 패턴층(102)의 일부인 제1, 제2 또는 제3 개별 전극에 본딩되고, 상기 제2 도전형 전극(2002)은 상기 제1 금속 패턴층(102)의 다른 일부인 공통 전극에 본딩된다. 이에 의해, 상기 엘이디 칩(2000)은 상기 기판(100)에 매달려 지지된 채 기판(100)을 향하는 방향과 반대되는 방향으로 광을 방출한다.
위에서 자세히 설명되지 않았지만, 제1, 제2 및 제3 엘이디 칩에서 방출되는 광의 파장은 화합물 반도체 자체의 성분만으로 결정될 수도 있고, 형광체나 퀀텀닷에 의해 파장 변환된 것일 수 있음에 유의한다.
또한, 도시하지 않았지만, 픽셀들 사이의 광이 섞이는 것을 방지하도록, 픽셀들들 사이를 격리시키는 격벽이 형성될 수 있다.
또한, 상기 제1, 제2 및 제3 엘이디 칩 중 적어도 하나는 성장 기판 일면에서 일 방향으로 차례로 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층를 포함하는 구조로서, 활성층을 사이에 두고 적층 구조로 형성된 제1 도전형 반도체층과 제2 도전형 반도체층이 단차를 이루면서 하측으로 노출된 플립칩 구조를 갖는 것이 바람직하다. 위 엘이디칩들 중 적어도 하나의 엘이디칩이 플립칩 구조 대신에 제1 및/또는 제2 도전형 전극이 와이어 본딩되는 구조일수도 있음에 유의한다. 이 경우, 상기 제1 도전형 반도체층에 전술한 제1 도전형 전극이 형성되고 제2 도전형 반도체층에 제2 도전형 전극이 형성된다.
PG1, PG2, ..., PGn; 픽셀 그룹 100: 기판
200: 픽셀 220, 240, 260, 2000: 엘이디 칩
191, 192, 193, 194: 구동 단자 130, 140, 150, 170, 180a, 180b: 연결부

Claims (36)

  1. n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는, 멀티 픽셀 엘이디 패키지로서, 상기 기판은,
    각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들;
    각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들;
    각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들;
    각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들;
    각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들;
    각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들;
    각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들;
    각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들;
    각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들;
    각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들;
    각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들; 및
    각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  2. 청구항 1에 있어서, 각 픽셀 그룹 내 픽셀들은 가로 방향을 따라 배열된 n개의 픽셀들로 구성되고, 상기 n개의 픽셀 그룹들은 세로 방향을 따라 배열된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  3. 청구항 2에 있어서, 상기 제1 연결부들, 상기 제2 연결부들, 또는 상기 제3 연결부들 각각은 대응 픽셀 그룹과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 개별 전극들을 대응 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  4. 청구항 2에 있어서, 상기 제1 연결부들 각각은 대응 픽셀 그룹의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제1 개별 전극들을 상기 제1 글로벌 연결라인에 연결하는 제1 로컬 연결라인들을 포함하고, 상기 제2 연결부들 각각은 상기 대응 픽셀 그룹의 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제2 개별 전극들을 상기 제2 글로벌 연결라인에 연결하는 제2 로컬 연결라인들을 포함하고, 상기 제3 연결부들 각각은 상기 대응 픽셀 그룹 사이에 상기 제2 글로벌 연결라인을 두고서 가로 방향을 따라 형성된 제3 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제3 개별 전극들을 상기 제3 글로벌 연결라인에 연결하는 제3 로컬 연결라인들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  5. 청구항 4에 있어서, 상기 제1 글로벌 연결라인 및 상기 제1 로컬 연결라인들과, 상기 제2 글로벌 연결라인 및 상기 제2 로컬 연결라인들은 상기 제1 개별 전극 및 상기 제2 개별 전극과 동일 평면상에 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  6. 청구항 4에 있어서, 상기 제1 글로벌 연결라인 및 상기 제1 로컬 연결라인들과, 상기 제2 글로벌 연결라인 및 상기 제2 로컬 연결라인들과, 상기 제3 글로벌 연결라인은 상기 제1 개별 전극들, 상기 제2 개별 전극들 및 상기 제3 개별 전극들과 동일 평면상에 형성되고, 상기 제3 로컬 연결라인들은 상기 제3 개별 전극들과 다른 높이에서 상기 제2 글로벌 연결라인을 가로지르도록 형성된 수평 라인부들과 상기 수평 라인부들 각각을 상기 제3 개별 전극들과 상기 제3 로컬 연결라인에 접속시키는 수직 라인부들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  7. 청구항 2에 있어서, 상기 제4 연결부들은, 세로방향을 따라 형성된 글로벌 연결라인들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극들을 해당 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  8. 청구항 7에 있어서, 상기 제4 연결부들은 글로벌 연결라인이 상기 공통 전극들과 다른 높이에 형성된 n-1개의 제4 연결부와, 글로벌 연결라인이 상기 공통 전극들과 동일 평면 상에 있는 1개의 제4 연결부를 포함하며, 상기 1개의 제4 연결부는 상기 제4 연결부들 중 첫번째 또는 n번째 열에 위치하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  9. 청구항 8에 있어서, 상기 n-1 개의 제4 연결부는 상기 공통 전극들과 다른 높이에 있는 글로벌 연결라인으로부터 상기 공통 전극들까지 수직으로 이어진 로컬 라인들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  10. 청구항 8에 있어서, 상기 1개의 제4 연결부의 글로벌 연결라인에 대응하는 공통 전극은 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되는 제1 브랜치, 제2 브랜치 및 제3 브랜치와, 상기 제1 브랜치, 상기 제2 브랜치 및 상기 제3 브랜치가 합쳐지는 스템을 포함하며, 상기 스템은 상기 1개의 제4 연결부의 글로벌 연결라인의 일부분으로 통합되어 있는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  11. 청구항 7에 있어서, 상기 공통 전극들 각각은, 상기 로컬 연결라인들 중 하나와 연결되는 스템 및 상기 스템으로부터 분기되고 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되는 제1 브랜치, 제2 브랜치 및 제3 브랜치를 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  12. 청구항 4에 있어서, 제1 구동 단자 컨택부들, 제2 구동 단자 컨택부들, 제3 구동 단자 컨택부들 및 제4 구동 단자 컨택부들 각각은 컨택 연결부들에 의해 상기 제1 글로벌 연결라인들 각각, 상기 제2 글로벌 연결라인들 각각, 상기 제3 글로벌 연결라인들 각각 및 상기 제4 글로벌 연결라인들 각각에 연결되고, 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제 4 단자들 각각은 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들에 컨택되어 상기 제1 연결부들, 상기 제2 연결부들, 상기 제3 연결부들 및 상기 제4 연결부들과 연결된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  13. 청구항 12에 있어서, 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들 및 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들은 상기 제1 글로벌 연결라인들, 상기 제2 글로벌 연결라인들, 상기 제3 글로벌 연결라인들과 동일 평면상에 형성되고, 상기 제4 글로벌 연결라인들 중 적어도 하나의 글로벌 연결라인은 상기 제4 구동 단자 컨택부들과 다른 높이에 있는 것을 특징으로 멀티 픽셀 엘이디 패키지.
  14. 청구항 12에 있어서, 상기 컨택 연결부들은, 모든 부분이 상기 제1 구동 단자 커택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들과 동일 평면상에 있는 수평 연결부만으로 된 제1 컨택 연결부들과, 일부가 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들과 다른 높이에 있는 수평 연결부와, 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  15. 청구항 2에 있어서, 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들을 포함하는 단자들의 총 개수는 4ㅧn개인 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  16. 청구항 15에 있어서, 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩 중 하나는 적색 엘이디 칩, 다른 하나는 청색 엘이디 칩, 나머지 하나는 녹색 엘이디 칩인 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  17. n개(n은 2 이상의 자연수)의 픽셀 그룹들로 그룹화되는 복수개의 픽셀들이 배열되는 멀티 픽셀 엘이디 패키지용 기판으로서,
    기판 모재;
    상기 기판 모재 상에 형성되고, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들 및 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들을 포함하는 제1 금속 패턴층;
    상기 제1 금속 패턴층을 덮도록 상기 기판 모재 상에 형성되고, 상기 픽셀들을 수용하는 수용부들이 형성된 패시베이션층; 및
    상기 패시베이션층 상에 형성된 제2 금속 패턴층을 포함하며,
    상기 제1 금속 패턴층 및 상기 제2 금속 패턴층에 형성되는 라인들과 상기 패시베이션층에 형성되는 비아들은, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는 제4 연결부들을 형성하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  18. 청구항 17에 있어서, 상기 기판 모재는 투광성 재료인 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  19. 청구항 17에 있어서, 상기 제1 연결부들, 상기 제2 연결부들 및 상기 제3 연결부들 각각은 대응 픽셀 그룹과 평행하게 가로 방향을 따라 형성된 글로벌 연결라인들을 포함하며, 상기 글로벌 연결라인들은 상기 제1 금속 패턴층의 일부로서 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  20. 청구항 17에 있어서, 상기 제1 연결부들 각각은 대응 픽셀 그룹의 일측과 이격된 채 가로 방향을 따라 형성된 제1 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제1 개별 전극들을 상기 제1 글로벌 연결라인에 연결하는 제1 로컬 연결라인들을 포함하고, 상기 제2 연결부들 각각은 상기 대응 픽셀 그룹의 타측과 이격된 채 가로 방향을 따라 형성된 제2 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제2 개별 전극들을 상기 제2 글로벌 연결라인에 연결하는 제2 로컬 연결라인들을 포함하고, 상기 제3 연결부들 각각은 상기 대응 픽셀과의 사이에 상기 제2 글로벌 연결라인을 두고서 가로 방향을 따라 형성된 제3 글로벌 연결라인과, 상기 대응 픽셀 그룹 내 제3 개별 전극들을 상기 제3 글로벌 연결라인에 연결하는 제3 로컬 연결라인들을 포함하며, 상기 제1 글로벌 연결라인, 상기 제2 글로벌 연결라인, 상기 제3 글로벌 연결라인, 상기 제1 로컬 연결라인들 및 상기 제2 로컬 연결라인들 각각은 상기 제1 금속 패턴층의 일부로서 형성되고, 상기 제3 로컬 연결라인들 각각은, 상기 제2 금속 패턴층의 일부로서 형성된 수평 라인부들과, 상기 수평 라인부들을 상기 제3 글로벌 연결라인과 연결시키도록, 상기 패시베이션층을 관통하도록 형성된 수직 라인부들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  21. 청구항 17에 있어서, 상기 제4 연결부들은, 세로방향을 따라 상기 제1 금속 패턴층의 일부 또는 상기 제2 금속 패턴층의 일부로 형성된 글로벌 연결라인들과, 해당 픽셀들의 세로 열을 따라 어레이된 n개의 공통 전극들을 해당 글로벌 연결라인에 연결하는 로컬 연결라인들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  22. 청구항 17에 있어서, 상기 제4 연결부들은 글로벌 연결라인이 상기 제2 금속 패턴층의 일부로서 형성된 n-1개의 제4 연결부와, 글로벌 연결라인이 상기 제1 금속 패턴층의 일부로서 형성된 1개의 제4 연결부를 포함하며, 상기 1개의 제4 연결부는 상기 제4 연결부들 중 첫번째 또는 n번째 열에 위치하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  23. 청구항 22에 있어서, 상기 n-1 개의 제4 연결부는 상기 제2 금속 패턴층으로부터 상기 제1 금속 패턴층까지 수직으로 이어진 로컬 라인들을 더 포함하고, 상기 1개의 제4 연결부는 상기 제1 금속 패턴층의 일부로 형성된 로컬 라인들을 더 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  24. 청구항 22에 있어서, 상기 1개의 제4 연결부의 글로벌 연결라인과 로컬 연결라인들은 동일 평면상에 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  25. 청구항 22에 있어서, 상기 공통 전극들 각각은, 스템 및 상기 스템으로부터 분기된 제1 브랜치, 제2 브랜치 및 제3 브랜치를 포함하고, 상기 제1 브랜치 및 제2 브랜치 및 상기 제3 브랜치 각각에는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩들의 제2 도전형 전극들이 본딩되고, 상기 스템에는 상기 제4 연결부들 중 해당 제4 연결부의 일부인 로컬 연결라인이 연결되는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  26. 청구항 17에 있어서, 상기 제1 금속 패턴층은 제1 구동 단자들, 제2 구동 단자들, 제3 구동 단자들 및 제4 구동 단자들이 컨택되는 제1 구동 단자 컨택부들, 제2 구동 단자 컨택부들 및 제3 구동 단자 컨택부들 및 제4 구동 단자 컨택부들을 더 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  27. 청구항 26에 있어서, 상기 제1 구동 단자 컨택부들, 상기 제2 구동 단자 컨택부들, 상기 제3 구동 단자 컨택부들 및 상기 제4 구동 단자 컨택부들은 컨택 연결부들에 의해 상기 제1 글로벌 연결라인들, 상기 제2 글로벌 연결라인들, 상기 제3 글로벌 연결라인들 및 상기 제4 글로벌 연결라인들과 연결되며, 상기 컨택 연결부들은 상기 제1 금속 패턴층에 포함된 수평 연결부만으로 된 제1 컨택 연결부들과, 상기 제2 금속 패턴층에 포함된 수평 연결부와 상기 수평 연결부와 이어진 수직 연결부를 포함하는 제2 컨택 연결부들을 포함하는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판,
  28. 청구항 26에 있어서, 상기 패시베이션층에는 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들 각각을 노출시키는 개구부들이 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지용 기판.
  29. n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는, 멀티 픽셀 엘이디 패키지로서,
    상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들과, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들과, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들과, 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들과, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들과, 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들과, 각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들과, 각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들과, 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함하며,
    상기 기판은 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩의 광의 통과를 허용하는 투광성 기판 모재를 베이스로 하여 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  30. 청구항 29에 있어서, 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들은 상기 투광성 기판 모재 상에 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  31. 청구항 30에 있어서, 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 모두 덮도록 상기 기판 모재에는 패시베이션층이 형성되고, 상기 패시베이션층에는 상기 픽셀들 각각 또는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 또는 상기 제3 엘이디 칩을 수용하는 수용부가 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  32. 청구항 31에 있어서, 상기 수용부들은 상부가 막혀 있고, 상기 수용부들 각각에는 투명 수지가 채워지며, 상기 패시베이션층은 반사 재료 또는 광 흡수 재료가 포함된 수지로 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  33. 청구항 31에 있어서, 상기 패시베이션층은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들의 측면들을 덮도록 형성된 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  34. 청구항 29에 있어서, 상기 제1 엘이디 칩, 상기 제2 엘이디 칩 및 상기 제3 엘이디 칩 각각은 상기 투광성 기판 모재와 접하는 면의 반대면에 상기 제1 도전형 전극, 상기 제2 도전형 전극을 구비하고, 상기 투광성 기판 모재 상에는 상기 제1 엘이디 칩, 상기 제2 엘이디 칩, 상기 제3 엘이디 칩의 측면을 덮고 상기 제1 도전형 전극과 상기 제2 도전형 전극을 노출시키는 개구부가 형성된 패시베이션층이 형성되고, 상기 패시베이션층에는 상기 제1 개별 전극들, 상기 제2 개별 전극들, 상기 제3 개별 전극들 및 상기 공통 전극들을 포함하는 금속 패턴층이 형성되고, 상기 금속 패턴층 상에는 상기 제1 구동 단자들, 상기 제2 구동 단자들 상기 제3 구동 단자들 및 상기 제4 구동 단자들이 배치되는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
  35. 청구항 34에 있어서, 상기 금속패턴층을 덮는 추가 패시베이션층을 더 포함하고, 상기 패시베이션층에는 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들을 노출시키는 개구부들이 형성된 것을 특징으로 하는 멀미 픽셀 엘이디 패키지.
  36. n개(n은 2 이상의 자연수)의 픽셀 그룹들과, 상기 n개의 픽셀 그룹들이 배열되는 기판을 포함하고, 상기 픽셀 그룹들 각각은 복수개의 픽셀들을 포함하고, 각 픽셀은 제1 엘이디 칩, 제2 엘이디 칩 및 제 3 엘이디 칩을 포함하는, 멀티 픽셀 엘이디 패키지로서,
    상기 기판은, 각 픽셀 그룹 내 제1 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는, 제1 개별 전극들과, 각 픽셀 그룹 내 제2 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제2 개별 전극들과, 각 픽셀 그룹 내 제3 엘이디 칩들의 제1 도전형 전극들 각각에 연결되는 제3 개별 전극들과, 각 픽셀 그룹 내 제1 엘이디 칩, 제2 엘이디 칩 및 제3 엘이디 칩의 제2 도전형 전극들에 공통적으로 연결되는 공통 전극들과, 각각이 각 픽셀 그룹 내 제1 개별 전극들 모두에 연결되는, 제1 연결부들과, 각각이 각 픽셀 그룹 내 제2 개별 전극들 모두에 연결되는, 제2 연결부들과, 각각이 각 픽셀 그룹 내 제3 개별 전극들 모두에 연결되는, 제3 연결부들과, 각각이 각 픽셀 그룹에 포함된 공통 전극들 모두에 하나씩 연결되는, 제4 연결부들과, 각각이 상기 제1 연결부들 각각과 연결되는 제1 구동 단자들과, 각각이 상기 제2 연결부들 각각과 연결되는 제2 구동 단자들과, 각각이 상기 제3 연결부들 각각과 연결되는 제3 구동 단자들과, 각각이 상기 제4 연결부들 각각과 연결되는 제4 구동 단자들을 포함하며,
    상기 기판의 일면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부가 구비되고, 상기 기판의 반대면에는 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 대응되는 연결 라인들을 포함하는 금속 패턴층이 구비되고, 상기 연결 라인들은 기판을 관통하여 형성된 비아들에 의해 상기 제1 개별 전극, 상기 제2 개별 전극, 상기 제3 개별 전극들과 상기 공통 전극들의 전체 또는 일부에 연결되며, 상기 금속 패턴층의 연결 라인들은 상기 제1 구동 단자들, 상기 제2 구동 단자들, 상기 제3 구동 단자들 및 상기 제4 구동 단자들과 연결되는 것을 특징으로 하는 멀티 픽셀 엘이디 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109147654A (zh) * 2018-10-30 2019-01-04 京东方科技集团股份有限公司 显示基板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183179A (ja) * 2013-03-19 2014-09-29 Tdk Corp 多層基板及びその製造方法
KR20150029497A (ko) * 2013-09-10 2015-03-18 링센 프리시젼 인더스트리 리미티드 발광다이오드 패키지 구조체 및 그 제조 방법
US20180190184A1 (en) * 2017-01-02 2018-07-05 Lumens Co., Ltd. Led display module
KR20180095183A (ko) * 2017-02-17 2018-08-27 주식회사 루멘스 Led 디스플레이 모듈

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070205423A1 (en) * 2006-03-03 2007-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2009294635A (ja) * 2008-05-08 2009-12-17 Sony Corp 表示装置、表示装置の駆動方法および電子機器
US9711489B2 (en) * 2013-05-29 2017-07-18 Cree Huizhou Solid State Lighting Company Limited Multiple pixel surface mount device package
US10665578B2 (en) * 2015-09-24 2020-05-26 Apple Inc. Display with embedded pixel driver chips
KR102605973B1 (ko) * 2016-02-26 2023-11-27 엘지이노텍 주식회사 픽셀 모듈 및 이를 구비한 표시 장치
KR101845907B1 (ko) * 2016-02-26 2018-04-06 피에스아이 주식회사 초소형 led 모듈을 포함하는 디스플레이 장치
KR20180018246A (ko) * 2016-08-11 2018-02-21 주식회사 루멘스 Led칩 그룹들의 어레이를 포함하는 디스플레이 모듈 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014183179A (ja) * 2013-03-19 2014-09-29 Tdk Corp 多層基板及びその製造方法
KR20150029497A (ko) * 2013-09-10 2015-03-18 링센 프리시젼 인더스트리 리미티드 발광다이오드 패키지 구조체 및 그 제조 방법
US20180190184A1 (en) * 2017-01-02 2018-07-05 Lumens Co., Ltd. Led display module
KR20180095183A (ko) * 2017-02-17 2018-08-27 주식회사 루멘스 Led 디스플레이 모듈

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