KR20200007723A - 자동차 애플리케이션들을 위한 고화질 아날로그 비디오 및 제어 링크 - Google Patents
자동차 애플리케이션들을 위한 고화질 아날로그 비디오 및 제어 링크 Download PDFInfo
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Abstract
HD, 유선, AC-결합 비디오 및 제어 링크를 통해 비디오 신호들 및 제어 데이터를 통신하기 위한 시스템들 및 방법들이 여기에서 개시된다. 일 양상에서, 예시적인 시스템은 이러한 링크를 통해 송신기 및 수신기 사이에서 데이터의 교환을 위한 시간 슬롯들을 할당하도록 구성되는 스케줄러를 포함한다. 스케줄러는, 카메라에 의해 획득된 비디오 신호의 비디오 프레임의 적어도 하나 이상의 비디오 라인들의 각각에 대해, 송신기로부터 수신기로 상기 비디오 라인의 복수의 비디오 구성요소들을 송신하기 위한 복수의 시간 슬롯들을 할당하고, 송신기로부터 수신기로 송신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하며, 수신기로부터 송신기로 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성된다.
Description
관련 출원들에 대한 상호-참조
본 출원은 여기에 전체적으로 참조로서 통합된, "AC-결합 채널들을 통한 비디오 송신"이라는 제목의, 2018년 7월 13일에 출원된, 미국 가 특허 출원 일련 번호 제62/697,664호의 이득 및 그로부터의 우선권을 주장한다.
개시의 기술 분야
본 개시는 비디오 신호 송신의 분야에 관한 것이며, 특히 교류(AC)-결합 채널들을 통한 아날로그 비디오 신호 송신에 관한 것이다.
자동차 인포테인먼트, 자동차 운전자 보조 시스템들(ADAS), 자율-주행 차들 및 보안 감시 시스템들과 같은, 실시간 비디오 정보 획득에 의존하는 비디오-기반 애플리케이션들은 일반적으로 하나 이상의 카메라들에 의한 비디오 데이터의 캡처 및 생성을 수반한다. 이러한 카메라들은, 예를 들면, 전하-결합형 디바이스들(CCD들), 상보적 금속-산화물-반도체(CMOS) 이미지 센서들, 또는 대체로, 입사된 광자들을 디지털(로우(raw) 또는 픽셀) 비디오 데이터로 변환하는 임의의 다른 적절한 비디오 캡처링 디바이스들을 포함할 수 있다. 이러한 애플리케이션들에서, 비디오 데이터는 대개 카메라로부터 프로세싱을 위한 다른 디바이스들로 실시간으로 송신되어야 할 것이다. 이러한 디바이스들은, 예를 들면 전자 제어 유닛들(ECU들) 또는 통신들 또는 경보 시스템들에서의 구성요소들을 포함할 수 있다. 이러한 디바이스들은, 예를 들면, 획득된 이미지 및/또는 비디오 데이터에 기초하여 프로세싱 및 분석 태스크들을 수행하고 그에 따라 출력들을 제공하기 위해 전문화된 소프트웨어를 실행할 수 있다. 카메라 및 비디오 데이터 수신 디바이스/프로세서 사이에서의 데이터의 전송을 가능하게 하는 송신 기반시설의 층들의 조합은 "비디오 링크" 또는 "카메라 링크"로서 불리울 수 있다.
다양한 인자들은 비디오 링크의 비용, 품질 및 강건성에 영향을 줄 수 있다. 공간/표면적과 같은 물리적 제약들 및 또한 규제들은 비디오 링크 요건들 또는 규격들에 추가 제약들을 제기할 수 있으며, 따라서 트레이드-오프 및 독창성이 발휘되어야 할 것이다.
본 개시 및 그것의 특징들과 이점들의 보다 완전한 이해를 제공하기 위해, 참조가, 수반하는 도면들과 함께 취해진, 다음의 설명에 대해 이루어지며, 유사한 참조 번호들은 유사한 부분들을 나타낸다:
도 1은 본 개시의 몇몇 실시예들에 따른 단일-엔드형 송신 기법에서 AC-결합 회로의 개략적인 예를 도시한다;
도 2는 본 개시의 몇몇 실시예들에 따른 차동 송신에서 AC-결합 회로의 개략적인 예를 도시한다.
도 3은 신호가 신호 진폭 이득(SAG) 효과의 대상이 되지 않는 이상적인 송신 동안 비디오 신호의 개략적인 묘사이다;
도 4는 AC-결합 시스템을 통한 송신 동안 SAG 효과를 보이는 비디오 신호의 개략적인 묘사이다;
도 5는 본 개시의 몇몇 실시예들에 따라 송신기 및 제어기 사이에서 비디오 신호 및 제어 데이터의 교환을 위해 비디오 라인 내에서 시간 슬롯들을 할당하는 방법의 흐름도이다;
도 6은 본 개시의 몇몇 실시예들에 따른 YUV 및 RGB 컬러 공간들을 위한 시간 슬롯들의 예시적인 시퀀스들의 개략적인 예시이다;
도 7은 본 개시의 몇몇 실시예들에 따른 다수의 별개의 제어 데이터 시간 슬롯들을 가진 비디오 라인을 위한 시간 슬롯들의 예시적인 시퀀스의 개략적인 예시이다;
도 8은 본 개시의 몇몇 실시예들에 따른 비디오 시스템에서 제어 데이터의 흐름들의 개략적인 예시이다;
도 9는 본 개시의 몇몇 실시예들에 따른 예시적인 비디오 시스템을 예시한 블록도를 제공한다;
도 10은 본 개시의 몇몇 실시예들에 따른 예시적인 데이터 프로세싱 시스템을 예시한 블록도를 제공한다;
도 11은 본 개시의 몇몇 실시예들에 따른 인코더/송신기를 예시한 블록도를 제공한다;
도 12는 본 개시의 몇몇 실시예들에 따른 디코더/수신기를 예시한 블록도를 제공한다; 및
도 13은 본 개시의 몇몇 실시예들에 따른 두 개의 예시적인 비디오 시스템 아키텍처들을 예시한 블록도를 제공한다.
도 1은 본 개시의 몇몇 실시예들에 따른 단일-엔드형 송신 기법에서 AC-결합 회로의 개략적인 예를 도시한다;
도 2는 본 개시의 몇몇 실시예들에 따른 차동 송신에서 AC-결합 회로의 개략적인 예를 도시한다.
도 3은 신호가 신호 진폭 이득(SAG) 효과의 대상이 되지 않는 이상적인 송신 동안 비디오 신호의 개략적인 묘사이다;
도 4는 AC-결합 시스템을 통한 송신 동안 SAG 효과를 보이는 비디오 신호의 개략적인 묘사이다;
도 5는 본 개시의 몇몇 실시예들에 따라 송신기 및 제어기 사이에서 비디오 신호 및 제어 데이터의 교환을 위해 비디오 라인 내에서 시간 슬롯들을 할당하는 방법의 흐름도이다;
도 6은 본 개시의 몇몇 실시예들에 따른 YUV 및 RGB 컬러 공간들을 위한 시간 슬롯들의 예시적인 시퀀스들의 개략적인 예시이다;
도 7은 본 개시의 몇몇 실시예들에 따른 다수의 별개의 제어 데이터 시간 슬롯들을 가진 비디오 라인을 위한 시간 슬롯들의 예시적인 시퀀스의 개략적인 예시이다;
도 8은 본 개시의 몇몇 실시예들에 따른 비디오 시스템에서 제어 데이터의 흐름들의 개략적인 예시이다;
도 9는 본 개시의 몇몇 실시예들에 따른 예시적인 비디오 시스템을 예시한 블록도를 제공한다;
도 10은 본 개시의 몇몇 실시예들에 따른 예시적인 데이터 프로세싱 시스템을 예시한 블록도를 제공한다;
도 11은 본 개시의 몇몇 실시예들에 따른 인코더/송신기를 예시한 블록도를 제공한다;
도 12는 본 개시의 몇몇 실시예들에 따른 디코더/수신기를 예시한 블록도를 제공한다; 및
도 13은 본 개시의 몇몇 실시예들에 따른 두 개의 예시적인 비디오 시스템 아키텍처들을 예시한 블록도를 제공한다.
개요
본 개시의 시스템들, 방법들 및 디바이스들은 각각 여러 개의 혁신적인 양상들을 가지며, 그 중 어떤 단일의 것도 단독으로 여기에 개시된 바람직한 속성들 모두를 책임지지 않는다. 본 명세서에서 설명된 주제의 하나 이상의 구현들의 세부사항들은 이하에서의 설명 및 수반되는 도면들에서 제시된다.
유선의, AC-결합 비디오 및 제어 링크를 통해 비디오 신호들 및 제어 데이터를 전달하기 위한 시스템들 및 방법들이 여기에서 개시된다. 이러한 시스템들 및 방법들은 이에 제한되지 않지만, 차량(여기에서 용어 "차량"은 자동차, 트럭, 또는 버스와 같은 바퀴 달란 차량뿐만 아니라, 예를 들면 비행기, 항공기, 또는 우주선을 또한 포함한다)에서, 감시 시스템에서, 또는 이러한 환경 내에서의(예로서, 차량 내에서의) 하나의 위치에 위치되고 송신기에 통신적으로 결합되는 카메라에 의해 획득된 비디오 신호를 수신하도록 구성된 송신기, 및 이러한 환경 내에서 또 다른 위치에 위치된 수신기가 유선 링크를 통해 서로 비디오 신호들 및 다른 데이터를 통신할 필요가 있는 임의의 다른 환경에서 사용되기에 특히 적합할 수 있다. 더욱이, 본 개시는 주로 비디오 링크들 및 비디오 신호들을 설명하지만, 본 개시의 실시예들은 여기에서 개시된 바와 같이, AC-결합 아날로그 송신 채널을 통해 송신될 수 있는, 오디오, 이미지, 또는 그것의 임의의 조합과 같은, 비디오 신호들이 아닌 신호들의 유형들에 적용 가능하다.
본 개시의 일 양상에서, 유선 아날로그 송신 링크를 통해 비디오 신호들 및 제어 데이터를 통신하기 위한 예시적인 시스템이 제공된다. 시스템은 유선 아날로그 송신 링크를 통해 송신기 및 수신기 사이에서 데이터의 교환을 위해 시간 슬롯들을 할당하도록 구성되는 스케줄러를 포함한다. 특히, 스케줄러는 카메라에서 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 적어도 하나 이상의 비디오 라인들의 각각에 대해(예로서, 복수의 비디오 라인들에 대해, 예로서 각각의 비디오 라인에 대해), 유선 아날로그 송신 링크를 통해, 송신기로부터 수신기로, 상기 비디오 라인의 복수의 비디오 구성요소들을 송신하기 위한 복수의 시간 슬롯들을 할당하고, 동일한 유선 아날로그 송신 링크를 통해, 송신기로부터 수신기로, 송신기 제어 데이터(즉, 여기에서 또한 "다운스트림" 데이터로 불리우는, 송신기에 의해 전송된 데이터, 데이터는 카메라에 의해 획득된 것으로서 능동 픽셀 값들을 나타내는 비디오 구성요소들이 아닌 데이터이다)를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하며, 동일한 유선 아날로그 송신 링크를 통해, 수신기로부터 송신기로 수신기 제어 데이터(즉, 또한 여기에서 "업스트림" 데이터로 불리우는, 수신기에 의해 전송된 데이터)를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성된다. 이러한 구현은 유리하게는, 이들 구성요소들 간의 간섭 또는 크로스토크 없이, 단일의 유선 송신 링크를 통해 상이한 비디오 구성요소들 모두를 송신하는 것을 허용한다. 더욱이, 이러한 구현은 유리하게는 다운스트림 데이터뿐만 아니라, 업스트림 데이터의 공급을 또한 가능하게 하며, 이것은, 예로서 수신기 또는 수신기에 통신적으로 결합된 추가 디바이스가 송신기 또는 송신기에 통신적으로 결합된 추가 디바이스를 (재-)구성, 예로서 카메라를 (재-)구성하도록 허용한다. 더 나아가, 여기에서 설명된 바와 같이 시간 슬롯들을 스케줄링하는 것은 유리하게는 단일의 유선 링크를 통해 비디오 신호 및 업스트림 및 다운스트림 제어 데이터를 송신하는 것을 허용하며, 링크는, 그러므로 "비디오 및 제어" 링크로 불리울 수 있다. 본 개시의 다양한 양상들에서, 이러한 링크는 고화질(HD) 링크일 수 있다.
본 개시의 다른 양상들은 이러한 시스템을 동작시키기 위한 방법들, 뿐만 아니라 하드웨어 프로세서에 의해 실행될 때, 프로세서가 AC-결합 비디오 및 제어 링크를 통해 송신기와 수신기 사이에서 비디오 신호들뿐만 아니라 다운스트림 및 업스트림 제어 데이터를 교환하기 위해 시간 슬롯들을 구현하는 방법들을 실행하게 하는 지시들을 저장한 컴퓨터-판독 가능한 저장 미디어를 제공한다.
이 기술분야의 숙련자에 의해 이해될 바와 같이, 본 개시의 양상들, 특히 여기에서 제안된 바와 같이 HD, AC-결합 비디오 및 제어 링크의 양상들은 다양한 방식들로 구체화될 수 있다 - 예로서, 방법, 시스템, 컴퓨터 프로그램 제품, 또는 컴퓨터-판독 가능한 저장 매체. 따라서, 본 개시의 양상들은 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로-코드 등을 포함한) 또는 모두가 일반적으로 여기에서 "회로", "모듈" 또는 "시스템"으로 불리울 수 있는 소프트웨어 및 하드웨어 양상들을 조합한 실시예의 형태를 취할 수 있다. 본 개시에서 설명된 기능들은 하나 이상의 컴퓨터들의 하나 이상의 하드웨어 프로세싱 유닛들, 예로서 하나 이상의 마이크로프로세서들에 의해 실행된 알고리즘으로서 구현될 수 있다. 다양한 실시예들에서, 여기에서 설명된 방법들의 각각의 상이한 단계들 및 단계들의 부분들은 상이한 프로세싱 유닛들에 의해 수행될 수 있다. 더욱이, 본 개시의 양상들은 그것 상에 구체화된, 예로서 저장된 컴퓨터-판독 가능한 프로그램 코드를 가진, 바람직하게는 비-일시적인, 하나 이상의 컴퓨터-판독 가능한 매체(들)에 구체화된 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 다양한 실시예들에서, 이러한 컴퓨터 프로그램은 예를 들면, 기존의 디바이스들 및 시스템들로(예로서, 기존의 아날로그 송신 시스템들, 특히 - 송신기들, 수신기들, 및/또는 그것들의 제어기들 등을 포함한, AC-결합을 사용하는 아날로그 비디오 송신 시스템들로) 다운로드(업로드)될 수 있거나 또는 이들 디바이스들 및 시스템들의 제조 시 저장될 수 있다.
다음의 상세한 설명은 구체적인 특정한 실시예들에 대한 다양한 설명들을 제공한다. 그러나, 여기에서 설명된 혁신들은 다수의 상이한 방식들로, 예를 들면 청구항들 또는 선택된 예들에 의해 정의되고 커버된 바와 같이 구체화될 수 있다. 다음의 설명에서, 참조는 유사한 참조 번호들이 동일한 또는 기능적으로 유사한 요소들을 나타낼 수 있는 도면들에 대해 이루어진다. 도면들에서 예시된 요소들은 반드시 일정한 비율인 것은 아니라는 것이 이해될 것이다. 게다가, 특정한 실시예들은 도면에서 예시된 것보다 많은 요소들 및/또는 도면들에서 예시된 요소들의 서브세트를 포함할 수 있다는 것이 이해될 것이다. 뿐만 아니라, 몇몇 실시예들은 둘 이상의 도면들로부터의 특징들의 임의의 적절한 조합을 통합할 수 있다.
개시의 다른 특징들 및 이점들은 다음의 설명 및 청구항들로부터 명백할 것이다.
아날로그 대 디지털 비디오 송신
서라운드 뷰 ADAS 또는 (보안) 감시 시스템들과 같은, 시스템 요소들 사이에서(예로서, 이미지 센서 및 이미지 센서로부터의 특정한 거리에서 구현된 프로세서 사이에서) 비디오 데이터의 전송을 요구하는 시스템들에서, 카메라에 의해 획득된 비디오 데이터는, 예로서, 이미지 센서에 의해 획득된 바와 같이 RAW 데이터로서일 수 있는, 직렬화된 디지털 비트 스트림으로서와 같은, 디지털 형태로 또는 몇몇 프로세싱된 형태, 예로서, RAW 이미지 센서 데이터에 대해 디-모자이킹을 수행하는 이미지 시스템 프로세서(ISP)에 의해 생성된 YUV 데이터로 송신될 수 있다. 대안적으로, 카메라에 의해 획득된 비디오 데이터는 송신 이전에 아날로그 신호로 변환되고 포맷팅되며, 그 후 아날로그 형태로 송신될 수 있다.
아날로그 비디오 신호 송신은 디지털 송신과 대조될 때 유리할 수 있다. 디지털 송신의 직렬화 특징은 디지털 송신이 아날로그 송신보다 높은 대역폭을 요구한다는 것을 야기한다. 보다 높은 대역폭 요건을 만족시키기 위해, 보다 값비싼 기반시설이 요구된다. 또한, 비트 정확도가 디지털 송신에서 유지되며 아날로그 송신에서 손상될 수 있지만, 디지털 송신에서 발생한 에러들의 영향은 출력 비디오 품질에 대하여 아날로그 송신에서 발생한 것들보다 훨씬 더 영향력이 강할 수 있다. 따라서, 아날로그 신호로서 원래 디지털 비디오 데이터를 송신하는 것은 디지털 신호 송신에 대해 여러 이점들을 제공한다. 시스템 기반 어라운드 아날로그 송신은 감소된 비용 및 보다 강력한 송신을 제공할 수 있다. 따라서, 이미지 센서가 일반적으로 디지털 비디오 데이터를 출력할 것이지만, 이것은 아날로그 비디오 링크를 통해 추가 프로세싱을 위해 수신기로의 송신을 위한 아날로그 신호로 변환될 수 있다.
AC-
결합 대
DC-결합 아날로그 송신
유선 송신 라인을 통해 아날로그 신호 송신을 구현할 때, AC- 및 DC-결합 사이에서 선택이 이루어질 수 있다(후자는 또한 "도전성 결합"으로 불리운다).
AC-결합은 적어도 하나의 결합 커패시터의 사용을 요구하며, 이것은 이러한 커패시터들이 요구되지 않는 DC-결합에 비교하여 부가적인 구성요소이다. 송신기 및 수신기 사이에서의 AC-결합 유선 송신 라인은 통상적으로, 송신기 뒤에 및 송신 채널에 앞서 위치된, 제 1 결합 커패시터, 및 송신 채널 뒤에 및 수신기에 앞서 위치된, 제 2 결합 커패시터를 포함한다. 여기에서 사용된 바와 같이 용어("결합 커패시터")는 하나 이상의 결합 커패시터들을 나타낼 수 있다. 반대로, DC-결합에서, 단지 저항기들 또는 간단히 와이어(들)만이 사용되며, 어떤 결합 커패시터들도 사용되지 않고, 그러므로 DC-결합은 일반적으로 그것의 보다 단순한 구현 및 보다 낮은 비용 및 공간 제약들로 인해 인기가 있다.
더욱이, 결합 커패시터(들)는, 어느 하나의 단부에서의 종단 저항기들과 및 유선 송신 케이블의 임피던스와 함께, 고역 통과 필터로서 동작할 수 있으며, 따라서, 아날로그 신호의 하위 주파수 구성요소들의 송신을 감쇠시킬 수 있다. 이것은, 이러한 신호들의 주파수 스펙트럼이 종종 이러한 고역 통과 필터링에 취약하여, 화상 정보의 손실 또는 왜곡을 야기하는 DC 레벨 및 저-주파수 요소들을 포함하므로, 비디오 신호들의 송신에 관련된다. 따라서, 비디오 신호는 매우 낮은 주파수에 이르기까지 및 DC 레벨 구성요소들에 이르기까지 보존될 수 있는 것이 바람직하다. 이것은 AC-결합을 위해 사용된 결합 커패시터(들)가 수신기 종단을 갖고 형성된 고역 통과 필터의 컷오프 주파수를 최소화하기 위해 매우 클 필요가 있을 수 있다는 것을 의미한다. AC-결합의 몇몇 구현들은 이들 하위 주파수 구성요소들을 보존하기 위해 약 220 마이크로패럿(uF)만큼 큰 정전용량들을 요구할 수 있다. 그러므로, AC-결합은 엄청나게 큰 커패시터 크기 요건들로 인해 바람직하지 않은 옵션으로서 간주될 수 있다.
그러나, AC-결합은 그것이 몇몇 고장 상태들에 대한 개선된 허용 오차를 제공함에 따라 특정한 애플리케이션들에서 유리할 수 있다. 이것은, 예를 들면 자동차/차량 애플리케이션들에서의 경우이며, 여기에서 STB(short-to-battery) 고장 상태 동안 손상의 위험을 감소시키는 것은, 그것들이 DC 전압 레벨들을 차단함에 따라, AC-결합 링크들이 본질적으로 STB 고장들에 저항적이기 때문에, AC-결합 비디오 링크들에 대한 동기부여일 수 있다. 다른 한편으로, 송신 매체로의 송신기 출력 버퍼의 DC-결합은 STB 고장 상태들에 강력하도록 하기 위한 요건으로 인해 도전적일 수 있으며, 이것은 통상적으로 표준(저-전압) 반도체 프로세스 기술보다 더 비싼, 고-전압 반도체 프로세스 기술에 대해 설계되고 제조되도록 송신기 디바이스들에 요구할 수 있다. 따라서, AC-결합 아날로그 신호 포맷으로 비디오 신호들을 송신하는 것은 특히 자동차 애플리케이션들에서, 비용-효율적이며 강력한 송신 옵션일 수 있다.
단일-
엔드형
대
차동
-쌍 AC-결합 아날로그 송신
비디오 데이터의 전송을 위한 AC-결합 송신 라인은 단일-엔드형 또는 차동-쌍 송신 기법에 따라 구현될 수 있다. 몇몇 구현들에서, 차동-쌍 비디오 송신은 그것이 단일-엔드형 비디오 송신에 비교하여 잡음에 대한 보다 강한 면역력으로부터 이익을 얻을 수 있으므로 특히 유리할 수 있다.
AC-결합 송신 라인의 단일-엔드형 구현에서, 각각의 결합 커패시터는 단일-엔드형 송신의 두 개의 측면들의 각각에 위치될 수 있으며, 즉 하나의 결합 커패시터는 송신기 및 라인의 도체 케이블 사이에 있으며, 또 다른 결합 커패시터는 도체 케이블 및 수신기 사이에 있다. AC-결합 송신 라인의 차별적 구현에서, 결합 커패시터들의 각각의 쌍은 차동-쌍 송신 라인의 두 개의 측면들의 각각에 위치될 수 있으며, 즉 결합 커패시터들의 한 쌍은 송신기 및 라인의 도체 케이블 사이에 있으며, 결합 커패시터들의 또 다른 쌍은 상기 도체 케이블 및 수신기 사이에 있다. 다양한 실시예들에서, 도체 케이블(또는 간단히 "케이블")은 사용된 송신 기법에 의존하여(즉, 송신 기법이 단일-엔드형인지 또는 차동인지에 의존하여), 임의의 적절한 케이블링 기법으로, 예로서 단일 도체(즉, 도체 와이어)로서, 동축 케이블로서, 또는 비차폐형 꼬임 쌍(UTP) 또는 UTP(차폐형 꼬임 쌍)와 같은 이중 도체로서 구현될 수 있다. 몇몇 실시예들에서, 비디오 송신 채널의 케이블은 차폐형 번들 내에서, RCA-형 케이블 또는 동축 케이블(도전성 재료의 실드 내에서 적어도 부분적으로 밀폐된 신호 와이어를 포함하는), 또는 비차폐형 AVSS, CIVUS 또는 유사한 신호 와이어를 포함할 수 있다.
도 1 및 도 2는 각각, 단일-엔드형 및 차동-쌍 송신 채널들의 개략적인 예들을 도시한다.
도 1에 도시된 AC-결합 송신 기법(100)에서, 아날로그-포맷팅된 비디오 신호를 포함할 수 있는 신호는, 송신 채널(108)로서 보여질 수 있는, 단일 도체 케이블(108)을 통해 송신된다. 몇몇 실시예들에서, 도체 케이블(108)은 단순한 도전 와이어를 포함할 수 있다. 몇몇 실시예들에서, 도체 케이블(108)은 코어 도전성 와이어 및 도전성 실드를 포함하는 동축 케이블을 포함하며, 코어 와이어는 비디오 신호를 운반하며 실드는 접지된다. 송신 기법(100)이 단일-엔드형 시그널링 송신 기법이므로, 단지 제 1 와이어만이 송신기 및 수신기 사이에서 가변 전압을 운반하는 반면, 제 2 와이어 도체(도 1에 도시되지 않음)는 기준 전압 신호(도 1에 도시된 접지 기준(114)에 의해 제공된 것과 같은)에 연결되며 그것을 운반할 수 있다. 도 1에 도시된 바와 같이, 도체 케이블(108)은 송신기(102) 및 수신기(116)를 연결한다. 이러한 기법에서, 하나 이상의 결합 커패시터들(106a, 106b)은 송신기(102) 및 수신기(116) 사이에 연결될 수 있다. 특히, 하나 이상의 결합 커패시터들(106a)은 송신기(102) 및 도체 케이블(108) 사이에 연결될 수 있으며, 하나 이상의 결합 커패시터들(106b)은 도체 케이블(108) 및 수신기(116) 사이에 연결될 수 있다. 송신기(102)는 총 저항(104)을 보일 수 있는 반면 수신기(116)는 송신기(102)와 직렬 연결하는, 총 저항(112)을 보일 수 있다.
대안적으로, 도 2에 도시된 AC-결합 송신 기법(200)에서, 아날로그-포맷팅된 비디오 신호를 포함할 수 있는 신호는, 송신 채널(208)로서 보여질 수 있는, 차동-쌍 도체 케이블(208)을 통해 송신된다. 몇몇 실시예들에서, 도체 케이블(208)은 UTP 또는 STP 케이블을 포함할 수 있다. 단일-엔드형 구현은 그것의 보다 단순한 구현 및 보다 낮은 비용으로 인해 유리할 수 있지만, 차동-쌍 시그널링 송신 기법들은 유리하게는 외부 전자기 간섭(EMI)에 대한 저항을 제공하며 링크에 의해 생성된 전자기 방출들의 양을 감소시킬 수 있다. 이것은 라인들의 차동-쌍의 두 개의 별개의 신호들/라인들의 속성들이 공통 모드 간섭 신호들의 소거를 제공하기 위해 선택될 수 있기 때문이다. 도 2에 도시된 바와 같이, 차동-쌍 기법의 두 개의 라인들에서 저항들(204a 및 204b)(송신기(202)에 직렬로 연결된)을 보일 수 있는 송신기(202)는 결합 커패시터들(206a, 206b)의 쌍을 통해 도체 케이블(208)에 연결된다. 유사하게, 수신기(216)는 저항(212)(수신기(216)와 병렬 연결한) 및 결합 커패시터들(206c, 206d)의 쌍을 통해 도체 케이블(208)에 결합된다.
AC-결합의 바람직하지 않은 효과들
도 1 및 도 2에 도시된 바와 같이, 송신기 및 수신기 양쪽 모두는 도체 케이블 또는 와이어(용어들(와이어 및 케이블)은 여기에서 상호 교환 가능하게 사용될 수 있다)에 AC-결합될 수 있다. AC-결합(단일-엔드형으로 또는 차동-쌍 구현으로)은 특히, 송신기 측 상에서 상당한 강건성, 위험 및 비용 이익들을 제공할 수 있지만, 그것은 또한 아날로그 비디오 데이터의 송신에서 중요한 도전들을 제공할 수 있다.
상기에서 간단히 설명된 바와 같이, 도전들의 하나의 소스는, 이러한 커패시터들이 도체 케이블의 어느 하나의 단부에서 종단 저항기들을 갖고 고역 통과 필터들을 형성하기 때문에, AC-결합을 위해 사용된 결합 커패시터들의 존재에 기인한다. 예를 들면, 1 uF 결합 커패시터들을 가진 50 옴(Ohm) 시스템에서, 고역 통과 응답의 컷오프 주파수는 약 3 킬로헤르츠(kHz)일 수 있으며, 이것은 3kHz 미만의 주파수들을 가진 신호 구성요소들이 결합 커패시터들을 통해 송신될 수 없다는 것을 의미한다. 결합 커패시터들의 크기를 증가시키는 것은 컷오프 주파수를 다소 감소시킬 수 있지만, 그것은 예로서 비용 및 공간 고려사항들(예로서, 결합 커패시터들의 최대 크기는 이용 가능한 보드 공간에 의해 제한될 수 있다)로 인해 항상 가능하거나 또는 실현 가능한 것은 아니다.
특정한 주파수 미만의 신호 구성요소들을 통과시킬 수 없는 것은 특히 비디오 신호들에 대해 문제가 되며, 그것의 스펙트럼 콘텐트는 종종 저 주파수 및 DC 레벨 구성요소들을 포함하며, 이것은 비디오 데이터가 통상적으로 포맷팅되는 방식에서 생겨날 수 있다. 이 기술분야에 잘 알려져 있지만, 비디오 데이터의 예시적인 포맷팅에 대한 간단한 설명이 이하에서 제공된다.
통상적인 카메라에서, 컬러는 적색, 녹색 또는 청색 값들을 생성하기 위해 각각의 포토사이트(또는 픽셀)에 부닺치는 광을 필터링함으로써 생성된다. 가장 자주 사용된 포토사이트들의 상이한 컬러들에 대한 배열(즉, 컬러 패턴)은 소위 "베이어 패턴(Bayer pattern)"이다. 이처럼 카메라에 의해 획득된 단일 이미지의 RAW 데이터(여기에서 비디오는 이미지들의 시퀀스이다)는 상이한 컬러들의 픽셀들에 대해, 각각의 픽셀의 값을 나타낸다. 다시 말해서, 단일 이미지에 대해, RAW 데이터는 모든 적색 픽셀들(즉, 적색 컬러와 연관된 스펙트럼에서의 파장들을 검출하기 위해 인입 광을 필터링하도록 구성된 픽셀들)에 대한 픽셀 값들, 모든 녹색 픽셀들(즉, 녹색 컬러와 연관된 스펙트럼에서의 파장들을 검출하기 위해 인입 광을 필터링하도록 구성된 픽셀들)에 대한 픽셀 값들, 및 모든 청색 픽셀들(즉, 청색 컬러와 연관된 스펙트럼에서의 파장들을 검출하기 위해 인입 광을 필터링하도록 구성된 픽셀들)에 대한 픽셀 값들을 포함할 수 있다. 각각의 픽셀은, 그 중에서도 강도 또는 크기에 의해 특성화될 수 있으며, 특정한 구성요소에 대한 특정한 픽셀에서 획득된/저장된 신호의 크기를 나타내기 위해 사용된 비트들의 수(예로서, 10비트들)로 표현된다.
RAW 데이터는 그 후 비디오 신호에서 송신되는 구성요소들을 형성하기 위해 프로세싱될 수 있다. 예를 들면, 적색, 녹색, 및 청색 값들, 또는 이들 값들의 몇몇 프로세싱된 버전은, 같이 "RGB" 컬러 공간으로 불리우는, 획득된 이미지의 상이한 구성요소들의 일 예이다. RAW 데이터는 보간되고, 디-모자이킹으로 알려진 프로세스를 하며, 그 후 예로서 "YUV" 컬러 공간에서, ISP에 의해 다른 유형들의 컬러 공간들로 변환될 수 있고, 여기에서 Y은 광의 강도 정보를 운반하는, 휘도 구성요소이며, U 및 V는 컬러 정보를 운반하는, 색차 구성요소들이다. 비디오 프레임은 하나 이상의 구성요소들의 개개의 픽셀들의 행렬로 구성될 수 있다. 몇몇 실시예들에서, 상이한 구성요소들은 상이한 채널들에 의해 송신될 수 있다. 달리 특정되지 않는다면, 여기에서 제공된 설명들은 특정한 구성요소 또는 구성요소들의 조합의 픽셀 값들을 나타낼 수 있다.
비디오 프레임의 픽셀 값들(픽셀 값들 또는 픽셀들은 때때로 그것들이 카메라에 의해 획득된 것으로서 비디오 프레임을 나타내는 값들을 포함한다는 것을 나타내기 위해 "능동 픽셀들"로서 불리운다)은 수평 라인들로 그룹핑될 수 있으며, 이들 수평 라인들은 비디오 프레임을 형성하기 위해 수직으로, 그룹핑되거나, 또는 적층될 수 있다. 스크린은 비디오 링크를 통해, 적절한 구성요소 값들(예로서, RGB 또는 YUV 값들)에 의해 표현된, 픽셀 값들을 전송함으로써, 스캔라인 단위로 형성된다. 그러나, 단지 구성요소들의 스트림, 예로서 RGB 컬러들의 스트림만을 갖는 것은 스트림의 어떤 부분이 디스플레이상에서 특정한 픽셀(예로서, 최상부-좌측 픽셀)에 속하는지를 알기에 충분하지 않다. 이를 해결하기 위해, 2 이상의 신호들이 송신될 능동 픽셀들의 값들을 포함한 비디오 신호에 부가된다 - 하나는 수평 동기화("수평 동기") 펄스들을 포함한 신호이며 또 다른 것은 수직 동기화("수평 동기") 펄스들을 포함한 신호이다. 수평 동기 펄스는 상이한 비디오 라인들을 위한 기준을 제공하지만(즉, 그것은 라인의 시작점의 표시를 제공한다), 수직 동기 펄스는 상이한 비디오 프레임들에 대한 기준을 제공한다(즉, 그것은 프레임의 시작점의 표시를 제공한다). 수평 동기 펄스(또는 간단히, "수평 동기")는 주어진 수평 라인에 대한 픽셀 값들을 가진 스트림이 시작되기 전에 또는/및 수평 라인이 행해질 때 비디오 신호로 삽입된 펄스일 수 있다(그러나 통상적으로 수평 라인이 시작되기 전에 삽입된다). 두 개의 연속적인 수평 동기 펄스들 사이에서, 라인에 대한 능동 픽셀 데이터(즉, 비디오 프레임의 라인을 나타내는 픽셀 값들)가 포함된다. 수직 동기 펄스(또는, 간단히, "수직 동기", 또한 때때로 "수직 귀선"으로 불리운다)는 주어진 비디오 프레임의 모든 수평 라인들이 완성되었을 때 또는/및 새로운 비디오 프레임의 수평 라인들이 시작되기 전에 비디오 신호로 삽입된 펄스 또는 펄스들의 시퀀스일 수 있다. 따라서, 각각의 프레임 경계는 단일의 수직 동기 펄스 또는 펄스들의 시퀀스에 의해 구분될 수 있다. 프레임의 각각의 라인이 동일한 수의 픽셀들을 가지므로, 연속적인 수평 동기 펄스들 사이에서의 시간은 상수이다. 각각의 전체 프레임(즉, 그것의 라인들 모두를 가진 프레임)이 동일한 수의 픽셀들을 가지므로, 연속적인 수직 동기 펄스들 간의 시간은 상수이다. 이러한 방식으로, 수평 및 수직 동기 펄스들은 비디오 신호의 어떤 컬러 구성요소가 스크린상에 디스플레이될 어떤 위치에 속하는지에 대한 결정을 허용한다. 모든 일반적인 아날로그 비디오 송신 기법들은 프레임에서 픽셀들의 이러한 조직을 흉내내며 각각 수평 동기 및 수직 동기 펄스들을 갖고 라인의 시작 및 프레임의 시작 시간들을 표시한다.
도 3은 수평 동기 펄스들(300)이 어떻게 송신될 비디오 신호로 포함될 수 있는지를 도시하는 아날로그 (비디오) 신호의 단순화된 예를 예시한다. 도 3에 도시된 바와 같이, 각각의 두 개의 연속적인 수평 동기 펄스들(300) 사이에서, 능동 픽셀 데이터가 포함되며, 도 3에서 비디오 라인들(302 및 304)(즉, 비디오 데이터를 운반하는 라인들)로서 라벨링될 수 있다. 펄스들(300)은 그것들이 수평 픽셀 라인으로서 렌더링될 능동 픽셀 값들에 대한 시작점을 나타낸다는 사실로 인해 수평 동기 펄스들로서 불리운다. 수직 동기화 라인들(이 예에서 도시되지 않음)은 새로운 비디오 프레임(그 안에서 복수의 후속 수평 픽셀(데이터) 라인들이 공통 수직 시작점을 공유할 것이다)의 시작을 나타낸다. 통상적으로, 반드시는 아니지만, 수평 동기 펄스들은 신호 범위의 최저 부분을 차지한다. 수평 동기 펄스 직전의 편평한 부분은 "프론트 포치(front porch)"로서 불리우며 수평 동기 펄스 직후 수평 부분은 "백 포치(back porch)"로서 불리우고, 부분들은 특정한 미리 정의된 신호 레벨들로 설정되며(예로서, 양쪽 모두는 제로 전압 레벨로 설정될 수 있다) 그 후 수평 동기 펄스들을 식별하기 위해 사용될 수 있다.
도 3의 예는 수평 동기 펄스들이 그것들의 원래 레벨을 유지하는 이상적인 송신 시나리오를 도시한다. 그러나, 이들 (전기) 펄스들이 AC-결합 채널을 통해 송신될 때, 그것들의 편평도 또는 레벨은 결합 커패시터(들)가 전기 전하의 통과를 지연시킬 것이기 때문에 악화되며(즉, 특정된 지속 기간 전체에 걸친 그것들의 일정한 크기는 유지되지 않을 것이며 악화될 것이다), 그에 의해 그래픽으로 그 외 수평 펄스(즉, 직선들은 곡선이 된다)의 드루핑 또는 새깅처럼 보이는 것을 야기한다. 결합 커패시터들을 사용함으로써 야기된 이러한 바람직하지 않은 효과는 일반적으로 신호 진폭 이득(SAG) 효과(또는 간단히 "SAG" 또는 "새깅")로 불리운다. SAG 효과는 그것의 진폭에 의존하는 방식으로 그것의 수평(즉, DC 레벨) 구성요소들에 걸쳐 비디오 신호의 레벨에서의 점진적인 증가 또는 감소로서 특성화될 수 있다. 수평 펄스가 로우 값일 때, SAG는 펄스의 크기가 점진적으로 증가하는 것을 야기할 것이다. 수평 펄스가 하이 값일 때, SAG는 펄스의 크기가 점진적으로 감소하는 것을 야기할 것이다. 수평 펄스의 제 1 값이 영향을 받지 않은 채로 있지만, 후속 포인트들은 펄스가 낮을 때 점진적으로 증가하거나 또는 펄스가 높을 때 점진적으로 감소한다. 이러한 효과는 도 4에 도시되며, 여기에서 수평 동기 펄스들(400)의 레벨은 의도된 편평한 레벨을 나타내는 기준 라인(406)에 대하여 드루핑하거나 또는 새깅하는 것으로 도시된다(그러므로, 용어들("새깅" 및 "SAG 효과")). 도 4에서 보여질 수 있는 바와 같이, 동일한 거동이 능동 픽셀들의 값들에 의해 보여질 수 있다.
SAG 효과는 종단 저항과 조합하여, AC-결합을 위해 사용된 결합 커패시터(들)가 고역 통과 필터들로서 효과적으로 동작하여, 하위 주파수 구성요소들의 진폭을 변경하는 동안 고 주파수 구성요소를 통과하게 한다는 사실에서 비롯된다. 효과의 크기는 하나 이상의 결합 커패시터들의 총 직렬 정전용량, 뿐만 아니라 이용된 종단 임피던스의 값에 의존한다. 이것은 물론 송신된 저 주파수 신호들의 품질에 영향을 줄 것이며, DC 구성요소를 갖도록 포맷팅된 비디오 신호들에 특히 유해하고, 렌더링된/디스플레이된 출력의 품질 및 충실도에 상당한 영향을 줄 수 있다.
SAG 효과는 또한 비디오 신호에 포함된 타이밍 데이터에 상당한 영향을 줄 수 있으며, 특히 그것은 상이한 수평 비디오 라인들의 시작 및 종료를 나타내는 타이밍 정보를 추출하기 위해 사용된 수평 동기 신호들의 예로서 프론트 포치 및 백 포치의 DC 레벨들을 시프트할 수 있다. 그러므로, 통상적으로 DC 오프셋 정정은 손상된 DC 콘텐트를 회복시키려는 시도로 수신된 비디오 신호 상에서 수행된다. 종래의 DC 오프셋 정정은 비디오 라인의 동기 펄스(즉, 동기 팁), 프론트 포치, 또는 백 포치 영역들의 연속 디지털 샘플들의 수(예로서, 8, 16, 또는 32 샘플들)에 걸쳐, 수신된 비디오 신호의 DC 레벨이 누적되거나, 또는 평균화되는 클램핑 기법을 포함하며, 그 후 이러한 계산된 평균은 특정한 미리 정의된 타겟 값과 비교된다. 계산된 평균 및 미리 정의된 타겟 사이에서의 차이는 그 후 클램프 오프셋 신호로서 사용되며 다음의 비디오 라인은 이러한 클램프 오프셋 양만큼 조정되고, 따라서 DC 오프셋 정정을 실현한다. AC-결합 비디오 신호들에 대한 DC 오프셋 정정의 이러한 종래의 구현의 하나의 단점은 수신기 측 상에서 측정들에서의 임의의 에러는 클램프 오프셋 값에서 상당한 라인별 정정되지 않은 오프셋을 야기할 수 있다는 것이다. 또한, 클램프 조정의, 비트 깊이, 및 그러므로 정밀도는 통상적으로 제한된다. 그 결과, 종래의 DC 오프셋 정정 기법들은 여전히 최종 출력 비디오에서 바람직하지 않게 나타나는 시각적 패턴들을 야기할 수 있으며, 여기에서 결과적인 이미지의 밝기는 약간 그러나 라인 단위로 현저하게 달라진다. 이것은, 종종 차량 내에서 디스플레이를 위한 뷰잉 환경인, 낮은 주변 광에서 보여질 때, 균일한 컬러를 갖고 화상의 영역들 상에서 특히 현저하다.
기존의 아날로그 비디오 송신 기법들의 제한들
상기 설명된, SAG 효과에 관련된 중요한 도전들 외에, 알려진 비디오 송신 링크들은 여러 다른 제한들을 가진다.
알려진 아날로그 비디오 송신 링크들은, 송신 포맷에 대한 그것들의 선택으로 인해, 종종 그것들이 운반할 수 있는 비디오 신호들의 유형에서 제한되며, 예를 들면 이미지 센서로부터 전체 RAW-형 비디오 데이터를 인코딩/송신할 수 없다.
또한, 알려진 기법들은 여전히 몇몇 송신 품질 제한들을 보유하며 보통의 화질 미국 텔레비전 체계 위원회(NTSC) 아날로그 텔레비전 시스템들과 마찬가지로 송신된 데이터에 아티팩트들을 유발한다. 예를 들면, NTSC, 및 그것에 기초한 알려진 아날로그 비디오 송신 링크들에서, 컬러 신호들은 캐리어 신호로 변조되며, 이것은 서로 및/또는 휘도 신호와의 스펙트럼 중첩 및 간섭/크로스토크를 야기하며, 이것은 수신된 컬러 신호들의 분해능 및 품질을 제한한다.
고화질 비디오 데이터 재생은 ADAS와 같은 애플리케이션들에서 중대한 인자이며, 여기에서 정확한 이미지 인식 및 분석은 시스템이 정확한 조치들을 하고 및/또는 올바른 판단들을 하는 것을 보장하는데 필요하다. 송신 동안 및/또는 이미지 품질이 송신 기법에서의 제한들로 인해 저하되는 경우 손상되는 데이터는 열악한 이미지 인식을 야기할 수 있으며, 이것은 손실된 이벤트들 및/또는 거짓 경보들을 야기할 수 있다.
게다가, 디지털 송신 기법들이 SAG 효과에, 및 상기 언급된 크로스토크 이슈들에 영향을 받기 쉽지 않지만, 특정한 전개 시나리오들에서, 예로서 차량들 및 감시 시스템들에서 그것들의 구현은 종종, 높은 대역폭, 고품질 케이블 및 커넥터 기반시설에 대한 요건으로 인해, 상당히 비싸다.
비디오 및 제어 링크
본 개시의 실시예들은 상기 설명된 제한들 중 적어도 몇몇에 대한 개선을 제공하는 것을 목표로 한다. 이를 위해, 여러 방법들 및 디바이스들이 단일 와이어를 통해(상기 설명된 같이, 단일-엔드형 구성에서), 또는 대안적으로 와이어들의 차동-쌍을 통해(상기 설명된 바와 같이, 차동-쌍 구성에서) AC-결합 아날로그 형태로, HD 비디오 신호(일반적으로, 비디오/오디오/이미지 신호를 포함하는)의 송신을 위해 및 상기 비디오 신호의 수신을 위해 제공되며, 여기에서 비디오 신호의 구성요소 부분들은 여기에서 개시된 복수의 송신 시퀀스들 중 임의의 것의 각각의 시간 슬롯들 내에서 인코딩되고 송신될 수 있다. 본 개시의 다양한 양상들은 비디오 데이터의 신뢰 가능하며 고품질 송신을 가능하게 한다. 뿐만 아니라, 본 개시의 다양한 양상들은 유리한 시스템 아키텍처 옵션들을 가능하게 하며, 예를 들면, 알려진 디지털 대안들보다 낮은 전체 시스템 비용을 유지하면서, ISP가 공간-및-전력-제한된 카메라로부터 멀리 위치될 수 있게 한다. 용어들, 비디오 송신 포맷, 비디오 라인 포맷, 및 송신 시퀀스는 여기에서 상호 교환 가능하게 사용될 수 있다는 것이 주의된다.
하나 이상의 신호들을 인코딩하고, 송신하고, 디코딩하며, 수신하기 위한 시스템들, 방법들, 디바이스들, 및 비-일시적 컴퓨터-판독 가능한 미디어가 여기에서 설명된다. 본 개시의 다양한 실시예들은 단독으로 또는 조합하여 구현되거나 또는 배치될 수 있다. 대표적인 실시예들이 비디오 정보 신호들에 관하여 여기에서 설명되지만, 본 개시의 다양한 실시예들은, 본 개시의 범위로부터 벗어나지 않고, 이에 제한되지 않지만, 비디오 및 오디오 정보 조합 신호들 및 조합된 미디어(예로서, 비디오, 오디오 등) 및 제어 데이터 신호들과 같은, 다양한 범위의 유형들의 정보 신호들에 적용될 수 있다. 본 개시의 실시예들은 이에 제한되지 않지만, 자동차 인포테인먼트, ADAS, 자율 주행 차량들, 보안 감시 시스템들, 및 CCTV 시스템들과 같은, 매우 다양한 시스템들, 애플리케이션들, 및/또는 환경들에서 구현되거나 또는 배치될 수 있다.
신호 및 제어 데이터의 송신을 위한 시간 슬롯들을 스케줄링하는 것
본 개시의 실시예들은 단일의 HD, AC-결합 비디오 및 제어 링크를 통해 비디오 신호들, 다운스트림 제어 데이터, 및 업스트림 제어 데이터의 송신을 위한 시간 슬롯들을 스케줄링하는 것에 기초한다. 도 5는 본 개시의 몇몇 실시예들에 따라 송신기 및 수신기 사이에서 비디오 신호 및 제어 데이터의 교환을 위한 시간 슬롯들을 할당하는 예시적인 방법(500)의 흐름도를 보여준다. 방법(500)은 비디오 신호가 송신 측 상에서 카메라에 의해 획득되거나 또는 임의의 다른 방식으로 생성되며 수신 측 상에서, 프로세싱되도록, 송신기에 의해, 수신기로 AC-결합 유선 비디오 링크를 통해 송신되며, 가능하게는 디스플레이상에 디스플레이되는 임의의 비디오 시스템을 사용하여 구현될 수 있다. 방법(500)은, 전체적으로 또는 부분적으로, 예를 들면, 이하에서 설명된, 도 9에 도시된 비디오 시스템(900), 및/또는 도 10에 도시된 데이터 프로세싱 시스템(1000)을 사용하여 구현될 수 있다. 그러나, 일반적으로, 방법(500)은 비디오 시스템이 아닌 임의의 시스템을 사용하여 구현될 수 있으며, 여기에서 송신 측 상에서, 적절한 센서에 의해 획득되거나, 또는 임의의 다른 방식으로 생성된 비디오/오디오/이미지 신호는, 수신 측 상에서 프로세싱되고 가능하게는 재생되도록, 송신기에 의해, 수신기로, AC-결합 유선 링크를 통해 송신된다.
방법(500)의 시작 이전에, AC-결합 비디오 및 제어 링크를 통해 송신기로부터 수신기로 송신될 비디오 신호가 생성된다. 몇몇 실시예들에서, 비디오 신호는, 예로서 카메라 내에서, 이미지 센서에 의해 생성될 수 있다. 다른 실시예들에서, 비디오 신호는 컴퓨터-생성된 비디오 신호, 또는 몇몇 다른 시스템으로부터 제공된 비디오 신호일 수 있다. 몇몇 실시예들에서, 수신기로부터 송신기로 송신될 비디오 신호는 도 9에 도시된, 비디오 발생기(912)에 의해 생성될 수 있으며, 이것은 송신기에 포함될 수 있거나, 또는 송신기의 외부에 있지만 송신기에 통신적으로 결합될 수 있다.
방법(500)의 다양한 동작들은 송신기 및 수신기의 로직 요소 제어 기능으로서 구현될 수 있는, 스케줄러에 의해 수행될 수 있다. 예를 들면, 다양한 실시예들에서, 스케줄러는 송신기 로직(916)에, 수신기 로직(926)에 구현되고, 이들 두 개의 논리 요소들 사이에 분포되거나, 또는 도 9 및 도 10을 참조하여 이하에서 설명되는 바와 같이 송신기 또는 수신기 로직과 유사한 별개의 로직 요소에서 구현될 수 있다.
방법(500)의 다양한 동작들은 비디오 신호의 비디오 프레임의 적어도 하나 이상의 비디오 라인들의 각각에 대해 스케줄러에 의해 수행될 수 있다. 몇몇 실시예들에서, 이들 동작들은 비디오 신호의 각각의 비디오 프레임의 각각의 비디오 라인에 대해 수행될 수 있다. 다른 실시예들에서, 이들 동작들은 비디오 신호의 몇몇(가능하게는 모두) 비디오 프레임들의, 모두가 아닌, 복수의 비디오 라인들에 대해 수행될 수 있다. 따라서, 통상적으로, 방법(500)의 동작들은 비디오 신호의 상이한 부분들(예로서, 상이한 비디오 라인들)을 송신하기 위해 여러 번 반복될 수 있다. 일반적으로, 방법(500)의 동작들은, 제어 데이터가 송신기 및 수신기 사이에서 전달될 때, 요구 기반으로, 수행될 수 있다. 방법(500)의 다양한 동작들이 특정한 순서로 도 5에서 도시되지만, 다른 실시예들에서, 이들 동작들의 순서는 도 5에 도시되는 것과 상이할 수 있으며, 및/또는 몇몇 동작들은 반복될 수 있다.
도 5에 도시된 바와 같이, 방법(500)은 블록(502)을 포함할 수 있으며, 여기에서 스케줄러는 송신기로부터 수신기로, AC-결합 송신 링크, 예로서 도 9에 도시된 링크(930)를 통해, 카메라에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인의 복수의 비디오 구성요소들을 송신하기 위해 복수의 시간 슬롯들을 할당하도록 구성된다. 따라서, 502에서 시간 슬롯들의 스케줄링은, 각각의 비디오 구성요소가 개개의 와이어를 통해 송신된 몇몇 종래의 구현들에서 행해진 바와 같이, 복수의 개개의 링크들과 대조적으로, 그것들이 단일 유선 링크를 통해 송신될 수 있도록 상이한 비디오 구성요소들을 다중화하는 것을 허용한다. 몇몇 실시예들에서, 알려진 아날로그 비디오 송신 링크들과 달리, 송신기로부터 수신기로 송신된 복수의 비디오 구성요소들 중 어떤 것도 송신기로부터 수신기로의 송신을 위해 캐리어 신호 상에서 변조되지 않으며, 이것은 유리하게는 이들 구성요소들 간의 간섭/크로스토크를 방지하며 각각의 픽셀에 대한 각각의 비디오 구성요소가 수신기에서 개별적으로 복구되도록 허용한다. 캐리어 신호 상에서 변조되지 않으며 시간-다중화된 비디오 구성요소들은 상이한 구성요소들이 실질적으로 동일한 주파수 대역을 차지할 수 있거나, 또는 다시 말해서, 주파수가 분리되지 않으며, 시간-다중화로 인해, 서로 간섭하지 않음을 의미한다.
몇몇 실시예들에서, 스케줄러가 502에서 시간 슬롯들을 스케줄링하는 복수의 구성요소들은 적어도 제 1 컬러 구성요소 및 제 2 컬러 구성요소를 포함하는 구성요소들의 세트를 포함할 수 있다. 예를 들면, 이미지 센서로부터의 RAW 송신은 홀수-번호 라인들 상에서 G 구성요소 및 R 구성요소들을 및 짝수 번호 라인들 상에서 G 구성요소 및 B 구성요소를, 또는 그 반대로 - 짝수 상에서 G, B를 홀수 라인들 상에서 G, R을 전송할 수 있으며, 구성요소들은 그 후 송신기로부터 수신기로의 아날로그 송신을 위해 유사하게 배열될 것이다. 따라서, 통틀어 사용된 3개의 컬러 구성요소들이 있을지라도, 이들 컬러 구성요소들은 한 번에 단지 두 개를 갖고 송신을 위해 스케줄링될 수 있다. 다른 실시예들에서, 스케줄러가 502에서 시간 슬롯들을 스케줄링하는 구성요소들의 세트는 모두 3개의 컬러 구성요소들을 포함할 수 있다. 다시 말해서, 몇몇 실시예들에서, 이러한 구성요소들의 세트는 또한 제 3 컬러 구성요소를 포함할 수 있으며, 따라서 상기 세트는 예로서, R, G, 및 B 구성요소들을 포함한다.
다른 실시예들에서, 스케줄러가 502에서 시간 슬롯들을 스케줄링하는 복수의 구성요소들은 적어도 휘도 구성요소 및 컬러 구성요소(예로서, Y 및 R 구성요소)를 포함하는 구성요소들의 세트를 포함할 수 있다. 따라서, 통틀어 사용된 2개의 컬러 구성요소들(휘도 구성요소 외에)이 있을지라도, 이들 컬러 구성요소들은 한 번에 단지 하나만을 갖고 송신을 위해 스케줄링될 수 있다. 다른 실시예들에서, 이러한 구성요소들의 세트는 또한 제 2 컬러 구성요소를 포함할 수 있으며, 따라서 제 2 세트는 예로서, Y, U, 및 V 구성요소들을 포함한다.
몇몇 실시예들에서, 스케줄러가 502에서 시간 슬롯들을 스케줄링하는 복수의 구성요소들은 복수의 구성요소들의 각각에 대해 단일(즉, 하나뿐인) 시간 슬롯을 포함할 수 있다. 따라서, 송신기는 능동 픽셀들, 예로서 이미지 센서로부터 수신된 것들을 재배열하도록 구성될 수 있으며, 따라서 주어진 비디오 라인에 대한 제 1 비디오 구성요소의 모든 픽셀 값들은 연속적으로 송신되고, 동일한 라인에 대한 제 2 비디오 구성요소의 모든 값들이 연속적으로 송신된다(제 2 비디오 구성요소에 대한 시간 슬롯은 그러나, 제 1 비디오 구성요소에 대한 시간 슬롯과 연속되지 않아야 한다). 다시 말해서, 이러한 실시예들에서, 비디오 구성요소들을 위해 할당된 복수의 시간 슬롯들의 각각에서, 주어진 비디오 구성요소의 모든 픽셀들은 상기 비디오 구성요소에 할당된 시간 슬롯 내에서 연속적으로 송신될 수 있다. 이러한 구현은 유리하게는 양쪽 모두 송신된 신호를 심볼-간 간섭에 덜 민감하게 만들며 또한 단일 비디오 구성요소의 상이한 픽셀 값들이 수신기로 송신된 비디오 신호에서 인터리빙되는(예로서, 비디오 구성요소들의 픽셀 값들이 로우 데이터가 이미지 센서로부터 수신된 동일한 인터리빙 방식으로 송신기로부터 수신기로 송신되는) 접근법들에 비교될 때 케이블로부터 보다 낮은 전자기 방출들을 생성할 수 있는 하위 주파수에서 에너지를 집중시킬 수 있다.
몇몇 실시예들에서, 스케줄러가 502에서 시간 슬롯들을 스케줄링하는 주어진 비디오 라인의 복수의 구성요소들을 송신하기 위한 복수의 시간 슬롯들의 조합된 지속 기간은 송신기로 제공되며, 예로서 이미지 센서로부터 송신기로 제공된다. 따라서, 몇몇 실시예들에서, 시간은 비디오 시간 슬롯들의 지속 시간을 더 짧게 만듦으로써, 예로서 다수의 비디오 구성요소들 및 다수의 제어 시간 슬롯들에 맞추기 위해 사용될 수 있는, 픽셀들을 보다 빠르게(즉, 보다 높은 클록 레이트로) 마치도록 송신기의 클록 발생기(예로서, 도 9에 도시된 클록 발생기(919))를 구성함으로써 절약될 수 있다. 다시 말해서, 몇몇 실시예들에서, 링크 클록 레이트(즉, 데이터가 링크를 통해 송신기 및 수신기 사이에서 교환되는 클록 레이트)는 입력 픽셀 클록 레이트(즉, 입력 픽셀 데이터가 이미지 센서에 의해 획득되고 및/또는 송신기로 제공되는 클록 레이트)보다 높을 수 있다(예로서, 2배 더 높거나, 또는 다른, 정수 또는 비-정수, 몇 배수 더 높은). 비디오 신호의 시간-압축된 송신의 이러한 구현은 유리하게는 다수의 비디오 구성요소들 및 데이터가 하나의 입력 비디오 라인에 의해 점유된 시간에서 송신되도록 허용할 수 있으며, 따라서 비디오 라인들은 송신기에서 백업되지 않는다(즉, 따라서 송신기는 획득된 픽셀 데이터를 수신기로 송신할 때 병목현상을 생성하지 않는다). 예를 들면, 몇몇 실시예들에서, 주어진 출력 비디오 라인(즉, 송신기로부터 수신기로 송신된 비디오 라인, 비디오 라인은 비디오 구성요소 시간 슬롯들, 동기화 신호, 및 수평 블랭킹, 다운스트림 제어 데이터, 및 업스트림 제어 데이터 시간 슬롯들의 조합(시간에 대하여 - 합계), 및 그 후 또한, 선택적으로 보호 대역(들)을 포함할 수 있다)의 시간 지속 기간은 카메라에 의해 송신기로 제공되는 동일한 비디오 라인의 시간 지속 기간과 같을 수 있다(즉, 카메라로부터 송신기로 송신된 비디오 라인, 비디오 라인은 하나 이상의 비디오 구성요소들, 동기화 신호, 및 수평 블랭킹의 조합(시간에 대하여 - 합계)을 포함할 수 있다).
몇몇 실시예들에서, 스케줄러는 입력 픽셀 클록 레이트에 관계없이 송신기 및 수신기 사이에서 데이터의 교환을 위한 송신 레이트를 선택하도록 구성될 수 있다. 이러한 선택은, 예로서, 사용자 입력/구성에 기초하거나, 또는 입력 픽셀 클록 레이트에 기초하여 이루어질 수 있으며, 유리하게는 스케줄러가 송신기 및 수신기 사이에서 제어 데이터의 교환을 위해 보다 많은 공간을 만들도록 허용할 수 있다.
또한 도 5에 도시된 바와 같이, 방법(500)은 블록(504)을 포함할 수 있으며, 여기에서 스케줄러는 비디오 구성요소들을 송신하기 위해 사용된 동일한 유선 아날로그 송신 링크, 예로서 도 9에 도시된 링크(930)를 통해, 송신기로부터 수신기로, 송신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성된다. 상기 설명된 바와 같이, 이것은 송신기로부터 수신기로의 송신을 위한 것이므로, 이러한 제어 데이터는 "다운스트림" 제어 데이터이다. 일반적으로 말해서, 다운스트림 제어 데이터는 카메라에 의해 획득된 바와 같이 능동 픽셀을 나타내는 비디오 구성요소들이 아닌 임의의 데이터를 포함할 수 있다. 다양한 실시예들에서, 다운스트림 제어 데이터는 1) 송신기에 의해, 또는 송신기에 통신적으로 결합된 추가 디바이스에 의해, 수신기, 또는 수신기에 통신적으로 결합된 추가 디바이스의 (재-)구성, 2) 지정된 섹션에서 이하에서 보다 상세하게 설명된 바와 같이, 선택된 능동 픽셀들의 통계적 특성을 사용하여 DC 오프셋 정정을 수행하는 수신기, 및 3) 지정된 섹션에서 이하에서 보다 상세하게 설명되는 바와 같이, 채널 특성들의 반전을 사용하여 SAG 보상을 수행하는 수신기 중 하나 이상을 가능하게 하는 데이터를 포함할 수 있다.
도 5에서 추가로 도시되는 바와 같이, 방법(500)은 블록(506)을 포함할 수 있으며, 여기에서 스케줄러는 비디오 구성요소들을 송신하기 위해 사용된 동일한 유선 아날로그 송신 링크, 예로서 도 9에 도시된 링크(930)를 통해, 수신기로부터 송신기로, 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성된다. 상기 설명된 바와 같이, 이것은 수신기로부터 송신기로의 송신을 위한 것이므로, 이러한 제어 데이터는 "업스트림" 제어 데이터이다. 따라서, 방법(500)에 따른 시간 슬롯들의 스케줄링은 유리하게는 다운스트림 제어 데이터뿐만 아니라, 업스트림 제어 데이터의 공급을 또한 가능하게 한다. 몇몇 실시예들에서, 업스트림 제어 데이터는 수신기, 또는 수신기에 통신적으로 결합된 추가 디바이스가 송신기, 또는 송신기에 통신적으로 결합된 추가 디바이스를 (재-)구성하도록, 예로서 이미지 센서, ISP 또는 카메라 내에서의 다른 구성요소(카메라는 송신기를 포함할 수 있다)를 (재-)구성하도록 허용하는 데이터를 포함할 수 있다.
앞서 말한 설명이 예시한 바와 같이, 방법(500)에 따른 시간 슬롯들의 스케줄링은 단일의 유선 링크를 통해 비디오 신호 및 업스트림 및 다운스트림 제어 데이터를 송신하는 것을 허용한다. 추가 실시예들에서, 업스트림 제어 데이터의 송신을 위한 시간 슬롯들은 하나의 비디오 라인에 대해 스케줄링될 수 있지만, 다운스트림 제어 데이터의 송신을 위한 시간 슬롯들은 또 다른 비디오 라인에 대해 스케줄링될 수 있다. 이러한 실시예들에서, 방법(500)은 업스트림 다운스트림 제어 데이터 양쪽 모두가, 블록들(504 및 506)의 동작들이 단일 비디오 라인이 아닌, 두 개의 상이한 비디오 라인들에 대해 수행될 수 있다는 점을 제외하고, 스케줄러에 의해 할당된 시간 슬롯들에서 교환될 수 있다는 점에서 여전히 적용 가능하다.
카메라/이미지 센서에 의해 획득된 데이터는 아날로그 형태로의 뒤이은 변환을 위해 여기에서 개시된 여러 포맷들 중 하나로 포맷팅될 수 있다. 따라서, 보다 비용-효율적인 비디오 링크 아키텍처의 사용을 가능하게 하는 다양한 HD 비디오 신호 포맷들(송신 시퀀스들)이 여기에서 제공된다.
도 6은 본 개시의 몇몇 실시예들에 따라, 각각 YUV 및 RGB 컬러 공간들에 대한 시간 슬롯들의 예시적인 시퀀스들(600 및 602)의 개략적인 예시이다.
도 6에 도시된 바와 같이, 시퀀스(600)는 단일 시간 슬롯(시간 슬롯 "Y"로서 시퀀스(600)에서 도시됨) 내에서의 송신을 위해 함께 그룹핑된 Y 구성요소들 모두의 값들, 단일 시간 슬롯(시간 슬롯 "U"로서 시퀀스(600)에서 도시됨) 내에서의 송신을 위해 함께 그룹핑된 U 구성요소들 모두의 값들, 및 단일 시간 슬롯(시간 슬롯 "V"로서 시퀀스(600)에서 도시됨) 내에서의 송신을 위해 함께 그룹핑된 V 구성요소들 모두의 값들을 포함할 수 있다. 상기 설명된 바와 같이, 이러한 그룹핑은 유리하게는 모든 구성요소들의 에너지가 하위 주파수들에 집중되는 것을 야기할 수 있다. 다른 실시예들에서, YUV 구성요소들 중 하나 이상의 상이한 값들은 단일 시간 슬롯 내에서의 송신을 위해 함께 그룹핑될 필요가 없으며 인터리빙될 수 있다. 더욱이, 다른 실시예들에서, 시퀀스(600)는, 상기 설명된 바와 같이, 몇몇 실시예들에서 주어진 비디오 라인에서 송신된 비디오 구성요소들이 총 비디오 구성요소들의 서브세트를 포함할 수 있기 때문에, 3개의 도시된 비디오 구성요소들 중 단지 두 개 - 예로서 단지 Y 및 U, 또는 단지 Y 및 V만을 포함할 수 있다.
시퀀스(600)는 상이한 실시예들에서, 단지 다운스트림 또는 단지 업스트림 데이터만을 나타내거나, 또는 두 개의 시간 슬롯들(시퀀스(600)에서 구체적으로 도시되지 않지만) - 하나는 다운스트림을 위한 것이며 하나는 업스트림 제어 데이터를 위한 것이다 - 을 나타낼 수 있는, 제어 데이터를 송신하기 위한 시간 슬롯(시간 슬롯 "D"로서 시퀀스(600)에서 도시됨)을 추가로 예시한다. 시퀀스(600)는 비디오 라인에 대한 동기화 데이터, 예로서 그것의 대응하는 프론트 및 백 포치들을 가진 수평 동기 펄스, 및/또는 동기화를 도울 수 있는 임의의 다른 데이터를 위한 시간 슬롯(시간 슬롯 "S"로서 시퀀스(600)에서 도시됨)을 추가로 예시한다. 다양한 다른 실시예들에서, 시퀀스(600)의 시간 슬롯들의 순서는 도 6에 도시된 것과 상이할 수 있다. 더욱이, 시퀀스(600)의 다른 실시예들에서, 비디오 구성요소들 및 다른 데이터(예로서, 제어 및/또는 동기화 데이터) 사이에서의 비디오 라인 할당 비율들은 본 개시의 범위로부터 벗어나지 않고, 도 6에 도시된 것과 상이할 수 있다. 예를 들면, 다양한 실시예들에서, 비디오 구성요소들에 대한 시간 슬롯들은 송신기로부터 수신기로의 송신을 위한 비디오 라인의 총 지속 기간의 약 2/3을 차지할 수 있는 반면, 다른 데이터는 비디오 라인의 약 1/3을 차지할 수 있다.
도 5에서 또는 도 6의 시퀀스들에서 구체적으로 도시되지 않지만, 몇몇 실시예들에서, 스케줄러는 또한 다운스트림 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호 대역 시간 슬롯들을 할당하며, 및/또는 업스트림 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호 대역 시간 슬롯들을 할당하도록 구성될 수 있다. 이러한 보호 대역 시간 슬롯들 중 하나 이상은, 상이한 길이들의 채널들/케이블들을 통해 전파 시간의 차이들을 허용하기 위해, 예로서 업스트림 및 다운스트림 제어 데이터 시간 슬롯들 사이에서, 부가될 수 있으며, 이것은 유리하게는 업스트림 및 다운스트림 데이터 사이에서의 간섭을 감소시키거나 또는 방지할 수 있다. 하나 이상의 보호 대역 시간 슬롯들 동안, 정전압 신호가 송신기에 의해 링크(930)를 통해 송신될 수 있다. 몇몇 실시예들에서, 업스트림 제어 데이터 시간 슬롯 및 보호 대역 시간 슬롯들 양쪽 모두 동안, 고정 레벨 전압은 미리 결정된 디지털 코드 레벨에서 송신기로부터 출력될 수 있으며, 이것은 업스트림 제어 시간 슬롯 동안(송신기 및 수신기 양쪽 모두가 그것들 각각의 신호들을 링크로 이끌 때) 조합된 신호가 다운스트림 비디오 신호에 내장된 동기 신호들 아주 위의 레벨이 있으며(예로서, 적어도 5 내지 10% 위, 적어도 30% 위, 또는 적어도 50% 위) 수신기에 의해 동기 신호로서 해석되는 업스트림 제어 데이터의 위험을 제거하도록 수신기에 의해 송신된 업스트림 제어 데이터에 오프셋을 부가하도록 작용할 수 있다. 몇몇 실시예들에서, 업스트림 제어 데이터 시간 슬롯 및 보호 대역 동안, 송신기는 기준 시작 신호를 찾거나 또는 검출하고, 업스트림 제어 데이터를 디코딩하고, 에러들에 대한 제어 데이터를 확인하며 관련된 제어 인터페이스상에서 출력하도록 구성될 수 있다.
송신 시퀀스(600)를 생성하기 위해, 예로서, 카메라로부터 송신기에서 수신된 디지털 비디오 구성요소들은 미리 정의된 레이트로 수신될 수 있으며 클록 사이클들의 각각의 수는 스케줄러에 의해 스케줄링된 대로 비디오 라인 내에서 시간 슬롯에 할당될 수 있다. 몇몇 실시예들에서, 동기화 데이터(S) 및 제어 데이터(D)를 위한 시간 슬롯들은 시퀀스(600)를 북엔드할 수 있다.
몇몇 실시예들에서, 비디오 라인은 예를 들면, 비디오 구성요소당 800 내지 1920 픽셀 클록 사이클들 사이에서의 값 또는 범위를 가진 클록 사이클들의 수에 의해 정의될 수 있다.
몇몇 실시예들에서, 송신 시퀀스(600)는 기저대역 신호로서 Y'(루마 또는 감마 압축된 휘도 또는 밝기 구성요소)를 제공하는 것을 포함할 수 있지만, U 및 V(각각, 색차 또는 컬러 청색 휘도 및 적색 휘도 차) 구성요소들이 선택된 출력 신호 범위의 중간-스케줄에 중심이 있거나 또는 그것에 가까운, 기저대역 신호들로서 송신될 수 있다.
다양한 실시예들에서, 시퀀스(600)의 상이한 비디오 구성요소들은 주파수 도메인에서 중첩할 수 있지만 시간 도메인에서 완전히 분리 가능할 수 있다. 이러한 시퀀스는 유리하게는 루마/휘도 및 컬러 신호들 사이에서 크로스토크를 방지하며, 추가로 U 및 V 색차 구성요소들 사이에서 크로스토크를 방지할 수 있다.
도 6에 도시된 시퀀스(602)는 시퀀스(600)와 유사하지만, 그러므로 시퀀스(600)에 대해 상기 제공된 설명들은, YUV 컬러 공간이 RGB 컬러 공간으로 대체된다는 점을 제외하고, 시퀀스(602)에 적용 가능하다. 추가 실시예들에서, 시퀀스(600)의 포맷은 Y'IQ 또는 YCoCg 컬러 공간들과 같은 다른 비디오 배열 시스템들과 함께 사용될 수 있다. 다른 컬러 공간들은 또한 본 개시의 범위 내에 있다.
몇몇 이러한 실시예들에서, Y 구성요소는 기저대역 신호로서 사용될 수 있고, U 및 V 구성요소들은 또한 기저대역이지만 루마(Y) 대역폭의 절반에 있을 수 있다.
다른 실시예들에서, 송신 시퀀스(또는 대안적으로, 이전에 설명된 시퀀스와 유사한 방식으로, R, G, 및 B 구성요소들, 또는 임의의 다른 비디오 구성요소들)의 Y, U 및 V 비디오 구성요소들은 구성요소 레벨에서보다는 픽셀 레벨에서 시간-인터리빙될 수 있다. 각각의 비디오 라인은 그 후 교번하는 Y 및 C(즉 U 및 V 사이에서 교번하는) 데이터를 포함할 수 있다. 이러한 시퀀스에서, 동기화 데이터(S) 및 제어 데이터(D)에 대한 시간 슬롯들은 또한 비디오 라인을 북엔드할 수 있다. 따라서, 구성요소 레벨에서 인터리빙하는 것은, 비디오 구성요소들이 YUV 구성요소들일 때의 예에 대해 [Y1Y2...Yn][U1U2...Un][V1V2...Vn](즉, 구성요소 레벨에서 시간-다중화함)로서 송신을 위한 픽셀들을 배열하는 것을 의미하는 반면, 픽셀 레벨에서 인터리빙하는 것은 컬러 구성요소들이 Y 구성요소의 픽셀들의 수의 절반인 경우에, [Y1U1V1Y2U2V2.....YnUnVn] 로서 또는, 예로서 [Y1U1V1Y3U24V2.....Yn-1Un/2YnVn/2]로서 대안적인 배열에서 송신을 위한 픽셀들을 배열하는 것을 의미한다. 픽셀 레벨에서 인터리빙된 픽셀 값들을 가진 송신 시퀀스는 유리하게는, 그것이 송신 전에 주어진 구성요소의 모든 픽셀들을 저장하고 재순서화할 필요가 없으므로, 구성요소 레벨에서 시간-다중화를 수반하는 송신 시퀀스 실시예들에 비교하여 송신기에서 및 수신기에서 요구된 메모리를 감소시킬 수 있으며, 그것들은 주로 그것들이 송신기에 적용되는 순서로 송신될 수 있다.
504의 몇몇 실시예들에서, 다운스트림 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들은 다운스트림 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 상이한 시간 슬롯들을 포함할 수 있다. 유사하게, 506의 몇몇 실시예들에서, 업스트림 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들은 업스트림 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 시간 슬롯들을 포함한다. 도 7은 본 개시의 몇몇 실시예들에 따른 다수의 별개의 제어 데이터 시간 슬롯들을 가진 비디오 라인을 위한 시간 슬롯들의 예시적인 시퀀스(700)의 개략적인 예시이다. 시퀀스(700)의 비디오 구성요소들은 구성요소들(C1, C2, 및 C3)로서 도시되며, 이것은, 예로서 YUV 또는 RGB 컬러 구성요소들일 수 있고, S는 상기 설명된 바와 같이, 비디오 라인의 동기화 데이터를 위한 시간 슬롯일 수 있다. 시퀀스들(600 및 602)의 설명들의 대부분은, 시퀀스(700)가, 몇몇 실시예들에서 주어진 방향에서(예로서, 다운스트림 방향에서, 또는 업스트림 방향에서) 제어 데이터가 비디오 구성요소들의 송신에 의해 분리된, 시간 슬롯들(D1 및 D2)를 갖고 도 7에 도시된 바와 같이 - 서로 연속적이지 않은 시간 슬롯들에서 송신될 수 있다는 것을 구체적으로 예시한다는 점을 제외하고, 시퀀스(700)에 적용 가능하다. 다양한 실시예들에서, D1 및 D2의 각각은 양쪽 모두 업스트림 및 다운스트림 제어 데이터 시간 슬롯들을 포함할 수 있다. 이러한 다수의 업스트림 및/또는 다수의 다운스트림 제어 시간 슬롯들을 갖는 것은 예로서, 이하에서 설명되는 바와 같이, 링크(930)를 통해 제어 데이터의 보다 낮은 대기 시간 통신을 허용할 수 있다.
몇몇 실시예들에서, 다운스트림 제어 데이터는 마지막 업스트림 통신의 수신된 상태(에러를 갖고 수신되거나 또는 에러 없이 수신됨)의 송신기에 의한 응답(ACK), 또는 마지막 업스트림 통신의 궁극적인 목적지일 수 있는, 송신기에 연결된, 원격 디바이스로부터의 수신확인 또는 부정-응답(NACK)을 포함할 수 있다. 유사하게, 업스트림 제어 데이터는 마지막 다운스트림 통신의 상태에 대한 수신기에 의한 응답을 포함할 수 있다. 라인당 다수의 업스트림 및/또는 다수의 다운스트림 제어 시간 슬롯들을 갖는 것은 ACK 또는 NACK이 수신될 때 링크(930)를 통해 제어 데이터의 보다 낮은 대기 시간 통신을 허용할 수 있으며, 각각의 송신 방향에서 비디오 라인당 단지 하나의 제어 시간 슬롯을 사용하는 경우보다 더 빨리 그에 따라 동작되거나 또는 그것에 응답될 것이다(예로서, 에러가 있다면 재시도하거나 또는 OK이면 대답하지 않는다).
상기 간단히 언급된 바와 같이, 몇몇 실시예들에서, AC-결합 링크(930)를 통해 교환된 비디오 및 제어 데이터, 특히 다운스트림 및/또는 업스트림 제어 데이터는 송신기 및/또는 수신기에서 비롯되지 않으며, 송신기 및/또는 수신기에 통신적으로 결합된 추가 디바이스들로부터 비롯된 데이터일 수 있다. 몇몇 실시예들에서, 업스트림 제어 데이터는 시스템 제어기로부터 수신기를 통해, 송신기 디바이스 자체가 아닌, 상기 송신기에 연결된 원격 디바이스들로 흐를 수 있으며, 따라서 그것은 수신기에 부착될 수 있는 시스템 제어기를 사용하여 송신기를 통해 이들 원격 디바이스들을 제어할 수 있다. 몇몇 실시예들에서, 통신은 수신기로부터 송신기로 가고, 에러들에 대해 그곳에서 확인되며, 그 후 정확하다면, 타겟 디바이스로 포워딩될 수 있다. 타겟 디바이스는 이에 응답하여 ACK 또는 NACK으로 또는 데이터로 대답하도록 구성될 수 있으며, 이것은 송신기에 의해 다시 수신기로 송신될 수 있다. 수신기는 그 후 에러들에 대한 수신된 메시지를 확인하며 데이터를 메시지로부터 수신기에 연결된 시스템 제어기로 포워딩하도록 구성될 수 있다.
도 8은 본 개시의 몇몇 실시예들에 따른 비디오 시스템(800)에서 제어 데이터의 흐름들의 개략적인 예시이다. 도 8에 도시된 바와 같이, 비디오 시스템(800)은 HD, AC-결합 비디오 및 제어 링크(830)와 통신적으로 결합된, 송신기(810) 및 수신기(820)를 포함할 수 있다. 송신기(810), 수신기(820), 및 링크(830)는 도 9에 도시되고 이하에서 보다 상세하게 설명되는 바와 같이, 송신기(910), 수신기(920), 및 링크(930)와 유사할 수 있다. 따라서, 링크(830)는 송신기(810)로부터 수신기(820)로의 비디오 신호의 전달 외에, 제어 데이터의 양방향 통신을 위해 구성될 수 있다. 또한 도 8에 도시되는 바와 같이, 몇몇 실시예들에서, 송신기(810)는 링크(814)를 통해, 추가 디바이스(812)에 통신적으로 결합될 수 있으며, 및/또는 링크(824)를 통해, 추가 디바이스(822)로 통신적으로 결합될 수 있다. 링크들(814, 824)의 각각은 양방향 링크, 즉 정보의 양방향 통신을 허용하는 링크일 수 있으며, 유선 또는 무선 링크일 수 있다. 몇몇 실시예들에서, 링크들(814, 824)은 예로서, 집적 회로-간(I2C) 링크들일 수 있다. 몇몇 실시예들에서, 추가 디바이스(812)는, 예로서 송신기(810)를 포함하는 카메라 모듈에 포함된, 이미지 프로세서/센서일 수 있다. 몇몇 실시예들에서, 추가 디바이스(822)는 시스템 제어기, 예로서 마이크로제어기 유닛(MCU)일 수 있다. 링크들(830, 814, 및 824)을 통한 흐름들을 갖고 예시된 바와 같이, 이러한 구현에서, 추가 디바이스(822) 및 추가 디바이스(812)는 그것들이 서로 직접 연결된 것처럼 서로, 그러나 이제 그 사이에서 링크(830)의 존재에 의해 야기된 몇몇 대기 시간을 갖고 통신할 수 있다. 몇몇 실시예들에서, 추가 디바이스(822)는 송신기(810) 자체를 (재-)구성하기 위해 사용될 수 있지만, 다른 실시예들에서, 추가 디바이스(822)는 추가 디바이스(812)를 (재-)구성하기 위해 사용될 수 있다. 유사하게, 몇몇 실시예들에서, 추가 디바이스(812)는 수신기(820) 자체를 (재-)구성하기 위해 사용될 수 있지만, 다른 실시예들에서, 추가 디바이스(812)는 추가 디바이스(822)를 (재-)구성하기 위해 사용될 수 있다.
다음에서, 여기에서 설명된 AC-결합 링크를 통해 송신기로부터 수신기로 제공될 수 있는 데이터의 두 개의 특히 유용한 유형들이 설명될 것이다. 양쪽 모두는 다운스트림 제어 데이터로서 제공될 수 있다. 제 1의 것은 DC 오프셋 정정을 위해 사용된 메타데이터일 수 있으며, 제 2의 것은, 수신기가 AC-결합 송신 채널의 고역-통과 필터 거동으로 인해 SAG 효과에 의해 야기된 수신된 비디오 신호에서의 열화를 바로잡을 수 있게 하기 위한 시도로, SAG 보상을 위해 사용된 테스트 펄스들일 수 있다.
다운스트림
제어 데이터의
제 1
예: DC 오프셋 정정을 위한 메타데이터
몇몇 실시예들에서, 송신기는 카메라에 의해 획득된 비디오 신호의 일 부분의 능동 픽셀들의 그룹에 대한 통계적 특성을 나타내는 메타데이터를 계산하며, 이를 다운스트림 제어 데이터로서 수신기로 제공하도록 구성될 수 있다(즉, 송신기는 신호가 AC-결합 비디오 링크를 통해 송신되기 전에 비디오 신호에 대한 통계적 특성을 계산하도록 구성될 수 있다). 수신기는 그 후 AC-결합 비디오 링크를 통해 수신기에서 수신된 비디오 신호에 대한 유사한 통계적 특성을 계산하며, 디스플레이를 위해 수신된 비디오를 렌더링하기 전에, 수신기에 의해 계산된 통계적 특성 및 송신기에 의해 계산된 것(송신기로부터 수신된 메타데이터에 의해 표시된 바와 같이)의 비교에 기초하여 수신된 비디오 신호의 하나 이상의 값들을 정정함으로써 DC 오프셋 정정을 수행하도록 구성될 수 있다. 이러한 접근법은 유리하게는 종래의 DC 오프셋 정정 구현들에 비교하여 DC 오프셋을 수행하도록 보다 많은 데이터 포인트들을 사용하는 것을 허용할 수 있어서, 수신기 측에서 복구된 바와 같이 비디오 신호가 송신기 측에서 카메라에 의해 획득된 것과 비슷한 정도에 대해 개선을 가능하게 하며, 렌더링된 비디오의 개선된 품질을 야기한다.
"통계적 특성"은 양적인 방식으로, 수신기로 송신될 비디오 신호의 일 부분의 픽셀 값들을 설명하는 임의의 적절한 특성을 나타내기 위해 여기에서 이용된 용어이다. 송신기 및 수신기는 이러한 통계적 특성이 어떻게 계산되는지에 대해, 및 비디오 신호의 어떤 픽셀들인지에 대해 동의할 것이다. 그러므로, 송신될 비디오 신호 상에서 송신기에 의해 계산된 이러한 통계적 특성 및 수신기에서 수신된 바와 같이 비디오 신호 상에서 수신기에 의해 계산된 유사한 특성의 비교는, 즉 신호가 AC-결합 링크를 통해 송신된 후, 비디오 신호가 AC-결합 송신으로 인해 경험한 DC 오프셋의 측정치를 제공할 것이다. 수신기는 그 후 비교의 결과에 기초하여 수신된 비디오 신호에 대한 DC 오프셋 보상을 수행할 수 있다. 이러한 방식으로, 비디오 신호의 실제 능동 픽셀 값들은 유리하게는, 상기 설명된 DC 오프셋 정정의 종래의 구현들에서 사용된 바와 같이 동기 팁, 프론트 또는 백 포치와 같은 단지 DC 값들의 작은 윈도우와 대조적으로, 클램핑 기법에서 사용될 수 있다. 더욱이, 여기에서 설명된 실시예들은, 또한 상기 설명된 종래의 구현들에 흔히 있는 일이지만, DC 레벨들 중 임의의 것에 대한 특정한 미리 정의된 타겟 값들을 가정할 필요가 없으며, 오히려, 유리하게는 동적으로 계산된 "타겟" 값들을 사용하는 것을 허용한다(예로서, 송신기에 의해 계산된 바와 같이 통계적 특성은 수신기 측 상에서 클램핑을 수행하기 위한 "타겟"이다).
이들 일반적인 원리들에 의해 유도된 바와 같이, 통계적 특성이 어떻게 계산되고 송신기로부터 수신기로 제공될 수 있는지에 대한 많은 변형들이 있다. 이들 변형들 중 일부가 이하에서 설명된다. 그러나, 일반적으로, 여기에서 설명된 원리들에 따른 임의의 방식으로 계산되며, 임의의 형태로 및 송신기 및 수신기 사이에서의 임의의 통신 연결을 통해 송신기로부터 수신기로 제공된, 임의의 통계적 특성은 본 개시의 범위 내에 있다.
송신기 및 수신기가 여기에서 설명된 바와 같이 통계적 특성의 사용으로부터 이익을 얻는데 대체로 동의해야 하는 3개의 양상들이 있다. 제 1 양상은 통계적 특성이 비디오 신호의 어떤 픽셀들에 대해 계산될지를 포함한다. 제 2 양상은 통계적 특성이 어떻게 계산되는지, 즉 어떤 수학적 연산이 제 1 양상에 따라 식별된/선택된 복수의 픽셀들에 대해 수행될지를 포함한다. 제 3 양상은 송신기에 의해 계산된 계산된 통계적 특성이 어떻게 그 후 수신기로 하여금 비교를 수행하고 비교에 기초하여 DC 오프셋 보상을 추가로 수행할 수 있게 하기 위해 송신기로부터 수신기로 송신되는 소위 "메타데이터"에 의해 표현되는지를 포함한다. 이들 3개의 양상들의 각각이 이제 설명될 것이다.
제 1 양상에 관하여, 그것이 AC-결합 송신 전이었던 바와 같은 비디오 신호 및 그것이 AC-결합 송신 이후 수신기 측 상에서 복구된 바와 같은 비디오 신호 사이에서 요구된 정확도 사이에 이루어질 균형이 있다. 몇몇 구현들에서, 이러한 균형은 특정한 전개 시나리오, 예로서 송신기 및/또는 수신기에서 계산 전력, 수신기로 메타데이터를 송신하기 위한 대역폭 제한들 등의 상황들에 의존할 수 있다. 몇몇 실시예들에서, 통계적 특성은 각각의 비디오 라인의 모든 능동 픽셀들에 대해 계산될 수 있다. 따라서, 하나의 이러한 통계적 특성은 비디오 프레임의 각각의 비디오 라인에 대해 계산될 수 있다. 다른 실시예들에서, 통계적 특성은 각각의 비디오 라인의 모든 능동 픽셀들의 특정한 서브세트에 대해(즉, 단일의 비디오 라인의 일 부분에 대해), 예로서 각각의 비디오 라인의 능동 픽셀들의 제 1 절반에 대해, 또는 실질적으로 각각의 비디오 라인의 중심 주위에 중심이 있는 특정한 수의 픽셀들에 대해, 각각의 비디오 라인의 모든 짝수 또는 모든 홀수 픽셀에 대해, 또는 특정한 전개 시나리오에 적합하도록 선택된 임의의 다른 픽셀들에 대해 계산될 수 있다. 통계적 특성을 계산하기 위해 사용된 비디오 라인의 픽셀들의 일 부분의 이러한 실시예들에서, 하나의 이러한 통계적 특성이, 예로서, 비디오 프레임의 각각의 비디오 라인에 대해 계산될 수 있다. 다른 실시예들에서, 통계적 특성은 둘 이상의 라인들로부터의 픽셀들에 대해, 예로서 비디오 프레임의 둘 이상의 비디오 라인들의 모든 픽셀들에 대해, 또는 둘 이상의 비디오 라인들의 모든 픽셀들의 몇몇 단편적인 양에 대해(예로서, 제 1 비디오 라인의 모든 픽셀들의 제 1 절반 및 제 2 비디오 라인의 모든 픽셀들의 제 2 절반에 대해, 또는 제 1 비디오 라인의 모든 픽셀들, 제 2 비디오 라인의 픽셀들의 특정한 수, 예로서 절반에 대해) 계산될 것이다. 이러한 실시예들에서, 하나의 이러한 통계적 특성은 비디오 프레임의 모든 둘 이상의 비디오 라인들에 대해 계산될 수 있으며, 따라서 통계적 특성을 계산하기 위해 사용된 계산 리소스 및 송신기로부터 수신기로 통계적 특성을 송신하기 위해 사용된 대역폭 양쪽 모두에 대한 부담을 감소시키는 반면, 잠재적으로 비디오 신호로서 정확도를 희생시키는 것은 하나의 라인으로부터 또 다른 것으로 상당히 상이한 픽셀 값들을 가질 수 있다. 계속해서 다른 예들에서, 통계적 특성은 주어진 비디오 프레임의 수평 라인들의 모두로부터의 모든 픽셀들에 대해, 또는 비디오 프레임의 모든 다른 라인의 모든 픽셀들에 대해, 또는 주어진 비디오 프레임에 걸친 특정한 다른 선택된 픽셀들에 대해, 또는 심지어 둘 이상의 비디오 프레임들로부터의 픽셀들에 대해 계산될 수 있다.
제 2 양상에 관하여, 몇몇 실시예들에서, 통계적 특성은 상기 설명된 제 1 아이템에 따라 선택된 비디오 신호의 복수의 능동 픽셀들의 값의 평균값 또는 평균을 포함할 수 있다. 다른 실시예들에서, 통계적 특성은 이러한 복수의 능동 픽셀들의 모든 픽셀 값들의 합을 포함할 수 있다. 계속해서 다른 실시예들에서, 통계적 특성은 모든 픽셀 값들의 중앙값, 또는 선택된 픽셀들의 픽셀 값들의 유용한 표시를 제공하는 임의의 다른 수치 특성을 포함할 수 있다. 이하에서 제공된 설명들은 특정한 복수의 픽셀 값들(예로서, 상기 설명된 제 1 양상에 따라 선택된)에 대해 계산된 단일 통계적 특성을 나타내는 반면, 다른 실시예들에서, 다수의 이러한 특성들은 주어진 복수의 픽셀 값들에 대해 송신기 및 수신기에 의해 계산될 수 있으며 DC 오프셋 정정은 이들 통계적 특성들 중 하나 이상에 기초하여 수행될 수 있다는 것이 주의되어야 한다. 예를 들면, 몇몇 실시예들에서, 송신기는 비디오 신호의 복수의 특정한 픽셀 값들의 평균 값 및 합 양쪽 모두를 계산하며, 그 후 평균 및 합 모두를 수신기로 제공하도록 구성될 수 있다. 수신기는 송신기와 일치하므로, 수신기는 또한 수신된 비디오 신호의 유사한 픽셀들에 대해 방금 평균 및 합 양쪽 모두를 계산하며, 그 후 송신기 및 수신기에 의해 계산된 바와 같이 이들 두 개의 상이한 통계적 특성들의 각각의 비교에 기초하여 DC 오프셋 정정을 수행할 것이다.
제 3 양상에 대하여, "메타데이터"는 송신기에 의해 계산된 통계적 특성의 몇몇 표현을 설명하기 위해 여기에서 사용된 용어이다. 다시, 메타데이터가 어떻게 송신기에 의해 계산된 통계적 특성에 기초하여 생성될 수 있는지에 대한 많은 가능한 변형들이 있으며, 그 모두는 본 개시의 범위 내에 있다. 몇몇 실시예들에서, 메타데이터는 간단히 송신기에 의해 그것이 계산된 바와 같은 통계적 특성을 포함할 수 있다. 다른 실시예들에서, 메타데이터는 송신기에 의해 계산된 통계적 특성의 몇몇 인코딩된 버전을 포함할 수 있다. 예를 들면, 통계적 특성의 계산된 값은 복수의 미리 정의된 레벨들 중 하나, 예로서 10 레벨들이거나, 또는 그것에 속하는 것으로 보여질 수 있으며, 메타데이터는 계산된 값이 대응하는 특정한 레벨의 표시일 수 있다. 계속해서 다른 실시예들에서, 메타데이터는 송신기에 의해 계산된 통계적 특성의 완전한 값일 뿐만 아니라 특정한 수의 최하위 비트들(LSB들)일 수 있다. 예를 들면, 송신기에 의해 계산된 통계적 특성이 M 비트들을 가진 디지털 값일 수 있다는 것을 고려하면(여기에서 M은 2 이상이다), 메타데이터는 M-비트 워드의 통계적 특성 중 N개의 LSB들일 수 있으며, 여기에서 N은 0보다 크며 M보다 작다(예로서, M은 7과 같을 수 있으며 N은 3과 같을 수 있다). 이러한 실시예들은 송신기에서 및 수신기에서 계산된 통계적 특성의 값들이 상당히 상이할 것으로 예상되지 않으며, 그러므로 송신기로부터 수신기로 단지 특정한 수의 LSB들만을 제공하는 것은 수신기가 메타데이터에 의해 표현된 LSB들 및 수신기에 의해 계산된 통계적 특성의 값의 비교에 기초하여 수신된 비디오 신호의 값들을 수정하는 방법을 결정할 수 있는데 충분할 것이라는 인식에 기초한다.
상기 설명된 바와 같이, 수신기는 송신기에 의해 계산된 것에 상기 수신기가 계산한 통계적 특성을 비교하며(후자는 수신기가 수신한 메타데이터에 의해 표시된다) 상기 비교에 기초하여 수신된 비디오 신호의 하나 이상의 값들의 DC 오프셋 정정을 수행하도록 구성된다. 예를 들면, 몇몇 실시예들에서, 비교는 간단히 통계적 특성의 두 개의 값들 사이에서의 차이를 결정하는 것을 포함할 수 있으며, DC 오프셋 정정은 상기 차이만큼 수신된 비디오 신호의 하나 이상의 값들을 시프트하는 것에 의해 클램핑하는 것을 포함할 수 있다. 다른 실시예들에서, 비교는, 수행된 DC 오프셋 정정이 수신된 비디오 신호가 어떻게 송신기에 의해 송신되는 것과 비슷한지에 대한 개선을 제공하기 위해 결정되는 한, 보다 복잡한 형태들을 취할 수 있다.
다운스트림 제어 데이터로서 수신된 메타데이터에 기초하여 수신된 비디오 신호 중 어떤 값을 수신기가 정정하도록 구성되는지에 대해 많은 상이한 실시예들이 또한 있다. 몇몇 실시예들에서, 수신기는 통계적 특성이 계산된 비디오 신호의 이들 픽셀 값들에만 DC 오프셋 정정을 적용하도록 구성될 수 있다. 다른 실시예들에서, 수신기는 이들 픽셀 값들의 서브세트 상에서 DC 오프셋 정정을 적용하도록 구성될 수 있다. 계속해서 다른 실시예들에서, 수신기는 통계적 특성이 계산된 것들보다 많은 수의 픽셀들에 대해 DC 오프셋 정정을 적용하도록 구성될 수 있다. 예를 들면, 통계적 특성은 모든 다른 라인의 픽셀 값들에 대해 계산될 수 있으며, 수신기는 수신된 통계적 특성의 각각의 값에 대한 양쪽 라인들에 대해 DC 오프셋 정정을 적용하도록 구성될 수 있다. DC 오프셋 정정은 픽셀 값들이 아닌 비디오 신호의 값들에, 예로서 동기 신호들(수평 및/또는 수직 동기 신호들), 프론트 포치들, 및/또는 동기 신호들의 백 포치들 등의 값들에 적용될 수 있다는 것이 또한 주의되어야 한다.
다운스트림
제어 데이터의
제 2
예: SAG 보상을 위한 테스트 펄스들
여기에서 설명된 HD, AC-결합 비디오 및 제어 링크를 통해 제공될 수 있는 다운스트림 데이터의 제 2 예로서, 송신기에 의해 제공되며, 수신기가 동일한 링크를 통해 송신기로부터 수신된 복수의 비디오 구성요소들에 하나 이상의 SAG 보상 기술들을 적용할 수 있게 하도록 구성된, 복수의 테스트 펄스들이다. 특히, 테스트 펄스들은 수신기가 여기에서 설명된 AC-결합 링크를 통해 송신된 결과로서 비디오 신호에 부여된 SAG 효과를 보상하기 위해 적응형 필터링을 구현할 수 있게 할 수 있는 미리 정의된/알려진 콘텐트를 제공할 수 있다. 몇몇 실시예들에서, 예시적인 적응형 필터링 방법은 정정된 비디오 신호를 생성하기 위해 AC-결합 링크를 통해 수신된 비디오 신호에 필터를 적용하는 것을 포함할 수 있으며, 여기에서 필터의 전달 함수는 AC-결합 링크의 복수의 파라미터들(AC-결합 링크의 다양한 저항들 및 정전용량들과 같은)에 기초하는 링크 파라미터(α 파라미터)에 의존적이다. 방법은 정정된 비디오 신호(송신기로부터 수신기로 다운스트림 방향으로 제공된 테스트 펄스들로서 구현될 수 있는)로부터 미리 정의된(즉, 알려진) 콘텐트를 추출하는 것, 및 특정한 예상된 콘텐트(즉, 예상된 미리 정의된/알려진 콘텐트)와 추출된 미리 정의된 콘텐트의 비교에 기초하여 링크 파라미터(α)를 조정하는 것을 추가로 포함할 수 있으며, 따라서 조정된 송신 파라미터는 필터의 하나 이상의 후속 애플리케이션들을 위해 사용될 수 있으며, 그에 의해 적응형 필터를 실현한다. SAG 효과를 보상하기 위해 적응형 필터를 사용하는 것은 유리하게는 프로세스, 전압, 및/또는 온도(PVT) 변화들로 인한 AC-결합 링크의 파라미터들의 값들에서의 변화들을 감안하는 것을 허용할 수 있으며, 종래 기술의 접근법들에 비교하여, 개선된 SAG 보상 결과들을 야기한다. 몇몇 실시예들에서, 이러한 테스트 펄스들은 그것들이 비디오 신호에 부가적으로 제공되기 때문에 다운스트림 방향으로 제공된 제어 데이터의 부분인 것으로 고려될 수 있지만, 다른 실시예들에서, 이러한 테스트 펄스들은 비디오 신호의 부분, 예로서 수평 및/또는 수직 동기화 펄스들일 수 있으며, 이 경우에 그것들은 말마다 "제어 데이터"와 대조적으로 비디오 신호의 부분인 것으로 고려될 수 있다는 것이 주의되어야 한다. 어느 경우에나, 수신기가 SAG 효과 보상을 수행하도록 허용하는 "알려진 콘텐트"를 제공하기 위해 송신기로부터 수신기로 제공된 테스트 펄스들은 여기에서 설명된 바와 같이, AC-결합 비디오 및 제어 링크를 통해 적절한 시간 슬롯들에서 제공된 다운스트림 데이터로서 고려될 수 있다.
추가 예에서, 몇몇 실시예들에서, 다운스트림 데이터는 또한 테스트 펄스 또는 복수의 테스트 펄스들을 포함할 수 있으며, 이것은 하나 이상의 SAG 보상 기술들을 적용하기 위해 수신기에 의해 사용된 펄스들과 동일하거나 또는 그것과 상이할 수 있다. 상기 설명된, 복수의 테스트 펄스들은 송신 채널의 제한된 대역폭에 의해 야기된 심볼-간 간섭을 보상하며 및/또는 케이블 및 종단 저항기들 사이에서, 또는 송신 케이블의 상이한 섹션들 사이에서 임피던스 부정합에 의해 야기된 반사들을 보상하기 위해 하나 이상의 균등화 기술들을 적용하도록 수신기를 돕기 위해 및/또는 수신기로 하여금 링크 상에서의 각각의 픽셀이 개별적으로 및 그것이 인접한 픽셀 값들 사이에서의 전이보다는 안정된 값에 있는 포인트에서 샘플링되도록 클록 위상 복구 기술들을 적용할 수 있게 하기 위해 사용될 수 있다. 상기 설명된, SAG 보상을 위한 테스트 펄스들과 유사하게, 균등화 기술들을 구현하고, 반사들을 보상하며, 및/또는 클록 위상 복구 기술들을 적용하기 위해 수신기에 제공된 테스트 펄스 또는 펄스들은 몇몇 실시예들에서, 그것들이 비디오 신호 외에 제공되기 때문에 다운스트림 방향으로 제공된 제어 데이터의 부분인 것으로 고려될 수 있지만, 다른 실시예들에서, 이러한 테스트 펄스들은 비디오 신호의 부분일 수 있다.
예시적인 비디오 시스템
도 9는 본 개시의 몇몇 실시예들에 따른, 예시적인 비디오 시스템(900)을 예시한다. 도 9에 도시된 바와 같이, 예시적인 시스템(900)은 AC-결합 링크(930)에 의해 결합된 송신기(910) 및 수신기(920)를 포함할 수 있다. AC-결합 링크(930)는 상기 설명된, 임의의 적절한 유선 도체 케이블, 예로서 단일-엔드형 도체 케이블(108) 또는 차동 쌍 케이블(208)일 수 있다.
도 9에 도시된 바와 같이, 송신기(910)는 비디오 신호 발생기(912)를 포함하거나, 또는 그것에 통신적으로 결합될 수 있다. 비디오 신호 발생기(912)는 AC-결합 링크(930)를 통해 수신기(920)로 송신될 신호를 발생시키기 위한 임의의 적절한 수단을 포함할 수 있다. 예를 들면, 몇몇 실시예들에서, 비디오 신호 발생기(912)는 비디오 신호(복수의 비디오 신호들을 포함할 수 있는)를 획득하도록 구성된 임의의 적절한 이미지 센서, ISP 또는 카메라(복수의 카메라들을 포함할 수 있는)를 포함할 수 있다. 다른 실시예들에서, 신호 발생기(912)는 컴퓨터-발생 비디오 신호를 생성하기 위한 수단을 포함할 수 있다.
도 9에서 추가로 도시되는 바와 같이, 송신기(910)는 또한 하나 이상의 변환기들(914)을 포함하거나, 또는 그것에 통신적으로 결합될 수 있다. 변환기들(914)은 디지털-아날로그 변환기들(DAC들) 및/또는 아날로그-디지털 변환기들(ADC들)을 포함할 수 있으며, 예로서 프로세서(915)의 제어하에서, 클록 발생기(919)에 의해 발생된 클록 신호들을 제공받을 수 있다.
여기에서 사용된 바와 같이, 용어("DAC")는 연속적인 물리적 양의 진폭을 나타내는 디지털 값을 대응하는 아날로그 값으로 변환하는 전자 회로/디바이스를 나타낸다. 몇몇 실시예들에서, 변환기들(914) 내에서의 하나 이상의 DAC들은 신호 발생기(912)에 의해 발생된 디지털 신호를 수신하며, 예로서 카메라에 의해 획득된 바와 같이 디지털 픽셀 값들을 포함한 디지털 비디오 신호를 수신하며, 디지털 값들(즉, 디지털 신호의 이산-시간 및 이산-진폭 값들)을 연속-시간 및 연속-진폭 아날로그 신호로 변환하도록 구성될 수 있다. 몇몇 실시예들에서, 변환기들(914) 내에서의 하나 이상의 DAC들은, 예로서 여기에서 설명된 송신 시퀀스들 중 임의의 것에서 송신을 위해 형성된, 여기에서 설명된 바와 같이 다운스트림 제어 데이터(예로서, 메타데이터)를 포함하도록 송신기 로직(916)에 의해 프로세싱된 바와 같이, 신호 발생기(912)에 의해 발생된 디지털 신호의 프로세싱된 버전을 수신하며, 상기 신호를 AC-결합 링크(930)를 통해 수신기로의 AC-결합 송신을 위해 아날로그 도메인으로 변환하도록 구성될 수 있다.
여기에서 사용된 바와 같이, 용어("ADC")는 아날로그 신호에 의해 운반된 연속적인 물리적 양을 양의 진폭을 나타내는 디지털 숫자로(또는 상기 디지털 숫자를 운반하는 디지털 신호)로 변환하는 전자 회로/디바이스를 나타낸다. 결과는 연속-시간 및 연속-진폭 아날로그 입력 신호를 이산-시간 및 이산-진폭(단일 비트 또는 다중-비트) 디지털 신호로 변환한 디지털 값들의 시퀀스(즉, 디지털 신호)이다. 비디오 시스템(900)에서 사용된 변환기들(914) 내에서의 하나 이상의 ADC들의 경우에, 변환되는 아날로그 입력 신호는, 여기에서 설명된 바와 같이, 예로서 송신기 로직(916)에 의해 디지털 형태로 추가로 프로세싱될, AC-결합 비디오 및 제어 링크(930)를 통해 수신기(920)로부터 수신된 업스트림 제어 데이터일 수 있다.
도 9에서 또한 도시되는 바와 같이, 송신기(910)는 송신기 로직(916)을 추가로 포함하거나, 또는 그것에 통신적으로 결합될 수 있다. 송신기 로직(916)은 하드웨어, 소프트웨어, 펌웨어, 또는 이들 중 하나 이상의 임의의 적절한 조합으로 구현될 수 있으며, 여기에서 설명된 바와 같이 송신기(910)의 동작을 제어하도록 구성될 수 있다. 이를 위해, 송신기 로직(916)은 여기에서 설명된 바와 같이 그것의 의도된 기능을 가능하게 하기 위해 임의의 다른 적절한 하드웨어 및/또는 소프트웨어와 함께 적어도 하나의 프로세서(915) 및 적어도 하나의 메모리 요소(917)를 이용할 수 있다. 송신기 로직(916)의 기능 중 일부는 시간 슬롯들 중 적어도 일부를 스케줄링하기 위해 스케줄러로서 동작하는 것뿐만 아니라, 여기에서 사용된 바와 같이, AC-결합 링크(930)를 통해 수신기로의 송신을 위한 비디오 및 제어 데이터를 준비하는 것을 포함할 수 있다. 몇몇 실시예들에서, 프로세서(915)는 본 개시에서 논의된 바와 같이 활동들을 수행하기 위해 소프트웨어 또는 알고리즘을 실행할 수 있으며, 예로서 프로세서(915)는 아날로그 송신 링크(930)를 통한 송신을 위해 신호 발생기(912)에 의해 발생된 신호들의 디지털-아날로그 변환을 제어하는 알고리즘들을 실행하고 및/또는 아날로그 송신 링크(930)를 통해 수신기(920)로부터 수신된 업스트림 제어 데이터의 아날로그-디지털 변환을 제어하는 알고리즘들을 실행할 수 있다. 또 다른 예에서, 프로세서(915)는 여기에서 설명된 바와 같이 다운스트림 제어 데이터(예로서, 메타데이터, 다양한 응답들 등)의 생성 및 수신기(920)로의 송신을 제어하는 알고리즘들을 실행할 수 있다. 프로세서(915) 및 메모리 요소(917)의 추가 설명들은 이하에서 제공된다.
또한 도 9에 송신기(910)가 또한 아날로그 송신 링크(930)를 통해 비디오 및 다운스트림 제어 데이터를 수신기(920)로 송신하며 수신기(920)로부터 업스트림 제어 데이터를 수신하기 위해 송신(TX) 및 수신(RX), 즉 TX/RX, 회로(918)를 포함하거나, 또는 그것에 통신적으로 결합될 수 있다는 것이 도시된다. 특히, TX/RX 회로(918)는 여기에서 설명된 바와 같이 그것들의 할당된 시간 슬롯들에서 비디오 및 다운스트림 제어 데이터를 갖고 송신 시퀀스들의 AC-결합 송신을 가능하게 하기 위한 구성요소들을 포함할 수 있다. 몇몇 실시예들에서, TX/RX 회로(918)는 예로서, 변환기들(914) 내에서의 DAC로부터 이러한 송신 시퀀스를 획득할 수 있으며, 송신 시퀀스들은 송신기 로직(916)에 의해 프로세싱(예로서, 준비)된다. 더욱이, TX/RX 회로(918)는 여기에서 설명된 바와 같이, 할당된 시간 슬롯들에서, 송신 시퀀스들 중 임의의 것 내에서 업스트림 제어 데이터의 AC-결합 수신을 가능하게 하기 위한 구성요소들을 포함할 수 있다. 몇몇 실시예들에서, TX/RX 회로(918)는 여기에서 설명된 바와 같이 추가 프로세싱을 위해 변환기들(914) 내에서의 ADC로 및/또는 송신기 로직(916)으로 직접 이러한 업스트림 제어 데이터를 제공할 수 있다. 몇몇 실시예들에서, TX/RX 회로(918)의 구성요소들은 결합 커패시터들, 예로서 도 1 및 도 2를 참조하여 설명된 바와 같이 송신기 측 상에서의 결합 커패시터들, 뿐만 아니라 신호들의 AC-결합 아날로그 송신 및 수신을 위해 사용되는 것으로 이 기술분야에 알려진 바와 같은 임의의 다른 회로를 포함할 수 있다.
도 9에 도시된 바와 같이, 비디오 시스템(900)의 수신 측으로 가면, 수신기(920)는 TX/RX 회로(928), 수신기 로직(926), 하나 이상의 변환기들(924), 및 선택적으로 비디오 소비 디바이스(922)를 포함하거나, 또는 그것에 통신적으로 결합될 수 있다. 비디오 소비 디바이스(922)는 몇몇 실시예들에서, ISP와 같은 비디오 프로세싱 디바이스, ADAS 프로세서와 같은 비디오 분석 디바이스, 또는 디스플레이와 같은 비디오 렌더링 디바이스일 수 있다.
변환기들(914)과 유사하게, 변환기들(924)은 하나 이상의 ADC들 및 하나 이상의 DAC들을 포함할 수 있으며, 예로서 프로세서(925)의 제어하에서, 클록 발생기(929)에 의해 발생된 클록 신호들을 제공받을 수 있다. 비디오 시스템(900)에서 사용된 변환기들(924) 내에서의 ADC의 경우에, 변환되는 아날로그 입력 신호는 AC-결합 비디오 및 제어 링크(930)를 통해 송신기(910)로부터 송신되며 TX/RX 회로(928)에 의해 수신되는, 예로서, 수신기 로직(926)에 의해 디지털 형태로 추가로 프로세싱될, 상기 설명된 바와 같이 비디오 및 다운스트림 제어 데이터 송신 시퀀스일 수 있다. 비디오 시스템(900)에서 사용된 변환기들(924) 내에서의 DAC의 경우에, 변환되는 디지털 입력 신호는, AC-결합 비디오 및 제어 링크(930)를 통해 수신기(920)로부터 송신기(910)로 송신될, 상기 설명된 바와 같은 업스트림 제어 데이터일 수 있다.
TX/RX 회로(928)는 송신기(910)로부터 신호들을 수신하도록 구성될 수 있다. 특히, TX/RX 회로(928)는 여기에서 설명된 바와 같이, 예로서 디지털로의 변환을 위해 변환기들(924) 내에서 하나 이상의 ADC들로 제공되며 가능하게는 변환기(들)(924)에 의한 변환 후, 추가 프로세싱을 위해 수신기 로직(926)으로 제공될, 아날로그 송신 시퀀스들 중 임의의 것에서 AC-결합 비디오 및 다운스트림 제어 데이터의 수신을 가능하게 하기 위한 구성요소들을 포함할 수 있다. 또한, TX/RX 회로(928)는, 여기에서 설명된 바와 같이 송신 시퀀스들 내에서의 할당된 시간 슬롯들에서, 수신기(920)로부터 송신기(910)로 업스트림 제어 신호들을 송신하도록 구성될 수 있다. 몇몇 실시예들에서, TX/RX 회로(928)의 구성요소들은 결합 커패시터들, 예로서 도 1 및 도 2를 참조하여 설명된 바와 같이 수신기 측 상에서의 결합 커패시터들, 뿐만 아니라 AC-결합 아날로그 신호들의 수신 및 송신을 위해 사용될 이 기술분야에 알려진 바와 같은 임의의 다른 회로를 포함할 수 있다.
송신기 로직(916)과 유사하게, 수신기 로직(926)은 하드웨어, 소프트웨어, 펌웨어, 또는 이들 중 하나 이상의 임의의 적절한 조합으로 구현될 수 있으며, 여기에서 설명된 바와 같이, 수신기(920)의 동작을 제어하도록 구성될 수 있다. 이를 위해, 수신기 로직(926)은 여기에서 설명된 바와 같이 그것의 의도된 기능을 가능하게 하기 위해 임의의 다른 적절한 하드웨어 및/또는 소프트웨어와 함께 적어도 하나의 프로세서(925) 및 적어도 하나의 메모리 요소(927)를 이용할 수 있다. 몇몇 실시예들에서, 프로세서(925)는 본 개시에서 논의된 바와 같이 활동들을 수행하기 위해 소프트웨어 또는 알고리즘을 실행할 수 있으며, 예로서 프로세서(925)는 아날로그 송신 링크(930)를 통해 송신된 후, 가능하게는 ADC(924)에 의해 디지털 도메인으로 변환된 후 TX/RX 회로(928)에 의해 수신된 신호들의 아날로그-디지털 변환을 제어하는 알고리즘들을 실행할 수 있다. 더욱이, 프로세서(925)는 여기에서 설명된 바와 같이, 송신기(910)로부터 다운스트림 제어 데이터의 수신 및 프로세싱을 제어하는 알고리즘들을 실행할 수 있다. 더욱이, 프로세서(925)는 다운스트림 신호에 내장된 동기화 신호들에 대해 잠그며 변환기들(924) 내에서 ADC에 의해 다운스트림 신호의 픽셀-정확한 샘플링을 보장하기 위해 사용되는, 클록 발생기(929)에 의한 라인-잠금 링크 클록의 생성을 제어하는 알고리즘들을 실행할 수 있다. 더 나아가, 프로세서(925)는 여기에서 설명된 바와 같이, 수신기(920)로부터 송신기(910)로의 송신을 위한 업스트림 제어 데이터의 송신 및 프로세싱을 제어하는 알고리즘들을 실행할 수 있다. 프로세서(925) 및 메모리 요소(927)의 추가 설명들은 이하에서 제공된다.
프로세서들(915, 925)의 각각은 하나 이상의 상호 연결들 또는 버스들을 통해 다른 시스템 요소들에 통신적으로 결합하도록 구성될 수 있다. 이러한 프로세서는, 비-제한적인 예로서 마이크로프로세서, 디지털 신호 프로세서(DSP), 필드-프로그램 가능한 게이트 어레이(FPGA), 프로그램 가능한 로직 어레이(PLA), 애플리케이션 특정 IC(ASIC), 또는 가상 기계 프로세서를 포함한, 프로그램 가능한 로직을 제공하는 하드웨어, 소프트웨어 또는 펌웨어의 임의의 조합을 포함할 수 있다. 프로세서(915)는 메모리 요소(917)에 통신적으로 결합될 수 있지만, 프로세서(925)는 메모리 요소(927)에, 예를 들면, 직접-메모리 액세스(DMA) 구성으로 통신적으로 결합될 수 있다. 메모리 요소들(917, 927)의 각각은, 이중 데이터 레이트(DDR) 랜덤 액세스 메모리(RAM), 동기식 RAM(SRAM), 동적 RAM(DRAM), 플래시, 판독-전용 메모리(ROM), 광학 미디어, 가상 메모리 영역들, 자기 또는 테이프 메모리, 또는 임의의 다른 적절한 기술을 포함한, 임의의 적절한 휘발성 또는 비-휘발성 메모리 기술을 포함할 수 있다. 달리 특정되지 않는다면, 여기에서 논의된 메모리 아이템들 중 임의의 것은 광범위한 용어("메모리 요소") 내에 포함되는 것으로 해석되어야 한다.
송신기(910)의 및 수신기(920)의 하나 이상의 구성요소들/요소들로 추적되거나 또는 전송되는 정보는 임의의 데이터베이스, 레지스터, 제어 리스트, 캐시, 또는 저장 구조에서 제공되고 및/또는 저장될 수 있으며, 그 모두는 임의의 적절한 시간프레임에서 참조될 수 있다. 임의의 이러한 저장 옵션들은 여기에서 사용된 바와 같이 광범위한 용어("메모리 요소") 내에 포함될 수 있으며 메모리 요소(917) 및/또는 메모리 요소(927)를 구현하기 위해 사용될 수 있다. 유사하게, 여기에서 설명된 잠재적인 프로세싱 요소들, 모듈들, 및 기계들 중 임의의 것은 여기에서 사용된 바와 같이 광범위한 용어("프로세서") 내에 포함되는 것으로 해석되어야 하며 프로세서(915) 및/또는 프로세서(925)를 구현하기 위해 사용될 수 있다. 도 9에 도시된 요소들의 각각, 예로서 신호 발생기(912), 변환기들(914), 송신기 로직(916), 신호 렌더링(922), 변환기들(924), 또는 수신기 로직(926)은 또한 유선 또는 무선 통신 링크를 통해, 네트워크 환경에서 데이터 또는 정보를 수신하고, 송신하며, 및/또는 그 외 전달하기 위한 적절한 인터페이스들을 포함할 수 있다.
특정한 예시적인 구현들에서, 여기에서 개괄된 바와 같이 AC-결합 링크를 통해 비디오 및 제어 데이터를 송신하기 위한 송신 시퀀스들을 제공하기 위한 메커니즘들이 하나 이상의 유형의 미디어에 인코딩된 로직에 의해 구현될 수 있으며, 이것은 비-일시적 미디어, 예로서 ASIC에, DSP 지시들, 프로세서에 의해 실행될 소프트웨어(잠재적으로 오브젝트 코드 및 소스 코드를 포함하는), 또는 다른 유사한 기계 등에 제공된 내장된 로직을 포함할 수 있다. 이들 인스턴스들 중 일부에서, 예로서, 도 9에 도시된 메모리 요소들(917 및 927)과 같은, 메모리 요소들은 여기에서 설명된 동작들을 위해 사용된 데이터 또는 정보를 저장할 수 있다. 이것은 여기에서 설명된 활동들을 실행하기 위해 실행되는 소프트웨어, 로직, 코드, 또는 프로세서 지시들을 저장할 수 있는 메모리 요소들을 포함한다. 프로세서는 여기에서 상세하게 설명된 동작들을 달성하기 위해 데이터 또는 정보와 연관된 임의의 유형의 지시들을 실행할 수 있다. 일 예에서, 예로서, 도 9에 도시된 프로세서들(915 및 925)과 같은, 프로세서들은 하나의 상태 또는 물건으로부터 또 다른 상태 또는 물건으로 요소 또는 물품(예로서, 데이터)을 변환할 수 있다. 또 다른 예에서, 여기에 개괄된 활동들은 고정 로직 또는 프로그램 가능한 로직(예로서, 소프트웨어/프로세서에 의해 실행된 컴퓨터 지시들)을 갖고 구현될 수 있으며 여기에서 식별된 요소들은 몇몇 유형의 프로그램 가능한 프로세서, 프로그램 가능한 디지털 로직(예로서, FPGA, DSP, 삭제 가능한 프로그램 가능 판독-전용 메모리(EPROM), 전기적으로 삭제 가능한 프로그램 가능 판독-전용 메모리(EEPROM)) 또는 디지털 로직, 소프트웨어, 코드, 전자 지시들, 또는 그것의 임의의 적절한 조합을 포함하는 ASIC일 수 있다.
예시적인 데이터 프로세싱 시스템
도 10은 본 개시의 몇몇 실시예들에 따라, 여기에서 개시된 바와 같이, HD, AC-결합 비디오 및 제어 링크(예로서, 링크(930))를 통한 송신을 위해 비디오 및 제어 데이터의 생성, 스케줄링, 및 패키징을 구현하기 위한 예시적인 데이터 프로세싱 시스템을 예시한 블록도를 제공한다. 이러한 데이터 프로세싱 시스템은 예로서 송신기 로직(916)으로서 및/또는 여기에서 설명된 수신기 로직(926)으로서 또는 여기에서 개시된 바와 같이, AC-결합 신호들로서 비디오 및 양방향 제어 데이터의 송신을 위한 시간 슬롯의 스케줄링에 관련된 다양한 개선된 메커니즘들을 구현하도록 구성된 임의의 다른 시스템으로서 기능하도록 구성될 수 있다.
도 10에 도시된 바와 같이, 데이터 프로세싱 시스템(1000)은 시스템 버스(1006)를 통해 메모리 요소들(1004)에 결합된 적어도 하나의 프로세서(1002)를 포함할 수 있다. 이와 같이, 데이터 프로세싱 시스템은 메모리 요소들(1004) 내에 프로그램 코드를 저장할 수 있다. 뿐만 아니라, 프로세서(1002)는 시스템 버스(1006)를 통해 메모리 요소들(1004)로부터 액세스된 프로그램 코드를 실행할 수 있다. 일 양상에서, 데이터 프로세싱 시스템은 프로그램 코드를 저장하고 및/또는 실행하는데 적합한 컴퓨터로서 구현될 수 있다. 그러나, 데이터 프로세싱 시스템(1000)은 본 개시 내에서 설명된 기능들을 수행할 수 있는 프로세서 및 메모리를 포함한 임의의 시스템의 형태로 구현될 수 있다는 것이 이해되어야 한다.
몇몇 실시예들에서, 프로세서(1002)는 프로세서(915)일 수 있으며 메모리 요소들(1004)은 상기 설명된 바와 같이, 도 9에 도시된 비디오 시스템(900)의 송신기(910)의 메모리 요소들(917)일 수 있다. 몇몇 실시예들에서, 프로세서(1002)는 프로세서(925)일 수 있으며 메모리 요소들(1004)은, 상기 설명된 바와 같이, 도 9에 도시된 비디오 시스템(900)의 수신기(920)의 메모리 요소들(927)일 수 있다.
메모리 요소들(1004)은 예를 들면, 로컬 메모리(1008) 및 하나 이상의 대용량 저장 디바이스들(1010)과 같은, 하나 이상의 물리적 메모리 디바이스들을 포함할 수 있다. 로컬 메모리는 일반적으로 프로그램 코드의 실제 실행 동안 사용된 RAM 또는 다른 비영속성 메모리 디바이스(들)를 나타낼 수 있다. 대용량 저장 디바이스는 하드 드라이브 또는 다른 지속성 데이터 저장 디바이스로서 구현될 수 있다. 프로세싱 시스템(1000)은 또한 프로그램 코드가 실행 동안 대용량 저장 디바이스(1010)로부터 검색되어야 하는 횟수들을 감소시키기 위해 적어도 몇몇 프로그램 코드의 일시적 저장을 제공하는 하나 이상의 캐시 메모리들(도시되지 않음)을 포함할 수 있다.
입력 디바이스(1012) 및 출력 디바이스(1014)로서 묘사된 입력/출력(I/O) 디바이스들은, 선택적으로, 데이터 프로세싱 시스템에 결합될 수 있다. 입력 디바이스들의 예들은, 이에 제한되지 않지만 키보드, 마우스와 같은 포인팅 디바이스 등을 포함할 수 있다. 출력 디바이스들의 예들은, 이에 제한되지 않지만, 모니터 또는 디스플레이, 스피커들 등을 포함할 수 있다. 입력 및/또는 출력 디바이스들은 직접 또는 매개 I/O 제어기들을 통해 데이터 프로세싱 시스템에 결합될 수 있다.
실시예에서, 입력 및 출력 디바이스들은 조합된 입력/출력 디바이스(입력 디바이스(1012) 및 출력 디바이스(1014)를 둘러싸는 파선을 갖고 도 10에 예시됨)로서 구현될 수 있다. 이러한 조합 디바이스의 예는, 또는 때때로 "터치 스크린 디스플레이" 또는 간단히 "터치 스크린"으로서 불리우는, 터치 민감형 디스플레이이다. 이러한 실시예에서, 디바이스로의 입력은, 터치 스크린 디스플레이상에서 또는 그 가까이에서, 예로서 스타일러스 또는 사용자의 손가락과 같은, 물리적 오브젝트의 움직임에 의해 제공될 수 있다.
본 개시의 다양한 실시예들에 따른 비디오 시스템에서, 예로서 도 9에 도시된 비디오 시스템(900)에서 사용될 때, 입력 디바이스(1012)는 예로서, 사용자에 의해 제공된 바와 같이, 입력을 수신하며, 사용자 입력에 따라 비디오 시스템(900)을 구성하기 위해 사용될 수 있다. 비디오 시스템(900)의 송신기(910) 및 수신기(920)는 그 후 입력 디바이스(1012)에 의해 수신된 입력에 따라 구성될 수 있다.
네트워크 어댑터(1016)는 또한, 선택적으로, 그것이 중간 사설 또는 공공 네트워크들을 통해 다른 시스템들, 컴퓨터 시스템들, 원격 네트워크 디바이스들, 및/또는 원격 저장 디바이스들에 결합될 수 있게 하기 위해 데이터 프로세싱 시스템에 결합될 수 있다. 네트워크 어댑터는 상기 시스템들, 디바이스들 및/또는 네트워크들에 의해 데이터 프로세싱 시스템(1000)에 송신되는 데이터를 수신하기 위한 데이터 수신기, 및 데이터 프로세싱 시스템(1000)으로부터 상기 시스템들, 디바이스들 및/또는 네트워크들로 데이터를 송신하기 위한 데이터 송신기를 포함할 수 있다. 모뎀들, 케이블 모뎀들, 및 이더넷 카드들은 데이터 프로세싱 시스템(1000)과 함께 사용될 수 있는 상이한 유형들의 네트워크 어댑터의 예들이다.
본 개시의 다양한 실시예들에 따른 비디오 시스템에서, 예로서 도 9에 도시된 비디오 시스템(900)에서 사용될 때, 네트워크 어댑터(1016)는 중간 사설 또는 공공 네트워크들을 통해 다른 시스템들, 컴퓨터 시스템들, 원격 네트워크 디바이스들, 및/또는 원격 저장 디바이스들로부터 입력을 수신하며, 수신된 입력에 따라 비디오 시스템(900)을 구성하기 위해 사용될 수 있다. 예를 들면, 네트워크 어댑터(1016)는, 이제 그것이 중간 사설 또는 공공 네트워크들을 통해 다른 시스템들, 컴퓨터 시스템들, 원격 네트워크 디바이스들, 및/또는 원격 저장 디바이스들로부터 수신될 것이라는 점을 제외하고, 사용자로부터 입력 디바이스(1012)에 의해 수신된 입력을 참조하여 설명된 바와 같이 입력의 예들을 수신하도록 구성될 수 있다. 비디오 시스템(900)의 송신기(910) 및 수신기(920)는 그 후 네트워크 어댑터(1016)에 의해 수신된 입력에 따라 구성될 수 있다.
도 10에서 묘사된 바와 같이, 메모리 요소들(1004)은 애플리케이션(1018)을 저장할 수 있다. 다양한 실시예들에서, 애플리케이션(1018)은 로컬 메모리(1008), 하나 이상의 대용량 저장 디바이스들(1010)에 저장되거나, 또는 로컬 메모리 및 대용량 저장 디바이스들을 제외할 수 있다. 데이터 프로세싱 시스템(1000)은 애플리케이션(1018)의 실행을 가능하게 할 수 있는 운영 시스템(도 10에 도시되지 않음)을 추가로 실행할 수 있다는 것이 이해되어야 한다. 실행 가능한 프로그램 코드의 형태로 구현되는, 애플리케이션(1018)은 데이터 프로세싱 시스템(1000)에 의해, 예로서 프로세서(1002)에 의해 실행될 수 있다. 애플리케이션을 실행하는 것에 응답하여, 데이터 프로세싱 시스템(1000)은 여기에서 설명된 하나 이상의 동작들 또는 방법 단계들을 수행하도록 구성될 수 있다.
추가 변형들 및 수정들
이 섹션은 여기에서 설명된 바와 같이, 특히 HD, AC-결합 송신 링크, 예로서 링크(930)를 통한 비디오 및 제어 데이터 송신에 관하여, 여기에서 설명된 비디오 시스템, 예로서 비디오 시스템(900)에 추가 세부사항들 및 가능한 변형들 및 수정들을 제공하도록 의도된다.
도 11은 본 개시의 몇몇 실시예들에 따른 인코딩 기법/인코더(1100)의 개략도를 도시한다. 도 11에 묘사된 바와 같이, RGB 비디오 데이터, YUV 비디오 데이터, 또는 가능하게는 ISP에 의해 프로세싱된, 임의의 다른 컬러 공간 데이터일 수 있는, 디지털 비디오 입력 데이터는 비디오 구성요소 부분들(합성 비디오와 대조적으로)로서 인코더에 제공될 수 있다. 몇몇 실시예들에서, 인코더(1100)는 상기 설명된, 송신기(910)일 수 있다. 비디오 구성요소 부분들은 신호들(1104a, 1104b, 및 1104c)로서 도 11에 표시되며, 예로서, 휘도 구성요소(1104a)(예로서, Y 또는 Y' 휘도 구성요소) 및 컬러 차 신호들(1104b 및 1104c)(예로서, 컬러 차 신호들 U 및 V, 또는 Pb 및 Pr 신호들)을 포함할 수 있다. 대안적으로, 구성요소 부분들은 RAW 입력 데이터의 G, R, 및 B 구성요소들을 포함할 수 있다.
몇몇 실시예들에서, Y(휘도) 구성요소 부분에 대한 U 및 V(색차) 구성요소 부분들의 샘플링 레이트는, 예를 들면, 4:4:4(색차 채널들의 다운-샘플링 없음), 수직 다운-샘플링이 없는, 즉 스캔 라인마다 모든 두 개의 U 또는 V 샘플들에 대해 4개의 Y 샘플들을 포함하는, 4:2:2(또는 2:1) 수평 다운-샘플링, 2:1 수직 다운-샘플링을 가진, 4:2:0(또는 2:1) 수평 다운-샘플링, 수직 다운-샘플링이 없는, 4:1:1(또는 4:1) 수평 다운-샘플링일 수 있다. 유사한 기법이 YUV 구성요소들이 아닌 비디오 구성요소들(1104)에 적용 가능할 수 있다. 다양한 실시예들에서, 수직 다운-샘플링 및/또는 수평 다운-샘플링의 임의의 크기 또는 정도는 본 개시의 범위로부터 벗어나지 않고 단독으로 또는 조합하여 이용될 수 있다.
데이터는 인코더와 이미지 센서를 연결하는 병렬 또는 직렬 디지털 인터페이스/포트를 통해 인코더에 들어갈 수 있다. 직렬 디지털 인터페이스는 유리하게는 병렬 디지털 인터페이스보다 적은 핀들을 데이터 송신을 위해 요구할 수 있다. 신호들은 단일 또는 다수의 카메라들 또는 이미지 센서들로부터 수신될 수 있다. 예를 들면, ADAS 시스템에서, 카메라들은, 각각이 상이한 방향을 향하는(그것들의 시야들은 중첩할 수 있지만), 차량의 상이한 부분들 상에서 배열될 수 있다. 이러한 경우에, 다양한 이미지 센서들에 의해 발생된 신호들은 순차적인 형태로 제공될 수 있거나, 또는 대안적으로 조합되거나 또는 삽입될 수 있다. 부가적으로, 시스템 내에서 카메라(들)/이미지 센서(들)는 정적일 수 있거나(즉, 항상 동일한 방향을 향하는), 또는 그것들은 동적이거나(사용자에 의한 기계적 또는 수동 입력에 기초하여 또는 제어 디바이스에 의해 실행된 자동 입력에 기초하여 방향을 변경하는), 또는 양쪽 모두의 조합일 수 있다. 용어들(카메라 및 이미지 센서)은 송신될 비디오 데이터의 소스로서 개시 전체에 걸쳐 상호 교환 가능하게 사용될 수 있다.
구성요소 비디오 부분들(1104a, 1104b, 및 1104c)은 각각의 데이터 버퍼링 블록들(1106a, 1106b, 및 1106c)로 제공될 수 있다. 몇몇 실시예들에서, 데이터 버퍼링 블록들(1106a, b, c)은, 예를 들면 선입선출(FIFO) 데이터 버퍼들을 포함할 수 있다. 클록 신호(1102)는 버퍼들(1106)로 제공될 수 있다. 몇몇 실시예들에서, 클록 신호(1102)는 위상-잠금 루프(PLL)(1105)를 통해 제공될 수 있으며, 이것은, 예를 들면 입력 클록 주파수를 두 배로 하거나 또는 미리 정의된 및/또는 사용자-정의된 인자(예로서, 2의 인자, 또는 다른 정수 또는 비-정수 배수)로 입력 클록 주파수를 곱하도록 구성될 수 있다.
몇몇 실시예들에서, 구성요소 비디오 부분들(1104a, b, c)은 버퍼링 이전에 각각의 저역 통과 필터들(LPF)(1108a, b, c)로 제공될 수 있다. LPF들(1108)은 구성요소 부분들/신호들의 각각에 대해 상이하게 구성될 수 있다. 예를 들면, 휘도 구성요소를 위한 LPF는 바이패스될 수 있거나 또는 그 외 전체 샘플링 레이트(즉, 데시메이션 없음)을 수용하도록 구성될 수 있는 반면, 색차(컬러 차) 구성요소들을 위한 LPF는 그것들이 휘도 신호의 단지 절반, 또는 또 다른 단편인 대역폭 및 출력 데이터 레이트를 가질 수 있도록 필터링 및 다운-심플링을 적용할 수 있다. 상이한 LPF 레이트들은 상기 설명된 바와 같이, 송신기로부터 수신기로 송신될 비디오 라인에서 상이한 구성요소 부분들의 할당 비율들을 반영할 수 있다.
게다가, 타이밍 발생 신호는 블록(1112)에서 동기화 펄스 신호(S)로부터 발생될 수 있으며, 이러한 타이밍 발생 신호는 또한 다중화기 블록(1110)으로 제공될 수 있다. 블록(1112)은 또한 상기 설명된 바와 같이, 각각의 할당된 시간 슬롯들에서 송신기로부터 수신기로 제공하기 위해 다운스트림 제어 데이터를 생성할 책임이 있을 수 있다.
데이터 버퍼들의 출력 신호들, 뿐만 아니라 제어 데이터/동기 블록(1112)으로부터의 출력 신호(제어 데이터뿐만 아니라 동기화 신호를 포함한)은 그 뒤에, 다중화된 신호 출력을 생성하기 위해, 시간-다중화(상이한 다중화 배열들이 사용될 수 있다)를 위한 적어도 하나의 다중화기(1110)로 제공될 수 있다. 따라서, 제어 데이터 및 동기화 신호는 예로서, 방법(500)을 참조하여 상기 설명된 바와 같이, 비디오 데이터 구성요소 부분 신호들과 시간-다중화될 수 있다.
제어 데이터 및 동기화 신호 조합/캡처링 블록(1120)에서, 디지털 동기화 신호 및 다운스트림 제어 데이터는 조합되며 다중화기(1110)로 제공될 수 있다. 다수의 블랭크 픽셀들이 그것들 각각의 위치들에서 부가될 수 있다. 다양한 실시예들에서, 제어 데이터는 I2C, 직렬 주변 장치 인터페이스(SPI), 범용 입력/출력(GPIO), 및 다른 인터페이스들/링크들과 같은, 다양한 소스들로부터 수집될 수 있으며, 가능하게는 송신에서 강건성을 제공하기 위해 생성되고 포함된 에러 보호/검출 코드들을 갖고, 포맷팅되며 제어 패킷들로 패킹될 수 있다. 제어 데이터는 송신기 데이터, 수신기 응답 데이터, 및/또는 그것의 조합을 포함할 수 있다. 수신기 데이터(RD)(업스트림)는 또한 블록(1120)에서 수신되며 인코더의 외부에 있는 구성요소들로 포워딩될 수 있다. 송신기 출력 데이터는 DAC 블록(1118)의 출력 시 생성될 수 있다. 송신 데이터 신호(TD)는 또한 FIFO 버퍼(1126)로 및 그 뒤에 제어 데이터 및 동기화 신호 조합 블록(1120)으로 제공될 수 있다. 다운스트림 제어 데이터/패킷들은 비디오 라인 내에서 그것들의 할당된 시간 슬롯들로 삽입될 수 있다. 시스템 레벨에서 제어 데이터의 보다 낮은 대기 시간/보다 높은 스루풋을 허용하기 위해 비디오 라인당 다수의 업스트림 및 다수의 다운스트림 제어 시간 슬롯들이 있을 수 있다.
결과적인 시간-다중화된 신호는, 송신 이전에 아날로그 포맷으로의 변환을 위해, DAC 블록(1118), 예로서 도 9에 도시된 914에서 변환기들 중 하나로서 구현된 DAC로 제공될 수 있다. 인코딩된 아날로그 신호(1124)는 최종적으로 양쪽 모두가 송신기의 DAC 블록(1118)에 의해 다운스트림으로 구동된 데이터 및 원격 수신기에 의해 업스트림으로 구동된 데이터를 포함할 수 있는, 인코더(1100) 및 조합된 링크 신호(1124)에 의해 출력되고, 업스트림 제어 데이터의 디코딩을 위해 아날로그-디지털 변환 블록(1122)을 통해 인코더로 피드백될 수 있다.
선택적으로, 몇몇 실시예들에서, 시간-다중화 신호는 이득/오프셋 조정 블록(1114)으로 제공될 수 있다. 이러한 방식으로, 이득/오프셋 조정은, 아날로그 변환 이전에, 그것의 디지털 형태에서 신호로 제공될 수 있다. 이것은 유리하게는 능동 비디오로부터 멀리(아래로) Hs-수평 동기화 펄스를 위한 룸을 남기기 위해 비디오 신호 레벨들의 디지털 변형을 제공할 수 있다. 대안적으로 또는 부가적으로, 신호 이득/오프셋 조정은 디지털-아날로그 변환 후 제공될 수 있다.
몇몇 실시예들에서, 시간-다중화 신호는 선택적으로 그것을 DAC 블록(1118) 및 임의의 이득/오프셋 블록들로 제공하기 전에 보간 블록(1116)으로 제공될 수 있다. 이것은 유리하게는 디지털-아날로그 변환 이전에 신호를 강화할 수 있으며 유리하게는 주파수가 더 높은 그것의 스펙트럼 이미지들을 이동시켜서, 바람직한 전자기 방출 스펙트럼을 야기하고 수신기에서 복구된 데이터에 대한 앨리어싱 아티팩트들의 가능성을 감소시킨다.
몇몇 실시예들에서, 비디오 신호는 148.5 메가헤르츠(MHz)의 주파수에서 출력/클로킹되고, 그에 의해 1280 Y 샘플들, 640 U 샘플들, 640 V 샘플들, 뿐만 아니라 740 동기/블랭킹/데이터/오디오 샘플들(송신기 및 수신기 사이에서 분할된)을 생성하는 시간-다중화된 Y, U, 및 V 구성요소들을 포함한 720p 프로그레시브-스캔 비디오 스트림일 수 있다. 따라서, 몇몇 실시예들에서, U 및 V 색차 구성요소들은 지각 품질의 상당한 손실 없이 다운-샘플링되고/휘도 구성요소보다 낮은 샘플링 레이트를 가질 수 있다. 이들 샘플들은 약 22.2 마이크로초(μs)의 비디오 라인 지속 기간을 가진 비디오 신호를 구성하기 위해 함께 그룹핑되고 시간-다중화될 수 있다.
몇몇 이러한 실시예들에서, FIFO들(1106)의 크기는, 예를 들면, 각각 8비트들에서 Y, U 및 V 구성요소 샘플들(필터 대기 시간, 즉 입력 및 응답 사이에서의 시간의 차이를 제외한), 및 각각 4비트들에서 다른 데이터의 740 샘플들의 상이한 조합들의 적어도 하나의 전체 라인을 수용하도록 배열될 수 있다. 각각 부가적인 비트들(예로서, 10, 12, 또는 14)이 입력 디지털 비디오 데이터가 RAW 이미지 센서 데이터이면 할당될 수 있다. 입력 비디오 신호 또는 라인은 74.25MHz 클록 주파수를 가질 수 있는 반면, 출력은 148.5MHz 클록 주파수에서 렌더링될 수 있으며, 따라서 데이터는 입력의 레이트보다 빨리 독출될 수 있다.
몇몇 실시예들에서, 1080p 프로그레시브-스캔 비디오 스트림은 297MHz 또는 4400 클록 사이클들의 레이트에서의 샘플링에 의해 길이 22.2μs의 비디오 라인들로 인코딩될 수 있으며, 이것은, 예를 들면 동기화, 블랭킹, 제어 데이터, 또는 오디오 데이터를 위해 사용될 수 있는 1920 Y 샘플들, 960 U 샘플들, 960 V 샘플들, 및 560 샘플들을 생성한다.
몇몇 실시예들에서, 디지털 입력 비디오는 인터레이싱된 디지털 비디오일 수 있다.
본 개시의 다양한 실시예들에 따른 디코딩 및 인코딩 기법들은 유리하게는 업스트림 및 다운스트림 방향들 모두에서 제어 데이터의 송신을 허용하며, 제어 데이터 공유 및/또는 교환을 통해 송신기 및 수신기 사이에서 통신을 추가로 강화한다.
수신기에서 생성된 제어 데이터가 수신되며 송신기/수신기 제어 데이터 블록을 통해 송신기로 다시 보내어질 수 있다(이후 송신기-수신기 데이터 교환 블록으로 불리운다). 이러한 데이터는 여기에서 설명된 AC-결합 링크를 통해, 아날로그 형태로 송신기에 의해 수신될 수 있으며, 송신기에 의한 프로세싱 이전에 디지털 신호로 변환되어야 할 수 있다. 임의의 관련 데이터는 (재-)송신을 위해 시간-다중화된 신호로 다시 시간-다중화될 수 있다.
다양한 실시예들에서, 제어 데이터의 송신은 데이터의 유형에 의존하여 상이한 레이트들에서 발생할 수 있다. 예를 들면, 수신기로부터의 구성 데이터, 예로서 ECU, 헤드 유닛(HU), 또는 시스템 제어기로부터 송신기(예로서, 카메라 또는 이미지 센서를 위한)로의 데이터, 뿐만 아니라 송신기 내지 수신기 사이에서의 임의의 상태/에러 데이터는, 비교적 낮은 속도로(예를 들면, 통상적인 I2C 송신 레이트) 전송될 수 있다. 몇몇 실시예들에서, 예로서, 도 8에 도시된 바와 같이 400 킬로헤르츠(kHz) I2C 링크는 쓰기 당 60μs(즉, 720p의 3개의 라인들/1080p의 4개의 라인들)를 야기할 것이다.
비디오 구성요소들과 제어 데이터를 시간-다중화하기 위해, 시간 슬롯들은 각각, 예로서 방법(500)을 참조하여 상기 설명된 바와 같이, 업스트림 및 다운스트림 방향들을 위해 할당, 예로서 미리 정의될 수 있다. 몇몇 실시예들에서, 송신기 및/또는 수신기는 동기 신호로부터 송신 시작 및 정지 큐들을 식별하고 도출하도록 구성될 수 있다.
몇몇 실시예들에서, 비디오 시스템은 주기적(적어도 한 번 비디오 링크를 수립한다) 측정 시퀀스를 통해 비행 시간 다운 케이블을 감안하고 측정하도록 구성될 수 있다. 수신기는 업스트림 제어 데이터를 송신하기 위해 그것의 지정된 시간 슬롯(들) 동안 데이터를 버퍼링하고 그것을 빠르게 전송하도록 구성될 수 있다.
예를 들면, 400 kHz I2C 송신(3×8비트들)은 전송될 60μs 또는 720p의 3개의 라인들을 취할 수 있다. 따라서, 그것은 162 나노초(ns)에서 송신할 수 있지만 응답을 위해 다음 라인까지 기다려야 하며, 응답은 적어도 다음 라인까지 지연될 수 있다. 시스템 레벨에서, 송신기는 핸드쉐이킹을 위조하고, 데이터를 전송하고, 응답을 수신하며, 전송기로 되돌려 보낼 수 있다(예로서, I2C 펄스/클록 스트레칭을 사용하여).
몇몇 실시예들에서, 제어 데이터 시간 슬롯들은, 예를 들면, 720p/1080p 비디오에 대해 2.48μs/0.94μs 폭일 수 있다.
실제로, 비디오 라인에서의 이용 가능한 시간은 송신기 및 수신기 사이에서 및 뒤로의 비행 시간에 의해 어느 정도로 감소될 수 있다. 예를 들면, 10 미터(m) 송신 케이블/와이어의 경우에, 비행 시간은 100ns, 또는 148.5MHz에서 15 클록 사이클들에 이를 수 있다. 몇몇 실시예들에서, 이러한 시간 슬롯 폭 감소 효과에 대한 보상은 비디오 시스템, 예로서 비디오 시스템(900) 내에서 제공될 수 있다. 예를 들면, 효과는, 특히 송신기 및 수신기 시간 슬롯들이 동일한 비디오 라인 상에 있는 경우, 측정되고 보상될 수 있다. 이것은 짧은 지속 기간의 비트들이 전송된다면 특히 중요할 수 있다. 몇몇 실시예들에서, 송신 케이블 아래의 비행 시간은 주기적인(링크를 수립할 때 적어도 한 번) 측정 시퀀스(들)를 통해 측정함으로써 감안될 수 있다.
비디오 시스템(900)의 몇몇 실시예들에서, 시간 슬롯을 셋업하기 위해, 송신기는 테스트 펄스 시퀀스를 송신하도록 수신기에 지시할 수 있다. 수신기는 그것의 수신된 동기 펄스에 대하여 시간 슬롯의 시작 시 테스트 펄스를 송신할 수 있다. 송신기는 그 자신의 동기 펄스에 대하여 청취하고 도착 시간을 측정할 수 있다. 송신기는 특정 또는 미리 정의된 수의 샘플들만큼 그것의 데이터를 전진시키기 위해 데이터를 수신기로 전송할 수 있다. 대안적으로, 시간 슬롯 셋업은 예를 들면, 송신기가 '토크'할 수신기를 트리거하거나 또는 대안적으로, 수신기가 '토크'할 송신기를 트리거할 수 있는 핑퐁 프로토콜을 수반할 수 있다.
도 12는 본 개시의 대표적인 실시예에 따른 디코딩 기법/디코더(1200)의 개략적인 다이어그램을 도시한다. 몇몇 실시예들에서, 디코더(1200)는 상기 설명된, 수신기(920)일 수 있다. 도 12에 도시된 바와 같이, 몇몇 실시예들에서, 인코딩된 송신기 출력 신호를 포함한, 입력 신호(1204)는 디지털 형태로의 변환을 위해 아날로그-디지털 변환기(1208)로 제공될 수 있다. 선택적으로, 입력 신호(1204)는 아날로그-디지털 변환 이전에 클램핑 요소(1206)로 제공될 수 있으며, 이것은 유리하게는, 바이어스 전압이 비디오 콘텐트에 따라 변할 수 있으므로, 특히 여기에서 설명된 바와 같이 AC-결합 송신 링크들에 적합한, 평균 화상 레벨(APL)에서의 변화들에 대응하기 위해 신호의 수직 위치를 앵커링할 수 있다. 클램핑 디바이스는 비디오 또는 동기 진폭에 관계없이, 관련 레벨들을 일정하게 유지하도록 도울 수 있다. 몇몇 실시예들에서, 클램프 디바이스(1206)는, 예를 들면 동기 팁 클램프, 또는 다이오드 클램프를 포함할 수 있다.
신호는 그 뒤에 이득/오프셋 정정 블록(1210), 뿐만 아니라 동기화 또는 '동기' 검출 블록(1212)으로 제공될 수 있다. 동기 검출 블록(1212)은 타이밍 기준 신호(1214)를 출력할 수 있으며, 이것은 그 후 이득/오프셋 블록(1210), 조합된 업스트림 제어 데이터 포맷팅/다운스트림 제어 데이터 복구 블록(1232) 및 선택적 필터(1216)를 포함하여, 수신기에서의 다른 블록들로 타이밍 신호들을 제공하기 위해 타이밍 발생 블록(1230)에 의해 사용될 수 있다.
몇몇 실시예들에서, 프로세싱된 입력 신호(1204)는 역-다중화 블록(1218)으로 포워딩될 수 있으며, 여기에서 그것은 각각의 버퍼들(1220a, b, c, d)로 제공되는 별개의 구성요소들(즉, 3개의 비디오 구성요소 부분들 및 제어 데이터 신호)로 역-다중화된다. 버퍼들은 FIFO 버퍼들을 포함할 수 있다. 버퍼 크기는, 예를 들면, 구성요소 부분 신호들의 라인마다 요구된 수의 픽셀들을 수용하기 위해 그에 따라 선택될 수 있다. 따라서, 버퍼 크기는 상이한 구성요소 부분들에 대해 상이할 수 있다. 대안적으로, 버퍼는 RAW 데이터와 같은, 다양한 신호 유형들 또는 구조들을 처리할 때 그에 따라 스케일링될 수 있다. FIFO 버퍼들은 각각 구성요소 신호들(1222a, b, c) 및 제어 데이터 신호(1222d)를 출력할 수 있다.
링크 클록 신호(1202)는 동기 검출 블록(1212) 및 타이밍 발생 블록(1230)에 의해 다운스트림 비디오 송신에 내장된 동기 펄스들로부터 복구될 수 있다. 링크 클록은 주파수 분할기 블록(1240)으로 제공될 수 있으며, 이것은 하나 이상의 픽셀 판독 클록들(1205)을 생성하기 위해 특정한 인자로, 예로서 2로 클록 주파수를 나눌 수 있다. 블록(1240)은 그것이 정수 또는 비-정수 비들에 의한 분할을 수행할 수 있게 하는 PLL 또는 주파수 합성기를 포함할 수 있다. 픽셀 판독 클록 신호(1205)는 그 뒤에 또한 복수의 버퍼들(1220a, b, c, d)로 제공될 수 있다.
조합된 업스트림 제어 데이터 포맷팅/다운스트림 제어 데이터 복구 블록(1232)은 프로세싱된 입력 신호(1204)로부터 임의의 제어 데이터(타이밍 또는 비디오 콘텐트 관련인지)를 수신하며 임의의 관련 데이터를 DAC 블록(1234)을 통해 다시 송신기로 제공할 수 있다.
도 13은 본 개시의 몇몇 실시예들에 따른 2개의 예시적인 비디오 시스템 아키텍처들을 예시한 블록도를 제공한다.
시스템 아키텍처(1300)(도 13에 도시된 상부 이미지)를 참조하면, 카메라 모듈(1301) 내에서, RAW 이미지 데이터는 이미지 센서(1303)에 의해 생성되고, ISP(1304)에 의해 YUV 비디오로 변환되며, 송신기(1305)에 의해 케이블(1308)을 통한 송신을 위해 준비될 수 있으며, 여기에서 송신기(1305)는 여기에서 설명된 송신기들 중 임의의 것(예로서, 도 9에 도시된 송신기(910))일 수 있다. ECU(1307) 내에서, 송신은 수신기(1306)에 의해 수신되며, 여기에서 수신기(1306)는 YUV 비디오 데이터로서 비디오를 디코딩하고 비디오 소비자(1307)(예로서, 도 9에 도시된 비디오 소비 디바이스(922))로 출력하는 여기에서 설명된 수신기들 중 임의의 것일 수 있다(예로서, 도 9에 도시된 수신기(920)). 명시적으로 도시되지 않지만, 예를 들면, I2C 트랜잭션들, GPIO들 및/또는 프레임 동기 기준 신호들을 운반하는 업스트림 제어 데이터는 수신기(1306)로부터 동일한 케이블(1308)을 통해 송신기(1306)로 및/또는 ISP(1304) 및/또는 이미지 센서(1303)를 지나 흐를 수 있다.
이제 대안적인 시스템 아키텍처(1310)(도 13에 도시된 하부 이미지)를 참조하면, 카메라 모듈(1311) 내에서, RAW 이미지 데이터는 이미지 센서(1313)에 의해 생성되며, 송신기(1315)에 의해 케이블(1318)을 통한 송신을 위해 준비될 수 있고, 여기에서 송신기(1315)는 여기에서 설명된 송신기들 중 임의의 것(예로서, 도 9에 도시된 송신기(910))일 수 있다. ECU(1317) 내에서, 송신은 수신기(1316)에 의해 수신되며, 여기에서 수신기(1316)는 RAW 이미지 데이터로서 비디오를 디코딩하며 그것을, YUV 비디오 데이터를 생성하며 그것을 비디오 소비자(1317)(예로서, 도 9에 도시된 비디오 소비 디바이스(922))로 출력하는, ISP(1314)로 출력하는, 여기에서 설명된 수신기들 중 임의의 것(예로서, 도 9에 도시된 수신기(920))일 수 있다. 명시적으로 도시되지 않지만, 예를 들면, I2C 트랜잭션들, GPIO들 및/또는 프레임 동기 기준 신호들을 운반하는 업스트림 제어 데이터는 수신기(1316)로부터 동일한 케이블(1318)을 통해 송신기(1315)로 및/또는 이미지 센서(1313)를 지나 흐를 수 있다. 이러한 아키텍처는 유리하게는 ISP가 공간 및 전력-제한된 카메라 모듈(1311)에서보다는 ECU(1317)에 위치될 수 있게 하며, 아키텍처는 알려진 아날로그 비디오 송신 링크들을 사용한다면 가능하지 않다.
비디오 송신의 세부사항들로 가면, 다양한 실시예들에서, 비디오 데이터는 바람직하게는 시간-다중화된 구성요소 비디오로서 송신된다. 다양한 실시예들에서, 송신은 다양한 형태들 또는 정밀도 레벨들(8-비트 또는 전체 14-비트 RAW 데이터)을 취할 수 있다.
몇몇 실시예들에서, 구성요소 부분들은 유사한 그룹들로 배열되고, 메모리로 클로킹되며 상이한 양들/기간들의 시간만큼 지연될 수 있으며, 예로서 그것들이 비디오 라인 상에서 그것들의 할당된 시간 슬롯들로 함께 다중화되기 전에 시간-압축되도록 그것들이 기록되는 보다 빠른 레이트로 독출될 수 있다.
몇몇 실시예들에서, 단일 비디오 구성요소는 송신에서 강건성을 제공하기 위해 수, 예로서 1 내지 3의 샘플들에 걸쳐 확산될 수 있다.
몇몇 실시예들에서, 제어 데이터는, 송신에서 강건성을 제공하기 위해 생성되고 부가된 에러 보호/검출 코드들과 함께, I2C, SPI GPIO, 및 다른 인터페이스들로부터 수집되고, 포맷팅되며 제어 패킷들로 패킹될 수 있다.
몇몇 실시예들에서, 다운스트림 제어 패킷들은 비디오 라인 내에서 그것들의 할당된 시간 슬롯들로 삽입될 수 있다. 몇몇 실시예들에서, 제어 데이터의 보다 낮은 대기시간/보다 높은 스루풋을 허용하기 위해 비디오 라인당 다수의 업스트림 및 다운스트림 제어 시간 슬롯들이 있을 수 있다. 몇몇 실시예들에서, 링크 라인 주파수는 입력 비디오 주파수의 배수일 수 있다. 따라서, 몇몇 실시예들에서, 라인 클록 레이트는 입력 픽셀 클록 레이트보다 크거나 또는 같을 수 있다. 링크 클록은 보다 높은 정수, 합리적인 또는 분수 배수의 입력 픽셀 클록 레이트일 수 있어서, 각각의 비디오 라인 상에서 제어 시간 슬롯들에 대해 보다 많은 공간을 가능하게 한다.
몇몇 실시예들에서, 시간 슬롯은 송신기의 밖에서, 시스템에서의 다른 디바이스들에 의해 부가될 업스트림 제어 데이터를 위해 송신기에 의해 깨끗하게 유지될 수 있다.
몇몇 실시예들에서, 여기에서 설명된 DAC들 중 임의의 것의 출력은 잡음을 감소시키거나 또는 특정한 주파수 대역들을 강화하기 위해 선택적으로 필터링될 수 있다.
몇몇 실시예들에서, 업스트림 제어 시간 슬롯 및 보호 대역 동안, 기준 시작 신호가 발견되거나 또는 검출될 수 있으며, 업스트림 데이터가 디코딩되고, 에러들에 대해 확인되며 관련 제어 인터페이스상에서 출력된다.
몇몇 실시예들에서, 송신 케이블은 전기적으로 종단될 수 있으며 송신기 및 수신기 양쪽 모두에서 AC-결합될 수 있다.
몇몇 실시예들에서, 디지털 디-엠퍼시스는 송신기 또는 인코딩 측에서 이용되고 케이블로부터의 방출들을 제어하기 위해 수신기 또는 디코딩 측에서 역 필터에 의해 보상받을 수 있다.
수직 블랭킹 및 수직 동기화 라인들을 포함한, 각각의 비디오 라인은 다운스트림 제어 채널 시간 슬롯들, 뿐만 아니라 업스트림 제어 채널 시간 슬롯들을 포함할 수 있다. 대안적으로, 다운스트림 및 업스트림 제어 채널은 각각 모든 다른 라인에 제공될 수 있다(즉, 제 1 비디오 라인은 하나 이상의 다운스트림 제어 채널 시간 슬롯들을 포함할 수 있으며, 그 다음의, 예로서 제 2, 비디오 라인은 하나 이상의 업스트림 제어 채널 시간 슬롯들을 포함할 수 있다). 다른 변형들이 또한 가능하다.
몇몇 실시예들에서, 비디오 신호는 바람직하게는 비디오 픽셀 라인 시작(라인 시작점)을 정의한 수평 동기 펄스를 포함한다. 대안적으로, 수평 동기 펄스는 라인의 끝점을 정의할 수 있다. 몇몇 실시예들에서, 비디오 신호는 바람직하게는 수직 프레임 시작점을 정의하는 수직 동기 신호를 포함한다. 수평 및 수직 동기 신호들의 조합은 합성 동기를 형성할 수 있다.
몇몇 실시예들에서, 라인당 두 개의 제어 시간 슬롯들이 제공될 수 있다. 다른 실시예들에서, 라인당 2개 이상의 제어 시간 슬롯들이 제공될 수 있다.
몇몇 실시예들에서, 오프셋 정정 코드들(OCC)은 제어 데이터 시간 슬롯(들)에 포함될 수 있다. OCC는 유리하게는, 예로서 메타데이터의 사용을 참조하여 상기 설명된 바와 같이, 비디오 클램핑의 품질을 개선하기 위해 시스템 수신기에 의해 사용될 수 있는 비디오 라인의 평균 레벨에 대한 정보를 포함할 수 있다.
몇몇 실시예들에서, 제어 시간 슬롯들의 비대칭 배열이 제공될 수 있다. 예를 들면, 몇몇 실시예들에서, 다운스트림 제어 시간 슬롯들보다 많은 업스트림 제어 시간 슬롯들이 제공될 수 있다. 몇몇 실시예들에서, 초기화는 제어 데이터의 송신을 위해 예약될 수 있고 어떤 비디오 데이터도 초기화 동안 송신되지 않으며 따라서 카메라 모듈이 짧은 시간 기간에서 링크를 통해 원격으로 구성될 수 있게 하여, 비디오 생성을 위해 카메라를 구성하기 위한 파워-온으로부터의 시간을 감소시킨다.
몇몇 실시예들에서, 수신기는 그것이 필터링되며 그 후 ADC에 의해 샘플링되기 전에, 간섭기들에 의해 케이블 상에 유도된 공통 모드 시프트들을 상쇄시키기 위해 케이블로부터 신호에 인가될 수 있는 공통 모드 추적 회로를 포함할 수 있으며, 그것의 클록 주파수 및 위상은 송신기에 의해 전송된 모든 픽셀을 위해 수신기에서 하나의 샘플이 있음을 보장하기 위해 신호 내에서 내장된 동기 펄스에 대해 잠그도록 구성될 수 있는 디지털 PLL에 의해 제어될 수 있다. 신호는 AC-결합으로 인한 아티팩트들에 대해 정정하기 위해 SAG 효과 정정(또한 SAG로 불리우는)을 포함한, 하나 이상의 디지털 프로세싱 블록들을, 및 케이블/송신 채널에서 임의의 손실들 및/또는 반사들을 보상하기 위해 디지털 균등화기를 통과할 수 있다. 보상된 신호는 그 후 그것의 컬러 구성요소들로 역-다중화될 수 있다. 내장된 제어 데이터는, 송신기에 대해 수신 확인되는 성공적으로 수신된 패킷들 및 송신기에 대해 NACK(수신 확인되지 않음)으로서 플래그되는 에러에서 수신된 패킷들을 갖고, 에러들에 대해 확인된 신호 및 에러 검출 및 보호 코드들에서 그것들의 할당된 시간 슬롯들로부터 복구될 수 있다. 업스트림 제어 데이터는 케이블을 뒷받침하여 송신기로의 송신을 위해 적절한 시간 슬롯(들)에 삽입될 수 있다.
선택 예들
여기에서 설명된 바와 같이 비디오 및 제어 링크는 UTP 케이블들 및 비차폐형 커넥터들을 통해 HD 비디오를 가능하게 하고, 기존의 케이블 및 커넥터 기반 시설을 변경하기 위한 요구 없이 표준 화질(SD)로부터 HD 카메라들로 용이한 업그레이드 경로를 가능하게 하는 혁신적인 새로운 카메라 링크 기술이다. 여기에서 설명된 비디오 및 제어 링크는 대안적인 솔루션들에 비해 감소된 시스템 비용, 상당한 중량 절감들 및 증가된 강건성을 가진 카메라 링크를 가능하게 한다. 여기에서 설명된 바와 같이 송신기 및 수신기 디바이스들의 포트폴리오는 차량에서 끊김없는 카메라 연결성을 가능하게 하며 후방 뷰 카메라들, 서라운드 뷰 카메라들, 및 전자 미러들에 대한 강력한 카메라 링크 솔루션을 제공할 때 자동차 애플리케이션들에 대해 특히 유리할 수 있다.
예 1은 유선(즉, 무선이 아닌) 아날로그 송신 링크를 통해 차량에서 비디오 신호들 및 제어 데이터를 전달하기 위한 시스템을 제공하며, 상기 시스템은 송신기, 수신기, 및 스케줄러를 포함한다. 송신기는 차량 내에서 제 1 위치에 위치되며 이미지 센서에 의해 획득된 비디오 신호를 수신하도록 구성된다. 수신기는 차량 내에서 제 2 위치에 위치되며, 여기에서 제 2 위치는 제 1 위치와 상이하다. 스케줄러는, 비디오 신호의 비디오 프레임의 적어도 하나 이상의 비디오 라인들의 각각에 대해: 유선 아날로그 송신 링크를 통해, 송신기로부터 수신기로, 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인의 복수의 기저대역(즉, 캐리어 신호 상에서 변조되지 않은) 비디오 구성요소들을 송신하기 위한 복수의 시간 슬롯들을 할당하는 것, 유선 아날로그 송신 링크를 통해(즉, 비디오 구성요소들을 송신하기 위해 사용된 동일한 링크를 통해), 송신기로부터 수신기로, 송신기 제어 데이터(즉, 또한 여기에서 "다운스트림 데이터"로서 불리우는, 송신기에 의해 전송된 데이터, 데이터는 이미지 센서에 의해 획득된 바와 같이 능동 픽셀 값들을 나타내는 비디오 구성요소들 외의 다른 것이다)를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하는 것, 및 유선 아날로그 송신 링크를 통해(즉, 비디오 구성요소들을 송신하기 위해 사용된 동일한 링크를 통해), 수신기로부터 송신기로, 수신기 제어 데이터(또한 여기에서 "업스트림" 데이터로 불리우는, 수신기에 의해 전송된 데이터)를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하는 것을 수행함으로써, 유선 아날로그 송신 링크를 통해 송신기 및 수신기 사이에서 데이터의 교환을 위한 시간 슬롯들을 할당하도록 구성된다.
예 2는 예 1에 따른 시스템을 제공하며, 상기 유선 아날로그 송신 링크는 단일의 차동-쌍 송신 링크이다.
예 3은 예 1에 따른 시스템을 제공하며, 상기 유선 아날로그 송신 링크는 단일-엔드형 와이어 송신 링크이다.
예 4는 예 1 내지 예 3 중 어느 하나에 따른 시스템을 제공하며, 상기 유선 아날로그 송신 링크는 송신기 및 수신기 사이에서의 AC-결합 아날로그 송신 링크이다.
예 5는 예 4에 따른 시스템을 제공하며, 상기 송신기 제어 데이터는 이미지 센서에 의해 획득된 바와 같이 개개의 비디오 라인의 둘 이상의 픽셀 값들에 대한 통계적 특성을 나타내는 메타데이터를 포함하고, 상기 메타데이터는 수신기로 하여금 하나 이상의 DC 오프셋 정정 기술들을 상기 송신기로부터 수신된 복수의 비디오 구성요소들에 적용할 수 있게 하도록 구성된다.
예 6은 예 5에 따른 시스템을 제공하며, 상기 통계적 특성은 둘 이상의 픽셀 값들의 평균(또는 평균값), 합, 또는 중간값이다.
예 7은 예 6에 따른 시스템을 제공하며, 상기 스케줄러는 또한 유선 아날로그 송신 링크를 통해, 상기 송신기로부터 상기 수신기로, 수신기로 하여금 상기 송신기로부터 수신된 복수의 비디오 구성요소들에 하나 이상의 SAG 보상 기술들을 적용할 수 있게 하도록 구성된 복수의 테스트 펄스들을 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성된다. 몇몇 실시예들에서, 송신기 데이터는 또한 수신기로 하여금 하나 이상의 균등화 기술들을 적용할 수 있게 하고 및/또는 수신기로 하여금 클록 위상 복구 기술들을 적용할 수 있게 하기 위해 복수의 테스트 펄스들(예 7의 펄스들과 동일하거나 또는 상이할 수 있다)를 포함할 수 있다(즉, 스케줄러는 유선 아날로그 송신 링크를 통해, 송신기로부터 수신기로 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성될 수 있다).
예 8은 예 1 내지 예 7 중 어느 하나에 따른 시스템을 제공하며, 상기 송신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들은 송신기 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 시간 슬롯들을 포함하며, 및/또는 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들은 상기 수신기 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 시간 슬롯들을 포함한다.
예 9는 예 1 내지 예 8 중 어느 하나에 따른 시스템을 제공하며, 상기 스케줄러는 또한 상기 송신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호대역 시간 슬롯들을 할당하며, 및/또는 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호대역 시간 슬롯들을 할당하도록 구성되고, 상기 송신기는 하나 이상의 보호대역 시간 슬롯들에서 및/또는 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들에서 정전압 신호를 송신하도록 구성된다.
예 10은 예 1 내지 예 9 중 어느 하나에 따른 시스템을 제공하며, 상기 복수의 구성요소들은 제 1 세트의 구성요소들 및 제 2 세트의 구성요소들 중 하나를 포함하고, 상기 제 1 세트의 구성요소들은 적어도 제 1 컬러 구성요소 및 제 2 컬러 구성요소(예로서, G 및 R 구성요소들)를 포함하며, 상기 제 2 세트의 구성요소들은 적어도 휘도 구성요소 및 컬러 구성요소(예로서, Y 및 R 구성요소들)를 포함한다. 몇몇 추가 실시예들에서, 상기 제 1 세트의 구성요소들은 또한 제 3 컬러 구성요소를 포함할 수 있으며, 따라서 상기 제 1 세트는 예로서, R, G, 및 B 구성요소들을 포함한다. 몇몇 추가 실시예들에서, 상기 제 2 세트의 구성요소들은 또한 제 2 컬러 구성요소를 포함할 수 있으며, 따라서 상기 제 2 세트는 예로서, Y, U, 및 V 구성요소들을 포함한다.
예 11은 예 1 내지 예 10 중 어느 하나에 따른 시스템을 제공하며, 상기 복수의 구성요소들을 송신하기 위해 할당된 상기 복수의 시간 슬롯들은 상기 복수의 구성요소들의 각각에 대해 단일(즉, 하나뿐인) 시간 슬롯을 포함한다.
예 12는 예 1 내지 예 11 중 어느 하나에 따른 시스템을 제공하며, 개개의 비디오 라인의 상기 복수의 구성요소들을 송신하기 위한 상기 복수의 시간 슬롯들의 조합된 지속 기간은 상기 개개의 비디오 라인이 이미지 센서로부터 송신기로 제공되는 시간과 같거나 그보다 짧다.
예 13은 예 1 내지 예 12 중 어느 하나에 따른 시스템을 제공하며, 상기 스케줄러는 입력 픽셀 클록 레이트에 독립적으로 상기 송신기 및 상기 수신기 사이에서의 데이터의 교환을 위한 송신 레이트를 선택하도록 구성된다.
예 14는 AC-결합 비디오 시스템에서 데이터를 수신하기 위한 비디오 수신기를 제공하며, 상기 비디오 수신기는 AC-결합 아날로그 송신 채널을 통해 데이터를 수신하기 위한 수단; 상기 수신된 데이터로부터, 비디오 신호 데이터를 추출하기 위한 수단으로서, 상기 비디오 신호 데이터의 각각의 라인은, 상기 수신된 데이터 내에서, 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인들의 복수의 기저대역 비디오 구성요소들을 송신하기 위해 할당된, 복수의 시간 슬롯들로부터 추출되는, 상기 비디오 신호 데이터를 추출하기 위한 수단; 상기 수신된 데이터로부터 다운스트림 제어 데이터를 추출하기 위한 수단으로서, 상기 다운스트림 제어 데이터는 상기 수신된 데이터 내에서, 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들로부터 추출되는, 상기 다운스트림 제어 데이터를 추출하기 위한 수단; 및 AC-결합 아날로그 송신 채널을 통해, 업스트림 제어 데이터를 송신하기 위한 수단으로서, 상기 업스트림 제어 데이터는 상기 업스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들에서 송신되는, 상기 업스트림 제어 데이터를 송신하기 위한 수단을 포함한다.
예 15는 예 14에 따른 비디오 수신기를 제공하며, 상기 비디오 수신기는 차량 내에서의 제 1 위치에서 제공되며, 상기 이미지 센서는 상기 차량 내에서의 제 2 위치 내에서 제공되고, 상기 제 2 위치는 상기 제 1 위치와 상이하다.
예 16은 예 14 또는 예 15에 따른 비디오 수신기를 제공하며, 상기 비디오 수신기는 송신기로부터 데이터를 수신하도록 구성되고, 추가 디바이스에 통신적으로 결합되며, 상기 추가 디바이스가 상기 송신기의 또는 상기 송신기에 통신적으로 결합된 하나 이상의 디바이스들(예로서, 이미지 센서 및/또는 ISP)의 동작 설정들을 수정하도록 돕고, 상기 송신기의 또는 상기 송신기에 통신적으로 결합된 하나 이상의 디바이스들의 상태 정보를 판독하는 것 중 하나 이상을 수행하도록 상기 업스트림 제어 데이터 및/또는 다운스트림 제어 데이터를 사용하도록 구성된다.
예 17은 예 16에 따른 비디오 수신기를 제공하며, 상기 추가 디바이스는 차량의 시스템 제어기 또는 마이크로제어기 유닛이다.
예 18은 AC-결합 비디오 시스템에서 데이터를 송신하기 위한 비디오 송신기를 제공하며, 상기 비디오 송신기는 AC-결합 아날로그 송신 채널을 통해, 비디오 신호 데이터를 송신하기 위한 수단으로서, 상기 비디오 신호 데이터의 각각의 라인은 상기 비디오 신호 데이터를 송신하기 위해 할당된 복수의 시간 슬롯에서 송신되며, 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인의 복수의 기저대역 비디오 구성요소들을 포함하는, 상기 비디오 신호 데이터를 송신하기 위한 수단; AC-결합 아날로그 송신 채널을 통해, 다운스트림 제어 데이터를 송신하기 위한 수단으로서, 상기 다운스트림 제어 데이터는 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들에서 송신되는, 상기 다운스트림 제어 데이터를 송신하기 위한 수단; 및 상기 AC-결합 아날로그 송신 채널을 통해, 업스트림 제어 데이터를 수신하기 위한 수단으로서, 상기 업스트림 제어 데이터는 상기 업스트림 제어 데이터를 상기 비디오 송신기로 송신하기 위해 할당된 하나 이상의 시간 슬롯들에 포함하는, 상기 업스트림 제어 데이터를 수신하기 위한 수단을 포함한다.
예 19는 예 18에 따른 비디오 송신기를 제공하며, 상기 비디오 송신기는 상기 이미지 센서에 통신적으로 결합되고, 상기 비디오 송신기에 의해 수신된 상기 업스트림 제어 데이터에 따라 상기 이미지 센서 디바이스의 하나 이상의 동작 설정들의 수정을 돕도록 구성된다.
예 20은 예 18 또는 예19에 따른 비디오 송신기를 제공하며, 상기 AC-결합 아날로그 송신 채널을 통해, 하나 이상의 보호대역 시간 슬롯들에서 및/또는 상기 업스트림 제어 데이터를 상기 비디오 송신기로 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들에서 정전압 신호를 송신하기 위한 수단을 추가로 포함하며, 상기 하나 이상의 보호대역 시간 슬롯들은 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후이며, 및/또는 상기 하나 이상의 보호대역 시간 슬롯들은 상기 업스트림 제어 데이터를 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후이다.
예 21은 상기 설명된 송신 시퀀스들 중 임의의 것으로 이미지 센서의 디지털 출력 신호를 인코딩하기 위한 인코딩 방법을 제공한다. 이것은 유리하게는 상기 비디오 데이터의 보다 강력한 송신을 허용할 수 있다.
예 22는 예 21에 따른 인코딩 방법을 제공하며, SAG 효과 감소 메커니즘 또는 단계를 추가로 포함한다. 이것은 유리하게는 그것이 복구되거나 또는 수신 시 적어도 대체로 정정될 수 있는 방식으로 송신을 위한 상기 비디오 데이터의 준비를 가능하게 할 수 있다.
예 23은 상기 설명된 송신 시퀀스들 중 하나로 인코딩된 아날로그 출력을 디코딩하기 위한 디코딩 방법을 제공한다. 이것은 유리하게는 상기 송신된 비디오 데이터의 적절한 디코딩을 허용할 수 있다.
예 24는 예 23에 따른 디코딩 방법을 제공하며, SAG 효과 감소 메커니즘 및/또는 방법을 추가로 포함한다. 이것은 유리하게는 추가 프로세싱 및 사용을 위해 상기 수신된 신호의 품질을 개선할 수 있다.
예 25는 상기 설명된 송신 시퀀스들 중 임의의 것으로 이미지 센서의 디지털 출력 신호를 인코딩하기 위한 인코딩 장치를 제공한다. 이것은 유리하게는 상기 송신된 비디오 데이터의 적절한 디코딩을 허용할 수 있다.
예 26은 상기 설명된 송신 시퀀스들 중 하나로 인코딩된 아날로그 출력을 디코딩하기 위한 디코딩 장치를 제공한다. 이것은 유리하게는 상기 송신된 비디오 데이터의 적절한 디코딩을 허용할 수 있다.
예 27은 상기 설명된 송신 시퀀스들 중 임의의 것으로 이미지 센서의 디지털 출력 신호를 인코딩하기 위한 송신기를 제공한다. 이것은 유리하게는 상기 송신된 비디오 데이터의 적절한 디코딩을 허용할 수 있다.
예 28은 상기 설명된 송신 시퀀스들 중 하나로 인코딩된 아날로그 출력을 디코딩하기 위한 수신기를 제공한다. 이것은 유리하게는 상기 송신된 비디오 데이터의 적절한 디코딩을 허용할 수 있다.
예 29는 하나 또는 양쪽 단부들 모두에서 저항기에 의해 또는 유효 저항에 의해 종단되는 송신 채널/링크를 제공한다. 이것은 유리하게는 송신의 품질을 강화할 수 있다.
이전 예들 중 임의의 것의 시스템, 송신기, 수신기, 및 방법 중 임의의 것은 차량에서 또는 감시 시스템에서 구현될 수 있다. 더욱이, 이전 예들 중 임의의 것의 시스템, 송신기, 수신기, 및 방법 중 임의의 것은 여기에서 설명된 바와 같이 AC-결합 링크를 통해 송신될 비디오 신호(또는, 일반적으로 비디오 및/또는 오디오 및/또는 이미지 신호들을 포함할 수 있는, 비디오/오디오/이미지 신호)를 획득하도록 구성된 이미지 센서 또는 카메라를 포함하거나, 또는 그것에 통신적으로 결합/연결될 수 있고, 여기에서 카메라는 이러한 AC-결합 링크를 통해 송신될 비디오/오디오/이미지 신호의 픽셀 값들을 생성하도록 구성된 복수의 광학 센서들(예로서, 포토다이오드들)을 포함할 수 있다.
다른 구현 관련 내용, 변형들, 및 애플리케이션들
여기에서 논의된 원리들 및 이점들은 비디오 신호들, 오디오 신호들, 및/또는 이미지들, 뿐만 아니라 양방향 제어 데이터를 통신하기 위해 HD, AC-결합 신호 및 제어 링크를 요구할 수 있는 임의의 디바이스 또는 시스템에서 사용될 수 있다. 여기에서 언급된 반드시 모든 오브젝트들 또는 이점들이 여기에서 설명된 임의의 특정한 실시예에 따라 달성될 수 있는 것은 아니라는 것이 이해될 것이다. 따라서, 예를 들면, 이 기술분야의 숙련자들은 특정한 실시예들이 여기에서 교시되거나 또는 제안될 수 있는 바와 같이 다른 오브젝트들 또는 이점들을 반드시 달성하지 않고 여기에서 교시된 바와 같이 하나의 이점 또는 이점들의 그룹을 달성하거나 또는 최적화하는 방식으로 동작하도록 구성될 수 있다는 것을 인식할 것이다.
일 예시적인 실시예에서, 도면들의 임의의 수의 전기 회로들은 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는 전자 디바이스의 내부 전자 시스템의 다양한 구성요소들을 유지하며, 추가로 다른 주변 장치들을 위한 커넥터들을 제공할 수 있는 일반 회로 보드일 수 있다. 보다 구체적으로, 보드는 시스템의 다른 구성요소들이 전기적으로 통신할 수 있는 전기적 연결들을 제공할 수 있다. 임의의 적절한 프로세서들(DSP들, 마이크로프로세서들, 지원 칩셋들 등을 포함한), 컴퓨터-판독 가능한 비-일시적 메모리 요소들 등은 특정한 구성 요구들, 프로세싱 수요들, 컴퓨터 설계들 등에 기초하여 보드에 적절히 결합될 수 있다. 외부 저장 장치, 부가적인 센서들, 오디오/비디오 디스플레이를 위한 제어기들, 및 주변 디바이스들과 같은 다른 구성요소들은 케이블들을 통해, 플러그-인 카드들로서 보드에 부착되거나, 또는 보드 자체에 통합될 수 있다. 다양한 실시예들에서, 여기에서 설명된 기능들은 이들 기능들을 지원하는 구조에 배열된 하나 이상의 구성 가능한(예로서, 프로그램 가능한) 요소들 내에서 구동하는 소프트웨어 또는 펌웨어로서 에뮬레이션 형태로 구현될 수 있다. 에뮬레이션을 제공하는 소프트웨어 또는 펌웨어는 프로세서가 이들 기능들을 실행하도록 허용하기 위해 지시들을 포함한 비-일시적 컴퓨터-판독 가능한 저장 매체상에서 제공될 수 있다.
또 다른 예시적인 실시예에서, 도면들의 전기 회로들은 독립형 모듈들(예로서, 특정 애플리케이션 또는 기능을 수행하도록 구성된 연관된 구성요소들 및 회로르 가진 디바이스)로서 구현되거나 또는 전자 디바이스들의 애플리케이션 특정 하드웨어로 플러그-인 모듈들로서 구현될 수 있다. 본 개시의 특정한 실시예들은 부분적으로, 또는 전체로서 시스템 온 칩(SOC) 패키지에 쉽게 포함될 수 있다는 것을 주의하자. SOC는 컴퓨터 또는 다른 전자 시스템의 구성요소들을 단일 칩으로 통합하는 IC를 나타낸다. 그것은 디지털, 아날로그, 믹싱-신호, 및 종종 라디오 주파수 기능들을 포함할 수 있다: 그 모두는 단일 칩 기판상에 제공될 수 있다. 다른 실시예들은 단일 전자 패키지 내에 위치되고 전자 패키지를 통해 서로 가깝게 상호 작용하도록 구성된 복수의 별개의 IC들을 가진, 다중-칩-모듈(MCM)을 포함할 수 있다. 다양한 다른 실시예들에서, 디지털 필터들은 애플리케이션 특정 집적 회로들(ASIC들), FPGA들, 및 다른 반도체 칩들에서의 하나 이상의 실리콘 코어들에 구현될 수 있다.
여기에서 개괄된 규격들, 치수들, 및 관계들 모두(예로서, 프로세서들의 수, 논리 연산들 등)는 단지 예 및 교시의 목적들을 위해서만 제공되었다는 것을 주의하는 것이 또한 절대적으로 필요하다. 이러한 정보는 본 개시의 사상, 또는 첨부된 청구항들의 범위로부터 벗어나지 않고 상당히 변경될 수 있다. 명세서들은 단지 하나의 비-제한적인 예에 적용하며, 따라서 그것들은 이와 같이 해석되어야 한다. 앞서 말한 설명에서, 예시적인 실시예들은 구성요소들의 특정한 배열을 참조하여 설명되었다. 다양한 수정들 및 변화들이 첨부된 청구항들의 범위로부터 벗어나지 않고 이러한 실시예들에 대해 이루어질 수 있다. 설명 및 도면들은, 따라서 제한적인 의미보다는 예시적으로 간주될 것이다.
여기에 제공된 다수의 예들을 갖고, 상호 작용은 2, 3, 4, 또는 그 이상의 전기적 구성요소들에 대하여 설명될 수 있다는 것을 주의하자. 그러나, 이것은 단지 명료함 및 예의 목적들을 위해 행해졌다. 시스템은 임의의 적절한 방식으로 분배되거나 또는 통합될 수 있다는 것이 이해되어야 한다. 유사한 설계 대안들을 따르면, 도면들의 예시된 구성요소들, 모듈들, 및 요소들 중 임의의 것은 다양한 가능한 구성들에서 조합될 수 있으며, 그 모두는 명확히 본 개시의 광범위한 범위 내에 있다. 특정한 경우들에서, 단지 제한된 수의 전기 요소들만을 참조함으로써 주어진 세트의 흐름들의 기능들 중 하나 이상을 설명하는 것이 더 용이해질 수 있다. 도면들 및 그것의 교시들의 전기 회로들은 쉽게 확장 가능하며 다수의 구성요소들, 뿐만 아니라 보다 복잡한/정교한 배열들 및 구성들을 수용할 수 있다는 것이 이해되어야 한다. 따라서, 제공된 예들은 범위를 제한하거나 또는 무수한 다른 아키텍처들에 잠재적으로 적용되는 바와 같이 전기 회로들의 광범위한 교시들을 금하지 않아야 한다.
본 개시에서 "일 실시예", "예시적인 실시예", "실시예", "또 다른 실시예", "몇몇 실시예들", "다양한 실시예들", "다른 실시예들", "대안적인 실시예" 등에 포함된 다양한 특징들(예로서, 요소들, 구조들, 모듈들, 구성요소들, 단계들, 동작들, 특성들 등)에 대한 참조들은 임의의 이러한 특징들인 본 개시의 하나 이상의 실시예들에 포함되지만, 동일한 실시예들에 조합될 수 있거나 또는 반드시 조합되는 것은 아닐 수 있음을 의미하도록 의도된다.
HD, AC-결합 비디오/오디오/이미지 및 제어 링크에 관련된 기능들, 예로서 도 5에 도시된 하나 이상의 프로세스들에서 요약된 것들은 도면들에 예시된 시스템들, 예로서 도 9 및 도 10에 도시된 시스템들에 의해, 또는 그것 내에서 실행될 수 있는 가능한 기능들 중 일부만을 예시한다는 것을 주의하는 것이 또한 중요하다. 이들 동작들 중 일부는 적절한 경우 삭제되거나 또는 제거될 수 있거나, 또는 이들 동작들은 본 개시의 범위로부터 벗어나지 않고 상당히 수정되거나 또는 변경될 수 있다. 또한, 이들 동작들의 타이밍은 상당히 변경될 수 있다. 예로서, 도 5에 도시된 바와 같이, 앞서 말한 동작 흐름들은 예시 및 논의의 목적들을 위해 제공되었다. 임의의 적절한 배열들, 연대순들, 구성들, 및 타이밍 메커니즘들이 본 개시의 교시들로부터 벗어나지 않고 제공될 수 있다는 점에서 상당한 유연성이 여기에서 설명된 실시예들에 의해 제공된다.
다수의 다른 변화들, 대체들, 변형들, 변경들, 및 수정들인 이 기술분야의 숙련자들에게 확인될 수 있으며 본 개시는 첨부된 청구항들의 범위 내에 있는 것으로 모든 이러한 변화들, 대체들, 변형들, 변경들, 및 수정들을 포함한다는 것이 의도된다. 상기 설명된 장치, 디바이스, 또는 시스템 중 임의의 것의 모든 선택적 특징들은 또한 상기 장치 디바이스, 또는 시스템을 사용하거나 또는 동작시키는 방법 또는 프로세스들에 대하여 구현될 수 있으며, 여기에서 설명된 장치, 디바이스, 또는 시스템 중 임의의 것을 위해 제공된 예들에서의 세부사항들은 대응하는 방법들 또는 프로세스들에서 어디든 사용될 수 있으며, 그 역 또한 마찬가지라는 것을 주의하자.
Claims (20)
- 유선 아날로그 송신 링크를 통해 차량에서 비디오 신호들 및 제어 데이터를 통신하기 위한 시스템에 있어서,
차량 내에서 제 1 위치에 위치되며 이미지 센서에 의해 획득된 비디오 신호를 수신하도록 구성된, 송신기;
상기 차량 내에서 제 2 위치에 위치된 수신기로서, 상기 제 2 위치는 상기 제 1 위치와 상이한, 상기 수신기;
스케줄러로서, 상기 비디오 신호의 비디오 프레임의 적어도 하나 이상의 비디오 라인들의 각각에 대해:
상기 유선 아날로그 송신 링크를 통해, 상기 송신기로부터 상기 수신기로, 개개의 비디오 라인의 복수의 기저대역 비디오 구성요소들을 송신하기 위한 복수의 시간 슬롯들을 할당하는 것,
상기 유선 아날로그 송신 링크를 통해, 상기 송신기로부터 상기 수신기로, 송신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하는 것, 및
상기 유선 아날로그 송신 링크를 통해, 상기 수신기로부터 상기 송신기로, 수신기 제어 데이터를 송신하기 위한 하나 이상의 시간 슬롯들을 할당하는 것을 수행함으로써, 상기 유선 아날로그 송신 링크를 통해 상기 송신기 및 상기 수신기 사이에서 데이터의 교환을 위한 시간 슬롯들을 할당하도록 구성된, 상기 스케줄러를 포함하는, 시스템. - 청구항 1에 있어서,
상기 유선 아날로그 송신 링크는 차동-쌍 송신 링크인, 시스템. - 청구항 1에 있어서,
상기 유선 아날로그 송신 링크는 단일-엔드형 와이어 송신 링크인, 시스템. - 청구항 1에 있어서,
상기 유선 아날로그 송신 링크는 상기 송신기 및 상기 수신기 사이에서의 AC-결합 아날로그 송신 링크인, 시스템. - 청구항 4에 있어서,
상기 송신기 제어 데이터는 상기 이미지 센서에 의해 획득된 바와 같이 상기 개개의 비디오 라인의 둘 이상의 픽셀 값들에 대한 통계적 특성을 나타내는 메타데이터를 포함하며, 상기 메타데이터는 상기 수신기로 하여금 하나 이상의 DC 오프셋 정정 기술들을 상기 송신기로부터 수신된 상기 복수의 비디오 구성요소들에 적용할 수 있게 하도록 구성되는, 시스템. - 청구항 5에 있어서,
상기 통계적 특성은 상기 둘 이상의 픽셀 값들의 평균, 합, 또는 중간값인, 시스템. - 청구항 6에 있어서,
상기 스케줄러는 또한 상기 유선 아날로그 송신 링크를 통해, 상기 송신기로부터 상기 수신기로, 상기 수신기로 하여금 하나 이상의 SAG 보상 기술들을 상기 송신기로부터 수신된 상기 복수의 비디오 구성요소들에 적용할 수 있게 하도록 구성된 복수의 테스트 펄스들을 송신하기 위한 하나 이상의 시간 슬롯들을 할당하도록 구성되는, 시스템. - 청구항 1에 있어서,
상기 송신기 제어 데이터를 송신하기 위한 상기 하나 이상의 시간 슬롯들은 상기 송신기 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 시간 슬롯들을 포함하고, 및/또는
상기 수신기 제어 데이터를 송신하기 위한 상기 하나 이상의 시간 슬롯들은 상기 수신기 제어 데이터를 송신하기 위한 것이 아닌 하나 이상의 시간 슬롯들에 의해 서로 분리되는 적어도 두 개의 시간 슬롯들을 포함하는, 시스템. - 청구항 1에 있어서,
상기 스케줄러는 또한:
상기 송신기 제어 데이터를 송신하기 위한 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호대역 시간 슬롯들을 할당하고, 및/또는
상기 수신기 제어 데이터를 송신하기 위한 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후 하나 이상의 보호대역 시간 슬롯들을 할당하도록 구성되며,
상기 송신기는 상기 하나 이상의 보호대역 시간 슬롯들에서 및/또는 상기 수신기 제어 데이터를 송신하기 위한 상기 하나 이상의 시간 슬롯들에서 정전압 신호를 송신하도록 구성되는, 시스템. - 청구항 1에 있어서,
상기 복수의 구성요소들은 제 1 세트의 구성요소들 및 제 2 세트의 구성요소들 중 하나를 포함하고,
상기 제 1 세트의 구성요소들은 제 1 컬러 구성요소 및 제 2 컬러 구성요소를 포함하며,
상기 제 2 세트의 구성요소들은 적어도 휘도 구성요소 및 컬러 구성요소를 포함하는, 시스템. - 청구항 1에 있어서,
상기 복수의 구성요소들을 송신하기 위해 할당된 상기 복수의 시간 슬롯들은 상기 복수의 구성요소들의 각각에 대한 단일 시간 슬롯을 포함하는, 시스템. - 청구항 1에 있어서,
상기 개개의 비디오 라인의 상기 복수의 구성요소들을 송신하기 위한 상기 복수의 시간 슬롯들의 조합된 지속 기간은 상기 개개의 비디오 라인이 상기 이미지 센서로부터 상기 송신기로 제공되는 시간과 같거나 그보다 짧은, 시스템. - 청구항 1에 있어서,
상기 스케줄러는 상기 송신기 및 상기 수신기 사이에서 데이터의 교환을 위한 송신 레이트를 선택하도록 구성되는, 시스템. - AC-결합 비디오 시스템에서 데이터를 수신하기 위한 비디오 수신기에 있어서,
AC-결합 아날로그 송신 채널을 통해 데이터를 수신하기 위한 수단;
상기 수신된 데이터로부터, 비디오 신호 데이터를 추출하기 위한 수단으로서, 상기 비디오 신호 데이터의 각각의 라인은, 상기 수신된 데이터 내에서, 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인의 복수의 기저대역 비디오 구성요소들을 송신하기 위해 할당된 복수의 시간 슬롯들로부터 추출되는, 상기 비디오 신호 데이터를 추출하기 위한 수단;
상기 수신된 데이터로부터, 다운스트림 제어 데이터를 추출하기 위한 수단으로서, 상기 다운스트림 제어 데이터는 상기 수신된 데이터 내에서, 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들로부터 추출되는, 상기 다운스트림 제어 데이터를 추출하기 위한 수단; 및
상기 AC-결합 아날로그 송신 채널을 통해, 업스트림 제어 데이터를 송신하기 위한 수단으로서, 상기 업스트림 제어 데이터는 상기 업스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들에서 송신되는, 상기 업스트림 제어 데이터를 송신하기 위한 수단을 포함하는, 비디오 수신기. - 청구항 14에 있어서,
상기 비디오 수신기는 상기 차량 내에서 제 1 위치에 제공되며, 상기 이미지 센서는 상기 차량 내에서 제 2 위치 내에 제공되고, 상기 제 2 위치는 상기 제 1 위치와 상이한, 비디오 수신기. - 청구항 14에 있어서,
상기 비디오 수신기는 송신기로부터 상기 데이터를 수신하도록 구성되고, 추가 디바이스에 통신적으로 결합되며,
상기 추가 디바이스가 상기 송신기의 또는 상기 송신기에 통신적으로 결합된 하나 이상의 디바이스들의 동작 설정들을 수정하도록 돕고,
상기 송신기의 또는 상기 송신기에 통신적으로 결합된 상기 하나 이상의 디바이스들의 상태 정보를 판독하는 것 중 하나 이상을 수행하도록 상기 업스트림 제어 데이터 및/또는 다운스트림 제어 데이터를 사용하기 위해 구성되는, 비디오 수신기. - 청구항 16에 있어서,
상기 추가 디바이스는 차량의 시스템 제어기 또는 마이크로제어기 유닛인, 비디오 수신기. - AC-결합 비디오 시스템에서 데이터를 송신하기 위한 비디오 송신기에 있어서,
AC-결합 아날로그 송신 채널을 통해, 비디오 신호 데이터를 송신하기 위한 수단으로서, 상기 비디오 신호 데이터의 각각의 라인은 상기 비디오 신호 데이터를 송신하기 위해 할당된 복수의 시간 슬롯들에서 송신되며, 이미지 센서에 의해 획득된 비디오 신호의 비디오 프레임의 개개의 비디오 라인의 복수의 기저대역 비디오 구성요소들을 포함하는, 상기 비디오 신호 데이터를 송신하기 위한 수단;
상기 AC-결합 아날로그 송신 채널을 통해, 다운스트림 제어 데이터를 송신하기 위한 수단으로서, 상기 다운스트림 제어 데이터는 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 하나 이상의 시간 슬롯들에서 송신되는, 상기 다운스트림 제어 데이터를 송신하기 위한 수단; 및
상기 AC-결합 아날로그 송신 채널을 통해, 업스트림 제어 데이터를 수신하기 위한 수단으로서, 상기 업스트림 제어 데이터는 상기 업스트림 제어 데이터를 상기 비디오 송신기로 송신하기 위해 할당된 하나 이상의 시간 슬롯들에 포함되는, 상기 업스트림 제어 데이터를 수신하기 위한 수단을 포함하는, 비디오 송신기. - 청구항 18에 있어서,
상기 비디오 송신기는 상기 이미지 센서에 통신적으로 결합되며, 상기 비디오 송신기에 의해 수신된 상기 업스트림 제어 데이터에 따라 상기 이미지 센서 디바이스의 하나 이상의 동작 설정들의 수정을 돕도록 구성되는, 비디오 송신기. - 청구항 18에 있어서,
상기 AC-결합 아날로그 송신 채널을 통해, 하나 이상의 보호대역 시간 슬롯들에서 및/또는 상기 업스트림 제어 데이터를 상기 비디오 송신기로 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들에서 정전압 신호를 송신하기 위한 수단을 더 포함하며,
상기 하나 이상의 보호대역 시간 슬롯들은 상기 다운스트림 제어 데이터를 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후이고, 및/또는
상기 하나 이상의 보호대역 시간 슬롯들은 상기 업스트림 제어 데이터를 송신하기 위해 할당된 상기 하나 이상의 시간 슬롯들 직전 및/또는 직후인, 비디오 송신기.
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