JP2004101683A

JP2004101683A - 画像処理方法、および画像処理装置

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Publication number: JP2004101683A
Application number: JP2002261089A
Authority: JP
Inventors: Shinichi Aokura; 青倉　伸一; Yasuhiro Nishida; 西田　康博; Tetsuji Toko; 都甲　哲児
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2004-04-02
Anticipated expiration: 2022-09-06
Also published as: JP3796206B2

Abstract

【課題】多ビットの画像データを、ジッタを生じることなく画像表示手段に転送できる画像処理装置を提供すること。
【解決手段】メモリ書込み制御部２０４は、第２レシーバから受取った下位ビットデータＤａｔａ２の制御信号Ｃｌｏｃｋ２，ＤＥ２に基いて、メモリ２０３に下位ビットデータＤａｔａ２を書き込む。メモリ読出し制御部２０２は、第１レシーバから受取った制御信号Ｃｌｏｃｋ１，ＤＥ１に基いて、メモリ２０３に記憶されている下位ビットデータＤａｔａ２を読み出す。第１レシーバからの上位ビットデータＤａｔａ１は、フリップフロップ部２０１によって所定時間だけ遅延される。この遅延された上位ビットデータＤａｔａ１と、下位ビットデータＤａｔａ２とが、後段のフリップフロップ２０５で同期されて合成されて、ジッタが除去された状態で画像表示手段に転送される。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、画像処理装置に関する。
【０００２】
【従来の技術】
従来、例えば８ビット以上の画像データを伝送・表示する画像処理装置としては、１６ビットの白黒映像信号を伝送・表示するものがある（特許文献１参照）。この画像処理装置は、１６ビットの白黒映像信号を、上位と下位の８ビットづつの映像信号に分け、８ビットの上位信号をアナログＲＧＢ（赤、緑、青）出力コネクタのＲ（赤）信号用端子に送出すると共に、８ビットの下位信号をアナログＲＧＢ出力コネクタのＧ（緑）信号用端子に送出している。上記アナログＲＧＢ出力コネクタに一端が接続されたＲＧＢケーブルの他端は、アダプタに接続している。このアダプタは、上記ＲＧＢケーブルのＲ信号用ラインを介して受け取った上位信号と、上記ＲＧＢケーブルのＧ信号用ラインを介して受け取った下位信号とを合成して１６ビットの白黒映像信号を生成し、この１６ビットの白黒映像信号を表示装置に送出して、この表示装置が白黒映像を表示している。
【０００３】
しかしながら、上記従来の画像処理装置は、ＲＧＢケーブルが有する３つの信号用ラインのうちの２つの信号用ラインを介して１６ビットの白黒映像信号を伝送するので、カラーの画像データを扱うことができない。
【０００４】
そこで、ＤＶＩ（デジタル・ビジュアル・インターフェース）１．０のような８ビットのカラー画像データの伝送規格に準拠して、８ビット以上の画像データを表示する画像処理装置が提案されている。すなわち、１６ビットのカラー映像データを８ビットの上位ビットデータと８ビットの下位ビットデータに分割し、この上位ビットデータと下位ビットデータを、２つのトランスミッタによって２本のＤＶＩケーブルに別個に送出する。この２本のＤＶＩケーブルにより伝送された上位ビットデータと下位ビットデータを、上記２本のＤＶＩケーブルに夫々接続された２つのレシーバによって別個に受信し、合成して、画像表示手段に転送する。ＤＶＩ規格では、上記レシーバにＰＬＬ（位相同期ループ）等の保証回路を備え、この保証回路によって、受信したデータと制御信号の関係を保証するようにしている。
【０００５】
【特許文献１】
特開２０００−１１２４５７号公報（第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記２つのレシーバに夫々設けられている保証回路は、互いに同期されていないので、上記２つのレシーバで夫々エンコードされて得られた上位ビットデータと下位ビットデータとの関係は保証されていない。したがって、上記上位ビットデータと下位ビットデータに遅延時間が生じてジッタが生じるという問題がある。このジッタは、上記トランスミッタのデバイスディレーや、上記レシーバのデバイスディレーや、ケーブル長ロスおよびケーブルのインピーダンスなどによる伝送系のロスや、ＥＭＩ（電磁干渉）対策によるロス等に起因している。このようなジッタを含んだ状態で、上記上位ビットデータと下位ビットデータを合成して画像表示手段に転送すると、この画像表示手段で表示される画像にノイズや歪みなどが生じてしまうという問題がある。
【０００７】
そこで、本発明の目的は、複数のビットデータに分割された状態で受信した多ビットの画像データを、ジッタを生じることなく画像表示手段に転送できる画像処理装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の画像処理装置は、Ｍ（Ｍは２以上の自然数）ビットの画像データにおけるビット配列を複数のグループに分割して成る分割データを、複数の伝送路を介して別個に受信する複数の受信手段を備える。そして、上記受信手段によって受信された分割データを記憶する第１分割データメモリと、上記各受信手段のうちの少なくとも一つによって受信された第１分割データを、この第１分割データの制御信号に従って上記第１分割データメモリに書き込む第１分割データ書込み手段とを備える。さらに、上記第１分割データメモリに書き込まれない第２分割データを、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、上記第１，第２分割データを上記第２分割データの制御信号に従って取り込んで上記Ｎビットの画像データに合成し、画像表示手段に転送する画像データ転送手段を備える。
【０００９】
本発明の画像処理装置によれば、上記複数の受信手段によって、上記複数の分割データが、複数の伝送路を介して別個に受信される。そして、上記各受信手段のうちの少なくとも一つによって受信された第１分割データが、この第１分割データの制御信号に従って上記第１分割データ書込み手段によって上記第１分割データメモリに書き込まれる。上記第１分割データメモリに書き込まれる第１分割データと、上記第１分割データメモリに書き込まれない第２分割データとの間には、例えば伝送路や受信手段などに起因する時間の遅延が生じている。ここで、上記画像データ転送手段によって、上記第２分割データが、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、上記第１，第２分割データが上記第２分割データの制御信号に従って取り込まれて、上記Ｎビットの画像データに合成される。これによって、上記第１分割データと第２分割データの間の遅延時間が無くなるので、上記第１および第２分割データに含まれる例えばジッタが除去される。このジッタが除去されて合成されたＮビットの画像データが、画像表示手段に転送され、この画像表示手段に、従来のようなジッタに起因するノイズや歪みの無い画像が表示される。すなわち、伝送路の伝送ビット数よりも大きいビット数の画像データ（以下、多ビット画像データという）を複数の伝送路を介して伝送しても、このデータ伝送時に生じるジッタ等を効果的に除去して、ノイズや歪みの無い画像を画像表示手段に表示できる。
【００１０】
ここで、上記遅延時間とは、上記第１分割データと第２分割データとの間の時間に関するずれをいい、例えば、ジッタやスキューなどの時間に関するデータの不整合などをも意味する。
【００１１】
また、上記第２分割データを上記第１分割データに対して遅延させる遅延時間は、制御信号１個分に相当する時間よりも短い時間であるので、上記第１分割データを記憶する上記第１分割データメモリは、制御信号１個分の第１分割データを記憶可能な容量を有していればよい。したがって、比較的小さい容量のメモリを用いて、安価に画像処理装置が構成できる。
【００１２】
１実施形態の画像処理装置は、上記画像データ転送手段は、上記第２分割データを記憶する第２分割データメモリと、上記第２分割データを、この第２分割データの制御信号に従って上記第２分割データメモリに書き込む第２分割データ書込み手段とを備える。上記第２分割データは、この第２分割データの制御信号に従って上記第２分割データメモリに書き込まれるので、この第２分割データと、上記第１分割データメモリに書き込まれる上記第１分割データとの間に、時間の遅延が生じている。ここで、上記第２分割データの制御信号を、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、この遅延された第２分割データの制御信号に従って、上記第１，第２分割データが取り込まれる。したがって、上記第１分割データと第２分割データの間の時間の遅延が無くなる。その結果、上記第１分割データと第２分割データは、ジッタ等が除去されて合成されて、画像表示手段に転送される。
【００１３】
１実施形態の画像処理装置は、上記画像データ転送手段は、上記第２分割データを上記遅延時間だけ遅延させる遅延手段を備える。この遅延手段によって、上記第２分割データが、この第２分割データに対する上記第１分割データの遅延時間だけ効果的に遅延される。
【００１４】
また、１実施形態の画像処理装置は、上記遅延手段は、直列に接続された複数のフリップフロップであり、上記第１分割データメモリは、先入れ先出しメモリである。
【００１５】
本実施形態によれば、上記直列に接続するフリップフロップの数を変えることによって、上記第１分割データと上記第２分割データとの間の遅延時間に対応して、上記第２分割データを遅延させる時間を容易に変更して設定できる。また、先入れ先出しメモリを用いることによって、画像データ転送手段が簡易に形成できる。
【００１６】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００１７】
図１は、本発明の実施形態の画像処理装置と、この画像処理装置に接続された２つの伝送路と、この２つの伝送路に画像データを別個に送出する２つのトランスミッタとを示したブロック図である。上記伝送路はＤＶＩ規格に準拠すると共に、上記トランスミッタはＤＶＩ規格に準拠して、ＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ　Ｍｉｎｉｍｉｚｅｄ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）方式の信号処理を実行する。
【００１８】
上記２つの伝送路を介して画像処理装置に伝送される画像データは、１０ビットのカラー画像データである。この画像データは、８ビットの上位ビットデータＤａｔａ１と、２ビットの下位ビットデータＤａｔａ２とに分割されている。上記上位ビットデータＤａｔａ１は第２分割データに相当し、上記下位ビットデータＤａｔａ２は第１分割データに相当する。
【００１９】
まず、上記上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２は、制御信号としてのクロック信号Ｃｌｏｃｋおよびデータイネーブル信号ＤＥに従って、第１トランスミッタ１０１と第２トランスミッタ１０２に夫々受け取られる。この第１および第２トランスミッタ１０１，１０２は、上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２を差動信号に夫々変換する。この差動信号に変換された上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２は、上記クロック信号Ｃｌｏｃｋおよびデータイネーブル信号ＤＥと共に、複数の伝送路としての第１および第２伝送ケーブル１０３，１０４に送出される。この第１および第２伝送ケーブル１０３，１０４は、いずれもデータ伝送ビット数が８ビットである。この第１および第２伝送ケーブル１０３，１０４から、複数の受信手段としての第１および第２レシーバ１０５，１０６によって、上記差動信号に変換された上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２が夫々受信される。この第１および第２レシーバ１０５，１０６では、上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２の差動信号が、ＴＭＤＳ方式によってシングルエンド信号に夫々戻される。この第１レシーバ１０５と第２レシーバ１０６とで夫々受信された上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２との間には、上記トランスミッタ１０１，１０２や、伝送ケーブル１０３，１０４や、レシーバ１０５，１０６などに起因するジッタが含まれている。
【００２０】
上記ジッタを含んだ上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２は、本実施形態の画像処理装置が備えるデータ調整装置１０７に受け取られる。このデータ調整装置１０７によって、上記ジッタを除去する。
【００２１】
図２は、上記データ調整装置１０７を示すブロック図である。このデータ調整装置１０７は、第１分割データメモリとしてのメモリ２０３と、遅延手段としてのフリップフロップ部２０１とを備える。
【００２２】
このデータ調整装置１０７は、第１分割データ書込み手段としてのメモリ書込み制御部２０４を備え、このメモリ書込み制御部２０４は、上記第２レシーバ１０６から送出された下位ビットデータＤａｔａ２の制御信号Ｃｌｏｃｋ２，ＤＥ２を基準にして、書込み制御信号を生成する。この書込み制御信号を、第１分割データメモリとしてのメモリ２０３に送出して、このメモリ２０３に上記下位ビットデータＤａｔａ２を書き込む。このメモリ２０３は、ＦＩＦＯ（先入れ先出し）メモリによって構成されている。
【００２３】
また、このデータ調整装置１０７は、上記第１レシーバ１０５から上位ビットデータＤａｔａ１と共に送出された制御信号Ｃｌｏｃｋ１，ＤＥ１を基準にして、読出し制御信号を生成するメモリ読出し制御部２０２を備える。このメモリ読出し制御部２０２は、上記読出し制御信号を上記メモリ２０３に送出して、このメモリ２０３に記憶されている下位ビットデータＤａｔａ２を読み出す。この読み出された下位ビットデータＤａｔａ２は、後段のフリップフロップ２０５に送出される。
【００２４】
一方、上記第１レシーバ１０５から送出された上位ビットデータＤａｔａ１は、遅延手段としてのフリップフロップ部２０１に入力され、このフリップフロップ部２０１によって、上位ビットデータＤａｔａ１に対する下位ビットデータＤａｔａ２の遅延時間に対応する時間だけ遅延される。上記フリップフロップ部２０１は、上記遅延時間に対応してｎ（ｎは１以上の自然数）個のフリップフロップを直列に接続して構成している。このフリップフロップ部２０１で遅延された上位ビットデータＤａｔａ１は、下位ビットデータＤａｔａ２と同様に、後段のフリップフロップ２０５に送出される。
【００２５】
以上のように、下位ビットデータＤａｔａ２がメモリ２０３に記憶される一方、上記上位ビットデータＤａｔａ１が遅延され、この上位ビットデータＤａｔａ１の制御信号Ｃｌｏｃｋ１，ＤＥ１に基いた読出し制御信号に従って、上記メモリ２０３から下位ビットデータＤａｔａ２が読み出されることによって、上位ビットデータＤａｔａ１に対する下位ビットデータＤａｔａ２の遅延時間が解消される。その結果、上記フリップフロップ２０５に送出された上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２との間のジッタが除去される。
【００２６】
そして、上記フリップフロップ２０５によって、上記上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２が同期されて合成されて、図示しない画像表示手段に送出される。以上のように、上記フリップフロップ部２０１、メモリ読出し制御部２０２およびフリップフロップ２０５が、画像データ転送手段として機能する。
【００２７】
上記画像表示手段に転送された上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２は、ジッタが除去された状態で、１０ビットの画像データとして処理される。その結果、上記画像表示手段は、ノイズや歪みなどのない良好な画質の画像を表示できる。
【００２８】
また、上記上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２との間に生じる遅延時間は、制御信号としてのクロック信号の１クロックに相当する時間よりも短い。したがって、上記メモリ２０３の容量は、上記１クロックに含まれる２ビット×３ワードのデータを記憶できる容量を有していればよい。その結果、容量が小さくて安価なメモリを用いて、ジッタを除去できる画像処理装置が安価に構成できる。
【００２９】
図３は、本実施形態の画像処理装置のデータ調整装置１０７の各部におけるデータのタイミング図である。すなわち、図３において、Ａは、第１レシーバ１０５から送出されるクロック信号Ｃｌｏｃｋ１を示し、Ｂは、上記第１レシーバ１０５から送出されるデータイネーブル信号ＤＥ１を示す。Ｃは、上記第１レシーバ１０５から送出される上位ビットデータＤａｔａ１を示す。また、Ｄは、第２レシーバ１０６から送出されるクロック信号Ｃｌｏｃｋ２を示し、Ｅは、上記第２レシーバ１０６から送出されるデータイネーブル信号ＤＥ２を示す。Ｆは、上記第２レシーバ１０６から送出される下位ビットデータＤａｔａ２を示す。そして、Ｇは、メモリ２０３に書き込まれる下位ビットデータＤａｔａ２を示し、Ｈは、上記メモリ２０３から読み出される下位ビットデータＤａｔａ２を示す。Ｉは、メモリ読出し制御部２０２から送出される読出し制御信号としてのクロック信号Ｃｌｏｃｋを示し、Ｊは、上記メモリ読出し制御部２０２から送出される読出し制御信号としてのデータイネーブル信号ＤＥを示す。また、Ｋは、フリップフロップ２０５から送出される上位ビットデータＤａｔａ１を示し、Ｌは、上記フリップフロップ２０５から送出される下位ビットデータＤａｔａ２を示す。
【００３０】
図３から分かるように、下位ビットデータＤａｔａ２の制御信号（Ｅに示すデータイネーブル信号ＤＥ２）に従って、この下位ビットデータＤａｔａ２がＧで示すタイミングでメモリ２０３に書き込まれる。一方、上位ビットデータＤａｔａ１の制御信号（Ｂに示すデータイネーブル信号ＤＥ１）に基いた読出し制御信号（Ｊに示すデータイネーブル信号ＤＥ）に従って、上記下位ビットデータＤａｔａ２がメモリ２０３からＨで示すタイミングで読み出される。これと共に、上位ビットデータＤａｔａ１が所定時間だけ遅延される。その結果、ＫとＬに示すように、フリップフロップ２０５から、上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２が、ジッタが除去されて、画像表示手段に出力される。
【００３１】
図４は、他の実施形態の画像処理装置が備えるデータ調整装置１０７を示すブロック図である。このデータ調整装置１０７は、第２分割データメモリとしての第１メモリ３０３と、第１分割データメモリとしての第２メモリ３０４とを有する。
【００３２】
このデータ調整装置１０７は、第１分割データ書込み手段としての第２メモリ書込み制御部３０５によって、第２レシーバ１０６から送られてきた制御信号Ｃｌｏｃｋ２およびＤＥ２を基準にして制御信号を生成する。この制御信号を上記第２メモリ３０４に送出して、上記第２レシーバ１０６から送出された下位ビットデータＤａｔａ２を第２メモリ３０４に書き込む。この第２メモリ３０４は、ＦＩＦＯメモリによって形成されている。
【００３３】
また、このデータ調整装置１０７は、第２分割データ書込み手段としての第１メモリ書込み制御部３０２によって、第１レシーバ１０５から送られてきた制御信号Ｃｌｏｃｋ１およびＤＥ１を基準にして制御信号を生成する。この制御信号を上記第１メモリ３０３に送出して、上記第１レシーバ１０５から送出された上位ビットデータＤａｔａ１を第１メモリ３０３に書き込む。この第１メモリ３０３もまた、ＦＩＦＯメモリで形成されている。
【００３４】
上記第１および第２メモリ３０３，３０４は、上記上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２に含まれるジッタに相当する時間である１クロック以下の時間の間だけ、上記上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２を保持すればよい。したがって、上記第１および第２メモリ３０３，３０４は、１クロックに含まれる２ビット×３ワードのデータを記憶できる容量を有していればよい。
【００３５】
次に、第１レシーバ１０５から送られてきた制御信号Ｃｌｏｃｋ１およびＤＥ１を、遅延手段としてのフリップフロップ部３０１が、ｎクロック分だけ遅延させる。上記フリップフロップ部３０１は、直列に接続されたｎ段のフリップフロップからなり、このフリップフロップ部３０１によって遅延される時間は、上記上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２のジッタに相当する時間よりも長い時間である。上記遅延された制御信号を基準にして、メモリ読出し制御部３０６が制御信号を生成する。この制御信号を上記第１および第２メモリ３０３，３０４に送出して、この第１および第２メモリ３０３，３０４から、上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２を読み出す。この読み出された上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２は、後段のフリップフロップ３０７に受け取られる。
【００３６】
このフリップフロップ３０７に受け取られた上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２は、上記第１および第２メモリ３０３，３０４に一旦夫々格納された後、上記メモリ読出し制御部３０６から出力された制御信号に従って読み出されるので、ジッタが除去される。
【００３７】
そして、上記フリップフロップ３０７によって、上記上位ビットデータＤａｔａ１と下位ビットデータＤａｔａ２が同期されて合成されて、画像表示手段に転送される。以上のように、上記フリップフロップ部３０１、第１メモリ書込み制御部３０２、第１メモリ３０３、メモリ読出し制御部３０６およびフリップフロップ３０７が、画像データ転送手段として機能する。
【００３８】
上記画像データ転送手段のフリップフロップ３０７から画像表示手段に転送された上位ビットデータＤａｔａ１および下位ビットデータＤａｔａ２は、ジッタが実質的に無い状態で、１０ビットの画像データとして処理される。その結果、上記画像表示手段は、ノイズや歪みなどが無い高画質の画像を表示できる。
【００３９】
上記実施形態において、画像データのビット数は１０ビット以外のビット数であってもよい。
【００４０】
また、上記実施形態において、複数段のフリップフロップからなるフリップフロップ部２０１，３０１によって、遅延手段を構成したが、フリップフロップ以外によって遅延手段を構成してもよい。
【００４１】
また、上記実施形態において、画像データが分割されて成る上位ビットデータおよび下位ビットデータは、互いに同じビット数であってもよい。例えば、画像データのビット数が１０ビットである場合、上位ビットデータと下位ビットデータとが、いずれも５ビットであってもよい。また、上記伝送路の伝送ビット数は、８ビット以外の他の伝送ビット数であってもよい。
【００４２】
また、上記実施形態において、上記伝送ケーブル１０３，１０４は２本以上用いてもよく、また、上記伝送ケーブル１０３，１０４に接続されるレシーバ１０５，１０６は２つ以上設けてもよく、また、レシーバから送出された分割データを記憶するメモリ２０３および第２メモリ３０４と、上記メモリ２０３を書込み制御するメモリ書込み制御部２０４および上記第２メモリ３０４を書込み制御する第２書込み制御部３０５は、各々２つ以上設けてもよい。すなわち、本発明は、多ビットの画像データが２つ以上に分割されてなる複数の分割データを、２本以上の伝送路を介して受信する画像表示手段に適用して、この伝送路等に起因するジッタを有効に除去して画像データに合成して画像表示手段に転送し、この画像表示手段に高画質の画像が表示できる。
【００４３】
また、上記第１および第２伝送ケーブル１０３，１０４と、第１および第２トランスミッタ１０１，１０２と、第１および第２レシーバ１０５，１０６は、ＤＶＩ規格以外の他の規格に準拠してもよい。
【００４４】
本発明は、例えばＣＲＴ（カソードレイチューブ）、液晶表示装置、プラズマディスプレイ、ＥＬ（エレクトロルミネセンス）ディスプレイおよびＬＥＤ（発光ダイオード）ディスプレイ等のあらゆる種類の画像表示手段に多ビットの画像データを伝送する画像処理装置として適用できる。
【００４５】
【発明の効果】
以上より明らかなように、本発明の画像処理装置によれば、複数の分割データが、複数の受信手段によって複数の伝送路を介して別個に受信され、上記各受信手段のうちの少なくとも一つによって受信された第１分割データが、この第１分割データの制御信号に従って上記第１分割データ書込み手段によって上記第１分割データメモリに書き込まれる一方、画像データ転送手段によって、上記第１分割データメモリに書き込まれない第２分割データが、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、上記第１，第２分割データが上記第２分割データの制御信号に従って取り込まれて、上記Ｎビットの画像データに合成される。したがって、上記第１分割データと第２分割データの間の遅延時間が無くなって、この第１および第２分割データに含まれるジッタが効果的に除去できる。その結果、このジッタが除去されて合成されたＮビットの画像データが、画像表示手段に転送され、この画像表示手段は、ノイズや歪みの無い高画質の画像が表示できる。すなわち、本発明によれば、伝送時に生じるジッタ等を効果的に除去しつつ、多ビット画像データを複数の伝送路を介して画像表示手段に転送することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の画像処理装置と、伝送路と、トランスミッタを示すブロック図である。
【図２】図１の画像処理装置が備えるデータ調整装置を示すブロック図である。
【図３】データ調整装置の各部におけるデータのタイミング図である。
【図４】他の実施形態の画像処理装置が備えるデータ調整装置を示すブロック図である。
【符号の説明】
１０３　第１伝送ケーブル
１０４　第２伝送ケーブル
１０５　第１レシーバ
１０６　第２レシーバ
１０７　データ調整装置
２０１　フリップフロップ部
２０２　メモリ読出し制御部
２０３　メモリ
２０４　メモリ書込み制御部
２０５　フリップフロップ

Claims

Ｍ（Ｍは２以上の自然数）ビットの画像データにおけるビット配列を複数のグループに分割して成る分割データを、複数の伝送路を介して別個に受信する複数の受信手段と、
上記受信手段によって受信された分割データを記憶する第１分割データメモリと、
上記各受信手段のうちの少なくとも一つによって受信された第１分割データを、この第１分割データの制御信号に従って上記第１分割データメモリに書き込む第１分割データ書込み手段と、
上記第１分割データメモリに書き込まれない第２分割データを、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、上記第１，第２分割データを上記第２分割データの制御信号に従って取り込んで上記Ｎビットの画像データに合成し、画像表示手段に転送する画像データ転送手段と
を備えたことを特徴とする画像処理装置。
請求項１に記載の画像処理装置において、
上記画像データ転送手段は、
上記第２分割データを記憶する第２分割データメモリと、
上記第２分割データを、この第２分割データの制御信号に従って上記第２分割データメモリに書き込む第２分割データ書込み手段とを備え、
上記第２分割データの制御信号を、この第２分割データに対する上記第１分割データの遅延時間だけ遅延させた後に、この遅延させた第２分割データの制御信号に従って、上記第１，第２分割データを取り込むことを特徴とする画像処理装置。
請求項１に記載の画像処理装置において、
上記画像データ転送手段は、上記第２分割データを上記遅延時間だけ遅延させる遅延手段を備えていることを特徴とする画像処理装置。
請求項３に記載の画像処理装置において、
上記遅延手段は、直列に接続された複数のフリップフロップであり、上記第１分割データメモリは、先入れ先出しメモリであることを特徴とする画像処理装置。