KR20200007223A - 뉴런 회로 - Google Patents

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Abstract

발화 전의 과잉 신호(overflow)가 발화 후에 유지되는 뉴런 회로가 개시된다. 본 발명의 실시예에 따른 뉴런 회로는 시냅스 소자, 시냅팁 누적부 및 펄스 생성부를 포함한다. 시냅스 소자는 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력 신호들을 입력받고, 프리-뉴런 회로 및 포스트-뉴런 회로의 출력 신호들에 따라 가중치가 변화한다. 시냅틱 누적부는 프리-뉴런 회로 및 포스트-뉴런 회로의 출력 신호들에 따라 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함한다. 펄스 생성부는 커패시터의 충전 전압으로부터 출력 펄스를 생성한다. 펄스 생성부의 출력 펄스는 포스트-뉴런 회로의 출력 신호로서 시냅스 소자로 피드백된다. 펄스 생성부는 커패시터의 충전 전압에 따라 출력 펄스를 생성하는 펄스 생성 회로와, 커패시터와 펄스 생성 회로 사이에 연결되고, 커패시터의 충전 전압 중 문턱 전압을 초과하는 과잉 신호를 펄스 생성부의 발화 후에 유지하는 과잉신호 유지부를 포함한다.

Description

뉴런 회로{NEURON CIRCUIT}
본 발명은 뉴런 회로에 관한 것으로, 보다 상세하게는 발화 전의 과잉 신호(overflow)가 발화 후에 유지되는 뉴런 회로에 관한 것이다.
인공지능을 하드웨어적으로 구현하기 위하여, 뉴런(neuron)과 시냅스(synapse)를 모방하는 뉴로모픽(neuromorphic) 시스템이 연구되고 있다. 인식, 추론 등 고차원적인 연산에 효율적인 컴퓨팅 방식을 가지기 위해, 기존의 폰 노이만 구조에서 벗어나 생물학적인 신경계를 전기적으로 구현하기 위한 시냅스 소자와 뉴런 회로가 연구되고 있다. 인공신경망(neural-network)에서 각 뉴런 회로는 시냅스 소자에 의해 커패시터의 누적단에 누적된 신호가 문턱 전압(threshold voltage)을 초과하게 되면 발화한다.
종래의 뉴런 회로의 경우, 시냅스 소자로부터 들어온 신호에 따라 커패시터에 전압이 점차적으로 누적되고, 문턱값(Threshold) 이상의 전압이 누적되면 발화를 한다. 뉴런 회로의 발화 후, 커패시터의 누적단 신호는 초기 상태인 0(V)로 돌아가게 된다. 즉, 뉴런 회로가 발화할 때, 문턱 전압을 초과하는 과잉(overflow) 신호는 발화 후에 버려지게 된다. 이와 같이 버려지는 과잉 신호로 인해, 과잉 신호가 내포하고 있는 정보가 소실되게 되고, 인공신경망의 패턴 인식 등의 정확도가 저하되는 문제점이 있다.
본 발명은 발화 전의 과잉 신호(overflow)가 발화 후에 유지되는 뉴런 회로를 제공하기 위한 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 뉴런 회로는 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력 신호들을 입력받고, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 가중치가 변화하는 시냅스 소자; 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 상기 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함하는 시냅틱 누적부; 및 상기 커패시터의 충전 전압으로부터 출력 펄스를 생성하고, 상기 출력 펄스가 상기 포스트-뉴런 회로의 출력 신호로서 상기 시냅스 소자로 피드백되는 펄스 생성부;를 포함한다.
상기 펄스 생성부는, 상기 커패시터의 충전 전압에 따라 출력 펄스를 생성하는 펄스 생성 회로; 및 상기 커패시터와 상기 펄스 생성 회로 사이에 연결되고, 상기 커패시터의 충전 전압 중 문턱 전압을 초과하는 과잉 신호를 상기 펄스 생성부의 발화 후에 유지하는 과잉신호 유지부를 포함한다.
상기 과잉신호 유지부는, 상기 커패시터의 충전 전압을 입력받는 제1 인버터 회로와, 상기 제1 인버터 회로의 출력 신호를 입력받는 제2 인버터 회로를 포함하고, 상기 커패시터의 충전 전압을 복사하여 상기 제2 인버터 회로의 출력단에 저장하도록 구성될 수 있다.
상기 커패시터는, 상기 과잉신호 유지부에 의해 상기 펄스 생성부의 발화 시에 상기 충전 전압에서 상기 문턱 전압 만큼 감소될 수 있다.
상기 과잉신호 유지부는, 상기 제2 인버터 회로의 출력단과 접지 사이에 연결되는 커패시터 소자를 더 포함할 수 있다.
상기 펄스 생성 회로는, 상기 제2 인버터 회로의 출력단에 복사된 상기 커패시터의 충전 전압이 게이트로 입력되는 제1 트랜지스터; 상기 제2 인버터 회로의 출력단에 복사된 상기 커패시터의 충전 전압을 반전시켜 출력하는 제1 인버터; 상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 트랜지스터의 드레인 또는 소스로 출력하는 제2 인버터; 및 상기 제2 인버터의 출력 신호가 게이트로 입력되고 상기 제2 인버터의 출력 신호에 따라 상기 제2 인버터 회로의 출력단을 방전시키는 제2 트랜지스터;를 포함할 수 있다.
상기 펄스 생성 회로는, 상기 제2 인버터의 출력 펄스가 게이트로 입력되고, 드레인 및 소스 중 어느 하나가 상기 커패시터의 충전단에 연결되고, 다른 하나는 접지되는 제3 트랜지스터를 더 포함할 수 있다.
상기 시냅스 소자는 흥분 시냅스 소자 및 억제 시냅스 소자를 포함하고, 상기 흥분 시냅스 소자는 제1 트랜지스터 소자를 포함하고, 상기 억제 시냅스 소자는 제2 트랜지스터 소자를 포함하고, 상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제1 게이트에 상기 프리-뉴런 회로의 출력 신호가 입력되고, 상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제2 게이트에 상기 포스트-뉴런 회로의 출력 신호가 입력될 수 있다.
상기 시냅틱 누적부는 상기 시냅스 소자와 상기 커패시터 사이에 연결되는 커런트 미러를 더 포함할 수 있다. 상기 커런트 미러는, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 상기 흥분 시냅스 소자 또는 상기 억제 시냅스 소자에 전류가 일정하게 흐르도록 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 연결되고, 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자 간의 차분 전류를 상기 커패시터로 출력할 수 있다. 상기 커패시터는, 상기 커런트 미러에 의해 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 흐르는 전류로부터 고립되고, 상기 차분 전류에 의해 충전될 수 있다.
본 발명의 실시예에 의하면, 발화 전의 과잉 신호(overflow)가 발화 후에 유지되는 뉴런 회로가 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 뉴런 회로의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 뉴런 회로를 보다 구체적으로 보여주는 구성도이다.
도 3은 본 발명의 일 실시예에 따른 뉴런 회로를 구성하는 시냅스 소자의 구성도이다.
도 4는 본 발명의 실시예에 따른 뉴런 회로를 구성하는 시냅스 소자의 가중치가 변화하는 원리를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 뉴런 회로를 구성하는 과잉신호 유지부의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 뉴런 회로의 과잉신호 유지 성능을 보여주는 시뮬레이션 결과이다.
도 7은 과잉신호 유지 기능을 갖지 않는 뉴런 회로에 대한 시뮬레이션 결과이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 뉴런 회로에 대한 패턴 인식 시뮬레이션 결과를 나타낸 도면이다.
도 11 내지 도 12는 과잉신호 유지 기능을 갖지 않는 뉴런 회로에 대한 패턴 인식 시뮬레이션 결과를 나타낸 도면이다.
도 13은 본 발명의 다른 실시예에 따른 뉴런 회로의 구성도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 이해를 돕기 위하여, 도면에서 일부 구성은 다소 과장되거나 축소되어 도시될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 뉴런 회로의 구성도이다. 도 1을 참조하면, 뉴런 회로(100)는 시냅스 소자(10)와, 프리-뉴런(pre-neuron) 회로(20) 및 포스트-뉴런(post-neuron) 회로(30)를 포함한다.
시냅스 소자(10)는 프리-뉴런 회로(20)의 출력 신호를 입력받고, 포스트-뉴런 회로(30)의 출력 신호를 피드백 받도록 구성된다. 시냅스 소자(10)는 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력 신호들의 타이밍 차이에 의해 가중치(weight)가 변화할 수 있다.
일 실시예로, 시냅스 소자(10)는 드레인(drain) 또는 소스(source)와, 게이트(gate)가 서로 연결된 트랜지스터 소자로 제공될 수 있다. 트랜지스터 소자는 이중-게이트 트랜지스터(double-gate transistor)로 제공될 수 있다.
시냅스 소자(10)는 제1 게이트로 입력되는 프리-뉴런 회로(20)의 출력 신호와, 제2 게이트로 피드백되는 포스트-뉴런 회로(30)의 출력 신호의 타이밍 차이에 따라 가중치가 증감할 수 있다.
프리-뉴런 회로(20)와 포스트-뉴런 회로(30)의 구조는 동일하게 제공될 수 있으므로, 이하에서 포스트-뉴런 회로(30)의 구조를 중심으로 뉴런 회로에 대해 설명한다.
도 2는 본 발명의 일 실시예에 따른 뉴런 회로를 보다 구체적으로 보여주는 구성도이다. 도 1 및 도 2를 참조하면, 포스트-뉴런 회로(30)는 시냅틱 누적부(130)와, 펄스 생성부(140)를 포함할 수 있다.
시냅틱 누적부(130)는 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력 신호에 따라 시냅스 소자(10)에 흐르는 전류를 커패시터(C1)에 누적할 수 있다. 커패시터(C1)의 누적단(N1)에 누적된 충전 전압(누적 전압)은 펄스 생성부(140)에 입력된다.
펄스 생성부(140)는 시냅틱 누적부(130)에 의해 커패시터(C1)에 누적된 신호로부터 출력 펄스(output pulse)(VOUT)를 생성한다. 도 2에 도시된 실시예에서, 펄스 생성부(140)는 비대칭(asymmetrical) 출력 펄스를 생성하도록 구성된다. 출력 펄스(VOUT)는 포스트-뉴런 회로(30)의 출력 신호로서 시냅스 소자(10)의 제2 게이트로 피드백된다.
도 1 및 도 2에 도시된 바와 같이, 출력 펄스(VOUT)는 좌우 대칭을 이루지 않는 파형의 비대칭 펄스 신호일 수 있다. 일 실시예로, 비대칭 출력 펄스는 좌우 대칭을 이루지 않으면서 점대칭을 이루는 파형의 신호일 수 있다. 다만, 출력 펄스는 도시된 바와 같은 형태의 비대칭 출력 펄스로 제한되지 않고, 좌우 대칭을 이루는 파형의 펄스 신호로 출력되거나, 그 밖의 다양한 형태를 가지는 펄스 신호로 출력될 수 있다.
시냅스 소자(10)는 흥분 시냅스(excitation synapse) 소자(110)와 억제 시냅스(inhibition synapse) 소자(120)를 포함할 수 있다. 실시예에서, 시냅스 소자(10)는 4단자 소자로 제공될 수 있다. 흥분 시냅스 소자(110)는 하나 이상의 제1 트랜지스터 소자를 포함한다.
도 3은 본 발명의 일 실시예에 따른 뉴런 회로를 구성하는 시냅스 소자의 구성도이다. 시냅스 소자(10)를 구성하는 트랜지스터 소자는 소스(12)와 드레인(13) 간에 형성되는 바디(11)에 2개 이상의 게이트(14, 15)가 절연되어 형성되고, 제1 게이트(14)에 프리-뉴런 회로(20)의 출력 신호가 입력되고, 제2 게이트(15)에는 포스트-뉴런 회로(30)의 출력 신호가 입력된다.
다시 도 1 및 도 2를 참조하면, 억제 시냅스 소자(120)는 하나 이상의 제2 트랜지스터 소자를 포함한다. 제2 트랜지스터 소자의 제1 게이트에는 프리-뉴런 회로(20)의 출력 신호(VIN)가 입력되고, 제2 트랜지스터 소자의 제2 게이트에는 포스트-뉴런 회로(30)의 출력 신호가 입력된다.
흥분 시냅스 소자(110) 및 억제 시냅스 소자(120)는 각각 트랜지스터 소자의 드레인(또는 소스)과 게이트가 연결된 구조로 제공될 수 있으며, 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력 신호들의 타이밍(timing) 차이에 따라 가중치(weight)가 변화될 수 있다.
도 4는 본 발명의 실시예에 따른 뉴런 회로를 구성하는 시냅스 소자의 가중치가 변화하는 원리를 설명하기 위한 도면이다. 4단자를 가지는 시냅스 소자는 프리-뉴런 신호(pre-neuron signal)와, 피드백되어 들어오는 포스트-뉴런 신호(post-neuron signal)의 타이밍 차이에 의해 가중치(weight)가 변화한다.
프리-뉴런 신호와 포스트-뉴런 신호의 타이밍 차이에 의해 시냅스 소자의 가중치가 변하는 과정을 STDP(Spike Timing Dependent Plasticity)라고 한다. 시냅스 소자에 프리-뉴런 신호가 먼저 들어오고 이후에 포스트-뉴런 신호가 들어오는 경우 강화 작용(potentiation)에 의해 시냅스 소자의 가중치가 커진다. 반대로, 시냅스 소자에 포스트-뉴런 신호가 먼저 들어오고 이후에 프리-뉴런 신호가 들어오는 경우 억제 작용(depression)에 의해 시냅스 소자의 가중치가 작아지게 된다.
도 4에 도시된 바와 같이 (-) → (+) 순으로 변화하는 비대칭적인 출력 펄스는 실제 자연계의 STDP 특성을 모방하기에 적합하다. 실제 자연계의 경우에도 프리-뉴런 신호가 포스트-뉴런 신호보다 먼저 들어오는 타이밍에는 시냅스의 가중치가 커지고(강화), 반대로 포스트-뉴런 신호가 프리-뉴런 신호보다 먼저 들어오는 타이밍에는 시냅스의 가중치가 작아진다(약화).
다시 도 2를 참조하면, 시냅틱 누적부(130)는 커런트 미러(current mirror)(132)와, 커패시터(capacitor)(C1)를 포함할 수 있다. 커런트 미러(132)는 시냅스 소자(10)와 커패시터(C1) 사이에 연결된다.
커런트 미러(132)는 커패시터(C1)에 충전되는 전압의 변화에 관계 없이, 프리-뉴런 회로(20) 및 포스트-뉴런 회로(30)의 출력 신호들에 따라 흥분 시냅스 소자(110) 또는 억제 시냅스 소자(120)에 전류가 일정하게 흐르도록, 흥분 시냅스 소자(110) 및 억제 시냅스 소자(120)의 드레인 또는 소스에 연결된다.
커런트 미러(132)는 흥분 시냅스 소자(110) 및 억제 시냅스 소자(120) 간의 차분 전류(IE-II)를 커패시터(C1)로 출력한다. 커패시터(C1)는 커런트 미러(132)에 의해, 흥분 시냅스 소자(110)에 흐르는 전류(IE) 및 억제 시냅스 소자(120)에 흐르는 전류(II)로부터 고립된다. 커패시터(C1)는 커런트 미러(132)에 의해 생성되는 차분 전류(IE-II)에 의해 충전될 수 있다.
커패시터(C1)는 흥분 시냅스 소자(110)에 흐르는 전류(IE) 및 억제 시냅스 소자(120)에 흐르는 전류(II)의 차이에 해당하는 차분 전류(IE-II)에 의해 충전된다. 따라서, 커패시터(C1)로 유입되는 전류를 줄일 수 있으며, 커패시터(C1)의 용량을 줄여 회로 면적을 줄일 수 있다. 커런트 미러(132)의 채널 폭 및 채널거리 등을 설계하여, 커패시터(C1)에 흐르는 전류량을 조절할 수 있으며, 이를 통해 커패시터(C1)의 용량 및 면적을 조절할 수 있다.
펄스 생성부(140)는 펄스 생성 회로(141-145)와, 과잉신호 유지부(150)를 포함한다. 펄스 생성 회로(141-145)는 과잉신호 유지부(150)의 출력단 신호에 따라 동작하여 출력 펄스를 생성한다. 펄스 생성 회로(141-145)는 직렬 연결되는 두 개의 인버터(inverter)(141, 142)와, 제1 트랜지스터(143), 제2 트랜지스터(144) 및 제3 트랜지스터(145)를 포함할 수 있다.
제1 인버터(141)는 가상 멤브레인(virtual membrane) 신호인 과잉신호 유지부(150)의 출력 신호를 반전시켜 출력한다. 제1 인버터(141)의 출력단은 제2 인버터(142)의 입력단에 연결된다. 제2 인버터(142)는 제1 인버터(141)의 출력 신호를 반전시켜 출력단으로 출력한다.
제1 인버터(141)의 출력단과 접지 사이에는 제1 커패시터 소자(C2)가 제공될 수 있다. 제2 인버터(142)의 출력단과 접지 사이에는 제2 커패시터 소자(C3)가 연결될 수 있다.
제2 인버터(142)의 출력 신호는 펄스 생성부(140)의 출력 펄스(VOUT)에 해당한다. 펄스 생성부(140)의 출력단(N3)에 생성되는 출력 펄스(VOUT)는 포스트-뉴런 회로(30)의 출력 신호로서 피드백되어 시냅스 소자(10)의 제2 게이트로 입력된다.
제1 트랜지스터(143)는 과잉신호 유지부(150)에서 출력되는 가상 멤브레인 노드(N2)의 출력 신호가 게이트로 입력된다. 과잉신호 유지부(150)의 출력단인 가상 멤브레인 노드(N2)와 접지 사이에는 제3 커패시터 소자(C5)가 연결될 수 있다.
제1 트랜지스터(143)의 드레인(또는 소스)에는 제2 커패시터 소자(C3)가 연결될 수 있다. 제1 트랜지스터(143)는 소스(또는 드레인)에 작동전압(예를 들어, VDD 또는 -VDD)이 인가될 수 있다.
제2 트랜지스터(144)는 게이트가 제2 인버터(142)의 출력단(N3)에 연결되고, 소스(또는 드레인)는 접지되거나 작동전압이 인가되고, 드레인(또는 소스)은 제1 트랜지스터(143)의 게이트에 연결될 수 있다. 제2 트랜지스터(144)는 제2 인버터(142)의 출력 신호인 출력 펄스(VOUT)에 따라 제3 커패시터 소자(C5)를 방전시킨다.
제1 트랜지스터(143)와 제2 트랜지스터(144)는 상보적 유형의 트랜지스터로 제공될 수 있다. 도 2의 실시예에서, 제1 트랜지스터(143)는 p-type MOSFET으로 제공되고, 제2 트랜지스터(144)는 n-type MOSFET으로 제공되나, 그 반대로 설계될 수도 있다.
제3 트랜지스터(145)는 제2 인버터(142)의 출력 펄스(VOUT)가 게이트로 입력된다. 제3 트랜지스터(145)는 드레인(또는 소스)이 커패시터(C1)의 충전단에 연결되고, 소스(또는 드레인)은 접지되거나 작동전압이 인가될 수 있다. 제3 트랜지스터(145)는 제2 인버터(142)의 출력 펄스(VOUT) 신호에 따라 커패시터(C1)를 방전시킨다.
과잉신호 유지부(150)는 발화 후의 펄스 생성부(140)의 출력 펄스에 발화 전의 과잉(overflow) 신호를 유지시키도록 제공된다. 과잉신호 유지부(150)는 커패시터(C1)의 충전 노드인 누적단(N1)과, 제1 인버터(141)의 입력단인 가상 멤브레인 노드(N2) 사이에 연결될 수 있다.
과잉신호 유지부(150)는 출력단(가상 멤브레인 노드)에 커패시터(C1)의 누적단(N1) 신호를 복사하여, 출력 펄스 생성 회로를 구동하여 출력 펄스를 생성하도록 구성된다. 과잉신호 유지부(150)는 직렬 연결된 두 개의 인버터 회로를 포함할 수 있다.
과잉신호 유지부(150)는 제1 인버터 회로(151) 및 제2 인버터 회로(152)를 포함할 수 있다. 제1 인버터 회로(151)는 커패시터(C1)의 충전 전압을 반전시켜 출력한다. 제1 인버터 회로(151)의 출력단은 제2 인버터 회로(152)의 입력단에 연결된다.
제2 인버터 회로(152)는 제1 인버터 회로(151)의 출력 신호를 반전시켜 출력단으로 출력한다. 제2 인버터 회로(152)의 출력 신호는 제1 인버터(141)의 입력단으로 입력된다. 제1 인버터 회로(151)의 출력단과 접지 사이에는 제4 커패시터 소자(C4)가 연결될 수 있다.
이하에서, 본 발명의 실시예에 따라 출력 펄스가 생성되는 과정과, 발화 전의 과잉 신호가 발화 후에 유지되는 원리에 대해 설명한다. 시냅스 소자(10)로부터 들어온 전류는 커런트 미러(132)를 통하여 커패시터(C1)를 충전시키게 된다.
커패시터(C1)에 일정 레벨 이상의 전압이 충전되면, 그에 따라 가상 멤브레인 노드(N2)에 가상 멤브레인 신호가 누적되고, 가상 멤브레인 신호에 의해 제1 트랜지스터(143)가 턴온(turn on)된다. 그 결과 제1 트랜지스터(143)는 펄스 생성부(140)의 출력단(N3)의 출력 펄스(VOUT) 전압을 0V에서 -VDD로 내리게 된다.
펄스 생성부(140)의 출력단의 전압이 감소하는 동안, 두 개의 인버터(141, 142)가 작동한다. 인버터들(141, 142)의 지연(delay)으로 인하여, 제1 트랜지스터(143)의 작동에 의하여 출력단(VOUT)의 전압이 -VDD로 내려간 후에 제2 인버터(142)의 출력단(N3)에 커패시터(C1)의 충전 전압이 출력되므로, 출력단(VOUT)의 전압은 다시 -VDD에서 +VDD로 증가하게 된다.
마지막으로, 펄스 생성부(140)의 출력단(VOUT)의 전압이 +VDD로 증가하면, 제3 트랜지스터(145)가 동작하여 커패시터(C1)가 방전되고, 이에 따라 펄스 생성부(140)의 출력단(VOUT) 전압은 원래 상태인 0V로 되돌아간다.
본 발명의 실시예에 의하면, 6개의 트랜지스터로 이루어지는 비대칭 펄스 생성부(140)에 의해 비대칭 출력 펄스를 생성할 수 있으며, 비대칭 출력 펄스를 만들기 위해 필요한 트랜지스터의 개수를 줄여, 저전력, 저면적 특성의 뉴런 회로를 구현할 수 있다.
본 발명의 실시예에 따른 뉴런 회로는 폰 노이만 구조와 다르게 학습과 동시에 가중치가 변화한다. 또한, 4단자 시냅스 소자(10)에 출력 신호가 피드백됨으로써 자동적으로 가중치가 변화하므로, 부가적인 컨트롤러나 가중치 업데이트(update) 과정이 필요하지 않다.
또한, 본 발명의 실시예에 따른 뉴런 회로는 가중치가 4단자 시냅스 소자에 저장되어 메모리와 프로세서가 통합된 구조를 가지며, 거대한 병렬식 구조를 취하도록 구성함으로써 유연한 구조에서의 큰 전력 소모 감소를 기대할 수 있다.
도 5는 본 발명의 실시예에 따른 뉴런 회로를 구성하는 과잉신호 유지부의 동작을 설명하기 위한 도면이다. 도 2 및 도 5를 참조하면, 과잉신호 유지부(150)의 출력단인 가상 멤브레인 노드(N2)에 커패시터(C1)의 누적단(N1)의 충전 전압이 전달되고, 가상 멤브레인 노드(N2)의 누적 전압에 따라 출력 펄스(VOUT)이 형성된다.
따라서, 커패시터(C1)는 출력 펄스(VOUT)의 생성을 위한 제1 트랜지스터(143) 및 제2 트랜지스터(144)의 동작에 영향을 받지 않고 독립적으로 작동한다. 커패시터(C1)가 방전하는 동안, 커패시터(C1)의 누적단(N1)의 멤브레인 노드의 전압은 일정 수준(예를 들어, 문턱 전압) 만큼만 감소하게 되어, 발화 후에 과잉 신호(overflow)(VOV)를 유지하며, 이에 따라 패턴 인식 등의 정확도를 개선할 수 있다.
도 6은 본 발명의 실시예에 따른 뉴런 회로의 과잉신호 유지 성능을 보여주는 시뮬레이션 결과이다. 도 7은 과잉신호 유지 기능을 갖지 않는 뉴런 회로에 대한 시뮬레이션 결과이다. 도 6 및 도 7에서, VOUT은 뉴런 회로의 출력 펄스, VIN은 입력 펄스, VCAP은 커패시터의 누적단 전압이다.
도 6에 도시된 바와 같이, 입력 펄스들에 의해 시냅스 소자를 통해 커패시터의 누적단에 전압이 누적되고, 누적된 전압이 문턱 전압을 초과하면 출력 펄스를 생성하여 발화하게 된다. 발화 후의 커패시터의 누적단 전압은 0V로 완전히 방전되지 않고, 발화 전의 과잉 신호가 발화 후에 유지되어 있는 것을 알 수 있다. 이에 반해, 과잉신호 유지 기능을 갖지 않는 뉴런 회로의 경우, 도 7의 도시와 같이, 발화 후에 커패시터의 누적단 전압이 0V로 방전되며, 발화 전의 과잉 신호 정보를 활용하지 못하게 된다.
예를 들어, 문턱 전압이 1(V)이고, 커패시터의 누적단 전압이 1.2(V)일 때, 본 발명의 실시예에 따른 뉴런 회로는 발화 후, 커패시터의 누적단에 0.2(V)의 과잉 신호가 유지된다. 이에 반해, 과잉신호 유지 기능을 갖지 않는 뉴런 회로의 경우, 발화 후, 커패시터의 누적단에 0.2(V)의 과잉 신호가 유지되지 않는다.
이후, 동일한 신호 누적 및 발화 과정이 4번 더 반복되면, 과잉신호 유지 기능을 갖지 않는 뉴런 회로는 총 5번의 발화 동작을 하는 반면, 본 발명의 실시예에 따른 뉴런 회로는 총 6회의 발화 동작을 하게 되어, 발화 횟수가 20% 증가하게 된다.
도 8 내지 도 10은 본 발명의 실시예에 따른 뉴런 회로에 대한 패턴 인식 시뮬레이션 결과를 나타낸 도면이다. 도 11 내지 도 12는 과잉신호 유지 기능을 갖지 않는 뉴런 회로에 대한 패턴 인식 시뮬레이션 결과를 나타낸 도면이다.
도 8에 도시된 바와 같이 숫자 3에 대해 28×28 시냅스와 뉴런 회로에 의해 손글씨 패턴(MNIST) 인식을 시뮬레이션하였다. 도 9 및 도 11은 뉴런 회로가 세로 축의 숫자를 인식하여 발화한 빈도를 보여주는 도면이다. 도 10 및 도 12는 뉴런 회로의 출력 펄스와, 커패시터 누적 전압을 보여주는 도면이다.
본 발명의 실시예의 경우, 도 9 내지 도 10에 도시된 바와 같이, 숫자 3에 대해 총 10번의 발화 동작을 한 것을 알 수 있다. 이에 반해, 과잉신호 유지 기능을 갖지 않는 뉴런 회로의 경우, 도 11 및 도 12에 도시된 바와 같이, 숫자 3에 대해 총 9번의 발화 동작을 한 것을 알 수 있다.
본 발명의 실시예에 따른 뉴런 회로의 패턴 인식 오류율은 736/10000, 과잉신호 유지 회로를 갖지 않는 뉴런 회로의 패턴 인식 오류율은 763/10000 이다. 본 발명의 실시예에 따른 뉴런 회로에 의하면, 패턴 인식 오류율을 약 5% 감소할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 뉴런 회로의 구성도이다. 도 13의 실시예에 따른 뉴런 회로는 비대칭 출력 펄스를 생성하기 위한 제1 트랜지스터를 포함하지 않으며, 대칭 출력 펄스를 생성하도록 구성된 점에서 앞서 설명한 실시예와 차이가 있다. 펄스 생성부(140)는 도 13에 도시된 출력 펄스 외에도, 다양한 형태의 출력 펄스를 생성하도록 제공될 수 있다.
본 발명의 실시예에 따른 뉴런 회로는 발화 후에 과잉신호 유지(overflow retain)가 가능하여, 패턴 인식 등의 오류율을 줄이고, 정확도를 높일 수 있다. 본 발명의 뉴런 회로는 신경계 모방 인공지능, 신경계의 하드웨어적 구현, 하드웨어 기반 인공지능 시스템 등 생물학적인 뉴런을 회로로 모방하여 사용하는 다양한 기술에 적용 가능하다.
이상의 실시예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명까지 미치는 것임을 이해하여야 한다.
10: 시냅스 소자
11: 바디(body)
12: 소스(source)
13: 드레인(drain)
14: 제1 게이트
15: 제2 게이트
16: 전하 저장층(charge storage layer)
20: 프리-뉴런 회로
30: 포스트-뉴런 회로
100: 뉴런 회로
110: 흥분 시냅스 소자
120: 억제 시냅스 소자
130: 시냅틱 누적부
132: 커런트 미러
140: 펄스 생성부
141: 제1 인버터
142: 제2 인버터
143: 제1 트랜지스터
144: 제2 트랜지스터
145: 제3 트랜지스터
150: 과잉신호 유지부
151: 제1 인버터 회로
152: 제2 인버터 회로
C1: 커패시터

Claims (8)

  1. 프리-뉴런(pre-neuron) 회로 및 포스트-뉴런(post-neuron) 회로의 출력 신호들을 입력받고, 상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 가중치가 변화하는 시냅스 소자;
    상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 상기 시냅스 소자에 흐르는 전류에 의해 충전되는 커패시터를 포함하는 시냅틱 누적부; 및
    상기 커패시터의 충전 전압으로부터 출력 펄스를 생성하고, 상기 출력 펄스가 상기 포스트-뉴런 회로의 출력 신호로서 상기 시냅스 소자로 피드백되는 펄스 생성부;를 포함하고,
    상기 펄스 생성부는,
    상기 커패시터의 충전 전압에 따라 출력 펄스를 생성하는 펄스 생성 회로; 및
    상기 커패시터와 상기 펄스 생성 회로 사이에 연결되고, 상기 커패시터의 충전 전압 중 문턱 전압을 초과하는 과잉 신호를 상기 펄스 생성부의 발화 후에 유지하는 과잉신호 유지부를 포함하는 뉴런 회로.
  2. 제1항에 있어서,
    상기 과잉신호 유지부는 상기 펄스 생성부의 발화 시에 상기 커패시터의 충전 전압에서 상기 문턱 전압 만큼 감소되게 하는 뉴런 회로.
  3. 제1항에 있어서,
    상기 과잉신호 유지부는, 상기 커패시터의 충전 전압을 입력받는 제1 인버터 회로와, 상기 제1 인버터 회로의 출력 신호를 입력받는 제2 인버터 회로를 포함하고, 상기 커패시터의 충전 전압을 복사하여 상기 제2 인버터 회로의 출력단에 저장하도록 구성되는 뉴런 회로.
  4. 제3항에 있어서,
    상기 과잉신호 유지부는, 상기 제2 인버터 회로의 출력단과 접지 사이에 연결되는 커패시터 소자를 더 포함하는 뉴런 회로.
  5. 제3항에 있어서,
    상기 펄스 생성 회로는,
    상기 제2 인버터 회로의 출력단에 복사된 상기 커패시터의 충전 전압이 게이트로 입력되는 제1 트랜지스터;
    상기 제2 인버터 회로의 출력단에 복사된 상기 커패시터의 충전 전압을 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전시켜 상기 제1 트랜지스터의 드레인 또는 소스로 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력 신호가 게이트로 입력되고 상기 제2 인버터의 출력 신호에 따라 상기 제2 인버터 회로의 출력단을 방전시키는 제2 트랜지스터;를 포함하는 뉴런 회로.
  6. 제5항에 있어서,
    상기 펄스 생성 회로는,
    상기 제2 인버터의 출력 펄스가 게이트로 입력되고, 드레인 및 소스 중 어느 하나가 상기 커패시터의 충전단에 연결되고, 다른 하나는 접지되는 제3 트랜지스터를 더 포함하는 뉴런 회로.
  7. 제1항에 있어서,
    상기 시냅스 소자는 흥분 시냅스 소자 및 억제 시냅스 소자를 포함하고,
    상기 흥분 시냅스 소자는 제1 트랜지스터 소자를 포함하고,
    상기 억제 시냅스 소자는 제2 트랜지스터 소자를 포함하고,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제1 게이트에 상기 프리-뉴런 회로의 출력 신호가 입력되고,
    상기 제1 트랜지스터 소자 및 상기 제2 트랜지스터 소자의 제2 게이트에 상기 포스트-뉴런 회로의 출력 신호가 입력되는 뉴런 회로.
  8. 제1항에 있어서,
    상기 시냅틱 누적부는 상기 시냅스 소자와 상기 커패시터 사이에 연결되는 커런트 미러를 더 포함하고,
    상기 커런트 미러는,
    상기 프리-뉴런 회로 및 상기 포스트-뉴런 회로의 출력 신호들에 따라 상기 흥분 시냅스 소자 또는 상기 억제 시냅스 소자에 전류가 일정하게 흐르도록 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 연결되고, 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자 간의 차분 전류를 상기 커패시터로 출력하며,
    상기 커패시터는, 상기 커런트 미러에 의해 상기 흥분 시냅스 소자 및 상기 억제 시냅스 소자에 흐르는 전류로부터 고립되고, 상기 차분 전류에 의해 충전되는 뉴런 회로.
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