KR20200005506A - 플라즈마 처리 동안 파티클 형성을 감소시키기 위한 척의 보호 층 - Google Patents

플라즈마 처리 동안 파티클 형성을 감소시키기 위한 척의 보호 층 Download PDF

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plasma
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에릭 치-팡 리우
아키테루 고
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도쿄엘렉트론가부시키가이샤
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Abstract

플라즈마 에칭 공정[예를 들어, 반응성 이온 에칭(RIE) 공정] 및/또는 플라즈마 증착 공정과 같은 플라즈마 처리 전에, 정전 척(ESC)과 같은 척의 표면 상에 층(예를 들어, 박막)을 증착함으로써 마이크로전자 워크피스에 대한 플라즈마 처리 동안의 원하지 않은 파티클의 형성을 감소시키기 위한 실시예가 설명된다. 층은 마이크로전자 워크피스(예를 들어, 반도체 웨이퍼)와 척 사이의 물리적 접촉을 감소시키거나 최소화하는 윤활제 또는 보호 코팅로서 작동한다. 물리적 접촉의 감소는 마이크로전자 워크피스의 후면의 스크래치를 감소시키고 마이크로전자 워크피스의 전면으로 이송되어 결함을 야기하고 수율을 감소시킬 수 있는 원하지 않은 파티클의 형성을 감소시킨다. 이와 같이, 개시된 실시예는 플라즈마 에칭 및/또는 증착 공정에 대한 파티클(PA) 성능 파라미터를 향상시킨다.

Description

플라즈마 처리 동안 파티클 형성을 감소시키기 위한 척의 보호 층{PROTECTIVE LAYER FOR CHUCKS DURING PLASMA PROCESSING TO REDUCE PARTICLE FORMATION}
관련출원
본 출원은 다음의 공동 계류중인 가출원: 2018년 7월 6일자로 출원되고 발명의 명칭 "PROTECTIVE COATING DURING ETCH PROCESSING"인 미국 가특허 출원 일련 번호 제62/694,641호, 및 2018년 9월 17일자로 출원된 발명의 명칭 "PROTECTIVE LAYER FOR CHUCKS DURING PLASMA PROCESSING TO REDUCE PARTICLE FORMATION"인 미국 가특허 출원 일련 번호 제62/732,235호에 우선권을 주장하며, 이는 본 명세서에 참조에 의해 통합된다.
기술분야
본 발명은 마이크로전자 워크피스의 제조를 위한 방법에 관한 것이고, 특히 마이크로전자 워크피스 상의 재료 층을 에칭하는 방법에 관한 것이다.
마이크로전자 워크피스 내의 디바이스 형성은 전형적으로 기판 상에 다수의 재료 층의 형성, 패터닝, 및 제거와 관련된 일련의 제조 기술을 수반한다. 현재 및 차세대 반도체 디바이스의 물리적 및 전기적 사양을 충족시키기 위해, 공정 품질 파라미터를 유지하면서 피처 크기를 감소시키는 처리 플로우가 요청되고 있다.
최신 처리 노드의 경우, 디바이스 최소화는 단위 면적당 더 많은 디바이스를 마이크로전자 워크피스에 적층하여 제조 비용을 줄이는 하나의 주요 종래의 방법이 되었다. 디바이스 임계 치수가 나노미터 사이즈로 내려감에 따라 파티클 형성의 제어 및 파티클 불순물의 감소는, 특히 플라즈마 에칭 공정과 관련하여 바람직한 디바이스 성능 및 수율 타겟을 유지하기 위해 점차 중요해지고 있다.
도 1a(이전 기술)는 마이크로전자 워크피스(106)를 처리 챔버(102) 내에 유지시키기 위해 정전 척(electrostatic chuck; ESC)과 같은 척(108)을 사용하는 종래의 플라즈마 에칭 공정에 대한 예시적인 실시예(100)를 제공한다. 실시예(100)에서, 반도체 웨이퍼와 같은 마이크로전자 워크피스(106)는 뷰(122)에서 도시된 바와 같이 플라즈마 처리가 행해지고 있다. 플라즈마 처리는, 예를 들어 처리 챔버(102) 내에서 수행되는 플라즈마 에칭 공정 및/또는 플라즈마 증착 공정일 수 있다. 화살표(110)로 표시된 바와 같이, 플라즈마 처리 단계 동안 온도 전이가 발생한다. 이 온도 전이 동안, 뷰(124)에 도시된 바와 같이 열 팽창의 차이로부터 원하지 않은 파티클(PA)이 생성된다. 원하지 않은 파티클이 마이크로전자 워크피스(106)의 전면으로 이송되어 형성되고 있는 디바이스에 결함을 발생할 수 있다.
뷰(122)를 보다 상세하게 보면, 마이크로전자 워크피스(106)는 플라즈마 에칭 또는 증착 공정과 같은 플라즈마 공정 동안 척(108)에 커플링된다 .ESC가 척(108)으로서 사용되는 경우, 마이크로전자 워크피스(106)는 마이크로전자 워크피스(106)를 제위치에 유지하는 ESC 상에 유도된 정전 전하를 사용하는 ESC에 커플링된다. 플라즈마 공정 동안에, 플라즈마 가스는 점화되어 처리 챔버(102) 내에 플라즈마(104)를 형성하고, 하나 이상의 에칭 및/또는 증착 단계가 마이크로전자 워크피스(106)에 대해 수행된다.
도면(124)을 보다 상세하게 보면, 마이크로전자 워크피스(106)(예를 들어, 웨이퍼)와 척(108)(예를 들어, ESC) 사이의 물리적 접촉이 파티클(134)와 같이 원하지 않은 파티클의 형성을 야기할 수 있이 도시된다. 특히, 파티클 형성은, 마이크로전자 워크피스(106) 및 척(108) 내의 재료에 대한 열 팽창 계수의 차이로 인해, 반응성 이온 에칭(reactive ion etch; RIE) 공정과 같은 플라즈마 에칭 및/또는 증착 공정에 대한 온도 전이(temperature transition) 동안에 종종 발생한다. 박스(120) 및 관련 화살표에 의해 표시된 바와 같이, 온도 전이 동안의 열 팽창의 차이는 마이크로전자 워크피스(106)의 후면(backside)과 척(108)의 전면(front side) 사이의 마찰 및/또는 움직임을 야기한다. 원하지 않은 파티클의 형성은 이들 조건으로부터 초래한다. 예를 들어, 파티클(134)는 마이크로전자 워크피스(106)와 척(108) 사이의 스크래치에 의해 형성될 수 있다.
일단 형성되면, 파티클(134)와 같은 원하지 않은 파티클(PA)는 처리 챔버(102) 내에서 마이크로전자 워크피스(106)의 전면으로 이송될 수 있다. 전면으로의 이러한 파티클 전달은 전형적으로 2가지 방식으로 발생한다. 하나의 방식은 열 전도를 향상시키기 위해 마이크로전자 워크피스(106)와 척(108) 사이에 불활성 가스를 적용하는 것에 기인한다. 이 불활성 가스는 파티클(134)와 같은 파티클을 처리 챔버로 밀어 넣고, 그러한 파티클은 마이크로전자 워크피스(106)의 표면 상에 떨어질 수 있다. 다른 하나는 처리 챔버와 척(108)과 마이크로전자 워크피스(106) 사이의 갭과 처리 챔버 사이의 압력 차이에 기인한다. 전형적으로, 이 갭은 1 내지 5 Torr의 압력 범위를 갖는 헬륨(He) 가스를 포함하며, 처리 챔버는 전형적으로 1 내지 10 milli-Torr(mTorr)의 압력 범위를 가진다. 이 압력 차이는 파티클(134)와 같은 파티클을 고압으로부터 저압으로 이송하는 경향이 있다. 파티클의 이송은 마이크로전자 워크피스(106)의 전면에 도달하는 파티클 불순물의 개수를 증가시킨다. 결과적으로 높은 PA 카운트는 마이크로전자 워크피스(106)의 표면 내의 결함 및 제조되는 마이크로전자 워크피스에 대한 디바이스 수율의 감소를 초래한다.
파티클(134)과 같은 원하지 않은 파티클의 형성은 박스(130)와 관련하여 보다 상세하게 도시되며, 이는 마이크로전자 워크피스(106)의 후면과 척(108)의 전면 사이의 상호작용의 일부분을 나타낸다. 도시된 바와 같이, 척(108)의 표면의 불균일한 부분(132)은 마이크로전자 워크피스(106)의 후면에 대한 마찰 및 움직임으로 인해 파티클 생성을 야기할 수 있다. 이러한 마찰 및 움직임은 마이크로전자 워크피스(106) 및 척(108) 내의 재료에 대한 열 팽창 계수의 차이로 인해 온도 전이 동안에 증가된다. 일단 형성되면, 파티클(134)와 같은 원하지 않은 파티클(PA)는 처리 챔버(102) 내에서 화살표(136)로 표시된 바와 같이 마이크로전자 워크피스(106)의 전면으로 이송될 수 있다.
도 1b(이전 기술)는 도 1a(이전 기술)의 종래의 에칭 공정에 대해 마이크로전자 워크피스(106)의 전면에 도달하는 높은 카운트의 원하지 않은 파티클에 대한 예시적인 대표 실시예(150)를 도시한다. 약 162개의 파티클이 마이크로전자 워크피스(106)의 표면에 충격을 준 것으로 밝혀졌다.
플라즈마 에칭 공정[예를 들어, 반응성 이온 에칭(reactive ion etch; RIE) 공정] 및/또는 플라즈마 증착 공정과 같은 플라즈마 처리 전에, 정전 척(electrostatic chuck; ESC)과 같은 척의 표면 상에 층(예를 들어, 박막)을 증착함으로써 마이크로전자 워크피스에 대한 플라즈마 처리 동안의 원하지 않은 파티클의 형성을 감소시키기 위한 실시예가 본 명세서에 설명된다. 층은 마이크로전자 워크피스(예를 들어, 반도체 웨이퍼)와 척 사이의 물리적 접촉을 감소시키거나 최소화하는 윤활제 또는 보호 코팅로서 작동한다. 물리적 접촉의 감소는 마이크로전자 워크피스의 후면의 스크래치를 감소시키고 마이크로전자 워크피스의 전면으로 이송되어 결함을 야기하고 수율을 감소시킬 수 있는 원하지 않은 파티클의 형성을 감소시킨다. 이와 같이, 개시된 실시예는 플라즈마 에칭 및/또는 증착 공정에 대한 파티클(PA) 성능 파라미터를 향상시킨다. 상이한 또는 추가의 피처, 변경 및 실시예가 또한 구현될 수 있고, 관련 시스템 및 방법이 또한 이용될 수 있다.
일 실시예에서, 처리 챔버 내의 척의 표면 상에 층을 형성하는 단계, 척의 표면 상에 마이크로전자 워크피스를 위치결정하는 단계, 및 마이크로전자 워크피스 상에 에칭 공정 또는 증착 공정 중 적어도 하나를 수행하는 단계를 포함하는 마이크로전자 워크피스를 처리하는 방법이 개시된다.
추가의 실시예에서, 수행하는 단계는 에칭 공정을 포함한다. 추가의 실시예에서, 에칭 공정은 플라즈마 에칭 공정을 포함한다. 여전히 추가의 실시예에서, 플라즈마 에칭 공정은 반응성 이온 에칭(RIE) 공정을 포함한다.
추가의 실시예에서, 수행 공정은 증착 공정을 포함한다. 추가의 실시예에서, 증착 공정은 플라즈마 증착 공정을 포함한다.
추가의 실시예에서, 방법은 열 전도를 용이하게 하기 위하여 척과 마이크로전자 워크피스 사이에 불활성 가스를 주입하는 단계를 또한 포함한다. 추가의 실시예에서, 척은 정전 척이다. 추가의 실시예에서, 마이크로전자 워크피스는 반도체 웨이퍼이다.
추가의 실시예에서, 층은 마이크로전자 워크피스의 후면과 척 사이의 접촉을 감소시키도록 구성된다. 추가의 실시예에서, 감소된 접촉은 층이 없이 발생하는 것보다는 더 적은 스크래치를 마이크로전자 워크피스의 후면에서 발생시키고, 스크래치는 마이크로전자 워크피스의 전면으로 이송될 수 있는 파티클을 형성하는 경향이 있다. 추가의 실시예에서, 방법은 층을 사용하여 마이크로전자 워크피스의 전면의 파티클 카운트를 1 내지 80 퍼센트 감소시킨다.
추가의 실시예에서, 형성하는 단계는 증착 공정을 사용하여 층을 증착하는 단계를 포함한다. 추가의 실시예에서, 증착 공정은 플라즈마 증착 공정을 포함한다. 추가의 실시예에서, 층은 탄소계 막을 포함한다. 추가의 실시예에서, 플라즈마 증착 공정은 CF4, CH4, CH2F2, CO2, CO, CHF3, CH3F, C4F8 또는 C4F6 중 적어도 하나를 포함한 가스 화학물을 사용한다. 추가의 실시예에서, 층은 실리콘계 막을 포함한다. 추가의 실시예에서, 플라즈마 증착 공정은 SiCl4를 포함한 가스 화학물을 사용한다.
추가의 실시예에서, 수행하는 단계는 하나 이상의 온도 전이를 포함한다. 추가의 실시예에서, 방법은 척의 표면으로부터 층을 제거하기 위한 세정 공정을 수행하는 단계를 더 포함한다.
본 발명 및 그 이점의 보다 완전한 이해는 첨부된 도면과 관련하여 취해진 다음의 설명을 참조함으로써 얻어질 수 있으며, 첨부된 도면에서 동일한 참조번호는 동일한 피처를 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시예만을 도시하고, 따라서 개시된 개념이 다른 동등한 효과의 실시예들을 인정할 수 있으므로 범위의 제한으로 간주되지 않는다.
도 1a(이전 기술)는 열 팽창 계수의 차이가 원하지 않은 파티클의 형성을 증가시키는 처리 챔버 내에서 마이크로전자 워크피스를 유지하기 위해 척을 사용하는 플라즈마 처리를 위한 예시적인 실시예를 제공한다.
도 1b(이전 기술)는 도 1a(이전 기술)의 종래의 에칭 공정에 대해 웨이퍼의 전면에 도달한 높은 카운트의 원하지 않은 파티클에 대한 예시적인 대표 실시예를 도시한다.
도 2a는 플라즈마 에칭 및/또는 증착 처리를 위해 마이크로전자 워크피스를 척에 커플링하기 전에 공정 챔버 내의 척 상에 보호 층이 형성되는 예시적인 실시예를 제공한다.
도 2b는 도 2a의 보호 층 기술을 이용하여 성취된 마이크로전자 워크피스의 전면 상의 원하지 않은 파티클의 감소에 대한 예시적인 대표 실시예를 도시한다.
도 3은 처리 챔버 내의 척 상에 보호 층이 형성되어 플라즈마 처리 동안 후면 스크래치로부터 원하지 않은 파티클의 형성을 감소시키는 예시적인 실시예의 공정도이다.
도 4a 내지 도 4d는 보호 층이 척의 표면 상에 형성되어 플라즈마 처리 동안 원하지 않은 파티클 생성을 감소시키기 위해 사용되는 예시적인 실시예의 단면도를 제공한다.
본 명세서에 설명된 바와 같이, 플라즈마 에칭 공정(예를 들어, RIE 공정) 및/또는 플라즈마 증착 공정과 같은 플라즈마 처리 동안 마이크로전자 워크피스를 유지하는데 척을 사용하기 전에, 정전 척(ESC)과 같은 척의 표면 상에 층이 증착된다. 척 상의 이 추가 재료 층(예를 들어, 박막)의 증착은 마이크로전자 워크피스(예를 들어, 반도체 웨이퍼)와 척(예들 들어, ESC) 사이의 물리적 접촉 및 마모를 감소시키거나 방지하기 위한 윤활제 또는 보호 코팅로서 작동한다. 웨이퍼 후면의 물리적 접촉 및 관련 스크래치의 감소는 웨이퍼 전면으로 이송될 수 있는 원하지 않은 파티클의 형성을 감소시킨다. 원하지 않은 파티클의 개수의 감소는 결함을 감소시키고 디바이스 스율을 향상시킨다. 이와 같이, 개시된 실시예는, 플라즈마 에칭 공정, RIE 공정 및/또는 증착 공정과 같은 플라즈마 공정의 파티클(PA) 성능을 향상시킨다. 본 명세서에 설명된 공정 기술의 이점을 취하면서 다른 이점 및 구현예가 또한 성취될 수 있다.
에칭 처리 챔버의 경우, 반도체 웨이퍼와 같은 마이크로전자 워크피스의 에지 상의 온도 전이로 인해, 반응성 이온 에칭(RIE) 공정과 같은 플라즈마 에칭 공정 동안에 파티클(PA) 형성이 현저히 증가될 수 있다는 것이 밝혀졌다. 유사한 파티클 형성은 플라즈마 증착 처리 동안 또한 발생할 수 있다. 이러한 원하지 않은 파티클 형성은 주로 마이크로전자 워크피스를 위한 재료와 척을 위한 재료 사이의 열 팽창 계수의 차이로 인한 온도 전이 동안에 야기된다. 예를 들어, 열 팽창 계수의 차이는 종종 온도 전이 동안의 웨이퍼 후면 스크래치로 이어지고, 이러한 스크래치는 원하지 않은 파티클 불순물의 형성으로 이어지는 것으로 확인되었다. 특히, 웨이퍼 후면 스크래치는 파티클 형성으로 이어지고, 이들 파티클은 종종 웨이퍼의 후면으로부터 웨이퍼의 전면으로 이송된다. 높은 카운트의 파티클 불순물은 일반적으로, 제조되고 있는 디바이스에 대한 디바이스 수율을 감소시키고 표면 결함을 증가시킨으로써 웨이퍼의 전면 상의 결함 성능을 저감시켰다. 추가적으로, 웨이퍼 후면 스크래치 및 관련 파티클 형성은 또한 웨이퍼 이송 모듈에 오염을 도입하는 경향이 있고, 따라서 플라즈마 에칭/증착 처리 장비를 후속하는 추가의 처리 장비에 오염을 도입하는 경향이 있다.
본 명세서에 기술된 실시예의 경우, 마이크로전자 워크피스(예를 들어, 반도체 웨이퍼)의 후면에 대한 물리적 접촉 및 스크래치가 감소된다. 이와 같이, 원하지 않은 파티클의 형성, 및 마이크로전자 워크피스의 전면으로의 이들 파티클 불순물의 이송이 또한 감소된다. 본 명세서에 기술된 바와 같이, 파티클 불순물의 이러한 감소는 플라즈마 에칭/증착 공정을 수행하기 전에 척(예를 들어, ESC)의 표면 상에 박막과 같은 층의 형성을 통해 달성된다. 이 층은 마이크로전자 워크피스와 척 사이의 물리적 접촉을 최소화함으로써 마이크로전자 워크피스의 후면의 스크래치로 인한 원하지 않은 파티클의 형성을 감소시키거나 제거하기 위한 윤활제 또는 보호 코팅로서 동작한다. 이러한 파티클 카운트의 감소는 플라즈마 에칭/증착 공정을 사용하여 제조되고 있는 마이크로전자 워크피스에 대한 디바이스 수율을 증가시키고 결함을 감소시킴으로써 파티클 성능 파라미터에 상당한 향상을 초래한다.
도 2a는 플라즈마 에칭 및/또는 증착 처리를 위해 마이크로전자 워크피스(106)를 척(108)에 커플링하기 전에 척(108) 상에 보호 층(202)이 형성되는 예시적인 실시예(200)를 제공한다. 플라즈마 증착 공정을 사용하여 척(108)의 표면에 박막이 증착될 수 있다. 보호 층(202)의 형성 후에, 마이크로전자 워크피스(106)가 척(108)에 커플링된다.
실시예(200)의 경우, 뷰(204)에 도시된 바와 같이 반도체 웨이퍼와 같은 마미크로전자 워크피스(106)에 플라즈마 처리가 행해지고 있다. 플라즈마 처리는 예를 들어 플라즈마 챔버(102) 내에 수행되는 플라즈마 에칭 공정 및/또는 플라즈마 증착 공정일 수 있다. 화살표(110)로 표시된 바와 같이, 플라즈마 처리 단계 동안에 온도 전이가 발생한다. 뷰(206)에 도시된 온도 전이 동안, 도 1a(이전 기술)의 이전 솔루션에 비해, 보호 층(202)으로 인해 원하지 않은 파티클의 형성이 크게 감소되거나 제거된다.
뷰(204)를 더 자세하게 보면, 마이크로전자 워크피스(106)는 플라즈마 에칭 공정(예를 들어, RIE 공정) 및/또는 플라즈마 증착 공정과 같은 플라즈마 처리 동안에 척(108)에 커플링된다. 척(108)으로서 ESC가 사용되면, 마이크로전자 워크피스(106)는 마이크로전자 워크피스(106)를 제위치에 유지하는 ESC 상에 유도된 정전 전하를 사용하여 ESC에 커플링된다. 플라즈마 에칭/증착 공정 동안, 플라즈마 가스가 점화되어 처리 챔버(102) 내에 플라즈마를 형성하고, 하나 이상의 에칭 및/또는 증착 공정 단계가 마이크로전자 워크피스(106)에 대해 수행된다.
도면(206)을 더 상세하게 보면, 마이크로전자 워크피스(106)(예를 들어, 웨이퍼)와 척(108)(예를 들어, ESC) 사이의 물리적 접촉이 보호 층(202)의 형성에 의해 감소되는 것이 도시된다. 특히, 플라즈마 공정에 대한 온도 전이 동안 이전 해결책으로 종종 발생되는 파티클 형성은 마이크로전자 워크피스(106) 및 척(108) 내의 재료들에 대한 열 팽창 계수의 차이에도 불구하고 크게 감소되거나 제거된다. 상자(120) 및 관련 화살표로 표시된 바와 같이, 온도 전이 동안 열 팽창에서의 차이가 여전히 존재하지만 파티클 형성은 보호 층(202)에 의해 억제된다. 결과의 낮은 파티클(PA) 카운트는 마이크로전자 워크피스(106)의 표면 내의 감소된 결함 및 제조되고 있는 마이크로전자 워크피스에 대한 향상된 디바이스 수율로 이어진다.
본 명세서에 기술된 바와 같이, 층(202)은 마이크로전자 워크피스(106)와 척(108) 사이의 물리적 접촉으로 인한 원하지 않은 파티클의 형성을 감소시키는 보호 코팅으로서 작용한다. 예를 들어, 온도 전이 동안에, 열 팽창 계수의 차이로 인한 마이크로전자 워크피스(106)의 후면 스크래치는 보호 층(202)의 존재에 의해 감소된다. 따라서, 원하지 않은 파티클에 대한 파티클 카운트는 종래 공정에 비해 크게 감소된다. 낮은 파티클 카운트는 파티클 불순물로 인한 결함을 감소시키고, 디바이스 수율을 증가시키는 것으로 이어진다. 예를 들어, 종래의 공정에 비해, 플라즈마 처리 전에 척(108) 상에 보호 층(202)의 증착을 통해 마이크로전자 워크피스의 전면 상의 파티클 카운트의 1 내지 80 퍼센트 감소가 달성될 수 있음이 밝혀졌다.
원하지 않은 파티클 형성의 감소의 표시는, 마이크로전자 워크피스(106)의 후면과 척(108)의 전면 사이의 상호작용의 일부를 나타내는 콜-아웃 박스(230)에서 더 상세하게 도시된다. 도시된 바와 같이, 보호 층(202)은 척(108)의 표면의 불균일한 부분(132)에 의해 스크래치되는 것으로부터 마이크로전자 워크피스(106)의 후면을 효과적으로 보호한다. 따라서, 척(108)과 마이크로전자 워크피스(106) 사이의 상대적이 움직임이 온도 전이 동안에 열 팽창 계수의 차이로 인해 증가되더라도, 원하지 않은 파티클 형성은 감소되거나 제거된다.
또한, 헬륨(He)과 같은 불활성 가스가 통상적으로 마이크로전자 워크피스(106)와 척(108) 사이의 갭에 주입된다. 이와 같이, 불활성 가스(232)(예를 들어, He)가 보호 층(202)과 마이크로전자 워크피스(106) 사이의 갭 내에 있을 것으로 예상된다. 이 불활성 가스(232)는 척(108)과 마이크로전자 워크피스(106) 사이의 열 전도를 유지하는데 사용된다. 이러한 목적으로 인해, 이 불활성 가스(232)에 대한 고압 조건이 예상된다.
도 2b는 마이크로전자 워크피스(106)의 물리적 접촉 및 후면 스크래치를 감소시키기 위해 본 명세서에 기술된 보호 층 기술을 사용하여 달성되는 마이크로전자 워크피스(106)의 전면 상의 원하지 않은 파티클의 감소에 대한 예시적인 대표 실시예를 도시한다. 약 44개의 파티클이 마이크로전자 워크피스(106)의 표면에 충격을주는 것으로 밝혀졌다. 이는 도 1b(이전 기술)의 이전 해결책에 비해 파티클의 총 개수의 27% 감소이다.
도 3은 원하지 않은 파티클의 형성을 감소시키기 위해 플라즈마 처리 동안 후면 스크래치로부터의 보호 층이 사용되는 예시적인 실시예(300)의 공정도이다. 블록(302)에서, 층은 처리 챔버 내에서 척의 표면 상에 형성된다. 블록(304)에서, 마이크로전자 워크피스가 척의 표면 상에 위치결정된다. 예를 들어, ESC가 척으로서 사용되는 경우, 마이크로전자 워크피스는 마이크로전자 워크피스를 제위치에 유지시키는 ESC에 유도된 정전 전하를 사용하여 ESC에 커플링된다. 블록(306)에서, 플라즈마 공정이 마이크로전자 워크피스에 대해 수행된다. 일 실시예에서, 플라즈마 공정은 RIE 공정 및/또는 다른 에칭 공정과 같은 플라즈마 에칭 공정이다. 일 실시예에서, 플라즈마 공정은 증착 공정이다. 또한, 플라즈마 에칭 및/또는 증착 공정은 하나 이상의 온도 전이를 포함할 수 있다. 추가적인 및/또는 상이한 공정 단계들이 또한 사용될 수 있지만, 여전히 본 명세서에 기술된 공정 기술의 이점을 취할 수 있다.
척 위에 보호 층을 형성함으로써, 개시된 실시예는 마이크로전자 워크피스를 위한 기판의 후면과 척 사이의 접촉을 감소시킨다. 본 명세서에 기술된 바와 같이, 감소된 접촉은 온도 전이 동안 기판의 후면에서 더 적은 스크래치를 초래한다. 대조적으로, 이전 해결책에 대해 온도 전이 동안의 후면 스크래치는 종종 기판의 전면으로 이송됨으로써 결함을 증가시키는 파티클의 형성을 야기하였다. 본 명세서에 기술된 방법은 프라즈마 처리 전에 척 상에 형성된느 보호 층을 포함하지 않은 방법과 비교하여, 파티클 카운트를 1 내지 80% 감소하도록 구성된다. 마이크로전자 워크피스와 척 사이에 보호 층을 형성하는 본 명세서에 기재된 기술을 사용하여 다른 특징들 및 이점들이 또한 성취될 수 있다.
도 4a 내지 도 4d는 처리 챔버에서 척(108)의 표면 상에 층(202)이 형성되는 예시적인 실시예의 단면도를 제공한다. 본 명세서에 기술된 바와 같이, 이 층(202)은 척(108)과 마이크로전자 워크피스(106) 사이에 보호 코팅을 제공함으로써 에칭/증착 프로세싱 동안 원하지 않은 파티클 생성을 감소시킨다.
도 4a는 윤활제 또는 보호 코팅을 제공하기 위해 척(108)의 표면 상에 층(202)이 형성되는 예시적인 실시예(401)의 단면도를 제공한다. 부분적으로, 보호 층(202)은 또한 척(108)에 대해 거친/불균일한 표면(132)을 효과적으로 매끄럽게 하고 덮는다. 일 실시예에서, 실제 플라즈마 공정이 수행되기 전에, 선택된 가스 화학물이 처리 챔버 내로 주입되고, 박막의 플라즈마 보조 증착이 수행되어 척(108)(예를 들어, ESC)의 표면 상에 보호 층(202)을 형성한다. 척(108) 상의 보호 층(202)의 형성 이외에 이 박막 또는 다른 재료 층이 또한 처리 챔버 상에 증착될 수 있다. 본 명세서에 기술된 바와 같이, 이 보호 층(202)은 웨이퍼와 ESC 사이의 물리적 접촉 및/또는 마모를 감소시키거나 방지하기 위해 보호 코팅 또는 윤활제로서 동작한다.
일 실시예에서, 보호 층(202)은 플라즈마 증착 공정 및 플라즈마 가스 화학물에 의해 척(108)(예를 들어, ESC)의 표면 상에 증착되어 탄소계 막, 실리콘계 막, 및/또는 다른 보호 막과 같은 보호 층을 증착한다. 탄소계 막을 형성하기 위해 사용되는 가스 화학물은 CF4, CH4, CH2F2, CO2, CO, CHF3, CH3F, C4F8, C4F6, 및/또는 다른 소망의 탄소 함유 화합물 또는 가스 중 하나 이상을 포함할 수 있다. 또한, 탄소계 막의 형성을 위한 가스 화합물 내에, SF6, SO2, O2, Ar, He, N2, Cl2, HBr, NF3, 및/또는 다른 화합물 또는 가스 중 하나 이상과 같은 추가의 가스가 포함될 수 있다. 실리콘계 칵을 형성하는데 사용되는 가스 화학물은 SiCl4 및/또는 다른 소망의 실리콘 함유 화합물 또는 가스 중 하나 이상을 포함할 수 있다. 또한, 실리콘계 막의 형성을 위한 가스 화합물 내에, CF4, CH2F2, SF6, CO2, CO, O2, Ar, He, N2, CHF3, CH3F, Cl2, HBr, C4F8, C4F6, NF3, 및/또는 다른 소망의 화합물 또는 가스 중 하나 이상과 같은 추가의 가스가 포함될 수 있다.
도 4b는 마이크로전자 워크피스(106)가 처리 챔버 내에서 척(108)에 커플링되는 예시적인 실시예(402)의 단면도를 제공한다. 예를 들어, 층(202)이 척(108) 상에 형성된 후에, 마이크로전자 워크피스(106)는 처리 챔버 내로 이동되고, 척(108)에 커플링되고, 플라즈마 처리를 위해 준비될 수 있다. 척(108)이 ESC인 경우, 마이크로전자 워크피스(106)는 또한 척(108)에 정전기적으로 커플링되어 척(108)에 의해 유지된다. 그러나, 본 명세서에 설명된 바와 같이, 마이크로전자 워크피스(106)는 윤활제 또는 보호 코팅으로서 동작하는, 증착된 박막과 같은 층(202)의 상단에 물리적으로 위치된다. 또한, 헬륨(He)과 같은 불활성 가스가 일반적으로 마이크로전자 워크피스(106)와 척(108) 사이의 갭으로 주입된다. 이와 같이, 불활성 가스(232)(예를 들어, He)가 보호 층(202)과 마이크로전자 워크피스(106) 사이의 갭 내에 있을 것으로 예상된다. 이 불활성 가스(232)는 척(108)과 마이크로전자 워크피스(106) 사이의 열 전도를 유지하는데 사용된다. 이러한 목적으로 인해, 이 불활성 가스(232)에 대한 고압 조건이 예상된다.
도 4c는 마이크로전자 워크피스(106)에 화살표(410)에 의해 표시된 바와 같이 플라즈마 처리가 행해지는 예시적인 실시예(403)의 단면도를 제공한다. 본 명세서에 기술된 바와 같이, 층(202)이 마이크로전자 워크피스(106)와 척(108)의 표면 사이의 물리적 접촉을 감소하거나 방지하기 위한 보호 코팅으로서 작동함으로써, 마이크로전자 워크피스(106)의 후면에 대한 스크래치를 감소시키거나 최소화한다. 예를 들어, 이 스크래치는 화살표(410)에 의해 표시된 플라즈마 처리를 위한 온도 전이 동안 팽창 계수의 차이로 인해 발생할 수 있다. 스크래치를 감소시키거나 최소화함으로써, 마이크로전자 워크피스(106)와 척(108) 사이의 물리적 접촉으로부터 형성된 다수의 파티클이 감소된다.
도 4d는 마이크로전자 워크피스(106)의 전면 상에서 원하지 않은 파티클(420)가 감소된 예시적인 실시예(404)의 단면도를 제공한다. 본 명세서에 기술된 바와 같이, 후면 스크래치으로부터의 원하지 않은 파티클 형성의 감소는 마이크로전자 워크피스(106)의 전면으로 이송되는 파티클 수를 현저히 감소시킨다. 마이크로전자 워크피스(106)의 전면에 도달하는 원하지 않은 파티클(420)의 개수 또는 파티클 카운트의 감소는 결함을 감소시키고 수율을 향상시킨다.
도 4a 내지 도 4d가 일 예시적인 실시예를 제공하고, 추가의 및/또는 상이한 공정 단계가 또한 사용될 수 있다는 것이 주목된다. 예를 들어, 마이크로전자 워크피스(106)의 처리 후에, 추가적인 챔버 세정 공정이 또한 사용되어, 재료 층(202)(예들 들어, 박막)을 제거하고 다음의 마이크로전자 워크피스의 처리를 위해 챔버 조건을 리셋할 수 있다. 예를 들어, 이 챔버 세정 공정은 증착되었던 것에 따라 척(108)의 표면으로부터 그리고/또는 처리 챔버로부터 증착된 박막을 제거하는데 사용될 수 있다. 이 챔버 세정 공정은 각각의 처리된 마이크로전자 워크피스(106)에 대해 반복될 수 있다. 다른 변형예가 또한 본 명세서에 설명된 기술의 이점을 여전히 취하면서 구현될 수 있다.
하나 이상의 증착 공정이 본 명세서에 기재된 재료 층을 형성하는데 사용될 수 있음을 주목한다. 예를 들어, 하나 이상의 증착은 화학 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD) 및/또는 다른 증착 공정을 사용하여 구현될 수 있다. 플라즈마 증착 공정의 경우, 다양한 압력, 전력, 플로우 및 온도 조건에서 하나 이상의 희석 가스(예를 들어, 아르곤, 질소 등)와의 조합으로 탄화수소, 플루오로 카본 또는 질소 함유 탄화수소를 포함하지만, 이에 한정되지 않는 전구체 가스 혼합물이 사용될 수 있다. PR 층에 관한 리소그래피 공정은 광학 리소그래피, 극자외선(EUV) 리소그래피 및/또는 다른 리소그래피 공정을 사용하여 구현될 수 있다. 에칭 공정은 플라즈마 에칭 공정, 방전 에칭 공정 및/또는 다른 소망의 에칭 공정을 사용하여 구현될 수 있다. 예를 들어, 플라즈마 에칭 공정은 플루오로 카본, 산소, 질소, 수소, 아르곤 및/또는 다른 가스를 함유한 플라즈마를 사용하여 구현될 수 있다. 또한, 공정 단계에 대한 동작 변수는 비아 형성 동안 비아에 대한 CD 타겟 파라미터가 달성되는 것을 보장하도록 제어될 수 있다. 동작 변수는 예를 들어 챔버 온도, 챔버 압력, 가스의 유량, 플라즈마 발생시 전극 어셈블리에 인가되는 주파수 및/또는 전력 및/또는 처리 단계에 대한 다른 동작 변수를 포함할 수 있다. 또한 본 명세서에 설명된 기술의 이점을 여전히 취하면서 변형이 구현될 수 있다.
본 명세서 전반에 걸친 "일실시예" 또는 "실시예"에 대한 참조는 본 실시예와 관련하여 설명된 특정 피처, 구조물, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하며, 그들이 모든 실시예에 존재함을 나타내지는 않는다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서의 "일실시예에서" 또는 "실시예에서"라는 표현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조물, 재료 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 다양한 추가 층 및/또는 구조물이 포함될 수 있고/있거나 기재된 피처는 다른 실시예에서 생략될 수 있다.
본 명세서에서 사용되는 "마이크로전자 워크피스"은 일반적으로 본 발명에 따라 처리되는 대상을 지칭한다. 마이크로전자 워크피스는 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, 박막과 같은 베이스 기판 구조물 상의 또는 그 위에 놓인 반도체 기판 또는 층과 같은 베이스 기판 구조물일 수 있다. 따라서, 워크피스는 임의의 특정 베이스 구조물, 하부 층 또는 상부 층, 패터닝되거나 패터닝되지 않은 것으로 제한되는 것이 아니라, 오히려 임의의 그러한 층 또는 베이스 구조물, 및 이러한 층들 또는 베이스 구조물의 조합을 포함하는 것으로 고려된다. 이하의 설명은 특정 유형의 기판을 참조할 수 있지만, 이는 단지 설명을 위한 것이며 한정하려는 것은 아니다.
본 명세서에 사용된 "기판"이라는 용어는 그 위에 재료가 형성되는 베이스 재료 또는 구조물을 의미하고 포함한다. 기판은 단일 재료, 복수의 상이한 재료의 층, 상이한 재료 또는 상이한 구조의 영역을 갖는 층 또는 층들 등을 포함할 수 있다. 이들 재료는 반도체, 절연체, 도체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 하나 이상의 층을 갖는 금속 전극 또는 반도체 기판, 그 위에 형성된 구조물 또는 영역일 수 있다. 기판은 통상적인 실리콘 기판 또는 반도체 재료 층을 포함하는 다른 벌크 기판일 수 있다. 본 명세서에 사용된 바와 같이, "벌크 기판"이라는 용어는 실리콘 웨이퍼뿐만 아니라, 실리콘-온-사파이어("SOS") 기판 및 실리콘-온-글래스("SOG") 기판과 같은 실리콘-온-인슐레이터("SOI") 기판, 베이스 반도체 토대 상의 실리콘의 에피택셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료를 포함할 수 있다. 기판은 도핑되거나 도핑되지 않을 수 있다.
마이크로전자 워크피스를 처리하기 위한 시스템 및 방법은 다양한 실시예로 설명된다. 관련 기술 분야의 당업자는 다양한 실시예가 특정 상세 중 하나 이상없이, 또는 다른 대체 및/또는 추가 방법, 재료 또는 컴포넌트를 가지고 실시될 수 있다는 것을 인지할 것이다. 다른 경우에서, 잘 알려진 구조물, 재료 또는 동작은 본 발명의 다양한 실시예의 측면들을 모호하게 하는 것을 회피하기 위해 상세에서 도시되거나 설명되지 않는다. 마찬가지로, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 특정 번호, 재료 및 구성이 열거된다. 그럼에도 불구하고, 본 발명은 특정 상세없이 실시될 수 있다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현이며, 반드시 일정한 비율로 그려진 것은 아니다.
설명된 시스템 및 방법의 추가의 수정 및 대안적인 실시예는 이 설명의 관점에서 당업자에게 명백할 것이다. 따라서, 기술된 시스템 및 방법은 이러한 예시적인 구성에 의해 한정되지 않는다는 것이 인지될 것이다. 본 명세서에 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시예로서 취해진 것으로 이해된다. 다양한 변경이 구현에 있어서 이루어질 수 있다. 따라서, 본 발명이 특정 실시예를 참조하여 본 명세서에서 설명되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 따라서, 상세한 설명 및 도면은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 하며, 이러한 수정은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 특정 실시예와 관련하여 본 명세서에 기재된 문제점에 대한 어떠한 이득, 이점 또는 해결책도 임의의 또는 모든 청구 범위의 결정적, 필요적, 또는 필수적인 피처 또는 요소로서 해석되지 않는다.

Claims (20)

  1. 마이크로전자 워크피스를 처리하는 방법에 있어서,
    처리 챔버 내의 척의 표면 상에 층을 형성하는 단계;
    상기 척의 표면 상에 마이크로전자 워크피스를 위치결정하는 단계;
    상기 마이크로전자 워크피스 상에 에칭 공정 또는 증착 공정 중 적어도 하나를 수행하는 단계
    를 포함하는, 마이크로전자 워크피스 처리 방법.
  2. 제 1 항에 있어서,
    상기 수행하는 단계는 에칭 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  3. 제 2 항에 있어서,
    상기 에칭 공정은 플라즈마 에칭 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  4. 제 3 항에 있어서,
    상기 플라즈마 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE) 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  5. 제 1 항에 있어서,
    상기 수행하는 단계는 증착 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  6. 제 5 항에 있어서,
    상기 증착 공정은 플라즈마 증착 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  7. 제 1 항에 있어서,
    열 전도를 용이하게 하기 위하여 상기 척과 상기 마이크로전자 워크피스 사이에 불활성 가스를 주입하는 단계를 더 포함하는, 마이크로전자 워크피스 처리 방법.
  8. 제 1 항에 있어서,
    상기 척은 정전 척인 것인, 마이크로전자 워크피스 처리 방법.
  9. 제 1 항에 있어서,
    상기 마이크로전자 워크피스는 반도체 웨이퍼인 것인, 마이크로전자 워크피스 처리 방법.
  10. 제 1 항에 있어서,
    상기 층은 상기 마이크로전자 워크피스의 후면과 상기 척 사이의 접촉을 감소시키도록 구성되는 것인, 마이크로전자 워크피스 처리 방법.
  11. 제 10 항에 있어서,
    상기 감소된 접촉은 상기 층이 없이 발생하는 것보다는 더 적은 스크래치를 상기 마이크로전자 워크피스의 후면에서 발생시키고, 상기 스크래치는 상기 마이크로전자 워크피스의 전면으로 이송될 수 있는 파티클을 형성하는 경향이 있는 것인, 마이크로전자 워크피스 처리 방법.
  12. 제 10 항에 있어서,
    상기 방법은 상기 층을 사용하여 상기 마이크로전자 워크피스의 전면의 파티클 카운트(count)를 1 내지 80 퍼센트 감소시키는 것인, 마이크로전자 워크피스 처리 방법.
  13. 제 1 항에 있어서,
    상기 수행하는 단계는 하나 이상의 온도 전이를 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  14. 제 1 항에 있어서,
    상기 형성하는 단계는 증착 공정을 사용하여 상기 층을 증착하는 단계를 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  15. 제 14 항에 있어서,
    상기 증착 공정은 플라즈마 증착 공정을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  16. 제 15 항에 있어서,
    상기 층은 탄소계 막을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  17. 제 16 항에 있어서,
    상기 플라즈마 증착 공정은 CF4, CH4, CH2F2, CO2, CO, CHF3, CH3F, C4F8 또는 C4F6 중 적어도 하나를 포함한 가스 화학물을 사용하는 것인, 마이크로전자 워크피스 처리 방법.
  18. 제 14 항에 있어서,
    상기 층은 실리콘계 막을 포함하는 것인, 마이크로전자 워크피스 처리 방법.
  19. 제 18 항에 있어서,
    상기 플라즈마 증착 공정은 SiCl4를 포함한 가스 화학물을 사용하는 것인, 마이크로전자 워크피스 처리 방법.
  20. 제 1 항에 있어서,
    상기 척의 표면으로부터 상기 층을 제거하기 위한 세정 공정을 수행하는 단계를 더 포함하는, 마이크로전자 워크피스 처리 방법.
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