KR20190142346A - 가공 대상물 절단 방법 - Google Patents

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Abstract

가공 대상물 절단 방법은, 단결정 실리콘 기판과, 제1 주면측에 마련된 기능 소자층을 가지는 가공 대상물을 준비하는 제1 스텝과, 가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 내부에, 적어도 1열의 개질 영역을 형성하고, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 적어도 1열의 개질 영역과 가공 대상물의 제2 주면과의 사이에 걸치도록 균열을 형성하는 제2 스텝과, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층을 제2 주면에 형성하는 제3 스텝과, 에칭 보호층이 제2 주면에 형성된 상태에서, 가공 대상물에 제2 주면측으로부터 드라이 에칭을 실시하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 제2 주면에 개구되는 홈을 형성하는 제4 스텝을 구비한다.

Description

가공 대상물 절단 방법
본 개시는, 가공 대상물 절단 방법에 관한 것이다.
가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라 가공 대상물에 적어도 1열의 개질 영역을 형성하고, 가공 대상물에 붙여진 확장 필름을 확장시키는 것에 의해, 복수의 절단 예정 라인의 각각을 따라 가공 대상물을 복수의 반도체 칩으로 절단하는 가공 대상물 절단 방법이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 일본특허 제4781661호 공보
상술한 바와 같은 가공 대상물 절단 방법에서는, 확장 필름을 확장시키는 것에 의해, 개질 영역으로부터 신장된 균열을 가공 대상물의 양 주면(主面)에 도달시켜 가공 대상물을 복수의 반도체 칩으로 절단하는 경우가 있지만, 복수의 반도체 칩으로 절단되지 않는 부분이 남는 경우가 있다.
본 개시는, 가공 대상물을 복수의 반도체 칩으로 확실히 절단할 수 있는 가공 대상물 절단 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 측면의 가공 대상물 절단 방법은, 단결정 실리콘 기판과, 제1 주면(主面)측에 마련된 기능 소자층을 가지는 가공 대상물을 준비하는 제1 스텝과, 제1 스텝 후에, 가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 내부에, 적어도 1열(列)의 개질(改質) 영역을 형성하고, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 적어도 1열의 개질 영역과 가공 대상물의 제2 주면과의 사이에 걸치도록 균열을 형성하는 제2 스텝과, 제2 스텝 후에, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층을 제2 주면에 형성하는 제3 스텝과, 제3 스텝 후에, 에칭 보호층이 제2 주면에 형성된 상태에서, 가공 대상물에 제2 주면측으로부터 드라이 에칭을 실시하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 제2 주면에 개구되는 홈을 형성하는 제4 스텝을 구비한다.
이 가공 대상물 절단 방법에서는, 적어도 1열의 개질 영역과 가공 대상물의 제2 주면과의 사이에 걸치도록 균열이 형성된 가공 대상물에, 제2 주면측으로부터 드라이 에칭을 실시한다. 이 때, 제2 주면에는, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층이 형성되어 있다. 이것에 의해, 드라이 에칭이 제2 주면측으로부터 균열을 따라서 선택적으로 진행되어, 개구의 폭이 좁고 또한 깊은 홈이 복수의 절단 예정 라인의 각각을 따라 형성된다. 따라서, 예를 들면, 홈이 개구되는 제2 주면측에 붙여진 확장 필름을 확장시키는 것에 의해, 절단 예정 라인의 각각을 따라 가공 대상물을 복수의 반도체 칩으로 확실히 절단할 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법에 있어서는, 제4 스텝에서는, 에칭 보호층이 잔존하도록, 제2 주면측으로부터 드라이 에칭을 실시해도 괜찮다. 이것에 의하면, 반도체 칩에서, 에칭 보호층을, 강도적인 보강층, 불순물을 포착하는 게터링(gettering)층으로서 기능시킬 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법에 있어서는, 제4 스텝에서는, 에칭 보호층이 제거되도록, 제2 주면측으로부터 드라이 에칭을 실시해도 괜찮다.이것에 의하면, 반도체 칩에서, 에칭 보호층에 의해서 불필요한 영향이 생기는 것을 방지할 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법에 있어서는, 제2 스텝에서는, 가공 대상물의 두께 방향으로 늘어서는 복수 열의 개질 영역을 형성하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라 적어도 1열의 개질 영역을 형성하고, 복수 열의 개질 영역에서 서로 이웃하는 개질 영역의 사이에 걸치도록 균열을 형성해도 괜찮다. 이것에 의하면, 드라이 에칭을 보다 깊게 선택적으로 진행시킬 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법에 있어서는, 제2 스텝에서는, 복수의 절단 예정 라인의 각각을 따라 늘어서는 복수의 개질 스폿을 형성하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라 적어도 1열의 개질 영역을 형성하고, 복수의 개질 스폿에서 서로 이웃하는 개질 스폿의 사이에 걸치도록 균열을 형성해도 좋다. 이것에 의하면, 드라이 에칭을 보다 효율 좋게 선택적으로 진행시킬 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법은, 제4 스텝 후에, 제2 주면측에 확장 필름을 붙이고, 확장 필름을 확장시키는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물을 복수의 반도체 칩으로 절단하는 제5 스텝을 더 구비해도 괜찮다. 이것에 의하면, 절단 예정 라인의 각각을 따라 가공 대상물을 복수의 반도체 칩으로 확실히 절단할 수 있다. 게다가, 확장 필름 상에서 복수의 반도체 칩이 서로 떨어져 있기 때문에, 반도체 칩의 픽업(pickup)의 용이화를 도모할 수 있다.
본 개시의 일 측면의 가공 대상물 절단 방법은, 단결정 실리콘 기판과, 제1 주면측에 마련된 기능 소자층을 가지는 가공 대상물을 준비하는 제1 스텝과, 제1 스텝 후에, 가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 내부에, 적어도 1열의 개질 영역을 형성하고, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 적어도 1열의 개질 영역과 제1 주면과의 사이에 걸치도록 균열을 형성하는 제2 스텝과, 제2 스텝 후에, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층을 제1 주면에 형성하는 제3 스텝과, 제3 스텝 후에, 에칭 보호층이 제1 주면에 형성된 상태에서, 가공 대상물에 제1 주면측으로부터 드라이 에칭을 실시하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 가공 대상물에, 제1 주면에 개구되는 홈을 형성하는 제4 스텝을 구비한다.
이 가공 대상물 절단 방법에서는, 적어도 1열의 개질 영역과 가공 대상물의 제1 주면과의 사이에 걸치도록 균열이 형성된 가공 대상물에, 제1 주면측으로부터 드라이 에칭을 실시한다. 이 때, 제1 주면에는, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층이 형성되어 있다. 이것에 의해, 드라이 에칭이 제1 주면측으로부터 균열을 따라서 선택적으로 진행되어, 개구의 폭이 좁고 또한 깊은 홈이 복수의 절단 예정 라인의 각각을 따라 형성된다. 따라서, 예를 들면, 제2 주면측에 붙여진 확장 필름을 확장시키는 것에 의해, 절단 예정 라인의 각각을 따라 가공 대상물을 복수의 반도체 칩으로 확실히 절단할 수 있다.
본 개시에 의하면, 가공 대상물을 복수의 반도체 칩으로 확실히 절단할 수 있는 가공 대상물 절단 방법을 제공하는 것이 가능해진다.
도 1은, 개질 영역의 형성에 이용되는 레이저 가공 장치의 개략 구성도이다.
도 2는, 개질 영역의 형성의 대상이 되는 가공 대상물의 평면도이다.
도 3은, 도 2의 가공 대상물의 III－III선을 따른 단면도이다.
도 4는, 레이저 가공 후의 가공 대상물의 평면도이다.
도 5는, 도 4의 가공 대상물의 V－V선을 따른 단면도이다.
도 6은, 도 4의 가공 대상물의 VI－VI선을 따른 단면도이다.
도 7은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 단면도이다.
도 8은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 단면도이다.
도 9는, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 단면도이다.
도 10은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 단면도이다.
도 11은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 12는, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 13은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다
도 14는, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 15는, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 16은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 17은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 18은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 19는, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 20은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 도면이다.
도 21은, 가공 대상물 절단 방법에 관한 실험 결과를 설명하기 위한 가공 대상물의 사시도이다.
도 22는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 23은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 24는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 25는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 26은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 반도체 칩의 사시도이다.
도 27은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 도면이다.
도 28은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 29는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 30은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 31은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 32는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 반도체 칩의 사시도이다.
도 33은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 34는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 35는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 36은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 37은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 38은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 39는, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
도 40은, 일 실시 형태에 관한 가공 대상물 절단 방법을 설명하기 위한 단면도이다.
이하, 본 개시의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또, 각 도면에서 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복하는 설명을 생략한다.
본 실시 형태에 관한 가공 대상물 절단 방법에서는, 가공 대상물에 레이저광을 집광(集光)하는 것에 의해, 절단 예정 라인을 따라서 가공 대상물에 개질 영역을 형성한다. 그래서, 먼저, 개질 영역의 형성에 대해서, 도 1~도 6을 참조하여 설명한다.
도 1에 나타내어지는 바와 같이, 레이저 가공 장치(100)는, 레이저광(L)을 펄스 발진(發振)하는 레이저광 출사부인 레이저 광원(101)과, 레이저광(L)의 광축(광로)의 방향을 90°바꾸도록 배치된 다이크로익 미러(103)와, 레이저광(L)을 집광하기 위한 집광용 렌즈(105)를 구비하고 있다. 또, 레이저 가공 장치(100)는, 집광용 렌즈(105)에서 집광된 레이저광(L)이 조사되는 가공 대상물(1)을 지지하기 위한 지지대(107)와, 지지대(107)를 이동시키기 위한 스테이지(111)와, 레이저광(L)의 출력(펄스 에너지, 광 강도)이나 펄스 폭, 펄스 파형 등을 조절하기 위해서 레이저 광원(101)을 제어하는 레이저 광원 제어부(102)와, 스테이지(111)의 이동을 제어하는 스테이지 제어부(115)를 구비하고 있다.
레이저 가공 장치(100)에서는, 레이저 광원(101)으로부터 출사된 레이저광(L)은, 다이크로익 미러(103)에 의해서 그 광축의 방향이 90°바뀌어지고, 지지대(107) 상에 재치(載置)된 가공 대상물(1)의 내부에 집광용 렌즈(105)에 의해서 집광된다. 이것과 함께, 스테이지(111)가 이동시켜지고, 가공 대상물(1)이 레이저광(L)에 대해서 절단 예정 라인(5)을 따라서 상대 이동시켜진다. 이것에 의해, 절단 예정 라인(5)을 따른 개질 영역이 가공 대상물(1)에 형성된다. 또, 여기에서는, 레이저광(L)을 상대적으로 이동시키기 위해서 스테이지(111)를 이동시켰지만, 집광용 렌즈(105)를 이동시켜도 괜찮고, 혹은 이들 양쪽 모두를 이동시켜도 괜찮다.
가공 대상물(1)로서는, 반도체 재료로 형성된 반도체 기판이나 압전 재료로 형성된 압전 기판 등을 포함하는 판 모양의 부재(예를 들면, 기판, 웨이퍼 등)가 이용된다. 도 2에 나타내어지는 바와 같이, 가공 대상물(1)에는, 가공 대상물(1)을 절단하기 위한 절단 예정 라인(5)이 설정되어 있다. 절단 예정 라인(5)은, 직선 모양으로 연장된 가상선이다. 가공 대상물(1)의 내부에 개질 영역을 형성하는 경우, 도 3에 나타내어지는 바와 같이, 가공 대상물(1)의 내부에 집광점(집광 위치)(P)을 맞춘 상태에서, 레이저광(L)을 절단 예정 라인(5)을 따라서(즉, 도 2의 화살표 A 방향으로) 상대적으로 이동시킨다. 이것에 의해, 도 4, 도 5 및 도 6에 나타내어지는 바와 같이, 개질 영역(7)이 절단 예정 라인(5)을 따라서 가공 대상물(1)에 형성되고, 절단 예정 라인(5)을 따라서 형성된 개질 영역(7)이 절단 기점 영역(8)이 된다.
집광점(P)은, 레이저광(L)이 집광되는 개소이다. 절단 예정 라인(5)은, 직선 모양에 한정하지 않고 곡선 모양이라도 좋고, 이들이 조합된 3차원 모양이라도 괜찮고, 좌표 지정된 것이라도 괜찮다. 절단 예정 라인(5)은, 가상선에 한정하지 않고 가공 대상물(1)의 표면(3)에 실제로 그어진 선이라도 좋다. 개질 영역(7)은, 연속적으로 형성되는 경우도 있고, 단속적으로 형성되는 경우도 있다. 개질 영역(7)은 열(列) 모양이라도 점 모양이라도 좋고, 요점은, 개질 영역(7)은 적어도 가공 대상물(1)의 내부에 형성되어 있으면 좋다. 또, 개질 영역(7)을 기점으로 균열이 형성되는 경우가 있고, 균열 및 개질 영역(7)은, 가공 대상물(1)의 외표면(표면(3), 이면, 혹은 외주면)에 노출되어 있어도 괜찮다. 개질 영역(7)을 형성할 때의 레이저광 입사면은, 가공 대상물(1)의 표면(3)에 한정되는 것이 아니고, 가공 대상물(1)의 이면이라도 좋다.
덧붙여서, 가공 대상물(1)의 내부에 개질 영역(7)을 형성하는 경우에는, 레이저광(L)은, 가공 대상물(1)을 투과함과 아울러, 가공 대상물(1)의 내부에 위치하는 집광점(P) 근방에서 특히 흡수된다. 이것에 의해, 가공 대상물(1)에 개질 영역(7)이 형성된다(즉, 내부 흡수형 레이저 가공). 이 경우, 가공 대상물(1)의 표면(3)에서는 레이저광(L)이 대부분 흡수되지 않으므로, 가공 대상물(1)의 표면(3)이 용융하지 않는다. 한편, 가공 대상물(1)의 표면(3) 또는 이면에 개질 영역(7)을 형성하는 경우에는, 레이저광(L)은, 표면(3) 또는 이면에 위치하는 집광점(P) 근방에서 특히 흡수되고, 표면(3) 또는 이면으로부터 용융되어 제거되어, 구멍이나 홈 등의 제거부가 형성된다(표면 흡수형 레이저 가공).
개질 영역(7)은, 밀도, 굴절률, 기계적 강도나 그 외의 물리적 특성이 주위와는 다른 상태가 된 영역을 말한다. 개질 영역(7)으로서는, 예를 들면, 용융 처리 영역(일단 용융후 재고체화한 영역, 용융 상태 중의 영역 및 용융으로부터 재고체화하는 상태 중의 영역 중 적어도 어느 하나를 의미함), 크랙 영역, 절연 파괴 영역, 굴절률 변화 영역 등이 있으며, 이들이 혼재한 영역도 있다. 게다가, 개질 영역(7)으로서는, 가공 대상물(1)의 재료에서 개질 영역(7)의 밀도가 비개질 영역의 밀도와 비교하여 변화한 영역이나, 격자 결함이 형성된 영역이 있다. 가공 대상물(1)의 재료가 단결정 실리콘인 경우, 개질 영역(7)은, 고전위 밀도 영역이라고도 할 수 있다.
용융 처리 영역, 굴절률 변화 영역, 개질 영역(7)의 밀도가 비개질 영역의 밀도와 비교하여 변화한 영역, 및 격자 결함이 형성된 영역은, 또한, 그들 영역의 내부나 개질 영역(7)과 비개질 영역과의 계면(界面)에 균열(갈라짐, 마이크로 크랙)을 내포하고 있는 경우가 있다. 내포되는 균열은, 개질 영역(7)의 전면(全面)에 걸치는 경우나 일부분만이나 복수 부분에 형성되는 경우가 있다. 가공 대상물(1)은, 결정 구조를 가지는 결정 재료로 이루어지는 기판을 포함한다. 예를 들면 가공 대상물(1)은, 질화 갈륨(GaN), 실리콘(Si), 실리콘카바이드(SiC), LiTaO3, 및 사파이어(Al2O3) 중 적어도 어느 하나로 형성된 기판을 포함한다. 환언하면, 가공 대상물(1)은, 예를 들면, 질화 갈륨 기판, 실리콘 기판, SiC 기판, LiTaO3 기판, 또는 사파이어 기판을 포함한다. 결정 재료는, 이방성 결정 및 등방성 결정 중 어느 하나라도 좋다. 또, 가공 대상물(1)은, 비결정 구조(비정질 구조)를 가지는 비결정 재료로 이루어지는 기판을 포함하고 있어도 좋고, 예를 들면 유리 기판을 포함하고 있어도 괜찮다.
본 실시 형태에서는, 절단 예정 라인(5)을 따라서 개질 스폿(spot)(가공 흔적)을 복수 형성하는 것에 의해, 개질 영역(7)을 형성할 수 있다. 이 경우, 복수의 개질 스폿이 모이는 것에 의해서 개질 영역(7)이 된다. 개질 스폿은, 펄스 레이저광의 1펄스의 쇼트(shot)(즉 1펄스의 레이저 조사：레이저 쇼트)로 형성되는 개질 부분이다. 개질 스폿으로서는, 크랙 스폿, 용융 처리 스폿 혹은 굴절률 변화 스폿, 또는 이들 중 적어도 1개가 혼재하는 것 등을 들 수 있다. 개질 스폿에 대해서는, 요구되는 절단 정밀도, 요구되는 절단면의 평탄성, 가공 대상물(1)의 두께, 종류, 결정 방위 등을 고려하여, 그 크기나 발생하는 균열의 길이를 적절히 제어할 수 있다. 또, 본 실시 형태에서는, 절단 예정 라인(5)을 따라서, 개질 스폿을 개질 영역(7)으로서 형성할 수 있다.
[가공 대상물 절단 방법에 관한 실험 결과]
먼저, 가공 대상물 절단 방법의 일 예에 대해서, 도 7~도 10을 참조하여 설명한다. 또, 도 7~도 10에 나타내어지는 각 구성은 모식적인 것이며, 각 구성의 종횡비(縱橫比) 등은 실제의 것과는 다르다.
도 7의 (a)에 나타내어지는 바와 같이, 단결정 실리콘 기판(11)과, 제1 주면(主面)(1a)측에 마련된 기능 소자층(12)을 가지는 가공 대상물(1)을 준비하고, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)에 붙인다. 기능 소자층(12)은, 제1 주면(1a)을 따라서 예를 들면 매트릭스 모양으로 배열된 복수의 기능 소자(12a)(포토 다이오드 등의 수광 소자, 레이저 다이오드 등의 발광 소자, 또는 회로로서 형성된 회로 소자 등)를 포함하고 있다. 또, 가공 대상물(1)의 제2 주면(1b)(제1 주면(1a)과는 반대측의 주면)은, 단결정 실리콘 기판(11)에서의 기능 소자층(12)과는 반대측의 표면이다.
이어서, 도 7의 (b)에 나타내어지는 바와 같이, 제2 주면(1b)을 레이저광 입사면으로 하여 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 균열(31)을 형성한다. 복수의 절단 예정 라인(5)은, 가공 대상물(1)의 두께 방향으로부터 본 경우에 서로 이웃하는 기능 소자(12a)의 사이를 통과하도록, 예를 들면 격자 모양으로 설정되어 있다. 복수의 절단 예정 라인(5)의 각각을 따라 형성된 복수 열의 개질 영역(7)은, 가공 대상물(1)의 두께 방향으로 늘어서 있다. 균열(31)은, 적어도, 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)과 제2 주면(1b)과의 사이에 걸쳐져 있다.
이어서, 도 8의 (a)에 나타내어지는 바와 같이, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하는 것에 의해, 도 8의 (b)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 홈(32)을 형성한다. 홈(32)은, 제2 주면(1b)에 개구되는 예를 들면 V홈(단면 V자 모양의 홈)이다. 홈(32)은, 드라이 에칭이 제2 주면(1b)측으로부터 균열(31)을 따라서(즉, 복수의 절단 예정 라인(5)의 각각을 따라서) 선택적으로 진행되는 것에 의해 형성된다. 그리고, 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)이 드라이 에칭에 의해서 제거되는 것에 의해, 홈(32)의 내면에 요철 영역(9)이 형성된다. 요철 영역(9)은, 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)에 대응하는 요철 형상을 나타내고 있다. 이들 상세에 대하여는 후술한다.
또, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시한다는 것은, 제1 주면(1a)을 보호 필름 등에 의해 덮고, 제2 주면(1b)(또는, 복수의 절단 예정 라인(5)의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층(23)(후술))을 에칭 가스에 의해 쬔 상태에서, 단결정 실리콘 기판(11)에 드라이 에칭을 실시하는 것을 의미한다. 특히, 반응성 이온 에칭(플라즈마 에칭)을 실시하는 경우에는, 플라즈마 중의 반응종(反應種)을 제2 주면(1b)(또는, 복수의 절단 예정 라인(5)의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층(23)(후술))에 조사하는 것을 의미한다.
이어서, 도 9의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 가공 대상물(1)의 제2 주면(1b)에 붙이고, 도 9의 (b)에 나타내어지는 바와 같이, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)으로부터 제거한다. 이어서, 도 10의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 확장시키는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 절단하고, 도 10의 (b)에 나타내어지는 바와 같이, 반도체 칩(15)을 픽업한다.
다음으로, 상술한 가공 대상물 절단 방법의 일 예와 같이 개질 영역을 형성한 후에 드라이 에칭을 실시한 경우의 실험 결과에 대해 설명한다.
제1 실험(도 11 및 도 12 참조)에서는, 두께 400μm의 단결정 실리콘 기판에 2mm 간격으로 스트라이프 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 복수 열의 개질 영역을 단결정 실리콘 기판에 형성했다. 도 11의 (a)는, 개질 영역 형성 후의 단결정 실리콘 기판의 단면 사진(정확하게는, 후술하는 반응성 이온 에칭을 실시하기 전에 단결정 실리콘 기판을 절단했을 때의 절단면의 사진)이며, 도 11의 (b)는, 개질 영역 형성 후의 단결정 실리콘 기판의 평면 사진이다. 이하, 단결정 실리콘 기판의 두께 방향을 간단히 「두께 방향」이라고 하고, 단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면(도 11의 (a)에서는, 단결정 실리콘 기판의 상측의 표면)을 간단히 「일방의 표면」이라고 한다.
도 11에서, 「표준 가공 표면：HC」는, 자연 구면(球面) 수차(收差)(가공 대상물에 레이저광을 집광시키는 것에 기인하여, 스넬 법칙 등에 의해 당해 집광 위치에서 자연 발생하는 수차)로 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태이다. 「택트 업(tact up) 가공 표면：HC」는, 광축 방향에서의 집광점의 길이가 수차 보정에 의해서 자연 구면 수차보다도 짧게 되도록 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이, 도 11의 (a)에 나타내어지는 검은 줄무늬의 부분에서 이어져 있지 않은 상태이다.
「VL 패턴 가공 표면：HC」는, 광축 방향에서의 집광점의 길이가 수차 부여에 의해서 자연 구면 수차보다도 길게 되도록 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태이다. 「VL 패턴 가공 표면：ST」는, 광축 방향에서의 집광점의 길이가 수차 부여에 의해서 자연 구면 수차보다도 길게 되도록 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있지 않은 상태이다. 「VL 패턴 가공 표면：어블레이션(ablation)」은, 광축 방향에서의 집광점의 길이가 수차 부여에 의해서 자연 구면 수차보다도 길게 되도록 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면에 노출되어 있는 상태이다.
이상과 같이 개질 영역을 형성한 후에, 단결정 실리콘 기판의 일방의 표면에, CF4(4플루오르화 탄소)를 이용한 반응성 이온 에칭을 60분간 실시했다. 그 결과는, 도 12에 나타내어지는 바와 같다. 도 12의 (a)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 평면 사진이며, 도 12의 (b)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 단면 사진(절단 예정 라인에 수직인 절단면의 사진)이다.
여기서, 도 12에 나타내어지는 각 용어의 정의에 대해서, 도 13을 참조하여 설명한다. 「홈 폭」이란, 드라이 에칭에 의해서 형성된 홈의 개구의 폭(W)이다. 「홈 깊이」란, 드라이 에칭에 의해서 형성된 홈의 깊이(D)이다. 「홈 어스펙트비(aspect비(比)」란, D를 W로 나눈 값이다. 「Si 에칭량」이란, 드라이 에칭 실시전의 단결정 실리콘 기판의 두께(원래 두께)로부터 드라이 에칭 실시 후의 단결정 실리콘 기판의 두께를 감한(뺀) 값(E1)이다. 「SD 에칭량」이란, E1에 D를 더한 값(E2)이다. 「에칭 시간」이란, 드라이 에칭을 실시한 시간(T)이다. 「Si 에칭 레이트」란, E1를 T로 나눈 값이다. 「SD 에칭 레이트」란, E2를 T로 나눈 값이다. 「에칭 레이트비(rate比)」란, E2를 E1로 나눈 값이다.
도 12에 나타내어지는 제1 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, 일방의 표면(단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면)에 균열이 도달하고 있으면, 균열이 이어져 있는 범위 내에서, 드라이 에칭이 일방의 표면측으로부터 균열을 따라서 선택적으로(즉, 높은 에칭 레이트비로) 진행되어, 개구의 폭이 좁고 또한 깊은 (즉, 홈 어스펙트비가 높은) 홈이 형성된다(「표준 가공 표면：HC」와「VL 패턴 가공 표면：ST」및 「VL 패턴 가공 표면：어블레이션」과의 비교). 개질 영역 자체보다도 균열의 쪽이 드라이 에칭의 선택적인 진행에 현저하게 기여하고 있다(「표준 가공 표면：HC」와「VL 패턴 가공 표면：HC」및 「VL 패턴 가공 표면：어블레이션」과의 비교). 각 개질 영역으로부터 두께 방향으로 신장된 균열이 이어져 있지 않으면, 균열이 이어져 있지 않은 부분(도 11의 (a)에 나타내어지는 검은 줄무늬의 부분)에서 드라이 에칭의 선택적인 진행이 정지된다(「표준 가공 표면：HC」와「택트 업 가공 표면：HC」와의 비교). 또, 드라이 에칭의 선택적인 진행이 정지한다는 것은, 드라이 에칭의 진행 속도가 저하되는 것을 의미한다.
제2 실험(도 14 및 도 15 참조)에서는, 두께 100μm의 단결정 실리콘 기판에 100μm 간격으로 격자 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 2열의 개질 영역을 단결정 실리콘 기판의 내부에 형성했다. 여기에서는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 떨어진 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 일방의 표면 및 타방의 표면(일방의 표면과는 반대측의 표면)의 양쪽 모두에 도달하고 있는 상태로 했다. 그리고, 단결정 실리콘 기판의 일방의 표면에, CF4를 이용한 반응성 이온 에칭을 실시했다.
제2 실험의 결과는, 도 14 및 도 15에 나타내어지는 바와 같다. 도 14 및 도 15에서, 「CF4：60min」는, CF4를 이용한 반응성 이온 에칭을 60분간 실시한 경우를 나타내고, 「CF4：120min」는, CF4를 이용한 반응성 이온 에칭을 120분간 실시한 경우를 나타낸다. 도 14의 (a)는, 반응성 이온 에칭 실시전의 단결정 실리콘 기판의 평면 사진(일방의 표면의 사진)이며, 도 14의 (b)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 저면 사진(타방의 표면의 사진)이다. 도 15의 (a)는, 복수의 절단 예정 라인의 각각을 따라 단결정 실리콘 기판이 절단되는 것에 의해 얻어진 단결정 실리콘 칩의 측면 사진이며, 도 15의 (b)는, 당해 단결정 실리콘 칩의 치수를 나타내는 도면이다. 또, 도 15의 (a) 및 (b)에서는, 단결정 실리콘 기판의 일방의 표면이 하측으로 되어 있다.
도 14 및 도 15에 나타내어지는 제2 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, 일방의 표면(단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면)에 균열이 도달하고 있으면, 균열이 이어져 있는 범위 내에서, 드라이 에칭이 일방의 표면측으로부터 균열을 따라서 선택적으로(즉, 높은 에칭 레이트비(rate比)로) 진행되어, 개구의 폭이 좁고 또한 깊은 (즉, 홈 어스펙트비가 높은) 홈이 형성된다. 각 개질 영역으로부터 두께 방향으로 신장된 균열이 일방의 표면 및 타방의 표면의 양쪽 모두에 도달하고 있으면, 드라이 에칭만에 의해 단결정 실리콘 기판을 완전히 칩화(chip化)할 수 있다. 또, 「CF4：60min」의 경우에, 단결정 실리콘 기판의 타방의 면에 붙여진 확장 필름을 확장시키면, 50mm×50mm의 직사각형 판 모양의 단결정 실리콘 기판을 100μm×100μm의 칩으로 100%의 비율로 절단할 수 있었다.
제3 실험(도 16 참조)에서는, 두께 400μm의 단결정 실리콘 기판에 2mm 간격으로 스트라이프 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 복수 열의 개질 영역을 단결정 실리콘 기판의 내부에 형성했다. 여기에서는, 자연 구면(球面) 수차로 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태로 했다. 그리고, 단결정 실리콘 기판의 일방의 표면에, 반응성 이온 에칭을 실시했다.
제3 실험의 결과는, 도 16에 나타내어지는 바와 같다. 도 16에서, 「CF4(RIE)」는, CF4를 이용한 반응성 이온 에칭을 RIE(Reactive　Ion　Etching) 장치에 의해 실시한 경우를 나타내고, 「SF6(RIE)」는, SF6(6플루오르화 유황)를 이용한 반응성 이온 에칭을 RIE 장치에 의해 실시한 경우를 나타내며, 「SF6(DRIE)」는, SF6를 이용한 반응성 이온 에칭을 DRIE(Deep　Reactive　Ion　Etching) 장치에 의해 실시한 경우를 나타낸다. 도 16의 (a)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 평면 사진이며, 도 16의 (b)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 단면 사진(절단 예정 라인에 수직인 절단면의 사진)이다.
도 16에 나타내어지는 제3 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, 동일한 정도의 Si 에칭량을 확보하는데, SF6를 이용한 반응성 이온 에칭보다도 CF4를 이용한 반응성 이온 에칭의 쪽이 장시간을 필요로 하지만, 높은 에칭 레이트비 및 높은 홈 어스펙트비를 확보할 수 있는 점에서는, SF6를 이용한 반응성 이온 에칭보다도 CF4를 이용한 반응성 이온 에칭의 쪽이 유리하다.
제4 실험(도 17 참조)에서는, 두께 400μm의 단결정 실리콘 기판에 2mm 간격으로 스트라이프 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 복수 열의 개질 영역을 단결정 실리콘 기판의 내부에 형성했다. 도 17에서, 「CF4(RIE)：30min　표면：HC」, 「CF4(RIE)：60min　표면：HC」, 「CF4(RIE)：6H　표면：HC」는, 자연 구면 수차로 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태로 한 것을 의미한다. 「CF4(RIE)：6H　표면：ST」는, 자연 구면 수차로 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있지 않은 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태로 한 것을 의미한다.
그리고, 단결정 실리콘 기판의 일방의 표면에, CF4를 이용한 반응성 이온 에칭을 실시했다. 도 17에서, 「CF4(RIE)：30min　표면：HC」, 「CF4(RIE)：60min　표면：HC」, 「CF4(RIE)：6H　표면：HC」, 「CF4(RIE)：6H　표면：ST」는, 각각, 30분, 60분, 6시간, 6시간, CF4를 이용한 반응성 이온 에칭을 RIE 장치에 의해 실시한 것을 의미한다.
제4 실험의 결과는, 도 17에 나타내어지는 바와 같다. 도 17의 (a)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 단면 사진(절단 예정 라인에 수직인 절단면의 사진)이다.
도 17에 나타내어지는 제4 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, 일방의 표면(단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면)에 균열이 도달하고 있으면, 균열이 이어져 있는 범위 내에서는, 드라이 에칭의 선택적인 진행은 정지하지 않는다(즉, 높은 에칭 레이트비가 유지된다). 일방의 표면에 균열이 도달하고 있지 않아도, 일방의 표면의 에칭이 진행되고, 일방의 표면에 균열이 나타나면, 당해 균열을 따라서 드라이 에칭이 선택적으로 진행되기 시작한다. 다만, 일방의 표면으로부터 일정한 깊이로 균열의 신장을 정지시키는 것은 곤란하기 때문에, 에칭의 진행에 의해서 일방의 표면에 균열이 나타내어지는 타이밍은 장소에 따라서 다르기 쉽고, 그 결과, 형성되는 홈의 개구의 폭 및 깊이도 장소에 따라서 다르기 쉽다. 따라서, 일방의 표면측에 위치하는 1열의 개질 영역을 형성할 때에, 일방의 표면에 균열이 도달하도록 당해 개질 영역을 형성하는 것은 매우 중요하다.
제5 실험(도 18 참조)에서는, 두께 320μm의 단결정 실리콘 기판에 3mm 간격으로 격자 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 복수 열의 개질 영역을 단결정 실리콘 기판의 내부에 형성했다. 여기에서는, 자연 구면 수차로 레이저광을 집광한 경우에, 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있고, 또한 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태로 했다.
그리고, 단결정 실리콘 기판의 일방의 표면에, 반응성 이온 에칭을 실시했다. 도 18에서, 「CF4(RIE) 표면：HC」는, CF4를 이용한 반응성 이온 에칭을 RIE 장치에 의해 실시한 것을 의미한다. 「XeF2　표면：HC」는, XeF2(2플루오르화 크세논)를 이용한 반응성 가스 에칭을 희생층 에처(etcher) 장치에 의해 실시한 것을 의미한다. 「XeF2　표면：HC　SiO2 에칭 보호층」은, SiO2(이산화 실리콘)로 이루어지는 에칭 보호층이 단결정 실리콘 기판의 일방의 표면에 형성되고, 또한 일방의 표면측에 위치하는 1열의 개질 영역으로부터 당해 에칭 보호층의 표면(단결정 실리콘 기판과는 반대측의 외표면)에 균열이 도달하고 있는 상태에서, XeF2를 이용한 반응성 가스 에칭을 희생층 에처 장치에 의해 실시한 것을 의미한다.
제5 실험의 결과는, 도 18에 나타내어지는 바와 같다. 도 18의 (a)는, 반응성 이온 에칭 실시전의 단결정 실리콘 기판의 평면 사진이고, 도 18의 (b)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 평면 사진이며, 도 18의 (c)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 단면 사진(절단 예정 라인에 수직인 절단면의 사진)이다. 또, 빠짐 폭이란, 홈이 단결정 실리콘 기판의 타방의 면에 도달한 경우의 당해 타방의 면에서의 개구의 폭이다.
도 18에 나타내어지는 제5 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, SiO2로 이루어지는 에칭 보호층이 단결정 실리콘 기판의 일방의 표면(단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면)에 형성되어 있지 않으면, 높은 에칭 레이트비 및 높은 홈 어스펙트비를 확보하는 점에서, CF4를 이용한 반응성 이온 에칭과 XeF2를 이용한 반응성 가스 에칭에서 큰 차이는 없다. SiO2로 이루어지는 에칭 보호층이 단결정 실리콘 기판의 일방의 표면에 형성되어 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역으로부터 당해 에칭 보호층의 표면에 균열이 도달하고 있으면, 에칭 레이트비 및 홈 어스펙트비가 비약적으로 높아진다.
제6 실험(도 19 참조)에서는, SiO2로 이루어지는 에칭 보호층이 일방의 표면에 형성된 두께 320μm의 단결정 실리콘 기판에 3mm 간격으로 격자 모양으로 복수의 절단 예정 라인을 설정하고, 복수의 절단 예정 라인의 각각을 따라서, 단결정 실리콘 기판의 두께 방향으로 늘어서는 복수 열의 개질 영역을 단결정 실리콘 기판에 형성했다. 그리고, 단결정 실리콘 기판의 일방의 표면에, XeF2를 이용한 반응성 가스 에칭을 희생층 에처(etcher) 장치에 의해 180분간 실시했다.
도 19에서, 「표준 가공 표면：HC」는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 떨어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있으며, 당해 1열의 개질 영역으로부터 에칭 보호층의 표면(단결정 실리콘 기판과는 반대측의 외표면)에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태이다. 「표준 가공 표면：ST」는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 떨어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있으며, 당해 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있지 않은 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태이다.
「택트 업 가공 1 표면：HC」는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 떨어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있으며, 당해 1열의 개질 영역으로부터 에칭 보호층의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 서로 이어져 있는 상태이다. 「택트 업 가공 2 표면：HC」는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 떨어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있으며, 당해 1열의 개질 영역으로부터 에칭 보호층의 표면에 균열이 도달하고 있는 상태로서, 각 개질 영역으로부터 두께 방향으로 신장된 균열이 일부분에서 이어져 있지 않은 상태이다.
「VL 패턴 가공 표면：HC」는, 두께 방향에서 서로 이웃하는 개질 영역이 서로 이어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 일방의 표면으로부터 떨어져 있으며, 당해 1열의 개질 영역으로부터 에칭 보호층의 표면에 균열이 도달하고 있는 상태이다. 「VL 패턴 가공 표면：어블레이션」은, 두께 방향에서 서로 이웃하는 개질 영역이 서로 이어져 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역이 에칭 보호층의 표면에 노출되어 있는 상태이다.
제6 실험의 결과는, 도 19에 나타내어지는 바와 같다. 도 19의 (a)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 단면 사진(절단 예정 라인에 수직인 절단면의 사진)이며, 도 19의 (b)는, 반응성 이온 에칭 실시 후의 단결정 실리콘 기판의 절단면의 사진이다.
도 19에 나타내어지는 제5 실험의 결과로부터, 다음의 것을 알 수 있었다. 즉, 에칭 보호층의 표면에 균열이 도달하고 있으면, 균열이 이어져 있는 범위 내에서, 드라이 에칭이 일방의 표면측으로부터 균열을 따라서 선택적으로(즉, 높은 에칭 레이트비로) 진행되어, 개구의 폭이 좁고 또한 깊은 (즉, 홈 어스펙트비가 높은) 홈이 형성된다. 각 개질 영역으로부터 두께 방향으로 신장된 균열이 이어져 있지 않으면, 균열이 이어져 있지 않은 부분에서 드라이 에칭의 등방(等方)적으로 진행된다(「택트 업 가공 2 표면：HC」에서의 (a) 란의 사진).
이상의 가공 대상물 절단 방법에 관한 실험 결과로부터, 다음의 것을 알 수 있었다. 즉, 일방의 표면(단결정 실리콘 기판에 일방의 표면측으로부터 드라이 에칭을 실시하는 경우의 당해 일방의 표면)측에 위치하는 1열의 개질 영역으로부터 일방의 표면에 균열이 도달하고 있는 것(SiO2로 이루어지는 에칭 보호층이 단결정 실리콘 기판의 일방의 표면에 형성되어 있는 경우에는, 당해 에칭 보호층의 표면에 균열이 도달하고 있는 것)을 전제로 하면, 균열이 이어져 있는 범위 내에서는, 도 20에 나타내어지는 바와 같이, SF6를 이용한 반응성 이온 에칭보다도, CF4를 이용한 반응성 이온 에칭, 및 XeF2를 이용한 반응성 가스 에칭의 쪽이, 높은 에칭 레이트비를 확보할 수 있다. 게다가, SiO2로 이루어지는 에칭 보호층이 단결정 실리콘 기판의 일방의 표면에 형성되어 있고, 또한 일방의 표면측에 위치하는 1열의 개질 영역으로부터 당해 에칭 보호층의 표면에 균열이 도달하고 있으면, 에칭 레이트비가 비약적으로 높아진다. 또, 홈 어스펙트비에 주목하면, CF4를 이용한 반응성 이온 에칭이 특히 뛰어나다. 또, XeF2를 이용한 반응성 가스 에칭은, 플라즈마에 의한 단결정 실리콘 기판의 강도 저하가 방지되는 점에서, 유리하다.
드라이 에칭이 균열을 따라서 선택적으로 진행되는 원리에 대해 설명한다. 펄스 발진된 레이저광(L)의 집광점(P)을 가공 대상물(1)의 내부에 위치시켜, 당해 집광점(P)을 절단 예정 라인(5)을 따라서 상대적으로 이동시키면, 도 21에 나타내어지는 바와 같이, 절단 예정 라인(5)을 따라서 늘어선 복수의 개질 스폿(7a)이 가공 대상물(1)의 내부에 형성된다. 절단 예정 라인(5)을 따라서 늘어선 복수의 개질 스폿(7a)이 1열의 개질 영역(7)에 상당한다.
가공 대상물(1)의 두께 방향으로 늘어서는 복수 열의 개질 영역(7)이 가공 대상물(1)의 내부에 형성되어 있는 경우, 가공 대상물(1)의 제2 주면(1b)(가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하는 경우의 당해 제2 주면(1b))측에 위치하는 1열의 개질 영역(7)과 제2 주면(1b)과의 사이에 걸치도록 균열(31)이 형성되어 있으면, 수nm~수μm의 간격을 가지는 균열(31)에 에칭 가스가 모세관 현상과 같이 진입한다(도 21의 화살표 참조). 이것에 의해, 드라이 에칭이 균열(31)을 따라서 선택적으로 진행된다고 추정된다.
이것으로부터, 복수 열의 개질 영역(7)에서 서로 이웃하는 개질 영역(7)의 사이에 걸치도록 균열(31)이 형성되어 있으면, 드라이 에칭이 보다 깊게 선택적으로 진행된다고 추정된다. 게다가, 절단 예정 라인(5)을 따라서 늘어서는 복수의 개질 스폿(7a)에서 서로 이웃하는 개질 스폿(7a)의 사이에 걸치도록 균열(31)이 형성되어 있으면, 드라이 에칭이 보다 효율 좋게 선택적으로 진행된다고 추정된다. 이 때, 각 개질 스폿(7a)에는, 그 주위로부터 에칭 가스가 접촉하게 되기 때문에, 수μm 정도의 크기를 가지는 개질 스폿(7a)은, 신속하게 제거된다고 추정된다.
또, 여기서 말하는 균열(31)은, 각 개질 스폿(7a)에 포함되는 마이크로 크랙, 각 개질 스폿(7a)의 주위에 랜덤으로 형성되는 마이크로 크랙 등과는 다르다. 여기서 말하는 균열(31)은, 가공 대상물(1)의 두께 방향에 평행이고 또한 절단 예정 라인(5)을 포함하는 면을 따라서 신장되는 균열이다. 여기서 말하는 균열(31)이 단결정 실리콘 기판에 형성되는 경우, 당해 균열(31)에 의해서 형성되는 면(수nm~수μm의 간격으로 서로 대향하는 균열면)은, 단결정 실리콘이 노출된 면이 된다. 또, 단결정 실리콘 기판에 형성되는 개질 스폿(7a)은, 다결정 실리콘 영역, 고전위(高轉位) 밀도 영역 등을 포함하고 있다.
[일 실시 형태]
일 실시 형태에 관한 가공 대상물 절단 방법에 대해 설명한다. 또, 도 22~도 26, 도 28~도 40에 나타내어지는 각 구성은 모식적인 것이며, 각 구성의 종횡비 등은 실제의 것과는 다르다. 먼저, 제1 스텝으로서, 도 22의 (a)에 나타내어지는 바와 같이, 단결정 실리콘 기판(11)과, 제1 주면(1a)측에 마련된 기능 소자층(12)을 가지는 가공 대상물(1)을 준비하고, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)에 붙인다.
제1 스텝 후에, 제2 스텝으로서, 제2 주면(1b)을 레이저광 입사면으로서 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 균열(31)을 형성한다. 복수의 절단 예정 라인(5)의 각각을 따라 형성된 복수 열의 개질 영역(7)은, 가공 대상물(1)의 두께 방향으로 늘어서 있다. 복수 열의 개질 영역(7)의 각각은, 절단 예정 라인(5)을 따라서 늘어서는 복수의 개질 스폿(7a)에 의해서 구성되어 있다(도 21 참조). 균열(31)은, 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)과 제2 주면(1b)과의 사이, 및 복수 열의 개질 영역(7)에서 서로 이웃하는 개질 영역(7)의 사이에 걸쳐 있다. 게다가, 균열(31)은, 복수의 개질 스폿(7a)에서 서로 이웃하는 개질 스폿(7a)의 사이에 걸쳐 있다(도 21 참조).
제2 스텝 후에, 제3 스텝으로서, 도 22의 (b)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 균열(31)이 형성된 에칭 보호층(23)을 가공 대상물(1)의 제2 주면(1b)에 형성한다. 예를 들면 증착에 의해서, 가공 대상물(1)의 제2 주면(1b)에, SiO2로 이루어지는 에칭 보호층(23)을 형성하면, 가공 대상물(1)에 형성되어 있던 균열(31)에 연속하여 에칭 보호층(23)에 균열(31)이 형성되고, 당해 균열(31)이 에칭 보호층(23)의 표면(23a)(단결정 실리콘 기판(11)과는 반대측의 외표면)에 도달한다. 여기에서는, 복수의 절단 예정 라인(5)의 각각을 따라 에칭 보호층(23)에 형성된 균열(31)이, 에칭 보호층(23)에서 가스 통과 영역으로서 기능한다.
제3 스텝 후에, 제4 스텝으로서, 도 23의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제2 주면(1b)에 형성된 상태에서, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하는 것에 의해, 도 23의 (b)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 홈(32)을 형성한다. 홈(32)은, 제2 주면(1b)에 개구되는 예를 들면 V홈(단면 V자 모양의 홈)이다. 여기에서는, XeF2를 이용하여, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시한다(즉, XeF2를 이용한 반응성 가스 에칭을 실시한다). 또, 여기에서는, 에칭 보호층(23)이 잔존하도록, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시한다. 게다가, 여기에서는, 복수 열의 개질 영역(7) 중 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)이 제거되는 것에 의해, 제거된 1열의 개질 영역(7)에 대응하는 요철 형상을 나타내는 요철 영역(9)이 홈(32)의 내면에 형성되도록, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시한다. 또, 요철 영역(9)을 형성하는 경우에는, 홈(32)의 내면으로부터 개질 영역(7)(개질 스폿(7a))이 완전히 제거될 때까지 드라이 에칭을 실시하는 것이 바람직하다. 그 한편으로, 요철 영역(9)이 완전히 없어질 때까지는 드라이 에칭을 실시하지 않는 것이 바람직하다.
제4 스텝 후에, 제5 스텝으로서, 도 24의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 에칭 보호층(23)의 표면(23a)에 붙이고(즉, 가공 대상물(1)의 제2 주면(1b)측에 붙이고), 도 24의 (b)에 나타내어지는 바와 같이, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)으로부터 제거한다. 이어서, 도 25의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 확장시키는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 절단하고, 도 25의 (b)에 나타내어지는 바와 같이, 반도체 칩(15)을 픽업한다.
이상의 일 실시 형태에 관한 가공 대상물 절단 방법에 의해서 얻어진 반도체 칩(15)에 대해 설명한다. 도 26에 나타내어지는 바와 같이, 반도체 칩(15)은, 단결정 실리콘 기판(110)과, 단결정 실리콘 기판(110)의 제1 표면(110a)측에 마련된 기능 소자층(120)과, 단결정 실리콘 기판(110)의 제2 표면(110b)(제1 표면(110a)과는 반대측의 표면)에 형성된 에칭 보호층(230)을 구비하고 있다. 단결정 실리콘 기판(110)은, 가공 대상물(1)의 단결정 실리콘 기판(11)으로부터 잘라내어진 부분이다(도 25 참조). 기능 소자층(120)은, 가공 대상물(1)의 기능 소자층(12)으로부터 잘라내어진 부분이며(도 25 참조), 1개의 기능 소자(12a)를 포함하고 있다. 에칭 보호층(230)은, 에칭 보호층(23)으로부터 잘라내어진 부분이다(도 25 참조).
단결정 실리콘 기판(110)은, 제1 부분(111)과, 제2 부분(부분)(112)을 포함하고 있다. 제1 부분(111)은, 제1 표면(110a)측의 부분이다. 제2 부분(112)은, 제2 표면(110b)측의 부분이다. 제2 부분(112)은, 제1 표면(110a)으로부터 멀어질수록 가늘어지는 형상을 나타내고 있다. 제2 부분(112)은, 가공 대상물(1)의 단결정 실리콘 기판(11) 중 홈(32)이 형성된 부분(즉, 드라이 에칭이 진행된 부분)에 대응하고 있다(도 25 참조). 일 예로서, 제1 부분(111)은, 사각형 판 모양(직방체 모양)을 나타내고 있고, 제2 부분(112)은, 제1 부분(111)으로부터 멀어질수록 가늘어지는 사각추대(四角錘台) 모양을 나타내고 있다.
제1 부분(111)의 측면(111a)에는, 개질 영역(7)이 띠 모양으로 형성되어 있다. 즉, 개질 영역(7)은, 각 측면(111a)에서, 각 측면(111a)을 따라서 제1 표면(110a)에 평행한 방향으로 연장되어 있다. 제1 표면(110a)측에 위치하는 개질 영역(7)은, 제1 표면(110a)으로부터 떨어져 있다. 개질 영역(7)은, 복수의 개질 스폿(7a)에 의해서 구성되어 있다(도 21 참조). 복수의 개질 스폿(7a)은, 각 측면(111a)에서, 각 측면(111a)을 따라서 제1 표면(110a)에 평행한 방향으로 늘어서 있다. 개질 영역(7)(보다 구체적으로는, 각 개질 스폿(7a))은, 다결정 실리콘 영역, 고전위 밀도 영역 등을 포함하고 있다.
제2 부분(112)의 측면(112a)에는, 요철 영역(9)이 띠 모양으로 형성되어 있다. 즉, 요철 영역(9)은, 각 측면(112a)에서, 각 측면(112a)을 따라서 제2 표면(110b)에 평행한 방향으로 연장되어 있다. 제2 표면(110b)측에 위치하는 요철 영역(9)은, 제2 표면(110b)으로부터 떨어져 있다. 요철 영역(9)은, 가공 대상물(1)의 제2 주면(1b)측에 위치하는 개질 영역(7)이 드라이 에칭에 의해서 제거되는 것에 의해, 형성된 것이다(도 25 참조). 따라서, 요철 영역(9)은, 개질 영역(7)에 대응하는 요철 형상을 나타내고 있고, 요철 영역(9)에서는, 단결정 실리콘이 노출되어 있다. 즉, 제2 부분(112)의 측면(112a)은, 요철 영역(9)의 요철면을 포함하고, 단결정 실리콘이 노출된 면으로 되어 있다.
또, 반도체 칩(15)은, 에칭 보호층(230)을 구비하고 있지 않아도 좋다. 그러한 반도체 칩(15)은, 예를 들면, 에칭 보호층(23)이 제거되도록 제2 주면(1b)측으로부터 드라이 에칭이 실시된 경우에 얻어진다.
도 27의 (a)에서, 상단은, 요철 영역(9)의 사진이며, 하단은, 상단의 일점 쇄선을 따른 요철 영역(9)의 요철 프로파일이다. 도 27의 (b)에서, 상단은, 개질 영역(7)의 사진이며, 하단은, 상단의 일점 쇄선을 따른 개질 영역(7)의 요철 프로파일이다. 이들을 비교하면, 요철 영역(9)에서는, 비교적 큰 복수의 오목부만이 형성되는 경향이 있는 것에 비해, 개질 영역(7)에서는, 비교적 큰 복수의 오목부 뿐만 아니라 비교적 큰 복수의 볼록부가 랜덤으로 형성되는 경향이 있는 것을 알 수 있다. 또, 도 27의 (c)는, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하지 않고 가공 대상물(1)을 절단한 경우의 「제2 주면(1b)측에 위치하는 개질 영역(7)」의 사진 및 요철 프로파일이다. 이 경우의 개질 영역(7)에서도, 비교적 큰 복수의 오목부 뿐만 아니라 비교적 큰 복수의 볼록부가 랜덤으로 형성되는 경향이 있다. 즉, 요철 영역(9)에서 비교적 큰 복수의 오목부만이 형성되는 경향이 있는 것은, 개질 영역(7)이 드라이 에칭에 의해서 제거된 것에 기인하고 있는 것을 알 수 있다.
이상 설명한 바와 같이, 일 실시 형태에 관한 가공 대상물 절단 방법은, 단결정 실리콘 기판(11)과, 제1 주면(1a)측에 마련된 기능 소자층(12)을 가지는 가공 대상물(1)을 준비하는 제1 스텝과, 제1 스텝 후에, 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라서, 단결정 실리콘 기판(11)의 내부에, 적어도 1열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라서, 가공 대상물(1)에, 적어도 1열의 개질 영역(7)과 가공 대상물(1)의 제2 주면(1b)과의 사이에 걸치도록 균열(31)을 형성하는 제2 스텝과, 제2 스텝 후에, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라서, 가공 대상물(1)에, 제2 주면(1b)에 개구되는 홈(32)을 형성하는 제4 스텝을 구비한다.
이 가공 대상물 절단 방법에서는, 적어도 1열의 개질 영역(7)과 가공 대상물(1)의 제2 주면(1b)과의 사이에 걸치도록 균열(31)이 형성된 가공 대상물(1)에, 제2 주면(1b)측으로부터 드라이 에칭을 실시한다. 이것에 의해, 드라이 에칭이 제2 주면(1b)측으로부터 균열(31)을 따라서 선택적으로 진행되어, 개구의 폭이 좁고 또한 깊은 홈(32)이 복수의 절단 예정 라인(5)의 각각을 따라 형성된다. 따라서, 예를 들면, 홈(32)이 개구되는 제2 주면(1b)측에 붙여진 확장 필름(22)을 확장시키는 것에 의해, 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 확실히 절단할 수 있다.
또, 제4 스텝에서는, 적어도 1열의 개질 영역(7)이 제거되는 것에 의해, 제거된 개질 영역(7)에 대응하는 요철 형상을 나타내고 또한 단결정 실리콘이 노출된 요철 영역이 홈(32)의 내면에 형성되도록, 제2 주면(1b)측으로부터 드라이 에칭을 실시한다. 이것에 의해, 단결정 실리콘이 노출된 요철 영역(9)이 형성되기 때문에, 요철 영역(9) 주변에서의 강도 저하를 억제할 수 있다.
또, 제2 스텝 후에, 제3 스텝으로서, 복수의 절단 예정 라인(5)의 각각을 따라 가스 통과 영역(여기에서는, 균열(31))이 형성된 에칭 보호층(23)을 제2 주면(1b)에 형성하고, 제4 스텝에서는, 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층(23)이 제2 주면(1b)에 형성된 상태에서, XeF2를 이용하여, 제2 주면(1b)으로부터 드라이 에칭을 실시한다. 이것에 의해, 드라이 에칭을 보다 효율 좋게 선택적으로 진행시킬 수 있어, 개구의 폭이 좁고 또한 깊은 홈(32)을 보다 효율 좋게 형성할 수 있다.
특히, 가공 대상물(1)에 형성되어 있던 균열(31)을 따라서 에칭 보호층(23)에 균열(31)이 형성되는 경우에는, 에칭 보호층(23)에 패터닝을 실시하여 에칭 보호층(23)에 슬릿을 형성하는 수고를 생략할 수 있다.
또, 제4 스텝에서는, 에칭 보호층(23)이 잔존하도록, 제2 주면(1b)측으로부터 드라이 에칭을 실시한다. 이것에 의해, 반도체 칩(15)에서 에칭 보호층(23)을, 강도적인 보강층, 불순물을 포착하는 게터링층으로서 기능시킬 수 있다. 에칭 보호층(23)이 금속으로 이루어지는 경우에는, 반도체 칩(15)에서, 에칭 보호층(23)을 전극층으로서 기능시킬 수 있다. 게다가, 반도체 칩(15)에서, 단결정 실리콘 기판(11)의 원래 두께를 유지할 수 있다. 또, 제4 스텝에서, 에칭 보호층(23)이 제거되도록, 제2 주면(1b)측으로부터 드라이 에칭을 실시해도 괜찮다. 이것에 의하면, 반도체 칩(15)에서, 에칭 보호층(23)에 의해서 불필요한 영향이 생기는 것을 방지할 수 있다.
또, 제2 스텝에서는, 가공 대상물(1)의 두께 방향으로 늘어서는 복수 열의 개질 영역(7)을 형성하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 적어도 1열의 개질 영역(7)을 형성하고, 복수 열의 개질 영역(7)에서 서로 이웃하는 개질 영역(7)의 사이에 걸치도록 균열(31)을 형성한다. 이것에 의해, 드라이 에칭을 보다 깊게 선택적으로 진행시킬 수 있다. 이 경우, 제3 스텝에서는, 복수 열의 개질 영역(7) 중 제2 주면(1b)측에 위치하는 개질 영역(7)이 제거되는 것에 의해, 제거된 개질 영역(7)에 대응하는 요철 형상을 나타내는 요철 영역(9)이 홈(32)의 내면에 형성되도록, 제2 주면(1b)측으로부터 드라이 에칭을 실시한다.
또, 제2 스텝에서는, 복수의 절단 예정 라인(5)의 각각을 따라 늘어서는 복수의 개질 스폿(7a)을 형성하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 적어도 1열의 개질 영역(7)을 형성하고, 복수의 개질 스폿(7a)에서 서로 이웃하는 개질 스폿(7a)의 사이에 걸치도록 균열(31)을 형성한다. 이것에 의해, 드라이 에칭을 보다 효율 좋게 선택적으로 진행시킬 수 있다.
또, 제5 스텝에서는, 제2 주면(1b)측에 확장 필름(22)을 붙이고, 확장 필름(22)을 확장시키는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라서, 가공 대상물(1)을 복수의 반도체 칩(15)으로 절단한다. 이것에 의해, 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 확실히 절단할 수 있다. 게다가, 확장 필름(22) 상에서 복수의 반도체 칩(15)이 서로 이간하기 때문에, 반도체 칩(15)의 픽업의 용이화를 도모할 수 있다.
또, 반도체 칩(15)은, 단결정 실리콘 기판(110)과, 단결정 실리콘 기판(110)의 제1 표면(110a)측에 마련된 기능 소자층(120)을 구비한다. 단결정 실리콘 기판(110)에서의 적어도 제2 표면(110b)측의 제2 부분(112)은, 제1 표면(110a)으로부터 멀어질수록 가늘어지는 형상을 나타내고 있고, 제2 부분(112)의 측면(112a)에는, 요철 형상을 나타내고 또한 단결정 실리콘이 노출된 요철 영역(9)이 띠 모양으로 형성되어 있다.
이 반도체 칩(15)에서는, 요철 영역(9)을, 불순물을 포착하는 게터링 영역으로서 기능시킬 수 있다. 또, 요철 영역(9)에서는 단결정 실리콘이 노출되어 있기 때문에, 요철 영역(9) 주변에서의 강도 저하를 억제할 수 있다.
또, 보호 필름(21)으로서는, 예를 들면, 내진공성을 가지는 감압 테이프, UV테이프 등을 이용할 수 있다. 보호 필름(21)을 대신하여, 에칭 내성을 가지는 웨이퍼 고정 지그를 이용해도 괜찮다.
또, 에칭 보호층(23)의 재료는, 레이저광(L)에 대해서 투과성을 가지는 재료일 필요는 없다. 에칭 보호층(23)으로서, 예를 들면 증착에 의해서 가공 대상물(1)의 제2 주면(1b)에 SiO2막을 형성하는 것에 한정되지 않고, 예를 들면, 스핀 코트에 의해서 가공 대상물(1)의 제2 주면(1b)에 레지스트막 또는 수지막을 형성해도 좋고, 혹은, 스퍼터링(sputtering)에 의해서 가공 대상물(1)의 제2 주면(1b)에 금속막(Au막, Al막 등)을 형성해도 좋다. 이들에 의해서 가공 대상물(1)의 제2 주면(1b)에 에칭 보호층(23)을 형성하면, 단결정 실리콘 기판(11)에 형성되어 있던 균열(31)에 연속하여 에칭 보호층(23)에 균열(31)이 형성되고, 당해 균열(31)이 에칭 보호층(23)의 표면(23a)에 도달한다. 즉, 단결정 실리콘 기판(11)에 형성되어 있던 균열(31)이 에칭 보호층(23)의 재료에 의해 메워지지 않고, 에칭 보호층(23)에 균열(31)이 형성된다. 이 때, 단결정 실리콘 기판(11)에 형성되어 있던 균열(31)에 에칭 보호층(23)의 재료가 들어갔다고 해도, 단결정 실리콘 기판(11)에 형성되어 있던 균열(31)이 에칭 보호층(23)의 재료에 의해 메워지지 않으면, 그것 이후의 스텝에서 실질적인 문제는 생기지 않는다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 에칭 보호층(23)에 형성되는 가스 통과 영역은, 균열(31)에 한정되지 않는다. 가스 통과 영역으로서, 예를 들면, 에칭 보호층(23)에 패터닝을 실시하는 것에 의해, 가공 대상물(1)의 제2 주면(1b)을 노출시키는 슬릿을 형성해도 좋고, 혹은, 레이저광(L)을 조사하는 것에 의해, 개질 영역(다수의 마이크로 크랙을 포함하는 영역, 어블레이션 영역 등)을 형성해도 좋다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 형성되는 개질 영역(7)의 열(列)수(數)는, 복수 열에 한정되지 않고, 1열이라도 좋다. 즉, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 적어도 1열의 개질 영역(7)을 형성하면 좋다. 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)을 형성하는 경우, 서로 이웃하는 개질 영역(7)은, 서로 연결되어 있어도 괜찮다.
또, 균열(31)은, 적어도 1열의 개질 영역(7)과 가공 대상물(1)의 제2 주면(1b)과의 사이에 걸치도록 형성되면 좋다. 즉, 균열(31)은, 부분적이면, 제2 주면(1b)에 도달하지 않아도 좋다. 게다가, 균열(31)은, 부분적이면, 서로 이웃하는 개질 영역(7)의 사이에 걸치지 않아도 좋고, 서로 이웃하는 개질 스폿(7a)의 사이에 걸치지 않아도 좋다. 균열(31)은, 가공 대상물(1)의 제1 주면(1a)에는, 도달해도, 도달하지 않아도 좋다.
또, 드라이 에칭은, 에칭 보호층(23)이 제거되도록 제2 주면(1b)측으로부터 실시되어도 괜찮다. 드라이 에칭은, 복수 열의 개질 영역(7)이 제거되는 것에 의해, 제거된 복수 열의 개질 영역(7)에 대응하는 요철 형상을 나타내고 또한 단결정 실리콘이 노출된 요철 영역(9)이 홈(32)의 내면에 형성되도록, 제2 주면(1b)측으로부터 실시되어도 괜찮다. 드라이 에칭의 종류는, XeF2를 이용한 반응성 가스 에칭에 한정되지 않는다. 드라이 에칭으로서, 예를 들면, CF4를 이용한 반응성 이온 에칭, SF6를 이용한 반응성 이온 에칭 등을 실시해도 괜찮다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)이 형성되어 있는 경우, 도 28의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 잔존하고 또한 일부의 개질 영역(7)이 제거되도록 드라이 에칭을 실시해도 괜찮고, 혹은, 도 28의 (b)에 나타내어지는 바와 같이, 에칭 보호층(23)이 잔존하고 또한 모든 개질 영역(7)이 제거되도록 드라이 에칭을 실시해도 괜찮으며, 혹은, 도 28의 (c)에 나타내어지는 바와 같이, 에칭 보호층(23)이 잔존하고 또한 가공 대상물(1)이 완전히 분리되도록 드라이 에칭을 실시해도 괜찮다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)이 형성되어 있는 경우, 도 29의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 잔존하고 또한 홈(32)의 단면 형상이 U자 모양이 되도록 드라이 에칭을 실시해도 괜찮고, 혹은, 도 29의 (b)에 나타내어지는 바와 같이, 에칭 보호층(23)이 잔존하고 또한 홈(32)의 단면 형상이 I자 모양이 되도록 드라이 에칭을 실시해도 괜찮다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)이 형성되어 있는 경우, 도 30의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제거되고 또한 일부의 개질 영역(7)이 제거되도록 드라이 에칭을 실시해도 괜찮고, 혹은, 도 30의 (b)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제거되고 또한 모든 개질 영역(7)이 제거되도록 드라이 에칭을 실시해도 괜찮으며, 혹은, 도 30의 (c)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제거되고 또한 가공 대상물(1)이 완전히 분리되도록 드라이 에칭을 실시해도 괜찮다.
또, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)이 형성되어 있는 경우, 도 31의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제거되고 또한 홈(32)의 단면 형상이 U자 모양이 되도록 드라이 에칭을 실시해도 괜찮고, 혹은, 도 31의 (b)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제거되고 또한 홈(32)의 단면 형상이 I자 모양이 되도록 드라이 에칭을 실시해도 괜찮다.
또, 가공 대상물(1)이 완전히 분리되도록 드라이 에칭을 실시한 경우(도 28의 (c), 도 29의 (b), 도 30의 (c) 및 도 31의 (b) 참조), 확장 필름(22)을 확장시키는 것은 필수는 아니다. 다만, 반도체 칩(15)의 픽업의 용이화를 도모하기 위해서, 확장 필름(22)을 확장시켜, 확장 필름(22) 상에서 복수의 반도체 칩(15)을 서로 떨어지도록 해도 괜찮다.
또, 반도체 칩(15)에서는, 도 32에 나타내어지는 바와 같이, 단결정 실리콘 기판(110)의 측면(110c)에, 개질 영역(7)이 잔존하고 있지 않고, 적어도 1열의 요철 영역(9)이 띠 모양으로 형성되어 있어도 괜찮다. 요철 영역(9)은, 가공 대상물(1)의 단결정 실리콘 기판(11)의 내부에 형성된 모든 개질 영역(7)이 드라이 에칭에 의해서 제거되는 것에 의해, 형성된 것이다(도 30의 (b) 및 (c) 참조). 이러한 반도체 칩(15)은, 예를 들면, 가공 대상물(1)이 완전히 분리되도록 제2 주면(1b)측으로부터 드라이 에칭이 실시된 경우에 얻어진다. 도 32에 나타내어지는 반도체 칩(15)에서는, 단결정 실리콘 기판(110)의 전체가 제1 표면(110a)으로부터 멀어질수록 가늘어지는 형상을 나타내고 있다. 즉, 단결정 실리콘 기판(110)의 측면(110c)의 전체가, 가공 대상물(1)의 단결정 실리콘 기판(11)에 형성된 홈(32)의 내면에 대응하고 있다(도 30의 (b) 및 (c) 참조). 일 예로서, 단결정 실리콘 기판(110)의 전체는, 제1 표면(110a)으로부터 멀어질수록 가늘어지는 사각추대 모양을 나타내고 있다. 또, 도 32에 나타내어지는 반도체 칩(15)은, 단결정 실리콘 기판(110)의 제2 표면(110b)에 형성된 에칭 보호층(230)을 구비하고 있어도 괜찮다.
또, 상술한 제2 스텝을 대신하여, 다음과 같이 제2 스텝을 실시해도 괜찮다. 즉, 제2 스텝으로서, 도 33의 (a)에 나타내어지는 바와 같이, 제1 주면(1a)을 레이저광 입사면으로 하여 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 적어도 1열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라서, 적어도 1열의 개질 영역(7)과 가공 대상물(1)의 제2 주면(1b)과의 사이에 걸치도록 가공 대상물(1)에 균열(31)을 형성한다. 이어서, 도 33의 (b)에 나타내어지는 바와 같이, 다른 보호 필름(21)을 제1 주면(1a)에 붙이고, 앞서 붙여져 있던 보호 필름(21)을 제2 주면(1b)로부터 제거한다. 이후의 스텝은, 상술한 제3 스텝 이후의 스텝과 동일하다.
또, 가공 대상물(1)의 제1 주면(1a)에 붙여진 보호 필름(21)의 재료가, 레이저광(L)에 대해서 투과성을 가지는 재료인 경우에는, 도 34에 나타내어지는 바와 같이, 보호 필름(21)을 통해서 가공 대상물(1)에 레이저광(L)을 조사해도 괜찮다.
또, 다음과 같이 가공 대상물 절단 방법을 실시하는 것도 가능하다. 다음과 같은 가공 대상물 절단 방법에 의해서도, 가공 대상물(1)을 복수의 반도체 칩(15)으로 확실히 절단할 수 있다.
먼저, 제1 스텝으로서, 도 35의 (a)에 나타내어지는 바와 같이, 단결정 실리콘 기판(11)과, 제1 주면(1a)측에 마련된 기능 소자층(12)을 가지는 가공 대상물(1)을 준비하고, 보호 필름(21)을 가공 대상물(1)의 제2 주면(1b)에 붙인다.
제1 스텝 후에, 제2 스텝으로서, 제1 주면(1a)을 레이저광 입사면으로 하여 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 적어도 1열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라서, 적어도 1열의 개질 영역(7)과 제1 주면(1a)과의 사이에 걸치도록 가공 대상물(1)에 균열(31)을 형성한다.
제2 스텝 후에, 제3 스텝으로서, 도 35의 (b)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 균열(31)이 형성된 에칭 보호층(23)을 가공 대상물(1)의 제1 주면(1a)에 형성한다. 예를 들면 증착에 의해서, 가공 대상물(1)의 제1 주면(1a)에, SiO2로 이루어지는 에칭 보호층(23)을 형성하면, 가공 대상물(1)에 형성되어 있던 균열(31)에 연속하여 에칭 보호층(23)에 균열(31)이 형성되고, 당해 균열(31)이 에칭 보호층(23)의 표면(23a)(단결정 실리콘 기판(11)과는 반대측의 외표면)에 도달한다. 여기에서는, 복수의 절단 예정 라인(5)의 각각을 따라 에칭 보호층(23)에 형성된 균열(31)이, 에칭 보호층(23)에서 가스 통과 영역으로서 기능한다.
제3 스텝 후에, 제4 스텝으로서, 도 36의 (a)에 나타내어지는 바와 같이, 에칭 보호층(23)이 제1 주면(1a)에 형성된 상태에서, 가공 대상물(1)에 제1 주면(1a)측으로부터 드라이 에칭을 실시하는 것에 의해, 도 36의 (b)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 홈(32)을 형성한다. 홈(32)은, 제1 주면(1a)에 개구되는 예를 들면 V홈(단면 V자 모양의 홈)이다. 여기에서는, 에칭 보호층(23)이 잔존하도록, 가공 대상물(1)에 제1 주면(1a)측으로부터 드라이 에칭을 실시한다. 다만, 에칭 보호층(23)이 제거되도록, 가공 대상물(1)에 제1 주면(1a)측으로부터 드라이 에칭을 실시해도 괜찮다.
또, 가공 대상물(1)에 제1 주면(1a)측으로부터 드라이 에칭을 실시한다는 것은, 제2 주면(1b)을 보호 필름 등에 의해 덮고, 제1 주면(1a)(또는, 복수의 절단 예정 라인(5)의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층(23))을 에칭 가스에 의해 쬔 상태에서, 단결정 실리콘 기판(11)에 드라이 에칭을 실시하는 것을 의미한다. 특히, 반응성 이온 에칭(플라즈마 에칭)을 실시하는 경우에는, 플라즈마 중의 반응종을 제1 주면(1a)(또는, 복수의 절단 예정 라인(5)의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층(23))에 조사하는 것을 의미한다.
제4 스텝 후에, 제5 스텝으로서, 도 37의 (a)에 나타내어지는 바와 같이, 가공 대상물(1)의 제2 주면(1b)에 붙여진 보호 필름(21)을 확장 필름(22)으로서 확장시키는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 절단하고, 도 37의 (b)에 나타내어지는 바와 같이, 반도체 칩(15)을 픽업한다.
또, 다음과 같이 가공 대상물 절단 방법을 실시하는 것도 가능하다. 다음과 같은 가공 대상물 절단 방법에 의해서, 가공 대상물(1)을 복수의 반도체 칩(15)으로 확실히 절단할 수 있다.
제1 스텝 및 제2 스텝은, 도 7의 (a) 및(b)에 나타내어지는 스텝과 동일하다. 즉, 제1 스텝으로서, 도 7의 (a)에 나타내어지는 바와 같이, 단결정 실리콘 기판(11)과, 제1 주면(1a)측에 마련된 기능 소자층(12)을 가지는 가공 대상물(1)을 준비하고, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)에 붙인다.
제1 스텝 후에, 제2 스텝으로서, 도 7의 (b)에 나타내어지는 바와 같이, 제2 주면(1b)을 레이저광 입사면으로 하여 가공 대상물(1)에 레이저광(L)을 조사하는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 단결정 실리콘 기판(11)의 내부에 복수 열의 개질 영역(7)을 형성하고, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 균열(31)을 형성한다. 복수의 절단 예정 라인(5)의 각각을 따라 형성된 복수 열의 개질 영역(7)은, 가공 대상물(1)의 두께 방향으로 늘어서 있다. 복수 열의 개질 영역(7)의 각각은, 절단 예정 라인(5)을 따라서 늘어서는 복수의 개질 스폿(7a)에 의해서 구성되어 있다(도 21 참조). 균열(31)은, 제2 주면(1b)측에 위치하는 1열의 개질 영역(7)과 제2 주면(1b)과의 사이, 및 복수 열의 개질 영역(7)에서 서로 이웃하는 개질 영역(7)의 사이에 걸쳐져 있다. 게다가, 균열(31)은, 복수의 개질 스폿(7a)에서 서로 이웃하는 개질 스폿(7a)의 사이에 걸쳐져 있다(도 21 참조).
제2 스텝 후에, 제3 스텝으로서, 도 38의 (a)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 균열(31)이 형성된 블랙 실리콘층(6)을 에칭 보호층으로서 가공 대상물(1)의 제2 주면(1b)에 형성한다. 여기에서는, 반응성 이온 에칭용의 에칭 가스(CF4, SF6 등)에 대한 O2(산소)의 도입량을 증가시키는 것에 의해, 가공 대상물(1)의 제2 주면(1b)에 블랙 실리콘층(6)을 형성한다. 이 경우, 가공 대상물(1)에 형성되어 있던 균열(31)에 연속하여 블랙 실리콘층(6)에 균열(31)이 형성되고, 당해 균열(31)이 블랙 실리콘층(6)의 표면(단결정 실리콘 기판(11)과는 반대측의 외표면)에 이른다. 여기에서는, 복수의 절단 예정 라인(5)의 각각을 따라 블랙 실리콘층(6)에 형성된 균열(31)이, 블랙 실리콘층(6)에서 가스 통과 영역으로서 기능한다.
제3 스텝 후에, 제4 스텝으로서, 도 38의 (b)에 나타내어지는 바와 같이, O2의 도입량만을 감소시키고, 블랙 실리콘층(6)이 제2 주면(1b)에 형성된 상태에서, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭을 실시하는 것에 의해, 도 38의 (c)에 나타내어지는 바와 같이, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)에 홈(32)을 형성한다. 홈(32)은, 제2 주면(1b)에 개구하는 예를 들면 V홈(단면 V자 모양의 홈)이다. 여기에서는, 반응성 이온 에칭용의 에칭 가스에 의해서, 가공 대상물(1)에 제2 주면(1b)측으로부터 드라이 에칭이 실시된다.
제4 스텝 후에, 제5 스텝으로서, 도 39의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 가공 대상물(1)의 제2 주면(1b) 상의 블랙 실리콘층(6)에 붙이고(즉, 가공 대상물(1)의 제2 주면(1b)측에 붙이고), 도 39의 (b)에 나타내어지는 바와 같이, 보호 필름(21)을 가공 대상물(1)의 제1 주면(1a)으로부터 제거한다. 이어서, 도 40의 (a)에 나타내어지는 바와 같이, 확장 필름(22)을 확장시키는 것에 의해, 복수의 절단 예정 라인(5)의 각각을 따라 가공 대상물(1)을 복수의 반도체 칩(15)으로 절단하고, 도 40의 (b)에 나타내어지는 바와 같이, 반도체 칩(15)을 픽업한다.
1 - 가공 대상물 1a - 제1 주면
1b - 제2 주면 5 - 절단 예정 라인
7 - 개질 영역 7a - 개질 스폿
11 - 단결정 실리콘 기판 12 - 기능 소자층
15 - 반도체 칩 22 - 확장 필름
23 - 에칭 보호층 23a - 표면
31 - 균열 32 - 홈
L - 레이저광

Claims (7)

  1. 단결정 실리콘 기판과, 제1 주면(主面)측에 마련된 기능 소자층을 가지는 가공 대상물을 준비하는 제1 스텝과,
    상기 제1 스텝 후에, 상기 가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 상기 단결정 실리콘 기판의 내부에, 적어도 1열(列)의 개질(改質) 영역을 형성하고, 상기 복수의 절단 예정 라인의 각각을 따라서, 상기 가공 대상물에, 상기 적어도 1열의 개질 영역과 상기 가공 대상물의 제2 주면과의 사이에 걸치도록 균열을 형성하는 제2 스텝과,
    상기 제2 스텝 후에, 상기 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층을 상기 제2 주면에 형성하는 제3 스텝과,
    상기 제3 스텝 후에, 상기 에칭 보호층이 상기 제2 주면에 형성된 상태에서, 상기 가공 대상물에 상기 제2 주면측으로부터 드라이 에칭을 실시하는 것에 의해, 상기 복수의 절단 예정 라인의 각각을 따라서, 상기 가공 대상물에, 상기 제2 주면에 개구되는 홈을 형성하는 제4 스텝을 구비하는 가공 대상물 절단 방법.
  2. 청구항 1에 있어서,
    상기 제4 스텝에서는, 상기 에칭 보호층이 잔존하도록, 상기 제2 주면측으로부터 상기 드라이 에칭을 실시하는 가공 대상물 절단 방법.
  3. 청구항 1에 있어서,
    상기 제4 스텝에서는, 상기 에칭 보호층이 제거되도록, 상기 제2 주면측으로부터 상기 드라이 에칭을 실시하는 가공 대상물 절단 방법.
  4. 청구항 1 내지 청구항 3 중 어느 하나에 있어서,
    상기 제2 스텝에서는, 상기 가공 대상물의 두께 방향으로 늘어서는 복수 열의 개질 영역을 형성하는 것에 의해, 상기 복수의 절단 예정 라인의 각각을 따라 상기 적어도 1열의 개질 영역을 형성하고, 상기 복수 열의 개질 영역에서 서로 이웃하는 개질 영역의 사이에 걸치도록 상기 균열을 형성하는 가공 대상물 절단 방법.
  5. 청구항 1 내지 청구항 4 중 어느 하나에 있어서,
    상기 제2 스텝에서는, 상기 복수의 절단 예정 라인의 각각을 따라 늘어서는 복수의 개질 스폿을 형성하는 것에 의해, 상기 복수의 절단 예정 라인의 각각을 따라 상기 적어도 1열의 개질 영역을 형성하고, 상기 복수의 개질 스폿에서 서로 이웃하는 개질 스폿의 사이에 걸치도록 상기 균열을 형성하는 가공 대상물 절단 방법.
  6. 청구항 1 내지 청구항 5 중 어느 하나에 있어서,
    상기 제4 스텝 후에, 상기 제2 주면측에 확장 필름을 붙이고, 상기 확장 필름을 확장시키는 것에 의해, 상기 복수의 절단 예정 라인의 각각을 따라서, 상기 가공 대상물을 복수의 반도체 칩으로 절단하는 제5 스텝을 더 구비하는 가공 대상물 절단 방법.
  7. 단결정 실리콘 기판과, 제1 주면측에 마련된 기능 소자층을 가지는 가공 대상물을 준비하는 제1 스텝과,
    상기 제1 스텝 후에, 상기 가공 대상물에 레이저광을 조사하는 것에 의해, 복수의 절단 예정 라인의 각각을 따라서, 상기 단결정 실리콘 기판의 내부에, 적어도 1열의 개질 영역을 형성하고, 상기 복수의 절단 예정 라인의 각각을 따라서, 상기 가공 대상물에, 상기 적어도 1열의 개질 영역과 상기 제1 주면과의 사이에 걸치도록 균열을 형성하는 제2 스텝과,
    상기 제2 스텝 후에, 상기 복수의 절단 예정 라인의 각각을 따라 가스 통과 영역이 형성된 에칭 보호층을 상기 제1 주면에 형성하는 제3 스텝과,
    상기 제3 스텝 후에, 상기 에칭 보호층이 상기 제1 주면에 형성된 상태에서, 상기 가공 대상물에 상기 제1 주면측으로부터 드라이 에칭을 실시하는 것에 의해, 상기 복수의 절단 예정 라인의 각각을 따라서, 상기 가공 대상물에, 상기 제1 주면에 개구 하는 홈을 형성하는 제4 스텝을 구비하는 가공 대상물 절단 방법.
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