KR20190140353A - 등화기 및 이를 포함하는 송신기 - Google Patents

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KR20190140353A
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Abstract

직렬 데이터로부터 채널에 따라 등화된 신호를 생성하는 집적 회로는, 본 개시의 예시적 실시예에 따라, 심볼 시퀀스를 직렬 데이터로부터 추출하는 시프트 레지스터, 필터 계수 시퀀스에 대응하는 심볼 시퀀스의 가능한 값들에 대응하는 등화된 디지털 신호의 값들을 저장하는 데이터 스토리지, 추출된 심볼 시퀀스에 대응하는 값의 등화된 디지털 신호를 출력하는 룩업 테이블, 등화된 디지털 신호를 등화된 신호로 변환하는 디지털-아날로그 컨버터(Digital-to-Analog Converter; DAC), 및 제어 신호에 응답하여, 데이터 스토리지에 저장된 값들 및 룩업 테이블에 포함된 값들 중 적어도 하나에 기초하여 룩업 테이블을 갱신(refresh)하는 컨트롤러를 포함할 수 있다.

Description

등화기 및 이를 포함하는 송신기{EQIALIZER AND TRANSMITTER INCLUDING THE SAME}
본 개시의 기술적 사상은 등화기(equalizer)에 관한 것으로서, 자세하게는 룩업 테이블을 포함하는 등화기 및 이를 포함하는 송신기에 관한 것이다.
직렬 통신에서 송신기 및 수신기 사이 상호연결, 즉 채널은 신호를 왜곡(distortion)할 수 있다. 채널에서 발생하는 신호의 왜곡을 보상하기 위하여, 송신기 및/또는 수신기는 등화기(equalizer)를 포함할 수 있다. 예를 들면, 송신기에 포함된 등화기는 채널의 전달 함수의 역전달 함수를 제공하는 FIR(Finite Impulse Response) 필터를 포함할 수 있다. 고속 직렬 통신을 위하여 신호의 필터링을 고속으로 수행하면서도, 신호의 왜곡을 정확하게 보상하기 위하여 높은 복잡도의 필터를 포함하는, 등화기가 요구될 수 있다. 또한, 전력 소모 및 발열을 감소시키기 위하여, 낮은 전력 소모를 가지는 등화기가 요구될 수 있다.
본 개시의 기술적 사상은 등화기에 관한 것으로서, 갱신가능한(refreshable) 룩업 테이블을 사용함으로써 높은 효율성을 제공하는 등화기 및 이를 포함하는 송신기를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라, 직렬 데이터로부터 채널에 따라 등화된 신호를 생성하는 집적 회로는, 심볼 시퀀스를 직렬 데이터로부터 추출하는 시프트 레지스터, 필터 계수 시퀀스에 대응하는 심볼 시퀀스의 가능한 값들에 대응하는 등화된 디지털 신호의 값들을 저장하는 데이터 스토리지, 추출된 심볼 시퀀스에 대응하는 값의 등화된 디지털 신호를 출력하는 룩업 테이블, 등화된 디지털 신호를 등화된 신호로 변환하는 디지털-아날로그 컨버터(Digital-to-Analog Converter; DAC), 및 제어 신호에 응답하여, 데이터 스토리지에 저장된 값들 및 룩업 테이블에 포함된 값들 중 적어도 하나에 기초하여 룩업 테이블을 갱신(refresh)하는 컨트롤러를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 입력 데이터를 채널을 통해서 송신하기 위한 송신기는, 입력 데이터로부터 직렬 데이터를 생성하는 직렬화기, 직렬 데이터로부터 추출된 심볼 시퀀스에 대응하는 디지털 신호를 출력하는 룩업 테이블을 이용하는 FIR(Finite Impulse Response) 필터 블록, 및 디지털 신호를 변환함으로써 등화된 신호를 출력하는 디지털 아날로그 컨버터를 포함하는 등화기, 및 등화된 신호를 증폭하는 드라이버를 포함할 수 있고, FIR 필터 블록은 채널을 통해서 수신된 채널 정보에 기초하여 룩업 테이블을 갱신(refresh)할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 직렬 데이터를 채널을 통해서 송신하기 위한 방법은, 채널을 통해서 수신된 채널 정보에 기초하여 생성된 제어 신호를 수신하는 단계, 제어 신호에 응답하여, 심볼 시퀀스로부터 등화된 디지털 신호를 출력하는 룩업 테이블을 갱신하는 단계, 직렬 데이터로부터 심볼 시퀀스를 추출하는 단계, 룩업 테이블에 추출된 심볼 시퀀스를 제공하는 단계, 및 룩업 테이블로부터 출력된 디지털 신호를 아날로그 신호로 변환하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 갱신가능한 룩업 테이블에 기인하여 직렬 통신의 등화기는 단순한 구조를 가질 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 룩업 테이블의 갱신에 필요한 블록들을 클락 게이팅함으로써 저전력의 등화기가 제공될 수 있다.
또한, 본 개시의 예시적 실시예에 따라, 룩업 테이블에 기인하여 개선된 확장성이 제공될 수 있고, PVT 변동에 의한 영향이 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 통신 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 FIR 필터를 개략적으로 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 TX 등화기를 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따라 직렬 데이터 및 심볼 시퀀스의 예시를 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시예에 따라 룩업 테이블의 예시를 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 FIR 필터를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따라 도 6의 오프셋 생성기의 예시를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따라 스텝 사이즈 테이블의 예시를 나타내는 도면이다.
도 9는 본 개시의 예시적 실시예에 따라 오프셋 생성기의 예시를 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 등화 방법을 시간의 흐름에 따라 나타내는 도면이다.
도 11 내지 도 13은 본 개시의 예시적 실시예들에 따라 도 10의 단계 S40의 예시들을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시예에 따라 도 10의 단계 S60의 예시를 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 등화 방법을 시간의 흐름에 따라 나타내는 도면이다.
도 16은 본 개시의 예시적 실시예에 따른 FIR 필터를 포함하는 시스템들을 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 통신 장치(5)를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 통신 장치(5)는 TX 채널(7) RX 채널(8)을 통해서 상대방 통신 장치와 직렬 통신할 수 있다. 비록 도 1에서 통신 장치(5)는 전이중(full duplex) 통신 방식, 즉 2개의 채널들(7, 8)을 통해서 상대방 통신 장치와 통신하는 것으로 도시되었으나, 일부 실시예들에서 통신 장치(5)는 반이중(half duplex) 통신 방식, 즉 하나의 채널을 통해서 상대방 통신 장치와 통신할 수도 있다.
TX 채널(7) 또는 RX 채널(8)은 통신 장치(5) 및 상대방 통신 장치 사이 상호연결을 지칭할 수 있고, 직렬 데이터 신호들(DIF1, DIF2)가 TX 채널(7) 및 RX 채널(8)을 통해서 각각 이동할 수 있다. 예를 들면, TX 채널(7) 또는 RX 채널(8)은 집적 회로의 도전 라인, PCB(Printed Circuit Board)의 패턴, 커넥터, 케이블 중 적어도 하나를 포함할 수 있다. TX 채널(7) 및 RX 채널(8)을 각각 통과하는 직렬 데이터 신호들(DIF1, DIF2)는, 일부 실시예들에서 도 1에 도시된 바와 같이 차동(differential) 신호일 수도 있고, 일부 실시예들에서 도 1에 도시된 바와 상이하게 단일(single) 신호일 수도 있다.
통신 장치(5)는 TX 채널(7) 및 RX 채널(8)을 통해서 상대방 통신 장치와 직렬 통신하는 임의의 장치를 지칭할 수 있다. 일부 실시예들에서, 통신 장치(5)는 반도체 패키지에 포함된 다이(die)일 수 있고, 동일한 반도체 패키지에 포함된 상대방 통신 장치와 직렬 통신할 수 있다. 일부 실시예들에서, 통신 장치(5)는 PCB에 실장된 반도체 패키지일 수 있고, 동일한 PCB에 실장되거나 다른 PCB에 실장된 상대방 통신 장치와 직렬 통신할 수 있다. 일부 실시예들에서, 통신 장치(5)는 적어도 하나의 반도체 패키지 및 PCB를 포함하는 시스템(예컨대 스토리지, 컴퓨팅 시스템 등)일 수 있고, 다른 시스템과 직렬 통신할 수 있다. 도 1에 도시된 바와 같이, 통신 장치(5)는 송신기(10), 수신기(20) 및 프로토콜 프로세서(30)를 포함할 수 있다. 일부 실시예들에서, 송신기(10) 및 수신기(20)는 송수신기(transceiver)로서 하나의 블록으로 구현될 수 있다. 송신기(10), 수신기(20) 및 프로토콜 프로세서(30)는 통신의 물리 계층을 제공할 수 있고, 직렬 통신을 위한 SerDes(serializer/deserializer)로서 총괄적으로 지칭될 수 있다.
프로토콜 프로세서(30)는 TX 채널(7)을 통해서 전송할 데이터로서 TX 데이터(TXD)를 송신기(10)에 제공할 수 있고, RX 채널(8)을 통해서 수신된 데이터로서 RX 데이터(RXD)를 수신기(20)로부터 수신할 수 있다. TX 데이터(TXD) 및 RX 데이터(RXD)는 복수의 신호 라인들, 즉 데이터 버스를 통해서 이동할 수 있다. 프로토콜 프로세서(30)는 프로토콜, 예컨대 OIF(Optical Internetworking Forum), IEEE(Institute of Electrical and Electronics Engineers) 등에서 규정하는 프로토콜에 따라 TX 데이터(TXD)를 생성하거나 RX 데이터(RXD)를 처리할 수 있다. 예를 들면, 프로토콜 프로세서(30)는 통신 장치(5)에 포함된 다른 구성요소 또는 통신 장치(5) 외부로부터 수신된 소스 데이터를 처리함으로써 TX 데이터(TXD)를 생성할 수 있다. 또한, 프로토콜 프로세서(30)는 RX 데이터(RXD)를 처리함으로써 생성한 결과 데이터를 통신 장치(5)에 포함된 다른 구성요소 또는 통신 장치(5) 외부로 제공할 수 있다. 프로토콜 프로세서(30)는 논리 합성을 통해서 설계되는 하드웨어 블록 및 일련의 명령어들을 포함하는 소프트웨어 블록 중 적어도 하나를 포함할 수 있다. 본 명세서에서, 송신기(10)에 제공되는 TX 데이터(TXD)는 입력 데이터로서 지칭될 수 있다.
프로토콜 프로세서(30)는 RX 데이터(RXD)로부터 TX 채널(7)에 대한 정보, 즉 채널 정보를 추출할 수 있고, 채널 정보에 기초하여 제어 신호(CTRL)를 생성할 수 있다. 예를 들면, 통신 장치(5)와 TX 채널(7)을 통해서 통신하는 상대방 통신 장치는, TX 채널(7)의 특성에 기초하여 송신기(10)의 등화 동작을 조절하기 위한 정보로서 채널 정보를 통신 장치(5)에 제공할 수 있다. 프로토콜 프로세서(30)는 채널 정보에 기초하여 제어 신호(CTRL)를 생성할 수 있고, 후술되는 바와 같이 송신기(10)의 TX 등화기(12)는 제어 신호(CTRL)를 수신할 수 있다.
송신기(10)는 프로토콜 프로세서(30)로부터 TX 데이터(TXD) 및 제어 신호(CTRL)를 수신할 수 있고, TX 채널(7)에 직렬 데이터 신호(DIF1)를 출력할 수 있다. 도 1에 도시된 바와 같이, 송신기(10)는 직렬화기(serializer)(11), TX 등화기(equalizer)(12) 및 드라이버(13)를 포함할 수 있다. 일부 실시예들에서, 송신기(10)는 반도체 공정을 통해서 제조되는 집적 회로에 포함될 수 있다.
직렬화기(11)는 데이터 버스를 통해서 수신되는 TX 데이터(TXD)를 직렬 데이터(SER)로 변환할 수 있다. 예를 들면, 직렬 데이터(SER)는 '1/baud rate'의 UI(unit interval)를 각각 가지는 일련의 심볼들을 포함할 수 있고, 직렬화기(11)는, n이 1보다 큰 정수일 때 n-비트수의 TX 데이터(TXD)를 'baud rate/n'의 주파수로 래치할 수 있다.
TX 등화기(12)는 직렬화기(11)로부터 직렬 데이터(SER)를 수신할 수 있고, TX 신호(TXS)를 생성할 수 있다. TX 등화기(12)는 TX 채널(7)에서 발생하는 직렬 데이터 신호(DIF1)의 왜곡, 예컨대 ISI(Inter-Symbol Interference)를 보상하기 위한 등화(equalization)를 수행할 수 있다. 일부 실시예들에서, 도 2를 참조하여 후술되는 바와 같이, TX 등화기(12)는 FIR(Finite Impulse Response) 필터를 포함할 수 있고, FIR 필터는 직렬 데이터(SER)로부터 추출된 심볼 시퀀스를 필터 계수 시퀀스와 연산함으로써 TX 신호(TXS)를 생성할 수 있다. 56 Gbps와 같은 고속 직렬 통신에서 직렬 데이터 신호(DIF1)의 왜곡은 심화될 수 있고, 이에 따라 TX 등화기(12)가 정교한 등화를 수행하는 것이 요구될 수 있다. 후술되는 바와 같이, TX 등화기(12)는 룩업 테이블(LUT)을 사용함으로써 높은 효율성을 제공하는 FIR 필터를 구현할 수 있다.
TX 등화기(12)는 심볼 시퀀스의 가능한 값들에 대응하는 TX 신호(TXS)의 값들을 저장하는 룩업 테이블(LUT)을 포함할 수 있고, 룩업 테이블(LUT)은 직렬 데이터(SER)로부터 추출된 심볼 시퀀스에 대응하는 값을 가지는 TX 신호(TXS)를 출력할 수 있다. 이에 따라, FIR 필터에서 필요한 승산들(multiplications)이 생략될 수 있고, TX 등화기(12)에서 복수의 승산기들(multiplier) 및 가산기들(adder)이 생략될 수 있다. 예를 들면, FIR 필터를 구현하기 위하여 직렬 데이터(SER)를 아날로그 신호로 변환하고 증폭기 등을 사용하여 아날로그 신호를 처리하는 경우, 직렬 데이터(SER)의 등화는 높은 전력 소모 및 복잡도가 요구될 수 있고, PVT 변동에 기인하여 낮은 정확도를 가질 수 있다. 일부 실시예들에서, 도 1에 도시된 바와 같이, TX 등화기(12)는 갱신가능한 룩업 테이블(LUT)을 사용함으로써 단순한 구조를 가지는 디지털 FIR 필터를 구현할 수 있고, 이에 따라 높은 확장성 및 PVT 변동에 대한 개선된 강건함을 가질 수 있다. 또한, 후술되는 바와 같이, TX 등화기(12)는 룩업 테이블의 갱신에 필요한 블록들을 클락 게이팅할 수 있고, 이에 따라 낮은 전력으로 직렬 데이터(SER)의 등화를 수행할 수 있다.
TX 등화기(12)에 포함된 룩업 테이블(LUT)은 갱신 가능할 수 있고, TX 등화기(12)는 프로토콜 프로세서(30)로부터 수신된 제어 신호(CTRL)에 기초하여 룩업 테이블(LUT)을 갱신할 수 있다. 예를 들면, 도 3을 참조하여 후술되는 바와 같이, TX 등화기(12)는 제어 신호(CTRL)에 기초하여 복수의 필터 계수 시퀀스들 중 하나를 선택할 수 있고, 선택된 필터 계수 시퀀스에 대응하는 데이터 세트를 룩업 테이블(LUT)에 로딩할 수 있다. 또한, 도 6 등을 참조하여 후술되는 바와 같이, TX 등화기(12)는 제어 신호(CTRL)로부터 필터 계수의 변동(variation)을 추출할 수 있고, 필터 계수의 변동에 따른 오프셋을 가산함으로써 룩업 테이블(LUT)을 갱신할 수 있다. 이에 따라, TX 등화기(12)는 갱신가능한 룩업 테이블(LUT)을 사용함으로써, 프로그램 가능한(programmable) 등화를 정의하는 프로토콜들을 효율적으로 지원할 수 있다. 본 명세서에서, TX 등화기(12)는 등화기로서 지칭될 수 있고, 본 개시의 예시적 실시예들은 TX 등화기(12)를 주로 참조하여 설명될 것이다. 그러나, 본 개시의 예시적 실시예들이 TX 등화기(12)와 상이한 등화기, 예컨대 수신기(20)의 RX 등화기(22)에도 적용될 수 있는 점은 이해될 것이다.
드라이버(13)는 TX 신호(TXS)를 증폭함으로써 직렬 데이터 신호(DIF1)를 생성할 수 있고, TX 채널(7)으로 출력할 수 있다. 드라이버(13)는, 일부 실시예들에서 TX 신호(TXS)에 따라 변동하는 전압 레벨을 가지는 직렬 데이터 신호(DIF1)를 생성할 수도 있고, 일부 실시예들에서 TX 신호(TXS)에 따라 변동하는 빛의 세기를 가지는 직렬 데이터 신호(DIF1)를 생성할 수도 있다. 도 1의 예시에서, 드라이버(13)는 차동 드라이버로서 지칭될 수도 있다.
수신기(20)는 RX 채널(8)을 통해서 직렬 데이터 신호(DIF1)를 수신할 수 있고, 프로토콜 프로세서(30)에 RX 데이터(RXD)를 제공할 수 있다. 도 1에 도시된 바와 같이, 수신기(20)는 차동 수신기(23), RX 등화기(22) 및 역직렬화기(deserializer)(21)를 포함할 수 있다. 일부 실시예들에서, 수신기(20)는 반도체 공정을 통해서 제조되는 집적 회로에 포함될 수 있다.
차동 수신기(23)는 차동 신호인 직렬 데이터 신호(DIF1)를 증폭함으로써 RX 신호(RXS)를 생성할 수 있다. 또한, 차동 수신기(23)는 임피던스 매칭을 위한 입력 임피던스를 가질 수도 있다.
RX 등화기(22)는 차동 수신기(23)로부터 RX 신호(RXS)를 수신할 수 있고, 등화된 신호(EQU)를 생성할 수 있다. RX 등화기(22)는 RX 채널(8)에서 발생한 직렬 데이터 신호(DIF1)의 왜곡을 보상하기 위한 등화를 수행할 수 있다. 예를 들면, TX 등화기(12)와 유사하게, RX 등화기(22) 역시 갱신가능한 룩업 테이블을 사용하여 FIR 필터를 구현할 수 있다. 도 1에 도시되지 아니하였으나, 수신기(20)는 RX 등화기(22)와 함께 클락 데이터 복구(Clock and Data Recovery; CDR) 회로를 더 포함할 수 있다. 클락 데이터 복구 회로는 신호의 천이들을 모니터링할 수 있고, 클락 신호 및 데이터를 복구할 수 있다.
역직렬화기(21)는 RX 등화기(22)로부터 수신되는 등화된 신호(EQU)를 RX 데이터(RXD)로 변환할 수 있다. 예를 들면, 등화된 신호(EQU)는 '1/baud rate'의 UI를 각각 가지는 일련의 심볼들을 포함할 수 있고, 역직렬화기(21)는 n이 1보다 큰 정수일 때 n-비트수의 RX 데이터(RXD)를 'baud rate/n'의 주파수로 출력할 수 있다.
도 2는 FIR 필터의 예시를 나타내는 블록도이다. 구체적으로, 도 2는 직렬 데이터(SER)로부터 TX 신호(TXS)를 생성하는 FIR 필터(9)의 동작을 개략적으로 나타내고, 도 2의 예시에서 FIR 필터(9)는 4-탭 FFE(Feed Forward Equalizer)로서 동작할 수 있다.
FIR 필터(9)는 직렬 데이터(SER)에 포함된 심볼 시퀀스 및 FIR 필터(9)의 필터 계수들을 포함하는 필터 계수 시퀀스를 연산할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 심볼 시퀀스는 필터 계수 시퀀스의 4개의 필터 계수들(C1, C2, C3, C4)에 각각 대응하는 4개의 심볼들(S1, S2, S3, S4)을 포함할 수 있다. 4개의 심볼들(S1, S2, S3, S4)은 4개의 필터 계수들(C1, C2, C3, C4)과 각각 승산될 수 있고, 승산 결과들이 합산될 수 있다. 즉, 한 쌍의 심볼 시퀀스 및 필터 계수 시퀀스에 따른 결과값(Y)은 아래 [수학식 1]과 같이 계산될 수 있다.
Figure pat00001
이에 따라, 도 2에 도시된 바와 같이, 미리 정해진 레벨들에 대응하는 심볼들을 포함하는 직렬 데이터(SER)는 TX 채널(7)의 특성에 따라 변형된 파형을 포함하는 TX 신호(TXS)로 등화될 수 있다.
FIR 필터(9)를 구현하기 위하여 심볼 및 필터 계수의 승산 및 가산은 아날로그 승산기 및 아날로그 가산기에 의해서 수행되는 경우, 바람직하지 아니한 문제들이 발생할 수 있다. 예를 들면, 제4 심볼(S4), 지연부들(D1, D2, D3)로부터 출력되는 제1, 제2 및 제3 심볼(S1, S2, S3)은 아날로그 신호들로 각각 변환될 수 있고, 4개의 필터 계수들(C1, C2, C3, C4) 역시 아날로그 신호들로 각각 변환될 수 있다. 4개의 승산들(M1, M2, M3, M4) 각각은 증폭기를 포함하는 아날로그 승산기로서 구현될 수 있고, 3개의 가산들(A1, A2, A3) 각각 역시 아날로그 가산기로서 구현될 수 있다. 이에 따라, 아날로그 승산기들 및 가산기들에 의한 전력 소모에 기인하여 FIR 필터(9)에 의한 전력 소모는 높을 수 있고, 특히 FIR 필터(9)의 탭들의 개수가 증가할수록, 증가된 아날로그 승산기들 및 아날로그 가산기들에 기인하여 전력 소모 및 FIR 필터(9)의 복잡도는 큰 폭으로 증가할 수 있다.
다른 한편으로, 도면들을 참조하여 후술되는 바와 같이, 도 1의 TX 등화기(12)는 룩업 테이블(LUT)을 사용함으로써, FIR 필터(9)의 승산들(예컨대, M1, M2, M3, M4)이 생략될 수 있고, FIR 필터(9)의 탭들의 증가된 개수에 따른 높은 확장성을 제공할 수 있다. 또한, 도 1의 TX 등화기(12)는 룩업 테이블(LUT)의 갱신을 지원함으로써 프로그램 가능한 등화를 정의하는 프로토콜에 사용될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 TX 등화기(12')를 나타내는 블록도이다. 도 1을 참조하여 전술된 바와 같이, 도 3의 TX 등화기(12')는 직렬 데이터(SER) 및 제어 신호(CTRL)를 수신할 수 있고 TX 신호(TXS)를 출력할 수 있으며, 룩업 테이블(130)을 포함할 수 있다. 이하에서, 도 3은 도 1을 참조하여 설명될 것이다.
도 3을 참조하면, TX 등화기(12')는 필터 블록(100) 및 디지털 아날로그 컨버터(Digital-to-Analog Converter; DAC)(200)를 포함할 수 있다. 필터 블록(100)는 도 2를 참조하여 전술된 바와 같이, 직렬 데이터(SER)로부터 추출된 심볼 시퀀스 및 필터 계수 시퀀스를 연산된 신호, 즉 디지털 신호(DSIG)를 생성할 수 있고, 디지털 아날로그 컨버터(200)는 디지털 신호(DSIG)를 아날로그 신호인 TX 신호(TXS)로 변환할 수 있다. 필터 블록(100)는 도 3에 도시된 바와 같이, 컨트롤러(110), 데이터 스토리지(120), 룩업 테이블(130) 및 시프트 레지스터(140)를 포함할 수 있다.
시프트 레지스터(140)는 직렬 데이터(SER)를 수신할 수 있고, 직렬 데이터(SER)로부터 심볼 시퀀스(SEQ)를 추출할 수 있다. 시프트 레지스터(140)의 동작의 예시는 도 4를 참조하여 후술될 것이다.
데이터 스토리지(120)는 심볼 시퀀스(SEQ)의 가능한 값들에 대응하는 디지털 신호(DSIG)의 값들을 저장할 수 있다. 데이터 스토리지(120)는 디지털 신호(DSIG)의 값들을 저장하는 임의의 구조를 가질 수 있다. 데이터 스토리지(120)는, 일부 실시예들에서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있고, 일부 실시예들에서 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수도 있다. 또한, 데이터 스토리지(120)는 복수의 레지스터들을 포함할 수도 있고, 레지스터 세트로서 지칭될 수도 있다. 데이터 스토리지(120)에 저장된 값들의 예시는 도 5를 참조하여 후술될 것이다.
일부 실시예들에서, 데이터 스토리지(120)에 저장된 값들은 갱신될 수 있다. 예를 들면, 데이터 스토리지(120)는 재기입가능(rewritable)할 수 있다. 도 3에 도시된 바와 같이, 데이터 스토리지(120)는 TX 등화기(12')의 외부(예컨대, 도 1의 프로토콜 프로세서(30))로부터 제1 값(VAL1)을 수신할 수 있고, 제1 값(VAL1)이 데이터 스토리지(120)에 저장됨으로써 기존에 저장되어 있던 값들이 변경될 수 있다. 예를 들면, 프로토콜 프로세서(30)는 통신 장치(5)의 동작이 시작할 때 데이터 스토리지(120)에 제1 값(VAL1)을 제공함으로써 디지털 신호(DISG)의 값들을 저장할 수 있다. 또한, 프로토콜 프로세서(30)는 RX 데이터(RXD)에 기초하여 제1 값(VAL1)을 생성할 수도 있다.
일부 실시예들에서, 데이터 스토리지(120)는, 복수의 필터 계수 시퀀스들에 대응하는 복수의 데이터 세트들로 그룹핑된 디지털 신호(DSIG)의 값들을 저장할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 데이터 스토리지(120)는, k가 1보다 큰 정수일 때, 제1 내지 제k 데이터 세트(SET1 내지 SETk)를 저장할 수 있고, 제1 내지 제k 데이터 세트(SET1 내지 SETk)는 동일한 심볼 시퀀스에 대하여 동일하거나 상이한 디지털 신호(DSIG)의 값들을 각각 저장할 수 있다. 예를 들면, 프로토콜은 k개의 필터 계수 시퀀스들을 미리 정의할 수 있고, 송신측 및 수신측이 k개의 필터 계수 시퀀스들 중 하나를 선택하는 프로세스를 정의할 수 있다. 데이터 스토리지(120)는 k개의 필터 계수 시퀀스들에 각각 대응하는 제1 내지 제k 데이터 세트(SET1 내지 SETk)를 저장할 수 있다.
룩업 테이블(130)은, 심볼 시퀀스(SEQ)에 대응하는 값을 가지는 디지털 신호(DSIG)를 출력할 수 있다. 룩업 테이블(130)은 심볼 시퀀스(SEQ)의 가능한 값들에 대응하는 디지털 신호(DSIG)의 값들을 포함할 수 있고, 예컨대 제1 내지 제k 데이터 세트(SET1 내지 SETk) 중 하나의 데이터 세트에 대응하는 값들을 포함할 수 있다. 예를 들면, 7-비트수의 디지털 신호(DSIG)가 디지털 아날로그 컨버터(200)에 제공되고 심볼 시퀀스(SEQ)는 PAM4(4-level pulse amplitude modulation)에 따라 2-비트수의 심볼로서 4개의 심볼들을 포함하는 경우, 하나의 데이터 세트는 7bit로 구성된 256개의 데이터를 포함할 수 있다. 일부 실시예들에서, 룩업 테이블(130)은, 셀 어레이를 포함하고 심볼 시퀀스(SEQ)를 어드레스로서 수신하는, 메모리로 구현될 수 있다. 일부 실시예들에서, 룩업 테이블(130)은 복수의 레지스터들을 포함할 수 있고, 심볼 시퀀스(SEQ)에 따라 복수의 레지스터들 중 적어도 일부에 저장된 값들을 디지털 신호(DISG)로서 출력하는 멀티플렉서를 포함할 수도 있다.
컨트롤러(110)는 제어 신호(CTRL)를 수신할 수 있고, 데이터 스토리지(120) 및 룩업 테이블(130)을 제어할 수 있다. 컨트롤러(110)는 제어 신호(CTRL)에 응답하여 데이터 스토리지(120)에 저장된 값들 중 적어도 일부를 룩업 테이블(130)에 로딩함으로써 룩업 테이블(130)을 갱신할 수 있다. 예를 들면, 프로토콜 프로세서(30)는 RX 데이터(RXD)에 기초하여 k개의 필터 계수 시퀀스들 중 하나를 나타내는 정보를 포함하는 제어 신호(CTRL)를 TX 등화기(12')에 제공할 수 있다. 컨트롤러(110)는 제어 신호(CTRL)에 응답하여, k개의 필터 계수 시퀀스들에 각각 대응하는 제1 내지 제k 데이터 세트(SET1 내지 SETk) 중 하나에 포함된 값들이 제2 값(VAL2)로서 출력되도록 데이터 스토리지(120)를 제어할 수 있고, 룩업 테이블(130) 제2 값(VAL2)을 저장하도록 룩업 테이블(130)을 제어할 수 있다.
도 4는 본 개시의 예시적 실시예에 따라 직렬 데이터(SER) 및 심볼 시퀀스(SEQ)의 예시를 나타내는 순서도이다. 도 4에 도시된 바와 같이, 직렬 데이터(SER) 및 심볼 시퀀스(SEQ)는 PAM4의 4개 레벨들에 대응하는 2-비트수의 심볼을 포함할 수 있다. 이하에서, 도 4는 도 1 및 도 3을 참조하여 설명될 것이다.
도 4를 참조하면, 직렬 데이터(SER)는 일련의 심볼들을 포함할 수 있다. 심볼은 '00', '01', '10' 및 '11' 중 하나의 값을 가질 수 있고, 심볼의 값들은 4개의 상이한 레벨들에 각각 대응할 수 있다. 심볼 시퀀스(SEQ)는 직렬 데이터(SER)에 포함된 연속적인 4개의 심볼들을 포함할 수 있다. 도 4에 도시된 바와 같이, 도 3의 시프트 레지스터(140)는 직렬 데이터(SER)로부터 심볼 시퀀스(SEQ)를 순차적으로 추출할 수 있고, 심볼 시퀀스(SEQ)는 룩업 테이블(130)에 제공될 수 있다. 이하에서 본 개시의 예시적 실시예들은, 도 4에 도시된 바와 같이 2-비트수의 심볼을 포함하는 직렬 데이터(SER) 및 심볼 시퀀스(SEQ)를 참조하여 설명될 것이나, 다른 비트수의 심볼, 예컨대 NRZ(Non-Return-to-Zero)의 2개 레벨들에 대응하는 1-비트의 심볼을 포함하는 직렬 데이터(SER) 및 심볼 시퀀스(SEQ)에서도 본 개시의 예시적 실시예들이 적용될 수 있는 점이 유의된다.
도 5는 본 개시의 예시적 실시예에 따라 룩업 테이블(130)의 예시를 나타내는 도면이다. 구체적으로, 도 5는 PAM4를 위한 4개의 심볼들(S1, S2, S3, S4)을 포함하는 심볼 시퀀스(SEQ)에 대응하는 디지털 신호(DSIG)의 값들을 포함하는 룩업 테이블(LUT')을 나타낸다.
도 5를 참조하면, 룩업 테이블(LUT')은 디지털 신호(DSIG)의 256개의 값들(V1 내지 V256)을 포함할 수 있다. 디지털 신호(DSIG)의 256개의 값들(V1 내지 V256) 각각은 심볼 시퀀스(SEQ)와 필터 계수 시퀀스로부터 미리 계산되어 저장된 값일 수 있다. 예를 들면, 디지털 신호(DSIG)의 값(V1)은, 각각 '00', '00', '00', '00'인 4개의 심볼들(S1, S2, S3, S4)을 포함하는 심볼 시퀀스(SEQ) 및 4개의 필터 계수들(C1, C2, C3, C4)을 포함하는 필터 계수 시퀀스로부터 도 3의 FIR 필터(9)에 기초하여 계산된 결과값(Y)과 일치할 수 있다. 디지털 신호(DIG)의 256개의 값들(V1 내지 V256) 각각은 동일한 비트수를 가질 수 있다. 도 3을 참조하여 전술된 바와 같이, 데이터 스토리지(120)에 저장된 하나의 데이터 세트(예컨대, SET1) 역시 도 5에 도시된 바와 같이 256개의 값들을 포함할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 필터 블록(100')를 나타내는 블록도이다. 도 6에 도시된 바와 같이, 필터 블록(100')는 컨트롤러(110'), 데이터 스토리지(120'), 룩업 테이블(130') 및 시프트 레지스터(140')를 포함할 수 있고, 도 3의 필터 블록(100)와 비교할 때 오프셋 생성기(150) 및 계산기(160)를 더 포함할 수 있다. 이하에서, 도 6에 대한 설명 중 도 3에 대한 설명과 중복되는 내용은 생략될 것이고, 도 6은 도 1을 참조하여 설명될 것이다.
컨트롤러(110')는 제어 신호(CTRL)에 기초하여 필터 계수의 변동에 따라 룩업 테이블(130')을 갱신할 수 있다. 일부 실시예들에서, 프로토콜은 수신측이 송신측의 등화기에서 구현된 FIR 필터의 필터 계수를 조절하는 프로세스를 정의할 수 있고, 이에 따라 TX 채널(7)에 보다 적합한 등화가 송신측에서 수행될 수 있다. 프로토콜 프로세서(30)는 RX 데이터(RXD)로부터 필터 계수의 변동을 지시하는 정보를 추출할 수 있고, 추출된 정보에 따라 제어 신호(CTRL)를 생성할 수 있다. 컨트롤러(110')는 제어 신호(CTRL)에 기초하여 필터의 변동 정보를 나타내는 변동 신호(VAR) 및 필터 계수의 인덱스(IDX)를 오프셋 생성기(150)에 제공할 수 있다. 예를 들면, 변동 신호(VAR)는 필터 계수의 업(up), 다운(down), 유지(hold) 및 리셋(reset) 중 적어도 하나를 나타낼 수 있고, 필터 계수의 변화량을 포함할 수도 있다. 또한, 필터 계수의 인덱스(IDX)는 4개의 필터 계수들(C1, C2, C3, C4) 중 하나를 지시하도록 1 내지 4 중 하나의 값을 가질 수 있다. 비록 도 6에 도시되지 아니하였으나, 컨트롤러(110')는 추가적인 신호(예컨대, 도 7의 SEL)를 오프셋 생성기(150)에 더 제공할 수 있고, 데이터 스토리지(120') 및 룩업 테이블(130')을 제어하기 위한 신호들을 생성할 수 있다.
오프셋 생성기(150)는 필터 계수의 변동에 대응하는 디지털 신호(DISG)의 오프셋(OFF)을 생성할 수 있다. [수학식 1]을 참조하면, 하나의 필터 계수에서 발생한 변동은 결과값(Y)의 변동을 유발할 수 있다. 예를 들면, 제1 필터 계수(C1)가 증가하는 경우, 결과값(Y)의 변동은 제1 심볼(S1)의 값 및 제1 필터 계수(C1)의 증가량에 의해서 결정될 수 있다. 따라서, 오프셋 생성기(150)는 필터 계수의 변동에 따른 결과값(Y)의 변화량에 대응하는 오프셋을 생성할 수 있고, 변동된 필터 계수에 대응하는 심볼의 가능한 값들(즉, '00', '01', '10', '11')에 대응하는 오프셋들 각각을 생성할 수 있다. 오프셋 생성기(150)의 예시들은 도 7 및 도 8 등을 참조하여 후술될 것이다.
계산기(160)는, 컨트롤러(110')의 제어에 따라 데이터 스토리지(120')에 저장된 값들, 룩업 테이블(130')에 저장된 값들 및 오프셋(OFF) 중 적어도 2개에 대하여 가산 또는 감산을 수행할 수 있다. 예를 들면, 도 3을 참조하여 전술된 바와 같이, 데이터 스토리지(120')로부터 제공되는 제2 값(VAL2)이 룩업 테이블(130')에 저장되는 경우, 컨트롤러(110')는 제2 값(VAL2)과 동일한 제3 값(VAL3)이 출력되도록 계산기(160)를 제어할 수 있다. 또한, 필터 계수의 변동에 따라 오프셋을 가산하기 위하여, 계산기(160)는, 일부 실시예들에서 데이터 스토리지(120')로부터 제공되는 제2 값(VAL2) 및 오프셋 생성기(150)로부터 제공되는 오프셋(OFF)을 가산할 수도 있고, 일부 실시예들에서 룩업 테이블(130')로부터 제공되는 디지털 신호(DSIG) 및 오프셋(OFF)을 가산할 수도 있다. 예를 들면, 도 3을 참조하여 전술된 바와 같이, 초기에 데이터 스토리지(120')로부터 제공되는 제2 값(VAL2)을 룩업 테이블(130')에 저장하기 위하여, 가산기(160)가 제2 값(VAL2)을 통과시킴으로써 제2 값(VAL2)과 동일한 제3 값(VAL3)을 출력하거나, 오프셋 생성기(150)가 컨트롤러(110')의 제어에 따라 영(zero)인 오프셋(OFF)을 출력할 수 있다. 그 다음에, 오프셋 생성기(150)는 변동 신호(VAR) 및 인덱스(IDX)에 기초하여 오프셋(OFF)을 생성할 수 있고, 가산기(160)는 룩업 테이블(130')로부터 제공되는 디지털 신호(DSIG) 및 오프셋(OFF)을 가산함으로써 제3 값(VAL3)을 출력할 수 있고, 제3 값(VAL3)이 룩업 테이블(130')에 저장될 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 도 6의 오프셋 생성기(150)의 예시를 나타내는 블록도이도, 도 8은 본 개시의 예시적 실시예에 따라 스텝 사이즈 테이블의 예시를 나타내는 도면이다. 도 6을 참조하여 전술된 바와 같이, 도 7의 오프셋 생성기(150')는 변동 신호(VAR) 및 필터 계수의 인덱스(IDX)를 수신할 수 있고, 오프셋(OFF)을 생성할 수 있다. 이하에서, 도 7 및 도 8은 도 6을 참조하여 설명될 것이다.
도 7을 참조하면, 오프셋 생성기(150')는 4개의 필터 계수들(C1, C2, C3, C4)에 각각 대응하는 4개의 오프셋 생성기들(151, 152, 153, 154) 및 멀티플렉서(155)를 포함할 수 있다. 4개의 오프셋 생성기들(151, 152, 153, 154)은 동일한 구조를 가질 수 있고, 상이한 값들을 포함하는 스텝 사이즈 테이블들 각각 포함할 수 있다. 4개의 오프셋 생성기들(151, 152, 153, 154)은 4개의 오프셋들(OFF1, OFF2, OFF3, OFF4)을 각각 생성할 수 있고, 멀티플렉서(155)는 필터 계수의 인덱스(IDX)에 따라 4개의 오프셋들(OFF1, OFF2, OFF3, OFF4) 중 하나를 오프셋(OFF)으로서 출력할 수 있다.
제1 오프셋 생성기(151)는 제1 스텝 사이즈 테이블(151_1), 카운터(151_2) 및 승산기(151_3)를 포함할 수 있다. 제1 스텝 사이즈 테이블(151_1)은 필터 계수 및 심볼의 복수의 쌍들에 대응하는 스텝 사이즈들을 포함할 수 있고, 필터 계수 및 심볼의 쌍에 대응하는 스텝 사이즈(X1)를 출력할 수 있다. 예컨대, 도 8을 참조하면, 제1 스텝 사이즈 테이블(151_1)은 제1 필터 계수(C1)에서 심볼의 가능한 값들에 각각 대응하는 스텝 사이즈들(X10 내지 X13)을 포함할 수 있다. 제1 스텝 사이즈 테이블(151_1)은 컨트롤러(110')로부터 수신되는 선택 신호(SEL)에 따라 스텝 사이즈들(X10 내지 X13) 중 하나를 스텝 사이즈(X1)로서 출력할 수 있다. 선택 신호(SEL)는 4개의 심볼들, 즉 '00', '01', '10' 및 '11' 중 하나를 나타낼 수 있다. 예를 들면, 컨트롤러(110')는 '00', '01', '10' 및 '11'가 순차적으로 선택되도록 선택 신호(SEL)를 생성할 수 있고, 제1 스텝 사이즈 테이블(151_1)은 '00', '01', '10' 및 '11'에 대응하는 스텝 사이즈들, 즉 도 8의 'X10', 'X11', 'X12' 및 'X13'을 순차적으로 출력할 수 있다. 이에 따라, 제1 오프셋 생성기(151)는 FIR 필터에서 제1 필터 계수(C1)와 승산되는 입력 심볼의 가능한 값들에 대응하는 4개의 오프셋들을 순차적으로 제공할 수 있다. 일부 실시예들에서, 2이상의 심볼들에 대응하는 2이상의 오프셋들이 병렬적으로 생성될 수도 있다.
카운터(151_2)는 변동 신호(VAR)에 따라 증가, 감소 또는 유지되는 카운트 값(CNT1)을 생성할 수 있다. 예를 들면, 카운터(151_2)는 업을 나타내는 변동 신호(VAR)를 3회 수신하고 다운을 나타내는 변동 신호(VAR)를 1회 수신한 경우, 2를 나타내는 카운트 값(CNT1)을 출력할 수 있다. 이에 따라, 변동 신호(VAR)가 제1 필터 계수(C1)의 리셋을 나타내는 경우, 카운트 값(CNT1)은 현재까지 가산된(또는 감산된) 오프셋을 상쇄하기 위하여 사용될 수 있다. 필터 계수의 리셋에 대한 예시는 도 13을 참조하여 후술될 것이다.
승산기(151_3)는 변동 신호(VAR)에 기초하여 스텝 사이즈(X1)로부터 제1 오프셋(OFF1)을 출력할 수 있다. 예를 들면, 스텝 사이즈(X1)가 양의 값인 경우, 승산기(151_3)는 업(up)을 나타내는 변동 신호(VAR)에 응답하여 스텝 사이즈(X1)를 제1 오프셋(OFF1)으로서 출력할 수 있고, 다운(down)을 나타내는 변동 신호(VAR)에 응답하여 스텝 사이즈(X1)의 부호를 변경함으로써 제1 오프셋(OFF1)을 출력할 수 있다. 이에 따라, 일부 실시예들에서 승산기(151_3)는 승산을 위한 구조를 가지는 대신, 부호의 선택적인 변경을 제공하는 단순한 구조를 가질 수 있다.
제1 오프셋 생성기(151)와 유사하게, 제2, 제3 및 제4 오프셋 생성기(152, 153, 154)는 제2, 제3 및 제4 필터 계수(C2, C3, C4)에 각각 대응하는 제2, 제3 및 제4 오프셋(OFF2, OFF3, OFF4)을 각각 생성할 수 있다. 이를 위하여, 제2 오프셋 생성기(152)는 도 8의 제2 스텝 사이즈 테이블(152_1)을 포함할 수 있고, 제3 오프셋 생성기(153)는 도 8의 제3 스텝 사이즈 테이블(153_1)을 포함할 수 있으며, 제4 오프셋 생성기(154)는 도 8의 제4 스텝 사이즈 테이블(154_1)을 포함할 수 있다.
도 9는 본 개시의 예시적 실시예들에 따라 오프셋 생성기의 예시를 나타내는 도면이다. 구체적으로, 도 9는 제1 필터 계수(C1)에 대응하는 제1 오프셋(OFF1)을 생성하는 제1 오프셋 생성기(151')를 나타낸다.
도 9를 참조하면, 제1 오프셋 생성기(151')는 제1 스텝 사이즈 테이블(151_1'), 카운터(151_2') 및 승산기(151_3')를 포함할 수 있다. 도 7의 제1 오프셋 생성기(151)와 비교할 때, 도 9의 제1 오프셋 생성기(151')는 갱신가능한 제1 스텝 사이즈 테이블(151_1')을 포함할 수 있다. 도 9에 도시된 바와 같이, 제1 스텝 사이즈 테이블(151_1')은 선택 신호(SEL)뿐만 아니라 스텝 신호(STEP)를 더 수신할 수 있다. 예를 들면, 도 6의 컨트롤러(110')는 제어 신호(CTRL)로부터 신규 스텝 사이즈를 추출할 수 있고, 신규 스텝 사이즈에 따라 스텝 신호(STEP)를 생성할 수 있다. 제1 스텝 사이즈 테이블(151_1')은 스텝 신호(STEP)를 수신할 수 있고, 스텝 신호(STEP)에 대응하는 스텝 사이즈가 저장됨으로써 기존에 저장되어 있던 스텝 사이즈들이 변경될 수 있다. 예를 들면, 도 1의 프로토콜 프로세서(30)는 통신 장치(5)의 동작이 시작할 때 스텝 사이즈를 포함하는 제어 신호(CTRL)를 생성할 수 있다. 또한, 프로토콜 프로세서(30)는 RX 데이터(RXD)에 기초하여 스텝 사이즈를 포함하는 제어 신호(CTRL)를 생성할 수도 있다.
도 10은 본 개시의 예시적 실시예에 따른 등화 방법을 시간의 흐름에 따라 나타내는 도면이다. 예를 들면, 도 10의 등화 방법은 도 1의 TX 등화기(12)를 포함하는 제1 통신 장치(1) 및 제1 통신 장치(1)와 통신하는 제2 통신 장치(2)에 의해서 수행될 수 있다. 도 10에 도시된 등화 방법에 따라 등화를 위한 필터 계수들이 결정될 수 있고, 이와 같이 필터 계수들을 결정하는 방법은 필터 계수의 트레이닝으로서 지칭될 수도 있다. 이하에서 도 10의 제1 통신 장치(1)는 도 1의 통신 장치(5)의 구성요소들을 포함하는 것으로 가정되고, 도 10은 도 1을 참조하여 설명될 것이다.
도 10을 참조하면, 단계 S20에서 제2 장치(2)는 채널 정보를 전송할 수 있다. 예를 들면, 제2 통신 장치(2)는, 도 3을 참조하여 전술된 바와 같이, 복수의 데이터 세트들 중 하나를 나타내는 정보를 포함하는 채널 정보를 최초로 제1 통신 장치(1)에 전송할 수 있다.
단계 S40에서, 제1 통신 장치(1)는 룩업 테이블(LUT)을 갱신할 수 있다. 예를 들면, 제1 통신 장치(1)의 프로토콜 프로세서(30)는 단계 S20에서 수신된 채널 정보로부터 데이터 세트를 나타내는 정보를 추출할 수 있고, 추출된 정보를 포함하는 제어 신호(CTRL)를 TX 등화기(12)에 제공할 수 있다. TX 등화기(12)는 제어 신호(CTRL)에 기초하여 룩업 테이블(LUT)을 갱신할 수 있다. 룩업 테이블(LUT)은 직렬 데이터(SER)로부터 추출된 심볼 시퀀스의 가능한 값들에 대응하는 디지털 신호(DSIG)의 값들을 포함할 수 있다. 데이터 세트를 나타내는 정보를 포함하는 채널 정보에 응답하여 룩업 테이블(LUT)을 갱신하는 단계 S40의 예시는 도 11 내지 도 13을 참조하여 설명될 것이다.
단계 S60에서, 제1 통신 장치(1)는 직렬 데이터(SER)를 등화할 수 있다. 예를 들면, 제1 통신 장치(1)의 TX 등화기(12)에서 룩업 테이블(LUT)은 직렬 데이터(SER)의 심볼 시퀀스에 대응하는 디지털 신호(예컨대, 도 3의 DSIG)를 출력할 수 있고, TX 등화기(12)에 포함된 디지털 아날로그 컨버터(200)는 디지털 신호를 아날로그 신호로 변환할 수 있다. 이에 따라 도 2의 FIR 필터(9)를 구현하기 위한 심볼 시퀀스 및 필터 계수 시퀀스 사이 승산 및 가산을 위한 가산기와 승산기가 필요 없게 된다. 단계 S60의 예시는 도 14를 참조하여 설명될 것이다.
단계 S80에서, 제1 통신 장치(1)는 테스트 패턴을 전송할 수 있다. 예를 들면, 테스트 패턴은 제1 통신 장치(1) 및 제2 통신 장치(2)가 미리 공유한 패턴을 포함할 수 있고, 제2 통신 장치(2)는 채널(예컨대, 도 1의 7)을 통해서 테스트 패턴을 수신할 수 있다.
단계 S90에서, 제2 통신 장치(2)는 필터 계수의 조정 여부를 판단할 수 있다. 예를 들면, 제2 통신 장치(2)는 제1 통신 장치(1)로부터 수신된 테스트 패턴을 평가할 수 있고, 평과 결과에 따라 제1 통신 장치(1)의 등화에 사용된 FIR 필터의 계수들 중 적어도 하나의 조정이 필요한지 여부를 판단할 수 있다. 도 10에 도시된 바와 같이, 필터 계수의 조정이 필요하지 아니한 경우, 필터 계수의 트레이닝은 종료할 수 있고 제1 무선 통신 장치(1)는 현재의 필터 계수들에 따라 등화된 신호를 제2 무선 통신 장치(2)로 전송할 수 있다. 다른 한편으로, 필터 계수의 조정이 필요한 경우, 단계 S20이 후속하여 수행될 수 있다.
초기에 수행된 단계 S40과 상이하게, 단계 S90에 후속하여 수행되는 단계 S20에서, 제2 통신 장치(2)는 필터 계수의 변동에 대한 정보를 포함하는 채널 정보를 제1 통신 장치(1)에 전송할 수 있다. 그 다음에, 단계 S40에서, 초기에 수행된 단계 S40과 상이하게, 제1 통신 장치(1)는 필터 계수의 변동에 대한 정보에 기초하여 룩업 테이블(LUT)을 갱신할 수 있다. 필터 계수의 변동에 대한 정보를 포함하는 채널 정보에 응답하여 룩업 테이블(LUT)을 갱신하는 단계 S40의 예시는 도 12를 참조하여 설명될 것이다.
도 11 내지 도 13은 본 개시의 예시적 실시예들에 따라 도 10의 단계 S40의 예시들을 나타내는 순서도이다. 도 10을 참조하여 전술된 바와 같이, 도 11 내지 도 13의 단계들(S40a, S40b, S40c)에서 룩업 테이블을 갱신하는 동작이 수행될 수 있다. 예를 들면, 도 11의 단계 S40'은 도 3의 필터 블록(100)에 의해서 수행될 수 있고, 도 12의 단계 S40b 및 도 13의 단계 S40c는 도 6의 필터 블록(100')에 의해서 수행될 수 있다. 이하에서, 도 11 내지 도 13은 도 3 및 도 6을 각각 참조하여 설명될 것이다.
도 11을 참조하면, 단계 S40a은 단계 S42a 및 단계 S44a를 포함할 수 있다. 단계 S42에서, 제어 신호(CTRL)에 따라 데이터 세트를 선택하는 동작이 수행될 수 있다. 예를 들면, 도 3의 컨트롤러(110)는 k개의 필터 계수 시퀀스들 중 하나를 나타내는 정보를 포함하는 제어 신호(CTRL)를 수신할 수 있고, 제어 신호(CTRL)에 따라 데이터 스토리지(120)에 저장된 제1 내지 제k 데이터 세트(SET1 내지 SETk) 중 하나가 출력되도록 데이터 스토리지(120)를 제어할 수 있다.
단계 S44a에서 선택된 데이터 세트를 룩업 테이블(130)에 로딩하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(110)는 데이터 스토리지(120)로부터 출력되는 제2 값(VAL2)이 룩업 테이블(130)에 저장되도록 데이터 스토리지(120) 및 룩업 테이블(130)을 제어할 수 있다.
도 12를 참조하면, 단계 S40b는 단계 S42b 및 단계 S44b를 포함할 수 있다. 단계 S42b에서, 필터 계수의 변동에 대응하는 오프셋(OFF)을 생성하는 동작이 수행될 수 있다. 예를 들면, 도 6의 오프셋 생성기(150)는 컨트롤러(110')로부터 제공된 변동 신호(VAR) 및 인덱스(IDX)에 기초하여 오프셋(OFF)을 생성할 수 있다. 변동 신호(VAR)는 필터 계수의 업(up), 다운(down), 유지(hold) 및 리셋(reset) 중 적어도 하나를 나타낼 수 있고, 필터 계수의 변화량을 포함할 수도 있다. 변동 신호(VAR)가 필터 계수의 리셋을 나타내는 경우, 오프셋(OFF)을 생성하는 예시가 도 13을 참조하여 후술될 것이다.
단계 S44b에서, 오프셋(OFF)을 가산함으로써 룩업 테이블(130')을 갱신하는 동작이 수행될 수 있다. 일부 실시예들에서, 오프셋 생성기(150)는 양의 오프셋(OFF) 또는 음의 오프셋(OFF)을 생성할 수 있고, 이에 따라 계산기(160)는 가산을 수행할 수 있다. 일부 실시예들에서, 오프셋 생성기(150)는 양의 오프셋(OFF)을 생성할 수 있고, 이에 따라 계산기(160)는 컨트롤러(110')의 제어에 따라 가산 또는 감산을 수행할 수 있다. 계산기(160)의 출력값, 즉 제3 값(VAL3)이 룩업 테이블(130')에 저장됨으로써 룩업 테이블(130')은 갱신될 수 있다.
도 13을 참조하면, 단계 S40c에서 필터 계수를 리셋하는 동작이 수행될 수 있고, 구체적으로 단계 S40c는 도 7의 제1 오프셋 생성기(151)를 사용하여 제1 필터 계수(C1)를 리셋하는 동작의 예시를 나타낸다. 도 13에 도시된 바와 같이, 단계 S40c는 단계 S41c 내지 단계 S48c를 포함할 수 있다. 제2, 제3 및 제4 필터 계수(C2, C3, C4) 역시 도 13에 도시된 바와 유사하게 리셋될 수 있는 점은 이해될 것이다.
단계 S41c에서, 제1 필터 계수(C1)의 리셋을 수신하는 동작이 수행될 수 있다. 일부 실시예들에서, 4개의 필터 계수들(C1, C2, C3, C4) 각각은 상호 독립적으로 리셋될 수 있고, 리셋된 필터 계수는 초기값, 즉 필터 계수를 증가시키거나 감소시키지 아니한 상태의 값을 가질 수 있다. 예를 들면, 제1 필터 계수(C1)의 리셋이 수신된 경우, 제2, 제3 및 제4 필터 계수(C2, C3, C4)는 증가되거나 감소된 상태를 유지할 수 있고, 제1 필터 계수(C1)만이 리셋될 수 있다. 도 6의 데이터 스토리지(120')에 저장된 값들은 4개의 필터 계수들(C1, C2, C3, C4)이 모두 초기값들을 가지는 경우에 대응하므로, 4개의 필터 계수들(C1, C2, C3, C4) 중 일부만이 리셋되는 경우 데이터 스토리지(120')에 저장된 값들을 룩업 테이블(130')에 로딩하는 것은 오류를 발생시킬 수 있다.
단계 S42c 내지 단계 S48c에서, 현재까지 제1 필터 계수(C1)의 증감에 의해서 생성된 오프셋들을 상쇄할 때까지 룩업 테이블(130')을 갱신하는 동작이 수행될 수 있다. 이를 위하여, 제1 오프셋 생성기(151)는 제1 필터 계수(C1)의 변동을 추적할 수 있고, 도 7을 참조하여 전술된 바와 같이, 제1 필터 계수(C1)에 대하여 스텝 사이즈가 가산된 횟수 및 감산된 횟수의 차이에 대응하는 카운트 값(CNT1)을 출력하는 카운터(151_2)를 포함할 수 있다.
단계 S42c에서, 카운트 값(CNT1)이 양인지 여부를 판단하는 동작이 수행될 수 있다. 카운트 값(CNT1)이 양인 경우 단계 S43c가 후속하여 수행되는 한편, 그렇지 아니한 경우 단계 S45c가 후속하여 수행될 수 있다. 또한, 단계 S45c에서 카운트 값(CNT1)이 음인지 여부를 판단하는 동작이 수행될 수 있다. 카운트 값(CNT1)이 음인 경우 단계 S46c가 후속하여 수행되는 한편, 그렇지 아니한 경우, 즉 카운트 값(CNT1)이 영(zero)인 경우 단계 S40c는 종료할 수 있다.
카운트 값(CNT1)이 양인 경우, 단계 S43c에서 카운트 값(CNT1)은 1만큼 감소할 수 있고, 단계 S44c에서 제1 오프셋(OFF1)은 스텝 사이즈(X1)와 반대의 부호를 가질 수 있다. 즉, 제1 오프셋(OFF1)은 룩업 테이블(130')에 포함된 값을 감소시키기 위하여 음의 값을 가질 수 있다. 다른 한편으로, 카운트 값(CNT1)이 음인 경우, 단계 S45c에서 카운트 값(CNT1)은 1만큼 증가할 수 있고, 단계 S47c에서 제1 오프셋(OFF1)은 스텝 사이즈(X1)과 일치할 수 있다.
단계 S48c에서, 제1 오프셋(OFF1)을 가산함으로써 룩업 테이블(130')을 갱신하는 동작이 수행될 수 있다. 룩업 테이블(130')에 포함된 값은, 제1 필터 계수(C1)의 변동에 따라 양의 오프셋을 가지고 있었던 경우 제1 오프셋(OFF1)만큼 감소할 수 있는 한편, 제1 필터 계수(C1)의 변동에 따라 음의 오프셋을 가지고 있었던 경우 제1 오프셋(OFF1)만큼 증가할 수 있다. 그 다음에, 단계 S42c가 후속하여 수행될 수 있고, 결과적으로 카운트 값(CNT1)이 영(zero)가 될 때까지 룩업 테이블(130')을 갱신하는 동작이 반복될 수 있다.
도 14는 본 개시의 예시적 실시예에 따라 도 10의 단계 S60의 예시를 나타내는 순서도이다. 도 10을 참조하여 전술된 바와 같이, 도 14의 단계 S60'에서 직렬 데이터(SER)를 등화하는 동작이 수행될 수 있고, 도 14에 도시된 바와 같이 단계 S60'은 복수의 단계들(S62, S64, S66)을 포함할 수 있다. 예를 들면, 단계 S60'은 도 3의 TX 등화기(12')에 의해서 수행될 수 있고, 이하에서 도 14는 도 3을 참조하여 설명될 것이다.
단계 S62에서, 직렬 데이터(SER)로부터 심볼 시퀀스(SEQ)를 추출하는 동작이 수행될 수 있다. 예를 들면, 시프트 레지스터(140)는 직렬 데이터(SER)로부터 4개의 연속적인 심볼 시퀀스(SEQ)를 순차적으로 추출할 수 있다. 단계 S64에서, 룩업 테이블(130)에 심볼 시퀀스(SEQ)를 제공하는 동작이 수행될 수 있다. 예를 들면, 시프트 레지스터(140)는 심볼 시퀀스(SEQ)를 룩업 테이블(130)에 제공할 수 있고, 룩업 테이블(130)은 수신된 심볼 시퀀스(SEQ)에 대응하는 값을 가지는 디지털 신호(DSIG)를 출력할 수 있다. 그 다음에, 단계 S66에서, 디지털 신호(DSIG)를 아날로그 신호로 변환하는 동작이 수행될 수 있다. 예를 들면, 디지털 아날로그 컨버터(200)는 룩업 테이블(130)로부터 디지털 신호(DSIG)를 수신할 수 있고, 디지털 신호(DSIG)를 변환함으로써 아날로그 신호인 TX 신호(TXS)를 생성할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 등화 방법을 시간의 흐름에 따라 나타내는 도면이다. 구체적으로, 도 10의 등화 방법과 비교할 때, 도 15의 등화 방법은 단계 S50을 더 포함할 수 있다. 예를 들면, 도 15의 등화 방법은 도 3의 TX 등화기(12')를 포함하는 제1 통신 장치(1) 및 제1 통신 장치(1)와 통신하는 제2 통신 장치(2)에 의해서 수행될 수 있다. 이하에서 도 15에 대한 설명 중 도 13과 중복되는 내용은 생략될 것이고, 도 15의 제1 통신 장치(1)는 도 3의 TX 등화기(12')를 포함하는 것으로 가정되며, 도 15는 도 3을 참조하여 설명될 것이다.
단계 S20에서 제2 통신 장치(2)는 채널 정보를 전송할 수 있고, 단계 S40에서 제1 장치(1)는 룩업 테이블(130)을 갱신할 수 있다. 그 다음에, 단계 S50에서 제1 통신 장치(1)는 클락 게이팅을 수행할 수 있다. 예를 들면, 컨트롤러(110)는 단계 S40에서 룩업 테이블(130)을 갱신하는 동작이 종료한 후, 룩업 테이블(130)의 갱신에 필요한 구성요소들에 공급되는 클락의 공급을 중지할 수 있다. 예를 들면, 도 3의 예시에서 컨트롤러(110)는 데이터 스토리지(120)에 공급되는 클락의 공급을 중지할 수 있고, 도 6의 예시에서 컨트롤러(110')는 데이터 스토리지(120'), 오프셋 생성기(150) 및 계산기(160) 중 적어도 하나에 공급되는 클락을 중지할 수 있다. 이에 따라, 단계 S60에서 직렬 데이터(SER)를 등화하는 동안 불필요한 전력 소모가 제거될 수 있다. 그 다음에, 후속하는 단계들(S60, S80, S90)이 수행될 수 있고, 단계 S90에서 필터 계수의 조정이 필요하다고 판단된 경우, 단계 S20이 수행된 후 단계 S40에서 룩업 테이블(130)의 갱신에 필요한 구성요소들에 공급되는 클락의 공급이 재개될 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 FIR 필터를 포함하는 시스템들을 나타내는 블록도이다. 도 16에 도시된 바와 같이, 메모리 시스템(40) 및 호스트 시스템(50)은 인터페이스(60)를 통해서 통신할 수 있고, 메모리 시스템(40)은 메모리 컨트롤러(41) 및 메모리 장치(42)를 포함할 수 있다.
인터페이스(60)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(50) 및 메모리 컨트롤러(41)는 직렬 통신을 위하여 SerDes를 포함할 수 있고, SerDes는 본 개시의 예시적 실시예에 따른 FIR 필터를 포함하는 등화기를 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(40)은 호스트 시스템(50)과 제거가능하게(removable) 결합됨으로써 호스트 시스템(50)과 통신할 수 있다. 메모리 장치(32)는 비휘발성 메모리일 수 있고, 메모리 시스템(40)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(40)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 컨트롤러(41)는 인터페이스(60)를 통해서 호스트 시스템(50)로부터 수신된 요청에 응답하여 메모리 장치(42)를 제어할 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩(70)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(70)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(70) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다. 도 17에 도시된 바와 같이, 시스템-온-칩(70)은 코어(71), DSP(Digital Signal Processor)(72), GPU(Graphic Processing Unit)(73), 내장 메모리(74), 통신 인터페이스(75) 및 메모리 인터페이스(76)를 포함할 수 있다. 시스템-온-칩(70)의 구성요소들은 버스(77)를 통해서 상호 통신할 수 있다.
코어(71)는 명령어들을 처리할 수 있고, 시스템-온-칩(70)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(71)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(72)는 디지털 신호, 예컨대 통신 인터페이스(75)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(73)는 내장 메모리(74) 또는 메모리 인터페이스(76)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(74)는 코어(71), DSP(72) 및 GPU(73)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(76)는 시스템-온-칩(70)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
통신 인터페이스(75)는 시스템-온-칩(70) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(75)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SerDes를 포함할 수 있다. SerDes는 본 개시의 예시적 실시예에 따른 FIR 필터를 포함하는 등화기를 포함할 수 있고, 이에 따라 통신 인터페이스(75)는 단순한 구조를 가질 수 있을 뿐만 아니라 감소된 전력을 소비할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 직렬 데이터로부터 채널에 따라 등화된 신호를 생성하는 집적 회로로서,
    심볼 시퀀스를 상기 직렬 데이터로부터 추출하도록 구성된 시프트 레지스터;
    필터 계수 시퀀스에 대응하는 심볼 시퀀스의 가능한 값들에 대응하는 등화된 디지털 신호의 값들을 저장하는 데이터 스토리지;
    추출된 상기 심볼 시퀀스에 대응하는 값의 상기 등화된 디지털 신호를 출력하도록 구성된 룩업 테이블;
    상기 등화된 디지털 신호를 상기 등화된 신호로 변환하도록 구성된 디지털-아날로그 컨버터(Digital-to-Analog Converter; DAC); 및
    제어 신호에 응답하여, 상기 데이터 스토리지에 저장된 값들 및 상기 룩업 테이블에 포함된 값들 중 적어도 하나에 기초하여 상기 룩업 테이블을 갱신(refresh)하도록 구성된 컨트롤러를 포함하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 데이터 스토리지는, 복수의 필터 계수 시퀀스들에 대응하는 복수의 데이터 세트들로 그룹핑된 상기 등화된 디지털 신호의 값들을 저장하고,
    상기 컨트롤러는, 상기 제어 신호에 기초하여 상기 복수의 데이터 세트들 중 하나를 상기 룩업 테이블에 로딩하도록 구성된 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    필터 계수의 변동에 대응하는 상기 디지털 신호의 오프셋을 제공하도록 구성된 오프셋 생성기; 및
    상기 데이터 스토리지에 저장된 값들, 상기 룩업 테이블에 포함된 값들 및 상기 오프셋 중 적어도 2개에 대하여 가산 또는 감산을 수행하도록 구성된 계산기를 더 포함하고,
    상기 컨트롤러는, 상기 제어 신호에 기초하여 상기 필터 계수의 상기 변동을 상기 오프셋 생성기에 제공하고, 상기 계산기의 출력값을 상기 룩업 테이블에 로딩하도록 구성된 것을 특징으로 하는 집적 회로.
  4. 청구항 3에 있어서,
    상기 오프셋 생성기는, 필터 계수 및 심볼의 쌍에 대응하는 스텝 사이즈를 출력하도록 구성된 스텝 사이즈 테이블을 포함하는 것을 특징으로 하는 집적 회로.
  5. 청구항 4에 있어서,
    상기 오프셋 생성기는,
    상기 필터 계수의 상기 변동에 따라 증가, 감소 또는 유지되는 카운트 값을 생성하도록 구성된 카운터; 및
    상기 필터 계수의 상기 변동에 따라 상기 스텝 사이즈의 부호를 선택적으로 변경함으로써 상기 오프셋을 출력하도록 구성된 승산기를 포함하는 것을 특징으로 하는 집적 회로.
  6. 청구항 4에 있어서,
    상기 컨트롤러는, 상기 제어 신호에 기초하여 상기 스텝 사이즈 테이블을 갱신하도록 구성된 것을 특징으로 하는 집적 회로.
  7. 청구항 4에 있어서,
    상기 오프셋 생성기는, 상기 필터 계수의 상기 변동에 따라 증가하거나 감소하는 카운트 값을 출력하도록 구성된 카운터를 포함하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 컨트롤러는, 상기 필터 계수의 상기 변동이 상기 필터 계수의 리셋에 대응하는 경우 상기 카운트 값이 영(zero)이 될 때 까지 상기 룩업 테이블의 갱신을 반복하도록 구성된 것을 특징으로 하는 집적 회로.
  9. 청구항 3에 있어서,
    상기 컨트롤러는, 상기 룩업 테이블을 갱신 후, 상기 데이터 스토리지, 상기 오프셋 생성기 및 상기 계산기 중 적어도 하나를 클락 게이팅하도록 구성된 것을 특징으로 하는 집적 회로.
  10. 청구항 1에 있어서,
    상기 데이터 스토리지는 재기입 가능하고, 외부로부터 수신된 신호에 따라 상기 디지털 신호의 값들을 저장하도록 구성된 것을 특징으로 하는 집적 회로.
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