KR20190129831A - 촬상 소자, 전자 기기 - Google Patents
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Abstract
본 개시는, 보다 양호한 화소 신호를 얻을 수 있도록 하는 촬상 소자, 전자 기기에 관한 것이다. 수광한 광을 전하로 변환하는 광전변환부와, 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 광전변환부와 유지부 사이에 광을 차광하는 차광부를 구비하고 광전변환부, 유지부 및 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고 광전변환부로부터 유지부에 전하를 전송하는 전송 영역의 차광부는, 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 전송 영역 이외의 차광부는, 반도체 기판을 관통하는 관통 차광부로서 형성되어 있다. 본 기술은, 촬상 소자에 적용할 수 있다.
Description
본 개시는, 촬상 소자, 전자 기기에 관한 것으로, 예를 들면, 보다 양호한 화소 신호를 얻을 수 있도록 한 촬상 소자, 전자 기기에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서나 CCD(Charge Coupled Device) 등의 촬상 소자는, 디지털 스틸 카메라나 디지털 비디오 카메라 등에 널리 사용되고 있다.
예를 들면, CMOS 이미지 센서에 입사한 광은, 화소가 갖는 PD(Photodiode : 포토 다이오드)에서 광전변환된다. 그리고 PD에서 발생한 전하가, 전송 트랜지스터를 통하여 FD(Floating Diffusion : 플로팅 디퓨전)에 전송되고 수광량에 따른 레벨의 화소 신호로 변환된다.
그런데, 종래의 CMOS 이미지 센서에서는 일반적으로 각 화소로부터 화소 신호를 행마다 순차적으로 판독하는 방식, 이른바 롤링 셔터 방식이 채용되고 있기 때문에 노광 타이밍의 차이에 의해 화상에 왜곡이 발생하는 일이 있다.
그래서, 예를 들면, 특허 문헌 1에는, 화소 내에 전하 유지부를 마련함에 의해, 모든 화소로부터 화소 신호를 동시에 판독하는 방식, 이른바 글로벌 셔터 방식을 채용하여, 전 화소 동시 전자셔터 기능을 구비한 CMOS 이미지 센서가 개시되어 있다. 글로벌 셔터 방식을 채용함에 의해, 노광 타이밍이 모든 화소에서 동일하게 되어, 화상에 왜곡이 발생하는 것을 회피할 수 있다.
화소 내에 전하 유지부를 마련한 구성을 채용한 경우에는, 화소 레이아웃이 제한되어 버리기 때문에 개구율이 작아지고 PD의 감도가 저하되거나, PD 및 전하 유지부의 용량이 저하되거나 하는 것이 우려된다. 또한, 전하 유지 중의 전하 유지부에 광이 입사함에 의해, 광학적인 노이즈가 발생하는 것도 우려된다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 보다 양호한 화소 신호를 얻을 수 있도록 하는 것이다.
본 기술의 한 측면의 촬상 소자는, 수광한 광을 전하로 변환하는 광전변환부와, 상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고 상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고 상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있다.
본 기술의 한 측면의 전자 기기는, 수광한 광을 전하로 변환하는 광전변환부와, 상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고 상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고 상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있는 촬상 소자를 구비하고 상기 촬상 소자로부터의 신호를 처리하는 처리부를 구비한다.
본 기술의 한 측면의 촬상 소자에서는 수광한 광을 전하로 변환하는 광전변환부와, 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와, 광전변환부와 유지부 사이에 광을 차광하는 차광부가 구비된다. 광전변환부, 유지부 및 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고 광전변환부로부터 유지부에 전하를 전송하는 전송 영역의 차광부는, 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 전송 영역 이외의 차광부는, 반도체 기판을 관통하는 관통 차광부로서 형성되어 있다.
본 기술의 한 측면의 전자 기기에서는 상기 촬상 소자가 포함되는 구성이 된다.
본 기술의 한 측면에 의하면, 보다 양호한 화소 신호를 얻을 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 이미지 센서의 구성을 도시하는 도면.
도 2는 화소의 구성을 도시하는 도면.
도 3은 반사광에 의한 영향에 관해 설명하기 위한 도면.
도 4는 본 기술을 적용한 화소의 한 실시의 형태의 구성을 도시하는 도면.
도 5는 화소의 구성을 도시하는 평면도.
도 6은 화소의 구성을 도시하는 단면도.
도 7은 차광부에 관해 설명하기 위한 도면이다.
도 8은 차광부의 깊이에 관해 설명하기 위한 도면.
도 9는 차광부의 깊이에 관해 설명하기 위한 도면.
도 10은 화소의 다른 구성을 도시하는 평면도.
도 11은 화소의 다른 구성을 도시하는 평면도.
도 12는 화소의 다른 구성을 도시하는 평면도.
도 13은 화소의 다른 구성을 도시하는 평면도.
도 14는 화소의 다른 구성을 도시하는 평면도.
도 15는 화소의 다른 구성을 도시하는 평면도.
도 16은 화소의 다른 구성을 도시하는 평면도.
도 17은 화소의 다른 구성을 도시하는 평면도.
도 18은 화소의 다른 구성을 도시하는 평면도.
도 19는 화소의 다른 구성을 도시하는 평면도.
도 20은 화소의 다른 구성을 도시하는 평면도.
도 21은 화소의 다른 구성을 도시하는 평면도.
도 22는 화소의 다른 구성을 도시하는 평면도.
도 23은 화소의 다른 구성을 도시하는 평면도.
도 24는 화소의 다른 구성을 도시하는 평면도.
도 25는 화소의 다른 구성을 도시하는 평면도.
도 26은 화소의 다른 구성을 도시하는 평면도.
도 27은 화소의 다른 구성을 도시하는 평면도.
도 28은 화소의 공유 구성을 도시하는 평면도.
도 29는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 30은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 31은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 32는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 33은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 34는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 35는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 36은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 37은 화소의 제조에 관해 설명하기 위한 도면.
도 38은 화소의 제조에 관해 설명하기 위한 도면.
도 39는 화소의 제조에 관해 설명하기 위한 도면.
도 40은 화소의 제조에 관해 설명하기 위한 도면.
도 41은 화소의 제조에 관해 설명하기 위한 도면.
도 42는 전자 기기의 구성에 관해 설명하기 위한 도면.
도 2는 화소의 구성을 도시하는 도면.
도 3은 반사광에 의한 영향에 관해 설명하기 위한 도면.
도 4는 본 기술을 적용한 화소의 한 실시의 형태의 구성을 도시하는 도면.
도 5는 화소의 구성을 도시하는 평면도.
도 6은 화소의 구성을 도시하는 단면도.
도 7은 차광부에 관해 설명하기 위한 도면이다.
도 8은 차광부의 깊이에 관해 설명하기 위한 도면.
도 9는 차광부의 깊이에 관해 설명하기 위한 도면.
도 10은 화소의 다른 구성을 도시하는 평면도.
도 11은 화소의 다른 구성을 도시하는 평면도.
도 12는 화소의 다른 구성을 도시하는 평면도.
도 13은 화소의 다른 구성을 도시하는 평면도.
도 14는 화소의 다른 구성을 도시하는 평면도.
도 15는 화소의 다른 구성을 도시하는 평면도.
도 16은 화소의 다른 구성을 도시하는 평면도.
도 17은 화소의 다른 구성을 도시하는 평면도.
도 18은 화소의 다른 구성을 도시하는 평면도.
도 19는 화소의 다른 구성을 도시하는 평면도.
도 20은 화소의 다른 구성을 도시하는 평면도.
도 21은 화소의 다른 구성을 도시하는 평면도.
도 22는 화소의 다른 구성을 도시하는 평면도.
도 23은 화소의 다른 구성을 도시하는 평면도.
도 24는 화소의 다른 구성을 도시하는 평면도.
도 25는 화소의 다른 구성을 도시하는 평면도.
도 26은 화소의 다른 구성을 도시하는 평면도.
도 27은 화소의 다른 구성을 도시하는 평면도.
도 28은 화소의 공유 구성을 도시하는 평면도.
도 29는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 30은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 31은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 32는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 33은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 34는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 35는 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 36은 온 칩 렌즈의 배치에 관해 설명하기 위한 도면.
도 37은 화소의 제조에 관해 설명하기 위한 도면.
도 38은 화소의 제조에 관해 설명하기 위한 도면.
도 39는 화소의 제조에 관해 설명하기 위한 도면.
도 40은 화소의 제조에 관해 설명하기 위한 도면.
도 41은 화소의 제조에 관해 설명하기 위한 도면.
도 42는 전자 기기의 구성에 관해 설명하기 위한 도면.
이하에 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다.
<촬상 소자의 구성>
도 1은, 본 발명이 적용되는 촬상 소자로서의 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서의 구성례를 도시하는 블록도이다.
CMOS 이미지 센서(30)는 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)를 포함하여 구성된다. 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44) 및 시스템 제어부(45)는 도시하지 않은 반도체 기판(칩)상에 형성되어 있다.
화소 어레이부(41)에는, 입사광량에 응한 전하량의 광전하를 발생하여 내부에 축적하는 광전변환 소자를 갖는 단위화소(도 2의 화소(50))가 행렬형상으로 2차원 배치되어 있다. 또한, 이하에서는 입사광량에 응한 전하량의 광전하를 단지 「전하」라고 기술하고 단위화소를 단지 「화소」라고 기술하는 경우도 있다.
화소 어레이부(41)에는 또한, 행렬상의 화소 배열에 대해 행마다 화소 구동선(46)이 도면의 좌우 방향(화소행의 화소의 배열 방향)에 따라 형성되고 열마다 수직 신호선(47)이 도면의 상하 방향(화소열의 화소의 배열 방향)에 따라 형성되어 있다. 화소 구동선(46)의 일단은, 수직 구동부(42)의 각 행에 대응한 출력단에 접속되어 있다.
CMOS 이미지 센서(30)는 또한, 신호 처리부(48) 및 데이터 격납부(49)를 구비하고 있다. 신호 처리부(48) 및 데이터 격납부(49)에 관해서는 CMOS 이미지 센서(30)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 좋고 CMOS 이미지 센서(30)와 같은 기판상에 탑재하여도 좋다.
수직 구동부(42)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고 화소 어레이부(41)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 이 수직 구동부(42)는 그 구체적인 구성에 관해서는 도시를 생략하지만 판독 주사계와, 소출 주사계 또는, 일괄 소출, 일괄 전송을 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소로부터 신호를 판독하기 위해, 화소 어레이부(41)의 단위화소를 행 단위로 차례로 선택 주사한다. 행 구동(롤링 셔터 동작)의 경우, 소출에 대해서는 판독 주사계에 의해 판독 주사가 행하여지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사가 행하여진다. 또한, 글로벌 노광(글로벌 셔터 동작)의 경우는, 일괄 전송보다도 셔터 스피드의 시간분 선행하여 일괄 소출이 행하여진다.
이 소출에 보다, 판독 행의 단위화소의 광전변환 소자로부터 불필요한 전하가 소출된다(리셋된다). 그리고 불필요 전하의 소출(리셋)에 의해, 이른바 전자셔터 동작이 행하여진다. 여기서, 전자셔터 동작이란, 광전변환 소자의 광전하를 버리고 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자셔터 동작 이후에 입사한 광량에 대응하는 것이다. 행 구동의 경우는, 직전의 판독 동작에 의한 판독 타이밍 또는 전자셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이 단위화소에서의 광전하의 축적 기간(노광 기간)이 된다. 글로벌 노광의 경우는, 일괄 소출부터 일괄 전송까지의 기간이 축적 기간(노광 기간)이 된다.
수직 구동부(42)에 의해 선택 주사된 화소행의 각 단위화소로부터 출력되는 화소 신호는, 수직 신호선(47)의 각각을 통하여 칼럼 처리부(43)에 공급된다. 칼럼 처리부(43)는 화소 어레이부(41)의 화소열마다, 선택행의 각 단위화소로부터 수직 신호선(47)을 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(43)는 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(43)에 의한 상관 이중 샘플링에 의해, 리셋 노이즈나 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 또한, 칼럼 처리부(43)에 노이즈 제거 처리 이외에 예를 들면, AD(아날로그-디지털) 변환 기능을 갖게 하여, 신호 레벨을 디지털 신호로 출력하는 것도 가능하다.
수평 구동부(44)는 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고 칼럼 처리부(43)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(44)에 의한 선택 주사에 의해, 칼럼 처리부(43)에서 신호 처리된 화소 신호가 순번대로 신호 처리부(48)에 출력된다.
시스템 제어부(45)는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(42), 칼럼 처리부(43) 및 수평 구동부(44) 등의 구동 제어를 행한다.
신호 처리부(48)는 적어도 가산 처리 기능을 가지며, 칼럼 처리부(43)로부터 출력되는 화소 신호에 대해 가산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(49)는 신호 처리부(48)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<단위화소의 구조>
다음에 도 1의 화소 어레이부(41)에 행렬형상으로 배치되어 있는 단위화소(50)의 구체적인 구조에 관해 설명한다. 도 2는, 화소(50)의 단면적인 구성례를 도시하는 도면이다.
도 2에 도시한 화소(50a)에 의하면, 전하 유지 영역(68)으로 광이 누입되는 것을 방지할 수 있고 광학적인 노이즈의 발생을 방지할 수 있다. 또한, 도 4에 도시하는 화소(50b)에 의하면, 전하 유지 영역(68)으로의 광입사(PLS=Parasitic Light Sensitivity : 스미어와 유사한 현상)를 보다 억제(광입사에 의한 영향을 저감)할 수 있다.
우선, 도 2를 참조하여, 전하 유지 영역(68)으로 광이 누입되는 것을 방지하는 구조를 갖는 화소(50a)의 구조에 관해 설명을 가한다.
도 2에 도시하는 바와 같이 화소(50a)는 도 2의 하측부터 차례로, 배선층(61), 산화막(62), 반도체 기판(63), 차광층(64), 컬러 필터층(65) 및 온 칩 렌즈(66)가 적층되어 구성되어 있다. 또한, 화소(50a)에서, 반도체 기판(63)에 PD(51)가 형성되어 있는 영역이 PD 영역(67)이 되고 반도체 기판(63)에 전하 유지부(54)가 형성되어 있는 영역이 전하 유지 영역(68)이 된다.
또한, 이미지 센서(30)는 반도체 기판(63)에 대해 배선층(61)이 마련된 반도체 기판(63)의 표면에 대해 반대측이 되는 이면(도 2의 상측을 향하는 면)에 대해 입사광이 조사되는, 이른바 이면 조사형 CMOS 이미지 센서이다.
배선층(61)은, 예를 들면, 그 하측에 배치되어 있는 기판 지지재(도시 생략)에 의해 지지되어 있고 반도체 기판(63)에 형성되어 있는 PD(51)의 전하의 판독 등을 행하는 복수의 배선(71)이 층간 절연막(72)에 매입되어 구성되어 있다.
또한, 배선층(61)에는, PD(51) 및 전하 유지부(54) 사이의 영역에 반도체 기판(63)에 대해 산화막(62)을 통하여, 전송 트랜지스터를 구성하는 TRX 게이트(73)가 배치되어 있다. TRX 게이트(73)에 소정의 전압이 인가됨에 의해, PD(51)에 축적되어 있는 전하가 전하 유지부(54)로 전송된다.
산화막(62)은, 절연성을 구비하고 있고 반도체 기판(63)의 표면측을 절연한다. 반도체 기판(63)에는, PD(51)를 구성하는 N형 영역과, 전하 유지부(54)를 구성하는 N형 영역이 형성되어 있다.
또한, PD(51) 및 전하 유지부(54)의 이면측에는 표면 피닝층(74-1)이 형성되고 PD(51) 및 전하 유지부(54)의 표면측에는 표면 피닝층(74-2)이 형성되어 있다. 또한, 반도체 기판(63)에는, 화소(50a)와, 인접하는 다른 화소(50a)를 분리하기 위한 화소사이 분리 영역(75)이 화소(50a)의 외주를 둘러싸도록 형성되어 있다.
차광층(64)은, 차광성을 갖는 재료에 의해 형성되는 차광부(76)가, 고유전율 재료막(77)에 매입되어 형성되어 있다. 예를 들면, 차광부(76)는 텅스텐(W)이나, 알루미늄(Al), 구리(Cu) 등의 재료에 의해 형성되고 도시하지 않은 GND에 접속되어 있다. 고유전율 재료막(77)은, 2산화규소(SiO2)나, 산화하프늄(HfO2), 5산화탄탈(Ta2O5), 2산화지르코늄(ZrO2) 등의 재료에 의해 형성된다.
또한, 차광부(76)는 반도체 기판(63)을 덮도록 배치된 덮개부(76A)와, PD(51) 및 전하 유지부(54)의 주위를 둘러싸도록 반도체 기판(63)에 형성된 세로홈에 매입되도록 배치된 매입부(76B)를 갖고서 형성된다. 즉, 덮개부(76A)는 화소(50a)를 구성하는 각 층에 대해 개략 평행하게 형성되고 매입부(76B)는 덮개부(76A)에 대해 개략 직교하는 방향으로 연재되도록 소정의 깊이까지 형성되어 있다.
여기서, 차광부(76)의매입부(76B)는 PD(51) 및 전하 유지부(54)의 주위를 둘러싸도록 화소사이 분리 영역(75)에 형성되는 구성으로 하는 외에 예를 들면, 전하 유지부(54)의 주위를 형성하는 구성이나, PD(51) 및 전하 유지부(54) 사이에 형성하는 구성으로 하여도 좋다. 즉, 적어도 PD(51) 및 전하 유지부(54) 사이에 매입부(76B)가 형성되고 PD(51) 및 전하 유지부(54)가 매입부(76B)에 의해 분리되어 있으면 좋다.
또한, 차광부(76)에는, PD(51)에 광을 입사하기 위한 개구부(76C)가 형성되어 있다. 즉 개구부(76C)는 PD(51)에 대응한 영역에 형성되어 있고 그 이외의 영역은, 예를 들면, 전하 유지부(54)나 FD(55) 등이 형성되어 있는 영역은, 차광부(76)에 의해 차광되어 있다.
또한, 도 2에 도시한 예에서는 매입부(76B)의 일부가 반도체 기판(63)을 관통하도록 차광부(76)가 형성되어 있다. 즉, 차광부(76)는 PD(51) 및 전하 유지부(54) 사이의 영역 이외, 즉, PD(51)로부터 전하 유지부(54)에 전하를 전송하는 전송 경로가 되는 영역 이외에서의 매입부(76B)가, 반도체 기판(63)을 관통하도록 형성되어 있다.
즉, PD(51) 및 전하 유지부(54) 사이의 영역은, 전하의 전송에 사용되기 때문에 차광부를 형성할 수는 없지만 그 영역 이외에서 매입부(76B)를 형성함에 의해, 동일한 화소(50a)의 PD(51) 이외로부터 전하 유지부(54)로 광이 누입되는 것을 효과적으로 억제할 수 있다.
이하의 설명에서는 반도체 기판(63)을 관통하는 차광부(76)를 관통 차광부(76)로 기재하고 반도체 기판(63)을 관통하지 않는 차광부(76)를 비관통 차광부(76)로 기술한다. 도 2에서는 화소(50a)의 주위를 둘러싸는 차광부(76)는 관통 차광부(76)가 되고 PD(51)와, 전하 유지부(54) 사이에 형성되어 있는 차광부(76)는 비관통 차광부(76)로 되어 있다. 또한, 관통 차광부(76)도, 트랜지스터가 배치되는 개소 등에서는 비관통으로 되어 있다.
컬러 필터층(65)에서는 화소(50a)마다, 각각 대응하는 색의 광을 투과하는 필터가 배치되어 있고 예를 들면, 녹색, 청색 및 적색의 광을 투과하는 필터가, 이른바 베이어 배열로 화소(50a)마다 배치된다.
온 칩 렌즈(66)는 화소(50a)에 입사하는 입사광을 PD(51)에 집광하기 위한 소형의 렌즈이다.
이상과 같이 화소(50a)는 적어도 PD(51) 및 전하 유지부(54) 사이에 매입부(76B)가 형성된 차광부(76)를 갖고서 구성되어 있다. 이에 의해, 도 2에서 속이 하얀 화살표로 도시되는 바와 같이 경사 방향에서 광이 입사하여 PD(51)를 통과하였다고 하여도, 매입부(76B)에 의해 차광할 수 있기 때문에 전하 유지 영역(68)으로 광이 누입되는 것을 방지할 수 있다. 따라서, 전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 방지할 수 있다.
<전하 유지 영역으로의 광입사에 관해>
도 2에 도시한 화소(50a)에 의하면, 경사 방향에서 광이 입사하고 PD(51)를 통과하여, 전하 유지부(54)에 입사되는 광은, 차광부(76)에 의해 차광되기 때문에 상기한 바와 같이 전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 방지할 수 있다. 또한, 배선층(61)에서 반사된 광에 의한 영향도 저감시키는 것에 대해 설명한다.
도 3에 도 2에 도시한 화소(50a)를 재차 도시한다. 도 3에 속이 하얀 화살표로 도시한 바와 같이 PD(51)에 입사한 광 중, PD(51)를 투과하여, 배선층(61)까지 도달하는 광이 있다. 배선층(61)에 도달한 광의 일부는, 배선(71)에서 반사되어, 전하 유지부(54)에 입사하는 광이 있다. 이와 같이 전하 유지부(54)에는, PD(51)측뿐만 아니라, 배선층(61)측부터도 광이 입사하여 버릴 가능성이 있다.
전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 또한 억제하기 위해, 배선층(61)측부터의 광성분에 의한 영향도 저감시키는 화소(50)의 구성에 관해 설명한다.
<화소의 다른 구성>
도 4는, 화소(50)의 다른 구성을 도시하는 도면이다. 도 4 이후의 화소(50)에 관한 도면에 관해서는 배선층(61), 차광층(64), 컬러 필터층(65) 및 온 칩 렌즈(66)는 도시를 생략한다.
도 4에 도시한 화소(50b)와, 도 2에 도시한 화소(50a)를 비교하면, 전하 유지 영역(68)의 구성이 다르다. 화소(50b)의 전하 유지 영역(68b)은, 표면 피닝층(74-1b), 전하 유지부(54b) 및 표면 피닝층(74-2b)으로 구성되어 있는 점은, 도 2에 도시한 화소(50a)와 마찬가지이지만 각 층의 두께, 특히, 전하 유지부(54b)는 얇게 형성되어 있다.
도 4에 도시한 화소(50b)의 전하 유지부(54b)의 두께는, 이하에 설명한 조건을 충족시키는 두께로 되어 있다. 반도체 기판(63)의 두께를 두께(T1)로 하고 그 반분의 두께를 두께(T2)로 한다. 전하 유지부(54b)와 피닝층(74-1b)의 두께를 두께(T3)로 한다. 전하 유지부(54b)와 피닝층(74-1b)은, 전하를 유지하는 유지 영역(메모리)으로서 기능하는데, 이 메모리의 두께(T3)는 반도체 기판(63)의 반분의 두께(T2) 이하로 형성된다.
이와 같이 전하 유지부(54b)와 피닝층(74-1b)의 두께(T3)를 반도체 기판(63)의 반분의 두께(T2) 이하로 형성하는 것만으로도, PLS를 억제할 수 있다.
재차 도 3을 참조하면, 배선층(61)에서 반사된 광은, 전하 유지 영역(68)의 상부(도면 중 상측), 환언하면, 전하 유지부(54)의 상부(배선층(61)측이 아닌 측)에 도달하고 광전변환되어 버릴 가능성이 높다. 그래서, 도 4에 도시한 바와 같이 전하 유지 영역(68)의 상부에 전하 유지부(54)를 마련하지 않는 구조로 함으로써 배선층(61)에서 반사된 광이 전하 유지부(54)에 입사되지 않는 구조로 할 수 있다.
따라서, 이와 같은 구조로 함으로써 배선층(61)에서 반사된 광에 의한 영향을 저감시키는 것이 가능해지고 전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 방지할 수 있다.
<차광부의 구성>
상기한 바와 같이 차광부(76), 특히 매입부(76B)를 PD(51)와 전하 유지부(54b) 사이에 마련함으로써 PD(51)를 투과하여, 전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 방지할 수 있다.
또한, 전하 유지부(54b)의 두께를 반도체 기판(63)의 두께의 반분 이하의 두께로 형성함으로써 배선층(61)에서 반사되어, 전하 유지 영역(68)으로 광이 누입하는 경우에 발생하는 것이 상정되는 광학적인 노이즈의 발생을 방지할 수 있다.
그런데, PD(51)와 전하 유지부(54b) 사이에 마련되어 있는 매입부(76B)는 예를 들면, 도 4에 도시한 바와 같이 반도체 기판(63)을 관통하지 않는 차광부(76)로서 마련되어 있다. 가령, PD(51)와 전하 유지부(54b) 사이에 마련되어 있는 매입부(76B)를 반도체 기판(63)을 관통하도록 형성한 경우, PD(51)로부터 전하 유지부(54b)로의 전하의 전송이 행할 수 없게 되어 버린다. 따라서, PD(51)와 전하 유지부(54b) 사이에 마련되어 있는 매입부(76B)는 PD(51)로부터 전하 유지부(54b)로의 전송을 방해하지 않는 구성으로 할 필요가 있다.
한편으로, 도 3을 재차 참조하면, 가령, PD(51)와 전하 유지부(54b) 사이에 마련되어 있는 매입부(76B)를 반도체 기판(63)을 관통하는 구성으로 함으로써 배선층(61)에서 반사된 광은, 매입부(76B)에서 차광되어, 전하 유지부(54b)에 누입되는 것을 막을 수 있다고 생각된다.
그래서, PD(51)로부터 전하 유지부(54b)로의 전하의 전송을 방해하는 일 없이 배선층(61)에서 반사된 광이 전하 유지부(54b)에 누입되는 것을 막기 위한, 매입부(76B)의 구성에 관해 설명한다.
도 5는, 도 4에 도시한 화소(50b)를 하부(도 4 중에서의 하측)에서 본 때의 평면도이다. 도 4에 도시한 화소(50b)는 도 5에 도시한 화살표(A-B) 단면에서의 화소(50b)의 단면적인 구성례가 된다.
OFD(121)는 도면 중 우하에 위치하고 있다. OFD(121)는 PD(51)의 리셋 게이트에 접속하고 있는 드레인을 나타낸다. OFD(121)는 OFG 게이트(122)를 통하여, PD(51)와 접속되어 있다.
PD(51)의 상측에는, 전하 유지 영역(68b)이 배치되어 있다. 화소(50b)를 하부에서 본 때, 전하 유지 영역(68b)(전하 유지부(54b))이 배치되어 있는 영역 내에는, TRX 게이트(73b)가 배치되어 있다. TRX 게이트(73b)는 PD(51)로부터 전하 유지부(54b)로의 전하의 전송을 제어하기 위해 마련되어 있다.
전하 유지 영역(68b)의 도면 중 좌측에는, TRX 게이트(73b)를 통하여, 부유 확산 영역(125)(FD(125))이 배치되어 있다. TRG 게이트(124)는 전하 유지부(54b)로부터 부유 확산 영역(125)에 전하를 전송시키기 위해 마련되어 있다.
전하 유지 영역(68b)의 상부(도면 중 상측)에는, 차광부(76B-1)가 형성되어 있다. 이 차광부(76B-1)의 양단은, 트랜지스터 등을 배치하는 관계로, 일부 비관통으로 형성되어 있지만 기본적으로는, 화소사이의 광의 누출을 막기 위해, 반도체 기판(63)을 관통하는 관통 차광부로서 형성되어 있다.
마찬가지로, PD 영역(67)의 하부(도면 중 하측)에는, 차광부(76B-3)가 형성되고 트랜지스터(123) 등이 배치된 영역은 비관통으로 형성되어 있지만 기본적으로는, 화소사이의 광의 누출을 막기 위해, 반도체 기판(63)을 관통하는 관통 차광부로서 형성되어 있다.
관통 차광부(76B-3)는 화소(50b) 사이에 마련된 차광부이고 설명의 사정상, 다른 부호를 붙이고 있지만 관통 차광부(76B-1)와 같다.
전하 유지 영역(68b)과 PD(51)와의 경계부분에는, 차광부(76B-2)가 형성되어 있다. 이 차광부(76B-2)에 관해서는 도 7을 참조하여 후술하지만 일부가 관통 차광부가 되고 다른 부분은 비관통 차광부로 되어 있다.
또한 도 5 중 좌측의 트랜지스터(123)가 배치되어 있는 영역에 배치되는 차광부(76B-4)나, 도 5 중 우측의 OFG 게이트(122)가 배치되어 있는 영역에 배치되는 차광부(76B-5)는 비관통으로 되어 있다.
화소(50b) 사이는, 트랜지스터가 배치된 영역 등 일부를 제외하고 관통한 차광부(76B)에 의해, 화소사이에서 누설되는 광이 차광되는 구성으로 되어 있다. 또한, PD 영역(67)(PD(51))과 전하 유지 영역(68b) 사이(전하 유지부(54b))도, 일부를 제외하고 관통한 차광부(76B)에 의해, PD(51)측부터, 전하 유지부(54b)에 누설되는 광이 차광되는 구성으로 되어 있음과 함께, 배선층(61)에서 반사되는 광도 차광되는 구성으로 되어 있다.
즉, 도 5에 도시한 화소(50b)에서는 트랜지스터를 배치하기 위한 영역이나, 전하의 전송을 위해 필요하게 되는 영역 이외의 영역에 형성되어 있는 차광부(76)는 반도체 기판(63)을 관통하는 관통 차광부(76B)로 되어 있다.
도 5에 도시한 화살표(A-B) 단면에서의 화소(50b)의 단면적인 구성례는, 도 4에 도시한 화소(50b)가 된다. 도 5에 도시한 화살표(C-D) 단면에서의 화소(50b)의 단면적인 구성례는, 도 6에 도시한 화소(50b)가 된다. 도 4에 도시한 화소(50b)와 도 6에 도시한 화소(50b)는 기본적으로 동일한 단면 구성을 갖지만 PD(51)와 전하 유지부(54b) 사이에 형성되어 있는 차광부(76B-2)가, 비관통(도 4)으로 형성되어 있는지, 관통(도 6)으로 형성되어 있는지의 점에서 다르다.
또한, PD 영역(67)과 전하 유지 영역(68b) 사이에 배치되어 있는 차광부(76B-2)에 관해 도 7을 참조하여 설명한다. 도면 중 좌측의 위치(P0)부터 위치(P1)의 영역에는, 트랜지스터(123)가 배치되고 그 영역에 배치되는 차광부(76B-2)는 비관통으로 되어 있다.
PD(51)가 배치되어 있는 위치(P3)부터 위치(P5) 사이의 영역 중, 위치(P3)부터 위치(P4)의 영역에 배치되는 차광부(76B-2)는 관통이 되고 위치(P4)부터 위치(P5)의 영역에 배치되는 차광부(76B-2)는 비관통으로 되어 있다.
도 7에 도시한 예에서는 위치(P1)와 위치(P3) 사이의 위치(P2)부터, 관통한 차광부(76B-2)로 되어 있지만 이 위치(P2)는 위치(P3)와 동위치라도 좋다. 즉, 관통한 차광부는, PD(51)의 단(端)과 동위치로부터 시작되도록 하여도 좋고 PD(51)의 단과는 다른 위치로부터 시작되도록 하여도 좋다.
도 7 중, OFG 게이트(122)의 단의 위치인 위치(P5)부터, 화소(50b)의 경계 위치인 위치(P6)의 영역에 배치되는 차광부(76B-2)는 비관통으로 되어 있다.
이와 같이 PD 영역(67)과 전하 유지 영역(68b) 사이에 배치되어 있는 차광부(76B-2)는 일부는, 반도체 기판(63)을 관통하는 관통 차광부로서 형성되고 트랜지스터 등이 배치되는 영역이나, PD(51)로부터 전하 유지부(54b)에의 전하를 전송하기 위한 영역에 배치되어 있는 차광부(76B-2)는 반도체 기판(63)을 관통하지 않는 비관통 차광부로서 형성되어 있다.
PD 영역(67)과 전하 유지 영역(68b) 사이에 배치되어 있는 차광부(76B-2)의 일부를 관통 차광부로 함으로써 배선층(61)에서 반사된 광이 전하 유지부(54b)에 누입되는 것을 막을 수 있다.
또한, PD(51)로부터 전하 유지부(54b)에 전하를 전송하기 위한 부분은, 비관통 차광부로 하고 있기 때문에 전송이 방해되는 일은 없다. 환언하면, 위치(P4)부터 위치(P5)까지는 비관통 차광부로 되어 있고 이 개구부로부터 전송을 행할 수가 있다. 이 개구부는, 예를 들면, PD(51)의 단의 위치(P3)부터 OFG 게이트(122)의 단의 위치(P5)까지를 1로 하였을 때, 1/5 이상의 크기로 형성되어 있으면 좋다.
또한, 이 개구부의 부분에 형성되어 있는 차광부(76B-2)(비관통 차광부(76-2)라고 한다)의 깊이는, 예를 들면, 도 8이나 도 9를 1로 하였을 때 깊이로 형성되어 있으면 좋다. 도 8, 도 9에서는 도 4와 같이 반도체 기판(63)의 두께를 두께(T1)로 하고 반도체 기판(63)의 반분의 두께를 두께(T2)로서 있다.
도 8에 도시한 바와 같이 비관통 차광부(76B-2)의 깊이(T11)는 반도체 기판(63)의 반분의 두께(T2)보다도 깊게 할 수 있다. 즉, 도 8에 도시한 예에서는 비관통 차광부(76B-2)의 파들어간량은, 반도체 기판(63)의 반분의 두께(T2)보다도 많은 양으로 된다.
또는, 도 9에 도시한 바와 같이 비관통 차광부(76B-2)의 깊이(T12)는 반도체 기판(63)의 반분의 두께(T2)보다도 얕게 할 수 있다. 즉, 도 9에 도시한 예에서는 비관통 차광부(76B-2)의 파들어간량은, 반도체 기판(63)의 반분의 두께(T2)보다도 적은 양이 된다.
PLS 억제를 위해, 비관통 차광부(76B-2)를 마련하는 경우, 비관통 차광부(76B-2)의 홀을 보장하는 p형의 이온 주입이 필요해진다. 이 때문에 도 8에 도시한 바와 같이 비관통 차광부(76B-2)의 파들어간량을 반도체 기판(63)의 막두께의 반분 이상까지 파들어간 경우, PLS를 억제하는 효과를 높일 수는 있지만 PD(51)로부터 전하 유지부(54b)로의 전하의 전송 특성이 떨어져 버릴 가능성이 있다.
한편으로, 도 9에 도시한 바와 같이 비관통 차광부(76B-2)의 파들어간량을 반도체 기판(63)의 막두께의 반분 이하까지밖에 파들어가지 않은 경우, PLS를 억제하는 효과는 저감할 가능성이 있지만 PD(51)로부터 전하 유지부(54b)로의 전하의 전송 특성을 열화시키지 않고서 전하를 전송시킬 수 있다.
전송 특성은, 포화 전자수와 트레이드 오프이기 때문에 PLS를 억제하는 것과, 포화 전자수와의 밸런스가 고려되어, 화소(50b)에 필요하게 되는 성능을 얻을 수 있도록, 비관통 차광부(76B-2)의 파들어간량은 설계된다.
<화소의 다른 구성>
화소(50)의 다른 구성에 관해 설명한다.
도 10은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 10에 도시한 화소(50c)는 도 5에 도시한 화소(50b)와 비교하여, PD 영역(67)(PD(51))과 전하 유지 영역(68b)(전하 유지부(54b)) 사이에 형성되어 있는 차광부(76B-2c)가, 전부 비관통 차광부로 형성되어 있는 점이 다르고 다른 부분은 동일하게 되어 있다.
도 5에 도시한 화소(50b)와 같은 부분에 관해서는 같은 부호를 붙이고 그 설명을 생략한다. 또한, 이 이후의 설명에서도 마찬가지로, 도 5에 도시한 화소(50b)와 같은 부분에 관해서는 같은 부호를 붙여서 설명을 행한다.
도 4를 참조하여 설명한 바와 같이 전하 유지부(54b)를 얇게 형성함으로써 배선층(61)에서 반사된 광의 영향을 억제할(PLS를 억제할) 수 있기 때문에 PD(51)와 전하 유지부(54b) 사이에 형성되어 있는 차광부(76c-2)를 전부 비관통 차광부로 형성하여도, PLS를 억제할 수는 있다.
그렇지만 도 10에 도시한 화소(50c)는 도 5 등을 참조하여 설명한 화소(50b)보다는, PLS를 억제하는 성능은 낮아질 가능성이 있다. 한편으로, PD(51)로부터 전하 유지부(54b)로의 전송은, W길이가 확대되는 점에서는 도 5 등을 참조하여 설명한 화소(50b)보다는 유리한 구성이다.
또한, 도 11에 도시한 화소(50d)와 같이 화소(50) 사이에 형성되는 차광부(76d-1d)와 차광부(76d-3d)의 전부를 비관통 차광부로 형성되어 있는 구성으로 하여도 좋다. 도 11에 도시한 화소(50db)에서는 형성되어 있는 차광부(76)는 전부 비관통 차광부로 되어 있다.
도 11에 도시한 화소(50d)의 구성인 경우, 도 10에 도시한 화소(50c)보다도 PLS를 억제하는 성능은 낮아질 가능성은 있지만 비관통 차광부와 관통 차광부가 혼재하지 않기 때문에 제조시에 비관통 차광부와 관통 차광부를 나누어 만들 필요가 없어져서, 제조시에서의 공정을 삭감하는 것이 가능해진다.
도 12는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 12에 도시한 화소(50e)는 도 5에 도시한 화소(50b)와 비교하여, PD 영역(67) 사이에 형성되어 있던 차광부(76B-4)와 차광부(76B-5)가 삭제되어 있는 점이 다르고 다른 부분은 동일하게 되어 있다.
PD 영역(67) 사이에 형성되어 있던 차광부(76B-4)와 차광부(76B-5)는 일방의 PD(51)로부터 타방의 PD(51)로 광이 누입됨으로써 발생하는 혼색을 억제하는 점에서는 유효하지만 PD(51)로부터 전하 유지부(54b)로의 광의 누입이나, 배선층(61)부터의 광의 누입을 막는 점에서는 삭제한 구성으로 할 수도 있다. PD 영역(67) 사이에 형성되어 있던 차광부(76B-4)와 차광부(76B-5)는 필요에 응하여 형성되도록 할 수 있다.
도 13은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 13에 도시한 화소(50f)는 도 5에 도시한 화소(50b)와 비교하여, 전하 유지 영역(68b) 사이에도 차광부(76B-6)와 차광부(76B-7)가 형성되어 있는 점이 다르고 다른 부분은 동일하게 되어 있다.
전하 유지 영역(68b) 사이에 형성되는 차광부(76B-6)와 차광부(76B-7)는 TRX 게이트(73b)를 배치하거나, TRG 게이트(124)를 배치하거나 하는 관계로, 비관통 차광부가 된다.
전하 유지 영역(68b) 사이에도 차광부(76)를 마련함으로써 일방의 전하 유지 영역(68b)부터 타방의 전하 유지 영역(68b)에 누입되는 광을 막을 수 있고 PLS를 보다 억제할 수 있다.
도 14는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 14에 도시한 화소(50g)는 도 5에 도시한 화소(50b)와 비교하여, PD 영역(67g)에 대해 전하 유지 영역(68g)이 반피치(pitch) 비켜진 위치에 배치되어 있는 점이 다르다.
도 14에서는 인접하는 PD 영역(67g-1)과 PD 영역(67g-2)을 나타내고 있다. 이 PD 영역(67g-1)에 축적된 전하가 전송되는 곳은, TRX 게이트(73g-1)의 아래에 형성되어 있는 전하 유지 영역(68g-1)이다. 이 PD 영역(67g-1)과 전하 유지 영역(68g-1)은, 반피치(pitch) 비켜진 위치에 배치되어 있는 관계에 있다.
PD 영역(67g-1)에 대해 전하 유지 영역(68g-1)을 반피치(pitch) 비켜진 위치에 배치함으로써 전하 유지 영역(68g-1)(TRX 게이트(73g-1))의 중앙 부분에 TRG 게이트(124g-1)를 배치할 수 있다. 전하 유지 영역(68b-1)의 중앙 부분에 TRG 게이트(124g-1)가 위치함으로써 전하 유지 영역(68b-1) 내에서의 전송길이를 단축하는 것이 가능해지고 전송 효율을 향상시키는 것이 가능해진다.
도 15는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 15에 도시한 화소(50h)는 도 14에 도시한 화소(50g)와 비교하여, PD(51) 사이에 형성되어 있던 차광부(76B-4-1)(차광부(76B-4-2))와 차광부(76B-5-1)(차광부(76B-5-2))가 삭제되어 있는 점이 다르고 다른 부분은 동일하게 되어 있다.
PD(51) 사이에 형성되어 있던 차광부(76B-4, 76B-5)를 삭제한 구성은, 도 12에 도시한 화소(50e)와 마찬가지이고 화소(50e)의 PD 영역(67g)과 전하 유지 영역(68g)을 반피치(pitch) 비켜진 위치에 배치한 것이 도 15에 도시한 구성의 화소(50h)가 된다.
도 12에 도시한 화소(50e)와 같이 도 15에 도시한 화소(50h)에서도, PD(51) 사이에 형성되어 있던 차광부(76B-4)와 차광부(76B-5)(도 14)는 PD(51) 사이에서의 혼색을 억제하는 점에서는 유효하지만 PD(51)로부터 전하 유지부(54h)로의 광의 누입이나, 배선층(61)부터의 광의 누입을 막는 점에서는 삭제한 구성으로 할 수도 있다. PD(51) 사이에 형성되는 차광부(76B-4)와 차광부(76B-5)는 필요에 응하여 형성되도록 할 수 있다.
도 16은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 16에 도시한 화소(50i)는 도 14에 도시한 화소(50g)와 비교하여, 전하 유지 영역(68i) 사이에도 차광부(76B-6-1)(차광부(76B-6-2))와 차광부(76B-7-1)(차광부(76B-7-2))가 형성되어 있는 점이 다르고 다른 부분은 동일하게 되어 있다.
전하 유지 영역(68i) 사이에도 차광부(76B-6-1)(차광부(76B-6-2))와 차광부(76B-7-1)(차광부(76B-7-2))를 추가한 구성은, 도 13에 도시한 화소(50f)와 마찬가지이고 화소(50f)의 PD 영역(67f)에 대해 전하 유지 영역(68f)을 반피치(pitch) 비켜진 위치에 배치한 것이 도 16에 도시한 구성의 화소(50i)가 된다.
도 13에 도시한 화소(50f)와 같이 도 16에 도시한 화소(50i)에서도, 전하 유지 영역(68i) 사이에도 차광부(76)를 마련함으로써 일방의 전하 유지 영역(68i)부터 타방의 전하 유지 영역(68i)에 누입되는 광을 막을 수 있고 PLS를 보다 억제할 수 있다.
도 17은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 17에 도시한 화소(50j)는 도 5에 도시한 화소(50b)에 TRY 게이트(201j)를 추가한 구성으로 되어 있는 점이 다르고 다른 구성은 마찬가지이다.
도 17에 도시한 단위화소(50j)의 TRY 게이트(201j)는 전하 유지 영역(68j)으로부터 PD 영역(67)으로 전하가 역류하는 것을 방지하는 게이트로서 기능하고 도 17에 도시한 바와 같이 PD 영역(67)과 TRX 게이트(73j) 사이에 마련된다.
TRY 게이트(201j)를 마련하고 TRY 게이트(201j)를 PD(51)로부터 전하 유지부(54j)에 전하를 전송할 때에 온으로 하고 그 후, PD(51)로 전하가 역류하지 않도록, 오프로 함으로써 PD(51)로의 전하의 역류를 막을 수 있다.
또한, TRY 게이트(201j)는 전하를 축적하는 메모리 기능을 갖는다. TRY 게이트(201j)의 메모리 기능은, 전하 유지 영역(68j) 내에 마련하여도 좋고 전하 유지 영역(68j)과는 별도로 마련하여도 좋다.
이와 같은 구성을 갖는 화소(50j)에서는 TRY 게이트(201j)는 PD(51)로부터 전하 유지부(54j)에 전하를 전송할 때의 게이트로서 기능하고 또한, 전하 유지부(54j)로부터 PD(51)로 전하가 역류하지 않기 위한 게이트로서 기능한다.
또한, TRX 게이트(201j)는 PD(51j)로부터 전하 유지부(54j)에 전하를 전송할 때의 게이트로서 기능하고 전하 유지부(54j)에 전하를 유지시키기 위한 게이트로서도 기능한다.
도 18은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 18에 도시한 화소(50k)는 도 17에 도시한 화소(50j)와 같이 TRY 게이트(201k)를 갖는 구성이 되고 도 14에 도시한 화소(50g)와 같이 PD 영역(67k)에 대해 전하 유지 영역(68k)이 반피치(pitch) 비켜진 구성으로 되어 있다.
도 18에 도시한 화소(50k)는 PD(51-1)의 우상부에 TRY 게이트(201k-1)가 배치되고 또한 TRY 게이트(201k-1)의 우측에 TRX 게이트(73k-1)가 배치되어 있다. 이 배치의 경우, 화소(50k-1)의 우측에 위치하는 화소(50k-2)의 좌상부에 화소(50k-1)의 TRX 게이트(73k-1)가 위치하고 있다.
이와 같이 TRX 게이트(73k-1)가, 인접하는 화소(50k)상에 위치하도록 구성하는 것도 가능하다. 이와 같은 배치로 된 경우, PD(51k-1)로부터의 전하는, 우상부에 배치된 TRY 게이트(201k-1)를 통하여, TRY 게이트(201k-1)의 좌측에 배치된 TRX 게이트(73k-1)로 전송된다.
도 19는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 19에 도시한 화소(50m)는 도 17에 도시한 화소(50j)와 같이 TRY 게이트(201m)를 갖는 구성으로 되어 있는데, 그 배치가 다르다.
도 19에 도시한 화소(50m)는 횡방향에 우(右)로부터 차례로, TRY 게이트(201m), TRX 게이트(73m) 및 TRG 게이트(124m)가 배치되어 있다. 또한, 도 19에 도시한 예에서는 TRY 게이트(201m), TRX 게이트(73m) 및 TRG 게이트(124m)는 각각 떨어진 위치에 배치되어 있다. 이와 같이 횡방향으로 떨어진 위치에 각각의 게이트를 배치하여도 좋다.
도 20은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 20에 도시한 화소(50n)는 도 19에 도시한 화소(50m)와 같이 TRY 게이트(201n)를 갖는 구성이 되고 도 14에 도시한 화소(50g)와 같이 PD 영역(67n)에 대해 전하 유지 영역(68n)이 반피치(pitch) 비켜진 구성으로 되어 있다.
도 20에 도시한 화소(50n)는 PD(51-1)의 우상부에 TRY 게이트(201n-1)가 배치되고 TRY 게이트(201n-1)의 중측(中側)에 TRX 게이트(73n-1)가 배치되어 있다. 또한 TRX 게이트(73n-1)의 중앙 상부에 TRG 게이트(124n-1)가 배치되고 TRG 게이트(124n-1)의 중앙 부분에 FD(125n-1)가 배치되어 있다.
이와 같이 화소(50)는 TRY 게이트(201)를 구비하는 구성으로 할 수도 있다.
그런데 상기한 바와 같이 비관통 차광부, 예를 들면, 도 7을 재차 참조하면, 위치(P4)부터 위치(P6)까지의 차광부(76B-2)는 비관통의 차광부로서 형성되어 있지만 이 비관통 차광부의 홀을 보장하기 위한 p형 이온 주입이 필요해지기 때문에 PD(51)로부터 전하 유지부(54)로의 전송 효율이 저하될 가능성이 있다. 그래서, 이하에 PD(51)로부터의 판독을 궁리한 레이아웃에 관해 설명한다.
도 21 내지 도 26은, PD(51)로부터의 판독을 궁리한 레이아웃을 갖는 화소(50)의 평면도이다. 도 21 내지 도 26에 도시한 화소(50)는 각각 비관통 차광부에 위치하는 게이트를 PD(51)측으로 비어져나온 형태로 형성되어 있다.
도 21은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 21에 도시한 화소(50p)는 도 5에 도시한 화소(50b)와 같은 구성이지만 TRX 게이트(73p)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. 즉, 도 21에 도시한 화소(50p)에서는 TRX 게이트(73p)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
이와 같이 TRX 게이트(73p)를 PD(51)으로 비어져나온 형상으로 형성한 때의 화소(50p)의 단면은, 도 4에 도시한 바와 같이 된다. 도 4를 재차 참조하면, TRX 게이트(73b)는 PD(51)의 하측까지 형성되어 있다.
이와 같이 전하 유지 영역(68)을 덮을 뿐만 아니라, PD 영역(67)측까지 TRX 게이트(73)를 늘린 형상으로 형성하여도 좋다. 또한, 그 늘리는 부분은, 차광부(76)가 비관통으로 되어 있는 곳, 환언하면, PD(51)로부터 전하 유지부(54)의 전송을 위해 개구되어 있는 개구부로 할 수 있다.
도 22는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 22에 도시한 화소(50q)는 도 15에 도시한 화소(50h)와 같은 구성이지만 TRX 게이트(73q)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. TRX 게이트(73q)가 PD(51)의 쪽까지 비어져나온 형상으로 형성되어 있는 점은, 도 21에 도시한 화소(50p)와 동일하고 TRX 게이트(73q)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
도 23은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 23에 도시한 화소(50r)는 도 17에 도시한 화소(50j)와 같은 구성이고 TRY 게이트(201r)를 구비하는 구성으로 되어 있는데, TRY 게이트(201r)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. TRY 게이트(201r)가 PD(51)의 쪽까지 비어져나온 형상으로 형성되어 있는 점은, 도 21에 도시한 화소(50p)와 동일하고 TRX 게이트(73p)(도 21) 대신에 TRY 게이트(201r)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
또한, 도 23에 도시한 화소(50r)의 구성의 경우도, 단면도는, 도 4에 도시한 화소(50b)와 같은 구성이 되지만 TRX 게이트(73b)의 부분은, TRY 게이트(201r)가 되고 그 TRY 게이트(201r)가, PD(51)의 하측까지 형성되어 있는 구성이 된다. 이와 같이 전하 유지 영역(68)을 덮을 뿐만 아니라, PD 영역(67)측까지 TRY 게이트(201)를 늘린 형상으로 형성하여도 좋다. 또한, 그 늘리는 부분은, 차광부(76)가 비관통으로 되어 있는 곳, 환언하면, PD(51)로부터 전하 유지부(54)의 전송을 위해 개구되어 있는 개구부로 할 수 있다.
도 24는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 24에 도시한 화소(50s)는 도 18에 도시한 화소(50k)와 같은 구성이고 TRY 게이트(201s)를 구비하는 구성으로 되어 있는데, TRY 게이트(201s)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. TRY 게이트(201s)가 PD(51)의 쪽까지 비어져나온 형상으로 형성되어 있는 점은, 도 23에 도시한 화소(50r)와 동일하고 TRY 게이트(201s)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
도 25는, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 25에 도시한 화소(50t)는 도 19에 도시한 화소(50m)와 같은 구성이고 TRY 게이트(201t)를 구비하는 구성으로 되어 있는데, TRY 게이트(201t)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. TRY 게이트(201t)가 PD(51)의 쪽까지 비어져나온 형상으로 형성되어 있는 점은, 도 23에 도시한 화소(50r)와 동일하고 TRY 게이트(201t)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
도 26은, 화소(50)의 다른 구성을 도시하는 평면도이다. 도 26에 도시한 화소(50u)는 도 20에 도시한 화소(50n)와 같은 구성이고 TRY 게이트(201u)를 구비하는 구성으로 되어 있는데, TRY 게이트(201u)가 PD(51)의 쪽까지 비어져나와 있는 점이 다르다. TRY 게이트(201u)가 PD(51)의 쪽까지 비어져나온 형상으로 형성되어 있는 점은, 도 24에 도시한 화소(50s)와 동일하고 TRY 게이트(201u)가, 비관통으로 형성되어 있는 차광부(76B-2)의 영역에서는 PD(51)측까지 비어져나온 형상으로 형성되어 있다.
이와 같이 게이트를 PD 영역(67)의 쪽까지 나오도록 형성함으로써 PD(51)로부터 전하 유지부(54)로의 전송 효율이 저하되는 것을 막는 것이 가능해진다.
<트랜지스터의 배치에 관해>
이와 같이 본 기술을 적용한 화소(50)에서는 PD 영역(67)과 전하 유지 영역(68) 사이에 형성되는 차광부(76B-2)는 트랜지스터가 배치되는 부분이나, PD부(51)로부터 전하 유지부(54)에 전하를 전송하기 위한 부분은, 비관통 차광부로서 형성되고 그 이외는, 관통 차광부로서 형성되어 있다. 비관통 차광부로서 형성되는, 예를 들면 트랜지스터(123)는 한 예로서, 도 27과 같은 트랜지스터가 배치되어 있다.
트랜지스터(123)의 영역에는, 리셋(RST) 트랜지스터(301), 증폭(AMP) 트랜지스터(302), 선택(SEL) 트랜지스터(303)가 배치되어 있다.
리셋 트랜지스터(301)는 도시하지 않은 전원(Vrst)과 FD(125) 사이에 접속되어 있고 게이트 전극에 구동 신호(RST)가 인가됨에 의해 FD(125)를 리셋한다. 증폭 트랜지스터(302)는 드레인 전극이 전원(Vdd)(부도시)에 접속되고 게이트 전극이 FD(125)에 접속되어 있고 FD(125)의 전압을 판독한다.
선택 트랜지스터(303)는 예를 들면, 드레인 전극이 증폭 트랜지스터(302)의 소스 전극에 소스 전극이 수직 신호선에 각각 접속되어 있고 게이트 전극에 구동 신호(SEL)가 인가됨으로써 화소 신호를 판독하여야 할 화소(50)를 선택한다. 또한, 선택 트랜지스터(303)는 전원(Vdd)과 증폭 트랜지스터(302)의 드레인 전극 사이에 접속한 구성을 채용하는 것도 가능하다.
또한, 복수의 화소(50)에서 트랜지스터(123)를 공유하는 구성으로 할 수도 있다. 도 28은, 복수의 화소(50)에서 트랜지스터(123)를 공유하는 경우의 구성을 도시하고 있다.
도 28에서는 2×2의 4화소에서, 트랜지스터(123)를 공유하는 구성이고 트랜지스터(123)로서, 상기한 리셋 트랜지스터(301), 증폭 트랜지스터(302) 및 선택 트랜지스터(303)가 배치되는 경우를 도시하고 있다. 또한, 도 28에 도시한 예에서는 1화소는, 도 5에 도시한 화소(50b)의 구성을 갖고 있는 경우를 나타내고 있다.
리셋 트랜지스터(301)는 화소(50b-1)와 화소(50b-2) 사이이고 화소(50b-1)의 차광부(76B-2-1)의 비관통 차광부의 부분과, 화소(50b-2)의 차광부(76B-2-2)의 비관통 차광부의 부분에 걸치도록 배치되어 있다.
증폭 트랜지스터(302)는 화소(50b-1)와 화소(50b-2) 사이에 배치되어 있다. 선택 트랜지스터(303)는 화소(50b-3)와 화소(50b-4) 사이에 배치되어 있다.
화소(50b-3)와 화소(50b-4)와의 사이로서, 화소(50b-3)의 차광부(76B-2-3)의 비관통 차광부의 부분과, 화소(50b-4)의 차광부(76B-2-4)의 비관통 차광부의 부분에 걸치도록, 더미(331)를 배치한 구성으로 하여도 좋다. 더미(331)는 대칭성을 확보하고 싶은 때 등에 배치된다. 또한, 더미(331) 대신에 변환 효율 전환용의 트랜지스터가 배치되도록 하여도 좋다.
이와 같이 도 28에 도시한 예에서는 4개의 화소(50b)에서, 리셋 트랜지스터(301), 증폭 트랜지스터(302) 및 선택 트랜지스터(303)를 공유하는 구성으로 되어 있다.
이와 같이 복수의 화소에서, 트랜지스터(123)를 공유하는 구성으로 함으로써 1하나 트랜지스터에 할당하는 영역을 크게할 수 있다. 1하나 트랜지스터에 할당하는 영역을 넓게 할 수 있음으로써 트랜지스터의 소스와 드레인의 거리를 넓힌 구성으로 할 수도 있고 리크를 방지하는 구성으로 할 수도 있다.
또한, 도 28에 도시한 바와 같이 리셋 트랜지스터(301), 증폭 트랜지스터(302) 및 선택 트랜지스터(303)를 각각 분할하여 배치시키는 것이 가능해진다. 이들의 트랜지스터를 분할하여 배치함으로써 예를 들면, 증폭 트랜지스터(302)의 L 길이를 확대할 수 있고 랜덤 노이즈를 저감시킬 수도 있다.
또한, 복수의 화소에서, 트랜지스터(123)를 공유하는 구성으로 함으로써 소형화할 수도 있다.
<온 칩 렌즈의 배치 위치에 관해>
다음에 온 칩 렌즈(66)의 배치 위치에 관해 설명한다.
도 29 내지 도 36은, 각각 온 칩 렌즈(66)의 배치 위치에 관해 설명하기 위한 도면이고 화소(50)의 평면도이다. 도 29 내지 도 36(도 34를 제외한다)에서는 도 5에 도시한 화소(50b)를 예로 들어 설명하지만 다른 화소(50)라도, 이하에 설명하는 것은 적용할 수 있다.
또한, 도 29 내지 도 36에서는 설명의 사정상, 상기한 경우와 같이 배선층(61)측에서 본 때의 평면도를 이용하고 그 평면도에 온 칩 렌즈(66)를 도시하지만 온 칩 렌즈(66)는 입사측에 마련되어 있다.
또한, 도 29에 도시한 화소(50b)를 참조하면, 전하 유지 영역(68b)상에는, 예를 들면, 도 4를 참조하여 설명한 바와 같이 차광부(76)의 덮개부(76A)가 형성되어 있고 입사된 광을 차광하는 구성으로 되어 있는데, 이 차광부(76)(덮개부(76A))도, 온 칩 렌즈(66)가 마련되어 있는 측에 마련되어 있지만 설명의 사정상, 배선층(61)측에서 본 때의 평면도에 중첩하여 도시하고 설명을 행한다.
도 29에 도시한 화소(50b)에서는 온 칩 렌즈(66)는 PD 영역(67)(PD(51))의 중앙 부분에 집광경의 중심이 위치하도록 배치되어 있다.
또한, 도 29 내지 도 36에서, 온 칩 렌즈(66)를 원형으로 나타내는데, 이 원형의 크기는, 온 칩 렌즈(66)의 크기를 나타내는 것은 아니고 온 칩 렌즈(66)의 집광경의 크기를 나타내고 있다. 따라서, 예를 들면, 도 29에 원형으로 도시한 온 칩 렌즈(66)는 PD 영역(67)에 들어가도록 도시하고 있지만 집광경이 들어가 있는 것이고 온 칩 렌즈(66) 자체는, PD 영역(67)을 초과한 크기로 된다.
예를 들면, PD 영역(67)의 옆에는, 차광되어 있는 전하 유지 영역(68)이 배치되어 있고 이 전하 유지 영역(68)까지 온 칩 렌즈(66)가 형성되어 있어도 좋다. 즉, 온 칩 렌즈(66) 자체는 크게 형성할 수 있다.
도 29에 도시한 화소(50b)에서는 PD 영역(67)은 차광부(76)로 차광되지 않고 개구되어 있다. 이 개구되어 있는 영역을 개구 영역(401a)이라고 한다. 이 개구 영역(401a)은, 예를 들면, 도 4에 도시한 화소(50b)의 개구부(76C)에 해당한다. 개구 영역(401a)은, 감도를 확보하기 위해(최대가 되는 영역으로 형성되어 있다. 그리고 온 칩 렌즈(66a)(의 집광경)의 중심은, 그 개구 영역(401a)의 중심과 일치하도록, 온 칩 렌즈(66)는 배치되어 있다.
개구 영역(401a)을 작게 구성한 것이 도 30에 도시한 화소(50b)이다. 도 30에 도시한 화소(50b)는 온 칩 렌즈(66b)(의 집광경)의 중심이 PD 영역(67)의 중심과 일치하도록 온 칩 렌즈(66b)가 배치되고 온 칩 렌즈(66b)의 집광경이 들어가는 영역만 개구 영역(401b)로 되어 있다.
이와 같이 개구 영역(401b)을 온 칩 렌즈(66b)로 집광할 수 있는 영역까지 조임으로써 F치 감도는 다소 떨어진다고 상정할 수 있지만 필요 없는 PLS 성분을 커트할 수 있기 때문에 PLS 성분에 의한 영향을 보다 억제할 수 있는 구성으로 할 수 있다.
도 31은, 온 칩 렌즈(66)의 다른 배치 위치에 관해 설명하기 위한 도면이다. 도 31에 도시한 화소(50b)에서는 도 29에 도시한 화소(50b)와 같이 개구 영역(401c)은, 감도를 확보하기 위해 최대가 되는 영역에 형성되어 있다. 그리고 온 칩 렌즈(66c)(의 집광경)의 중심은, 그 개구 영역(401c)의 도면 중 좌측에 위치하도록, 온 칩 렌즈(66c)는 배치되어 있다.
온 칩 렌즈(66c)는 PD(51)로부터 전하 유지부(54)에 전하를 전송하는 전송부, 환언하면, 그 전송을 행하기 위해 비관통으로 형성되어 있는 차광부(76B-2)로부터 가능한 한 멀어지는 위치이고 온 칩 렌즈(66c)의 집광경이 개구 영역(401c) 내에 들어가는 위치에 배치되어 있다. 이와 같이 온 칩 렌즈(66c)를 비관통 차광부(전송 부)로부터 멀리하는 개소에 배치함으로써 PLS를 개선할 수 있다.
개구 영역(401c)를 작게 구성한 것이 도 32에 도시한 화소(50b)이다. 도 32에 도시한 화소(50b)는 온 칩 렌즈(66d)(의 집광경)의 중심이 PD(51)로부터 전하 유지부(54)에 전하를 전송하는 전송부로부터 떨어지도록 온 칩 렌즈(66d)가 배치되고 온 칩 렌즈(66d)의 집광경이 들어가는 영역만 개구 영역(401d)으로 되어 있다.
이와 같이 개구 영역(401d)을 온 칩 렌즈(66d)로 집광할 수 있는 영역까지 조임으로써 F치 감도는 다소 떨어진다고 상정할 수 있지만 필요 없는 PLS 성분을 커트할 수 있기 때문에 PLS 성분에 의한 영향을 보다 억제할 수 있는 구성으로 할 수 있다.
예를 들면, 도 29나, 도 30에 도시한 화소(50b)와 같이 PD 영역(67)의 중앙 부분에 온 칩 렌즈(66)를 배치하는 경우, 광학적 대칭성을 유지한 상태에서, 어레이형상으로 화소(50b)를 배치할 수 있다. 그렇지만 도 31이나, 도 32에 도시한 바와 같이 온 칩 렌즈(66)를 PD 영역(67)의 중앙 부분부터 비켜진 부분에 배치하는 경우, 광학적 대칭성이 유지되는 배치와 유지되지 않는 배치가 있다.
그래서, 이하에 도 32에 도시한 바와 같이 온 칩 렌즈(66)를 PD 영역(67)의 중앙 부분부터 비켜진 부분에 배치하고 개구 영역(401)을 온 칩 렌즈(66)의 집광경으로 조인 화소(50b)를 어레이형상으로 배치한 경우에 관해 도 33 내지 도 36을 참조하여 설명한다.
도 33 내지 도 36에서는 어레이형상으로 배치되어 있는 화소군 중, 2×2의 4화소를 추출하여 도시하고 있다. 또한 도 33, 도 34에 도시하는 예는, 화소 치를 주기 전개(peridic expansion)한 때의 도면이다. 또한 도 35, 도 36에 도시하는 예는, 화소 배치를 되접어 전개(mirror expansion)한 때의 도면이다.
도 33에 도시한 예에서는 횡방향으로 화소(50b)가 배치되고 횡방향으로 인접하는 화소(50b), 예를 들면, 화소(50b-1)와 화소(50b-2)에서, OFG 게이트(122)가 배치되어 있는 영역과 트랜지스터(123)가 배치되어 있는 영역이 이웃하도록 배치된 경우를 도시하고 있다.
이와 같이 화소(50b)를 어레이형상으로 배치한 경우, 개구 영역(401d)은, 화소(50b) 내에서, 좌하측에 마련되고 그 개구 영역(401d)에 온 칩 렌즈(66d)가 형성되어 있다는 점에서, 각 화소(50b)에서 동일하다. 따라서, 도 33에 도시한 예는, 광학적 대칭성이 유지된 배치례이다.
도 34에 도시한 예는, 도 33에 도시한 예에서의 화소(50b)를 PD 영역(67)과 전하 유지 영역(68)을 반피치(pitch) 비킨 구성으로 한 점이 다르다. PD 영역(67)과 전하 유지 영역(68)을 반피치(pitch) 비켜도, PD 영역(67)의 배치는, 도 33에 도시한 PD 영역(67)의 배치와 마찬가지이다.
따라서, 개구 영역(401d)은, 화소(50b) 내에서, 좌하측에 마련되고 그 개구 영역(401d)에 온 칩 렌즈(66d)가 형성되어 있다는 점에서, 어레이형상으로 배치되어 있는 각 화소(50b)에서 동일하다. 따라서, 도 33에 도시한 예는, 광학적 대칭성이 유지된 배치례이다.
도 35는, 종방향으로 화소(50b)를 배치한 예를 도시하고 있다. 또한, 도 35에 도시한 예에서는 종방향으로 인접하는 화소(50b), 예를 들면, 화소(50b-1)와 화소(50b-3)에서, 트랜지스터(123)가 배치되어 있는 영역이 이웃하도록 배치되는 경우를 도시하고 있다.
이와 같이 화소(50b)를 어레이형상으로 배치한 경우, 개구 영역(401d)은, 예를 들면, 화소(50b-1) 내에서, 좌하측에 마련되고 그 개구 영역(401d-1)에 온 칩 렌즈(66d-1)가 형성되어 있다. 종방향으로 화소(50b-1)에 인접하는 화소(50b-3)에서는 개구 영역(401d-3)은, 좌상측에 마련되고 그 개구 영역(401d-3)에 온 칩 렌즈(66d-3)가 형성되어 있다.
도 35에 도시한 예에서는 종방향으로 인접하는 화소(50b)를 본 때, 화소(50b) 내에서의 온 칩 렌즈(66)가 배치되어 있는 위치는 다르다. 따라서, 도 35에 도시한 예는, 광학적 대칭성이 유지되지 않은 배치례이다.
도 36은, 횡방향으로 화소(50b)를 배치한 예를 도시하고 있다. 또한, 도 36에 도시한 예에서는 횡방향으로 인접하는 화소(50b), 예를 들면, 화소(50b-1)와 화소(50b-2)에서, 트랜지스터(123)가 배치되어 있는 영역이 이웃하도록 배치되는 경우를 도시하고 있다.
이와 같이 화소(50b)를 어레이형상으로 배치한 경우, 개구 영역(401d)은, 예를 들면, 화소(50b-1) 내에서, 우하측에 마련되고 그 개구 영역(401d-1)에 온 칩 렌즈(66d-1)가 형성되어 있다. 횡방향으로 화소(50b-1)에 인접하는 화소(50b-2)에서는 개구 영역(401d-2)은, 좌하측에 마련되고 그 개구 영역(401d-2)에 온 칩 렌즈(66d-2)가 형성되어 있다.
도 36에 도시한 예에서는 횡방향으로 인접하는 화소(50b)를 본 때, 화소(50b) 내에서의 온 칩 렌즈(66)가 배치되어 있는 위치는 다르다. 따라서, 도 36에 도시한 예는, 광학적 대칭성이 유지되지 않은 배치례이다.
도 35, 도 36에 도시한 온 칩 렌즈(66)의 배치례에 의하면, 광학적 대칭성은 유지되지 않지만 트랜지스터를 복수의 화소(50b)에서 공유할 수 있다는 이점이 있다. 도 36에 도시한 화소(50b-1 내지 50b-4)는 도 28에 도시한 화소(50b-1 내지 50b-4)와 같은 배치이다. 도 28은, 리셋 트랜지스터(301), 증폭 트랜지스터(302) 및 선택 트랜지스터(303)를 4화소에서 공유하는 구성을 도시한 도면이다.
따라서, 도 36에 도시한 온 칩 렌즈(66)의 배치는, 도 28에 도시한 복수의 화소(50b)에서 트랜지스터를 공유하는 구성에 적용할 수 있다. 도 36에 도시한 온 칩 렌즈(66)의 배치로 하고 복수의 화소(50b)에서 트랜지스터를 공유하는 구성으로 한 경우, 도 28을 참조하여 설명한 경우와 같이 하나의 트랜지스터에 할당하는 영역을 크게할 수 있고 리크를 방지하는 구성으로 할 수 있거나, 증폭 트랜지스터(302)의 L 길이를 확대할 수가 있어서, 랜덤 노이즈를 저감시킬 수 있거나, 소형화할 수 있거나 한다.
또한, PD(51)나, 전하 유지부(54)에 할당하는 영역을 크게 함으로써 포화 전자수(다이내믹 레인지)를 올릴 수도 있다. 그렇지만 상기한 바와 같이 광학적 대칭성이 유지할 수가 없기 때문에 감도나 공간 분해 성능이 저하될 가능성이 있기 때문에 그것들이 저하되어도 좋은 제품의 경우나, 그들이 저하되지 않는 신호 처리 등을 적절히 채용하는 것이 필요해지는 경우도 있다.
<제조에 관해>
상술한 화소(50)의 제조에 관해 도 37 내지 41을 참조하여 설명한다. 여기서는 화소(50b)를 제조하는 경우를 예로 들어 설명을 계속한다.
우선, 도 37에 도시하는 화소(50b)에서, 화살표(A-B) 단면에서의 화소(50b)를 제조하는 공정에 관해 설명한다.
공정 S11에서, SOI 기판이 세팅된다. 여기서는 SOI 기판을 이용하여, 전하 축적층을 n형으로서 구성하는 경우를 예로 들어 설명하지만 Bulk 기판을 이용하여, 전하 축적층을 p형으로서 구성하는 경우 등에서도 본 기술은 적용할 수 있다.
또한 공정 S11에서는 이온·임플란테이션으로, 트랜지스터의 well도 형성된다. 또한, 에칭 스토퍼층(501)도 형성되어 있다.
공정 S12에서, n형 영역이 되는 PD(51), 전하 유지부(54b)가, 이온·임플란테이션에 의해 형성된다. 전하 유지 영역(68b)에 p형 영역이 작성되는 경우, 공정 S12에서 작성된다.
공정 S13에서, OFG 게이트(122), TRX 게이트(73)가 형성된다. 이들 트랜지스터의 게이트 부분은, 예를 들면, CVD에 의한 폴리실리콘 성막 및 리소그래피의 패터닝으로 형성된다.
공정 S14에서, 이온·임플란테이션에 의해, HAD(Hole-Accumulation Diode)가 형성된다. HAD의 형성은, PD(51)에 p형의 피닝층(74-1)을 생성함으로써 형성된다. HAD를 형성함으로써 암전류를 대폭적으로 억제할 수 있다.
공정 S15에서, n형 영역이 되는 OFD(121)가, 이온·임플란테이션으로 형성된다.
또한, 공정 S16에서, 배선층(61)이 적층된다.
공정 S17(도 39)에서, 배선층(61)의 표면측에 접착층이 형성되고 지지 기판(502)이 접합된 후에 공정 S18에 도시하는 바와 같이 전체가 반전되어, 반도체 기판(63)의 이면측의 면이 물리적 연마법에 의해 연마된다.
공정 S19에서, 반도체 기판(63)의 에칭 스토퍼층(501)보다도 이면측의 층이 웨트 에칭에 의해 에칭된다. 이때, 고농도의 p형 불순물으로 된 에칭 스토퍼층(501)에 의해 에칭을 스톱시키는 것으로, 에칭 스토퍼층(501)이 노출된다.
또한, 에칭 스토퍼층(501)이 제거된 후, 반도체 기판(63)의 이면이 CMP(Chemical Mechanical Polishing)법에 의해 연마됨에 의해, 반도체 기판(63)의 이면측이 박육화된다.
이와 같이 하여, PD 영역(67)이나 전하 유지 영역(68)이 형성된 후, 차광부(76)가 형성된다. 차광부(76)의 형성에 관한 설명에서는 도 40에 도시하는 바와 같이 인접하는 화소(50b-1)와 화소(50b-2)를 화살표(C-D)로 절단한 때의 단면을 한 예로 들어 설명한다.
공정 S20(도 41)에 도시한 바와 같이 상기한 공정에 의해, 화소(50b-1)의 PD(51-1)와 전하 유지부(54-1) 및 화소(50b-2)의 PD(51-2)가 형성되어 있다.
공정 S21에서, 관통시키는 차광부(76)에 해당하는 부분이 조금 파들어가진다. 관통시키는 차광부(76)는 도 40에 도시한 화소(50b-1)의 하측에 위치하는 차광부(76B-3)와 상측에 위치하는 차광부(76B-1)이다. 도 41에 도시한 바와 같이 PD(51-1)의 좌측과, 전하 유지부(54-1)의 우측이 각각 관통 차광부(76B)가 되기 때문에 조금 파들어가진다.
공정 S22에서, 비관통의 차광부(76)와 관통의 차광부(76)가 파들어가진다. 관통의 차광부(76)는 이미 조금 파들어가져 있기 때문에 더욱, 파들어감이 진행됨으로써 관통한 상태가 된다.
공정 S23에서, 파들여진 부분에 텅스텐 등의 금속이 충전됨으로써 차광부(76)가 형성된다.
또한, 파들어감은, 우선 반도체 기판(63)의 이면에 레지스트가 형성된 후에 차광부(76)가 매입부(76B)를 형성하는 영역에 개구부가 형성되도록 레지스트층의 노광 및 현상이 행하여진다. 그리고 그 레지스트층을 마스크로 한 드라이 에칭이 행하여짐에 의해, 트렌치부가 형성된다. 이 처리를 반복함으로써 비관통의 트렌치부와, 관통의 트렌치부가 형성된다.
또한, 트렌치부의 측면 및 저면과, 반도체 기판(63)의 이면에 고유전율 재료막(77)이 성막된다. 계속해서, 고유전율 재료막(77)의 이면측부터, 그 이면측의 면과 트렌치부(84)의 내부에 차광부(76)가 성막된다.
이에 의해, 고유전율 재료막(77)의 이면측에 덮개부(76A)가 형성되고 트렌치부(84)의 내부에 매입부(76B)가 형성된 차광부(76)가 형성된다.
차광부(76)는 예를 들면, 텅스텐을 재료로 하여 CVD(Chemical Vapor Deposition)를 행함에 의해 성막된다. 그리고 차광부(76)가 드라이 에칭으로 가공됨에 의해, 개구부(76C)가 개구된다. 그 후, 예를 들면, ALD(Atomic Layer Deposition)법이 이용되어, 차광부(76)에 대해 고유전율 재료막(77)이 적층되어 평탄화된다.
그 후, 통상의 방법이 이용되어, 컬러 필터층(65) 및 온 칩 렌즈(66)가 형성된다. 이와 같이 하여 화소(50b)가 제조된다.
본 기술에 의하면, 불필요한 광성분에 의한 영향을 저감시키는 것이 가능해진다. 또한, 불필요한 광성분에 의한 영향을 저감시키는 것이 가능해지는 화소를 제조할 수 있다.
<전자 기기>
본 기술은, 촬상 장치에의 적용으로 한정되는 것이 아니고 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전변환부)에 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 42는, 본 개시의 전자 기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도이다. 도 42에 도시하는 바와 같이 본 개시의 촬상 장치(600)는 렌즈군(601) 등을 포함하는 광학계, 촬상 소자(602), 카메라 신호 처리부인 DSP 회로(603), 프레임 메모리(604), 표시 장치(605), 기록 장치(606), 조작계(607) 및, 전원계(608) 등을 갖고 있다.
그리고 DSP 회로(603), 프레임 메모리(604), 표시 장치(605), 기록 장치(606), 조작계(607) 및, 전원계(608)가 버스 라인(609)을 통하여 상호 접속되는 구성으로 되어 있다. CPU(610)는 촬상 장치(600) 내의 각 부분을 제어한다.
렌즈군(601)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(602)의 촬상면상에 결상한다. 촬상 소자(602)는 렌즈군(601)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(602)로서, 선술한 실시의 형태에 관한 촬상 소자(이미지 센서)를 이용할 수 있다.
표시 장치(605)는 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고 촬상 소자(602)로 촬상된 동화 또는 정지화를 표시한다. 기록 장치(606)는 촬상 소자(602)로 촬상된 동화 또는 정지화를 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(607)는 유저에 의한 조작하에 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(608)는 DSP 회로(603), 프레임 메모리(604), 표시 장치(605), 기록 장치(606) 및, 조작계(607)의 동작 전원이 되는 각종의 전원을 이들 공급 대상에 대해 적절히 공급한다.
이와 같은 촬상 장치(600)는 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈에 적용된다. 그리고 이 촬상 장치(600)에서, 촬상 소자(602)로서 선술한 실시 형태에 관한 촬상 소자를 이용할 수 있다.
본 명세서에서, 시스템이란, 복수의 장치에 의해 구성되는 장치 전체를 나타내는 것이다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고 또 다른 효과가 있어도 좋다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고 본 기술의 요지를 일탈하지 않는 범위에 있어서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 수광한 광을 전하로 변환하는 광전변환부와,
상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와,
상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고
상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고,
상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있는 촬상 소자.
(2) 상기 광전변환부의 한 변의 길이를 1로 하였을 때, 상기 비관통 차광부는, 1/5 이상의 길이를 갖는 상기 (1)에 기재된 촬상 소자.
(3) 상기 비관통 차광부는, 상기 반도체 기판의 두께의 반분 이상의 깊이로 형성되어 있는 상기 (1) 또는 (2)에 기재된 촬상 소자.
(4) 상기 비관통 차광부는, 상기 반도체 기판의 두께의 반분 이하의 깊이로 형성되어 있는 상기 (1) 또는 (2)에 기재된 촬상 소자.
(5) OFG 게이트를 구비하고,
상기 비관통 차광부는, 상기 OFG 게이트가 배치되어 있는 측에 형성되어 있는 상기 (1) 내지 (4)의 어느 하나에 기재된 촬상 소자.
(6) 상기 광전변환부에 대해 상기 유지부는, 반피치(pitch) 비켜진 위치에 배치되어 있는 상기 (1) 내지 (5)의 어느 하나에 기재된 촬상 소자.
(7) 상기 유지부로부터 상기 광전변환부로의 전하의 역류를 막는 역류 방지 게이트를 또한 구비하는 상기 (1) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(8) 상기 역류 방지 게이트는, 상기 비관통 차광부의 부분에서, 상기 광전변환부측으로 비어져나온 형상으로 형성되어 있는 상기 (7)에 기재된 촬상 소자.
(9) 상기 광전변환부로부터 상기 유지부로의 전하의 전송을 제어하는 전송 제어 게이트가, 상기 비관통 차광부의 부분에서, 상기 광전변환부측으로 비어져나온 형상으로 형성되어 있는 상기 (1) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(10) 상기 광전변환부상의 중앙 부분에 온 칩 렌즈의 중심이 위치하도록 상기 온 칩 렌즈는 배치되어 있는 상기 (1) 내지 (9)의 어느 하나에 기재된 촬상 소자.
(11) 상기 광전변환부상의, 상기 비관통 차광부로부터 떨어진 위치에 온 칩 렌즈가 배치되어 있는 상기 (1) 내지 (9)의 어느 하나에 기재된 촬상 소자.
(12) 상기 광전변환부상의 상기 온 칩 렌즈의 집광경이 들어가는 영역 이외의 영역에는, 차광부가 형성되어 있는 상기 (10) 또는 (11)에 기재된 촬상 소자.
(13) 어레이형상으로 배치될 때, 상기 온 칩 렌즈의 배치가, 광학적 대칭성을 유지할 수 있도록 배치되는 상기 (10) 내지 (12)의 어느 하나(12)에 기재된 촬상 소자.
(14) 화소사이에 형성되어 있는 상기 차광부는, 상기 반도체 기판을 관통하고 있는 상기 (1) 내지 (13)의 어느 하나에 기재된 촬상 소자.
(15) 수광한 광을 전하로 변환하는 광전변환부와,
상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와,
상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고,
상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고,
상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있는 촬상 소자를 구비하고,
상기 촬상 소자로부터의 신호를 처리하는 처리부를 구비하는 전자 기기.
30 : 촬상 소자 50 : 화소
51 : PD 54 : 전하 유지부
61 : 배선층 62 : 산화막
63 : 반도체 기판 64 : 차광층
65 : 컬러 필터층 66 : 온 칩 렌즈
71 : 배선 72 : 층간 절연막
73 : TRX 게이트 74 : 표면 피닝층
75 : 화소사이 분리 영역 76 : 차광부
77 : 고유전율 재료막 121 : OFD
122 : OFG 게이트 123 : 트랜지스터
124 : TRG 게이트 125 : FD
301 : 리셋 트랜지스터 302 : 증폭 트랜지스터
303 : 선택 트랜지스터
51 : PD 54 : 전하 유지부
61 : 배선층 62 : 산화막
63 : 반도체 기판 64 : 차광층
65 : 컬러 필터층 66 : 온 칩 렌즈
71 : 배선 72 : 층간 절연막
73 : TRX 게이트 74 : 표면 피닝층
75 : 화소사이 분리 영역 76 : 차광부
77 : 고유전율 재료막 121 : OFD
122 : OFG 게이트 123 : 트랜지스터
124 : TRG 게이트 125 : FD
301 : 리셋 트랜지스터 302 : 증폭 트랜지스터
303 : 선택 트랜지스터
Claims (15)
- 수광한 광을 전하로 변환하는 광전변환부와,
상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와,
상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고,
상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고,
상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 광전변환부의 한 변의 길이를 1로 하였을 때, 상기 비관통 차광부는, 1/5 이상의 길이를 갖는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 비관통 차광부는, 상기 반도체 기판의 두께의 반분 이상의 깊이로 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 비관통 차광부는, 상기 반도체 기판의 두께의 반분 이하의 깊이로 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
OFG 게이트를 구비하고,
상기 비관통 차광부는, 상기 OFG 게이트가 배치되어 있는 측에 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 광전변환부에 대해 상기 유지부는, 반피치 비켜진 위치에 배치되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 유지부로부터 상기 광전변환부로의 전하의 역류를 막는 역류 방지 게이트를 또한 구비하는 것을 특징으로 하는 촬상 소자. - 제7항에 있어서,
상기 역류 방지 게이트는, 상기 비관통 차광부의 부분에서, 상기 광전변환부측으로 비어져나온 형상으로 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 광전변환부로부터 상기 유지부로의 전하의 전송을 제어하는 전송 제어 게이트가, 상기 비관통 차광부의 부분에서, 상기 광전변환부측으로 비어져나온 형상으로 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 광전변환부상의 중앙 부분에 온 칩 렌즈의 중심이 위치하도록 상기 온 칩 렌즈는 배치되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 광전변환부상의, 상기 비관통 차광부로부터 떨어진 위치에 온 칩 렌즈가 배치되어 있는 것을 특징으로 하는 촬상 소자. - 제11항에 있어서,
상기 광전변환부상의 상기 온 칩 렌즈의 집광경이 들어가는 영역 이외의 영역에는, 차광부가 형성되어 있는 것을 특징으로 하는 촬상 소자. - 제11항에 있어서,
어레이형상으로 배치될 때, 상기 온 칩 렌즈의 배치가, 광학적 대칭성을 유지할 수 있도록 배치되는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
화소사이에 형성되어 있는 상기 차광부는, 상기 반도체 기판을 관통하고 있는 것을 특징으로 하는 촬상 소자. - 수광한 광을 전하로 변환하는 광전변환부와,
상기 광전변환부로부터 전송되어 온 전하를 유지하는 유지부와,
상기 광전변환부와 상기 유지부 사이에 광을 차광하는 차광부를 구비하고,
상기 광전변환부, 상기 유지부 및 상기 차광부는, 소정의 두께를 갖는 반도체 기판 내에 형성되고,
상기 광전변환부로부터 상기 유지부에 전하를 전송하는 전송 영역의 상기 차광부는, 상기 반도체 기판을 관통하지 않는 비관통 차광부로서 형성되고 상기 전송 영역 이외의 상기 차광부는, 상기 반도체 기판을 관통하는 관통 차광부로서 형성되어 있는 촬상 소자를 구비하고,
상기 촬상 소자로부터의 신호를 처리하는 처리부를 구비하는 것을 특징으로 하는 전자 기기.
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