KR20190127188A - Semiconductor device - Google Patents
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Abstract
Description
실시 예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, light emitting devices such as light emitting diodes and laser diodes using semiconductors of Group 3-5 or Group 2-6 compound semiconductors have been developed through the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet light can be realized, and efficient white light can be realized by using fluorescent materials or combining colors.Low power consumption, semi-permanent lifespan, and fast response speed compared to conventional light sources such as fluorescent and incandescent lamps can be realized. It has the advantages of safety, environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving device such as a photodetector or a solar cell is also manufactured using a group 3-5 or 2-6 compound semiconductor material of a semiconductor, the development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device. Applications are expanding to include white LED lighting devices, automotive headlights and traffic lights, and sensors that detect gas or fire. In addition, the semiconductor device may be extended to high frequency application circuits, other power control devices, and communication modules.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, the light emitting device that emits light in the ultraviolet wavelength region can be used for curing, medical treatment, and sterilization by curing or sterilizing.
실시 예는 광 추출 효율이 우수한 반도체 소자를 제공한다.The embodiment provides a semiconductor device having excellent light extraction efficiency.
본 발명의 일 실시 예에 따른 반도체 소자는, 일면과 타면을 연결하는 측면을 포함하는 기판; 및 상기 기판의 일면 상에 배치되며, 제 1 도전형 반도체층, 제 2 도전형 반도체층, 및 상기 제 1 도전형 반도체층과 상기 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;을 포함하고, 상기 기판의 측면에는 상기 기판의 두께 방향으로 이격된 복수 개의 광 추출 라인을 포함하고, 상기 복수 개의 광 추출 라인은 상기 기판의 일면과 가장 가까운 제1 광 추출 라인, 및 상기 제1 광 추출 라인과 가장 가까운 제2 광 추출 라인을 포함하고, According to one or more exemplary embodiments, a semiconductor device may include: a substrate including a side surface connecting one surface to another surface; And an active layer disposed on one surface of the substrate, the first conductive semiconductor layer, the second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer. And a plurality of light extraction lines spaced apart from each other in a thickness direction of the substrate, wherein the plurality of light extraction lines comprise a first light extraction line closest to one surface of the substrate, and the first light extraction line. A second light extraction line closest to the first light extraction line,
상기 기판의 일면에서 상기 제1 광 추출 라인까지의 두께 방향 거리는 상기 제1 광 추출 라인에서 상기 2 광 추출 라인 사이의 두께 방향 거리보다 길고, 상기 활성층은 자외선 광을 생성하고, 상기 기판의 두께는 상기 반도체 구조물의 두께의 40배 내지 100배일 수 있다.The thickness direction distance from one surface of the substrate to the first light extraction line is longer than the thickness direction distance between the first light extraction line and the two light extraction lines, the active layer generates ultraviolet light, and the thickness of the substrate 40 times to 100 times the thickness of the semiconductor structure.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 일면과 가장 가까운 광 추출 라인과 상기 기판의 일면 사이의 최단거리는 70㎛ 내지 110㎛일 수 있다.The shortest distance between the light extraction line closest to one surface of the substrate and one surface of the substrate among the plurality of light extraction lines may be 70 μm to 110 μm.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 타면과 가장 가까운 광 추출 라인과 상기 기판의 타면 사이의 최단거리는 50㎛ 내지 150㎛일 수 있다.The shortest distance between the light extraction line closest to the other surface of the substrate and the other surface of the substrate among the plurality of light extraction lines may be 50 μm to 150 μm.
상기 복수 개의 광 추출 라인 사이의 간격은 40㎛ 내지 50㎛일 수 있다.An interval between the plurality of light extraction lines may be 40 μm to 50 μm.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 일면과 가장 가까운 광 추출 라인의 폭이 가장 넓을 수 있다.The width of the light extraction line closest to one surface of the substrate may be the widest among the plurality of light extraction lines.
상기 제2반도체층상에 배치되는 반사전극층; 상기 반사전극층이 배치된 발광구조물을 커버하는 제1절연층; 상기 제1절연층을 관통하여 상기 제1반도체층과 연결되는 제1전극패드; 및 상기 제1절연층을 관통하여 상기 제2반도체층과 연결되는 제2전극패드를 포함할 수 있다.A reflective electrode layer disposed on the second semiconductor layer; A first insulating layer covering the light emitting structure in which the reflective electrode layer is disposed; A first electrode pad penetrating the first insulating layer and connected to the first semiconductor layer; And a second electrode pad penetrating the first insulating layer and connected to the second semiconductor layer.
상기 복수 개의 광 추출 라인은 나머지 영역에 비해 표면이 거칠 수 있다.The plurality of light extraction lines may have a rougher surface than the remaining areas.
실시 예에 따르면, 기판의 측면에서 광 추출 효율이 우수해진다.According to the embodiment, the light extraction efficiency is excellent in the side of the substrate.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above description, and will be more readily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 보여주는 도면이고,
도 2는 기판의 측면에 형성된 광 추출 라인을 설명하기 위한 도면이고,
도 3은 기판의 측면에 형성된 광 추출 라인을 보여주는 사진이고,
도 4는 본 발명의 일 실시 에에 따른 반도체 소자 패키지를 보여주는 도면이고,
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 반도체 소자 패키지 제조방법을 설명하기 위한 도면이다.1 is a view showing a semiconductor device according to an embodiment of the present invention;
2 is a view for explaining a light extraction line formed on the side of the substrate,
3 is a photograph showing a light extraction line formed on the side of the substrate,
4 is a view showing a semiconductor device package according to an embodiment of the present invention;
5A to 5D are diagrams for describing a method of manufacturing a semiconductor device package according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예를 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 실시 예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated and described in the drawings. However, this is not intended to limit the embodiments of the present invention to specific embodiments, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the embodiments.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 실시 예의 권리 범위를 벗어나지 않으면서 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있고, 유사하게 제 1 구성 요소도 제 2 구성 요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the embodiments, the second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of example embodiments. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, when one element is described as being formed "on or under" of another element, it is on (up) or down (on). or under) includes both two elements being directly contacted with each other or one or more other elements are formed indirectly between the two elements. In addition, when expressed as "on" or "under", it may include the meaning of the downward direction as well as the upward direction based on one element.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings, and the same or corresponding components will be given the same reference numerals regardless of the reference numerals, and redundant description thereof will be omitted.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 보여주는 도면이고, 도 2는 기판의 측면에 형성된 광 추출 라인을 설명하기 위한 도면이다. 1 is a view showing a semiconductor device according to an embodiment of the present invention, Figure 2 is a view for explaining the light extraction line formed on the side of the substrate.
도 1을 참고하면, 실시 예에 따른 반도체 소자(100)는, 기판(110), 반도체 구조물(120), 제 1 절연층(142), 제 1 전극패드(150), 제 2 전극패드(160)를 포함한다.Referring to FIG. 1, the
실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 방출할 수 있다. 자외선 파장대는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.The
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 피크 파장을 가질 수 있다.For example, the light of the near ultraviolet wavelength range (UV-A) may have a peak wavelength in the range of 320 nm to 420 nm, the light of the far ultraviolet wavelength range (UV-B) may have a peak wavelength in the range of 280 nm to 320 nm, Light (UV-C) in the deep ultraviolet wavelength band may have a peak wavelength in the range of 100 nm to 280 nm.
기판(110)은 전도성 기판 또는 절연성 기판을 포함한다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 기판(110)은 사파이어(Al2O3), GaN, SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
기판(110)의 두께(T1)는 200um 내지 350um 일 수 있다. 기판(110)의 두께(T1)가 350um 보다 두꺼우면, 반도체 소자를 웨이퍼 상에서 분리하기 위한 광 추출 라인(DL)의 갯수 증가에 의한 열적 손상 증가에 의한 저전류 문제에 의하여 반도체 소자의 신뢰성 품질이 저하되는 문제가 발생할 수 있다. 또한, 기판(110)의 두께(T1)가 350um 보다 두꺼우면 광출력(Po)이 포화되며 반도체 소자가 구조적으로 안정되지 못할 수 있다.The thickness T1 of the
한편, 기판(110)의 두께(T1)가 200um 보다 얇으면 추출효율 감소에 의한 광 출력이 감소될 수 있다.On the other hand, when the thickness T1 of the
반도체 구조물(120)은 기판(110)의 일면(111)에 배치되며, 제 1 도전형 반도체층(121), 활성층(122), 및 제 2 도전형 반도체층(123)을 포함한다. 반도체 구조물(120)은 기판(110)을 절단하는 과정에서 복수 개로 분리될 수 있다.The
반도체 구조물(120)의 두께(T2)는 3.5um 내지 4.5um일 수 있다.The thickness T2 of the
반도체 구조물(120)의 두께(T2)가 4.5um 보다 두꺼우면 반도체 구조물(120)의 Al 조성에 따라 반도체 구조물(120) 내에서 전류 확산 특성이 저하되고, 반도체 구조물(120)에서 반도체 구조물(120)의 광출력이 감소될 수 있다.If the thickness T2 of the
또한, 반도체 구조물(120)의 두께(T2)가 3.5um 보다 얇으면 반도체 소자의 박막품질 저하에 의한 광출력이 감소되는 문제를 야기할 수 있다.In addition, when the thickness T2 of the
기판(110)의 두께(T1)는 반도체 구조물(120)의 두께(T2)의 40배 내지 100배일 수 있다. 기판(110)의 두께(T1)가 반도체 구조물(120)의 두께(T2)의 40 배 이상인 경우 기판(110)이 충분히 두꺼워져 광 추출 효율이 증가할 수 있다. 또한, 기판(110)의 두께(T1)가 100배 이하인 경우에는 두께에 대한 광 추출 라인(DL)의 밀도 증가에 의해, 반도체 소자의 열적 손상 증가에 의한 저전류 품질이 저하되는 문제를 개선할 수 있다.The thickness T1 of the
도 2를 참고하면, 기판(110)은 일면(111), 타면(112), 및 일면(111)과 타면(112)을 연결하는 측면(113)을 포함한다. 측면(113)에는 두께 방향으로 복수 개의 광 추출 라인(DL)이 형성될 수 있다.Referring to FIG. 2, the
광 추출 라인(DL)은 레이저에 의해 부분적으로 용융된 후 냉각되어 무정형 구조를 갖는 라인일 수 있다. 이러한 광 추출 라인(DL)은 상대적으로 취약하여 약한 충격에 의해 두께 방향으로 절단될 수 있다. The light extraction line DL may be a line that is partially melted by a laser and then cooled to have an amorphous structure. The light extraction line DL is relatively fragile and may be cut in the thickness direction by a weak impact.
광 추출 라인(DL)은 측면(113)의 나머지 표면에 비해 거친 표면을 가질 수 있다. 따라서, 실시 예는 기판(110)을 절단하기 위한 광 추출 라인(DL)의 개수를 최대로 조절하여 표면 거칠기(surface roughness)를 조절함으로써 광 추출 효율을 개선할 수 있다.The light extraction line DL may have a rough surface compared to the remaining surface of the
도 2에서는 예시적으로 광 추출 라인(DL)이 3개인 것으로 설명하나, 광 추출 라인(DL)은 후술하는 바와 같이 정해진 조건을 만족하는 범위 내에서 최대 개수로 형성되어 표면 거칠기를 증가시킬 수 있다.In FIG. 2, for example, three light extraction lines DL are described. However, the light extraction lines DL may be formed in a maximum number within a range satisfying a predetermined condition as described below, thereby increasing surface roughness. .
복수 개의 광 추출 라인(DL) 중에서 기판(110)의 일면(111)과 가장 가까운 광 추출 라인 (이하 제 1 광 추출 라인, DL1)과 기판(110)의 일면(111) 사이의 최단거리(d1)는 70㎛이상 110㎛이하, 또는 90㎛이상 100㎛이하일 수 있다. Among the plurality of light extraction lines DL, the shortest distance d1 between a light extraction line (hereinafter, referred to as a first light extraction line DL1) and one
한편, 본 발명의 실시예에 따른 반도체 구조물(120)는 자외선 파장대의 광을 출력할 수 있고, 이를 위해 높은 Al조성을 포함할 수 있으며, 이로 인해 외부 충격에 쉽게 파손될 수 있다. 즉, 제 1 광 추출 라인(DL1)과 반도체 구조물(120) 사이의 간격이 70㎛미만인 경우 기판을 절단하는 과정에서 반도체 구조물(120)은 충격을 받기 쉽고, 이로 인해 Al조성이 높은 반도체 구조물(120)이 파손되어 발광하지 않을 수 있다. On the other hand, the
또한, 제 1 광 추출 라인(DL1)과 반도체 구조물(120) 사이의 간격이 110㎛를 초과하는 경우, 상기 기판의 두께 범위 내에서 제1 광 추출 라인(DL)과 기판의 타면(112) 사이에 형성되는 제2 광 추출 라인(DL) 사이의 간격이 좁아져, 레이저를 이용한 제2 광 추출 라인(DL) 형성 시 레이저의 간섭이 발생하여 상기 제1 및 제2 광 추출 라인(DL)이 이격 거리를 갖지 못할 수 있다. 따라서, 상기 반도체 소자가 분리되는 공정을 진행하기 어려워지는 문제가 있다.In addition, when the distance between the first light extraction line DL1 and the
복수 개의 광 추출 라인(DL) 중에서 기판(110)의 타면(112)과 가장 가까운 광 추출 라인(이하 제 2 광 추출 라인, DL2)과 기판(110)의 타면(112) 사이의 최단거리(d2)는 50㎛이상 150㎛이하, 또는 70㎛이상 90㎛이하일 수 있다. Among the plurality of light extraction lines DL, the shortest distance d2 between the light extraction line (hereinafter referred to as the second light extraction line DL2) and the
제 2 광 추출 라인(DL2)과 기판(110)의 타면(112)과의 거리가 50㎛미만인 경우 스폿의 깊이가 너무 얕아 광 추출 라인이 불연속적으로 형성될 수 있다. 또한, 제 2 광 추출 라인(DL2)과 기판(110)의 타면(112)과의 거리가 150㎛를 초과하는 경우 상기 기판의 두께 범위 내에서 제2 광 추출 라인(DL)과 제3 광 추출 라인(DL) 사이의 간격이 좁아져 레이저를 이용한 제3 광 추출 라인(DL) 형성 시 레이저의 간섭이 발생할 수 있다. 따라서, 상기 제1 및 제2 광 추출 라인(DL)이 이격 거리를 갖지 못하여 상기 반도체 소자가 분리되는 공정을 진행하기 어려워지는 문제가 있다.When the distance between the second light extraction line DL2 and the
기판(110)의 일면에서 제1 광 추출 라인(DL1)까지의 두께 방향(Y) 거리(D1)는 제1 광 추출 라인(DL1)에서 제2 광 추출 라인(DL2) 사이의 두께 방향 거리(L1)보다 길 수 있다. 이 경우 기판의 일면에서 제1 광 추출 라인(DL1)까지의 두께 방향 거리(D1)가 길어져 칩 분리 시 반도체 구조물(120)이 손상되는 것을 방지할 수 있다.The thickness direction Y of the thickness direction Y from one surface of the
복수 개의 광 추출 라인(DL) 사이의 간격(L1)은 40㎛이상 50㎛이하, 또는 45㎛이상 50㎛이하일 수 있다. 간격이 40㎛미만인 경우 레이저 조사시 간섭에 의해 광 추출 라인(DL)이 생성되지 않는 구간이 발생할 수 있다. 간격이 50㎛를 초과하는 경우에는 광 추출 라인(DL)의 개수가 줄어들어 광 추출 효율이 감소한다.An interval L1 between the plurality of light extraction lines DL may be 40 μm or more and 50 μm or less, or 45 μm or more and 50 μm or less. When the interval is less than 40㎛, a section in which the light extraction line DL is not generated due to interference during laser irradiation may occur. When the interval exceeds 50 μm, the number of light extraction lines DL is reduced to reduce the light extraction efficiency.
예컨대, 도 2에 도시된 바와 같이, 복수 개의 광 추출 라인(DL) 사이의 간격(L1)이 40㎛미만인 경우 일부 영역에서 불연속 구간(P)이 발생한 것을 볼 수 있다. For example, as shown in FIG. 2, when the distance L1 between the plurality of light extraction lines DL is less than 40 μm, it can be seen that a discontinuous section P occurs in some regions.
도 2를 참고하면, 광 추출 라인(DL)의 개수(N)는 하기 관계식 1을 만족할 수 있다.Referring to FIG. 2, the number N of light extraction lines DL may satisfy the
[관계식 1][Relationship 1]
여기서, Dtotal은 기판(110)의 두께이고, d1은 제 1 광 추출 라인(DL1)과 기판(110)의 일면(111) 사이의 최단거리이고, d2는 제 2 광 추출 라인(DL2)과 기판(110)의 타면(112) 사이의 최단거리이고, L1은 복수 개의 광 추출 라인(DL) 사이의 이격 거리이다.Here, D total is the thickness of the
앞서 설명한 바와 같이 d1은 70㎛이상 110㎛이하일 수 있고, d2는 50㎛이상 150㎛이하일 수 있고, L1은 40㎛이상 50㎛이하일 수 있다.As described above, d1 may be 70 μm or more and 110 μm or less, d2 may be 50 μm or more and 150 μm or less, and L1 may be 40 μm or more and 50 μm or less.
즉, 복수 개의 광 추출 라인(DL)의 개수는 반도체 구조물(120)과 이격되어야 하는 최소거리(d1)와 기판(110)의 표면과 이격되어야 하는 최소거리(d2)를 뺀 기판(110)의 나머지 두께에서 균일한 간격(L1)으로 형성될 수 있는 최대의 개수일 수 있다. 따라서, 불연속 구간이 발생하는 것을 억제하면서도 최대 개수의 광 추출 라인(DL)을 형성할 수 있다. That is, the number of the plurality of light extraction lines DL of the
기판(110)의 두께가 250㎛인 경우, d1이 90㎛이고, d2가 80㎛이고, L1이 40㎛인 경우 광 추출 라인(DL)의 개수는 3개일 수 있다. 이때, 광 추출 라인의 개수(N)은 정수이므로 소수점은 반올림할 수 있다.When the thickness of the
도 3을 참고하면, 제 1 광 추출 라인(DL1)은 기판(110)의 일면(111)으로부터 90㎛의 높이에 배치되고, 제 3 광 추출 라인(DL3)은 기판의 일면(111)으로부터 130㎛의 높이에 배치되고, 제 2 광 추출 라인(DL2)은 기판의 일면(111)으로부터 170㎛의 높이에 배치될 수 있다. 이 경우 모든 광 추출 라인에서 불연속 구간이 없는 것을 확인할 수 있다. Referring to FIG. 3, the first light extraction line DL1 is disposed at a height of 90 μm from one
이때, 제 1 광 추출 라인(DL1)에서 제 2 광 추출 라인(DL2) 사이의 두께 방향 거리는 기판의 일면(111) 에서 제 1 광 추출 라인(DL1)까지의 두께 방향 거리의 40% 내지 64%일 수 있다. 거리가 40% 이상인 경우 제 1 광 추출 라인(DL1)까지의 두께 방향 거리(D1)가 길어져 칩 분리 시 반도체 구조물(120)이 손상되는 것을 방지할 수 있다. 또한, 거리가 64% 이하인 경우 불연속 구간이 발생하는 것을 억제하면서도 최대 개수의 광 추출 라인(DL)을 형성할 수 있다.In this case, the thickness direction distance between the first light extraction line DL1 and the second light extraction line DL2 is 40% to 64% of the thickness direction distance from the one
또한, 제 2 광 추출 라인(DL2)에서 제 3 광 추출 라인(DL3) 사이의 두께 방향 거리는 기판의 일면(111)에서 제 1 광 추출 라인(DL1)까지의 두께 방향 거리의 40% 내지 64%일 수 있다. 즉, 제 1 광 추출 라인(DL1)에서 제 2 광 추출 라인(DL2) 사이의 두께 방향 거리는 제 2 광 추출 라인(DL2)에서 제 3 광 추출 라인(DL3) 사이의 두께 방향 거리와 실질적으로 동일할 수 있다.In addition, the thickness direction distance between the second light extraction line DL2 and the third light extraction line DL3 is 40% to 64% of the thickness direction distance from the one
일 예로, 하기 표1은 광 추출 라인의 간격 및 개수를 다르게 제어하고 칩 레벨에서 광출력(Po)을 측정한 결과이고, 표 2는 패키지 레벨에서 광량(lm)을 평가한 결과이다. 제 1 실시예는 기판(110)의 일면(111)에서 70㎛ 높이와 170㎛의 높이에서 2개의 광 추출 라인(DL)을 형성하였고, 제 2 실시예는 기판(110)의 일면(111)에서 70㎛, 120㎛, 170㎛에서 3개의 광 추출 라인(DL)을 형성하였고, 제 3실시예는 기판(110)의 일면(111)에서 90㎛, 130㎛, 170㎛에서 3개의 광 추출 라인(DL)을 형성하였다.As an example, Table 1 below is a result of controlling the interval and number of light extraction lines differently and measuring the light output (Po) at the chip level, Table 2 is a result of evaluating the light amount (lm) at the package level. The first embodiment forms two light extraction lines DL at a height of 70 μm and a height of 170 μm on one
표 1과 표 2를 살펴보면, 제 1 실시예에 비해 제 2 실시예와 제 2 실시예의 광도가 상승함을 알 수 있다. 이는 광 추출 라인의 개수가 많아져 광 추출 효율이 개선되었기 때문으로 판단된다.Looking at Table 1 and Table 2, it can be seen that the brightness of the second embodiment and the second embodiment is increased compared to the first embodiment. This is considered to be because the number of light extraction lines is increased and the light extraction efficiency is improved.
다시 도 1을 참고하면, 제 1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체일 수 있으며, 제 1 도전형 반도체층(121)에 제 1 도펀트가 도핑될 수 있다. 제 1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 도전형 반도체층(121)은 n형 반도체층일 수 있다.Referring back to FIG. 1, the first
활성층(122)은 제 1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)과 제 2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 본 실시 예에서 발광 파장에는 제한이 없다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The
특히, 활성층(122)은 알루미늄을 포함할 수 있고, 알루미늄의 조성은 원하는 자외선 파장대에 따라 조절될 수 있으며, 이를 통해 활성층(122)은 UV-C 파장을 가지는 빛을 생성할 수 있다.In particular, the
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다. The
제 2 도전형 반도체층(123)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도전형 반도체층(123)에 제 2 도펀트가 도핑될 수 있다. 제 2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 도전형 반도체층(123)은 p형 반도체층일 수 있다.The second
도시되지는 않았으나 활성층(122)과 제 2 도전형 반도체층(123) 사이에는 전자 차단층(EBL)이 배치될 수 있다. 전자 차단층은 제 1 도전형 반도체층(121)에서 공급된 전자가 제 2 도전형 반도체층(123)으로 빠져나가는 흐름을 차단하여, 활성층(122) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.Although not shown, an electron blocking layer EBL may be disposed between the
한편, 기판(110)과 반도체 구조물(120) 사이에는 Al조성 차이를 완화하기 위한 버퍼층(10)이 배치될 수 잇다.Meanwhile, a
버퍼층(10)은 2.5um 내지 3.5um의 두께를 가질 수 있다. 여기서, 버퍼층(10)의 두께가 3.5um보다 크면, 버퍼층(10)에서 광흡수률 증가에 따라 광출력이 감소될 수 있으며, 버퍼층의 두께가 2.5um 보다 작으면 AlN 품질 저하에 의한 응력이 발생될 수 있으며 이에 의한 광출력 감소를 야기할 수 있다.The
반도체 구조물(120)은 제 2 도전형 반도체층(123)과 활성층(122)을 관통하여 제 1 도전형 반도체층(121)이 노출되는 제 1 홈(H1)이 형성될 수 있다. 제 1 홈(H1)에 의해 제 1 도전형 반도체층(121)도 일부 식각될 수 있다. 제 1 홈(H1)은 복수 개일 수 있다. 제 1 홈(H1)에는 제 1 전극(151)이 배치되어 제 1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제 2 도전형 반도체층(123)의 하부에는 제 2 전극(131)이 배치될 수 있다.The
제 1 전극(151)과 제 2 전극(131)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SnO, InO, INZnO, ZnO, IrOx, RuOx, NiO, Ti, Al, Ni, Cr 및 이들의 선택적인 화합물 또는 합금 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 제1 전극 또는 제2 전극(151,131)의 두께는 특별히 제한하지 않는다.The
보호층(141)은 제 1 전극(151)을 활성층(122) 및 제 2 도전형 반도체층(123)으로부터 절연할 수 있다. 보호층(141)은 제 1 전극(151)과 제 2 전극(131)이 형성되는 영역을 제외하고는 반도체 구조물(120)에 전체적으로 형성될 수 있다.The
보호층(141)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함할 수 있다. 보호층(141)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 보호층(141)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
반사전극층(132)은 제 2 전극(131)상에 배치될 수 있다. 반사전극층(132)은 금속성 또는 비금속성 재질로 형성될 수 있다. 금속성 반사전극층(132)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속 중 어느 하나를 포함할 수 있다.The
제 1 절연층(142)은 반사전극층(132)이 배치된 반도체 구조물(120)을 전체적으로 커버한다. 제 1 절연층(142)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함할 수 있다. 제 1 절연층(142)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 제 1 절연층(142)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The first insulating
제 1 절연층(142)은 반사층일 수 있다. 구체적으로 제 1 절연층(142)은 제 1 굴절률을 갖는 제 1 층과 제 2 굴절률을 갖는 제 2 층이 교대로 2페어 이상 적층된 구조를 포함하며, 제 1 층과 제 2 층은 굴절률이 1.5~2.4 사이인 전도성 또는 절연성 물질로 형성될 수 있다. 이러한 구조는 DBR(distributed bragg reflection) 구조일 수 있다. 또한, 낮은 굴절률을 갖는 유전체층과 금속층이 적층된 구조(Omnidirectional Reflector)일 수도 있다.The first insulating
이러한 구성에 의하여 활성층(122)에서 제 2 도전형 반도체층(123) 방향으로 방출된 광은 대부분 기판(110)측으로 반사될 수 있다. 따라서, 반사 효율이 증가하고, 광 추출 효율이 개선될 수 있다.By this configuration, most of the light emitted from the
제 1 전극패드(150)는 제 1 절연층(142)을 관통하여 제 1 전극(151)과 전기적으로 연결될 수 있다. 제 1 전극(151)은 기판(110)에 가까워질수록 면적이 커지는데 반해, 제 1 전극패드(150)는 기판(110)에 가까워질수록 면적이 작아진다.The
제 2 전극패드(160)는 제 1 절연층(142)을 관통하여 제 2 전극(131) 및 반사전극층(132)과 전기적으로 연결될 수 있다. The
제 1 전극패드(150)와 제 2 전극패드(160)는 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 및 WTi 중에서 선택된 금속 중 어느 하나를 포함할 수 있다.The
도 4는 본 발명의 일 실시 예에 따른 반도체 소자 패키지를 보여주는 도면이다.4 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
도 4를 참고하면, 기판(110)에는 파장변환층(180)이 배치될 수 있다. 파장변환층(180)에 의해 활성층(122)에서 발광된 청색 파장대의 광은 백색광으로 변환될 수 있다. 이러한 구조의 패키지는 칩 스케일 패키지(CSP)일 수 있다.Referring to FIG. 4, the
파장변환층(180)은 고분자 수지에 형광체 또는 양자점 등이 분산될 수 있다. 형광체의 종류는 특별히 제한하지 않는다. 백색광을 구현하기 위해 YAG계, TAG계, Silicate계, Sulfide계 또는 Nitride계 중 적어도 어느 하나의 형광물질이 포함될 수 있다.The
도 5a를 참고하면, 기판(110) 상에 제 1 도전형 반도체층(121), 활성층(122), 제 2 도전형 반도체층(123)을 순차로 형성한다. 이후, 제 2 도전형 반도체층(123), 활성층(122)을 식각하여 제 1 도전형 반도체층(121)을 노출하는 제 1 홈(H1)을 적어도 하나 형성할 수 있다.Referring to FIG. 5A, the first
도 5b를 참고하면, 제 1 홈(H1)이 형성된 반도체 구조물(120)에 보호층(141)을 형성한 후, 일부 제거하여 제 1 전극(151)과 제 2 전극(131)을 형성할 수 있다. Referring to FIG. 5B, after forming the
제 2 전극(131) 위에는 반사전극층(142)을 형성한다. 반사전극층(142)은 스퍼터를 이용하여 Ag/Ni/Ti순으로 형성할 수 있다. 이때, 제 2 전극(131)과 반사전극층(142)의 접합력을 높이기 위해 플라즈마 크리닝(Plasma Clean) 공정을 수행할 수 있다.The
이후, 그 위에 전체적으로 제 1 절연층(142)을 형성한다. 각 층들을 형성하는 방법에는 제한이 없다. 마스크 패턴을 이용할 수도 있고 포토 레지스트를 이용할 수도 있다. Thereafter, the first insulating
도 5c를 참고하면, 제 1 절연층(142)의 일부를 식각하고 그 위에 제 1 전극패드(150)와 제 2 전극패드(160)를 각각 형성한다. Referring to FIG. 5C, a portion of the first insulating
도 5d를 참고하면, 기판의 두께 방향으로 광 추출 라인을 형성하여 스크라이빙할 수 있다. 레이저는 상대적으로 장파장을 갖는 레이저가 사용될 수 있으며, 예를 들어, 약 800 ~ 1200㎚의 파장을 갖는 스텔스 레이저(stealth laser)가 사용될 수 있다.Referring to FIG. 5D, light extraction lines may be formed and scribed in the thickness direction of the substrate. As the laser, a laser having a relatively long wavelength may be used, for example, a stealth laser having a wavelength of about 800 to 1200 nm may be used.
스텔스 레이저는 파장이 1064㎚인 YAG 레이저가 사용될 수 있다. 또한, 스텔스 레이저는 100㎑의 주파수이며, 0.45W의 출력을 갖고, 직경이 1∼2㎛인 레이저 스폿(LS)을 사용할 수 있다. 또한, 레이저 발진기는 고반복 타입을 사용할 수 있으며, 레이저광의 이동 속도는 약 480㎜/s 일 수 있다. As the stealth laser, a YAG laser having a wavelength of 1064 nm can be used. The stealth laser has a frequency of 100 Hz, has an output of 0.45 W, and can use a laser spot LS having a diameter of 1 to 2 탆. In addition, the laser oscillator may use a high repetition type, the movement speed of the laser light may be about 480mm / s.
이러한 스텔스 레이저를 기판(110)의 내부에 초점을 맞추어 조사하여 레이저 스폿(LS)을 깊이 방향으로 복수 개 형성한다. 복수 개의 레이저 스폿(LS)의 깊이 및 간격은 전술한 광 추출 라인에 대응될 수 있다.The stealth laser is focused on the inside of the
레이저 스폿(LS)은 기판(110)이 레이저에 의해 가열되어 용융됨으로서 형성되는 영역으로, 이 용융된 부분이 냉각되는 과정에서 결정구조가 비정질(amorphous) 구조로 변형된 영역이다. 이와 같은 비정질 구조는 충격에 쉽게 파손되므로, 레이저 스폿(LS)은 기판(110)을 단위 소자인 반도체 반도체 소자(100)로 분할하기 위한 기점으로 사용될 수 있다. 따라서, 기판의 일면과 광 추출 라인(DL) 사이의 영역은 단결정 구조, 광 추출 라인(DL)의 영역은 비정질 구조를 가질 수 있고, 이로 인하여 방출되는 광의 산란(Scattering)을 유발하여 반도체 소자의 추출 효율을 높이고, 반도체 소자의 분리 공정을 더 용이하게 진행할 수 있다. 또한, 광 추출 라인(DL)이 불규칙한 표면을 갖게 함으로써 반도체 소자의 추출 효율을 더 크게 개선할 수 있다.The laser spot LS is a region formed by heating and melting the
기판의 두께가 250nm인 경우 레이저 스폿(LS)은 3개일 수 있다. 이때, 기판의 타면(112)에서 가장 가까운 레이저 스폿(LS2)은 타면에서 50㎛이상 150㎛이하의 깊이로 형성하고, 기판의 일면(111)과 가장 가까운 레이저 스폿(LS1)은 기판의 일면(111)에서 70㎛이상 110㎛이하의 높이에서 형성할 수 있다. 또한, 복수 개의 레이저 스폿(LS1, LS2, LS3)의 간격은 40㎛이상 50㎛이하로 제어할 수 있다.When the thickness of the substrate is 250 nm, the laser spot LS may be three. At this time, the laser spot LS2 closest to the
이후, 기판(110)에 충격을 가하여 레이저 조사한 영역을 절단하여 복수 개의 반도체 소자로 분리할 수 있다. 이때, 절단된 기판의 측면은 복수 개의 광 추출 라인이 형성되어 거칠기가 증가하고 광 추출 효율이 증가한다.Subsequently, the region irradiated with the laser by impacting the
실시 예의 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.The semiconductor device may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit. In addition, the semiconductor device of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.In this case, the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
반도체 소자가 방출하는 광의 주 파장이 자외선일 경우, 상기 반도체 소자는 살균 장치, 의료 장치, 노광 장치에 적용될 수 있다. 노광 장치에 적용되는 경우, 수지를 경화하기 위한 경화기, 반도체 공정에 적용되는 포토 레지스트(Photo Resist)를 경화하기 위한 노광 장치에 적용될 수 있다. 의료 장치에 적용되는 경우 아토피 치료용 자외선 반도체 소자로 적용될 수 있다. 살균 장치에 적용되는 경우 가습기나 공기청정기, 냉장고 등에 적용되어 기체를 살균하는 장치, 정수 및 유수 등에 조사하여 액체를 살균하는 장치, 에스컬레이터 손잡이나 변기 등에 적용되어 고체의 표면을 살균하는 살균 장치로 적용될 수 있다.When the main wavelength of light emitted by the semiconductor device is ultraviolet light, the semiconductor device may be applied to a sterilizing device, a medical device, or an exposure device. When applied to the exposure apparatus, it may be applied to a curing machine for curing the resin, an exposure apparatus for curing the photo resist (Photo Resist) applied to the semiconductor process. When applied to a medical device may be applied to the ultraviolet semiconductor device for atopic treatment. When applied to sterilizers, it is applied to humidifiers, air purifiers, refrigerators, etc. to sterilize gas, and to sterilize liquids by irradiating purified water and running water. Can be.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.The lighting apparatus may include a light source module including a substrate and a semiconductor device of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module. . Furthermore, the lighting device may include a lamp, a head lamp, a street lamp or the like.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.The embodiments of the present invention described above are not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the embodiments. It will be apparent to those skilled in the art.
110: 기판
120: 반도체 구조물
121: 제 1 도전형 반도체층
122: 활성층
123: 제 2 도전형 반도체층
DL1, DL2, DL3: 광 추출 라인110: substrate
120: semiconductor structure
121: first conductive semiconductor layer
122: active layer
123: second conductive semiconductor layer
DL1, DL2, DL3: Light Extraction Line
Claims (10)
상기 기판의 일면 상에 배치되며, 제 1 도전형 반도체층, 제 2 도전형 반도체층, 및 상기 제 1 도전형 반도체층과 상기 제 2 도전형 반도체층 사이에 배치되고, 파장에 대한 상대적인 세기가 가장 강한 광의 파장이 자외선 영역인 광을 방출하는 활성층을 포함하는 반도체 구조물;을 포함하고,
상기 기판의 측면에는 상기 일면에서 상기 타면을 향하는 두께 방향으로 이격된 복수 개의 광 추출 라인을 포함하고,
상기 복수 개의 광 추출 라인은 상기 기판의 일면과 가장 가까운 제1 광 추출 라인, 및 상기 제1 광 추출 라인과 가장 가까운 제2 광 추출 라인을 포함하고,
상기 기판의 일면에서 상기 제1 광 추출 라인까지의 두께 방향 거리는 상기 제1 광 추출 라인에서 상기 제2 광 추출 라인 사이의 두께 방향 거리보다 길고,
상기 기판의 두께는 상기 반도체 구조물의 두께의 40배 내지 100배인 반도체 소자.
A substrate including one side and the other side, and a side surface connecting the one side and the other side; And
Disposed on one surface of the substrate, disposed between a first conductive semiconductor layer, a second conductive semiconductor layer, and between the first conductive semiconductor layer and the second conductive semiconductor layer, and having a relative intensity with respect to a wavelength; And a semiconductor structure comprising an active layer for emitting light in which the wavelength of the strongest light is in the ultraviolet region.
The side surface of the substrate includes a plurality of light extraction lines spaced in the thickness direction from the one surface toward the other surface,
The plurality of light extraction lines includes a first light extraction line closest to one surface of the substrate, and a second light extraction line closest to the first light extraction line,
The thickness direction distance from one surface of the substrate to the first light extraction line is longer than the thickness direction distance between the first light extraction line and the second light extraction line,
The thickness of the substrate is a semiconductor device 40 to 100 times the thickness of the semiconductor structure.
상기 복수 개의 광 추출 라인은 상기 제2 광 추출 라인과 상기 기판의 타면 사이에 배치되는 제3 광 추출 라인을 더 포함하는 반도체 소자.
The method of claim 1,
The plurality of light extraction lines further comprises a third light extraction line disposed between the second light extraction line and the other surface of the substrate.
상기 제1 광 추출 라인에서 상기 제2 광 추출 라인 사이의 두께 방향 거리는 상기 기판의 일면에서 상기 제1 광 추출 라인까지의 두께 방향 거리의 40% 내지 64%인 반도체 소자.
The method of claim 2,
The thickness direction distance between the first light extraction line and the second light extraction line is 40% to 64% of the thickness direction distance from one surface of the substrate to the first light extraction line.
상기 제2 광 추출 라인에서 상기 제3 광 추출 라인 사이의 두께 방향 거리는 상기 기판의 일면에서 상기 제1 광 추출 라인까지의 두께 방향 거리의 40% 내지 64%인 반도체 소자.
The method of claim 2,
The thickness direction distance between the second light extraction line and the third light extraction line is 40% to 64% of the thickness direction distance from one surface of the substrate to the first light extraction line.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 일면과 가장 가까운 광 추출 라인과 상기 기판의 일면 사이의 최단거리는 70㎛ 내지 110㎛인 반도체 소자.
The method of claim 1,
The shortest distance between the light extraction line closest to one surface of the substrate and one surface of the substrate among the plurality of light extraction lines is 70㎛ to 110㎛.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 타면과 가장 가까운 광 추출 라인과 상기 기판의 타면 사이의 최단거리는 50㎛ 내지 150㎛인 반도체 소자.
The method of claim 5,
The shortest distance between the light extraction line closest to the other surface of the substrate and the other surface of the substrate of the plurality of light extraction lines is 50㎛ to 150㎛.
상기 복수 개의 광 추출 라인 사이의 간격은 40㎛ 내지 50㎛인 반도체 소자.
The method of claim 5,
The interval between the plurality of light extraction lines is a semiconductor device of 40㎛ 50㎛.
상기 복수 개의 광 추출 라인 중에서 상기 기판의 일면과 가장 가까운 광 추출 라인의 폭이 가장 넓은 반도체 소자.
The method of claim 5,
The semiconductor device having the widest width of the light extraction line closest to one surface of the substrate of the plurality of light extraction lines.
상기 제 2 도전형 반도체층상에 배치되는 반사전극층;
상기 반사전극층이 배치된 발광구조물을 커버하는 제1절연층;
상기 제1절연층을 관통하여 상기 제 1 도전형 반도체층과 연결되는 제1전극패드; 및
상기 제1절연층을 관통하여 상기 제 2 도전형 반도체층과 연결되는 제2전극패드를 포함하는 반도체 소자.
The method of claim 1,
A reflective electrode layer disposed on the second conductivity type semiconductor layer;
A first insulating layer covering the light emitting structure in which the reflective electrode layer is disposed;
A first electrode pad penetrating the first insulating layer and connected to the first conductive semiconductor layer; And
And a second electrode pad penetrating the first insulating layer and connected to the second conductive semiconductor layer.
상기 복수 개의 광 추출 라인은 나머지 영역에 비해 표면이 거친 반도체 소자.The method of claim 1,
The plurality of light extraction lines have a rough surface compared to the remaining area.
Priority Applications (1)
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---|---|---|---|
KR1020180051454A KR20190127188A (en) | 2018-05-03 | 2018-05-03 | Semiconductor device |
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2018
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