KR20190125209A - 반도체 장치 및 그 제조 기법 - Google Patents

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KR20190125209A
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라비 케샤브 조쉬
마르쿠스 칸
필립프 세바스티안 코크
앵겔리카 코프로브스키
베른하르드 레이틀
크리스티안 메이어
게르하르드 슈미드트
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Abstract

고전압 반도체 장치를 제조하는 방법은 반도체 기판을 플라즈마에 노출시켜 기판 상에 보호 물질 층을 형성하는 단계를 포함한다. 반도체 장치는 반도체 기판 및 이 반도체 기판 상의 보호 물질 층을 포함한다.

Description

반도체 장치 및 그 제조 기법{SEMICONDUCTOR DEVICE AND MANUFACTURING}
전력 반도체 장치에 사용되는 경우, 유전체 막은 열악한 조건, 예를 들어 고온 또는 고습 환경에서 작동할 때 불안정한 경향이 있다. 열악한 조건, 예를 들어 80℃ 이상의 온도에서, 80% 이상의 습도를 갖는 대기에 약 100시간 동안 노출되는 경우, 유전체 막으로서 사용되는 산화물 층은 물을 흡수하게 되고 그에 따라 전기적 드리프트 현상이 일어나고 유전체 막은 전력 반도체 장치의 최대 설계 전압의 약 80% 이상의 고전압에 견디지 못하게 된다.
비정질 실리콘 카바이드(a-SiC) 막은 전력 반도체 저항을 증가시키는데 사용되어 왔다. 전력 반도체 장치의 작동에서 전형적인 것과 같이 강한 전기장에 노출되면, 물은 단백질 분해를 거친다. 결과적으로, 전력 반도체 장치의 애노드 부분에서, 비정질 실리콘 카바이드는 산화된다.
독립항은 다양한 측면에서 본 발명을 정의한다. 종속항은 다양한 양상에서 본 발명에 따른 실시예의 선택된 요소들을 기술한다.
일 양상에서, 고전압 반도체 장치를 제조하는 방법이 개시된다. 이 방법은 반도체 기판을 플라즈마에 노출시켜 기판 상에 보호 물질 층을 형성하는 단계를 포함한다. 플라즈마는 불활성 종을 포함한다.
일 양상에서, 반도체 장치가 개시된다. 반도체 장치는 반도체 기판 및 보호 물질 층을 포함한다. 보호 물질 층은 결정질 실리콘 카바이드, 비정질 실리콘 카바이드, 질화물로 이루어진 그룹 중 하나 이상을 포함한다.
독립항은 본 발명을 다양한 측면에서 기술하고 있다. 종속항은 본 발명에 따른 실시예를 기술한다.
첨부 도면은 본 발명의 추가 이해를 제공하기 위해 포함되며 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 도시하고 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 일부 실시예에 따른 방법을 도시하는 흐름도이다.
도 2a는 일부 실시예에 따른 반도체 기판의 단면의 일부를 개략적으로 도시하는 개략도이다.
도 2b는 일부 실시예에 따른 반도체 반 제품의 단면의 일부를 개략적으로 도시하는 개략도이다.
도 2c는 일부 실시예에 따른 반도체 장치의 단면의 일부를 개략적으로 도시하는 개략도이다.
유사한 참조 부호는 대응하는 유사한 부분을 나타낸다. 도면의 구성요소는 반드시 서로에 대해 실정한 비율을 가질 필요는 없다. 특히, 단면도는 일정한 비율로 도시되지 않았으며, 도시된 구조의 치수 관계는 도시된 것과 다를 수 있다. 본 발명에 따른 실시예의 컴포넌트들은 다수의 상이한 배향으로 배치될 수 있기 때문에, 달리 명시적으로 언급하지 않는 한, 방향에 관한 용어는 설명의 목적으로 사용되며 결코 제한적인 것은 아니다. 예시적인 실시예의 관점은 단지 실시예의 선택된 특징을 설명하기 위한 것임을 유의해야 한다.
본 발명에 따른 다른 실시예들 및 본 발명의 다수의 의도된 이점들은 다음의 상세한 설명을 참조함으로써 더 잘 이해되는 바와 같이 용이하게 이해될 것이다. 본 발명의 범위를 벗어나지 않으면서 다른 실시예들이 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 받아들여서는 안되며, 본 발명의 범위는 첨부된 청구범위에 의해 한정된다.
이하, 실시예들, 구현예들 및 관련 효과들이 첨부된 도면들을 참조하여 개시된다.
도 1은 일부 실시예에 따른 방법(100)을 도시한 흐름도이다. 일반적으로, 이 방법은 예를 들어 웨이퍼로부터 고전압 반도체 장치를 제조하는 데 사용될 수 있다. 이하에서 방법을 설명할 때, 도 2a, 2b 및 2c에 도시된 예시적인 반도체 장치(200)를 또한 참조할 것이다. 그러나, 당업자라면 쉽게 알 수 있는 바와 같이, 방법(100)은 또한 단지 예시적인 실시예인 반도체 장치(200)와 다를 수 있는 반도체 장치를 제조하는데 사용될 수 있다는 것을 이해해야 한다.
S110에서, 웨이퍼와 같은 기판(210)(도 2a)이 제공된다. 예를 들어, 기판(210)은 결정질일 수 있다. 일부 실시예에서, 기판(210)의 재료는 반도체이다. 일부 실시예에서, 결정질 기판(210)은 실리콘, 실리콘 카바이드, 비화 갈륨, 질화 갈륨을 포함하는 물질 그룹 중 하나 이상을 포함한다.
S120에서, 산화물(211)은 기판(210)으로부터 제거된다. 예를 들어, 이러한 제거는 기판(210)을 연마함으로써 달성될 수 있다. 일부 실시예에서, 기판(210)은 플라즈마 챔버에 설치된다. 플라즈마 챔버는 플라즈마를 담을 수 있다. 플라즈마 챔버에서, 산화물(211)은 기판(210)으로부터 제거될 수 있다. 특히, 산화물(211)은 표면(212)을 플라즈마에 노출시킴으로써 챔버 내의 개방된 공간을 바라보는 기판(210)의 표면(212)으로부터 제거될 수 있다. 적어도 하나의 효과는 제조될 반도체 장치가 보다 신뢰성 있게 될 수 있다는 것이다. 특히, 도 2b를 참조하여 알 수 있는 바와 같이, 산화물(211)이 없으면, 기판(210)의 경계면(212)에서 또 다른 물질 층으로의 전이(transition)가 잘 정의될 수 있다.
S130에서, 기판(210)은 제2 플라즈마에 노출된다. 일부 실시예에서, 제1 플라즈마는 또한 제2 플라즈마임을 이해해야 한다. 일부 실시예에서, 제2 플라즈마는 불활성 종을 포함한다. 예를 들어, 플라즈마는 헬륨 및/또는 아르곤을 포함할 수 있다. 일부 실시예에서, 플라즈마는 질소 이온, 탄소 이온, 메탄, 에틸렌, 에텐으로 구성된 성분 그룹 중 하나 이상을 포함한다. 적어도 하나의 효과는 플라즈마가 기판(210) 상에 플라즈마 입자를 증착시켜 그 기판 상에 보호 물질 층(220)이 구축될 수 있다는 것이다. 따라서, 일부 실시예에서, 보호 물질 층은 기판 상에 직접 형성된다. 일부 실시예에서, 기판(210)의 표면으로부터 산화물을 제거하는 것과 플라즈마에 기판(210)을 노출시키는 것은 하나의 단계로 수행된다.
일부 실시예에서, 방법은 플라즈마 챔버 내에 가스를 제공하는 단계를 포함한다. 가스는 교류 전기장에 노출될 수 있다. 하나 이상의 효과는 플라즈마의 입자 중 일부가 하전 입자, 즉 플라즈마를 형성하는 이온이 되도록 하나 이상의 전자를 빼앗긴다는 것이다.
일부 실시예에서, 플라즈마의 성분 중 일부, 즉 플라즈마에 포함된 입자 중 일부는 기판 물질 또는 다른 물질과 화학적으로 반응한다. 따라서, 일부 실시예에서, 기판(210) 상에 형성된 보호 물질 층(220)은 결정질 실리콘 카바이드, 비정질 실리콘 카바이드, 질화물로 구성된 물질 그룹 중 하나 이상을 포함한다.
일부 실시예에서, 방법은 기판을 300℃ 내지 500℃의 온도로 가열하는 단계를 포함한다. 일부 실시예에서, 방법은 350℃ 내지 450℃의 온도로 기판을 가열하는 단계를 포함한다. 일부 실시예에서, 방법은 390℃ 내지 410℃의 온도로 기판을 가열하는 단계를 포함한다. 적어도 하나의 효과는 산화물 제거 및/또는 증착 프로세스가 특히 효율적으로 완료될 수 있다는 것이다.
일부 실시예에서, 플라즈마는 대기압 이하의 압력으로 유지된다. 적어도 하나의 효과는 기판(210) 상에 원하는 보호 층(220)을 형성하는데 필요한 만큼 많은 물질을 증착하는데 유리한 정밀도로 증착 프로세스가 제어될 수 있다는 것이다. 일부 실시예에서, 플라즈마는 0.1 kPa 내지 2 kPa 범위의 압력으로 유지된다. 예를 들어, 플라즈마는 1 kPa 내지 1.2 kPa 범위의 압력으로 유지된다.
일부 실시예에서, 기판(210)을 플라즈마에 노출시키는 단계(S130)는 플라즈마에 교류 전기장을 제공하는 단계를 포함한다. 적어도 하나의 효과는 이온이 교류 전기장에 의해 가속화될 수 있다는 것이다. 따라서, 일부 이온은 플라즈마에 노출된 기판의 표면에 강하게 부딪칠 수 있다. 따라서, 기판(210)의 표면은 가열되고, 기판(210)의 원자는 플라즈마 입자와 반응할 수 있고, 이온은 기판의 표면 상에 캡처될 수 있다. 일부 실시예에서, 전기장은 무선 주파수에서 교류한다. 일부 실시예에서, 전기장은 10MHz 내지 30MHz의 주파수로 교류한다. 예를 들어, 방법은 전기장이 13.56MHz의 주파수로 교류하게 하는 것과 같이 전기장이 13.5MHz 내지 13.6MHz의 주파수로 교류하게 하는 것을 포함한다. 적어도 하나의 효과는 플라스마 증착 프로세스가 전술한 성분들 중 하나 이상으로 특히 효율적으로 완료될 수 있다는 것이다.
S140에서, 구조 층(230)이 보호 층(220) 상에 제공된다. 구조 층(230)의 적어도 하나의 효과는 반도체 장치(200)에 기능성을 제공할 수 있다는 것이다.
도 2c는 일부 실시예에 따른 예시적인 반도체 장치(200)의 단면의 일부를 개략적으로 도시한 개략도이다. 반도체 장치(200)는 기판(210)과, 이 기판(210) 상에 그리고 경계면(212)에 배치된 보호 물질 층(220)을 포함한다. 일부 실시예에서, 보호 물질 층(220)은 기판(210) 상에 인 시추(in situ)로 증착된다. 보호 물질 층의 적어도 하나의 효과는 높은 돌파 전압(high breakthrough voltage)을 보장할 수 있다는 것이다.
일부 실시예에서, 반도체 장치(200)는 아래에서 보다 상세히 설명되는 바와 같이 반도체 장치(200)에 기능성을 제공하도록 구성된 적어도 하나의 장치 구조 층(230)을 포함한다. 일부 실시예에서, 장치 구조 층(230)은 보호 물질 층(220) 상에 형성된다. 그러나, 일부 실시예(도시되지 않음)에서, 장치 구조 층은 또한 보호 물질 층 아래에 형성될 수도 있다.
반도체 장치(200)는 다이오드, 트랜지스터, 사이리스터, 캐패시터, 인덕터, 저항기, 광전자 장치, 센서, 마이크로 전자-기계 시스템 등과 같은 다양한 유형의 능동 및 수동 장치를 포함할 수 있다. 다양한 실시예에서, 반도체 장치(200)는 집적 회로 또는 단일의 전기적, 기계적 또는 전자-기계적 요소를 포함할 수 있다. 또한, 반도체 장치(200)는 MEMS 장치, 전력 트랜지스터, 로직 칩, 메모리 칩, 아날로그 칩, 혼합 신호 칩, 및 이들의 조합, 예를 들어 시스템 온 칩(system on chip), 또는 다른 적절한 유형의 장치일 수 있다.
일부 실시예에서, 반도체 장치(200)는 전력 반도체 장치이다. 적어도 하나의 효과는 반도체 장치(200)가 고전압에서 동작할 수 있다는 것이다. 또 다른 효과는 반도체 장치(200)가 높은 전류로 동작할 수 있다는 것이다.
일부 실시예에서, 기판(210)은 결정질이다. 일부 실시 예에서, 결정질 기판(210)은 실리콘, 실리콘 카바이드, 비화 갈륨, 질화 갈륨으로 이루어진 그룹 중 하나 이상을 포함한다.
일부 실시예에서, 보호 물질 층(220)은 결정질 실리콘 카바이드, 비정질 실리콘 카바이드, 질화물로 이루어진 그룹 중 하나 이상을 포함한다.
일부 실시예에서, 보호 물질 층(220)은 2 내지 3 g/㎝^3(헥스(hex.))의 밀도를 갖는다.
일부 실시예에서, 보호 물질 층(220)은 주로 실리콘 카바이드를 포함하고 적어도 2.2 g/cm^3(헥스)의 밀도를 갖는다.
일부 실시예에서, 보호 물질 층(220)은 주로 실리콘 질화물을 포함하고 적어도 2.2 g/cm^3(헥스)의 밀도를 갖는다.
일부 실시예에서, 보호 물질 층(220)은 1 중량 백분율 미만의 중합체 함량을 갖는다. 일부 실시예에서, 보호 물질 층(220)은 1 중량 천분율 미만의 중합체 함량을 갖는다. 적어도 하나의 효과는 불순물 확산에 대한 보호가 특히 강할 수 있다는 것이다.
일부 실시예에서, 보호 물질 층(220)은 미크론 당 1 킬로볼트보다 큰 돌파 전압을 갖는다. 일부 실시예에서, 보호 물질 층은 미크론 당 10 킬로볼트 보다 큰 돌파 전압을 갖는다.
일부 실시예에서, 보호 물질 층(220)은 식 y = -15.375 x + 10.825에 따른 선을 중심으로 +/- 0.5 GPa의 코리더(corridor)에서, 바람직하게는 +/- 0.2 GPa의 코리더에서, 경도 y [GPa] 대 압축 응력 x [GPa] 특성(a hardness y [GPa] versus compressive stress x [GPa] characteristic)을 갖는다.
일부 실시예에서, 3350 nm 내지 2350 nm의 파장 범위에서 물질 층(220)의 흡수 스펙트럼은 본질적으로 파장의 선형 함수이다.
일부 실시예에서, 2350 nm 내지 1850 nm의 파장 범위에서 유전체 층의 스펙트럼에서의 흡수 피크는 50 nm보다 큰, 바람직하게는 60 nm보다 큰 적분 폭을 가지는데, 이 적분 폭은 피크 영역/피크 최대치의 비율로서 정의되고, 피크 영역은 흡수 스펙트럼의 곡선 아래의 영역(배경은 제외)이다.
본 명세서에서 설명한 다양한 실시예의 특징들은 명시적으로 달리 언급하지 않는 한, 서로 결합될 수 있음을 알아야 한다.
본 명세서에서는 특정 실시예가 도시되고 설명되었지만, 본 발명의 범주를 벗어나지 않으면서, 도시되고 설명된 특정 실시예가 다양한 대안 및/또는 등가 실시예로 대체될 수 있음을 당업자라면 알 수 있을 것이다. 본 출원은 본 명세서에서 설명한 특정 실시예의 임의의 개조 또는 변형을 포괄하고자 한다.
일부 예들에서, 잘 알려진 특징들은 예시적인 구현들의 설명을 명확히 하기 위해 생략되거나 간략화된다.
본 명세서에 사용된 바와 같이, '예시적인'이라는 단어는 예, 예시 또는 설명으로서 역할을 함을 의미한다. 본 명세서에서 "예시적인"것으로 설명된 임의의 양상 또는 설계는 반드시 다른 양상 또는 설계보다 바람직하거나 유리한 것으로 해석될 필요는 없다. 그 보다, 예시적인이라는 단어의 사용은 구체적인 방식으로 개념 및 기법을 제시하기 위한 것이다. 예를 들어, 용어 '기법'은 본 명세서에서 설명된 문맥에 의해 지시된 바와 같이 하나 이상의 장치, 장치, 시스템, 방법, 제품, 및/또는 컴퓨터 판독가능 명령어를 지칭할 수 있다.
본 명세서에서 사용된 바와 같이, 관사 'a' 및 'an'는 달리 명시되지 않거나 문맥상 단수 형태인 것이 명백하지 않는 한 일반적으로 '하나 이상'을 의미하는 것으로 해석되어야 한다.
본 명세서에 사용된 바와 같이, '갖는', '포함하는', '내포하는', '구비한' 또는 이들의 변형예 등의 용어는 포괄적인 것으로 의도된 개방형 용어이다. 이 용어는 명시된 요소 또는 기능의 존재를 나타내지만 추가 요소 또는 기능을 배제하지 않는다.

Claims (19)

  1. 고전압 반도체 장치(200)를 제조하는 방법으로서,
    반도체 기판(210)을 플라즈마에 노출시켜 상기 기판(210) 상에 보호 물질 층(220)을 형성하는 단계를 포함하되,
    상기 플라즈마는 불활성 종을 포함하고,
    상기 플라즈마는 수소 종, 탄소 종, 메탄, 에틸렌, 에텐으로 이루어진 그룹 중 하나 이상을 포함하는
    방법.
  2. 제1항에 있어서,
    상기 불활성 종은 헬륨 종 및 아르곤 종으로 이루어진 종의 그룹 중 하나 이상으로부터 선택되는
    방법.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기판(210)을 300℃ 내지 500℃의 온도로 가열하는 단계를 포함하는
    방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    교류 전기장을 제공하는 단계와,
    상기 교류 전기장에 가스를 노출시키는 단계를 포함하되,
    상기 전기장은 무선 주파수에서 교류하는
    방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 플라즈마는 대기압 이하의 압력으로 유지되는
    방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 기판(210)으로부터 산화물(211)을 제거하는 단계를 더 포함하는
    방법.
  7. 제6항에 있어서,
    상기 반도체 기판(210)을 챔버 내에 설치하고,
    상기 반도체 기판(210)을 상기 플라즈마에 노출시키는 것을 수행하기 전에 상기 반도체 기판(210)으로부터 상기 산화물(211)을 제거하는 단계를 수행하는
    방법.
  8. 반도체 장치(200)로서,
    반도체 기판(210)과,
    상기 반도체 기판(210) 상의 보호 물질 층(220)을 포함하되,
    상기 보호 물질 층(220)은 결정질 실리콘 카바이드, 비정질 실리콘 카바이드로 이루어진 그룹 중 하나 이상을 포함하는
    반도체 장치(200).
  9. 제8항에 있어서,
    상기 반도체 장치(200)는 상기 보호 물질 층(220) 상에 장치 구조 층(230)을 더 포함하는
    반도체 장치(200).
  10. 제9항에 있어서,
    상기 보호 물질 층(220)은 상기 반도체 기판(210) 상에 인 시츄(in situ)로 증착되는
    반도체 장치(200).
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 보호 물질 층(220)은 2 내지 3 g/cm^3(헥스(hex.))의 밀도를 갖는
    반도체 장치(200).
  12. 제11항에 있어서,
    상기 보호 물질 층(220)은 대부분 실리콘 카바이드를 포함하고 적어도 2.2 g /cm^3(헥스)의 밀도를 갖는
    반도체 장치(200).
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 보호 물질 층(220)은 1 중량 백분율 미만의 중합체 함량을 갖는
    반도체 장치(200).
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 보호 물질 층(220)은 1 킬로볼트/미크론보다 큰 돌파 전압을 갖는
    반도체 장치(200).
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 보호 물질 층(220)은 y = -15.375 x + 10.825의 식에 따른 라인을 중심으로 +/- 0.5 GPa의 코리더(corridor)에서 경도 y [GPa] 대 압축 응력 x [GPa]를 갖는
    반도체 장치(200).
  16. 제8항 내지 제15항 중 어느 한 항에 있어서,
    3350 nm 내지 2350 nm의 파장 범위에서 상기 보호 물질 층(220)의 흡수 스펙트럼은 본질적으로 파장의 선형 함수인
    반도체 장치(200).
  17. 제8항 내지 제16항 중 어느 한 항에 있어서,,
    2350 nm 내지 1850 nm의 파장 범위에서 상기 보호 물질 층(220)의 스펙트럼에서의 흡수 피크는 50 nm보다 큰 적분 폭을 갖는
    반도체 장치(200).
  18. 제8항 내지 제17항 중 어느 한 항에 있어서,
    상기 반도체 기판(210)은 결정질인
    반도체 장치(200).
  19. 제18항에 있어서,
    상기 결정질 반도체 기판(210)은 실리콘, 실리콘 카바이드, 비화 갈륨, 질화 갈륨으로 이루어진 그룹 중 하나 이상을 포함하는
    반도체 장치(200).
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