KR20190125148A - Semiconductor module - Google Patents

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Abstract

A semiconductor module according to the concept of the present invention is provided. According to embodiments, a semiconductor module may include: a module substrate having a first side parallel to a first direction; tabs provided to be adjacent to the first side on the upper surface of the module substrate; a plurality of upper packages provided on the upper surface of the module substrate, and forming rows arranged in the first direction; and passive elements provided on the upper surface of the module substrate. At least some of the passive elements may overlap with any one of the upper packages in plan view. The upper packages of a second row may be shifted in the first direction from the upper packages of a first row. The reliability and operating speed of the semiconductor module can be improved.

Description

반도체 모듈{Semiconductor module}Semiconductor module

본 발명은 반도체 모듈에 관한 것으로, 더욱 상세하게는 메모리 패키지들을 포함하는 반도체 모듈에 관한 것이다. The present invention relates to a semiconductor module, and more particularly, to a semiconductor module including memory packages.

최근 휴대폰, 노트북 등의 전자 장치에서 제품의 고용량에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서 전자 장치 내에 사용되는 반도체 모듈이 고용량을 가질 것이 요구되고 있다. 반도체 모듈의 고용량화가 가속화되면서, 반도체 패키지들의 크기들이 증가되고 있다. 이로 인해, 반도체 모듈의 크기 증가 및 반도체 모듈 내에서 신호 길이 증가 문제가 제기되었다. Recently, the demand for high capacity of products is increasing in electronic devices such as mobile phones and laptops. In order to meet this demand, semiconductor modules used in electronic devices are required to have high capacities. As the capacity of semiconductor modules is accelerated, the size of semiconductor packages is increasing. This raises the problem of increasing the size of the semiconductor module and increasing the signal length in the semiconductor module.

본 발명이 해결하고자 하는 과제는 동작 속도 및 신뢰성이 향상된 반도체 모듈을 제공하는데 있다. An object of the present invention is to provide a semiconductor module with improved operation speed and reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problem, another task that is not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 개념에 따른 반도체 모듈은 제1 방향에 평행한 제1 측을 갖는 모듈 기판; 상기 모듈 기판의 상면 상에 제공되고, 상기 제1 방향으로 배열된 행들을 이루는 복수의 상부 패키지들; 및 상기 모듈 기판의 상기 상면 상에 제공된 수동 소자들을 포함할 수 있다. 평면적 관점에서 상기 수동 소자의 적어도 일부는 상기 상부 패키지들 중 어느 하나와 중첩될 수 있다. 두번째 행의 상기 상부 패키지들은 첫번째 행의 상기 상부 패키지들로부터 상기 제1 방향으로 시프트 배열될 수 있다. According to an aspect of the inventive concept, a semiconductor module may include: a module substrate having a first side parallel to a first direction; A plurality of upper packages provided on an upper surface of the module substrate and forming rows arranged in the first direction; And passive elements provided on the upper surface of the module substrate. At least a portion of the passive element may overlap with any one of the upper packages in plan view. The upper packages of the second row may be shifted in the first direction from the upper packages of the first row.

본 발명의 개념에 따른 반도체 모듈은 제1 측, 상기 제1 측과 대향된 제2 측, 상기 제1 측과 이웃한 제3 측, 및 상기 제3 측과 대향된 제4 측을 갖는 모듈 기판; 상기 모듈 기판의 상면 상에 제공되고, 상기 제1 측에 인접하여 제공된 탭들; 상기 모듈 기판의 상기 상면 상에 실장되고, 제1 방향으로 배열된 행들을 이루는 복수의 메모리 패키지들; 및 상기 모듈 기판의 상기 상면 상에 실장된 수동 소자를 포함할 수 있다. 상기 제1 방향은 상기 모듈 기판의 상기 제1 측과 평행할 수 있다. 상기 메모리 패키지들은 평면적 관점에서 첫번째 행을 이루는 제1 패키지들; 및 두번째 행을 이루고, 상기 제1 패키지들보다 상기 탭들에 더 인접한 제2 패키지들을 포함할 수 있다. 상기 제1 패키지들 및 상기 제3 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제3 측 사이의 최소 간격보다 작을 수 있다. 상기 제1 패키지들 및 상기 제4 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제4 측 사이의 최소 간격보다 작을 수 있다. A semiconductor module according to the concept of the present invention has a module substrate having a first side, a second side facing the first side, a third side neighboring the first side, and a fourth side facing the third side. ; Tabs provided on an upper surface of the module substrate and provided adjacent to the first side; A plurality of memory packages mounted on the upper surface of the module substrate and forming rows arranged in a first direction; And a passive element mounted on the upper surface of the module substrate. The first direction may be parallel to the first side of the module substrate. The memory packages may include first packages forming a first row in a plan view; And second packages forming a second row and closer to the tabs than the first packages. The minimum distance between the first packages and the third side may be smaller than the minimum distance between the second packages and the third side. The minimum distance between the first packages and the fourth side may be smaller than the minimum distance between the second packages and the fourth side.

본 발명의 개념에 따른 반도체 모듈은 제1 방향에 평행한 제1 측 및 제2 측을 갖는 모듈 기판; 상기 모듈 기판의 상면 상에서 상기 제1 측에 인접하여 제공된 탭들; 상기 모듈 기판의 상기 상면 상에 실장되고, 행들을 이루는 복수의 메모리 패키지들, 상기 행들 각각은 상기 제1 방향과 나란하고; 및 상기 모듈 기판의 상기 상면 상에 실장된 수동 소자를 포함할 수 있다. 상기 수동 소자의 적어도 일부는 상기 메모리 패키지들 중 어느 하나와 평면적 관점에서 중첩될 수 있다. 상기메모리 패키지들은: 평면적 관점에서 첫번째 행을 이루는 제1 패키지들; 및 두번째 행을 이루고, 상기 제1 패키지들보다 상기 탭들에 더 인접한 제2 패키지들을 포함할 수 있다. 상기 제1 패키지들 각각은 제2 방향과 나란한 장축을 갖고, 상기 제2 패키지들 각각은 상기 제1 방향과 나란한 장축을 갖고, 상기 제2 방향은 상기 제1 방향과 수직할 수 있다.According to an aspect of the inventive concept, a semiconductor module may include: a module substrate having a first side and a second side parallel to a first direction; Tabs provided adjacent the first side on an upper surface of the module substrate; A plurality of memory packages mounted on the top surface of the module substrate and forming rows, each of the rows being parallel to the first direction; And a passive element mounted on the upper surface of the module substrate. At least some of the passive elements may overlap with one of the memory packages in plan view. The memory packages may include: first packages forming a first row in a plan view; And second packages forming a second row and closer to the tabs than the first packages. Each of the first packages may have a long axis parallel to a second direction, each of the second packages may have a long axis parallel to the first direction, and the second direction may be perpendicular to the first direction.

본 발명에 따르면, 수동 소자의 적어도 일부는 상부 패키지들 중 어느 하나와 평면적 관점에서 중첩될 수 있다. 상부 패키지들의 배열이 조절되어, 탭들 및 상부 패키지들 사이의 신호 통로의 길이가 감소할 수 있다. 반도체 모듈의 동작 속도 및 신뢰성이 향상될 수 있다. 또한, 반도체 모듈은 고용량을 가질 수 있다. According to the invention, at least some of the passive elements may overlap in plan view with any one of the upper packages. The arrangement of the top packages can be adjusted so that the length of the signal path between the tabs and the top packages can be reduced. The operation speed and the reliability of the semiconductor module may be improved. In addition, the semiconductor module may have a high capacity.

도 1a는 본 발명의 실시예들에 따른 반도체 모듈의 상면을 도시한 평면도이다.
도 1b는 도 1a의 반도체 모듈의 상부 탭들 및 상부 패키지들 사이의 전기적 연결을 설명하기 위한 도면이다.
도 1c는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 1d는 도 1a의 Ⅱ영역을 확대 도시한 도면이다.
도 1e는 도 1d의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 1f는 도 1d의 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 1g는 도 1a의 반도체 모듈의 하면을 도시한 평면도이다.
도 1h는 하부 탭들 및 하부 패키지들 사이의 전기적 연결을 설명하기 위한 도면이다.
도 1i는 상부 패키지들 중 어느 하나의 측면 및 제1 수동 소자를 도시한 도면이다.
도 2는 실시예들에 따른 제2 수동 소자의 실장을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 3b는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 1A is a plan view illustrating a top surface of a semiconductor module according to example embodiments of the inventive concepts.
FIG. 1B is a diagram for describing an electrical connection between upper tabs and upper packages of the semiconductor module of FIG. 1A.
FIG. 1C is a cross-sectional view taken along the line II ′ of FIG. 1A.
FIG. 1D is an enlarged view of region II of FIG. 1A.
FIG. 1E is a cross-sectional view taken along line III-III ′ of FIG. 1D.
FIG. 1F is a cross-sectional view taken along line IV-IV ′ of FIG. 1D.
FIG. 1G is a plan view illustrating a bottom surface of the semiconductor module of FIG. 1A.
FIG. 1H is a diagram for describing an electrical connection between lower tabs and lower packages.
FIG. 1I shows the side of the one of the upper packages and the first passive element. FIG.
2 is a diagram for describing mounting of a second passive device according to example embodiments.
3A is a cross-sectional view illustrating a semiconductor module in accordance with embodiments.
3B is a cross-sectional view illustrating a semiconductor module in accordance with embodiments.

본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 모듈을 설명한다. In this specification, like reference numerals may refer to like elements throughout. Hereinafter, a semiconductor module according to the concept of the present invention will be described.

도 1a는 본 발명의 실시예들에 따른 반도체 모듈의 상면을 도시한 평면도이다. 도 1b는 도 1a의 반도체 모듈의 상부 탭들 및 상부 패키지들 사이의 전기적 연결을 설명하기 위한 도면이다. 도 1c는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 1d는 도 1a의 Ⅱ영역을 확대 도시한 도면이다. 도 1e는 도 1d의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 1f는 도 1d의 Ⅳ-Ⅳ'선을 따라 자른 단면이다. 도 1g는 도 1a의 반도체 모듈의 하면을 도시한 평면도이다. 도 1h는 하부 탭들 및 하부 패키지들 사이의 전기적 연결을 설명하기 위한 도면이다. 1A is a plan view illustrating a top surface of a semiconductor module according to example embodiments of the inventive concepts. FIG. 1B is a diagram for describing an electrical connection between upper tabs and upper packages of the semiconductor module of FIG. 1A. FIG. 1C is a cross-sectional view taken along the line II ′ of FIG. 1A. FIG. 1D is an enlarged view of region II of FIG. 1A. FIG. 1E is a cross-sectional view taken along line III-III ′ of FIG. 1D. FIG. 1F is a cross-sectional view taken along line IV-IV ′ of FIG. 1D. FIG. 1G is a plan view illustrating a bottom surface of the semiconductor module of FIG. 1A. FIG. 1H is a diagram for describing an electrical connection between lower tabs and lower packages.

도 1a 내지 도 1g를 참조하면, 반도체 모듈(1)은 모듈 기판(100), 상부 탭들(210, 220, 230), 반도체 패키지(310), 반도체 소자(320), 상부 패키지들(400), 수동 소자(600), 하부 탭들(211, 221, 231), 및 하부 패키지들(401)을 포함할 수 있다. 1A to 1G, the semiconductor module 1 may include a module substrate 100, upper tabs 210, 220, and 230, a semiconductor package 310, a semiconductor device 320, and upper packages 400. The passive element 600 may include lower tabs 211, 221, and 231, and lower packages 401.

모듈 기판(100)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다. 모듈 기판(100)은 서로 대향하는 상면(100a) 및 하면(100b)을 가질 수 있다. 모듈 기판(100)은 제1 측(101), 제2 측(102), 제3 측(103), 및 제4 측(104)을 가질 수 있다. 모듈 기판(100)의 제2 측(102)은 제1 측(101)과 대향될 수 있다. 모듈 기판(100)의 제1 측(101) 및 제2 측(102)은 제1 방향(D1)과 나란할 수 있다. 여기에서, 제1 방향(D1)은 모듈 기판(100)의 상면(100a)과 평행할 수 있다. 제2 방향(D2)은 모듈 기판(100)의 상면(100a)과 평행하고, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 모듈 기판(100)의 상면(100a)과 평행하고, 제1 방향(D1)의 반대 방향일 수 있다. 본 명세서에서 수직하다는 것은 공정상 발생할 수 있는 오차 범위를 포함할 수 있다. 모듈 기판(100)의 제3 측(103)은 제1 측(101) 및 제2 측(102)과 이웃할 수 있다. 모듈 기판(100)의 제3 측(103) 및 제4 측(104)은 서로 대향될 수 있다. 모듈 기판(100)의 제3 측(103) 및 제4 측(104)은 제2 방향(D2)과 나란할 수 있다. The module substrate 100 may be a printed circuit board (PCB) having a circuit pattern. The module substrate 100 may have an upper surface 100a and a lower surface 100b facing each other. The module substrate 100 may have a first side 101, a second side 102, a third side 103, and a fourth side 104. The second side 102 of the module substrate 100 may be opposite to the first side 101. The first side 101 and the second side 102 of the module substrate 100 may be parallel to the first direction D1. Here, the first direction D1 may be parallel to the upper surface 100a of the module substrate 100. The second direction D2 may be parallel to the upper surface 100a of the module substrate 100 and may be substantially perpendicular to the first direction D1. The third direction D3 may be parallel to the upper surface 100a of the module substrate 100 and may be opposite to the first direction D1. Vertical in this specification may include an error range that may occur in the process. The third side 103 of the module substrate 100 may be adjacent to the first side 101 and the second side 102. The third side 103 and the fourth side 104 of the module substrate 100 may face each other. The third side 103 and the fourth side 104 of the module substrate 100 may be parallel to the second direction D2.

상부 탭들(tabs)(210, 220, 230)이 모듈 기판(100)의 상면(100a) 상에 제공될 수 있다. 상부 탭들(210, 220, 230)은 모듈 기판(100)의 제1 측(101)에 인접하여 제공될 수 있다. 상부 탭들(210, 220, 230)은 제1 방향(D1)을 따라 정렬되어, 제1 방향(D1)와 나란한 열을 이룰 수 있다. 상부 탭들(210, 220, 230) 각각은 평면적 관점에서 제2 방향(D2)과 나란한 장축을 가질 수 있다. 상부 탭들(210, 220, 230)은 금속, 예를 들어, 구리 또는 알루미늄을 포함할 수 있다. 도 1c과 같이 상부 탭들(210, 220, 230)은 패시베이션층(109)에 의해 노출된 모듈 기판(100)의 도전 패턴의 일부일 수 있으나, 이에 제한되지 않는다. Upper tabs 210, 220, 230 may be provided on the top surface 100a of the module substrate 100. The upper tabs 210, 220, 230 may be provided adjacent to the first side 101 of the module substrate 100. The upper tabs 210, 220, and 230 may be aligned along the first direction D1 to form a line in parallel with the first direction D1. Each of the upper tabs 210, 220, and 230 may have a long axis parallel to the second direction D2 in a plan view. The upper tabs 210, 220, 230 may comprise a metal, for example copper or aluminum. As illustrated in FIG. 1C, the upper tabs 210, 220, and 230 may be part of a conductive pattern of the module substrate 100 exposed by the passivation layer 109, but is not limited thereto.

상부 탭들(210, 220, 230)은 제1 상부 탭들(210), 제2 상부 탭들(220), 및 제3 상부 탭(230)을 포함할 수 있다. 상부 탭들(210, 220, 230)의 기능 및 배치는 규격화되어 있을 수 있다. 예를 들어, 상부 탭들(210, 220, 230)의 기능 및 배치는 JEDEC 표준 규격을 만족할 수 있다. 제1 상부 탭들(210)은 제2 및 제3 상부 탭들(220, 230)보다 모듈 기판(100)의 제3 측(103)에 인접할 수 있다. 제2 상부 탭들(220)은 제3 상부 탭(230)보다 모듈 기판(100)의 제4 측(104)에 인접할 수 있다. 제1 및 제2 상부 탭들(210, 220)은 데이터 신호의 입출력 단자들로 기능할 수 있다. 제3 상부 탭(230)은 평면적 관점에서 제1 상부 탭들(210) 및 제2 상부 탭들(220) 사이에 제공될 수 있다. 제3 상부 탭(230)은 커맨드/어드레스(command/address, C/A) 신호의 전달 통로로 기능할 수 있다. The upper tabs 210, 220, 230 may include first upper tabs 210, second upper tabs 220, and a third upper tab 230. The function and placement of the upper tabs 210, 220, 230 may be standardized. For example, the function and placement of the upper tabs 210, 220, 230 may meet the JEDEC standard. The first upper tabs 210 may be closer to the third side 103 of the module substrate 100 than the second and third upper tabs 220 and 230. The second upper tabs 220 may be adjacent to the fourth side 104 of the module substrate 100 than the third upper tab 230. The first and second upper tabs 210 and 220 may function as input / output terminals of the data signal. The third upper tab 230 may be provided between the first upper tabs 210 and the second upper tabs 220 in a plan view. The third upper tab 230 may function as a transmission path of a command / address (C / A) signal.

반도체 패키지(310)가 모듈 기판(100)의 상면(100a) 상에 실장될 수 있다. 반도체 패키지(310)는 평면적 관점에서 모듈 기판(100)의 상면(100a)의 센터 영역에 배치될 수 있다. 반도체 패키지(310)는 로직 패키지 또는 버퍼 패키지로 기능할 수 있다. 도 1c와 같이, 반도체 패키지(310)는 제1 패키지 기판(311), 제1 반도체칩(312), 및 제1 몰딩 패턴(313)을 포함할 수 있다. 예를 들어, 인쇄회로기판(PCB) 또는 재배선층이 제1 패키지 기판(311)으로 사용될 수 있다. 제1 반도체칩(312)은 제1 패키지 기판(311) 상에 실장될 수 있다. 제1 반도체칩(312)은 로직 회로들을 포함하며, 로직 칩 및 버퍼 칩 중에서 적어도 하나로 기능할 수 있다. 제1 몰딩 패턴(313)이 제1 패키지 기판(311) 상에 제공되어, 제1 반도체칩(312)을 밀봉할 수 있다. 연결 단자(500)가 모듈 기판(100) 제1 패키지 기판(311)) 사이에 개재되어, 모듈 기판(100) 및 반도체 패키지(310)와 접속할 수 있다. 연결 단자(500)는 필라, 범프, 및 솔더볼 중에서 적어도 하나를 포함할 수 있다. 연결 단자(500)는 도전 물질을 포함할 수 있다. 제1 반도체칩(312)은 제1 패키지 기판(311) 및 연결 단자(500)를 통해 모듈 기판(100) 내의 배선들(150)과 전기적으로 연결될 수 있다. 상기 배선들(150)은 도전 패턴 및 비아를 포함할 수 있다. The semiconductor package 310 may be mounted on the top surface 100a of the module substrate 100. The semiconductor package 310 may be disposed in the center area of the upper surface 100a of the module substrate 100 in a plan view. The semiconductor package 310 may function as a logic package or a buffer package. As illustrated in FIG. 1C, the semiconductor package 310 may include a first package substrate 311, a first semiconductor chip 312, and a first molding pattern 313. For example, a printed circuit board (PCB) or a redistribution layer may be used as the first package substrate 311. The first semiconductor chip 312 may be mounted on the first package substrate 311. The first semiconductor chip 312 includes logic circuits and may function as at least one of a logic chip and a buffer chip. The first molding pattern 313 may be provided on the first package substrate 311 to seal the first semiconductor chip 312. The connection terminal 500 may be interposed between the module substrate 100 and the first package substrate 311 so as to be connected to the module substrate 100 and the semiconductor package 310. The connection terminal 500 may include at least one of pillars, bumps, and solder balls. The connection terminal 500 may include a conductive material. The first semiconductor chip 312 may be electrically connected to the wires 150 in the module substrate 100 through the first package substrate 311 and the connection terminal 500. The interconnections 150 may include conductive patterns and vias.

반도체 패키지(310)는 모듈 기판(100) 내의 배선들(150)을 통해 제3 상부 탭(230)과 전기적으로 연결될 수 있다. 이에 따라, 커맨드/어드레스 신호가 제3 상부 탭(230) 및 제1 반도체칩(312) 사이에 송수신될 수 있다. 반도체 패키지(310)는 모듈 기판(100) 내의 배선들(150)을 통해 상부 패키지들(400) 및 하부 패키지들(401)과 전기적으로 연결될 수 있다. 반도체 패키지(310)는 상부 패키지들(400) 및 하부 패키지들(401)을 제어할 수 있다. 본 명세서에서 모듈 기판(100)과 전기적으로 연결된다는 것은 모듈 기판(100) 내의 배선들(150)과 전기적으로 연결된다는 것을 의미할 수 있다. 도 1c의 배선들(150)은 모식적으로 도시된 것으로, 배선들(150)의 배치 및 형상은 다양하게 변형될 수 있다. 도 1c를 제외한 도면들에서 간소화를 위해 배선들(150)을 생략하여 도시하나, 본 발명이 이에 제한되는 것은 아니다. The semiconductor package 310 may be electrically connected to the third upper tab 230 through the wires 150 in the module substrate 100. Accordingly, the command / address signal may be transmitted and received between the third upper tap 230 and the first semiconductor chip 312. The semiconductor package 310 may be electrically connected to the upper packages 400 and the lower packages 401 through wires 150 in the module substrate 100. The semiconductor package 310 may control the upper packages 400 and the lower packages 401. In this specification, the electrical connection with the module substrate 100 may mean that the electrical connection with the wirings 150 in the module substrate 100 is performed. The wirings 150 of FIG. 1C are schematically illustrated, and the arrangement and shape of the wirings 150 may be variously modified. In the drawings except for FIG. 1C, the wirings 150 are omitted for the sake of simplicity, but the present invention is not limited thereto.

반도체 소자(320)가 모듈 기판(100)의 상면(100a) 상에 실장될 수 있다. 반도체 소자(320)는 평면적 관점에서 반도체 패키지(310)와 이격 배치될 수 있다. 반도체 소자(320)는 직렬 프레즌스 검출(serial presence detect, 이하, SPD) 칩을 포함할 수 있다. 예를 들어, 반도체 모듈(1)의 정보가 반도체 소자(320)의 SPD 칩에 저장될 수 있다. 여기에서, 반도체 모듈(1)의 정보는 반도체 모듈(1)에 어떤 메모리들이 있는지 및 메모리들의 액세스에 사용할 타이밍은 언제인지를 포함할 수 있다. SPD 칩이 반도체 소자(320)로 사용될 수 있다. 이 경우, SPD칩이 모듈 기판(100)의 상면(100a) 상에 직접 실장되어, 반도체 소자(320)를 형성할 수 있다. 다른 예로, SPD칩을 포함하는 반도체 패키지(310)가 반도체 소자(320)로 사용될 수 있다. 이 경우, 반도체 소자(320)는 제2 패키지 기판, 상기 제2 패키지 기판 상에 실장된 SPD칩, 및 제2 패키지 기판 상에서 SPD 칩을 덮는 제2 몰딩 패턴을 포함할 수 있다. 반도체 소자(320)는 모듈 기판(100)을 통해 반도체 패키지(310)와 전기적으로 연결될 수 있다.The semiconductor device 320 may be mounted on the top surface 100a of the module substrate 100. The semiconductor device 320 may be spaced apart from the semiconductor package 310 in a plan view. The semiconductor device 320 may include a serial presence detect chip. For example, the information of the semiconductor module 1 may be stored in the SPD chip of the semiconductor device 320. Here, the information of the semiconductor module 1 may include what memories are in the semiconductor module 1 and when to use the timing for accessing the memories. An SPD chip may be used as the semiconductor device 320. In this case, the SPD chip may be directly mounted on the upper surface 100a of the module substrate 100 to form the semiconductor device 320. As another example, the semiconductor package 310 including the SPD chip may be used as the semiconductor device 320. In this case, the semiconductor device 320 may include a second package substrate, an SPD chip mounted on the second package substrate, and a second molding pattern covering the SPD chip on the second package substrate. The semiconductor device 320 may be electrically connected to the semiconductor package 310 through the module substrate 100.

상부 패키지들(400)이 모듈 기판(100)의 상면(100a) 상에 실장될 수 있다. 상부 패키지들(400)은 반도체 패키지(310), 반도체 소자(320), 및 상부 탭들(210, 220, 230)과 이격될 수 있다. 상부 패키지들(400)은 서로 이격 배치될 수 있다. 상부 패키지들(400) 각각은 메모리 패키지들일 수 있다. 상부 패키지들(400)은 서로 동일할 수 있다. 예를 들어, 상부 패키지들(400)은 서로 동일한 평면적, 형상, 및 저장 용량을 가질 수 있다. 상부 패키지들(400) 각각은 도 1c와 같이 상부 기판(470), 상부 반도체칩(480), 및 상부 몰딩막(490)을 포함할 수 있다. 상부 반도체칩(480)은 메모리칩일 수 있다. 일 예로, 상부 반도체칩(480)은 DRAM을 포함할 수 있다. 다른 예로, 상부 반도체칩(480)은 SRAM, SDRAM, 또는 MRAM을 포함할 수 있다. 상부 반도체칩(480)은 상부 기판(470) 상에 실장될 수 있다. 상부 몰딩막(490)은 상부 기판(470) 상에 제공되며, 상부 반도체칩(480)을 덮을 수 있다. 상부 연결 단자(501)가 모듈 기판(100) 및 상부 패키지들(400) 사이에 제공될 수 있다. 상부 연결 단자(501)는 필라, 범프, 및 솔더볼 중에서 적어도 하나를 포함할 수 있다. 상부 패키지들(400)은 상부 연결 단자(501)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. The upper packages 400 may be mounted on the top surface 100a of the module substrate 100. The upper packages 400 may be spaced apart from the semiconductor package 310, the semiconductor device 320, and the upper tabs 210, 220, and 230. The upper packages 400 may be spaced apart from each other. Each of the upper packages 400 may be memory packages. The upper packages 400 may be identical to each other. For example, the top packages 400 may have the same planar shape, shape, and storage capacity. Each of the upper packages 400 may include an upper substrate 470, an upper semiconductor chip 480, and an upper molding layer 490 as shown in FIG. 1C. The upper semiconductor chip 480 may be a memory chip. For example, the upper semiconductor chip 480 may include a DRAM. As another example, the upper semiconductor chip 480 may include SRAM, SDRAM, or MRAM. The upper semiconductor chip 480 may be mounted on the upper substrate 470. The upper molding layer 490 is provided on the upper substrate 470 and may cover the upper semiconductor chip 480. An upper connection terminal 501 may be provided between the module substrate 100 and the upper packages 400. The upper connection terminal 501 may include at least one of pillars, bumps, and solder balls. The upper packages 400 may be electrically connected to the module substrate 100 through the upper connection terminal 501.

도 1a 및 도 1b와 같이, 상부 패키지들(400)은 복수의 행들(X1, X2)을 따라 배열될 수 있다. 상기 행들(X1, X2) 각각은 제1 방향(D1)과 나란할 수 있다. 행들(X1, X2) 각각은 복수의 패키지들을 포함할 수 있다. 도 1b에서 상부 연결 단자(501)와 및 제1 및 제2 상부 탭들(210, 220) 사이의 실선은 상부 패키지들(400) 및 제1 및 제2 상부 탭들(210, 220) 사이의 전기적 연결을 모식적으로 나타낸다. 상부 패키지들(400)은 모듈 기판(100) 및 제1 및 제2 상부 탭들(210, 220)을 통해 외부 장치와 신호를 송수신할 수 있다. 상부 패키지들(400)과 제1 상부 탭들(210) 및 상부 패키지들(400)과 제2 상부 탭들(220) 사이의 신호들은 데이터(DQ) 신호들일 수 있다. 상부 패키지들(400)과 제1 상부 탭들(210) 및 상부 패키지들(400)과 제2 상부 탭들(220) 사이의 신호 통로들의 길이들이 감소할수록, 반도체 모듈(1)의 신뢰성 및 동작 속도가 향상될 수 있다. 또한, 고용량의 메모리 패키지들이 상부 패키지들(400)으로 사용될 수 있다. 1A and 1B, the upper packages 400 may be arranged along a plurality of rows X1 and X2. Each of the rows X1 and X2 may be parallel to the first direction D1. Each of the rows X1 and X2 may include a plurality of packages. In FIG. 1B, the solid line between the upper connection terminal 501 and the first and second upper tabs 210 and 220 is an electrical connection between the upper packages 400 and the first and second upper tabs 210 and 220. It shows typically. The upper packages 400 may transmit and receive signals to and from an external device through the module substrate 100 and the first and second upper tabs 210 and 220. The signals between the upper packages 400 and the first upper tabs 210 and the upper packages 400 and the second upper tabs 220 may be data DQ signals. As the lengths of the signal paths between the upper packages 400 and the first upper tabs 210 and the upper packages 400 and the second upper tabs 220 decrease, the reliability and the operating speed of the semiconductor module 1 increase. Can be improved. In addition, high capacity memory packages may be used as the upper packages 400.

실시예들에 따르면, 상부 패키지들(400)은 제2 방향(D2)으로 시프트 배열될 수 있다. 예를 들어, 상부 패키지들(400) 및 상부 탭들(210, 220, 230) 사이의 최소 간격(A10)은 상부 패키지들(400) 및 모듈 기판(100)의 제2 측(102) 사이의 최소 간격(A20)보다 짧을 수 있다. 이에 따라, 상부 패키지들(400)과 제1 상부 탭들(210) 사이 및 상부 패키지들(400)과 제2 상부 탭들(220) 사이의 신호 통로들의 길이들이 감소될 수 있다.According to embodiments, the upper packages 400 may be shifted in the second direction D2. For example, the minimum spacing A10 between the top packages 400 and the top tabs 210, 220, 230 is the minimum between the top packages 400 and the second side 102 of the module substrate 100. It may be shorter than the interval A20. Accordingly, the lengths of the signal passages between the upper packages 400 and the first upper tabs 210 and between the upper packages 400 and the second upper tabs 220 may be reduced.

상부 패키지들(400)은 제1 패키지들(410) 및 제2 패키지들(420)을 포함할 수 있다. 제1 패키지들(410)은 첫번째 행(X1)의 상부 패키지들(400)일 수 있다. 제2 패키지들(420)은 두번째 행(X2)의 상부 패키지들(400)일 수 있다. 제2 패키지들(420)은 제1 패키지들(410)보다 모듈 기판(100)의 제1 측(101) 및 상부 탭들(210, 220, 230)에 인접할 수 있다. 제2 패키지들(420)의 총 개수는 제1 패키지들(410)의 총 개수와 동일할 수 있으나, 이에 제한되지 않는다. 제2 패키지들(420) 각각은 제1 방향(D1)과 나란한 장축을 가질 수 있다. 예를 들어, 제2 패키지들(420) 각각의 너비(W)는 길이(L)보다 더 클 수 있다. 이에 따라, 제2 패키지들(420)과 제1 및 제2 상부 탭들(210, 220) 사이의 신호 통로들의 길이가 더 감소할 수 있다. 본 명세서에서, 어떤 구성 요소의 너비는 제1 방향(D1)에서 상기 구성 요소의 거리를, 길이는 제2 방향(D2)에서 상기 구성 요소의 거리를 의미할 수 있다. The upper packages 400 may include first packages 410 and second packages 420. The first packages 410 may be the upper packages 400 of the first row X1. The second packages 420 may be the upper packages 400 of the second row X2. The second packages 420 may be closer to the first side 101 and the upper tabs 210, 220, 230 of the module substrate 100 than the first packages 410. The total number of second packages 420 may be the same as the total number of first packages 410, but is not limited thereto. Each of the second packages 420 may have a long axis parallel to the first direction D1. For example, the width W of each of the second packages 420 may be larger than the length L. FIG. Accordingly, the length of the signal passages between the second packages 420 and the first and second upper tabs 210 and 220 may be further reduced. In this specification, the width of a component may mean the distance of the component in the first direction D1, and the length may mean the distance of the component in the second direction D2.

상부 패키지들(400)의 일부는 제1 그룹(G10)을 이룰 수 있다. 상부 패키지들(400)의 다른 일부는 제2 그룹(G20)을 이룰 수 있다. 제1 그룹(G10)의 상부 패키지들(400)은 평면적 관점에서 반도체 패키지(310) 및 모듈 기판(100)의 제3 측(103) 사이에 제공될 수 있다. 도 1b와 같이, 제1 그룹(G10)의 상부 패키지들(400)은 모듈 기판(100)을 통해 제1 상부 탭들(210)과 각각 전기적으로 연결될 수 있다. 제1 그룹(G10)의 상부 패키지들(400)은 제2 상부 탭들(220) 및 제3 상부 탭(230)과 전기적으로 연결되지 않을 수 있다. 제1 그룹(G10)의 상부 패키지(400)에서, 제1 패키지들(410) 중 모듈 기판(100)의 제4 측(104)에 가장 인접한 것 및 제1 상부 탭들(210) 중 상기 제1 패키지(410)와 접속하는 것 사이의 신호 통로(S10)의 길이가 최대 신호 통로 길이에 해당할 수 있다. 실시예들에 따르면, 제1 그룹(G10)의 상부 패키지(400)에서, 제1 패키지들(410)은 제2 패키지들(420)로부터 제1 방향(D1)으로 시프트 배열될 수 있다. 예를 들어, 제1 패키지들(410) 및 모듈 기판(100)의 제3 측(103) 사이의 최소 간격(B10)은 제2 패키지들(420) 및 모듈 기판(100)의 제3 측(103) 사이의 최소 간격(B20)보다 짧을 수 있다. 제1 그룹(G10)의 상부 패키지(400)에서, 제1 패키지들(410)의 개수는 제2 패키지들(420)의 개수와 동일할 수 있다. 제1 그룹(G10)의 상부 패키지(400)에서, 제1 패키지들(410) 및 모듈 기판(100)의 제3 측(103) 사이의 최대 간격은 제2 패키지들(420) 및 모듈 기판(100)의 제3 측(103) 사이의 최대 간격보다 짧을 수 있다. 제1 패키지들(410) 중 모듈 기판(100)의 제4 측(104)에 가장 인접한 것 및 상기 제1 패키지(410)와 접속하는 상기 제1 상부 탭(210) 사이의 신호 통로(S10)의 길이가 감소할 수 있다. 이에 따라, 제1 그룹(G10)의 상부 패키지들(400)과 제1 상부 탭들(210) 사이의 최대 신호 통로 길이가 감소될 수 있다.Some of the upper packages 400 may form the first group G10. Another part of the upper packages 400 may form the second group G20. The upper packages 400 of the first group G10 may be provided between the semiconductor package 310 and the third side 103 of the module substrate 100 in a plan view. As illustrated in FIG. 1B, the upper packages 400 of the first group G10 may be electrically connected to the first upper tabs 210 through the module substrate 100, respectively. The upper packages 400 of the first group G10 may not be electrically connected to the second upper tabs 220 and the third upper tab 230. In the upper package 400 of the first group G10, one of the first packages 410 closest to the fourth side 104 of the module substrate 100 and the first one of the first upper tabs 210. The length of the signal path S10 between connecting with the package 410 may correspond to the maximum signal path length. According to embodiments, in the upper package 400 of the first group G10, the first packages 410 may be shifted in the first direction D1 from the second packages 420. For example, the minimum spacing B10 between the first packages 410 and the third side 103 of the module substrate 100 may correspond to the third side of the second packages 420 and the module substrate 100 ( It may be shorter than the minimum distance (B20) between the 103. In the upper package 400 of the first group G10, the number of first packages 410 may be equal to the number of second packages 420. In the upper package 400 of the first group G10, the maximum distance between the first packages 410 and the third side 103 of the module substrate 100 is greater than the second packages 420 and the module substrate ( It may be shorter than the maximum spacing between the third side 103 of 100. Signal path S10 between the first package 410 that is closest to the fourth side 104 of the module substrate 100 and the first upper tab 210 that connects with the first package 410. The length of can be reduced. Accordingly, the maximum signal path length between the upper packages 400 and the first upper tabs 210 of the first group G10 may be reduced.

제2 그룹(G20)의 상부 패키지들(400)은 평면적 관점에서 반도체 패키지(310) 및 모듈 기판(100)의 제2 측(102) 사이에 제공될 수 있다. 제2 그룹(G20)의 상부 패키지들(400)은 모듈 기판(100)을 통해 제2 상부 탭들(220)과 각각 전기적으로 연결될 수 있다. 제2 그룹(G20)의 상부 패키지들(400)은 제1 상부 탭들(210) 및 제3 상부 탭(230)과 전기적으로 연결되지 않을 수 있다. 제2 그룹(G20)의 상부 패키지(400)에서, 제1 패키지들(410) 중 모듈 기판(100)의 제3 측(103)에 가장 인접한 것 및 제2 상부 탭들(220) 중 상기 제1 패키지(410)와 접속하는 것 사이의 신호 통로(S20)의 길이가 최대 신호 통로 길이에 해당할 수 있다. 실시예들에 따르면, 제2 그룹(G20)의 상부 패키지(400)에서, 제1 패키지들(410)은 제2 패키지들(420)로부터 제3 방향(D3)으로 시프트 배열될 수 있다. 예를 들어, 제2 그룹(G20)의 제1 패키지들(410) 및 모듈 기판(100)의 제4 측(104) 사이의 최소 간격(C10)은 제2 패키지들(420) 및 모듈 기판(100)의 제4 측(104) 사이의 최소 간격(C20)보다 짧을 수 있다. 제2 그룹(G20)의 상부 패키지(400)에서, 제1 패키지들(410)의 개수는 제2 패키지들(420)의 개수와 동일할 수 있다. 제2 그룹(G20)의 상부 패키지(400)에서, 제1 패키지들(410) 및 모듈 기판(100)의 제4 측(104) 사이의 최대 간격은 제2 패키지들(420) 및 모듈 기판(100)의 제4 측(104) 사이의 최대 간격보다 짧을 수 있다. 이에 따라, 제2 그룹(G20)의 상부 패키지들(400) 및 제2 상부 탭들(220) 사이의 최대 신호 통로 길이가 감소될 수 있다.The upper packages 400 of the second group G20 may be provided between the semiconductor package 310 and the second side 102 of the module substrate 100 in a plan view. The upper packages 400 of the second group G20 may be electrically connected to the second upper tabs 220 through the module substrate 100, respectively. The upper packages 400 of the second group G20 may not be electrically connected to the first upper tabs 210 and the third upper tab 230. In the upper package 400 of the second group G20, the first of the first packages 410 closest to the third side 103 of the module substrate 100 and the first of the second upper tabs 220. The length of the signal path S20 between the package 410 and the connection may correspond to the maximum signal path length. According to embodiments, in the upper package 400 of the second group G20, the first packages 410 may be shifted in the third direction D3 from the second packages 420. For example, the minimum distance C10 between the first packages 410 of the second group G20 and the fourth side 104 of the module substrate 100 may include the second packages 420 and the module substrate ( It may be shorter than the minimum distance C20 between the fourth side 104 of 100. In the upper package 400 of the second group G20, the number of first packages 410 may be equal to the number of second packages 420. In the upper package 400 of the second group G20, the maximum distance between the first packages 410 and the fourth side 104 of the module substrate 100 is greater than the second packages 420 and the module substrate ( It may be shorter than the maximum spacing between the fourth side 104 of 100. Accordingly, the maximum signal path length between the upper packages 400 and the second upper tabs 220 of the second group G20 may be reduced.

모듈 기판(100)은 도 1a와 같이 평면적 관점에서 제1 영역(R1), 제2 영역들(R2), 및 제3 영역들(R3)을 가질 수 있다. 모듈 기판(100)의 제1 영역(R1)은 제1 패키지들(410)과 제1 내지 제3 상부 탭들(210, 220, 230) 사이에 제공될 수 있다. 모듈 기판(100)의 제2 영역들(R2)은 제1 패키지들(410) 및 제2 패키지들(420) 사이에 제공될 수 있다. 모듈 기판(100)의 제3 영역들(R3) 중 어느 하나는 최외곽 제1 패키지(410)와 모듈 기판(100)의 제3 측(103) 사이 및 최외곽 제2 패키지(420)와 모듈 기판(100)의 제3 측(103) 사이에 제공될 수 있다. 모듈 기판(100)의 제3 영역들(R3) 중 다른 하나는 최외곽 제1 패키지(410)와 모듈 기판(100)의 제4 측(104) 사이 및 최외곽 제2 패키지(420)와 모듈 기판(100)의 제4 측(104) 사이에 제공될 수 있다.The module substrate 100 may have first regions R1, second regions R2, and third regions R3 from a planar perspective as shown in FIG. 1A. The first region R1 of the module substrate 100 may be provided between the first packages 410 and the first to third upper tabs 210, 220, and 230. The second regions R2 of the module substrate 100 may be provided between the first packages 410 and the second packages 420. One of the third regions R3 of the module substrate 100 is between the outermost first package 410 and the third side 103 of the module substrate 100 and the outermost second package 420 and the module. It may be provided between the third side 103 of the substrate 100. The other one of the third regions R3 of the module substrate 100 is between the outermost first package 410 and the fourth side 104 of the module substrate 100 and the outermost second package 420 and the module. It may be provided between the fourth side 104 of the substrate 100.

수동 소자(600)가 모듈 기판(100)의 상면(100a) 상에 실장될 수 있다. 수동 소자(600)는 저항기, 캐패시터, 및 인덕터 중에서 적어도 하나를 포함할 수 있다. 수동 소자(600) 중 적어도 하나는 평면적 관점에서 상부 패키지들(400) 중 어느 하나와 중첩될 수 있다. 수동 소자(600)는 제1 수동 소자(610), 제2 수동 소자(620), 및 제3 수동 소자(630)를 포함할 수 있다. 이하, 수동 소자(600) 및 상부 패키지들(400)의 배치 관계에 대하여 설명한다. 도 1d, 도 1e, 및 도 1f의 설명에 있어서, 설명의 간소화를 위해 단수의 상부 패키지에 대하여 기술한다. The passive element 600 may be mounted on the top surface 100a of the module substrate 100. The passive element 600 may include at least one of a resistor, a capacitor, and an inductor. At least one of the passive elements 600 may overlap any one of the upper packages 400 in a plan view. The passive element 600 may include a first passive element 610, a second passive element 620, and a third passive element 630. Hereinafter, the arrangement relationship between the passive element 600 and the upper packages 400 will be described. In the description of FIGS. 1D, 1E, and 1F, a single upper package is described for simplicity of explanation.

도 1a, 도 1d, 및 도 1e와 같이, 제1 수동 소자(610)는 서로 연결된 제1 부분(610A) 및 제2 부분(610B)을 포함할 수 있다. 제1 수동 소자(610)의 제1 부분(610A)은 상부 패키지들(400) 중 어느 하나와 평면적 관점에서 중첩될 수 있다. 제1 수동 소자(610)의 제2 부분(610B)은 상부 패키지(400)와 중첩되지 않을 수 있다. 제1 수동 소자(610)의 제2 부분(610B)은 모듈 기판(100)의 제1 영역(R1)과 평면적 관점에서 중첩될 수 있다. 다른 예로, 제1 수동 소자(610)의 제2 부분(610B)은 도 1a에 도시된 바와 같이, 모듈 기판(100)의 제2 영역(R2)과 평면적 관점에서 중첩될 수 있다. 또는 제1 수동 소자(610)의 제2 부분(610B)은 제3 영역(R3)과 평면적 관점에서 중첩될 수 있다. 도 1d 및 도 1f와 같이, 제2 수동 소자(620)는 상부 패키지(400)와 평면적 관점에서 완전히 중첩될 수 있다. 실시예들에 따르면, 상부 패키지들(400)이 제1 및 제2 수동 소자들(610, 620)과 평면적 관점에서 중첩 배치됨에 따라, 반도체 모듈(1)이 소형화될 수 있다. 1A, 1D, and 1E, the first passive element 610 may include a first portion 610A and a second portion 610B connected to each other. The first portion 610A of the first passive element 610 may overlap with one of the upper packages 400 in plan view. The second portion 610B of the first passive element 610 may not overlap the upper package 400. The second portion 610B of the first passive element 610 may overlap the first region R1 of the module substrate 100 in plan view. As another example, as illustrated in FIG. 1A, the second portion 610B of the first passive element 610 may overlap the second region R2 of the module substrate 100 in plan view. Alternatively, the second portion 610B of the first passive element 610 may overlap the third region R3 in plan view. 1D and 1F, the second passive element 620 may be completely overlapped with the upper package 400 in plan view. According to embodiments, as the upper packages 400 overlap with the first and second passive elements 610 and 620 in plan view, the semiconductor module 1 may be miniaturized.

실시예들에 따르면, 상부 패키지들(400)이 제1 및 제2 수동 소자들(610, 620)과 평면적 관점에서 중첩 배치됨에 따라, 상부 패키지들(400)은 제1 및 제2 수동 소자들(610, 620)의 배치에 제약되지 않고 보다 자유롭게 배치될 수 있다. 예를 들어, 상부 패키지(400)가 제1 및 제2 수동 소자들(610, 620)과 중첩됨에 따라, 상부 패키지(400)이 제2 방향(D2)으로 보다 시프트 배열될 수 있다. 이 경우, 제1 수동 소자(610)의 제2 부분(610B)이 제1 영역(R1) 또는 제2 영역(R2)과 평면적 관점에서 중첩될 수 있다. 상부 패키지(400)가 제1 및 제2 수동 소자들(610, 620)과 중첩됨에 따라, 제1 그룹(G10)의 상부 패키지(400)에서, 제1 패키지들(410)은 제2 패키지들(420)로부터 제1 방향(D1)으로 더욱 시프트 배열될 수 있다. 제2 그룹(G20)의 상부 패키지(400)에서, 제1 패키지들(410)은 제2 패키지들(420)로부터 제3 방향(D3)으로 더욱 시프트 배열될 수 있다. 이 경우, 제1 수동 소자(610)의 제2 부분(610B)은 제3 영역들(R3)과 평면적 관점에서 중첩될 수 있다. 이에 따라, 상부 패키지들(400) 및 제1 및 제2 상부 탭들(210, 220) 사이의 신호 통로의 길이가 감소하여, 반도체 모듈(1)의 전기적 특성이 향상될 수 있다. According to embodiments, as the upper packages 400 overlap with the first and second passive elements 610 and 620 in plan view, the upper packages 400 may include the first and second passive elements. It is not limited to the arrangement of the 610, 620 can be arranged more freely. For example, as the upper package 400 overlaps the first and second passive elements 610 and 620, the upper package 400 may be shifted more in the second direction D2. In this case, the second portion 610B of the first passive element 610 may overlap the first region R1 or the second region R2 in plan view. As the upper package 400 overlaps the first and second passive elements 610 and 620, in the upper package 400 of the first group G10, the first packages 410 are the second packages. The shift direction may be further shifted from 420 in the first direction D1. In the upper package 400 of the second group G20, the first packages 410 may be further shifted in the third direction D3 from the second packages 420. In this case, the second portion 610B of the first passive element 610 may overlap the third regions R3 in plan view. Accordingly, the length of the signal path between the upper packages 400 and the first and second upper tabs 210 and 220 may be reduced, so that the electrical characteristics of the semiconductor module 1 may be improved.

제1 수동 소자(610) 및 제2 수동 소자(620)는 도 1e 및 도 1f와 같이 모듈 기판(100)과 상부 패키지(400) 사이의 갭에 제공될 수 있다. 제1 수동 소자(610)의 상면 및 제2 수동 소자(620)의 상면은 상부 패키지(400)의 하면보다 더 낮거나 동일한 레벨에 제공될 수 있다. 제1 및 제2 수동 소자들(610, 620)은 상부 연결 단자(501)와 이격 배치될 수 있다. 이에 따라, 제1 및 제2 수동 소자들(610, 620) 및 상부 연결 단자(501) 사이의 전기적 쇼트가 방지될 수 있다. The first passive element 610 and the second passive element 620 may be provided in a gap between the module substrate 100 and the upper package 400 as shown in FIGS. 1E and 1F. The top surface of the first passive element 610 and the top surface of the second passive element 620 may be provided at a lower level or the same level than the bottom surface of the upper package 400. The first and second passive elements 610 and 620 may be spaced apart from the upper connection terminal 501. Accordingly, electrical short between the first and second passive elements 610 and 620 and the upper connection terminal 501 can be prevented.

실시예들에 따르면, 외부의 힘이 상부 패키지(400) 상에 가해질 수 있다. 상기 외부의 힘은 반도체 모듈(1)의 제조 공정, 반도체 모듈(1)의 이송 과정, 또는 반도체 모듈(1)의 동작 과정에서 가해질 수 있다. 상기 외부의 힘에 의해 상부 패키지(400)의 엣지 부분이 휘어질 수 있다. 상기 휨이 과도해지면, 상부 패키지(400)가 손상될 수 있다. 실시예들에 따르면, 제1 수동 소자(610) 또는 제2 수동 소자(620)가 상부 패키지(400)의 엣지 부분과 평면적 관점에서 중첩될 수 있다. 예를 들어, 제1 수동 소자(610)는 상부 패키지(400)의 엣지 부분의 하면 및 모듈 기판(100)의 상면(100a) 사이에 제공될 수 있다. 이에 따라, 반도체 패키지(310)가 과도하게 휘어지는 현상이 방지될 수 있다. According to embodiments, an external force may be applied on the upper package 400. The external force may be applied during the manufacturing process of the semiconductor module 1, the transfer process of the semiconductor module 1, or the operation process of the semiconductor module 1. The edge portion of the upper package 400 may be bent by the external force. If the warpage is excessive, the upper package 400 may be damaged. According to embodiments, the first passive element 610 or the second passive element 620 may overlap the edge portion of the upper package 400 in a plan view. For example, the first passive element 610 may be provided between the bottom surface of the edge portion of the upper package 400 and the top surface 100a of the module substrate 100. Accordingly, excessive bending of the semiconductor package 310 may be prevented.

제1 패드(151) 및 제2 패드(152)는 모듈 기판(100)의 상면(100a) 상에 제공될 수 있다. 제1 패드(151) 및 제2 패드(152)는 금속과 같은 도전 물질을 포함할 수 있다. 실시예들에 따르면, 제1 수동 소자(610) 및 제2 수동 소자(620) 각각은 서로 이격된 제1 전극(601) 및 제2 전극(602)을 포함할 수 있다. 제2 전극(602)은 제1 전극(601)과 전기적으로 분리될 수 있다. 제1 전극(601) 및 제2 전극(602) 사이에 절연체(603)가 제공될 수 있다. 그러나, 수동 소자(600)의 구조 및 구성 요소들은 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 제1 연결부(510)가 제1 전극(601) 및 제1 패드(151) 사이에 제공될 수 있다. 제1 전극(601)은 제1 연결부(510)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. 제2 연결부(520)가 제2 패드(152) 및 제2 전극(602) 사이에 제공될 수 있다. 제2 전극(602)은 제2 연결부(520)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. The first pad 151 and the second pad 152 may be provided on the top surface 100a of the module substrate 100. The first pad 151 and the second pad 152 may include a conductive material such as metal. In some embodiments, each of the first passive element 610 and the second passive element 620 may include a first electrode 601 and a second electrode 602 spaced apart from each other. The second electrode 602 may be electrically separated from the first electrode 601. An insulator 603 may be provided between the first electrode 601 and the second electrode 602. However, the structure and components of the passive element 600 are not limited to the illustrated and can be variously modified. The first connector 510 may be provided between the first electrode 601 and the first pad 151. The first electrode 601 may be electrically connected to the module substrate 100 through the first connector 510. The second connector 520 may be provided between the second pad 152 and the second electrode 602. The second electrode 602 may be electrically connected to the module substrate 100 through the second connector 520.

제1 연결부(510), 제2 연결부(520), 및 상부 연결 단자(501)는 각각은 솔더 물질을 포함할 수 있다. 솔더 물질은 주석, 은, 금, 및 비스무트 중에서 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 제1 연결부(510)의 형성은 솔더 물질을 제1 패드(151)와 제1 전극(601) 사이에 제공하는 것 및 상기 솔더 물질을 솔더링하는 것을 포함할 수 있다. 제2 연결부(520)의 형성은 솔더 물질을 제2 패드(152)와 제2 전극(602) 사이에 제공하는 것 및 상기 솔더 물질을 솔더링하는 것을 포함할 수 있다. 상부 연결 단자(501)의 형성은 모듈 기판(100)과 상부 패키지(400) 사이에 솔더 물질을 제공하는 것 및 상기 솔더 물질을 솔더링하는 것을 포함할 수 있다. 제1 연결부(510), 제2 연결부(520), 및 상부 연결 단자(501)를 형성하기 위한 솔더링은 단일 공정에 의해 형성될 수 있다. 상기 솔더링 공정은 열처리에 의해 진행될 수 있다. 이 때, 상기 솔더링 공정에서 솔더 물질과 전극들(501, 502) 사이의 장력에 인해 제1 전극(601) 또는 제2 전극(602)이 모듈 기판(100)과 과도하게 이격될 수 있다. 이 경우, 제1 연결부(510) 또는 제2 연결부(520)가 형성되기 어려울 수 있다. Each of the first connector 510, the second connector 520, and the upper connector 501 may include a solder material. The solder material may include at least one of tin, silver, gold, and bismuth. In example embodiments, the formation of the first connector 510 may include providing solder material between the first pad 151 and the first electrode 601 and soldering the solder material. Formation of the second connector 520 may include providing a solder material between the second pad 152 and the second electrode 602 and soldering the solder material. Formation of the upper connection terminal 501 may include providing a solder material between the module substrate 100 and the upper package 400 and soldering the solder material. Soldering for forming the first connector 510, the second connector 520, and the upper connector 501 may be formed by a single process. The soldering process may be performed by heat treatment. In this case, the first electrode 601 or the second electrode 602 may be excessively spaced apart from the module substrate 100 due to the tension between the solder material and the electrodes 501 and 502 in the soldering process. In this case, it may be difficult to form the first connector 510 or the second connector 520.

실시예들에 따르면, 상부 패키지(400)의 하면이 제1 수동 소자(610) 상에 제공될 수 있다. 제1 수동 소자(610)의 실장 과정에서 상부 패키지(400)는 제1 수동 소자(610)의 제1 전극(601) 또는 제2 전극(602)이 모듈 기판(100)으로부터 과도하게 이격되는 것을 방지할 수 있다. 이에 따라, 제1 연결부(510) 및 제2 연결부(520)가 제1 전극(601) 및 제2 전극(602)과 각각 양호하게 접속할 수 있다. 마찬가지로, 상부 패키지(400)가 제2 수동 소자(620)의 상면 상에 제공됨에 따라, 제2 수동 소자(620)의 제1 전극(601) 및 제2 전극(602)이 모듈 기판(100)으로부터 과도하게 이격되는 것을 방지할 수 있다. According to embodiments, a lower surface of the upper package 400 may be provided on the first passive element 610. In the process of mounting the first passive element 610, the upper package 400 may prevent the first electrode 601 or the second electrode 602 of the first passive element 610 from being excessively spaced apart from the module substrate 100. You can prevent it. Accordingly, the first connector 510 and the second connector 520 can be connected to the first electrode 601 and the second electrode 602 satisfactorily. Similarly, as the upper package 400 is provided on the top surface of the second passive element 620, the first electrode 601 and the second electrode 602 of the second passive element 620 become the module substrate 100. Excessive separation from can be prevented.

다시 도 1a를 참조하면, 제3 수동 소자(630)는 상부 패키지들(400)과 중첩되지 않고, 상부 패키지들(400)과 이격 배치될 수 있다. 제3 수동 소자(630)는 모듈 기판(100)의 제1 영역(R1), 제2 영역들(R2), 및 제3 영역들(R3) 중 어느 하나의 영역 상에 제공될 수 있다. 이와 달리, 제3 수동 소자(630)는 평면적 관점에서 제1 패키지들(410) 사이에 제공될 수 있다. 다른 예로, 제3 수동 소자(630)는 제공되지 않을 수 있다. 또 다른 예로, 제1 수동 소자(610) 및 제2 수동 소자(620) 중 어느 하나는 생략될 수 있다.Referring back to FIG. 1A, the third passive element 630 may be spaced apart from the upper packages 400 without overlapping the upper packages 400. The third passive element 630 may be provided on any one of the first region R1, the second regions R2, and the third regions R3 of the module substrate 100. Alternatively, the third passive element 630 may be provided between the first packages 410 in a plan view. As another example, the third passive element 630 may not be provided. As another example, any one of the first passive element 610 and the second passive element 620 may be omitted.

하부 탭들(211, 221, 231)이 도 1g 및 도 1h와 같이 모듈 기판(100)의 하면(100b) 상에 제공될 수 있다. 하부 탭들(211, 221, 231)은 도 1c과 같이 패시베이션층(109)에 의해 노출된 모듈 기판(100)의 도전 패턴의 일부일 수 있으나, 이에 제한되지 않는다. 하부 탭들(211, 221, 231)은 금속을 포함할 수 있다. 하부 탭들(211, 221, 231)의 평면적 배치는 상부 탭들(210, 220, 230)의 평면적 배치와 대응될 수 있다. 예를 들어, 하부 탭들(211, 221, 231)은 모듈 기판(100)의 제1 측(101)에 인접할 수 있다. 하부 탭들(211, 221, 231)은 서로 이격되며, 전기적으로 분리될 수 있다. 하부 탭들(211, 221, 231)은 제1 하부 탭들(211), 제2 하부 탭들(221), 및 제3 하부 탭(231)을 포함할 수 있다. 제1 하부 탭들(211)은 제2 하부 탭들(221) 및 제3 하부 탭(231)보다 모듈 기판(100)의 제3 측(103)에 인접할 수 있다. 제2 하부 탭들(221)은 제3 하부 탭(231)보다 모듈 기판(100)의 제4 측(104)에 인접할 수 있다. 제1 및 제2 하부 탭들(211, 221)은 하부 패키지들(401)의 데이터 신호의 입출력 단자들로 기능할 수 있다. 제3 하부 탭(231)은 제1 하부 탭들(211) 및 제2 하부 탭들(221) 사이에 제공될 수 있다. 제3 하부 탭(231)은 커맨드/어드레스 신호의 전달 통로로 기능할 수 있다. Lower tabs 211, 221, and 231 may be provided on the bottom surface 100b of the module substrate 100 as shown in FIGS. 1G and 1H. The lower tabs 211, 221, and 231 may be part of a conductive pattern of the module substrate 100 exposed by the passivation layer 109 as shown in FIG. 1C, but is not limited thereto. The lower tabs 211, 221, 231 may include metal. The planar arrangement of the lower tabs 211, 221, and 231 may correspond to the planar arrangement of the upper tabs 210, 220, and 230. For example, the lower tabs 211, 221, 231 may be adjacent to the first side 101 of the module substrate 100. The lower tabs 211, 221, and 231 may be spaced apart from each other and electrically separated from each other. The lower tabs 211, 221, and 231 may include first lower tabs 211, second lower tabs 221, and a third lower tab 231. The first lower tabs 211 may be adjacent to the third side 103 of the module substrate 100 than the second lower tabs 221 and the third lower tab 231. The second lower tabs 221 may be adjacent to the fourth side 104 of the module substrate 100 than the third lower tabs 231. The first and second lower tabs 211 and 221 may function as input / output terminals of data signals of the lower packages 401. The third lower tab 231 may be provided between the first lower tabs 211 and the second lower tabs 221. The third lower tab 231 may function as a transmission path for the command / address signal.

하부 패키지들(401) 각각은 메모리 패키지일 수 있다. 하부 패키지들(401)은 서로 동일한 크기, 형상, 및 저장 용량을 가질 수 있다. 하부 패키지들(401)은 상부 패키지들(400)과 동일한 크기, 형상, 및 저장 용량을 가질 수 있다. 하부 패키지들(401) 각각은 도 1c와 같이 하부 기판(471), 하부 반도체칩(481), 및 하부 몰딩막(491)을 포함할 수 있다. 하부 반도체칩(481)은 메모리칩일 수 있다. 하부 반도체칩(481)은 하부 기판(471) 상에 실장될 수 있다. 하부 반도체칩(481)은 상부 반도체칩(480)과 동종의 칩일 수 있으나, 이에 제한되지 않는다. 하부 몰딩막(491)은 하부 기판(471) 상에 제공되며, 하부 반도체칩(481)을 덮을 수 있다. 하부 연결 단자(502)가 모듈 기판(100) 및 하부 패키지들(401) 사이에 제공될 수 있다. 하부 패키지들(401)은 하부 연결 단자(502)를 통해 모듈 기판(100)과 전기적으로 연결될 수 있다. Each of the lower packages 401 may be a memory package. The lower packages 401 may have the same size, shape, and storage capacity. The lower packages 401 may have the same size, shape, and storage capacity as the upper packages 400. Each of the lower packages 401 may include a lower substrate 471, a lower semiconductor chip 481, and a lower molding layer 491 as illustrated in FIG. 1C. The lower semiconductor chip 481 may be a memory chip. The lower semiconductor chip 481 may be mounted on the lower substrate 471. The lower semiconductor chip 481 may be a chip of the same type as the upper semiconductor chip 480, but is not limited thereto. The lower molding layer 491 may be provided on the lower substrate 471 and may cover the lower semiconductor chip 481. The lower connection terminal 502 may be provided between the module substrate 100 and the lower packages 401. The lower packages 401 may be electrically connected to the module substrate 100 through the lower connection terminal 502.

하부 패키지들(401)은 하부 탭들(211, 221, 231)과 이격될 수 있다. 하부 패키지들(401)의 평면적 배치는 상부 패키지들(400)의 평면적 배치와 대응될 수 있다. 예를 들어, 도 1g 및 도 1h와 같이 하부 패키지들(401)은 복수의 행들(X1', X2')을 따라 배열될 수 있다. 상기 행들(X1', X2') 각각은 제1 방향(D1)과 나란할 수 있다. 행들(X1', X2') 각각은 복수의 하부 패키지들(401)을 포함할 수 있다. 두번째 행(X2')의 하부 패키지들(401)의 개수는 첫번째 행(X1')의 하부 패키지들(401)의 개수와 동일할 수 있다. 하부 패키지들(401)은 제1 하부 탭들(211) 또는 제2 하부 탭들(221)을 통해 외부 장치와 신호를 송수신할 수 있다. 하부 패키지들(401)과 제1 하부 탭들(211) 사이 및 하부 패키지들(401) 및 제2 하부 탭들(212) 사이의 신호 통로들의 길이들이 감소할수록, 반도체 모듈(1)의 신뢰성 및 동작 속도가 향상될 수 있다. 이 때, 상기 하부 패키지들(401) 및 제1 하부 탭들(211) 사이의 신호들은 데이터(DQ) 신호들일 수 있다. 실시예들에 따르면, 하부 패키지들(401)은 제2 방향(D2)으로 시프트 배열될 수 있다. 예를 들어, 하부 패키지들(401) 및 하부 탭들(211, 221, 231) 사이의 최소 간격(A11)은 하부 패키지들(401) 및 모듈 기판(100)의 제4 측(104) 사이의 최소 간격(A21)보다 짧을 수 있다. 이에 따라, 하부 패키지들(401) 및 하부 탭들(211, 221, 231) 사이의 신호 통로들의 길이들이 감소될 수 있다.The lower packages 401 may be spaced apart from the lower tabs 211, 221, and 231. The planar arrangement of the lower packages 401 may correspond to the planar arrangement of the upper packages 400. For example, as shown in FIGS. 1G and 1H, the lower packages 401 may be arranged along a plurality of rows X1 ′ and X2 ′. Each of the rows X1 'and X2' may be parallel to the first direction D1. Each of the rows X1 ′ and X2 ′ may include a plurality of sub-packages 401. The number of bottom packages 401 of the second row X2 'may be the same as the number of bottom packages 401 of the first row X1'. The lower packages 401 may transmit and receive signals to and from an external device through the first lower tabs 211 or the second lower tabs 221. As the lengths of the signal paths between the lower packages 401 and the first lower tabs 211 and between the lower packages 401 and the second lower tabs 212 decrease, the reliability and operating speed of the semiconductor module 1 are reduced. Can be improved. In this case, the signals between the lower packages 401 and the first lower taps 211 may be data DQ signals. According to embodiments, the lower packages 401 may be shifted in the second direction D2. For example, the minimum spacing A11 between the bottom packages 401 and the bottom tabs 211, 221, 231 is the minimum between the bottom packages 401 and the fourth side 104 of the module substrate 100. It may be shorter than the interval A21. Accordingly, the lengths of the signal passages between the lower packages 401 and the lower tabs 211, 221, 231 can be reduced.

두번째 행(X2')의 하부 패키지들(401) 첫번째 행(X1')의 하부 패키지들(401)보다 하부 탭들(211, 221, 231)에 더 인접할 수 있다. 두번째 행(X2')의 하부 패키지들(401) 각각은 제1 방향(D1)과 나란한 장축을 가질 수 있다. 예를 들어, 두번째 행(X2')의 하부 패키지들(401) 각각의 너비는 길이보다 더 클 수 있다. 이에 따라, 하부 패키지들(401)이 하부 탭들(211, 221, 231)에 보다 인접하여 배치될 수 있다. 하부 패키지들(401) 및 제1 및 제2 하부 탭들(211, 221) 사이의 신호 통로들의 길이들이 감소될 수 있다. 첫번째 행(X1')의 하부 패키지들(401) 각각은 제2 방향(D2)과 나란한 장축을 가질 수 있다. Lower packages 401 of second row X2 'may be closer to lower tabs 211, 221, 231 than lower packages 401 of first row X1 ′. Each of the lower packages 401 of the second row X2 ′ may have a long axis parallel to the first direction D1. For example, the width of each of the bottom packages 401 of the second row X2 'may be greater than the length. Accordingly, the lower packages 401 may be disposed closer to the lower tabs 211, 221, and 231. The lengths of the signal passages between the lower packages 401 and the first and second lower tabs 211 and 221 may be reduced. Each of the lower packages 401 of the first row X1 ′ may have a long axis parallel to the second direction D2.

하부 패키지들(401)의 일부는 제1 그룹(G11)을 이룰 수 있다. 하부 패키지들(401)의 의 다른 일부는 제2 그룹(G21)을 이룰 수 있다. 제1 그룹(G11)의 하부 패키지들(401)은 평면적 관점에서 모듈 기판(100)의 제4 측(104)보다 제3 측(103)에 인접하여 배치될 수 있다. 도 1h에서 하부 연결 단자(502)와 제1 및 제2 하부 탭들(211, 221) 사이의 실선은 하부 패키지들(401) 및 제1 및 제2 하부 탭들(211, 221) 사이의 전기적 연결을 모식적으로 나타낸다. 제1 그룹(G11)의 하부 패키지들(401)은 모듈 기판(100)을 통해 제1 하부 탭들(211)과 각각 전기적으로 연결될 수 있다. 제1 그룹(G11)의 하부 패키지들(401)은 제2 하부 탭들(221) 및 제3 하부 탭(231)과 전기적으로 연결되지 않을 수 있다. 제1 그룹(G11)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401) 중 모듈 기판(100)의 제4 측(104)에 가장 인접한 것 및 제1 하부 탭들(211) 중 상기 하부 패키지(401)와 접속하는 것 사이의 신호 통로(S11)의 길이가 최대 신호 통로 길이에 해당할 수 있다. 실시예들에 따르면, 제1 그룹(G11)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401)은 두번째 행(X2')의 하부 패키지들(401)로부터 제1 방향(D1)으로 시프트 배열될 수 있다. 예를 들어, 첫번째 행(X1')의 하부 패키지들(401) 및 모듈 기판(100)의 제3 측(103) 사이의 최소 간격(B11)은 두번째 행(X2')의 하부 패키지들(401) 및 모듈 기판(100)의 제3 측(103) 사이의 최소 간격(B21)보다 짧을 수 있다. 제1 그룹(G11)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401)의 개수는 두번째 행(X2')의 하부 패키지들(401)의 개수와 동일할 수 있다. 제1 그룹(G11)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401) 및 모듈 기판(100)의 제3 측(103) 사이의 최대 간격은 두번째 행(X2')의 패키지들 및 모듈 기판(100)의 제3 측(103) 사이의 최대 간격보다 짧을 수 있다. 이에 따라, 제1 그룹(G11)의 하부 패키지들(401) 및 제1 하부 탭들(211) 사이의 최대 신호 통로 길이가 감소될 수 있다. Some of the lower packages 401 may form the first group G11. Another part of the lower packages 401 may form the second group G21. The lower packages 401 of the first group G11 may be disposed closer to the third side 103 than the fourth side 104 of the module substrate 100 in a plan view. In FIG. 1H, the solid line between the lower connection terminal 502 and the first and second lower tabs 211 and 221 indicates an electrical connection between the lower packages 401 and the first and second lower tabs 211 and 221. It is typically shown. The lower packages 401 of the first group G11 may be electrically connected to the first lower tabs 211 through the module substrate 100, respectively. The lower packages 401 of the first group G11 may not be electrically connected to the second lower tabs 221 and the third lower tab 231. In the lower packages 401 of the first group G11, one of the lower packages 401 of the first row X1 ′ that is closest to the fourth side 104 of the module substrate 100 and the first lower tabs The length of the signal path S11 between the connection with the lower package 401 of 211 may correspond to the maximum signal path length. According to embodiments, in the lower packages 401 of the first group G11, the lower packages 401 of the first row X1 ′ are formed from the lower packages 401 of the second row X2 ′. It can be shift-arranged in one direction D1. For example, the minimum spacing B11 between the bottom packages 401 of the first row X1 'and the third side 103 of the module substrate 100 is the bottom packages 401 of the second row X2'. ) And the minimum distance B21 between the third side 103 of the module substrate 100. In the lower packages 401 of the first group G11, the number of the lower packages 401 of the first row X1 ′ may be equal to the number of the lower packages 401 of the second row X2 ′. have. In the lower packages 401 of the first group G11, the maximum spacing between the lower packages 401 of the first row X1 ′ and the third side 103 of the module substrate 100 is the second row X2. May be shorter than the maximum spacing between the packages of ') and the third side 103 of the module substrate 100. Accordingly, the maximum signal path length between the lower packages 401 and the first lower tabs 211 of the first group G11 may be reduced.

제2 그룹(G21)의 하부 패키지들(401)은 평면적 관점에서 모듈 기판(100)의 제3 측(103)보다 제4 측(104)에 인접하여 배치될 수 있다. 제2 그룹(G21)의 하부 패키지들(401)은 모듈 기판(100)을 통해 제2 하부 탭들(221)과 각각 전기적으로 연결될 수 있다. 제2 그룹(G21)의 하부 패키지들(401)은 제1 하부 탭들(211) 및 제3 하부 탭(231)과 전기적으로 연결되지 않을 수 있다. 제2 그룹(G21)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401) 중 모듈 기판(100)의 제3 측(103)에 가장 인접한 것 및 제2 하부 탭들(221) 중 상기 하부 패키지(401)에 접속하는 것 사이의 신호 통로(S21)의 길이가 최대 신호 통로에 해당할 수 있다. 실시예들에 따르면, 제2 그룹(G21)의 하부 패키지들(401)에서, 첫번째 행(X1')의 하부 패키지들(401)은 두번째 행(X2')의 하부 패키지들(401)로부터 제3 방향(D3)으로 시프트 배열될 수 있다. 예를 들어, 첫번째 행(X1')의 하부 패키지들(401) 및 모듈 기판(100)의 제4 측(104) 사이의 최소 간격(C11)은 두번째 행(X2')의 하부 패키지들(401) 및 모듈 기판(100)의 제4 측(104) 사이의 최소 간격(C21)보다 작을 수 있다. 이에 따라, 제2 그룹(G21)의 하부 패키지들(401) 및 제2 하부 탭들(221) 사이의 최대 신호 통로 길이가 감소될 수 있다.The lower packages 401 of the second group G21 may be disposed closer to the fourth side 104 than the third side 103 of the module substrate 100 in a plan view. The lower packages 401 of the second group G21 may be electrically connected to the second lower tabs 221 through the module substrate 100, respectively. The lower packages 401 of the second group G21 may not be electrically connected to the first lower tabs 211 and the third lower tab 231. In the lower packages 401 of the second group G21, one of the lower packages 401 of the first row X1 ′ that is closest to the third side 103 of the module substrate 100 and the second lower tabs The length of the signal path S21 between the ones 221 connected to the lower package 401 may correspond to the maximum signal path. According to embodiments, in the lower packages 401 of the second group G21, the lower packages 401 of the first row X1 ′ are formed from the lower packages 401 of the second row X2 ′. The shift arrangement may be performed in three directions D3. For example, the minimum spacing C11 between the bottom packages 401 of the first row X1 'and the fourth side 104 of the module substrate 100 is the bottom packages 401 of the second row X2'. ) And the minimum distance C21 between the fourth side 104 of the module substrate 100. Accordingly, the maximum signal path length between the lower packages 401 and the second lower tabs 221 of the second group G21 may be reduced.

반도체 패키지(310), 반도체 소자(320), 및 수동 소자(600)는 모듈 기판(100)의 하면(100b) 상에 제공되지 않을 수 있다. The semiconductor package 310, the semiconductor device 320, and the passive device 600 may not be provided on the bottom surface 100b of the module substrate 100.

실시예들에 따르면, 상부 패키지들(400) 및 하부 패키지들(401)의 총 개수의 합은 2n+A개일 수 있다. 여기에서 n은 1이상의 자연수이고, A는 0이상의 정수일 수 있다. 상부 패키지들(400) 및 하부 패키지들(401) 중 일부는 메모리 패키지들로 기능할 수 있다. 상기 메모리 패키지들로 기능하는 상부 패키지들(400) 및 하부 패키지들(401)의 총 개수는 2n개일 수 있다. 상부 패키지들(400) 및 하부 패키지들(401) 중 다른 일부는 상기 메모리 패키지들이 동작하지 않는 경우를 대비하여 제공되는 예비 메모리 패키지들로 기능할 수 있다. 예를 들어, 상기 메모리 패키지들이 활성 상태인 경우, 예비 메모리 패키지들은 비활성 상태일 수 있다. 상기 예비 메모리 패키지들의 총 개수는 A개일 수 있다. 그러나, 상부 및 하부 메모리 패키지들(400, 401)의 개수 및 기능은 이에 제한되지 않고 다양하게 변형될 수 있다. According to embodiments, the sum of the total number of the upper packages 400 and the lower packages 401 may be 2n + A. N may be a natural number of 1 or more, and A may be an integer of 0 or more. Some of the upper packages 400 and lower packages 401 may function as memory packages. The total number of upper packages 400 and lower packages 401 functioning as the memory packages may be 2n. Other portions of the upper packages 400 and the lower packages 401 may function as spare memory packages provided in case the memory packages do not operate. For example, when the memory packages are active, the spare memory packages may be inactive. The total number of the spare memory packages may be A. However, the number and function of the upper and lower memory packages 400 and 401 may be variously modified without being limited thereto.

도 1i는 상부 패키지들 중 어느 하나의 측면 및 제1 수동 소자를 도시한 도면이다. 이하의 설명에 있어서, 설명의 간소화를 위해 단수의 상부 패키지에 대하여 기술한다. 앞서 설명한 바와 중복되는 내용은 생략한다.FIG. 1I shows the side of the one of the upper packages and the first passive element. FIG. In the following description, a single upper package is described for simplicity of explanation. Duplicate content as described above will be omitted.

도 1e 및 도 1i를 참조하면, 상부 패키지(400)는 상부 기판(470), 상부 반도체칩(480), 및 상부 몰딩막(490)을 포함할 수 있다. 상부 기판(470)은 절연층 및 금속 패턴들(475)을 포함할 수 있다. 금속 패턴들(475)은 상기 절연층 내에 제공되며, 전기적 연결 통로로 기능할 수 있다. 금속 패턴들(475)의 일부들은 상부 기판(470)의 측면 상으로 노출될 수 있다. 상기 상부 기판(470)의 측면은 상부 패키지(400)의 측면(400s)의 하부에 해당할 수 있다. 상부 반도체칩(480)은 상부 몰딩막(490)에 의해 밀봉되어, 상부 패키지(400)의 측면(400s)에 노출되지 않을 수 있다. 상부 몰딩막(490)의 측면은 상부 패키지(400)의 측면(400s)의 상부에 해당할 수 있다. 상부 몰딩막(490)은 절연성 폴리머를 포함할 수 있다. 1E and 1I, the upper package 400 may include an upper substrate 470, an upper semiconductor chip 480, and an upper molding layer 490. The upper substrate 470 may include an insulating layer and metal patterns 475. Metal patterns 475 may be provided in the insulating layer and may function as electrical connection passages. Portions of the metal patterns 475 may be exposed on the side of the upper substrate 470. The side surface of the upper substrate 470 may correspond to the lower portion of the side surface 400s of the upper package 400. The upper semiconductor chip 480 may be sealed by the upper molding layer 490 and may not be exposed to the side surfaces 400s of the upper package 400. The side surface of the upper molding layer 490 may correspond to an upper portion of the side surface 400s of the upper package 400. The upper molding layer 490 may include an insulating polymer.

앞서 설명한 바와 같이, 제1 수동 소자(610)의 일부가 상부 패키지(400)와 중첩될 수 있다. 도시되지 않았으나, 제1 수동 소자(610)는 상부 패키지(400)의 측면(400s)과 평면적 관점에서 중첩될 수 있다. 제1 수동 소자(610)는 모듈 기판(100) 및 상부 기판(470) 사이에 제공될 수 있다. 제1 수동 소자(610)는 금속 패턴들(475)의 노출된 부분들과 소정의 간격으로 이격 배치될 수 있다. 예를 들어, 금속 패턴들(475)의 노출된 면들은 제1 수동 소자(610)와 평면적 관점에서 중첩되지 않을 수 있다. 이에 따라, 반도체 모듈(1)의 제조 과정에서 공정상 사소한 오류가 발생하더라도, 제1 수동 소자(610) 및 금속 패턴들(475)의 노출된 부분들 사이의 전기적 쇼트의 발생이 방지될 수 있다. 예를 들어, 제1 수동 소자(610)의 전극들(601, 602) 중 어느 하나 또는 연결부들(510, 520) 중 어느 하나가 금속 패턴들(475)의 노출된 면들과 접촉하지 않을 수 있다.As described above, a portion of the first passive element 610 may overlap the upper package 400. Although not shown, the first passive element 610 may overlap the side surface 400s of the upper package 400 in plan view. The first passive element 610 may be provided between the module substrate 100 and the upper substrate 470. The first passive element 610 may be spaced apart from the exposed portions of the metal patterns 475 at predetermined intervals. For example, the exposed surfaces of the metal patterns 475 may not overlap with the first passive element 610 in plan view. Accordingly, even if a minor error occurs in the manufacturing process of the semiconductor module 1, the occurrence of electrical short between the first passive element 610 and the exposed portions of the metal patterns 475 may be prevented. . For example, either one of the electrodes 601, 602 or one of the connections 510, 520 of the first passive element 610 may not contact the exposed surfaces of the metal patterns 475. .

도 2는 실시예들에 따른 제2 수동 소자의 실장을 설명하기 위한 도면으로, 도 1c의 Ⅲ-Ⅲ' 선을 따라 자른 단면에 대응된다. 이하의 설명에 있어서, 설명의 간소화를 위해 단수의 상부 패키지에 대하여 기술한다. 앞서 설명한 바와 중복되는 내용은 생략한다.FIG. 2 is a diagram for describing mounting of a second passive device according to embodiments, and corresponds to a cross section taken along line III-III ′ of FIG. 1C. In the following description, a single upper package is described for simplicity of explanation. Duplicate content as described above will be omitted.

도 1a, 도 1c, 및 도 2를 참조하면, 제2 수동 소자(620)는 상부 패키지(400)와 평면적 관점에서 중첩될 수 있다. 다만, 도 1f와 달리 제2 수동 소자(620)는 상부 패키지(400)의 하면 상에 실장될 수 있다.1A, 1C, and 2, the second passive element 620 may overlap the upper package 400 in plan view. However, unlike FIG. 1F, the second passive element 620 may be mounted on the bottom surface of the upper package 400.

도전 패드(473), 제1 패드(151), 및 제2 패드(152)는 상부 패키지(400)의 하면 상에 제공될 수 있다. 도전 패드(473), 제1 패드(151), 및 제2 패드(152)는 금속과 같은 도전 물질을 포함할 수 있다. 도전 패드(473)는 상부 연결 단자(501)와 접속할 수 있다.The conductive pad 473, the first pad 151, and the second pad 152 may be provided on the bottom surface of the upper package 400. The conductive pad 473, the first pad 151, and the second pad 152 may include a conductive material such as metal. The conductive pad 473 may be connected to the upper connection terminal 501.

제1 패드(151) 및 제2 패드(152)는 도전 패드(473)와 이격될 수 있다. 제1 연결부(510)가 제1 패드(151)와 제2 수동 소자(620)의 제1 전극(601) 사이에 제공될 수 있다. 제2 연결부(520)는 제2 패드(152)와 제2 전극(602) 사이에 제공될 수 있다. 제2 수동 소자(620)는 제1 연결부(510) 및 제2 연결부(520)를 통해 상부 패키지(400)와 전기적으로 연결될 수 있다. 제2 수동 소자(620)는 모듈 기판(100)의 상면(100a)과 이격될 수 있다. The first pad 151 and the second pad 152 may be spaced apart from the conductive pad 473. The first connector 510 may be provided between the first pad 151 and the first electrode 601 of the second passive element 620. The second connector 520 may be provided between the second pad 152 and the second electrode 602. The second passive element 620 may be electrically connected to the upper package 400 through the first connector 510 and the second connector 520. The second passive element 620 may be spaced apart from the upper surface 100a of the module substrate 100.

도 3a는 실시예들에 따른 반도체 모듈을 도시한 단면도로, 도 1c의 Ⅲ-Ⅲ' 선을 따라 자른 단면에 대응된다. 도 3b는 실시예들에 따른 반도체 모듈을 도시한 단면도로, 도 Ⅳ- Ⅳ' 선을 따라 자른 단면에 대응된다. 이하의 설명에 있어서, 설명의 간소화를 위해 단수의 상부 패키지에 대하여 기술한다. 앞서 설명한 바와 중복되는 내용은 생략한다.3A is a cross-sectional view illustrating a semiconductor module according to example embodiments and corresponds to a cross section taken along line III-III ′ of FIG. 1C. 3B is a cross-sectional view illustrating a semiconductor module in accordance with embodiments, corresponding to a cross section taken along the line IV-IV ′. In the following description, a single upper package is described for simplicity of explanation. Duplicate content as described above will be omitted.

도 1a, 도 1c, 및 도 3a를 참조하면, 제1 지지부(710)가 제1 수동 소자(610) 및 상부 패키지(400) 사이에 제공될 수 있다. 제1 지지부(710)는 제1 수동 소자(610) 및 상부 패키지(400)와 물리적으로 접촉할 수 있다. 제1 지지부(710)는 절연성 물질을 포함하며, 제1 수동 소자(610) 및 상부 패키지(400)와 전기적으로 연결되지 않을 수 있다. 상부 패키지(400)의 휨이 제1 수동 소자(610) 및 제1 지지부(710)에 의해 방지될 수 있다. 1A, 1C, and 3A, a first support 710 may be provided between the first passive element 610 and the upper package 400. The first support part 710 may be in physical contact with the first passive element 610 and the upper package 400. The first support 710 may include an insulating material, and may not be electrically connected to the first passive element 610 and the upper package 400. Warping of the upper package 400 may be prevented by the first passive element 610 and the first support 710.

도 1a, 도 1c, 및 도 3b를 참조하면, 제2 지지부(720)가 제2 수동 소자(620) 및 상부 패키지(400) 사이에 제공될 수 있다. 제2 지지부(720)는 제2 수동 소자(620) 및 상부 패키지(400)와 물리적으로 접촉할 수 있다. 제2 지지부(720)는 절연성 물질을 포함하며, 제2 수동 소자(620) 및 상부 패키지(400)와 전기적으로 연결되지 않을 수 있다. 상부 패키지(400)의 휨이 제2 수동 소자(620) 및 제2 지지부(720)에 의해 방지될 수 있다. 1A, 1C, and 3B, a second support 720 may be provided between the second passive element 620 and the upper package 400. The second support 720 may be in physical contact with the second passive element 620 and the upper package 400. The second support 720 may include an insulating material and may not be electrically connected to the second passive element 620 and the upper package 400. Warping of the upper package 400 may be prevented by the second passive element 620 and the second support 720.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.The foregoing detailed description is not intended to limit the invention to the disclosed embodiments, and may be used in various other combinations, modifications, and environments without departing from the spirit of the invention. The appended claims should be construed to include other embodiments.

Claims (20)

제1 방향에 평행한 제1 측을 갖는 모듈 기판;
상기 모듈 기판의 상면 상에 제공되고, 상기 제1 방향으로 배열된 행들을 이루는 복수의 상부 패키지들; 및
상기 모듈 기판의 상기 상면 상에 제공된 수동 소자들을 포함하되,
평면적 관점에서 상기 수동 소자의 적어도 일부는 상기 상부 패키지들 중 어느 하나와 중첩되고,
두번째 행의 상기 상부 패키지들은 첫번째 행의 상기 상부 패키지들로부터 상기 제1 방향으로 시프트 배열된 반도체 모듈.
A module substrate having a first side parallel to the first direction;
A plurality of upper packages provided on an upper surface of the module substrate and forming rows arranged in the first direction; And
Passive elements provided on the top surface of the module substrate,
At least a portion of the passive element overlaps any one of the upper packages in plan view,
And the upper packages of the second row are shifted in the first direction from the upper packages of the first row.
제 1항에 있어서,
상기 모듈 기판의 상기 상면 상에서, 상기 제1 측에 인접하여 제공된 탭들을 더 포함하는 반도체 모듈. The method of claim 1,
And on the top surface of the module substrate, tabs provided adjacent to the first side. 제 2항에 있어서,
상기 수동 소자는 상기 상부 패키지들과 중첩되는 일 부분을 포함하고,
상기 수동 소자의 다른 부분은 상기 상부 패키지들과 중첩되지 않는 반도체 모듈. The method of claim 2,
The passive element includes a portion overlapping with the upper packages,
And the other portion of the passive element does not overlap the upper packages. 제 3항에 있어서,
상기 모듈 기판은:
평면적 관점에서 상기 탭들 및 상기 두번째 행의 상기 상부 패키지들 사이에 제공된 제1 영역;
상기 첫번째 행의 상기 상부 패키지들 및 상기 두번째 행의 상기 상부 패키지들 사이에 제공된 제2 영역; 및
상기 제3 측과 상기 첫번째 행의 최외곽 상부 패키지 사이 및 상기 제3 측과 상기 두번째 행의 최외곽 상부 패키지 사이에 제공된 제3 영역을 갖고,
상기 수동 소자의 상기 다른 부분은 상기 모듈 기판의 제1 영역, 제2 영역, 및 제3 영역 중에서 적어도 하나와 평면적 관점에서 중첩되고,
상기 두번째 행의 상기 상부 패키지들은 상기 첫번째 행들의 상기 상부 패키지들보다 상기 탭들에 더 인접하여 배치되고,
상기 모듈 기판의 상기 제3 측은 상기 제1 측과 이웃한 반도체 모듈. The method of claim 3, wherein
The module substrate is:
A first region provided between the tabs and the upper packages of the second row in plan view;
A second region provided between the upper packages of the first row and the upper packages of the second row; And
Having a third region provided between the third side and the outermost top package of the first row and between the third side and the outermost top package of the second row,
The other portion of the passive element overlaps in plan view with at least one of a first region, a second region, and a third region of the module substrate,
The top packages of the second row are disposed closer to the tabs than the top packages of the first rows,
And the third side of the module substrate is adjacent to the first side. 제 2항에 있어서,
상기 첫번째 행의 상기 상부 패키지들 각각은 제2 방향과 나란한 장축을 갖고,
상기 두번째 행의 상기 상부 패키지들 각각은 상기 제1 방향과 나란한 장축을 갖고,
상기 두번째 행의 상기 상부 패키지들은 상기 첫번째 행의 상기 상부 패키지들보다 상기 탭들에 더 인접하여 배치되고,
상기 제2 방향은 상기 제1 방향과 수직한 반도체 모듈. The method of claim 2,
Each of the upper packages of the first row has a long axis parallel to the second direction,
Each of the upper packages of the second row has a long axis parallel to the first direction,
The top packages of the second row are disposed closer to the tabs than the top packages of the first row,
And the second direction is perpendicular to the first direction. 제 2항에 있어서,
상기 탭들 및 상기 상부 패키지들 사이의 최소 간격은 상기 상부 패키지들 및 상기 모듈 기판의 제2 측 사이의 최소 간격보다 더 작고,
상기 모듈 기판의 상기 제2 측은 상기 제1 측과 대향된 반도체 모듈. The method of claim 2,
The minimum spacing between the tabs and the upper packages is smaller than the minimum spacing between the upper packages and the second side of the module substrate,
And the second side of the module substrate is opposite to the first side. 제 1항에 있어서,
상기 모듈 기판의 하면 상에 실장되고, 상기 제1 방향으로 배열된 행들을 이루는 하부 패키지들을 더 포함하되,
두번째 행의 상기 하부 패키지들은 첫번째 행의 상기 하부 패키지들로부터 상기 제1 방향으로 시프트 배열된 반도체 모듈. The method of claim 1,
The package may further include lower packages mounted on a lower surface of the module substrate and forming rows arranged in the first direction.
And the lower packages of the second row are shifted in the first direction from the lower packages of the first row. 제 1항에 있어서
상기 상부 패키지들 각각은:
패키지 기판;
상기 패키지 기판 상에 실장된 메모리칩; 및
상기 패키지 기판 상에서 상기 메모리칩을 덮는 몰딩막을 포함하는 반도체 모듈. The method of claim 1
Each of the top packages is:
A package substrate;
A memory chip mounted on the package substrate; And
And a molding film covering the memory chip on the package substrate. 제 1항에 있어서
상기 상부 패키지들 중 어느 하나 및 상기 수동 소자 사이에 제공된 연결부를 더 포함하되, 상기 수동 소자는 상기 연결부를 통해 상기 상부 패키지들 중 어느 하나에 접속하는 반도체 모듈.
The method of claim 1
And a connection provided between any one of the upper packages and the passive element, wherein the passive element connects to any one of the upper packages through the connection.
제1 측, 상기 제1 측과 대향된 제2 측, 상기 제1 측과 이웃한 제3 측, 및 상기 제3 측과 대향된 제4 측을 갖는 모듈 기판;
상기 모듈 기판의 상면 상에 제공되고, 상기 제1 측에 인접하여 제공된 탭들;
상기 모듈 기판의 상기 상면 상에 실장되고, 제1 방향으로 배열된 행들을 이루는 복수의 메모리 패키지들; 및
상기 모듈 기판의 상기 상면 상에 실장된 수동 소자를 포함하되,
상기 제1 방향은 상기 모듈 기판의 상기 제1 측과 평행하고,
평면적 관점에서 상기 수동 소자의 적어도 일부는 상기 메모리 패키지들 중 어느 하나와 중첩되고,
상기 메모리 패키지들은:
평면적 관점에서 첫번째 행을 이루는 제1 패키지들; 및
두번째 행을 이루고, 상기 제1 패키지들보다 상기 탭들에 더 인접한 제2 패키지들을 포함하되,
상기 제1 패키지들 및 상기 제3 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제3 측 사이의 최소 간격보다 작고,
상기 제1 패키지들 및 상기 제4 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제4 측 사이의 최소 간격보다 작은 반도체 모듈.
A module substrate having a first side, a second side facing the first side, a third side neighboring the first side, and a fourth side facing the third side;
Tabs provided on an upper surface of the module substrate and provided adjacent to the first side;
A plurality of memory packages mounted on the upper surface of the module substrate and forming rows arranged in a first direction; And
A passive element mounted on the upper surface of the module substrate,
The first direction is parallel to the first side of the module substrate,
At least a portion of the passive element overlaps any one of the memory packages in plan view,
The memory packages are:
First packages forming a first row in plan view; And
A second row, the second packages being closer to the tabs than the first packages,
The minimum spacing between the first packages and the third side is less than the minimum spacing between the second packages and the third side,
The minimum distance between the first packages and the fourth side is smaller than the minimum distance between the second packages and the fourth side.
제 10항에 있어서,
상기 메모리 패키지들의 일부는 제1 그룹을 이루고,
상기 메모리 패키지들의 다른 일부는 제2 그룹을 이루고,
상기 제2 그룹의 상기 메모리 패키지들은 상기 제1 그룹의 상기 메모리 패키지들보다 상기 모듈 기판의 상기 제4 측에 인접하고,
상기 탭들은:
상기 제3 측에 인접한 제1 탭들; 및
상기 제1 탭들보다 상기 제4 측에 인접한 제2 탭들을 포함하고,
상기 제1 탭들은 상기 제1 그룹의 상기 메모리 패키지들과 전기적으로 연결되고,
상기 제2 탭들은 상기 제2 그룹의 상기 메모리 패키지들과 전기적으로 연결된 반도체 모듈. The method of claim 10,
Some of the memory packages form a first group,
The other portion of the memory packages form a second group,
The memory packages of the second group are closer to the fourth side of the module substrate than the memory packages of the first group,
The tabs are:
First tabs adjacent the third side; And
Second tabs closer to the fourth side than the first tabs,
The first tabs are electrically connected to the memory packages of the first group,
And the second tabs are electrically connected to the memory packages of the second group. 제 11항에 있어서,
상기 제1 그룹의 상기 메모리 패키지들에서, 상기 제1 패키지들은 상기 제2 패키지들로부터 상기 제1 방향으로 시프트 배열되고,
상기 제2 그룹의 상기 메모리 패키지들에서, 상기 제1 패키지들은 상기 제2 패키지들로부터 상기 제1 방향과 반대 방향으로 시프트 배열된 반도체 모듈. The method of claim 11,
In the memory packages of the first group, the first packages are shifted in the first direction from the second packages,
And in the memory packages of the second group, the first packages are shifted from the second packages in a direction opposite to the first direction. 제 12항에 있어서,
상기 모듈 기판의 상기 상면 상에 실장된 로직 패키지를 더 포함하고,
상기 로직 패키지는 평면적 관점에서 상기 제1 그룹의 상기 메모리 패키지들 및 상기 제2 그룹의 상기 메모리 패키지들 사이에 제공되는 반도체 모듈.The method of claim 12,
A logic package mounted on the top surface of the module substrate;
And the logic package is provided between the memory packages of the first group and the memory packages of the second group in a plan view. 제 13항에 있어서,
상기 탭들은 상기 제1 탭들 및 상기 제2 탭들 사이에 제공된 제3 탭을 더 포함하되,
상기 제3 탭은 상기 로직 패키지와 전기적으로 연결된 반도체 모듈. The method of claim 13,
The tabs further include a third tab provided between the first tabs and the second tabs,
And the third tab is electrically connected to the logic package. 제 13항에 있어서,
상기 모듈 기판의 상기 상면 상에 실장된 반도체 소자를 더 포함하되,
상기 반도체 소자는 직렬 프레즌스 검출 칩을 포함하는 반도체 모듈.
The method of claim 13,
Further comprising a semiconductor device mounted on the upper surface of the module substrate,
The semiconductor device includes a series presence detection chip.
제1 방향에 평행한 제1 측 및 제2 측을 갖는 모듈 기판;
상기 모듈 기판의 상면 상에서 상기 제1 측에 인접하여 제공된 탭들;
상기 모듈 기판의 상기 상면 상에 실장되고, 행들을 이루는 복수의 메모리 패키지들, 상기 행들 각각은 상기 제1 방향과 나란하고; 및
상기 모듈 기판의 상기 상면 상에 실장된 수동 소자를 포함하되,
상기 수동 소자의 적어도 일부는 상기 메모리 패키지들 중 어느 하나와 평면적 관점에서 중첩되고,
상기 메모리 패키지들은:
평면적 관점에서 첫번째 행을 이루는 제1 패키지들; 및
두번째 행을 이루고, 상기 제1 패키지들보다 상기 탭들에 더 인접한 제2 패키지들을 포함하되,
상기 제1 패키지들 각각은 제2 방향과 나란한 장축을 갖고,
상기 제2 패키지들 각각은 상기 제1 방향과 나란한 장축을 갖고,
상기 제2 방향은 상기 제1 방향과 수직한 반도체 모듈.
A module substrate having a first side and a second side parallel to the first direction;
Tabs provided adjacent the first side on an upper surface of the module substrate;
A plurality of memory packages mounted on the top surface of the module substrate and forming rows, each of the rows being parallel to the first direction; And
A passive element mounted on the upper surface of the module substrate,
At least a portion of the passive element overlaps with any one of the memory packages in plan view,
The memory packages are:
First packages forming a first row in plan view; And
A second row, the second packages being closer to the tabs than the first packages,
Each of the first packages has a long axis parallel to the second direction,
Each of the second packages has a long axis parallel to the first direction,
And the second direction is perpendicular to the first direction.
제 16항에 있어서,
상기 수동 소자는:
상기 메모리 패키지들 중 어느 하나와 평면적 관점에서 중첩되는 제1 부분; 및
상기 제1 부분과 연결되며, 상기 메모리 패키지들과 중첩되지 않는 제2 부분을 포함하는 반도체 모듈. The method of claim 16,
The passive element is:
A first portion overlapping one of the memory packages in plan view; And
And a second portion connected to the first portion and not overlapping the memory packages. 제 17항에 있어서,
상기 모듈 기판은:
평면적 관점에서 상기 탭들 및 상기 제2 패키지들 사이에 제공된 제1 영역;
상기 제1 패키지들 및 상기 제2 패키지들 사이에 제공된 제2 영역; 및
상기 모듈 기판의 제3 측과 최외곽 제1 패키지 사이 및 상기 제3 측과 최외곽 제2 패키지 사이에 제공된 제3 영역을 갖고,
상기 수동 소자의 상기 제2 부분은 상기 모듈 기판의 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역 중에서 어느 하나와 중첩되고,
상기 제3 측은 상기 제1 측과 이웃한 반도체 모듈. The method of claim 17,
The module substrate is:
A first region provided between the tabs and the second packages in plan view;
A second region provided between the first packages and the second packages; And
A third region provided between the third side and the outermost first package of the module substrate and between the third side and the outermost second package,
The second portion of the passive element overlaps any one of the first region, the second region, and the third region of the module substrate,
And the third side is adjacent to the first side. 제 16항에 있어서,
상기 모듈 기판은 상기 제1 측과 이웃한 제3 측 및 상기 제3 측과 대향되는 제4 측을 갖고,
상기 제1 패키지들 및 상기 제3 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제3 측 사이의 최소 간격보다 더 작은 반도체 모듈. The method of claim 16,
The module substrate has a third side adjacent to the first side and a fourth side opposite to the third side,
And a minimum gap between the first packages and the third side is smaller than a minimum gap between the second packages and the third side. 제 19항에 있어서,
상기 제1 패키지들 및 상기 제4 측 사이의 최소 간격은 상기 제2 패키지들 및 상기 제4 측 사이의 최소 간격보다 더 작은 반도체 모듈. The method of claim 19,
And a minimum gap between the first packages and the fourth side is smaller than a minimum gap between the second packages and the fourth side.
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