KR100216061B1 - Semiconductor package - Google Patents
Semiconductor package Download PDFInfo
- Publication number
- KR100216061B1 KR100216061B1 KR1019920020467A KR920020467A KR100216061B1 KR 100216061 B1 KR100216061 B1 KR 100216061B1 KR 1019920020467 A KR1019920020467 A KR 1019920020467A KR 920020467 A KR920020467 A KR 920020467A KR 100216061 B1 KR100216061 B1 KR 100216061B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- leads
- semiconductor package
- package
- semiconductor chips
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
두개의 반도체 칩이 정면을 마주보도록 적층되는 반도체 패키지에서, 제1및 제 2리이드들이 각각 한방향으로 연결되어 있는 제1 및 제2반도체 칩이 있다. 상기 제1리이드들은 한방향 예를들어 좌.우 방향으로 연장되어 있으며, 상기 제1반도체 칩과 정면을 마주보도록 적층되는 제2반도체 칩은 상기 제2리이드들이 상기 제1리이드들과 교차되는 방향 예를들어 상, 하 방향으로 향하도록 하여 상기 제1 및 제2리이드들이 사방으로 돌출되어 적층된다. 이때 상기 제1 및 제2반도체 칩의 사이에는 접착테이프가 개재되어 있어 상기 반도체칩들을 접착시키며, 표면의 손상을 방지한다.In a semiconductor package in which two semiconductor chips are stacked to face each other, there are first and second semiconductor chips having first and second leads connected in one direction, respectively. The first leads extend in one direction, for example, in a left and right direction, and a second semiconductor chip which is stacked to face the first semiconductor chip in the front direction is a direction in which the second leads cross the first leads. For example, the first and second leads protrude in all directions and are stacked to face upward and downward. In this case, an adhesive tape is interposed between the first and second semiconductor chips to adhere the semiconductor chips and prevent surface damage.
따라서 밀러 칩을 형성하는등의 별도의 추가 공정이 없어 반도체 패키지의 제조 공정이 간단하며, 반도체 패키지의 두께 증가 없이 반도체 패키지의 실장밀도를 향상시킬 수 있다. 또한 반도체 패키지의 실장완료 후 상기 반도체 패키지의 신뢰성 확인 및 교환이 용이하다. 또한 상기 리이드들 상호간의 접합이 필요없어 반도체 패키지의 신뢰성을 향상시킬 수 있다.Therefore, there is no additional process such as forming a Miller chip, thereby simplifying the manufacturing process of the semiconductor package, and improving the mounting density of the semiconductor package without increasing the thickness of the semiconductor package. In addition, it is easy to check and replace the reliability of the semiconductor package after mounting the semiconductor package. In addition, it is possible to improve the reliability of the semiconductor package by eliminating the bonding between the leads.
Description
제1도는 종래 기술의 일실시예에 따른 반도체 패키지를 나타내는 도면.1 is a view showing a semiconductor package according to an embodiment of the prior art.
제2도는 종래 기술의 다른 실시예에 따른 반도체 패키지를 나타내는 도면.2 illustrates a semiconductor package according to another embodiment of the prior art.
제3도는 이 발명의 일 실시예에 따른 반도체 패키지를 나타내는 도면.3 illustrates a semiconductor package according to an embodiment of the present invention.
제4도는 이 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 도면이다.4 is a view showing a semiconductor package according to another embodiment of the present invention.
이 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 입출력용의 본딩패드가 한변 또는 양변에 형성되어 있는 두개의 반도체 칩을 각각 리이드로 연결한 후, 각각의 반도체 칩의 리이드들이 교차되는 방향으로 서로 마주보게 적층한 반도체 패키지를 형성하여 반도체 칩의 실장밀도를 향상시킬 수 있든 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, a bonding pad for input / output connects two semiconductor chips formed on one side or both sides with leads, and then the leads of each semiconductor chip cross each other. The present invention relates to a semiconductor package, in which a semiconductor package stacked face to face can be formed to improve the mounting density of the semiconductor chip.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 신호 처리속도 및 소비전력의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되는 추세에 따라 반도체 패키지의 중요성이 증가되고 있다. 상기 반도체 장치의 고집적화 및 메모리 용량의 증가로 입출력 단자의 수가 증가하여 반도체 방치의 외부와의 접속을 위한 입출력 단자인 리이드의 수가 증가되므로 상기 리이드가 미세 피치(fine pitch)화 되고 있다. 또한 상기 반도체 장치의 신호처리 속도 및 소비 전력이 증가하여 반도체 장치에서 다량의 열이 발생되며, 이 열을 발산시키기 위하여 상기 반도체 패키지메 별도의 히트 싱크를 형성하거나, 열전도율이 높은 재료로 패키지 몸체를 형성한다. 또한 고밀도 실장의 요구에 따라 반도체 패키지를 적층하거나, 반도체 칩을 직접 인쇄회로 기판에 실장하는 씨오비(COB; Chip On Board) 방법등이 연구 실행되고 있다.In recent years, the importance of semiconductor packages is increasing due to the trend of high integration of semiconductor devices, increase in memory capacity, increase in signal processing speed and power consumption, demand for multifunctionalization, and high density mounting. Due to the high integration of the semiconductor device and the increase in the memory capacity, the number of input / output terminals increases and the number of leads, which are input / output terminals for connection with the outside of the semiconductor device, increases, leading to fine pitch. In addition, the signal processing speed and power consumption of the semiconductor device are increased, so that a large amount of heat is generated in the semiconductor device. In order to dissipate the heat, a separate heat sink is formed in the semiconductor package, or the package body is made of a material having high thermal conductivity. Form. In addition, a chip on board (COB) method of stacking a semiconductor package or directly mounting a semiconductor chip on a printed circuit board has been researched and executed according to a demand for high density mounting.
또한 반도체 패키지는 티큐에프피(TQFP ; Thin Quad Flat Package)나 티에스오피(TSOP ; Thin Small Out-line Package) 및 탭(TAB ; Tape Automated Bonding)등의 방식이 연구 및 실행되고 있다. 이들중 TQFP와 TSOP 방식은 기존의 반도체 패키지 제조 공정을 이용하여 제조할 수 있다. 그러나 상기 탭 방식은 리이드 프레임과 와이어의 역할을 수행하는 금속패턴이 절연 필름상에 형성되어 있으며, 도전 물질로 이루어진 범프(bump)에 의하여 상기 절연 필름상의 금속패턴과 반도체 칩의 패드를 본딩(bonding)하는 표면 실장형 패키지 기술의 일종으로서 본딩 와이어 (bonding wire)를 사용하는 방식과는 전혀 다른 기술이며, 소형 계산기나 LCD 및 컴퓨터등에 넓리 사용되고 있다. 또한 상기 탭 패키지도 소형화 박형화를 위하여 슬림 탭 또는 스몰 탭 패키지등이 개발되고 있다.In addition, semiconductor packages are being researched and implemented such as Thin Quad Flat Package (TQFP), Thin Small Out-line Package (TSOP), and Tape Automated Bonding (TAB). Of these, the TQFP and TSOP methods can be manufactured using existing semiconductor package manufacturing processes. However, in the tab method, a metal pattern serving as a lead frame and a wire is formed on an insulating film, and the pad of the semiconductor chip is bonded to the metal pattern on the insulating film by a bump made of a conductive material. ) Is a kind of surface mount package technology, which is completely different from bonding wire, and is widely used in small calculators, LCDs, and computers. In addition, a slim tab or a small tab package has been developed to reduce the size of the tab package.
제1도는 종래 기술의 일 실시예에 따른 반도체 패키지(10)를 나타내는 도면으로서, 미국 특허공고번호 제 4,996,583 호에 관한 것이다.1 is a view showing a semiconductor package 10 according to an embodiment of the prior art, and relates to US Patent Publication No. 4,996,583.
상기 반도체 패키지(10)는 다수개의 반도체 칩(11) 들이 수직으로 적층되어 있으며, 상기 각각의 반도체 칩(11)들의 본딩패드(13)들은 탭형의 프랙시블한 리이드(12)들과 연결되어 있다. 또한 상기의 반도체 패키지(10)의 리이드(12)들이 인쇄회로기판(15)상에 땜납등으로 접착되어 있다. 이때 상기 반도체칩(11)들은 공통단자로 사용되는 공동의 본딩패드(14)들과 연결된 리이므드(12)들이 서로 연결되어 인쇄회로기판(15)상에 접착되어있다. 또한 상기 반도체 칩(11)들의 상부에는 상기 반도체 칩(11) 상호간의 간섭을 방지하기 위하여 몰딩수지등의 절연물질로 싸여있어 반도체 칩(11)의 실장밀도를 향상시킬 수 있다.The semiconductor package 10 includes a plurality of semiconductor chips 11 stacked vertically, and bonding pads 13 of the semiconductor chips 11 are connected to the tab-type flexible leads 12. have. In addition, the leads 12 of the semiconductor package 10 are bonded to the printed circuit board 15 with solder or the like. At this time, the semiconductor chips 11 are bonded to the bonding pads 14 used as common terminals, and the lids 12 are connected to each other and bonded to the printed circuit board 15. In addition, in order to prevent interference between the semiconductor chips 11, the semiconductor chips 11 may be wrapped with an insulating material such as a molding resin to improve the mounting density of the semiconductor chips 11.
그러나, 탭형 리이드(12)를 이용한 적층방법은 상기 탭형 리이드(12)들을 공동단자와 비공통단자로 분리하여 별도로 제작하여야 하며, 상기 반도체 패키지(10)의 높이가 높아 전체적으로 두꺼워지는 문제점이 있다. 또한 상기 반도체 패키지(10)를 인쇄회로기판(15)상에 실장한 후, 각각의 반도체 칩(11)들의 신뢰성의 테스트가 어렵고 하나의 반도체 칩(11)에 불량이 발생하면 반도체 패키지(10) 전체를 교환하여야 하는 문제점이 있다. 또한 각각의 리이드(12)들의 접합 특히 공통단자의 접합이 어려워 반도체 패키지(10)의 신뢰성이 떨어지는 문제점이 있다.However, in the stacking method using the tab type lead 12, the tab type leads 12 are separated from the common terminal and the non-common terminal to be manufactured separately, and there is a problem in that the height of the semiconductor package 10 becomes high and overall. In addition, after the semiconductor package 10 is mounted on the printed circuit board 15, it is difficult to test the reliability of each of the semiconductor chips 11, and if a defect occurs in one semiconductor chip 11, the semiconductor package 10 may be used. There is a problem that the whole must be replaced. In addition, there is a problem in that the reliability of the semiconductor package 10 is poor due to difficulty in bonding each lead 12, particularly in common terminals.
제2도는 종래 기술의 다른 실시예에 따른 반도체 패키지(16)를 나타내는 도면으로서, 제1반도체칩(17)과 대칭되게 회로가 형성되어 있는 밀러칩인 제2반도체칩(18)이 제1반도체칩(17)상에 정면을 마주보게 적층되어 있다. 또한 상기 제1 및 제2반도체칩(17), (18)의 마주보는 본딩패드(19)들의 사이에 금속재질의 리이드(20)들이 개재되어 접착되어 있다. 상기두개의 반도체 칩이 마주보며 적층되어 있는 반도체 패키지(16)가 배선패턴이 형성되어 있는 인쇄회로기판(21)상에 실장되어 반도체 칩의 실장밀도를 향상시킨 반도체 패키지(16)이다.2 is a view showing a semiconductor package 16 according to another embodiment of the prior art, in which a second semiconductor chip 18 is a Miller chip in which a circuit is formed symmetrically with the first semiconductor chip 17. The chips 17 are stacked face to face. Also, metal leads 20 are interposed between the first and second semiconductor chips 17 and 18 to face the bonding pads 19. The semiconductor package 16 in which the two semiconductor chips are stacked to face each other is mounted on the printed circuit board 21 on which the wiring pattern is formed, thereby improving the mounting density of the semiconductor chip.
그러나 이러한 밀러칩을 이용한 두개의 반도체 칩의 적층방법은 주로 메모리 용량의 확장에 사용되며, 별도로 밀러칩을 형성하여야 하는 문제점이 있다.However, the stacking method of two semiconductor chips using the Miller chip is mainly used to expand the memory capacity, and there is a problem that a separate Miller chip must be formed.
따라서 이 발명의 목적은 밀러칩을 형성하는 등의 별도의 추가 공정이 없어 제조공정이 간단한 반도체 패키지를 제공함에 있다. 또한 이 발명의 다른 목적은 반도체 패키지의 두께 증가 없이 실장밀도를 향상시킬 수 있는 반도체 패키지를 제공함에 있다. 또한 이 발명의 또 다른 목적은 반도체 패키지의 실장완료 후, 상기 반도체 패키지의 신뢰성 확인 및 교환이 용이한 반도체 패키지를 제공함에 있다. 또한 이 발명의 또 다른 목적은 리이드들 상호간의 접합이 필요없어 신뢰성을 향상시킬 수 있는 반도체 패키지를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor package having a simple manufacturing process because there is no additional process of forming a Miller chip. In addition, another object of the present invention to provide a semiconductor package that can improve the mounting density without increasing the thickness of the semiconductor package. In addition, another object of the present invention is to provide a semiconductor package that is easy to check and replace the reliability of the semiconductor package after mounting the semiconductor package. In addition, another object of the present invention is to provide a semiconductor package that can improve the reliability without the need for bonding between the leads.
상기와 같은 목적들을 달성하기 위하여 이 발명은 제1 및 제2반도체 칩의 각각의 본딩패드들과 연결되는 제1 및 제2리이드들을 구비하여 상기 제1 및 제2반도체 칩의 정면이 마주보도록 적층되는 반도체 패키지에 있어서, 상기 제1 및 제2반도체 칩의 사이에 접착층들이 개재되어 접착되며, 상기 제1리이드들과 상기 제2리이드들이 교차되는 방향으로 상기 제1반도체 칩상에 제2반도체 칩이 탑재되는 반도체 패키지를 특징으로한다.In order to achieve the above objects, the present invention includes first and second leads connected to respective bonding pads of the first and second semiconductor chips, and stacked so that the front surfaces of the first and second semiconductor chips face each other. The semiconductor package of claim 1, wherein an adhesive layer is bonded between the first and second semiconductor chips, and a second semiconductor chip is formed on the first semiconductor chip in a direction in which the first leads and the second leads cross. It features a semiconductor package to be mounted.
이하 첨부한 도면을 참조하여 이 발명에 따른 반도체 패키지를 상세히 설명한다.Hereinafter, a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings.
제3도는 이 발명의 일 실시예에 따른 반도체 패키지(30)를 도시한 것으로서, 양측에 입출력을 위한 본딩패드(33)들이 형성되어 있는 정사각형상의 제1 및 제2반도체 칩(31), (32)이 있다. 상기 제1 및 제2반도체 칩(31), (32)상의 본딩패드(33)들이 프랙시블한 탭형의 제1 및 제2리이드(34), (35)들과 금속재질의 범프로 각각 연결되어 있다. 또한 상기 제1 및 제2반도체 칩(31), (32)상의 본딩패드(33)들이 형성되어 있지 않은 양측에는 양면에 접착력을 갖는 절연성의 접착테이프(36)차 부착되어 있다. 이때 상기 접착 테이프(36)는 절연성 접착제로 도포하여 대체할 수 있다.3 illustrates a semiconductor package 30 according to an embodiment of the present invention, wherein square first and second semiconductor chips 31 and 32 having bonding pads 33 for input and output on both sides are formed. There is). The bonding pads 33 on the first and second semiconductor chips 31 and 32 are connected to the flexible tab-shaped first and second leads 34 and 35 by bumps made of metal, respectively. It is. In addition, both sides of the first and second semiconductor chips 31 and 32 where the bonding pads 33 are not formed are attached with an insulating adhesive tape 36 having adhesive strength on both sides. In this case, the adhesive tape 36 may be replaced by applying an insulating adhesive.
또한 상기 제1리이드(34)들은 한방향 예를들어, 좌.우 방향으로 연장되어 있으며, 상기 제2리미드(35)들은 상기 제1리이드(34)들과 교차되는 방향 예를들어, 상, 하 방향으로 연장되어 있다. 즉 상기 제2반도체 칩(32)이 상기 제1반도체 칩(31)상에 90。 회전하여 제1반도체 칩(32)과 정면이 마주 보도록 적층되어 있다. 이때 상기 제2반도체 칩(32)은 90。 회전하여 적층되므로 상기 제1 및 제2리미드(34), (35)들은 상기 반도체 패키지(30)의 사면으로 돌출되어 서로 중첩되지 않는다. 또한 상기 제1 및 제2반도체 칩(31), (32)들의 사이에는 절연성의 접착테이프(36)들이 개재되어 있어 제1 및 제2반도체 칩(31), (32)의 표면 손상을 방지한다. 또한 상기 제1 및 제2리이드(34), (35)들이 한방향 예를들어 아래방향으로 절곡되어 인쇄회로기판(37)상의 배선 패턴(38)과 접착되어 실장되어 진다.In addition, the first leads 34 extend in one direction, for example, left and right directions, and the second limids 35 intersect the first leads 34, for example, It extends downward. That is, the second semiconductor chip 32 is stacked on the first semiconductor chip 31 by 90 ° so as to face the front surface of the first semiconductor chip 32. In this case, since the second semiconductor chip 32 is rotated by 90 ° and stacked, the first and second limids 34 and 35 protrude to the slope of the semiconductor package 30 and do not overlap each other. In addition, insulating adhesive tapes 36 are interposed between the first and second semiconductor chips 31 and 32 to prevent surface damage of the first and second semiconductor chips 31 and 32. . In addition, the first and second leads 34 and 35 are bent in one direction, for example, downward and bonded to the wiring pattern 38 on the printed circuit board 37.
이때 상기 제1및 제2리이드(34), (35)들은 공정상의 편리성을 고려하여 절연 필름상에 부착되어 있는 프랙시블한 탭형의 리이드를 사용하며, 따라서 상기 인쇄회로기판(37)피 배선패턴(38)을 보다 자유롭게 변화시킬 수 있다. 또한 상기 제1 및 제2반도체 칩(31), (32)의 본딩패드(33)들은 양측이 아닌 어느 일측에 형성된 것일 수도 있다.In this case, the first and second leads 34 and 35 use a flexible tab-shaped lead attached to an insulating film in consideration of process convenience, and thus the printed circuit board 37 The wiring pattern 38 can be changed more freely. In addition, the bonding pads 33 of the first and second semiconductor chips 31 and 32 may be formed on any one side rather than both sides.
제4도는 이 발명의 다른 실시예에 따른 반도체 패키지(40)를 도시한 것으로서, 직사각형상의 제1 및 제2반도체 칩(41), (42)이 각각 한방향으로 돌출되어 서로 교차되는 방향으로 연장되어 있는 리이드(43)들과 연결되며, 서로 정면을 마주보도록 적층되어 있다. 이때 상기 제1 및 제2반도체 칩(41), (42)의 사이에 개재되어 있는 접착테이프(44)에 의해 접착되어 진다. 이때 상기 제1 및 제2반도체 칩(41), (42)들이 직사각형으로되어 있어 상부에 탑재되는 제2반도체 칩(42)미 불안정하므로 상기 제2반도체 칩(42)의 하부와 실장되는 인쇄회로기판 사이의 공간을 절연 수지로 메울 수도 있다.4 illustrates a semiconductor package 40 according to another embodiment of the present invention, in which rectangular first and second semiconductor chips 41 and 42 respectively protrude in one direction and extend in a direction crossing each other. It is connected to the leads 43, and are stacked to face each other. In this case, the first and second semiconductor chips 41 and 42 are bonded by the adhesive tape 44 interposed between the first and second semiconductor chips 41 and 42. In this case, since the first and second semiconductor chips 41 and 42 are rectangular, the second semiconductor chip 42 mounted on the upper portion is unstable, so that the printed circuit is mounted with the lower portion of the second semiconductor chip 42. The space between the substrates may be filled with an insulating resin.
또한 상기 반도체 패키지들(30), (40)을 외부로부터 보호하기 위하여 반도체 칩들을 감싸도록 몰딩수지로 보호막을 형성할 수도 있다.In addition, a protective film may be formed of a molding resin to surround the semiconductor chips in order to protect the semiconductor packages 30 and 40 from the outside.
상술한 바와 같이 이 발명은 두개의 반도체 칩이 정면물 마주보도록 적층되는 반도체 패키지에서, 제1 및 제2리이드들이 각각 한방향으로 연결되어 있는 제1 및 제 2 반도체 칩이 있다. 상기 제1리이드들은 한방향 예를들어 좌, 우 방향으로 연장되어 있으며, 상기 제1반도체 칩과 정면을 마주보도록 적층되는 제2반도체 칩은 상기 제2리이드들이 상기 제1리이드들과 교차되는 방향 예를들어 상, 하 방향으로 향하도록 하여 상기 제1 및 제2리이드들이 사방으로 돌출되어 적층된다. 이때 상기 제1 및 제2반도체 칩의 사이에는 접착테이프등의 접착층이 개재되어 있어 상기 반도체칩들을 접착시키며, 표면의 손상을 방지한다.As described above, in the semiconductor package in which two semiconductor chips are stacked to face each other, there are first and second semiconductor chips having first and second leads connected in one direction, respectively. The first leads extend in one direction, for example, left and right directions, and a second semiconductor chip stacked so as to face the first semiconductor chip in the front direction is a direction in which the second leads cross the first leads. For example, the first and second leads protrude in all directions and are stacked to face upward and downward. At this time, an adhesive layer such as an adhesive tape is interposed between the first and second semiconductor chips to adhere the semiconductor chips and prevent surface damage.
따라서 이 발명은 밀러 칩을 형성하는 등의 별도의 추가 공정이 없어 반도체 패키지의 제조 공정이 간단한 이점이 있으며, 반도체 패키지의 두께 증가 없이 반도체 패키지의 실장밀도를 향상시킬 수 있는 다른 이점이 있다. 또한 이 발명은 반도체 패키지의 실장완료 후, 상기 반도체 패키지의 신뢰성 확인 및 교환이 용이한 또 다른 이점이 있다. 또한 이 발명은 상기 리이드들 상호간의 접합이 필요없어 반도체 패키지의 신뢰성을 향상시킬 수 있는 또 다른 이점이 있다.Therefore, the present invention has a simple advantage of the manufacturing process of the semiconductor package because there is no additional process such as forming a Miller chip, there is another advantage that can improve the mounting density of the semiconductor package without increasing the thickness of the semiconductor package. In addition, the present invention has another advantage that it is easy to check and replace the reliability of the semiconductor package after mounting the semiconductor package. In addition, the present invention has another advantage of improving the reliability of the semiconductor package by eliminating the bonding between the leads.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020467A KR100216061B1 (en) | 1992-10-31 | 1992-10-31 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020467A KR100216061B1 (en) | 1992-10-31 | 1992-10-31 | Semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010292A KR940010292A (en) | 1994-05-24 |
| KR100216061B1 true KR100216061B1 (en) | 1999-08-16 |
Family
ID=19342363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020467A KR100216061B1 (en) | 1992-10-31 | 1992-10-31 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100216061B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497690B1 (en) * | 1999-09-06 | 2005-07-01 | 가부시끼가이샤 도시바 | Semiconductor package and print wiring board for semiconductor package |
| KR100779344B1 (en) * | 2001-04-20 | 2007-11-23 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
-
1992
- 1992-10-31 KR KR1019920020467A patent/KR100216061B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100497690B1 (en) * | 1999-09-06 | 2005-07-01 | 가부시끼가이샤 도시바 | Semiconductor package and print wiring board for semiconductor package |
| KR100779344B1 (en) * | 2001-04-20 | 2007-11-23 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010292A (en) | 1994-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110098158B (en) | Semiconductor package | |
| US6900530B1 (en) | Stacked IC | |
| US5444296A (en) | Ball grid array packages for high speed applications | |
| KR100508682B1 (en) | Stack chip package of heat emission type using dummy wire | |
| US5349235A (en) | High density vertically mounted semiconductor package | |
| TWI655737B (en) | Semiconductor package including a plurality of stacked chips | |
| US5349233A (en) | Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame | |
| US6737590B2 (en) | Tape circuit board and semiconductor chip package including the same | |
| KR100216061B1 (en) | Semiconductor package | |
| KR101672967B1 (en) | Semiconductor stack package having side pad on the edge thereof, high density memory module, electronic circuit device | |
| KR100546359B1 (en) | Semiconductor chip package and stacked module thereof having functional part and packaging part arranged sideways on one plane | |
| KR102578797B1 (en) | Semiconductor package | |
| KR20220048129A (en) | Stack packages including supporter | |
| KR100235108B1 (en) | Semiconductor package | |
| TW200933868A (en) | Stacked chip package structure | |
| KR950014124B1 (en) | Semiconductor package and manufacture method | |
| KR200295665Y1 (en) | Stacked Semiconductor Package | |
| KR19980025890A (en) | Multi-chip package with lead frame | |
| JPH10200062A (en) | Semiconductor device | |
| KR950006434B1 (en) | Lead frame | |
| KR20080084075A (en) | Stacked semiconductor package | |
| KR100235495B1 (en) | Semiconductor apparatus | |
| JPH0671059B2 (en) | Memory module | |
| KR950006435B1 (en) | Lead frame | |
| KR960004090B1 (en) | Semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070418 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |