KR20190123939A - Interposer and printed circuit board having the same - Google Patents

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KR20190123939A
KR20190123939A KR1020180047878A KR20180047878A KR20190123939A KR 20190123939 A KR20190123939 A KR 20190123939A KR 1020180047878 A KR1020180047878 A KR 1020180047878A KR 20180047878 A KR20180047878 A KR 20180047878A KR 20190123939 A KR20190123939 A KR 20190123939A
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cavity
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KR1020180047878A
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김형준
심정호
서윤석
조은정
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삼성전기주식회사
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Abstract

An interposer according to an aspect of the present invention includes a first insulating layer; a second insulating layer laminated under the first insulating layer to expose a portion of an upper surface; a first pad formed on the upper surface of the first insulating layer; a second pad formed on the exposed upper surface of the second insulating layer; and a first connection pattern formed along the side surface of the first insulating layer to connect the first pad and the second pad. It is possible to dispose a printed circuit board efficiently.

Description

인터포저와 이를 포함하는 인쇄회로기판{INTERPOSER AND PRINTED CIRCUIT BOARD HAVING THE SAME}INTERPOSER AND PRINTED CIRCUIT BOARD HAVING THE SAME}

본 발명은 인터포저와 이를 포함하는 인쇄회로기판에 관한 것이다.The present invention relates to an interposer and a printed circuit board including the same.

각종 전자기기의 사용이 폭발적으로 증가함과 동시에 디지털 기술과 반도체 기술 등의 발달로 정밀하고 복잡한 전자기기 응용 분야가 광범위해지고 있다. 전자기기 내부 부품들의 밀집도가 높아지면서, 개개의 부품(active, passive)들을 연결해주기 위해 필요한 PCB 면적이 커지고 있다. 한편, 배터리의 크기는 커지는 추세에 있고, 따라서, 전자기기의 한정된 공간 내에서 PCB를 효율적으로 배치, 장착할 필요가 있다.With the explosive increase in the use of various electronic devices, the application of precise and complex electronic devices is expanding due to the development of digital technology and semiconductor technology. As the internal components of electronics become more dense, the PCB area needed to connect individual components (active and passive) increases. On the other hand, the size of the battery is increasing, and therefore, it is necessary to efficiently arrange and mount the PCB within the limited space of the electronic device.

등록특허공보 10-1324595 (등록: 2013-10-28)Patent Publication 10-1324595 (Registration: 2013-10-28)

본 발명의 일 측면에 따르면, 제1 절연층; 상면의 일부가 노출되도록 상기 제1 절연층 하에 적층된 제2 절연층; 제1 절연층 상면에 형성된 제1 패드; 상기 제2 절연층의 노출된 상면에 형성된 제2 패드; 및 상기 제1 패드와 상기 제2 패드를 연결하도록 상기 제1 절연층의 측면을 따라 형성되는 제1 연결패턴을 포함하는 인터포저가 제공된다. According to an aspect of the invention, the first insulating layer; A second insulating layer laminated under the first insulating layer to expose a portion of an upper surface thereof; A first pad formed on an upper surface of the first insulating layer; A second pad formed on the exposed upper surface of the second insulating layer; And a first connection pattern formed along a side surface of the first insulating layer to connect the first pad and the second pad.

본 발명의 일 측면에 따르면, 일면에 복수의 제1 전자소자가 실장된 제1 기판; 상기 제1 기판과 마주보는 일면에 복수의 제2 전자소자가 실장된 제2 기판; 및 상기 제1 기판 및 상기 제2 기판을 연결하는 인터포저를 포함하고, 상기 인터포저는, 제1 절연층; 상면의 일부가 노출되도록 상기 제1 절연층 하에 적층된 제2 절연층; 제1 절연층 상면에 형성된 제1 패드; 상기 제2 절연층의 노출된 상면에 형성된 제2 패드; 및 상기 제1 패드와 상기 제2 패드를 연결하도록 상기 제1 절연층의 측면을 따라 형성되는 제1 연결패턴을 포함하는 인쇄회로기판이 제공된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a first substrate having a plurality of first electronic devices mounted on one surface thereof; A second substrate having a plurality of second electronic elements mounted on one surface facing the first substrate; And an interposer connecting the first substrate and the second substrate, wherein the interposer comprises: a first insulating layer; A second insulating layer laminated under the first insulating layer to expose a portion of an upper surface thereof; A first pad formed on an upper surface of the first insulating layer; A second pad formed on the exposed upper surface of the second insulating layer; And a first connection pattern formed along a side surface of the first insulating layer to connect the first pad and the second pad.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 장착된 전자기기를 나타낸 도면.
도 2 내지 도 10은 본 발명의 실시예에 따른 인터포저를 나타낸 도면.
도 11 내지 도 16은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 17 내지 도 19는 본 발명의 실시예에 따른 인터포저의 제조 방법을 나타낸 도면.
도 20 및 도 21은 본 발명의 실시에에 따른 인터포저의 일부분을 보여주는 모식도.1 is a view showing an electronic device equipped with a printed circuit board according to an embodiment of the present invention.
2 to 10 illustrate an interposer according to an embodiment of the present invention.
11 to 16 illustrate a printed circuit board according to an embodiment of the present invention.
17 to 19 illustrate a method of manufacturing an interposer according to an embodiment of the present invention.
20 and 21 are schematic diagrams showing a portion of an interposer according to the practice of the present invention.

본 발명에 따른 인터포저와 이를 포함하는 인쇄회로기판의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.An embodiment of an interposer and a printed circuit board including the same according to the present invention will be described in detail with reference to the accompanying drawings. In the following description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals. Duplicate description thereof will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first and second used below are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are limited by terms such as the first and second components. no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the coupling does not only mean the case where the physical contact is directly between the components in the contact relationship between the components, other components are interposed between the components, the components in the other components Use it as a comprehensive concept until each contact.

인쇄회로기판은 스마트폰을 포함한 다양한 전자기기에 장착된다. 인쇄회로기판에는 전자기기에 필요한 부품들이 실장되고, 인쇄회로기판에 의하여 부품들 간 전기적 연결이 이루어지며, 이에 따라 전자기기의 기능들이 수행될 수 있다. 이러한 인쇄회로기판은 메인보드(main board)일 수 있다. Printed circuit boards are mounted in various electronic devices including smart phones. Components necessary for electronic devices are mounted on the printed circuit board, and electrical connections are made between the components by the printed circuit board, and thus functions of the electronic device can be performed. Such a printed circuit board may be a main board.

도 1은 본 발명의 실시예에 따른 인쇄회로기판이 장착된 전자기기를 나타낸 도면이다. 도 1에 도시된 바와 같이, 전자기기(1)에는 메인보드인 인쇄회로기판(10), 배터리(battery)(20) 등이 전자기기 하우징 내에 장착되는데, 디스플레이의 크기가 커지고, 카메라가 고해상도 기능을 가지는 등, 전자기기(1)의 사양이 높아지면, 그에 따른 전력 소비량이 증가하기 때문에 배터리(20)의 용량과 크기도 커져야 한다. 배터리(20)의 크기가 커지게 되면, 상대적으로 인쇄회로기판(10)이 차지할 수 있는 면적이 줄어들게 된다. 거꾸로, 인쇄회로기판(10)이 차지하는 면적을 줄일 수 있다면, 배터리(20)에 할당될 수 있는 면적이 커지기 때문에 배터리(20)의 대형화가 가능해진다. 1 is a view showing an electronic device equipped with a printed circuit board according to an embodiment of the present invention. As shown in FIG. 1, the electronic device 1 includes a printed circuit board 10, a battery 20, and the like, which are main boards, installed in the electronic device housing. As such, when the specification of the electronic device 1 is increased, the capacity and size of the battery 20 must be increased because the power consumption thereof is increased. As the size of the battery 20 increases, the area occupied by the printed circuit board 10 may be relatively reduced. Conversely, if the area occupied by the printed circuit board 10 can be reduced, the area that can be allocated to the battery 20 becomes large, so that the size of the battery 20 can be increased.

본 발명의 실시예에 따른 인쇄회로기판(10)은 두 개 이상의 기판으로 이루어진 복층구조, 스택(stack)구조 또는 샌드위치(sandwich)구조를 가지며, 이에 따라 인쇄회로기판(10)이 전자기기 내에서 차지하는 면적이 최소화되고, 나아가 배터리(20)가 차지할 수 있는 면적이 커질 수 있다.The printed circuit board 10 according to the exemplary embodiment of the present invention has a multilayer structure, a stack structure, or a sandwich structure composed of two or more substrates, so that the printed circuit board 10 is in an electronic device. The area occupied can be minimized, and the area occupied by the battery 20 can be increased.

도 2 내지 도 10은 본 발명의 실시예에 따른 인터포저를 나타낸 도면이고, 도 11 내지 도 16은 본 발명의 실시예에 따른 인쇄회로기판을 나타낸 도면이다.2 to 10 are views showing an interposer according to an embodiment of the present invention, Figures 11 to 16 are views showing a printed circuit board according to an embodiment of the present invention.

도 11 내지 도 16을 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 제1 기판(100), 제2 기판(200) 및 인터포저(300)를 포함한다. 제1 기판(100)과 제2 기판(200)은 전자소자가 실장되어 인쇄회로기판으로서의 실질적인 역할을 담당하며, 인터포저(300)는 제1 기판(100)과 제2 기판(200)을 지지함과 동시에 제1 기판(100)과 제2 기판(200)의 전기적 연결을 담당한다.11 to 16, a printed circuit board according to an embodiment of the present invention includes a first substrate 100, a second substrate 200, and an interposer 300. The first substrate 100 and the second substrate 200 are mounted with electronic devices to play a substantial role as a printed circuit board, and the interposer 300 supports the first substrate 100 and the second substrate 200. At the same time, the first substrate 100 and the second substrate 200 are in charge of electrical connection.

이하, 인터포저(300)에 대해 먼저 설명하기로 한다.Hereinafter, the interposer 300 will be described first.

도 2 내지 도 10을 참조하면, 인터포저(300)는 제1 절연층(310), 제2 절연층(320), 연결패턴(330)을 포함한다.2 to 10, the interposer 300 includes a first insulating layer 310, a second insulating layer 320, and a connection pattern 330.

제1 절연층(310)과 제2 절연층(320)은 에폭시 수지, 폴리이미드 수지, BT 수지 등의 절연물질로 이루어진 층으로, 구체적으로 PPG(prepreg), build up film(ex. Ajinomoto Build up Film)의 재료로 이루어질 수 있다. 이러한 제1 절연층(310)과 제2 절연층(320)에는 유리섬유와 같은 보강재나 무기필러(예를 들어, 실리카)가 함유될 수 있다.The first insulating layer 310 and the second insulating layer 320 are made of an insulating material such as epoxy resin, polyimide resin, BT resin, and the like. Specifically, PPG (prepreg), build up film (ex. Ajinomoto Build up) Film). The first insulating layer 310 and the second insulating layer 320 may contain a reinforcing material such as glass fiber or an inorganic filler (for example, silica).

제1 절연층(310)과 제2 절연층(320)은 상하로 적층되며, 제1 절연층(310)과 제2 절연층(320)은 접착부재(A)로 부착될 수 있다. 접착부재(A)는 die attach film(DAF), 테이프(tape)일 수 있다.The first insulating layer 310 and the second insulating layer 320 may be stacked up and down, and the first insulating layer 310 and the second insulating layer 320 may be attached by an adhesive member A. FIG. The adhesive member A may be a die attach film (DAF) or a tape.

한편, 본 명세서에서는 제2 절연층(320)이 제1 절연층(310)의 하측에 적층된 것을 전제로 설명되고, 인터포저(300)의 상측에 제1 기판(100)이, 인터포저(300)의 하측에 제2 기판(200)이 위치하는 것으로 설명된다. 그러나, 여기서의 '상하'는 인쇄회로기판의 구성들 간의 위치 관계를 설명하기 위해 임의로 설정된 것이다.In the present specification, the second insulating layer 320 is described under the premise that the first insulating layer 310 is stacked, and the first substrate 100 is disposed on the upper side of the interposer 300. It is described that the second substrate 200 is positioned below the 300. However, the 'up and down' here is arbitrarily set to explain the positional relationship between the configuration of the printed circuit board.

제1 절연층(310)의 두께는 제2 절연층(320)의 두께보다 클 수 있다. 여기서, '두께'는 제1 기판(100)과 제2 기판(200)을 연결하는 방향으로의 두께를 의미한다. 제1 절연층(310)의 두께는 제1 기판(100)과 제2 기판(200) 사이의 거리에 따라(또는 제1 전자소자(E1) 및 제2 전자소자(E2)의 두께에 따라) 결정될 수 있고, 제2 절연층(320)은 제1 절연층(310)보다 얇게 형성되어, 후술하게 될 관통비아(340)의 형성을 용이하게 할 수 있다.The thickness of the first insulating layer 310 may be greater than the thickness of the second insulating layer 320. Here, the 'thickness' means a thickness in a direction connecting the first substrate 100 and the second substrate 200. The thickness of the first insulating layer 310 depends on the distance between the first substrate 100 and the second substrate 200 (or depending on the thickness of the first electronic element E1 and the second electronic element E2). The second insulating layer 320 may be thinner than the first insulating layer 310 to facilitate formation of the through via 340 to be described later.

제1 절연층(310)은 상면과 하면을 가진다. 도 10을 참조할 때, 제1 절연층(310)의 횡단면적은 제1 절연층(310)의 상면에서 하면으로 갈수록 커질 수 있다. 제1 절연층(310)의 측면 기울기가 제1 절연층(310)의 하면에 대해 45도 이상 90도 미만일 수 있다. 제1 절연층(310)의 서로 마주보는 양 측면 기울기가 모두 제1 절연층(310)의 하면에 대해 45도 이상 90도 미만일 수도 있지만, 제1 절연층(310)의 한 측면, 특히 후술하게 될 제1 연결패턴(331)이 형성되는 한 측면의 기울기만 제1 절연층(310)의 하면에 대해 45도 이상 90도 미만일 수 있다. 이렇게 제1 절연층(310)의 측면이 비스듬한 경우, 제1 연결패턴(331)의 형성이 용이해질 수 있다. 한편, 제1 절연층(310)의 측면 기울기가 제1 절연층(310)의 하면에 대해 수직(90도)일 수 있다. 결국, 제1 절연층(310)의 측면의 제1 절연층(310)의 하면에 대한 기울기는 45도 이상 90도 이하일 수 있다.The first insulating layer 310 has an upper surface and a lower surface. Referring to FIG. 10, the cross-sectional area of the first insulating layer 310 may increase from the upper surface of the first insulating layer 310 to the lower surface. A side slope of the first insulating layer 310 may be 45 degrees or more and less than 90 degrees with respect to the bottom surface of the first insulating layer 310. Although both side slopes of the first insulating layer 310 facing each other may be 45 degrees or more and less than 90 degrees with respect to the bottom surface of the first insulating layer 310, one side of the first insulating layer 310, in particular, will be described later. Only an inclination of one side of the first connection pattern 331 to be formed may be 45 degrees or more and less than 90 degrees with respect to the bottom surface of the first insulating layer 310. As such, when the side surface of the first insulating layer 310 is oblique, the formation of the first connection pattern 331 may be facilitated. The side slope of the first insulating layer 310 may be perpendicular (90 degrees) to the bottom surface of the first insulating layer 310. As a result, the inclination of the lower surface of the first insulating layer 310 on the side of the first insulating layer 310 may be 45 degrees or more and 90 degrees or less.

제2 절연층(320) 역시 상면과 하면을 가진다. 제2 절연층(320)은 제1 절연층(310) 하에 적층되기 때문에, 제1 절연층(310)의 하면은 제2 절연층(320)의 상면에 접합된다. The second insulating layer 320 also has an upper surface and a lower surface. Since the second insulating layer 320 is stacked under the first insulating layer 310, the lower surface of the first insulating layer 310 is bonded to the upper surface of the second insulating layer 320.

여기서, 제2 절연층(320)의 상면 일부는 제1 절연층(310)으로 커버되지 않고 노출된다. 도 1 및 도 2에 도시된 것과 같이, 제2 절연층(320)의 횡단면적이 제1 절연층(310)의 횡단면적보다 클 수 있다. 또한, 제1 절연층(310)의 한 측면은 제2 절연층(320)의 한 측면과 동일 면상에 있고, 제2 절연층(320)의 다른 측면이 제1 절연층(310)의 다른 측면보다 돌출될 수 있다. 한편, 제2 절연층(320)의 상면 중 노출된 영역의 면적은 제1 절연층(310)의 상면의 면적보다 작을 수 있다.Here, a portion of the upper surface of the second insulating layer 320 is exposed without being covered by the first insulating layer 310. As illustrated in FIGS. 1 and 2, a cross sectional area of the second insulating layer 320 may be larger than a cross sectional area of the first insulating layer 310. Also, one side of the first insulating layer 310 is on the same side as one side of the second insulating layer 320, and the other side of the second insulating layer 320 is the other side of the first insulating layer 310. More protruded. Meanwhile, the area of the exposed area of the upper surface of the second insulating layer 320 may be smaller than the area of the upper surface of the first insulating layer 310.

제1 절연층(310)의 상면에는 제1 패드(311)가 형성된다. 제1 패드(311)는 제1 기판(100)과 접합된다. The first pad 311 is formed on the top surface of the first insulating layer 310. The first pad 311 is bonded to the first substrate 100.

제2 절연층(320)의 상면에는 제2 패드(321)가 형성된다. 다만, 제2 패드(321)는 제2 절연층(320)의 상면 중 노출된 영역에 형성된다. 제1 패드(311) 및 제2 패드(321)의 크기에는 제한이 없으나, 제1 절연층(310)의 상면 및 제2 절연층(320)의 노출된 상면의 면적에 따라 결정될 수 있다. 제1 절연층(310)의 상면 면적이 제2 절연층(320)의 노출된 상면 면적보다 큰 경우, 제1 패드(311)의 크기가 제2 패드(321)의 크기보다 클 수 있다. The second pad 321 is formed on the upper surface of the second insulating layer 320. However, the second pad 321 is formed in the exposed area of the upper surface of the second insulating layer 320. The size of the first pad 311 and the second pad 321 is not limited, but may be determined according to the area of the upper surface of the first insulating layer 310 and the exposed upper surface of the second insulating layer 320. When the upper surface area of the first insulating layer 310 is larger than the exposed upper surface area of the second insulating layer 320, the size of the first pad 311 may be larger than the size of the second pad 321.

제2 절연층(320)의 하면에는 제3 패드(322)가 형성될 수 있다. 제3 패드(322)는 제2 패드(321)와 전기적으로 연결된다. 제3 패드(322)는 제2 기판(200)과 접합될 수 있다. 이 경우, 제3 패드(322)와 제2 기판(200) 사이에는 저융점금속부재가 개재될 수 있다(미도시). The third pad 322 may be formed on the bottom surface of the second insulating layer 320. The third pad 322 is electrically connected to the second pad 321. The third pad 322 may be bonded to the second substrate 200. In this case, a low melting point metal member may be interposed between the third pad 322 and the second substrate 200 (not shown).

한편, 제3 패드(322)의 크기는 제2 패드(321)의 크기와 거의 동일할 수 있다.Meanwhile, the size of the third pad 322 may be substantially the same as the size of the second pad 321.

도 2 및 도 3을 참조하면, 제2 절연층(320)에는 관통비아(340)가 형성될 수 있고, 제2 패드(321)와 제3 패드(322)는 관통비아(340)를 통하여 연결될 수 있다. 즉, 관통비아(340)는 제2 절연층(320)의 노출된 상면에서 제2 절연층(320)의 하면까지 관통하고, 관통비아(340)의 양단에 제2 패드(321) 및 제3 패드(322)가 각각 형성될 수 있다. 도 3에 도시된 것과 같이 관통비아(340)의 종단면은 제2 절연층(320)의 상면에서 하면으로 갈수록 폭이 커지는 (정)사다리꼴일 수 있다. 따라서, 제2 절연층(320)의 상면에서의 관통비아(340) 면적은 제2 절연층(320)의 하면에서의 관통비아(340) 면적보다 작다. 이와 달리, 관통비아(340)의 종단면은 직사각형일 수도 있다. 즉, 관통비아(340)의 횡단면적은 제2 절연층(320)의 상면에서 하면으로 갈수록 일정할 수 있다.2 and 3, a through via 340 may be formed in the second insulating layer 320, and the second pad 321 and the third pad 322 may be connected through the through via 340. Can be. That is, the through via 340 penetrates from the exposed upper surface of the second insulating layer 320 to the lower surface of the second insulating layer 320, and the second pads 321 and the third ends of the through via 340 are opposite. Pads 322 may be formed respectively. As shown in FIG. 3, the longitudinal cross section of the through via 340 may be a (positive) trapezoid having a width that increases from the upper surface of the second insulating layer 320 to the lower surface. Therefore, the area of the through via 340 on the upper surface of the second insulating layer 320 is smaller than the area of the through via 340 on the lower surface of the second insulating layer 320. Alternatively, the longitudinal cross section of the through via 340 may be rectangular. That is, the cross-sectional area of the through via 340 may be constant from the upper surface of the second insulating layer 320 to the lower surface.

도 2 및 도 3에 도시된 것과 같이, 제2 절연층(320)의 하면에는 제4 패드(323) 및 전도패턴(324)이 형성될 수 있다. 제4 패드(323)는 제3 패드(322)와 전도패턴(324)으로 연결된다. As illustrated in FIGS. 2 and 3, a fourth pad 323 and a conductive pattern 324 may be formed on the bottom surface of the second insulating layer 320. The fourth pad 323 is connected to the third pad 322 by the conductive pattern 324.

제4 패드(323)의 위치는 제1 패드(311)의 위치에 대응되게 형성될 수 있으며, 구체적으로 제4 패드(323)를 제2 절연층(320)의 상면으로 투영하였을 때, 투영된 제4 패드(323)는 제1 절연층(310)의 하면과 겹치고, 나아가서 제1 패드(311) 및 제4 패드(323)를 제2 절연층(320)의 상면으로 투영하였을 때, 투영된 제1 패드(311) 및 제4 패드(323)가 서로 겹칠 수 있다.The position of the fourth pad 323 may be formed to correspond to the position of the first pad 311. Specifically, the fourth pad 323 is projected when the fourth pad 323 is projected onto the upper surface of the second insulating layer 320. The fourth pad 323 overlaps the lower surface of the first insulating layer 310, and when the first pad 311 and the fourth pad 323 are projected onto the upper surface of the second insulating layer 320, the fourth pad 323 is projected. The first pad 311 and the fourth pad 323 may overlap each other.

제4 패드(323)의 크기는 제2 패드(321), 제3 패드(322)의 크기보다 클 수 있다. 또한, 제4 패드(323)의 크기는 제1 패드(311)의 크기와 거의 동일할 수 있다. The size of the fourth pad 323 may be larger than that of the second pad 321 and the third pad 322. In addition, the size of the fourth pad 323 may be substantially the same as the size of the first pad 311.

제4 패드(323)는 제2 기판(200)과 접합될 수 있다. 이 경우, 제4 패드(323)와 제2 기판 사이에는 저융점금속부재(S)가 개재될 수 있다. 즉, 도 4 및 도 5에 도시된 것과 같이, 제4 패드(323) 하에 저융점금속부재(S)가 형성될 수 있다.The fourth pad 323 may be bonded to the second substrate 200. In this case, the low melting point metal member S may be interposed between the fourth pad 323 and the second substrate. That is, as illustrated in FIGS. 4 and 5, the low melting point metal member S may be formed under the fourth pad 323.

다시 말하면, 제3 패드(322)만 존재하고 제4 패드(323)가 없는 경우에는 제3 패드(322)가 제2 기판(200)과 접합(제3 패드(322) 하에 저융점금속부재가 형성)되고, 제3 패드(322)와 제4 패드(323)가 모두 존재하는 경우에는 제4 패드(323)가 제2 기판(200)과 접합(제4 패드(323) 하에 저융점금속부재(S)가 형성)될 수 있다. In other words, when only the third pad 322 is present and there is no fourth pad 323, the third pad 322 is bonded to the second substrate 200 (a low melting point metal member is disposed under the third pad 322). Formed), and when the third pad 322 and the fourth pad 323 are present, the fourth pad 323 is bonded to the second substrate 200 (the low melting point metal member under the fourth pad 323). (S) can be formed).

도 20은 제2 절연층(320)의 상면(320a)과 하면(320c) 그리고 그 사이에 개재된 측면(320b)을 모식적으로 도시한 것이며, 제2 절연층(320)의 상면(320a), 측면(320b) 및 하면(320c)을 전개도처럼 펼쳐놓은 것이다.20 schematically illustrates an upper surface 320a and a lower surface 320c of the second insulating layer 320 and a side surface 320b interposed therebetween, and an upper surface 320a of the second insulating layer 320. The side surface 320b and the lower surface 320c are unfolded as a development view.

도 20의 (a)는 제2 패드(321)가 제3 패드(322)와 관통비아(340)를 통해 연결되고, 제4 패드(323)는 없는 예를 도시한 것이다. 도 20의 (b)는 제2 패드(321)가 제3 패드(322)와 관통비아(340)를 통해 연결되고, 제4 패드(323)가 전도패턴(324)를 통해 제3 패드(322)와 연결된 예를 도시한 것이다. (a)의 경우, 제3 패드(322)에 저융점금속부재가 결합될 수 있고, (b)의 경우, 제4 패드(323)에 저융점금속부재가 결합된다. FIG. 20A illustrates an example in which the second pad 321 is connected to the third pad 322 through the through via 340, and there is no fourth pad 323. 20B, the second pad 321 is connected to the third pad 322 through the through via 340, and the fourth pad 323 is connected to the third pad 322 through the conductive pattern 324. Shows an example connected with). In the case of (a), the low melting point metal member may be coupled to the third pad 322, and in the case of (b), the low melting point metal member is coupled to the fourth pad 323.

전도패턴(324)은 도체로 이루어져 제3 패드(322)와 제4 패드(323)를 전기적으로 연결하는 전기신호 전달로(路)이다. 제3 패드(322)와 제4 패드(323)가 이격되어 형성되면, 전도패턴(324)이 요구된다.The conductive pattern 324 is made of a conductor and is an electrical signal transmission path for electrically connecting the third pad 322 and the fourth pad 323. When the third pad 322 and the fourth pad 323 are spaced apart from each other, the conductive pattern 324 is required.

연결패턴(330)은 상기 제1 패드(311)와 상기 제2 패드(321)를 연결하도록 제1 절연층(310) 및/또는 제2 절연층(320)의 표면을 따라 형성되는 전기신호 전달로(路)이다. The connection pattern 330 transmits an electrical signal formed along a surface of the first insulating layer 310 and / or the second insulating layer 320 to connect the first pad 311 and the second pad 321. It is a road.

연결패턴(330)은 제1 연결패턴(331)을 포함할 수 있다. 제1 연결패턴(331)은 제1 절연층(310)의 측면에 형성되는 패턴이다. 제1 패드(311)와 제2 패드(321)가 제1 절연층(310)의 측면에 아주 가깝게 형성되는 경우에, 연결패턴(330)이 제1 연결패턴(331)을 포함하고, 제1 연결패턴(331) 양단에 제1 패드(311) 및 제2 패드(321)가 직접 연결될 수 있다. The connection pattern 330 may include a first connection pattern 331. The first connection pattern 331 is a pattern formed on the side of the first insulating layer 310. When the first pad 311 and the second pad 321 are formed very close to the side surfaces of the first insulating layer 310, the connection pattern 330 includes the first connection pattern 331, and the first The first pad 311 and the second pad 321 may be directly connected to both ends of the connection pattern 331.

제1 연결패턴(331)은 제1 기판(100)과 제2 기판(200)을 연결하는 방향으로 연장되기 때문에, 제1 기판(100) 및 제2 기판(200)에 대해 수직으로 형성될 수 있으나, 반드시 수직일 필요는 없고 필요에 따라 비스듬하게 형성될 수 있다.Since the first connection pattern 331 extends in a direction connecting the first substrate 100 and the second substrate 200, the first connection pattern 331 may be formed perpendicular to the first substrate 100 and the second substrate 200. However, it does not necessarily need to be vertical and may be formed obliquely as needed.

한편, 연결패턴(330)은 제1 연결패턴(331)뿐만 아니라, 제2 연결패턴(332) 및/또는 제3 연결패턴(333)을 더 포함할 수 있다. 제2 연결패턴(332)은 제1 절연층(310)의 상면에 형성되며, 제3 연결패턴(333)은 제2 절연층(320)의 노출된 상면에 형성된다. 연결패턴(330)이 제1 연결패턴(331), 제2 연결패턴(332), 제3 연결패턴(333)을 모두 포함하는 경우, 제1 패드(311)-제2 연결패턴(332)-제1 연결패턴(331)-제3 연결패턴(333)-제2 패드(321)와 같은 경로로 전기신호가 전달될 수 있다. 이러한 경로는 중간에 끊김이 없이 연속적으로 형성된다. The connection pattern 330 may further include not only the first connection pattern 331 but also the second connection pattern 332 and / or the third connection pattern 333. The second connection pattern 332 is formed on the top surface of the first insulating layer 310, and the third connection pattern 333 is formed on the exposed top surface of the second insulating layer 320. When the connection pattern 330 includes all of the first connection pattern 331, the second connection pattern 332, and the third connection pattern 333, the first pad 311-the second connection pattern 332- An electrical signal may be transmitted through the same path as the first connection pattern 331, the third connection pattern 333, and the second pad 321. This path is formed continuously without interruption in the middle.

도 2 및 도 4에는 연결패턴(330)이 제1 연결패턴(331), 제2 연결패턴(332), 제3 연결패턴(333)을 모두 포함하고 있다. 하지만, 연결패턴(330)은 상술한 것과 같이 제1 연결패턴(331)만 포함할 수도 있고, 제1 연결패턴(331) 외에 제2 연결패턴(332) 또는 제3 연결패턴(333) 중 어느 하나만 포함할 수 있다. 도 6 내지 도 9에는 연결패턴(330)이 제1 연결패턴(331) 및 제2 연결패턴(332)만 포함하고 있다. 2 and 4, the connection pattern 330 includes all of the first connection pattern 331, the second connection pattern 332, and the third connection pattern 333. However, the connection pattern 330 may include only the first connection pattern 331 as described above, and any of the second connection pattern 332 or the third connection pattern 333 in addition to the first connection pattern 331. Can contain only one. 6 to 9, the connection pattern 330 includes only the first connection pattern 331 and the second connection pattern 332.

한편, 도 21을 참조하면, 다양한 연결패턴(330)이 도시되어 있다. 도 21에는 제1 절연층(310)의 상면(310a), 측면(310b), 제2 절연층(320)의 상면(320a)가 펼쳐진 전개도와 같이 도시되어 있다. (a)는 연결패턴(330)이 제1 연결패턴(331)만을 포함하는 경우, (b)는 연결패턴(330)이 제1 연결패턴(331) 및 제2 연결패턴(332)을 포함하는 경우, (c)는 연결패턴(330)이 제1 연결패턴(331) 및 제3 연결패턴(333)을 포함하는 경우, (d)는 연결패턴(330)이 제1 연결패턴(331), 제2 연결패턴(332) 및 제3 연결패턴(333)을 모두 포함하는 경우를 각각 도시한다.Meanwhile, referring to FIG. 21, various connection patterns 330 are illustrated. In FIG. 21, the top surface 310a, the side surface 310b of the first insulating layer 310, and the top surface 320a of the second insulating layer 320 are shown in a developed view. (a) indicates that the connection pattern 330 includes only the first connection pattern 331, and (b) indicates that the connection pattern 330 includes the first connection pattern 331 and the second connection pattern 332. In this case, (c) the connection pattern 330 includes the first connection pattern 331 and the third connection pattern 333, (d) the connection pattern 330 is the first connection pattern 331, The case where both the second connection pattern 332 and the third connection pattern 333 are included is shown.

제1 패드(311), 제2 패드(321)는 각각 복수로 형성될 수 있다. 연결패턴(330) 역시 복수로 형성될 수 있다. 이 경우, 제1 패드(311)와 제2 패드(321)의 개수는 동일하고, 각각의 연결패턴(330)은 제1 패드(311)와 제2 패드(321)를 일대일로 연결할 수 있다. 한편, 이러한 복수의 연결패턴(330)은 서로 평행하게 배치될 수 있다. A plurality of first pads 311 and second pads 321 may be formed. The connection pattern 330 may also be formed in plural. In this case, the number of the first pad 311 and the second pad 321 is the same, and each connection pattern 330 may connect the first pad 311 and the second pad 321 in a one-to-one manner. On the other hand, the plurality of connection patterns 330 may be arranged in parallel to each other.

도 6 및 도 7에 도시된 바와 같이, 인터포저(300)는 복수의 블록(block)으로 이루어질 수 있고, 이러한 복수의 블록은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다. 이 경우, 복수의 블록에 의하여 내측에 공간이 마련된다. As illustrated in FIGS. 6 and 7, the interposer 300 may be formed of a plurality of blocks, and the plurality of blocks may have edges between the first substrate 100 and the second substrate 200. Can be placed in. In this case, a space is provided inside by the some block.

도 6과 같이 제2 절연층(320)의 노출된 상면은 내측의 상기 공간에 위치할 수 있고, 이 경우, 연결패턴(330) 역시 제1 절연층(310)의 내측면에 형성된다. As shown in FIG. 6, the exposed upper surface of the second insulating layer 320 may be located in the space inside, and in this case, the connection pattern 330 is also formed on the inner surface of the first insulating layer 310.

한편, 도 7과 같이 제2 절연층(320)의 노출된 상면이 제1 절연층(310)의 외측에 위치할 수 있고, 이 경우 연결패턴(330)은 제1 절연층(310)의 외측면에 형성된다. 다만, 도 6과 도 7이 융합되어, 복수의 블록 중 몇 개에 있어서, 제2 절연층(320)의 노출된 상면이 제1 절연층(310)의 내측에 있고, 복수의 블록 중 나머지에 있어서, 제2 절연층(320)의 노출된 상면이 제1 절연층(310)의 외측에 있을 수도 있다.On the other hand, as shown in FIG. 7, the exposed upper surface of the second insulating layer 320 may be located outside the first insulating layer 310, and in this case, the connection pattern 330 may be disposed outside the first insulating layer 310. It is formed on the side. 6 and 7 are fused to each other, and in some of the plurality of blocks, the exposed upper surface of the second insulating layer 320 is inside the first insulating layer 310 and the remaining ones of the plurality of blocks. In some embodiments, the exposed upper surface of the second insulating layer 320 may be outside the first insulating layer 310.

도 8 및 도 9를 참조하면, 제1 절연층(310)은 제1 캐비티(C1)를 포함할 수 있고, 제2 절연층(320)은 제2 캐비티(C2)를 포함할 수 있다. 제1 캐비티(C1)는 제1 절연층(310)의 내측에 형성되고, 제2 캐비티(C2)는 제2 절연층(320)의 내측에 형성되며, 제1 캐비티(C1)와 제2 캐비티(C2)는 서로 연통될 수 있다. 제1 캐비티(C1)의 크기는 제2 캐비티(C2)의 크기보다 크거나 같을 수 있다.8 and 9, the first insulating layer 310 may include a first cavity C1, and the second insulating layer 320 may include a second cavity C2. The first cavity C1 is formed inside the first insulating layer 310, and the second cavity C2 is formed inside the second insulating layer 320, and the first cavity C1 and the second cavity are provided. (C2) may be in communication with each other. The size of the first cavity C1 may be greater than or equal to the size of the second cavity C2.

제1 캐비티(C1) 및 제2 캐비티(C2)를 포함하는 인터포저(300)에 있어서, 제1 절연층(310) 및 제2 절연층(320)은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다.In the interposer 300 including the first cavity C1 and the second cavity C2, the first insulating layer 310 and the second insulating layer 320 are formed of the first substrate 100 and the second substrate. It may be disposed at the edge between the (200).

도 8에 도시된 바와 같이, 제2 절연층(320)의 노출된 상면은 제1 캐비티(C1)를 통해 노출될 수 있다. 즉, 제2 절연층(320)은 제1 절연층(310)의 내측으로 돌출되어, 제2 절연층(320)의 노출된 상면이 제1 절연층(310)의 내측에 위치할 수 있다.As illustrated in FIG. 8, the exposed upper surface of the second insulating layer 320 may be exposed through the first cavity C1. That is, the second insulating layer 320 may protrude to the inside of the first insulating layer 310 so that the exposed upper surface of the second insulating layer 320 may be located inside the first insulating layer 310.

또는 도 9에 도시된 바와 같이, 제2 절연층(320)의 노출된 상면은 제1 절연층(310)의 외측에 위치할 수 있다. 이 경우, 제2 절연층(320)은 제1 절연층(310)의 외측으로 돌출된다.Alternatively, as shown in FIG. 9, the exposed upper surface of the second insulating layer 320 may be located outside the first insulating layer 310. In this case, the second insulating layer 320 protrudes out of the first insulating layer 310.

이하, 상술한 인터포저를 포함하는 인쇄회로기판에 대해 설명한다.Hereinafter, a printed circuit board including the interposer described above will be described.

도 11 내지 도 16을 참조하면, 본 발명의 실시예에 따른 인쇄회로기판은, 제1 기판(100), 제2 기판(200) 및 인터포저(300)를 포함한다.11 to 16, a printed circuit board according to an embodiment of the present invention includes a first substrate 100, a second substrate 200, and an interposer 300.

제1 기판(100), 제2 기판(200)은, 서로 상하로 이격되게 배치되어 복층구조, 스택구조, 샌드위치 구조를 이룬다. 구체적으로, 제1 기판(100)의 일면과 제2 기판(200)의 일면이 대향하도록 제1 기판(100)과 제2 기판(200)이 이격되게 배치된다.The first substrate 100 and the second substrate 200 are spaced apart from each other vertically to form a multilayer structure, a stack structure, and a sandwich structure. Specifically, the first substrate 100 and the second substrate 200 are spaced apart from each other so that one surface of the first substrate 100 and one surface of the second substrate 200 face each other.

제1 기판(100)과 제2 기판(200) 각각은, 판상으로 이루어지고, 복수의 절연재층과 복수의 회로층으로 구성된 다층기판일 수 있고, 회로층을 기준으로 8층 또는 10층인 다층기판일 수 있다.Each of the first substrate 100 and the second substrate 200 may have a plate shape, and may be a multilayer substrate composed of a plurality of insulating layers and a plurality of circuit layers, and may be eight or ten layers based on the circuit layers. Can be.

제1 기판(100) 및 제2 기판(200)의 절연재층은 에폭시 수지, 폴리이미드 수지, BT 수지, LCP(Liquid Crystal Polymer) 등과 같은 절연물질로 이루어진 층이다. 회로층은 구리(Cu)와 같은 금속 등의 전도성물질로 이루어지고 특정 패턴을 가지도록 설계된다. 회로층은 절연재층의 단면 또는 양면에 형성되고, 서로 다른 층의 회로층은 절연재층을 관통하는 비아도체를 통하여 전기적으로 연결될 수 있다.The insulating material layers of the first substrate 100 and the second substrate 200 are layers made of an insulating material such as epoxy resin, polyimide resin, BT resin, liquid crystal polymer (LCP), and the like. The circuit layer is made of a conductive material such as metal such as copper (Cu) and is designed to have a specific pattern. The circuit layer may be formed on one or both surfaces of the insulating material layer, and the circuit layers of different layers may be electrically connected through a via conductor passing through the insulating material layer.

제1 기판(100)의 일면에는 복수의 제1 전자소자(E1)가 실장된다. 여기서, 제1 전자소자(E1)는 능동소자, 수동소자, 집적회로 등을 포함할 수 있으나, 종류가 제한되지 않는다. 또한, 제1 기판(100)의 타면에는 복수의 제3 전자소자(E3)가 실장될 수 있다.A plurality of first electronic elements E1 are mounted on one surface of the first substrate 100. Here, the first electronic device E1 may include an active device, a passive device, an integrated circuit, but is not limited in kind. In addition, a plurality of third electronic devices E3 may be mounted on the other surface of the first substrate 100.

제1 기판(100)의 일면에는 제1 단자(110)가 구비된다. 제1 단자(110)는 제1 전자소자(E1) 및/또는 제3 전자소자(E3)와 회로층으로 전기적으로 연결될 수 있다. 특히, 제1 단자(110)와 제3 전자소자(E3)는 회로층뿐만 아니라 제1 기판(100)을 관통하여 형성되는 비아도체들을 통해 연결된다.The first terminal 110 is provided on one surface of the first substrate 100. The first terminal 110 may be electrically connected to the first electronic device E1 and / or the third electronic device E3 in a circuit layer. In particular, the first terminal 110 and the third electronic device E3 are connected through the via conductors formed through the first substrate 100 as well as the circuit layer.

제1 단자(110)는 제1 기판(100)의 일면 측으로 최외층에 위치한 회로층의 일부일 수 있다. 구체적으로, 제1 단자(110)는, 제1 기판(100)의 최외층의 절연재층에 형성되되 솔더레지스트로 커버된 회로층의 일부로서 솔더레지스트의 개구를 통해 노출된 것일 수 있다. The first terminal 110 may be a part of a circuit layer positioned at the outermost layer toward one surface side of the first substrate 100. Specifically, the first terminal 110 may be formed in the insulating material layer of the outermost layer of the first substrate 100 but exposed through the opening of the solder resist as part of the circuit layer covered with the solder resist.

제1 단자(110)는 제1 패드(311)와 저융점금속부재(S)를 통해 결합될 수 있다. 따라서, 제1 단자(110)와 제1 패드(311)의 위치는 서로 대응할 수 있고, 제1 단자(110)의 개수와 제1 패드(311)의 개수 역시 서로 동일할 수 있다.The first terminal 110 may be coupled to the first pad 311 through the low melting point metal member S. Accordingly, the positions of the first terminal 110 and the first pad 311 may correspond to each other, and the number of the first terminals 110 and the number of the first pads 311 may also be the same.

제2 기판(200)의 일면에는 복수의 제2 전자소자(E2)가 실장된다. 여기서, 제2 전자소자(E2)는 능동소자, 수동소자, 집적회로 등을 포함할 수 있고, 종류가 제한되지 않는다.A plurality of second electronic elements E2 are mounted on one surface of the second substrate 200. Here, the second electronic device E2 may include an active device, a passive device, an integrated circuit, and the like, and the type is not limited.

또한, 제2 기판(200)의 일면에는 제2 단자(210)가 구비된다. 제2 단자(210)는 제2 전자소자(E2)와 회로층으로 전기적으로 연결될 수 있다.In addition, a second terminal 210 is provided on one surface of the second substrate 200. The second terminal 210 may be electrically connected to the second electronic device E2 through a circuit layer.

제2 단자(210)는 제2 기판(200)의 일면측으로 최외층에 위치한 회로층의 일부일 수 있다. 구체적으로, 제2 단자(210)는, 제2 기판(200)의 최외층의 절연재층에 형성되되, 솔더레지스트로 커버된 회로층의 일부로서 솔더레지스트의 개구를 통해 노출된 것일 수 있다. The second terminal 210 may be a part of a circuit layer positioned at the outermost layer on one side of the second substrate 200. Specifically, the second terminal 210 may be formed in the insulating material layer of the outermost layer of the second substrate 200, and may be exposed through an opening of the solder resist as part of the circuit layer covered with the solder resist.

제2 단자(210)는 제3 패드(322) 또는 제4 패드(323)와 저융점금속부재(S)를 통해 결합될 수 있다. 따라서, 제2 단자(210)와 제3 패드(322)(또는 제4 패드(323))의 위치는 서로 대응할 수 있고, 제2 단자(210)의 개수와 제3 패드(322)(또는 제4 패드(323))의 개수 역시 서로 동일할 수 있다.The second terminal 210 may be coupled to the third pad 322 or the fourth pad 323 through the low melting point metal member S. Accordingly, the positions of the second terminal 210 and the third pad 322 (or the fourth pad 323) may correspond to each other, and the number of the second terminals 210 and the third pad 322 (or the first pad) may correspond to each other. The number of four pads 323 may also be the same.

제1 기판(100)의 일면과 제2 기판(200)의 일면이 서로 마주보며, 제1 단자(110)와 제2 단자(210)가 서로 마주본다. 여기서, 제1 단자(110)와 제2 단자(210) 위치는 서로 대응되며, 구체적으로 제1 단자(110)에서 제2 단자(210)로(또는 그 역으로) 연결하는 선(예를 들어, 제1 단자(110)과 제2 단자(210)의 각 중심을 연결한 선)이 제1 기판(100)과 제2 기판(200) 각각과 수직을 이룰 수 있다. 다만, 제1 단자(110)와 제2 단자(210)의 위치가 정확히 일치하지 않고, 서로 연결될 수 있는 범위 내에서 제1 단자(110)와 제2 단자(210)의 위치가 어긋날 수 있다. 즉, 제1 단자(110)에서 제2 단자(210)로(또는 그 역으로) 연결하는 선(예를 들어, 제1 단자(110)과 제2 단자(210)의 각 중심을 연결한 선)이 제1 기판(100)과 제2 기판(220)에 대해 사선이 될 수 있다. One surface of the first substrate 100 and one surface of the second substrate 200 face each other, and the first terminal 110 and the second terminal 210 face each other. Here, the positions of the first terminal 110 and the second terminal 210 correspond to each other, specifically, a line (for example, vice versa) connecting the first terminal 110 to the second terminal 210 (or vice versa). The lines connecting the centers of the first terminal 110 and the second terminal 210 may be perpendicular to each of the first and second substrates 100 and 200. However, the positions of the first terminal 110 and the second terminal 210 do not exactly match, and the positions of the first terminal 110 and the second terminal 210 may be shifted within a range that may be connected to each other. In other words, a line connecting the first terminal 110 to the second terminal 210 (or vice versa) (for example, a line connecting each center of the first terminal 110 and the second terminal 210). ) May be oblique to the first substrate 100 and the second substrate 220.

한편, 제1 단자(110)와 제2 단자(210) 각각은 복수로 형성될 수 있고, 복수의 제1 단자(110)와 복수의 제2 단자(210)는 하나씩 서로 대응하여 형성될 수 있다. 또한, 제1 단자(110)와 제2 단자(210)의 개수에 따라 제1 패드(311) 내지 제4 패드(323)의 개수도 결정될 수 있다.Meanwhile, each of the first terminal 110 and the second terminal 210 may be formed in plurality, and the plurality of first terminals 110 and the plurality of second terminals 210 may be formed to correspond to each other one by one. . In addition, the number of the first pad 311 to the fourth pad 323 may also be determined according to the number of the first terminal 110 and the second terminal 210.

인터포저(300)는 제1 기판(100)과 제2 기판(200) 사이에 개재된다. 즉, 인터포저(300)는 제1 기판(100)의 일면과 제2 기판(200)의 일면과 모두 결합되며, 제1 기판(100) 및 제2 기판(200)의 이격 상태는 인터포저(300)에 의해 유지될 수 있다.The interposer 300 is interposed between the first substrate 100 and the second substrate 200. That is, the interposer 300 is coupled to both one surface of the first substrate 100 and one surface of the second substrate 200, and the spaced apart state of the first substrate 100 and the second substrate 200 is an interposer ( 300).

도 11을 참조하면, 인터포저(300)는 복수의 블록(block)으로 이루어질 수 있고, 이러한 복수의 블록은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다. 이 경우, 복수의 블록에 의하여 내측에 공간이 마련된다. 도 13에 도시된 바와 같이 상기 공간 내에 제1 전자소자(E1) 및 제2 전자소자(E2)가 삽입될 수 있다.Referring to FIG. 11, the interposer 300 may be formed of a plurality of blocks, and the plurality of blocks may be disposed at an edge between the first substrate 100 and the second substrate 200. . In this case, a space is provided inside by the some block. As shown in FIG. 13, a first electronic device E1 and a second electronic device E2 may be inserted into the space.

도 11에 도시된 바와 같이, 인터포저(300)에서 제2 절연층(320)의 노출된 상면은 내측의 상기 공간 쪽에 위치할 수 있고, 이 경우, 연결패턴(330) 역시 제1 절연층(310)의 내측면에 형성된다. As shown in FIG. 11, the exposed upper surface of the second insulating layer 320 in the interposer 300 may be located at the inner side of the space, and in this case, the connection pattern 330 may also be the first insulating layer ( 310 is formed on the inner side.

도 12를 참조하면, 인터포저(300)에서 제1 절연층(310)은 제1 캐비티(C1)를 포함할 수 있고, 제2 절연층(320)은 제2 캐비티(C2)를 포함할 수 있다. 제1 캐비티(C1)는 제1 절연층(310)의 내측에 형성되고, 제2 캐비티(C2)는 제2 절연층(320)의 내측에 형성되며, 제1 캐비티(C1)와 제2 캐비티(C2)는 서로 연통될 수 있다. 제1 캐비티(C1)의 크기는 제2 캐비티(C2)의 크기보다 클 수 있다.Referring to FIG. 12, in the interposer 300, the first insulating layer 310 may include a first cavity C1, and the second insulating layer 320 may include a second cavity C2. have. The first cavity C1 is formed inside the first insulating layer 310, and the second cavity C2 is formed inside the second insulating layer 320, and the first cavity C1 and the second cavity are provided. (C2) may be in communication with each other. The size of the first cavity C1 may be larger than the size of the second cavity C2.

제1 캐비티(C1) 및 제2 캐비티(C2)를 포함하는 인터포저(300)에 있어서, 제1 절연층(310) 및 제2 절연층(320)은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다. 이 경우, 제1 캐비티(C1) 및 제2 캐비티(C2) 내로 제1 전자소자(E1) 및 제2 전자소자(E2)가 삽입될 수 있다(도 13 참고).In the interposer 300 including the first cavity C1 and the second cavity C2, the first insulating layer 310 and the second insulating layer 320 are formed of the first substrate 100 and the second substrate. It may be disposed at the edge between the (200). In this case, the first electronic device E1 and the second electronic device E2 may be inserted into the first cavity C1 and the second cavity C2 (see FIG. 13).

도 12에 도시된 바와 같이, 제2 절연층(320)의 노출된 상면은 제1 캐비티(C1)를 통해 노출될 수 있다. 즉, 제2 절연층(320)은 제1 절연층(310)의 내측으로 돌출되어, 제2 절연층(320)의 노출된 상면이 제1 절연층(310)의 내측에 위치할 수 있다.As illustrated in FIG. 12, the exposed upper surface of the second insulating layer 320 may be exposed through the first cavity C1. That is, the second insulating layer 320 may protrude to the inside of the first insulating layer 310 so that the exposed upper surface of the second insulating layer 320 may be located inside the first insulating layer 310.

도 14를 참조하면, 인터포저(300)는 복수의 블록(block)으로 이루어질 수 있고, 이러한 복수의 블록은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다. 이 경우, 복수의 블록에 의하여 내측에 공간이 마련된다. 도 16에 도시된 바와 같이 상기 공간 내에 제1 전자소자(E1) 및 제2 전자소자(E2)가 삽입될 수 있다.Referring to FIG. 14, the interposer 300 may be formed of a plurality of blocks, and the plurality of blocks may be disposed at an edge between the first substrate 100 and the second substrate 200. . In this case, a space is provided inside by the some block. As shown in FIG. 16, a first electronic device E1 and a second electronic device E2 may be inserted into the space.

도 14에 도시된 바와 같이, 인터포저(300)에서 제2 절연층(320)의 노출된 상면은 제1 절연층(310)의 외측에 위치할 수 있고, 이 경우, 연결패턴(330) 역시 제1 절연층(310)의 외측면에 형성된다. As shown in FIG. 14, the exposed top surface of the second insulating layer 320 in the interposer 300 may be located outside the first insulating layer 310, and in this case, the connection pattern 330 may also be located. It is formed on the outer surface of the first insulating layer 310.

도 15를 참조하면, 인터포저(300)에서 제1 절연층(310)은 제1 캐비티(C1)를 포함할 수 있고, 제2 절연층(320)은 제2 캐비티(C2)를 포함할 수 있다. 제1 캐비티(C1)는 제1 절연층(310)의 내측에 형성되고, 제2 캐비티(C2)는 제2 절연층(320)의 내측에 형성되며, 제1 캐비티(C1)와 제2 캐비티(C2)는 서로 연통될 수 있다. 제1 캐비티(C1)의 크기는 제2 캐비티(C2)의 크기와 같을 수 있다.Referring to FIG. 15, in the interposer 300, the first insulating layer 310 may include a first cavity C1, and the second insulating layer 320 may include a second cavity C2. have. The first cavity C1 is formed inside the first insulating layer 310, and the second cavity C2 is formed inside the second insulating layer 320, and the first cavity C1 and the second cavity are provided. (C2) may be in communication with each other. The size of the first cavity C1 may be the same as the size of the second cavity C2.

제1 캐비티(C1) 및 제2 캐비티(C2)를 포함하는 인터포저(300)에 있어서, 제1 절연층(310) 및 제2 절연층(320)은 제1 기판(100)과 제2 기판(200)의 사이의 가장자리에 배치될 수 있다. 이 경우, 제1 캐비티(C1) 및 제2 캐비티(C2) 내로 제1 전자소자(E1) 및 제2 전자소자(E2)가 삽입될 수 있다(도 16 참고).In the interposer 300 including the first cavity C1 and the second cavity C2, the first insulating layer 310 and the second insulating layer 320 are formed of the first substrate 100 and the second substrate. It may be disposed at the edge between the (200). In this case, the first electronic device E1 and the second electronic device E2 may be inserted into the first cavity C1 and the second cavity C2 (see FIG. 16).

도 15에 도시된 바와 같이, 제2 절연층(320)의 노출된 상면은 제1 절연층(310)의 외측에 위치할 수 있다. 이 경우, 제2 절연층(320)은 제1 절연층(310)의 외측으로 돌출된다.As shown in FIG. 15, the exposed top surface of the second insulating layer 320 may be located outside the first insulating layer 310. In this case, the second insulating layer 320 protrudes out of the first insulating layer 310.

이하, 인터포저를 형성하는 방법에 대해 설명한다.Hereinafter, the method of forming an interposer is demonstrated.

도 17 내지 도 19는 본 발명의 실시예에 따른 인터포저의 제조 방법을 나타낸 도면이다.17 to 19 illustrate a method of manufacturing an interposer according to an embodiment of the present invention.

도 17(a) 및 도 17(b)는 제1 절연층(310)의 형상을 가공한 뒤 가공된 제1 절연층(310)을 제2 절연층(320)에 부착하는 단계이다. 제1 절연층(310)과 제2 절연층(320)의 부착은 DAF 등의 접착부재(A)로 이루어질 수 있다.17A and 17B illustrate a step of attaching the processed first insulating layer 310 to the second insulating layer 320 after processing the shape of the first insulating layer 310. The attachment of the first insulating layer 310 and the second insulating layer 320 may be made of an adhesive member A such as DAF.

도 17(c)는 제1 절연층(310)의 표면 및 제2 절연층(320)의 표면에 드라이 필름과 같은 감광성 필름이 부착되는 단계이다. FIG. 17C illustrates a step of attaching a photosensitive film such as a dry film to the surface of the first insulating layer 310 and the surface of the second insulating layer 320.

도 17(d)는 부착된 감광성 필름에 노광이 수행되는 단계이고, 여기서 노광이 수행된 후 현상 과정이 진행될 수 있다. 다만, 감광성 필름에 노광을 수행할 때에는 감광성 필름에 마스크(mask)가 커버되어 필요한 부분에만 노광이 이루어지도록 한다. 예를 들어, 감광성 필름이 포지티브 타입(positive type)인 경우, 노광된 영역이 현상으로 제거되며, 감광성 필름이 네거티브 타입(negative type)인 경우, 노광되지 않은 영역이 현상으로 제거된다. 이러한 노광 및 현상 과정을 통해 감광성 필름에는 개구가 형성된다. FIG. 17D illustrates an exposure performed on the attached photosensitive film, and the developing process may be performed after the exposure is performed. However, when performing exposure to the photosensitive film, a mask is covered to the photosensitive film so that the exposure is performed only on a necessary portion. For example, when the photosensitive film is of a positive type, the exposed areas are removed by development, and when the photosensitive film is a negative type, the unexposed areas are removed by development. Through such exposure and development, openings are formed in the photosensitive film.

도 17(e)에서는 감광성 필름에 형성된 개구 내에 도금층을 형성하여 제1 패드(311), 연결패턴(330), 제2 패드(321)를 형성한다.In FIG. 17E, the plating layer is formed in the opening formed in the photosensitive film to form the first pad 311, the connection pattern 330, and the second pad 321.

도 17(f)에서는 제2 절연층(320)에 비아홀(VH)이 형성된다 비아홀(VH)은 제2 패드(321)와 맞닿을 수 있다. 비아홀(VH)은 레이저 가공, 포토리소그래피 공정, 비트 드릴 등의 방식으로 형성될 수 있다. 한편, 도 17(f)에 도시된 것과 같이 제1 절연층(310)과 제2 절연층(320)을 상하 반전시켜 제2 절연층(320) 하면에서부터 비아홀(VH)을 가공하게 되면, 제1 절연층(310)과 제2 절연층(320)을 원위치 시켰을 때, 비아홀(VH)의 횡단면적은 제2 절연층(320)의 상면에서 하면으로 갈수록 커질 수 있다.In FIG. 17F, the via hole VH is formed in the second insulating layer 320. The via hole VH may contact the second pad 321. The via hole VH may be formed by laser processing, a photolithography process, a bit drill, or the like. Meanwhile, when the via hole VH is processed from the lower surface of the second insulating layer 320 by vertically inverting the first insulating layer 310 and the second insulating layer 320 as shown in FIG. When the first insulating layer 310 and the second insulating layer 320 are replaced, the cross-sectional area of the via hole VH may increase from the upper surface of the second insulating layer 320 to the lower surface thereof.

도 17(g)는 비아홀(VH) 내에 도금층을 형성하고, 제3 패드(322), 제4 패드(323) 및 전도패턴(324)을 형성하는 단계이다. 제3 패드(322), 제4 패드(323) 및 전도패턴(324) 형성 시, 상술한 감광성 필름이 동일한 방식으로 사용될 수 있다.FIG. 17G illustrates a step of forming a plating layer in the via hole VH and forming a third pad 322, a fourth pad 323, and a conductive pattern 324. In forming the third pad 322, the fourth pad 323, and the conductive pattern 324, the above-described photosensitive film may be used in the same manner.

도 17(h)는 제2 절연층(320)을 가공하는 단계이다. 제2 절연층(320)은 필요한 크기에 따라 절단될 수 있다. 17 (h) is a step of processing the second insulating layer 320. The second insulating layer 320 may be cut according to the required size.

상술한 과정을 통해 제조되는 인터포저는 도 2에 도시되어 있다.The interposer manufactured through the above-described process is illustrated in FIG. 2.

도 18(a) 및 도 18(b)는 제1 절연층(310)의 형상을 가공한 뒤 가공된 제1 절연층(310)을 제2 절연층(320)에 부착하는 단계이다. 제1 절연층(310)과 제2 절연층(320)의 부착은 DAF 등의 접착부재(A)로 이루어질 수 있다. 한편, 제1 절연층(310)의 내측에 제1 캐비티(C1)가 형성된 후에 제1 캐비티(C1)를 구비한 제1 절연층(310)이 제2 절연층(320)에 부착될 수 있다.18A and 18B illustrate a step of attaching the processed first insulating layer 310 to the second insulating layer 320 after processing the shape of the first insulating layer 310. The attachment of the first insulating layer 310 and the second insulating layer 320 may be made of an adhesive member A such as DAF. Meanwhile, after the first cavity C1 is formed inside the first insulating layer 310, the first insulating layer 310 having the first cavity C1 may be attached to the second insulating layer 320. .

도 18(c)는 제1 절연층(310)의 표면 및 제2 절연층(320)의 표면에 드라이 필름과 같은 감광성 필름이 부착되는 단계이다. FIG. 18C illustrates a step of attaching a photosensitive film such as a dry film to the surface of the first insulating layer 310 and the surface of the second insulating layer 320.

도 18(d)는 부착된 감광성 필름에 노광이 수행되는 단계이고, 여기서 노광이 수행된 후 현상 과정이 진행될 수 있다. 다만, 감광성 필름에 노광을 수행할 때에는 감광성 필름에 마스크(mask)가 커버되어 필요한 부분에만 노광이 이루어지도록 한다. 예를 들어, 감광성 필름이 포지티브 타입(positive type)인 경우, 노광된 영역이 현상으로 제거되며, 감광성 필름이 네거티브 타입(negative type)인 경우, 노광되지 않은 영역이 현상으로 제거된다. 이러한 노광 및 현상 과정을 통해 감광성 필름에는 개구가 형성된다. FIG. 18D illustrates an exposure performed on the attached photosensitive film, and the development process may be performed after the exposure is performed. However, when performing exposure to the photosensitive film, a mask is covered to the photosensitive film so that the exposure is performed only on a necessary portion. For example, when the photosensitive film is of a positive type, the exposed areas are removed by development, and when the photosensitive film is a negative type, the unexposed areas are removed by development. Through such exposure and development, openings are formed in the photosensitive film.

도 18(e)에서는 감광성 필름에 형성된 개구 내에 도금층을 형성하여 제1 패드(311), 연결패턴(330), 제2 패드(321)를 형성한다. 여기서 연결패턴(330)은 제1 절연층(310)의 외측면에는 형성되지 않고, 제1 절연층(310)의 내측면에 형성된다. In FIG. 18E, the plating layer is formed in the opening formed in the photosensitive film to form the first pad 311, the connection pattern 330, and the second pad 321. The connection pattern 330 is not formed on the outer surface of the first insulating layer 310, but is formed on the inner surface of the first insulating layer 310.

도 18(f)에서는 제2 절연층(320)에 비아홀(VH)이 형성된다 비아홀(VH)은 제2 패드(321)와 맞닿을 수 있다. 비아홀(VH)은 레이저 가공, 포토리소그래피 공정, 비트 드릴 등의 방식으로 형성될 수 있다. 한편, 도 18(f)에 도시된 것과 같이 제1 절연층(310)과 제2 절연층(320)을 상하 반전시켜 제2 절연층(320) 하면에서부터 비아홀(VH)을 가공하게 되면, 제1 절연층(310)과 제2 절연층(320)을 원위치 시켰을 때, 비아홀(VH)의 횡단면적은 제2 절연층(320)의 상면에서 하면으로 갈수록 커질 수 있다.In FIG. 18F, the via hole VH is formed in the second insulating layer 320. The via hole VH may contact the second pad 321. The via hole VH may be formed by laser processing, a photolithography process, a bit drill, or the like. Meanwhile, when the via hole VH is processed from the lower surface of the second insulating layer 320 by vertically inverting the first insulating layer 310 and the second insulating layer 320 as shown in FIG. When the first insulating layer 310 and the second insulating layer 320 are replaced, the cross-sectional area of the via hole VH may increase from the upper surface of the second insulating layer 320 to the lower surface thereof.

도 18(g)는 비아홀(VH) 내에 도금층을 형성하고, 제3 패드(322), 제4 패드(323) 및 전도패턴(324)을 형성하는 단계이다. 제3 패드(322), 제4 패드(323) 및 전도패턴(324) 형성 시, 상술한 감광성 필름이 동일한 방식으로 사용될 수 있다.FIG. 18G illustrates a step of forming a plating layer in the via hole VH and forming a third pad 322, a fourth pad 323, and a conductive pattern 324. In forming the third pad 322, the fourth pad 323, and the conductive pattern 324, the above-described photosensitive film may be used in the same manner.

도 18(h)는 제2 절연층(320)을 가공하는 단계이다. 제2 절연층(320)의 내측에는 제2 캐비티(C2)가 형성된다. 또한 제2 절연층(320)의 외곽도 필요에 따라 절단될 수 있다.18 (h) is a step of processing the second insulating layer 320. The second cavity C2 is formed inside the second insulating layer 320. In addition, the periphery of the second insulating layer 320 may be cut as necessary.

상술한 과정을 통해 제조되는 인터포저는 도 8에 도시되어 있다.The interposer manufactured through the above-described process is illustrated in FIG. 8.

도 19(a) 및 도 19(b)는 제1 절연층(310)의 형상을 가공한 뒤 가공된 제1 절연층(310)을 제2 절연층(320)에 부착하는 단계이다. 제1 절연층(310)과 제2 절연층(320)의 부착은 DAF 등의 접착부재(A)로 이루어질 수 있다. 한편, 제1 절연층(310)의 내측에 제1 캐비티(C1)가 형성된 후에 제1 캐비티(C1)를 구비한 제1 절연층(310)이 제2 절연층(320)에 부착될 수 있다.19A and 19B illustrate a step of attaching the processed first insulating layer 310 to the second insulating layer 320 after processing the shape of the first insulating layer 310. The attachment of the first insulating layer 310 and the second insulating layer 320 may be made of an adhesive member A such as DAF. Meanwhile, after the first cavity C1 is formed inside the first insulating layer 310, the first insulating layer 310 having the first cavity C1 may be attached to the second insulating layer 320. .

도 19(c)는 제1 절연층(310)의 표면 및 제2 절연층(320)의 표면에 드라이 필름과 같은 감광성 필름이 부착되는 단계이다. 19 (c) is a step of attaching a photosensitive film such as a dry film on the surface of the first insulating layer 310 and the surface of the second insulating layer 320.

도 19(d)는 부착된 감광성 필름에 노광이 수행되는 단계이고, 여기서 노광이 수행된 후 현상 과정이 진행될 수 있다. 다만, 감광성 필름에 노광을 수행할 때에는 감광성 필름에 마스크(mask)가 커버되어 필요한 부분에만 노광이 이루어지도록 한다. 예를 들어, 감광성 필름이 포지티브 타입(positive type)인 경우, 노광된 영역이 현상으로 제거되며, 감광성 필름이 네거티브 타입(negative type)인 경우, 노광되지 않은 영역이 현상으로 제거된다. 이러한 노광 및 현상 과정을 통해 감광성 필름에는 개구가 형성된다. FIG. 19D illustrates a step in which exposure is performed on the attached photosensitive film, in which a development process may be performed after the exposure is performed. However, when performing exposure to the photosensitive film, a mask is covered to the photosensitive film so that the exposure is performed only on a necessary portion. For example, when the photosensitive film is of a positive type, the exposed areas are removed by development, and when the photosensitive film is a negative type, the unexposed areas are removed by development. Through such exposure and development, openings are formed in the photosensitive film.

도 19(e)에서는 감광성 필름에 형성된 개구 내에 도금층을 형성하여 제1 패드(311), 연결패턴(330), 제2 패드(321)를 형성한다. 여기서 연결패턴(330)은 제1 절연층(310)의 내측면에는 형성되지 않고, 제1 절연층(310)의 외측면에 형성된다. In FIG. 19E, the plating layer is formed in the opening formed in the photosensitive film to form the first pad 311, the connection pattern 330, and the second pad 321. The connection pattern 330 is not formed on the inner surface of the first insulating layer 310, but is formed on the outer surface of the first insulating layer 310.

도 19(f)에서는 제2 절연층(320)에 비아홀(VH)이 형성된다 비아홀(VH)은 제2 패드(321)와 맞닿을 수 있다. 비아홀(VH)은 레이저 가공, 포토리소그래피 공정, 비트 드릴 등의 방식으로 형성될 수 있다. 한편, 도 19(f)에 도시된 것과 같이 제1 절연층(310)과 제2 절연층(320)을 상하 반전시켜 제2 절연층(320) 하면에서부터 비아홀(VH)을 가공하게 되면, 제1 절연층(310)과 제2 절연층(320)을 원위치 시켰을 때, 비아홀(VH)의 횡단면적은 제2 절연층(320)의 상면에서 하면으로 갈수록 커질 수 있다.In FIG. 19F, the via hole VH is formed in the second insulating layer 320. The via hole VH may contact the second pad 321. The via hole VH may be formed by laser processing, a photolithography process, a bit drill, or the like. Meanwhile, when the via hole VH is processed from the bottom surface of the second insulating layer 320 by vertically inverting the first insulating layer 310 and the second insulating layer 320 as shown in FIG. When the first insulating layer 310 and the second insulating layer 320 are replaced, the cross-sectional area of the via hole VH may increase from the upper surface of the second insulating layer 320 to the lower surface thereof.

도 19(g)는 비아홀(VH) 내에 도금층을 형성하고, 제3 패드(322), 제4 패드(323) 및 전도패턴(324)을 형성하는 단계이다. 제3 패드(322), 제4 패드(323) 및 전도패턴(324) 형성 시, 상술한 감광성 필름이 동일한 방식으로 사용될 수 있다.FIG. 19G illustrates a step of forming a plating layer in the via hole VH and forming a third pad 322, a fourth pad 323, and a conductive pattern 324. In forming the third pad 322, the fourth pad 323, and the conductive pattern 324, the above-described photosensitive film may be used in the same manner.

도 19(h)는 제2 절연층(320)을 가공하는 단계이다. 제2 절연층(320)의 내측에는 제2 캐비티(C2)가 형성된다. 19 (h) is a step of processing the second insulating layer 320. The second cavity C2 is formed inside the second insulating layer 320.

상술한 과정을 통해 제조되는 인터포저는 도 9에 도시되어 있다.The interposer manufactured through the above-described process is illustrated in FIG. 9.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.As mentioned above, although an embodiment of the present invention has been described, those of ordinary skill in the art may add, change, delete or add elements within the scope not departing from the spirit of the present invention described in the claims. The present invention may be modified and changed in various ways, etc., which will also be included within the scope of the present invention.

100: 제1 기판
110: 제1 단자
E1: 제1 전자소자
E3: 제3 전자소자
200: 제2 기판
210: 제2 단자
E2: 제2 전자소자
300: 인터포저
310: 제1 절연층
311: 제1 패드
320: 제2 절연층
321: 제2 패드
322: 제3 패드
323: 제4 패드
324: 전도패턴
330: 연결패턴
331: 제1 연결패턴
332: 제2 연결패턴
333: 제3 연결패턴
340: 관통비아
A: 접착부재
S: 저융점금속부재
VH: 비아홀
C1: 제1 캐비티
C2: 제2 캐비티100: first substrate
110: first terminal
E1: first electronic device
E3: third electronic device
200: second substrate
210: second terminal
E2: second electronic device
300: interposer
310: first insulating layer
311: first pad
320: second insulating layer
321: second pad
322: third pad
323: fourth pad
324: conduction pattern
330: connection pattern
331: first connection pattern
332: second connection pattern
333: third connection pattern
340: through via
A: Adhesive member
S: low melting point metal member
VH: Via Hole
C1: first cavity
C2: second cavity

Claims (31)

제1 절연층;
상면의 일부가 노출되도록 상기 제1 절연층 하에 적층된 제2 절연층;
제1 절연층 상면에 형성된 제1 패드;
상기 제2 절연층의 노출된 상면에 형성된 제2 패드; 및
상기 제1 패드와 상기 제2 패드를 연결하도록 상기 제1 절연층의 측면을 따라 형성되는 제1 연결패턴을 포함하는 인터포저.
A first insulating layer;
A second insulating layer laminated under the first insulating layer to expose a portion of an upper surface thereof;
A first pad formed on an upper surface of the first insulating layer;
A second pad formed on the exposed upper surface of the second insulating layer; And
And a first connection pattern formed along a side surface of the first insulating layer to connect the first pad and the second pad.
제1항에 있어서,
상기 제2 패드와 전기적으로 연결되도록 상기 제2 절연층의 하면에 형성된 제3 패드를 포함하는 인터포저.
The method of claim 1,
And a third pad formed on a bottom surface of the second insulating layer to be electrically connected to the second pad.
제2항에 있어서,
상기 제2 패드와 상기 제3 패드를 전기적으로 연결하도록 상기 제2 절연층을 관통하는 관통비아를 더 포함하는 인터포저.
The method of claim 2,
And a through via penetrating through the second insulating layer to electrically connect the second pad and the third pad.
제3항에 있어서,
상기 제2 절연층의 하면에 형성된 제4 패드; 및
상기 제3 패드와 상기 제4 패드를 연결하는 전도패턴을 더 포함하는 인터포저.
The method of claim 3,
A fourth pad formed on a bottom surface of the second insulating layer; And
The interposer further comprises a conductive pattern connecting the third pad and the fourth pad.
제4항에 있어서,
상기 제1 패드 상에, 그리고 상기 제4 패드 하에 형성되는 저융점금속부재를 더 포함하는 인터포저.
The method of claim 4, wherein
And a low melting point metal member formed on the first pad and under the fourth pad.
제1항에 있어서,
상기 제1 패드와 상기 제1 연결패턴 사이를 연결하도록 상기 제1 절연층의 상면에 형성된 제2 연결패턴을 포함하는 인터포저.
The method of claim 1,
And a second connection pattern formed on an upper surface of the first insulating layer so as to connect between the first pad and the first connection pattern.
제1항에 있어서,
상기 제2 패드와 상기 제1 연결패턴 사이를 연결하도록 상기 제2 절연층의 상면에 형성된 제3 연결패턴을 포함하는 인터포저.
The method of claim 1,
And a third connection pattern formed on an upper surface of the second insulating layer so as to connect between the second pad and the first connection pattern.
제1항에 있어서,
상기 제1 패드 및 상기 제2 패드는 각각 복수로 형성되고,
상기 제1 연결패턴은, 상기 제1 패드 및 상기 제2 패드를 일대일로 연결하도록 복수로 형성되는 인터포저.
The method of claim 1,
The first pad and the second pad are each formed in plurality,
The first connection pattern, a plurality of interposers are formed to connect the first pad and the second pad in a one-to-one.
제1항에 있어서,
상기 제1 절연층 및 상기 제2 절연층은 접착부재로 부착되는 인터포저.
The method of claim 1,
And the first insulating layer and the second insulating layer are attached to each other by an adhesive member.
제1항에 있어서,
상기 제1 절연층 하면에 대한 상기 제1 절연층의 측면의 기울기 45도 이상 90도 이하인 인터포저.
The method of claim 1,
An interposer having an inclination of 45 degrees or more and 90 degrees or less with respect to a lower surface of the first insulating layer with respect to the lower surface of the first insulating layer.
제1항에 있어서,
상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 큰 인터포저.
The method of claim 1,
The thickness of the first insulating layer is greater than the thickness of the second insulating layer.
제1항에 있어서,
상기 제1 절연층은 내측에 제1 캐비티를 포함하고,
상기 제2 절연층은 내측에 제2 캐비티를 포함하고,
상기 제1 캐비티와 상기 제2 캐비티는 연통되는 인터포저.
The method of claim 1,
The first insulating layer includes a first cavity therein,
The second insulating layer includes a second cavity therein,
The first cavity and the second cavity communicate with each other.
제12항에 있어서,
상기 제2 절연층의 노출된 상면은 상기 제1 캐비티를 통해 노출되는 인터포저.
The method of claim 12,
The exposed top surface of the second insulating layer is exposed through the first cavity.
제12항에 있어서,
상기 제2 절연층의 노출된 상면은 상기 제1 절연층의 외측에 위치하는 인터포저.
The method of claim 12,
The exposed upper surface of the second insulating layer is located outside the first insulating layer.
일면에 복수의 제1 전자소자가 실장된 제1 기판;
상기 제1 기판과 마주보는 일면에 복수의 제2 전자소자가 실장된 제2 기판; 및
상기 제1 기판 및 상기 제2 기판을 연결하는 인터포저를 포함하고,
상기 인터포저는,
제1 절연층;
상면의 일부가 노출되도록 상기 제1 절연층 하에 적층된 제2 절연층;
제1 절연층 상면에 형성된 제1 패드;
상기 제2 절연층의 노출된 상면에 형성된 제2 패드; 및
상기 제1 패드와 상기 제2 패드를 연결하도록 상기 제1 절연층의 측면을 따라 형성되는 제1 연결패턴을 포함하는 인쇄회로기판.
A first substrate having a plurality of first electronic devices mounted on one surface thereof;
A second substrate having a plurality of second electronic elements mounted on one surface facing the first substrate; And
An interposer connecting the first substrate and the second substrate;
The interposer,
A first insulating layer;
A second insulating layer laminated under the first insulating layer to expose a portion of an upper surface thereof;
A first pad formed on an upper surface of the first insulating layer;
A second pad formed on the exposed upper surface of the second insulating layer; And
And a first connection pattern formed along a side surface of the first insulating layer to connect the first pad and the second pad.
제15항에 있어서,
상기 제2 패드와 전기적으로 연결되도록 상기 제2 절연층의 하면에 형성된 제3 패드를 포함하는 인쇄회로기판.
The method of claim 15,
And a third pad formed on a bottom surface of the second insulating layer to be electrically connected to the second pad.
제16항에 있어서,
상기 제2 패드와 상기 제3 패드를 전기적으로 연결하도록 상기 제2 절연층을 관통하는 관통비아를 더 포함하는 인쇄회로기판.
The method of claim 16,
And a through via penetrating through the second insulating layer to electrically connect the second pad and the third pad.
제17항에 있어서,
상기 제2 절연층의 하면에 형성된 제4 패드; 및
상기 제3 패드와 상기 제4 패드를 연결하는 전도패턴을 더 포함하는 인쇄회로기판.
The method of claim 17,
A fourth pad formed on a bottom surface of the second insulating layer; And
The printed circuit board further comprises a conductive pattern connecting the third pad and the fourth pad.
제18항에 있어서,
상기 제1 패드 상에, 그리고 상기 제4 패드 하에 형성되는 저융점금속부재를 더 포함하는 인쇄회로기판.
The method of claim 18,
The printed circuit board further comprises a low melting point metal member formed on the first pad and under the fourth pad.
제15항에 있어서,
상기 인터포저는 상기 제1 패드와 상기 제1 연결패턴 사이를 연결하도록 상기 제1 절연층의 상면에 형성된 제2 연결패턴을 더 포함하는 인쇄회로기판.
The method of claim 15,
The interposer may further include a second connection pattern formed on an upper surface of the first insulating layer to connect the first pad and the first connection pattern.
제15항에 있어서,
상기 인터포저는 상기 제2 패드와 상기 제1 연결패턴 사이를 연결하도록 상기 제2 절연층의 상면에 형성된 제3 연결패턴을 더 포함하는 인쇄회로기판.
The method of claim 15,
The interposer may further include a third connection pattern formed on an upper surface of the second insulating layer to connect the second pad and the first connection pattern.
제15항에 있어서,
상기 제1 패드 및 상기 제2 패드는 각각 복수로 형성되고,
상기 제1 연결패턴은, 상기 제1 패드 및 상기 제2 패드를 일대일로 연결하도록 복수로 형성되는 인쇄회로기판.
The method of claim 15,
The first pad and the second pad are each formed in plurality,
The first connection pattern, a plurality of printed circuit board is formed to connect the first pad and the second pad in a one-to-one.
제15항에 있어서,
상기 제1 절연층 및 상기 제2 절연층은 접착부재로 부착되는 인쇄회로기판.
The method of claim 15,
The first insulating layer and the second insulating layer is a printed circuit board attached to the adhesive member.
제15항에 있어서,
상기 제1 절연층 하면에 대한 상기 제1 절연층의 측면의 기울기는 45도 이상 90도 이하인 인쇄회로기판.
The method of claim 15,
The inclination of the side surface of the first insulating layer with respect to the lower surface of the first insulating layer is 45 degrees or more, 90 degrees or less.
제15항에 있어서,
상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다 큰 인쇄회로기판.
The method of claim 15,
The printed circuit board has a thickness of the first insulating layer is larger than the thickness of the second insulating layer.
제15항에 있어서,
상기 제1 절연층은 내측에 제1 캐비티를 포함하고,
상기 제2 절연층은 내측에 제2 캐비티를 포함하고,
상기 제1 캐비티와 상기 제2 캐비티는 연통되며,
상기 제1 전자소자 및 상기 제2 전자소자는 상기 제1 캐비티 및 상기 제2 캐비티 내에 위치하는 인쇄회로기판.
The method of claim 15,
The first insulating layer includes a first cavity therein,
The second insulating layer includes a second cavity therein,
The first cavity and the second cavity communicate with each other,
The first electronic device and the second electronic device are located in the first cavity and the second cavity.
제26항에 있어서,
상기 제2 절연층의 노출된 상면은 상기 제1 캐비티를 통해 노출되는 인쇄회로기판.
The method of claim 26,
The exposed upper surface of the second insulating layer is exposed through the first cavity.
제26항에 있어서,
상기 제2 절연층의 노출된 상면은 상기 제1 절연층의 외측에 인쇄회로기판.
The method of claim 26,
The exposed upper surface of the second insulating layer is a printed circuit board on the outside of the first insulating layer.
제15항에 있어서,
상기 인터포저는 상기 제1 기판 및 상기 제2 기판 사이의 가장자리에 배치되는 인쇄회로기판.
The method of claim 15,
The interposer is disposed on the edge between the first substrate and the second substrate.
제29항에 있어서,
상기 인터포저는 복수의 블록(block)으로 이루어지고,
상기 복수의 블록은 상기 제1 기판 및 상기 제2 기판 사이의 가장자리에 배치되는 인쇄회로기판.
The method of claim 29,
The interposer is composed of a plurality of blocks,
The plurality of blocks is disposed on the edge between the first substrate and the second substrate.
제15항에 있어서,
상기 제1 기판의 타면에 실장되는 제3 전자소자를 더 포함하는 인쇄회로기판.
The method of claim 15,
The printed circuit board further comprises a third electronic device mounted on the other surface of the first substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
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WO2022039453A1 (en) * 2020-08-18 2022-02-24 삼성전자 주식회사 Circuit board module and electronic device comprising same
WO2022186563A1 (en) * 2021-03-03 2022-09-09 삼성전자 주식회사 Electronic device comprising interposer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101324595B1 (en) 2013-08-07 2013-11-01 (주)드림텍 Main board for mobil terminal with excellent assembling and mobility

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101324595B1 (en) 2013-08-07 2013-11-01 (주)드림텍 Main board for mobil terminal with excellent assembling and mobility

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022039453A1 (en) * 2020-08-18 2022-02-24 삼성전자 주식회사 Circuit board module and electronic device comprising same
US11832389B2 (en) 2020-08-18 2023-11-28 Samsung Electronics Co., Ltd. Printed circuit module and electronic device including the same
WO2022186563A1 (en) * 2021-03-03 2022-09-09 삼성전자 주식회사 Electronic device comprising interposer

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