KR20190118174A - 광전압 전계 효과 트랜지스터 - Google Patents

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Abstract

일 실시형태에 있어서, 전자기 방사선을 수광하여 수송 채널을 가진 접합부를 생성하도록 구성된 감광 매체를 제공하는 광검출기가 제공되되, 여기서 수송 채널은 감광 매체에 의해 전자기 방사선의 수광에 응답하여 전도도의 변화를 나타내도록 구성된다.

Description

광전압 전계 효과 트랜지스터
본 출원은 전자 회로, 특히 실리콘 광검출기의 분야에 관한 것이다.
실리콘 광검출기의 우수한 성능을 실리콘의 밴드갭을 초과하는 적외선 스펙트럼으로 확대되는 것이 강력한 관심이다. 적외선 방사선의 검출은 야간 시력(night vision), 건강 모니터링, 분광법, 물체 검사 및 광 통신과 같은 용도에 중요하다. 실리콘은 현대의 전자제품에서 열심히 역할하지만, 이의 전자 밴드갭은 대략 1100㎚보다 긴 파장에서 광의 검출을 방지한다.
이상적인 IR 광검출기는 신속한 응답 시간, 높은 응답도(responsivity), 및 낮은 전력 소비를 손쉬운 제작과 조합해야 한다. III 내지 V족과 같은 에피택셜 반도체 및 게르마늄에 기초한 이 방향에서의 초기 노력은 멀티게이트 실리콘 오염/도핑에 대한 필요성뿐만 아니라 에피택셜 결정 성장 요건으로 인해 제작 공정에서 복잡성을 부가하였다.
최근, 실리콘 표면의 레이저 처리를 이용해서 얻어진 IR 감광 재료인 흑색 실리콘이 보고되었다. 불행하게도, 이 수법은 적외선 파장에서 낮은 응답도(10-2 내지 10-1 A/W)를 겪는다.
콜로이드 양자점(colloidal quantum dot: CQD)은 IR 감도, 높은 흡광, 파장 조율성, 낮은 비용 및 실온 용액-처리 공정으로부터 유익한 광검출기를 가능하게 하였다. 그러나, 이들은 아직 실리콘과 유의하게 통합되지 않았다. 이형접합 광다이오드 또는 전통적인 광-전계 발광 트랜지스터(광FET)에서, 양자점 고체의 보통의 수송은 디바이스의 성능을 제한한다.
따라서, 응답성이지만 느린, 또는 신속하지만 응답성이 아닌 광검출기를 생성하는 매커니즘인 광전도 효과에 의해 축소되는 광검출기에 대한 필요가 있다.
더욱 일반적으로, 특정 파장, 또는 전자기 방사선의 파장에 대한 선택적인 감도를 제공하는 광검출기에 대한 필요가 있다. 표준 실리콘 밴드갭을 넘는 파장에서 효율적인 광검출기에 대한 추가의 필요가 있다.
이 배경 정보는 본 출원인에 의해 본 출원에 대한 가능한 타당성이 있는 것으로 여겨지는 정보를 드러내도록 제공된다. 선행하는 정보의 어느 것이 본 출원에 대한 종래 기술을 구성하는 것으로 해석되지도 않고, 반드시 허용이 의도되는 것도 아니다.
일 실시형태에 있어서, 전하 수송을 위한 실리콘을 이용하지만 감광 매체를 통해 감광현상을 부가하는 광전압 전계 효과 트랜지스터(PVFET)가 제공된다. 몇몇 양상에 있어서, 감광 매체는 양자점 전자기 방사선 흡착체를 포함한다. 몇몇 양상에 있어서, 감광 매체는 통상의 실리콘 밴드갭 외부에 있는 전자기 방사선에 감응한다.
일 실시형태에 있어서, 입사 전자기 방사선을 수광하고 결합된 광전하를 발생하는 감광 매체를 제공하는 광검출기가 제공된다. 감광 매체에 인접한 수송 채널은 광전하가 감광 매체에서 발생되는 경우 적어도 하나의 전기 특성을 변화시키도록 구성된다. 적어도 하나의 전기 특성의 평가는 입사 전자기 방사선의 추정치를 제공한다. 몇몇 양상에 있어서, 적어도 하나의 전기 특성은 수송 채널의 전도도를 포함한다.
일 실시형태에 있어서, 광검출기가 제공된다. 광검출기는 제1 도펀트 유형의 제1 반도체로 이루어진 수송 채널로서, 감광 매체와 기판 반도체 사이에 샌드위치된, 상기 수송 채널; 감광 매체는 제2 도펀트 유형의 제2 반도체로 이루어진 감광 매체; 및 제2 도펀트 유형의 기판 반도체를 포함할 수 있되; 감광 매체를 전자기 방사선으로 조명하여, 감광 매체와 기판 사이의 빌트인 전위(built-in potential)를 조절하여, 수송 채널의 전도도의 변화를 유도한다.
일 실시형태에 있어서, 광검출기가 제공된다. 광검출기는 기판 반도체를 포함할 수 있고; 기판은 수송 채널 반도체를 지지하고 이와 접촉하며; 수송 채널은 감광 매체 반도체, 양의 접점 및 음의 접점을 지지하고 이들과 접촉하며; 양의 접점은 음의 접점으로부터 수송 채널의 대향 단부에 위치되고, 감광 매체를 브래킷(bracket)하며; 수송 채널은 감광 매체와 반도체:반도체 이형접합부를 형성한다. 몇몇 양상에 있어서, 감광 매체는 적어도 하나의 나노-반도체를 포함한다. 몇몇 양상에 있어서, 감광 매체는 적어도 하나의 양자점을 포함한다. 몇몇 양상에 있어서, 수송 채널은 단결정 구조를 포함하고, 감광 매체는 다결정질 구조를 포함한다. 몇몇 양상에 있어서, 감광 매체는 적어도 하나의 반도체 양자점을 포함하는 고체 필름을 포함한다.
일 실시형태에 있어서, 광검출기가 제공된다. 광검출기는 실리콘계 기판에 의해 지지된 실리콘계 채널을 포함할 수 있고; 실리콘계 채널은 소스 및 드레인에 접속되고, 이들을 분리시키며; 양자점층은 실리콘계 채널의 상부에 침착되고, 양자점층과 실리콘계 기판은 실리콘계 채널로부터 대향하여 도핑된다.
일 실시형태에 있어서, 실리콘:양자점 헤테로계면에 발생된 광전압을 사용해서 전자기 방사선을 검출하는 광검출기가 제공될 수 있다. 몇몇 양상에 있어서, 양자점층은 실리콘층과는 상이한 파장에서 전자기 방사선에 감응한다. 몇몇 양상에 있어서, 전자기 방사선은 대략 1100㎚보다 긴 파장에서 검출될 수 있다. 광검출기의 구현예에서, 실리콘 디바이스에 의해 제공되는 높은 전달컨덕턴스와 조합된 광전압은 높은 이득(예컨대, 1500㎚에서의 104개 초과의 전자/광자), 신속한 시간 응답(예컨대, 10㎲ 미만), 및 광범위하게 조율 가능한 스펙트럼 응답을 제공한다. PVFET는 IR-감광되기 전의 실리콘 검출기보다 1500㎚ 파장에서 5자릿수 더 높은 응답도를 나타낸다. 감광은 실온 용액 공정을 이용해서 달성되고, 게르마늄 및 III 내지 V족 화합물과 같이, 전통적인 고온 에피택셜 성장 반도체에 의존하지 않는다. 본 발명자들의 결과는, 제1 시간에 대해서, 실리콘 기반 적외선 검출에 대해서 효과적인 플랫폼으로서 콜로이드 양자점을 입증한다.
일 실시형태에 있어서, 하나 이상의 이산적(discrete) 파장에서 전자기 방사선을 검출하기 위하여 실리콘:양자점 헤테로계면에서 발생된 광전압을 사용하는 광검출기가 제공될 수 있다. 실시형태에 있어서, 전자기 방사선을 수광하기 위한 양자점층 및 양자점층이 하나 이상의 이산적 파장에서 전자기 방사선을 수광한 경우 전도도를 변화시키는 실리콘 수송층이 제공된다. 일 양상에 있어서, 양자점층은 이산적 파장에서 전자기 방사선에 감응하는 양자점을 포함한다. 일 양상에 있어서, 양자점층은 2개 이상의 이산적 파장에서 전자기 방사선에 감응하는 양자점을 포함한다. 일 양상에 있어서, 양자점층은 실리콘에 의해 검출 가능한 파장과는 상이한 하나 이상의 이산적 파장에서 전자기 방사선에 감응하는 양자점을 포함한다.
추가의 특징 및 이점은 첨부 도면과 조합하여 취한 이하의 상세한 설명으로부터 명확하게 될 것이며, 여기서:
도 1은 PVFET의 실시형태를 예시하는 단면도이다.
도 2A는 Si:CQD PVFET의 3차원 모델의 실시형태를 예시한다.
도 2B는 도 2A의 모델의 측단면 개략도이다.
도 3A 및 도 3B는 PVFET의 실시형태의 측단면도 시뮬레이션이다.
도 4A는 PVFET의 실시형태의 횡방향 에너지 밴드 다이어그램을 예시한 플롯이다.
도 4B는 예시적인 PVFET 실시형태의 깊이(Y)를 가로질러 평가된 정공 밀도를 예시한 플롯이다.
도 5a는 예시적인 PVFET 모델의 시뮬레이션에 대해서 예시적인 PVFET 모델의 성능을 비교한 이득 대 암 전류의 플롯이다.
도 5b는 다이오드, 광FET(CQD 기반), 광전도체(CQD 기반) 및 PVFET의 실시형태에 대한 이득×BW 곱의 플롯이다.
도 5c는 광FET와 PVFET 및 다이오드의 성능을 비교하여 제시된 이득 대 주파수(대역폭)의 플롯이다.
도 6A는 상이한 역포화값에 대한 응답도의 플롯을 도시한다.
도 6B는 상이한 트랩 수에 대한 응답도의 플롯을 도시한다.
도 6C 및 도 6D는 분석 모델에서 사용되는 변수를 예시한 개략도이다.
도 7a는 흑색 실리콘 광검출기, 실리콘 광검출기, 및 PVFET의 실시형태를 비교하는 이득 대 파장의 플롯이다.
도 7b는 실험 결과와 비교한 PVFET의 분석 모델에 대한 결과를 예시한 응답도 대 입사 전력(incident power)의 플롯이다.
도 7c는 게이트 및 드레인-소스 바이어스의 함수로서의 응답도를 예시한 열 지도이다.
도 8a, 도 8b 및 도 8c는 PVFET의 실시형태에 대한 응답 시간을 예시하는 신도 대 시간의 플롯이다.
도 9A 및 도 9B는 PVFETS의 실시형태의 잡음 성능을 예시한 플롯이다.
도 10은 각종 광검출기에 대한 성능 지수(figure of merit)를 비교하는 막대그래프이다.
첨부 도면 전체를 통해서, 유사한 도면은 유사한 참조 부호로 식별되는 것에 유의해야 할 것이다.
본 출원의 실시형태는 나노-반도체 감광 매체와, 단결정 수송 채널의 조합에 관한 것이다. 콜로이드 양자점 감광 매체를 이용하는 구체적인 작업예가 제공된다. CQD 감광 매체의 예는 단지 예에 의한 것이며, 비제한적인 것으로 의도되지 않는다. 더욱 일반적으로 감광 매체로서 양자점을 포함하는 다른 다결정질 및/또는 나노-반도체의 사용이 상정된다. 본 발명은 첨부된 청구범위 및 이의 등가물의 범주에 의해 정의되는 것으로 의도된다.
본 출원에서, 용어 "광"은 특정 실시형태의 서술로서 이용되며, 본 발명을 가시광으로 제한하는 것으로 의도되지 않는다. 본 발명은, 감광 매체의 밴드갭(들)에 기초하여, 제한 없이 근적외선, 원적외선, 자외선, x-선 등을 포함하는, 전자기 방사선의 다른 파장에서의 구현을 상정한다.
도 1은 광전압-조절 전계 효과 트랜지스터(PVFET)의 형태의 신규한 광검출기(1)의 대표적인 도핑 프로파일 및 구조를 예시한다. 광검출기는 광검출기의 실시형태의 실험적 검증을 위하여 구성된 감광 매체(5), 수송 채널(20), 기판 반도체(게이트)(25), 소스(30), 드레인(35)으로 구성된다. 수송 채널(20)은 제1 도펀트 유형이고 기판 반도체(게이트)(25)와 제2 도펀트 유형인 감광 매체(5) 사이에 샌드위치된다. 실시형태에 있어서, 수송 채널(20)은 감광 매체(5), 양의 접점(32) 및 음의 접점(37)을 지지하고 이들과 접촉한다. 이 예에서, 기판 반도체(25) 및 감광 매체(5)는 n-형 도핑되고, 수송 채널(20)은 p-형 도핑된다. 이해되는 바와 같이, 다른 실시형태에 있어서, 기판 반도체(25) 및 감광 매체(5)는 p-형 도핑될 수 있고, 수송 채널(20)은 n-형 도핑될 수 있다.
전이층(22)은 n-형 기판(25)과 p-형 수송 채널(20)을 분리시킨다. 이해되는 바와 같이, 도 1은 도핑 프로파일의 간단한 스케치이며, 실제로, 도핑 농도는, n-형에서 p-형으로의 전환을 디마킹(demarking)하는 전이층(22)에 의해 n-형에서 p-형으로 원활하게 변할 것이다.
이 예에서, 대표적인 활성도 수준은 범례에 표시되지만, 제한으로 의도되지 않는다. 이 예에서, 게이트(25)는 n-형 실리콘 반도체를 포함하고 수송 채널(20)은 p-형 실리콘 반도체를 포함한다. 금속 접점(10)은 알루미늄 실리콘(AlSi)이고, 절연층(15)은 질화규소(SiN)이다. 위에서 나타낸 바와 같이, 기타 공지된 반도체 재료가 사용될 수 있다.
양의 접점(32)은 수송 채널(20)과 소스(30) 사이에 전기 접촉을 제공한다. 음의 접점(37)은 수송 채널(20)과 드레인(35) 사이에 전기 접촉을 제공한다. 양의 접점(32)과 음의 접점(37)은 수송 채널(20)의 대향 단부에 있고 감광 매체(5)를 브래킷한다. 그 결과, 수송 채널(20)은 감광 매체(5)와 반도체:반도체 이형접합부를 형성한다. 몇몇 실시형태에 있어서, 감광 매체(5)는 적어도 하나의 나노-반도체를 포함할 수 있다. 몇몇 실시형태에 있어서, 감광 매체(5)는 적어도 하나의 양자점을 포함할 수 있다. 몇몇 실시형태에 있어서, 감광 매체(5)는 단결정 구조를 포함할 수 있는 한편, 감광 매체(5)는 다결정질 구조를 포함한다.
도 1의 실시형태에 있어서, 광검출기(1)는 감광 매체(5) 및 수송 채널(20)의 선택에 따라서 많은 유용한 특성을 갖도록 구성될 수 있다. 예를 들어, 감광 매체(5)는 하지 수송 채널(20)의 광학 특성과는 상이한 유익한 광학 특성을 갖도록 선택될 수 있다.
몇몇 실시형태에 있어서, 감광 매체(5)는 광과 같은 전자기 방사선을 수광하여, 수송 채널(20)과 접합부를 형성하도록 구성된다. 수송 채널(20)은 감광 매체(5)에 의한 전자기 방사선의 수광에 응답하여 전도도의 변화를 나타내도록 구성된다. 몇몇 구현예에서, 전도도의 변화는 감광 매체(5)에 의해 수광된 전자기 방사선의 양에 비례한다.
몇몇 실시형태에 있어서, 감광 매체(5)는 수송 채널(20)과는 전자기 방사선의 적어도 하나의 상이한 파장에 감응하도록 선택될 수 있다.
몇몇 실시형태에 있어서, 감광 매체(5)는 수송 채널(20)과는 상이한 밴드갭을 갖는다.
몇몇 실시형태에 있어서, 감광 매체(5)는 수송 채널(20)과는 상이한 분광 감도를 갖는다.
몇몇 실시형태에 있어서, 감광 매체(5)는 전자기 방사선의 하나 이상의 파장에 걸쳐서 수송 채널(20)보다 더 큰 흡수 계수를 갖는다. 몇몇 구현예에서, 감광 매체(5)의 감광 매체 흡수 계수는 수송 채널(20)의 수송 채널 흡수 계수의 적어도 2배이다. 몇몇 구현예에서, 감광 매체 흡수 계수는 수송 채널 흡수 계수의 적어도 3배이다. 몇몇 구현예에서, 감광 매체 흡수 계수는 수송 채널 흡수 계수의 적어도 5배이다.
몇몇 실시형태에 있어서, 감광 매체(5)는 수송 채널(20)의 수송 채널 흡수 계수보다 전자기 방사선의 더 낮은 파장에서 더 큰 감광 매체 흡수 계수를 갖는다.
몇몇 실시형태에 있어서, 감광 매체(5)는 수송 채널(20)의 수송 채널 흡수 계수보다 전자기 방사선의 더 높은 파장에서 더 큰 흡수 계수를 갖는다.
몇몇 실시형태에 있어서, 감광 매체는 적어도 하나의 반도체 양자점을 포함하는 고체 필름이다.
몇몇 실시형태에 있어서, 감광 매체(5)와 수송 채널(20) 사이의 전자 및/또는 정공 이동도(즉, 반도체:반도체 이형접합을 가로질러 전자 및/또는 정공 이동도)는 낮다. 이들 실시형태에 있어서, 감광 매체(5) 상에 떨어지는 광은 감광 매체(5)와 기판(25) 사이의 빌트인 전위를 조절하여, 양의 접점(32)과 음의 접점(37) 사이의 수송 채널(20)의 전도도에 영향을 미친다.
몇몇 실시형태에 있어서, 양의 접점(32)과 음의 접점(37) 사이에 바이어스가 인가되고, 수송 채널의 전도도는 양의 접점(32)과 음의 접점(37) 사이에 흐르는 전류에 의해 측정될 수 있다.
몇몇 실시형태에 있어서, 광검출기(1)는 양의 접점(32) 및 음의 접점(37) 중 적어도 하나와 전기 통신하는 적분기(integrator)를 더 포함할 수 있다. 적분기는 일정 시간 기간에 걸쳐서 양의 접점(32)과 음의 접점(37) 사이에 흐르는 전류를 적분하도록 작동한다. 적분된 전류 흐름은 시간 기간에 걸쳐서 감광 매체(5)에 광발생률(photogeneration rate)의 측정치를 생성한다.
일 실시형태에 있어서, Si:CQD PVFET의 형태의 광검출기(1)가 제공되되, CQD층과 같은 감광 매체(5)가 Si:CQD 계면에서 하지 실리콘계 게이트(25)와 만난다. 광검출기는 접합 정전기를 제어하기 위하여 Si:CQD 계면에서 생기는 광전압을 이용한다. 그 결과, CQD층의 광 입사는 실리콘 채널의 전도도를 조절하고, 그 결과로서, 입사 서브-실리콘-밴드갭 전자기 방사선에 비례해서, 감광 매체와 기판 사이의 빌트인 전위를 조절한다.
예시적인 구현예에 있어서, 감광 매체(5)는, Si:CQD PVFET가 104 A/W를 초과하여 IR(1300㎚ 및 1500㎚)에서의 높은 응답도를 나타내고, 10초보다 더 빠른 응답, 및/또는 VGS = 0 내지 3V에 대해서 10-1 내지 101 A/cm2의 암 전류 밀도를 갖도록 선택될 수 있는 CQD층을 포함한다.
도 2A를 참조하면, 광검출기(100)의 3-차원 모델의 실시형태가 예시된다. 도 2A의 실시형태에 있어서, 광검출기는 감광 매체와 전기 접촉하는 반도체:반도체 이형접합부를 포함한다. 도 2A의 실시형태에 있어서, Si:CQD PVFET 광검출기(100)가 예시되되, 여기서 감광 매체는 CQD층(105)을 포함한다. 실시형태에 있어서, 제1 도펀트 유형의 형태의 수송 채널(120)(이 예에서 저농도의 p-형 실리콘 채널)은 게이트(125)로서 작용하는 제2 도펀트 유형의 실리콘 기판 반도체(이 예에서 n+ 실리콘 기판 반도체) 상에 에피택셜 성장된다. 수송 채널(120)은 소스(130) 및 드레인(135)와 접촉된다. CQD층(105)은 게이트(125)와 동일한 도펀트 유형(즉, 제2 도펀트 유형)이다.
도 2A의 실시형태에 있어서, 소스(130) 및 드레인(135)은 각각 절연층(115)으로 캡슐화된 금속 접점(110)으로 구성된다. 예를 들어, 금속 접점(110)은 알루미늄을 포함할 수 있고, 절연층(115)은 질화규소(SiN)를 포함할 수 있지만, 반도체 제조에서 공지된 기타 금속 및 절연체가 사용될 수도 있다.
도 2A를 도로 참조하면, 얇은 n-도핑된 CQD층(105)이 실리콘 수송 채널(120)의 상부에 침착되어, IR-감광성 게이트를 생성한다. 소스(130)와 드레인(130)은 절연층(115)으로 코팅되어, 이들을 CQD층(105)으로부터 전기적으로 절연시킬 수 있다. 이 실시형태에 있어서, 소스(130)와 드레인(135)은 광게이트와 알루미늄 간의 전기 접촉을 방지하도록 절연 질화규소의 두꺼운 층으로 덮인다.
이해되는 바와 같이, 이 예시적인 실시형태에 있어서 p-형 수송 채널(120)은 n-형 기판(125)과 n-형 CQD층(105)에 의해 샌드위치되어 있지만, n-형 수송 채널이 p-형 기판 및 p-형 CQD층에 의해 샌드위치된 반대의 구조도 상정된다.
Si:CQD PVFET 광검출기(100)의 유효한 동작을 위하여 실리콘계 수송 채널(120) 상에 CQD층(105)의 침착을 위한 수단에 대한 주목이 중요하다. 정류 Si:CQD 접합부는 부동태화 표면 트랩에 의존하고 두 반도체 사이의 에너지 정렬을 제공한다. 따라서, 최적 정류 이형접합 효율을 위하여, 헤테로계면 부동태화를 위한 단계가 제조 동안 취해져야 한다.
도 2B를 참조하면, 도 2A의 3-차원 모델의 간략화된 측단면 개략도가 제공된다. 이 양상에 있어서, 소스와 드레인 간의 -2V 바이어스가 예시되어 있다.
도 3A 및 도 3B는 디바이스의 작동 원리를 예시하는 PVFET의 실시형태의 측단면도 TCAD 시뮬레이션이다. 이 실시형태에 대해서, 1300㎚ 입사 방사선을 이용하는 광 조명 시(도 3A), 광담체(photocarrier)가 CQD층(305) 내에 배타적으로 발생된다. CQD층(305) 내 광담체의 발생은, PVFET의 빌트인 전위를 조절하는 광기전력 효과- 이들이 상이한 구조를 이용하더라도 태양 전지에서 개로 전압을 생성하는 동일한 효과 -를 통해서 Si: CQD 계면에서 광전압을 생성한다. PVFET에서, 광전압에 의한 빌트인 전위의 조절은 공핍 영역을 수축시키는 유효한 바이어스를 생성하고, 이에 의해 수송 채널 내 미공핍 영역의 정도를 증가시킨다.
도 3B는 암(dark) 조건 하 그리고 1300㎚ 광에 의한 조명하 둘 다에서 실리콘 수송 채널 내 정공의 밀도(다수 캐리어)를 비교하는 예시적인 비교 예시도를 제공한다. 광 신호가 실리콘 채널 내 공핍 영역의 수축을 초래하는 광전압을 생성하고; 이것은 미공핍 영역(320) 내 정공 밀도의, 따라서 소스(330)와 드레인(335) 간의 채널 전도도의 증가를 초래한다. 도 3B의 예시도는 도 2A에서 위에서 기재된 PVFET 실시형태에 기초하고, 여기서 이 예는 1300㎚ 광의 형태의 전자기 방사선을 사용한다.
도 4A는 PVFET의 실시형태의 횡방향 에너지 밴드 다이어그램을 예시한 플롯이다. 이 실시형태에 있어서, 얇은(1.6㎛) 실리콘 p-층이 2개의 n-형 정류 접합부 사이에 샌드위치되고, 따라서 평형에서(암소에서) 공핍화된다. 도 4A 플롯은 암 조건 하 및 1300㎚ 광에 의한 조명 하 둘 다에서 예시적인 PVFET 실시형태의 깊이(Y)를 가로질러 에너지 수준(eV)을 예시한다.
도 4B는 평형(암) 조건 하 및 1300㎚ 광에 의한 조명 하 둘 다에서 도 2A의 PVFET 실시형태의 깊이(Y)를 가로질러 평가된 정공 밀도를 예시한 플롯이다. 예시된 바와 같이, 채널 내 정공 밀도는 암 평형에 비해서 조명 하에 강하게 증가된다.
본 출원에서, 표준 실시에 따라서 감광성 영역을 이용해서 전류 밀도 및 기타 성능 지수, 예컨대, 검출능 D*를 계산한다. (광)FET에서, 추가의 선형-치수 축척 법칙이 적용가능함을 고려하는 것이 중요하다: 암 전류는 또한 고려해야만 하는 중요한 설계 파라미터인 W/L(채널 폭/채널 길이)로서 크기 조절될 것이다.
본 발명자들은 PVFET의 동작을 분석하여 이의 거동을 지배하는 물리적 메커니즘을 추가로 설명하고, 이의 성능을 다른 광검출기 구조의 성능과 비교한다.
도 5a는 예시적인 PVFET의 수치 TCAD 시뮬레이션(실선)과 비교하여 분석 모델을 사용해서 도 2A의 예시적인 PVFET의 성능(대시선)을 비교하는 이득 대 암 전류의 플롯이다. PVFET, 광다이오드, 광전도체 및 광FET에 대한 암 전류의 함수로서의 이득은 또한 도 5a의 비교 목적을 위하여 제시된다.
도 5a는 이하의 모델 가정에 기초하여 플롯팅된다:
광전도체/광FET:
V = (10-3 - 103)V
q = 1.6×10-19
NA = 1016 cm-3
μ = 0.01 cm2/Vs (CQD 고체에 대해서 전형적)
d = 5×10-6 m (채널 길이)
t = 300×10-9 m ( CQD 고체의 전형적인 두께)
W = 10-3 m (채널 폭)
τl = 10-4 s
ρ = (q×NA×μ)-1
τt = d2/(μ×V);
이득 = τl./τt;
I = V/(ρ×d/(t×W)) (암 전류(dark current))
PVFET:
q = 1.6×10-19C
μ = 6×102 cm2/Vs;
K = 1.38×10-23 m2　kg s-2　K-1
T = 300 K
W = 10-3 m;
t = 0.95×10-6 m
d = 5×10-6 m
Vbi = 1V (빌트인 전압)
eps = 12×8.854×10-12 F/m
NA = [1, 1.5, 1.7, 2, 2.5, 2.7, 3, 3.5, 4]×1016 cm-3
Io = 10-11A (다이오드 역 포화 전류)
h = 6.6×10-34 m2 Kg/s
f = 2.3×1014Hz (광 주파수)
Popt = 10-4×W×d
Iph = q×P/(h×f);
Vph = (K×T/q)×log(Iph/Io + 1)
Vpo = q×NA×t2/(2×eps) (핀치 오프 전압)
Go = q×NA×μ×t×W/d
gm = Go×(1-(Vbi/Vpo)1/2)
이득 = hν/q×gm×Vph/Popt
I암은 이 모델에서 사용된 동일한 파라미터를 이용해서 시놉시스 센타우루스(Synopsys Sentaurus)로 계산되었다.
광전도체 및 광FET(즉, 앞서 개발된 CQD 기반 광트랜지스터)는, 이들 디바이스를 지배하는 이득 메커니즘, 즉, 트랩-보조 광전도도가 동일하므로 함께 처리된다. 다이오드는, 5a의 수평선으로 예시된 바와 같이, 이득을 생성하지 않는다. 트랩-보조 광전도도에 기초한 광전도체 및 광FET는 이득과 암 전류(ID) 간에 선형 관계를 갖는다: 광전도 이득 = τl/τt(여기서 τl은 트랩 수명이고 τt는 채널 내 주행 시간이다). 이득은 주행 시간을 감소시킴으로써, 즉, 높은 이동도 채널(예컨대, 그래핀)을 사용함으로써 증가될 수 있고; 그러나 이것은 ID를 증가시킨다.
PVFET에서, 이득은 실리콘계 채널의 도핑을 조율함으로써 조절된다. 게이트의 효과는 낮은 암 전류에서 높은 이득을 허용한다. PVFET에 의해 생성된 이득은 hν /q×V ph ×g m /P opt 이되, 여기서 h는 플랑크 상수이고, ν는 광 주파수이며, q는 원소 전하이고, V ph 는 광전압이며, P opt 는 입사 광 출력이고, g m 은
Figure pct00001
로서 정의된 PVFET의 전달컨덕턴스이다. 이 분석 모델은 완전 자체-일치 수치 시뮬레이션(TCAD)과 비교되었고, 특히 높은 전류에서 양호한 일치를 발견하였다. 그러나, 도 5a에 예시된 바와 같이, 분석 모델은 시뮬레이션과 모델 간에 발산이 있으므로 하위역치 방식을 정확하게 캡처하지 못한다.
도 5b를 참조하면, 이득 대 주파수(대역폭-"BW")의 플롯은 PVFET 및 다이오드에 의한 광FET의 성능을 비교하여 제시된다. 광전도체/광FET에서, 응답 시간은 PVFET에 대해서 이득을 희생시켜서 증가되는 한편, 이득과 주파수는 직접 비례한다.
도 5b는 이하의 모델 가정에 기초하여 플롯팅되었다:
광전도체/광FET:
이득 = τl/τt
주파수 = 1/τl
τt = 10-9 s (주행 시간 = d2/Vμ, 여기서 d = 5㎛, V = 1V, μ = 250 cm2/Vs)
τl = (10-8 - 10- 3)s
PVFET:
이득 = hν/q×gm×Vph/Popt
gm = (10-7 - 10- 2)Ω-1
Vph = 0.5V
CTOT = 10-11F (NA = 5×105 cm-3, ND = 1019 cm-3, 전기 영역 = 35㎛에 대한 접합 용량)
광전압 및 전달컨덕턴스에 기초한 이득은 광전도 이득과는 별개이다. 이것은 높은 신호 증폭과 신속 응답을 동시에 가능하게 한다. 광전도체 및 광FET가 τl에 의해 속도 제한되고 트랩에 좌우되어 이득을 생성하는 한편, 대신에 PVFET의 대역폭은 총 용량에 의해 결정되어, 대역폭 f = gm/CTOT를 초래한다. 도 5b에서 알 수 있는 바와 같이, 이득은 속도를 희생시켜서 광전도체/광FET에서 발생되는(CQD 광FET는 전형적으로 τl의 요구되는 높은 값으로 인해 0.001 내지 1초의 범위에서 응답 시간으로 제한되는) 한편, PVFET에서 높은 이득(높은 g m )이 신속 응답 시간을 초래한다.
이 이득 메커니즘은 큰 이득×대역폭 곱을 허용한다. 도 5c를 참조하면, 다이오드, 광FET(CQD 기반), 광전도체(CQD 기반) 및 PVFET의 실시형태에 대한 이득×BW 곱의 플롯이 제시된다. 실험 결과 및 이론 한계는 도 5c에 도시된 바와 같이 Si:CQD PVFET에 대해서 보고된다. 본 발명자들은 104×105 1/s의 이득 × 대역폭 ?을 실험적으로 관찰하였으며, 본 발명자들은, 도 5b에서, 위에서 기재된 이득 및 대역폭의 모델을 이용해서, 이 값이 원칙적으로 105×108 1/s 쪽으로 더욱 증가될 수 있다.
PVFET의 성능은 Si:CQD 정류 접합의 품질 및 궁극적으로, 이론적으로 트랩 및 결함이 없는 것을 필요로 하는 헤테로계면의 품질에 강하게 의존한다. PVFET의 응답도에 대한 계면 트랩의 영향은 TCAD 센타우루스 디바이스 시뮬레이션을 이용하는 도 6A 및 도 6B를 이용해서 입증된다. 도 6A는 Si:CQD 헤테로계면 Io의 역 포화 전류의 상이한 값에 대한 (상기 분석 모델을 이용해서) 응답도를 예시한 플롯이다. Io의 감소, 즉, 접합부의 정류 인자의 개선은 3자리수만큼 응답도를 증가시킨다. 도 6B는 센타우루스 디바이스 시뮬레이션으로부터 발생된 PVFET의 응답도를 예시한 플롯이다. 도 6B의 시뮬레이션에서, 트랩은 계산된 이득 및 Si:CQD 계면에서 도입된다(Nt, 트랩은 중간-갭 2로부터 0.2에 위치된 억셉터이다). 도 6A와 일치하여, 응답도는 계면 트랩의 수에 민감하다.
이형접합 계면에서 생기는 광전압은 접합부의 정류비에 의해 - 광기전력 효과에 또한 의존하는 태양 전지에서와 같이 - 결정된다. 따라서, 접합부의 역 포화 전류를 최소화하는 것이 중요하다.
도 6C를 참조하면, PVFET의 암 응답은 분석적으로 모델링될 수 있다(전기적으로 JFET).
VDS → 0(핀치-오프 전압보다 훨씬 더 작음)에 의해, 본 발명자들은 하기를 가질 것이다:
채널에서의 컨덕턴스는 하기이다:
Figure pct00002
여기서 w는 공핍 영역의 정도이다. 따라서, IDS는 하기로서 기재될 수 있다:
Figure pct00003
여기서 공핍 영역에 대한 표현은 하기이다:
Figure pct00004
V a 는 접합부에 적용된 바이어스, 즉, VGS이다. 따라서, 본 발명자들은 하기를 얻는다:
Figure pct00005
이때,
Figure pct00006
.
역치 전압에서 하기로 기재할 수 있다:
Figure pct00007
여기서, V po 는 핀치-오프 전압이다.
도 6D를 참조하면, 디바이스의 더욱 실질적인 화상이 VDS의 효과를 고려하므로, w는 x좌표에 따라 변한다(즉, w(x)):
따라서, 채널 저항은 다음과 같을 것이다:
Figure pct00008
그러므로, 본 발명자들은 하기로 기재할 수 있다:
Figure pct00009
따라서:
Figure pct00010
앞서의 식에 치환:
Figure pct00011
이하의 조건을 이용해서 0과 L 사이에 이 표현을 적분하여:
Figure pct00012
본 발명자들은 하기를 얻는다:
Figure pct00013
VGS 및 VDS → 0에 관하여 IDS에 대한 표현식을 유도함으로써, 본 발명자들은 선형 영역에서 gm을 얻는다:
Figure pct00014
IDS(Sat)에 대한 표현식을 이용해서, 포화 영역에서 gm에 대한 표현식을 유도할 것이다:
Figure pct00015
PVFET의 광 응답은 Si:CQD 이형접합에서 생기는 광전압 Vph를 평가함으로써 분석적으로 모델링될 수 있다. Vph는 하기로서 계산된다:
Figure pct00016
여기서 k는 볼쯔만 상수이고, T는 온도이며, q는 원소 전하이고, I광은 접합부에서 생성되는 광 전류이며, Io은 역 포화 전류이다.
따라서 PVFET의 광전류는 다음과 같다:
Figure pct00017
.
PVFET는, 광전압 신호를, 전달컨덕턴스를 통해서, 접합 트랜지스터에서, 이형접합부의 품질에도 좌우되는 광전류로 전환시킨다. 고도로 정류되는, 트랩-없는 헤테로계면은 유효한 PVFET를 생성하도록 조작되어야 한다. 이 접근법은 CQD에 기초하여 이전에 보고된 광FET로부터 디바이스를 구별하고: 이러한 종래 기술의 디바이스에서, 이득은 트랩-보조 광전도로부터 유래되고, 즉, 광FET의 CQD 필름에 의해 제공된 트랩은 높은 이동도 채널(예컨대, 그래핀, MoS2)에서 재순환되는 광담체의 긴 수명을 담당한다. 이것은 이득 = τ l _ CQD / τ t _채널 (CQD 트랩 수명/채널 내 전하 주행 시간)을 생성한다. 따라서, 광FET는 정류 광게이트를 필요로 하지 않고 이들의 이득은 PVFET의 트랜지스터 효과와는 반대로, 광전도 효과로부터 생긴다.
실험예
Si:CQD PVFET의 실시형태가 제작되고 이들의 성능이 특성규명되었다.
도 7a는 (1300 및 1500㎚에서 흡수되는 광게이트에 대해서) Si:CQD PVFET 광검출기의 스펙트럼 응답을 예시하는 입사광 파장의 함수로서의 이득의 플롯이다. Si:CQD PVFET는 VGS = 0V 및 VDS = 2V(실선) 및 3V(대시선)에서 바이어싱된다. 도 7a의 맥락에서, 이득은 외부 양자 효율 = 광담체/입사 광자로서 정의된다. PVFET의 제작된 실시형태는 엑시톤에서 대략 6×104의 이득을 생성하였다. 엑시톤 피크(1300 및 1500㎚ 중 어느 한쪽에서)는 CQD 고체의 특징이며, 이의 에너지는 양자 구속의 효과에 의해 결정되고, 더 큰 공간 구속은 CQD 고체의 유효 밴드갭을 증가시킨다. 도 7a는 또한 Si-단독 PVFET(즉, 감광 매체로서 CQD보다 오히려 실리콘계 감광 매체를 가진 광검출기) 및 또한 비교를 위한 흑색 실리콘 광검출기에 대한 플롯을 포함한다. 실리콘-단독 PVFET의 감도는 1100㎚에서 실리콘의 밴드갭을 넘어 소멸된다. CQD PVFET의 이득은 이들 더 긴 파장에서 CQD 광게이트의 높은 흡수로 인해 높게 유지된다. 도 7a에 나타낸 바와 같이, CQD PVFET 실시형태는 흑색 실리콘 광검출기와 비교해서 IR 파장에서 응답도의 105 이점을 갖는다.
도 7b는 입사 광 출력의 함수로서 1300㎚에서의 PVFET 응답도를 예시한다. 실험 측정치(정사각형)는 상호전도 이득(transconductive gain)(이득 = hν/q×Vph×gm/P)을 계산하는 분석적 모델(대시선)을 이용한 적합화였다.
낮은 강도에서의 104의 이득은 대략 2×10-5 W/cm2 부근에서 떨어지기 시작한다. 도 7b는 또한 상기 분석 모델에 기초한 예상 모델 응답을 포함하며, 여기서 응답도는 공식 응답도 = gm×Vph/Popt에 따라서 계산된다. 예시된 바와 같이, PVFET는 높은 조명에서 이득 압축을 나타내어, 오프라인 비선형성 보정을 필요로 하지만 증가된 동적 범위를 가능하게 한다.
도 7c는 VGS 및 VDS 바이어스의 함수로서 1300㎚ 조명하에 PVFET의 응답도를 예시한다. 응답도는 gm의 동일한 성향을 따르므로, 포화 전압(대략 2V)보다 더 높은 VDS에 대해 포화되고, 높은 VGS(폐쇄된 채널)에서 소멸된다. 예시된 바와 같이, 응답도는 트랜지스터의 포화 전압에 대응하는(포화 전압보다 더 높은 전압에 대해서 전달컨덕턴스 g m 은 일정하게 유지됨) VGS > 2V에 대해서 포화되고, 증가하는 게이트 전압 VGS에 대해서 소멸된다. 양의 VGS는 채널을 폐쇄하고(완전 공핍), 대폭 g m 20을 감소시킨다:
Figure pct00018
(여기서, G o 은 디바이스의 상수이고, V bi 는 접합부의 빌트인 전압이며, V po 는 PVFET의 핀치-오프 전압이다.
도 8A 및 도 8B는 구형파(square wave) 입력 신호에 대한 PVFET의 응답을 예시한다. 이들 플롯은 신호의 신속(10초) 하강 및 상승 에지를 예시한다. 이 일시적 응답 성분은 감지 및 영상화와 양립되어, 넓은 범위의 소비자 응용에 대처한다. PVFET는 전통적인 CQD 기반 광전도체(대략 100㎳)보다 훨씬 더 빠른 응답 시간을 나타낸다. 고농도로 도핑된 실리콘 기판 및 CQD 벌크 및 계면에서의 결함 상태에 기인하는 더 느린 꼬리가 또한 실험적으로 제작된 PVFET에서 보인다. 이들 전자 상태를 제거함으로써, 광다이오드와 경쟁적인 1㎓(gm/CTOT에서 생기는 한계치)의 방향에서 PVFET를 증가시킬 수 있었고, 비행시간 감지 및 기계 시각과 같은 용도를 가능하게 한다.
도 8c는 실험적 Si:CQD PVFET 및 실리콘-단독 PVFET로부터 획득된 신호를 비교하는 플롯이다. 100㎑ 여기에 대한 응답을 나타내는 2개의 파형은 유사하고, Si:CQD PVFET는 약간 더 첨예한 에지를 제시한다. 특히, CQD층의 첨가는 실리콘 디바이스의 과도 응답에 영향을 미치지 않으며: 이것은 이의 원래의 속도를 보존하여, PVFET 이득 메커니즘이 트랩으로부터의 메모리 효과에 의존하지 않는다는 사실과 일치한다.
도 9A 및 도 9B는 Si:CQD PVFET 광검출기에 실리콘-단독 PVFET를 비교하는 플롯이다. 이 플롯에서, PVFET 광검출기의 잡음 성능은 주파수의 함수로서 플롯팅된다. 예시된 바와 같이, 저주파수에서 플리커 잡음(대략 100㎑에서의 코너 주파수) 및 샷 잡음 한계치에 접근하는 고주파수에서의 안정기(plateau)가 있다. 도 9A 및 도 9B는 또한 CQD 광게이트가 실리콘 구조와 비교해서 추가의 잡음을 도입하지 않는 것을 나타낸다. 잡음 전류가 측정되었고 검출능 D* = 1.8×1012 Jones가 측정되었다.
도 10은 종래의 CQD 검출기에 대해서 Si:CQD PVFET 광검출기에 대한 성능 지수 F를 비교하는 막대그래프이다. 응답, 응답 속도, 및 암 전류를 설명하는 성능 지수 F, 즉, F = 이득×BW/JD 1/2 = D*×BW가 정의되면, Si:CQD PVFET는 적어도 1 자릿수만큼 앞서-제시된 CQD-기반 검출기를 능가한다. 전통적인 CQD-기반 광FET 및 광전도체는 대역폭의 이들의 결핍으로 인해 능가하며; CQD 다이오드는 보다 낮은 ID를 갖고, 응답도가 없으며, 따라서 PVFET에 비해서 더 낮은 F를 제공한다.
실험적 Si:CQD PVFET는 104을 초과하여 적외선(파장 > 1500㎚)에 포함되는 높은 이득; 높은 속도(100㎑); 및 구속된 암 전류(10-1 내지 101 A/cm2)를 나타낸다. 이 성능은 진보된 실리콘 처리를 이용해서 더 개선될 수 있다. 본 명세서에서 보고된 진보는 콜로이드 양자점의 발생 전위와 실리콘 전자제품의 이득을 조합하는 구조를 고안함으로써만 가능하였다. 이것은 상호전도 이득과 조합된 광기전력 효과에 기초한 검출 메커니즘을 강화시킨다.
실시예
PVFET 제작. 표준 VLSI 공정을 이용해서 실리콘 JFET를 제작하였다. 실리콘 기판(300㎛, 인 농도 > 1019 cm- 3)의 상부에 1.6㎛ 에피택셜 실리콘층(붕소 농도 대략 5×1015 cm- 3)을 성장시켰다. 알루미늄 접점의 이온 주입 및 리소그래피 패턴화를 이용해서 에피택셜 채널 상에 소스 및 드레인을 획정하였다(채널 길이 = 5㎛, 채널 폭 = 1㎜). 소스 및 드레인을 이어서 질화규소의 두꺼운(100㎚ 초과) 층으로 덮는다. 이어서, 실리콘 표면을 아세톤 및 아이소프로판올을 이용해서 세정하고, 수중 희석된 완충된 산화물 부식제(BOE)(1:10)를 사용해서 본래의 표면 산화물을 제거하였다. 그 직후, 자외선 방사선을 이용해서 표면을 CH3I에 노출시켜, 비활성 질소 분위기 하에 반응을 촉진시켰다. 최종적으로, 글러브박스 내부에 층마다 스핀-코팅을 이용해서 CQD의 얇은 층(대략 80㎚)을 침착시켰다. 앞서 보고된 확립된 절차에 따라 TBAI를 이용해서 고체 상태에서 CQD를 처리하였다.
CQD 합성. TMS(비스(트라이메틸실릴)설파이드)(0.18g, 1㏖)를 ODE(1-옥타데센)(10㎖)에 첨가하고, 이를 건조시키고 80℃에서 탈기시켰다. 올레산(1.34g, 4.8 m㏖), PbO(0.45g, 2.0 m㏖) 및 ODE(14.2g, 56.2 m㏖)의 혼합물을 Ar하에 진공하에 95℃로 가열하였다. 플라스크를 125℃의 온도로 가열하고, TMS/ODE 혼합물을 주입하였다. 이어서 온도를
Figure pct00019
95℃로 내리고, 플라스크를 36℃로 냉각시켰다. 나노결정을 아세톤(50㎖)으로 석출시키고, 원심분리시켰다. 석출물을 톨루엔에 재분산시켰다. 나노결정을 아세톤(20㎖)에 대해서 석출시키고, 원심분리시키고(5분), 이어서 톨루엔(
Figure pct00020
350 ㎎ ㎖-1)에 분산시켰다. 이어서, 양자점을 메탄올로 석출시키고, 진공하에 건조시켰다. 이어서, 이들을 톨루엔(100 ㎎ ㎖-1)에 재분산시켰다. 이 용액으로부터 (메탄올을 이용해서) 석출시키고, 옥탄(50 ㎎ ㎖-1)에 재분산시킴으로써 최종 재료 처리공정에서 사용되는 용액이 얻어졌다.
TCAD 시뮬레이션. 수치 시뮬레이션은 시놉시스 센타우루스 TCAD를 사용해서 수행되었다. 이 소프트웨어는 실리콘 공정의 설계를 위하여(센타우루스 공정) 그리고 PVFET의 시뮬레이션 및 분석을 위하여(센타우루스 디바이스) 사용되었다.
응답도. 응답도는 SRS 830 록-인 증폭기(lock-inamplifier)를 사용해서 측정되었다. 시간-조절식 스펙트럼-선택 광 신호가 모노크로메이터와 기계적 초퍼(주파수 = 20㎐)의 조합을 사용해서 제공되었다. 입사 전력은 Newport 1830 전력계를 사용해서 측정되었다. 입사 광은 개구를 사용해서 제어되었다. 입사 전력은 검출기 활성 영역 상의 광 출력 밀도를 통합함으로써 정의된다. PVFET는 2개의 2400 소스미터를 사용해서 바이어싱되었다. 록-인 입력에서의 신호는 SRS570 전류 증폭기를 사용해서 증폭되었다. 디바이스는 대기 조건에서 어두운 차폐된 환경에서 유지되었다.
잡음 전류 측정. 잡음 전류는 SRS 830 록-인 증폭기를 사용해서 측정되었다. 디바이스는 Keithley 2400 소스 미터를 사용해서 바이어싱되었다. 디바이스는 차폐된 어두운 인클로저(shielded, dark enclosure)에서 유지되었다.
시간 응답. 시간 응답은 Agilent Infiniium 디지털 오실로스코프를 사용해서 획득되었다. 광여기는 LED(λ = 450㎚, 입사 전력 대략 1㎼)를 사용해서 제공되었다. 디바이스는 2개의 Keithley 2400 소스미터를 사용해서 바이어싱되었다(VDS = 2.5V, VGS = 0V).
데이터 이용가능성. 이 연구에서 획득된 데이터는 doi:10.5061/dryad.s0k3h에서 입수 가능하다.
본 출원은 특정한 특성 및 실시형태를 기술하고 있지만, 본 발명으로부터 벗어나는 일없이 이에 대한 각종 변형 및 조합이 이루어질 수 있음은 명백하다. 따라서, 명세서 및 도면은, 단순히 첨부된 청구범위에 의해 규정되는 바와 같은 예시로서 간주되어야 하며, 이러한 청구범위의 범주 내에 들어가는 임의의 모든 변형, 변경, 조합 또는 등가물을 커버하는 것으로 상정된다.

Claims (29)

  1. 광검출기로서,
    제1 도펀트 유형의 제1 반도체로 이루어진 수송 채널로서, 감광 매체와 기판 반도체 사이에 샌드위치된, 상기 수송 채널;
    제2 도펀트 유형의 제2 반도체로 이루어진 상기 감광 매체; 및
    상기 제2 도펀트 유형의 상기 기판 반도체를 포함하되;
    상기 감광 매체를 조명하는 것은 상기 감광 매체와 상기 기판 사이의 빌트인 전위(built-in potential)를 조절하고, 상기 수송 채널의 전도도의 변화를 유도시키는, 광검출기.
  2. 광검출기로서,
    기판 반도체;
    수송 채널 반도체를 지지하고, 상기 수송 채널 반도체와 접촉하는 기판;
    감광 매체 반도체, 양의 접점 및 음의 접점을 지지하고 이들과 접촉하는 수송 채널;
    상기 음의 접점으로부터 상기 수송 채널의 대향 단부에 위치되어, 상기 감광 매체를 브래킷(bracket)하는, 상기 양의 접점을 포함하고; 그리고
    상기 수송 채널은 상기 감광 매체와 반도체:반도체 이형접합부를 형성하는, 광검출기.
  3. 제2항에 있어서, 상기 감광 매체는 적어도 하나의 나노-반도체를 포함하는, 광검출기.
  4. 제3항에 있어서, 상기 감광 매체는 적어도 하나의 양자점을 포함하는, 광검출기.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 수송 채널은 단결정 구조를 포함하고, 그리고 상기 감광 매체는 다결정질 구조를 포함하는, 광검출기.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체:반도체 이형접합부를 가로지르는 전자 및/또는 정공 이동도가 낮은, 광검출기.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서, 상기 감광 매체는 상기 수송 채널과는 상이한 밴드갭을 갖는, 광검출기.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서, 상기 감광 매체는 상기 수송 채널과는 상이한 분광 감도를 갖는, 광검출기.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서, 상기 감광 매체는 전자기 방사선의 하나 이상의 파장을 가로지르는 상기 수송 채널의 수송 채널 흡수 계수보다 더 큰 감광 매체 흡수 계수를 갖는, 광검출기.
  10. 제9항에 있어서, 상기 감광 매체 흡수 계수는 상기 수송 채널 흡수 계수의 적어도 2배인, 광검출기.
  11. 제10항에 있어서, 상기 흡수 계수는 적어도 3배 큰, 광검출기.
  12. 제10항에 있어서, 상기 흡수 계수는 적어도 5배 큰, 광검출기.
  13. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 감광 매체는 상기 수송 채널보다 전자기 방사선의 더 낮은 파장에서 더 큰 흡수 계수를 갖는, 광검출기.
  14. 제2항 내지 제12항 중 어느 한 항에 있어서, 상기 감광 매체는 상기 수송 채널보다 전자기 방사선의 더 높은 파장에서 더 큰 흡수 계수를 갖는, 광검출기.
  15. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 양의 접점 및 상기 음의 접점에 바이어스가 인가되고 상기 수송 채널의 전도도는 상기 양의 접점과 상기 음의 접점 사이에 흐르는 전류에 의해 측정될 수 있는, 광검출기.
  16. 제15항에 있어서, 일정 시간 기간에 걸쳐서 상기 양의 접점과 상기 음의 접점 사이에 흐르는 전류를 적분하여 상기 시간 기간에 걸쳐서 광발생률의 측정치를 생성하는 적분기(integrator)를 더 포함하는, 광검출기.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 수송 채널은 제1 도펀트 유형의 반도체를 포함하고, 그리고 상기 감광 매체 및 상기 기판은 제2 도펀트 유형의 반도체를 포함하는, 광검출기.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 수송 채널은 n-형 반도체를 포함하고, 상기 감광 매체 및 상기 기판은 p-형 반도체를 포함하는, 광검출기.
  19. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 수송 채널은 p-형 반도체를 포함하고, 그리고 상기 감광 매체 및 상기 기판은 n-형 반도체를 포함하는, 광검출기.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서, 상기 감광 매체는 적어도 하나의 반도체 양자점을 포함하는 고체 필름을 포함하는, 광검출기.
  21. 광검출기로서,
    실리콘계 기판에 의해 지지된 실리콘계 채널;
    소스 및 드레인에 접속되고 상기 소스와 상기 드레인을 분리시키는 상기 실리콘계 채널;
    상기 실리콘계 채널의 상부에 침착된 양자점층을 포함하되, 상기 양자점층과 상기 실리콘계 기판은 상기 실리콘계 채널로부터 대향하여 도핑되는, 광검출기.
  22. 제21항에 있어서, 상기 실리콘계 채널은 p-형이고, 그리고 상기 양자점층 및 상기 실리콘계 기판은 n-형인, 광검출기.
  23. 제21항에 있어서, 상기 실리콘계 채널은 n-형이고, 그리고 상기 양자점층 및 상기 실리콘계 기판은 p-형인, 광검출기.
  24. 광검출기로서,
    입사 전자기 방사선을 수광하도록 구성된 양자점층;
    실리콘계 기판 및 상기 양자점층과 접촉하여 이들을 샌드위치시키는 실리콘계 채널을 포함하되;
    상기 양자점층을 입사 전자기 방사선에 노출시키는 것은 상기 양자점층과 상기 실리콘계 채널 사이에 광전압을 발생하여, 상기 실리콘계 채널의 전도도를 증가시키는, 광검출기.
  25. 제4항에 있어서, 상기 양자점층은 상기 실리콘계 채널과는 상이한 파장의 입사 전자기 방사선을 수광한 것에 응답하여 상기 광전압을 발생하도록 구성되는, 광검출기.
  26. 제4항에 있어서, 상기 양자점층은 1100㎚보다 긴 파장의 입사 전자기 방사선을 수광한 것에 응답하여 상기 광전압을 발생하도록 구성되는, 광검출기.
  27. 광검출기로서,
    전자기 방사선을 수광하여 수송 채널과의 접합부를 생성하는 감광 매체를 포함하되, 상기 수송 채널은 상기 감광 매체에 의해 전자기 방사선의 수광에 응답하여 전도도의 변화를 나타내도록 구성되는, 광검출기.
  28. 제27항에 있어서, 상기 전도도의 변화는 상기 감광 매체에 의해 수광된 전자기 방사선의 양에 비례하는, 광검출기.
  29. 제27항 또는 제28항에 있어서, 상기 감광 매체는 상기 수송 채널과는 전자기 방사선의 적어도 하나의 상이한 파장에 감응하는, 광검출기.
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