KR20190109984A - 발광 다이오드 기판 및 이를 포함하는 발광 다이오드 표시장치 - Google Patents

발광 다이오드 기판 및 이를 포함하는 발광 다이오드 표시장치 Download PDF

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KR20190109984A
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Abstract

본 발명에 따른 발광 다이오드 기판은, 전사 기판, 박막층들, 발광 다이오드(Light Emitting Diode; LED) 칩, 트렌치 및 제1 도전층을 포함한다. 박막층들은 전사 기판 상에 배치된다. LED 칩은 박막층 상에 배치되며, 일측에 마련된 제1 전극 및 타측에 마련된 제2 전극을 갖는다. 트렌치는 LED 칩 주변부에서 박막층들 중 적어도 일부를 관통하여 마련되며, 평면상 직선 또는 곡선 형상을 갖도록 연장된다. 제1 도전층은 제1 전극에 접촉되며, 트렌치의 내측으로 연장된다.

Description

발광 다이오드 기판 및 이를 포함하는 발광 다이오드 표시장치{SUBSTRATE HAVING LIGHT EMITTING DIODE AND LIGHT EMITTING DIODE DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 발광 다이오드가 실장된 기판 및 이를 포함하는 발광 다이오드 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치(display device)들이 개발되고 있다. 이러한 표시장치는 액정 표시장치(Liquid Crystal Display Device, LCD), 전계 방출 표시장치(Field Emission Display Device, FED), 플라즈마 디스플레이 패널(Plasma Display Panel Device, PDP) 및 유기발광 표시장치(Organic Emitting Display Device; OLED) 등으로 구현될 수 있다.
이들 표시장치 중에서 유기발광 표시장치는 유기 화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있는 이점이 있다. 또한, 유기 전계발광 표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가질 뿐 아니라 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 갖는다는 점에서 널리 사용되고 있다.
다만, 유기발광 표시장치는 유기 재료로 이루어지는 유기발광 다이오드(Organic Light Emitting Diode) 소자를 이용하기 때문에, 수분 및 산소의 유입에 취약하다. 이를 개선하기 위해, 밀봉(encapsulation) 기술을 적용하고 있으나, 요구되는 정도의 충분한 밀봉이 어렵기 때문에 제품 신뢰성을 확보하는 데 어려움이 있다.
최근에는, 무기 재료로 이루어지는 발광 다이오드(Light Emitting Diode; LED) 소자를 이용한 발광 다이오드 표시장치에 관한 연구가 진행되고 있다. LED 소자는 광 변환 효율이 높기 때문에, 에너지 소비량이 매우 적으며 수명이 반영구적이고 환경 친화적인 소자이다.
LED 소자는 액정표시장치를 구성하는 백라이트 유닛의 광원으로 채용된 바 있다. 다만, 이 경우 백라이트 유닛으로부터 제공된 광은 액정패널 등을 지나면서 광 손실이 불가피 하기 때문에, 일정 수준 이상으로 발광 효율을 개선하는 데에는 한계가 있다. 또한, 이는 액정표시장치로써, 발광 다이오드 표시장치로 보기에는 어려움이 있다.
본 발명에서 지칭되는 발광 다이오드 표시장치는, 박막 트랜지스터 기판 상에서 픽셀 당 적어도 하나의 LED 소자를 배치함으로써 구현되는 표시장치이다. 이러한 표시장치는 발광 효율이 저하됨이 없이 LED 소자의 장점을 그대로 이용할 수 있다는 데 장점이 있는 바, 이를 상용화하고자 하는 노력이 진행되고 있다.
본 발명의 목적은 광 추출 효율을 개선할 수 있는 발광 다이오드를 갖는 기판을 제공하는 데 있다. 또한, 본 발명의 목적은 광 추출 효율을 개선하여 극한 휘도를 구현할 수 있는 발광 다이오드 표시장치를 제공하는 데 있다.
본 발명에 따른 발광 다이오드 기판은, 전사 기판, 박막층들, 발광 다이오드(Light Emitting Diode; LED) 칩, 트렌치 및 제1 도전층을 포함한다. 박막층들은 전사 기판 상에 배치된다. LED 칩은 박막층 상에 배치되며, 일측에 마련된 제1 전극 및 타측에 마련된 제2 전극을 갖는다. 트렌치는 LED 칩 주변부에서 박막층들 중 적어도 일부를 관통하여 마련되며, 평면상 직선 또는 곡선 형상을 갖도록 연장된다. 제1 도전층은 제1 전극에 접촉되며, 트렌치의 내측으로 연장된다.
본 발명에 따른 배면 발광 방식으로 구현되는 발광 다이오드 표시장치는, 전사 기판, LED 칩, 트렌치 및 제1 도전층을 포함한다. 전사 기판 상에는 픽셀들이 배열된다. LED 칩은, 픽셀에 할당되며, 제1 전극 및 제2 전극을 갖는다. 트렌치는 LED 칩의 외곽에서 LED 칩의 둘레를 감싸도록 배치된다. 제1 도전층은 제1 전극과 전기적으로 연결되며, 트렌치 내에 수용되어 입사된 광의 방향을 전환한다.
본 발명은 광 추출 효율을 개선할 수 있는 발광 다이오드를 갖는 기판을 제공할 수 있다. 또한, 본 발명은 광 추출 효율을 개선하여 극한 휘도를 구현하면서, 이웃하는 픽셀 간 혼색 불량을 방지할 수 있는 발광 다이오드 표시장치를 제공할 수 있다.
도 1은 발광 다이오드 칩의 구성을 개략적으로 나타낸 단면도이다.
도 2a 내지 도 2c는 발광 다이오드가 실장된 기판을 제조하기 위한 방법 예를 시계열적으로 설명하기 위한 도면들이다.
도 3은 본 발명에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다.
도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 6은 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 7은 도 4를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 8은 트렌치 및 트렌치에 수용된 도전층의 기능을 설명하기 위한 도면이다.
도 9는 트렌치의 평면 형상 예를 설명하기 위한 도면이다.
도 10a 내지 도 10d는 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치를 제조하기 위한 방법을 시계열적으로 설명하기 위한 도면들이다.
도 11은 트렌치의 구조 예를 설명하기 위한 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 단면도이다.
도 14a 및 도 14c는 본 발명의 제3 실시예에 따른 발광 다이오드 표시장치를 제조하기 위한 방법을 시계열적으로 설명하기 위한 도면들이다.
도 15는 본 발명의 제4 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다.
도 16은 도 15를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 17은 본 발명의 제5 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다.
도 18은 도 17을 Ⅴ-Ⅴ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 발광 다이오드 칩의 구성을 개략적으로 나타낸 단면도이다.
발광 다이오드 칩(Light Emitting Diode Chip; 이하 “LED 칩”이라 함)(100)은 화합물 반도체의 특성을 이용하여 전기적인 신호를 가함으로써 다양한 파장의 빛 에너지를 방출하는 반도체 발광소자이다. LED 칩(100)은 수 마이크로 단위의 작은 크기를 갖도록 구비될 수 있다. 이러한 LED 칩(100)은 마이크로 LED 칩, 초소형 LED 칩, 미니 LED 칩 등으로 지칭될 수 있다.
도 1을 참조하면, LED 칩(100)은 제1 반도체층(101), 제2 반도체층(103), 및 활성층(105)을 포함한다. 제1 반도체층(101)은 제2 반도체층(103)의 적어도 일측 상부면 상에 형성되어, 제2 반도체층(103)의 타측 상부면의 적어도 일부를 노출시킨다. 제1 반도체층(101)과 제2 반도체층(103) 사이에는 활성층(105)이 개재된다.
제1 반도체층(101) 상에는 제1 전극(107)이 형성되어, 제1 반도체층(101)과 전기적으로 연결된다. 노출된 제2 반도체층(103) 상에는 제2 전극(109)이 형성되어, 제2 반도체층(103)과 전기적으로 연결된다. 제1 전극(107)과 제2 전극(109)은 소정 간격 이격되어 배치된다. 제1 전극(107) 및 제2 전극(109)은 TiO2(titanium dioxide), AZO(aluminum zinc oxide), ZnO(zinc oxide), ITO(indium tin oxide), GZO(gallium zinc oxide), IZO(indium zinc oxide)와 같은 산화물 계열의 투명 도전 물질을 포함할 수 있고, Pedot: PSS 계열 전도성 소재, 그래핀(Graphene), 금속 와이어(metallic wire) 등을 포함할 수도 있다.
제1 반도체층(101)은 p형 반도체층으로 구현될 수 있다. 제1 반도체층(101)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 제1 반도체층(101)은 단층 또는 다층으로 형성될 수 있다. 제1 반도체층(101)은 InxAlyGa1-x-yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, GaN, AlN, AlGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있고, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체층(103)은 n형 반도체층으로 구현될 수 있다. 제2 반도체층(103)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 제2 반도체층(103)은 단층 또는 다층으로 형성될 수 있다. 제2 반도체층(103)은 InxAlyGa1-x-yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, GaN, AlN, AlGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있고, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
활성층(105)은 제1 반도체층(101)을 통해서 주입되는 정공과 제2 반도체층(103)을 통해서 주입되는 전자가 서로 만나서, 활성층(105)의 형성 물질에 따른 에너지 밴드의 밴드갭 차이에 의해서 빛을 방출하는 층이다. 활성층(105)은 단일 양자 우물(Single Quantum Well, SQW), 다중 양자 우물(Multi Quantum Well, MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 활성층(105)은 화합물 반도체로 구성될 수 있다. 예를 들어, 활성층(105)은 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중 적어도 하나로 구현될 수 있다.
LED 칩(100)은 LED 칩(100)의 소자들을 보호하기 위한 절연막(IL)을 더 포함할 수 있다. 절연막(IL)은 LED 칩(100)의 노출된 외부면을 감싸되, 제1 전극(107)의 적어도 일부 및 제2 전극(109)의 적어도 일부를 노출할 수 있다. 절연막(IL)은 절연 물질을 포함할 수 있다. 예를 들어, 절연막(IL)은 실리콘 산화막(SiOx) 및 실리콘 질화막(SiNx) 중 선택된 어느 하나, 또는 그들의 적층 구조로 이루어질 수 있다.
도 2a 내지 도 2c는 발광 다이오드를 기판 상에 실장하기 위한 방법 예를 시계열적으로 설명하기 위한 도면들이다.
도 2a를 참조하면, 발광 다이오드가 실장된 기판을 제조하기 위해, LED 칩(100)들이 성장된 성장 기판(10), 및 공여 기판(20)이 마련된다.
성장 기판(10)은, LED 칩(100)을 성장시키기 위한 기재로써 이용되며, 실리콘(Si), 사파이어(Al2O3), 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), 스피넬(MgAl2O4), 산화마그네슘(MgO), 메타알루민산리튬(LiAlO2), 질화알루미늄(AlN) 및 산화리튬갈레이트(LiGaO2) 중 어느 하나의 재질로 선택될 수 있으나, 이에 한정되는 것은 아니다. 성장 기판(10) 상에는, 복수의 LED 칩(100)들이 성장된다.
공여 기판(20)은 성장 기판(10)으로부터 전사 기판(30, 도 2b)으로 LED 칩(100)을 이송시키기 위한, 이송 수단으로써 이용된다. 공여 기판(20)은 성장 기판(10)으로부터 LED 칩(100)들을 선택적으로 픽업(pick-up)한다. 공여 기판(20)은 기 설정된 위치의 LED 칩(100)들을 선택적으로 픽업할 수 있고, 이들을 전사 기판(30, 도 2b) 상의 대응되는 픽셀들에 각각 전사시킬 수 있다. 예를 들어, 공여 기판(20)은 소정의 점착(또는, 흡착) 특성을 가짐으로써, 점착력에 의해 성장 기판(10)으로부터 기 설정된 위치에 배치된 LED 칩(100)들을 선택적으로 픽업할 수 있고, 점착력이 해제됨에 따라 LED 칩(100)들을 전사 기판(30, 도 2b)의 대응 픽셀들에 전사시킬 수 있다. 점착력의 해제는, 열적, 화학적 특성을 이용할 수 있다. 예를 들어, 공여 기판(20)과 성장된 LED 칩(100) 사이에는 릴리즈층(release layer)이 마련될 수 있고, 릴리즈층에 레이저를 조사함으로써, 점착력을 해제시킬 수 있다.
도 2b를 참조하면, 공여 기판(20)은 이송되어, 전사 기판(30) 상의 기 설정된 위치에 얼라인된다.
전사 기판(30)은 복수의 픽셀들이 배열된다. 복수의 픽셀들이 배치되는 영역은 입력 영상이 실제로 표시되는 액티브 영역(또는, 표시 영역)으로 정의(또는, 지칭)될 수 있다. 복수의 픽셀들 각각에는 최종적으로 적어도 하나의 LED 칩(100)이 할당될 수 있다. 전사 기판(30)상에는, LED 칩(100)들에 구동 신호를 인가하기 위한 신호 배선 및 전극들이 배열될 수 있다. AM(Active Matrix) 방식으로 구현되는 경우, 전사 기판(30)은 각 픽셀 마다 할당된 박막 트랜지스터(Thin film transistor)들을 더 포함할 수 있다. 액티브 영역 내에 배열된 픽셀들에 LED 칩(100)들을 전사시키기 위해, 복수 번의 픽업/전사 동작은 반복적으로 수행될 수 있다.
성장 기판(10)에 성장된 LED 칩(100)들은, 공여 기판(20)에 의해 선택적으로 픽업되고, 이송되어, 전사 기판(30) 상의 픽셀들 내 기 설정된 위치에 전사될 수 있다. 전사 기판(30)의 상부면에는 접착층(110)이 마련될 수 있고, LED 칩(100)은 접착층(110)에 의해 전사 기판(30)에 고정될 수 있다.
도 2c를 참조하면, LED 칩(100)이 전사된 전사 기판(30) 상에는 제1 도전층(111)(또는, 픽셀 전극) 및 제2 도전층(113)(또는, 공통 전극)이 형성된다. 제1 도전층(111) 및 제2 도전층(113)은 소정 간격 이격되어 배치된다. 제1 도전층(111)은 LED 칩(100)의 제1 전극(107, 도 1)과 전기적으로 연결되어, 제1 전극(107, 도 1)에 데이터 전압을 공급할 수 있다. 제2 도전층(113)은 LED 칩(100)의 제2 전극(109, 도 1)과 전기적으로 연결되어, 제2 전극(109, 도 1)에 공통 전압을 공급할 수 있다.
전사 기판(30) 상에 실장된 LED 칩(100)는 기 설정된 신호에 응답하여 광을 방출할 수 있다. LED 칩(100)에서 생성된 광은 다 방향으로 방사된다.
LED 칩(100)이 실장된 기판 및 이를 이용한 표시장치의 경우, 방사하는 광의 진행 방향을 기 설정된 일 방향으로 제어할 필요가 있다. 즉, 본 발명에 따른 LED 칩(100)이 실장된 기판 및 이를 이용한 표시장치는 배면 발광(또는, 하부 발광) 방식으로 구현되기 때문에, 방사하는 광의 진행 방향을 배면 방향으로 지향시킬 필요가 있다. 여기서, 배면 방향은 LED 칩(100)을 기준으로 성장 기판(30)을 향하는 방향으로 정의될 수 있고, 전면 방향은 배면 방향의 역 방향으로 정의될 수 있다. 여기서, 배면 발광 방식이라 함은, 사용자가 LED 칩(100)이 실장된 기판 및 이를 이용한 표시장치의 배면 방향에 위치하여, 제공된 광 및/또는 영상을 인지하는 방식을 의미한다.
배면 방향으로 진행하는 광들 중 일부는, LED 칩(100)과 성장 기판(30) 사이에 배치된 박막층들의 굴절률 차이에 의해, 박막층들의 계면 사이에서 전반사를 통해 진행(wave guide)할 수 있다. 이러한 광들은 지향 방향으로 출광되지 못하고 소자 내부에 갇혀 소실될 수 있다. 소실되는 광들은 발광에 기여하지 못하기 때문에 발광 효율을 저감시키는 요인이 된다. 또한, 박막층들의 계면 사이에서 전반사를 통해 진행하는 광들은, 이웃하는 픽셀을 향하여 전파되어 혼색 불량을 야기할 수 있다. 따라서, 전술한 문제를 개선하기 위해서는, 지향 방향으로 진행하지 않는 광의 진행 방향을 배면 방향으로 전환시킬 수 있는 방안이 요구된다.
<제1 실시예>
도 3은 본 발명에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 블록도이다.
도 3을 참조하면, 본 발명에 의한 발광 다이오드 표시장치는 디스플레이 구동 회로, 표시 패널(DIS)을 포함한다.
디스플레이 구동 회로는 데이터 구동회로(12), 게이트 구동회로(14) 및 타이밍 콘트롤러(16)를 포함하여 입력 영상의 비디오 데이터전압을 표시 패널(DIS)의 픽셀(PXL)들에 기입한다. 데이터 구동회로(12)는 타이밍 콘트롤러(16)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동회로(12)로부터 출력된 데이터전압은 데이터 배선들(D1~Dm)에 공급된다. 게이트 구동회로(14)는 데이터전압에 동기되는 게이트 신호를 게이트 배선들(G1~Gn)에 순차적으로 공급하여 데이터 전압이 기입되는 표시 패널(DIS)의 픽셀(PXL)들을 선택한다.
타이밍 콘트롤러(16)는 호스트 시스템(19)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(14)의 동작 타이밍을 동기시킨다. 데이터 구동회로(12)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 게이트 구동회로(14)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.
호스트 시스템(19)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 특히, 호스트 시스템(19)은 퍼블릭 디스플레이(public display), 및 디지털 사이니지(digital signage) 등으로 구현될 수 있다. 본 발명과 같은, 발광 다이오드 표시장치의 경우, 고휘도의 장점을 갖기 때문에, 상대적으로 고휘도를 요구하는 퍼블릭 디스플레이(public display), 및 디지털 사이니지(digital signage)에 용이하게 적용될 수 있는 이점을 갖는다.
또한, 호스트 시스템(19)은 복수 개의 표시장치가 조합되어 대면적으로 마련되는 타일링 장치(Tiling Device)로 구현될 수 있다. 일반적인 타일링 장치의 경우, 구분된 복수의 표시 장치들이 상호 조합된 형태를 갖기 때문에, 이웃하는 표시장치들 사이에 심(seam, 또는 이음매)이 존재하게 되고, 이러한 심은 영상이 구현되지 않는 영역에 해당하여 타일링 장치를 시청하는 이용자에게 단절감 및/또는 이질감을 주기 때문에 영상 몰입도를 현저히 저하시킨다. 본 발명과 같은 발광 다이오드 표시장치의 경우, 초소형의 LED 칩을 이용하기 때문에, 이웃하는 LED 칩의 피치를 조정하여 경계부가 시인되지 않도록 제어할 수 있다. 이에 따라, 몰입도가 개선된 타일링 장치를 제공할 수 있다.
호스트 시스템(19)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(RGB)를 표시 패널(DIS)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(19)은 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(16)로 전송한다.
표시 패널(DIS)은 다양한 평면 형상을 가질 수 있다. 즉, 표시 패널(DIS)은 장방형, 정방형의 형상을 가질 수 있음은 물론, 원형, 타원형, 다각형 등 다양한 이형(free form)의 평면 형상을 가질 수 있다.
표시 패널(DIS)은 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 픽셀(PXL)들을 포함한다. 픽셀(PXL)들 각각은 적어도 하나의 LED 칩을 포함한다. 픽셀(PXL)들 각각은 데이터 배선들(D1~Dm, m은 양의 정수), 게이트 배선들(G1~Gn, n은 양의 정수) 및/또는 공통 배선들의 교차 구조에 의해 정의될 수 있으나, 이에 한정되는 것은 아니다. 표시 패널(DIS)은 적색(R), 청색(B) 및 녹색(G)을 발광하는 적색(R), 청색(B) 및 녹색(G) 픽셀(PXL)을 포함할 수 있다.
픽셀(PXL)은 AM(Active Matrix) 방식으로 구현되거나, PM(Passive Matrix) 방식으로 구현될 수 있다. 이하에서는, 설명의 편의를 위해, 발광 다이오드 표시장치가 박막 트랜지스터를 포함하는 AM(Active Matrix) 방식으로 구현되는 경우를 예로 들어 설명한다.
도 4는 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다. 도 5는 도 4를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 6은 도 4를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 7은 도 4를 Ⅲ-Ⅲ'로 절취한 단면도이다. 도 8은 트렌치 및 트렌치에 수용된 도전층의 기능을 설명하기 위한 도면이다. 도 9는 트렌치의 평면 형상 예를 설명하기 위한 도면이다.
도 4 내지 도 7을 참조하면, 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치는, 전사 기판(30) 상에 배치된 박막 트랜지스터(T), LED 칩(100), 제1 도전층(111), 및 제2 도전층(113)을 포함한다.
전사 기판(30) 상에는 박막 트랜지스터(T)가 배치된다. 박막 트랜지스터(T)는, 바텀 게이트(Bottom Gate) 구조, 탑 게이트(Top Gate) 구조, 이중 게이트 (Double Gate) 구조 등 다양한 구조로 구현될 수 있다. 박막 트랜지스터(T)는, 게이트 전극(G), 반도체층(A), 소스/드레인 전극(S, D)을 포함한다.
전사 기판(30) 상에는 박막 트랜지스터(T)와 전기적으로 연결된 LED 칩(100)이 배치된다. 박막 트랜지스터(T)와 LED 칩(100) 사이에는, 박막층이 개재된다. 박막층은 적어도 하나의 절연층 및/또는 접착층(110)을 포함할 수 있다. 도시된 바와 같이, 적어도 하나의 절연층은, 무기 물질로 구성된 보호층(PAS) 및/또는 유기 물질로 구성된 오버 코트층(OC)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 설명의 편의를 위해, 적어도 하나의 절연층이 보호층(PAS) 및/또는 유기 물질로 구성된 오버 코트층(OC)을 포함하는 경우를 예로 들어 설명한다. 접착층(110)은 LED 칩(100)을 전사 기판(30) 상에 고정시킨다.
제1 도전층(111)은 LED 칩(100)의 제1 전극(107)과 박막 트랜지스터(T)를 전기적으로 연결한다. 제1 도전층(111)은 LED 칩(100)의 일측 상부로 연장되어, LED 칩(100)의 제1 전극(107)과 직접 접촉될 수 있다. 제1 도전층(111)은 보호층(PAS), 오버 코트층(OC) 및 접착층(110)을 관통하는 제1 콘택홀(H1)을 통해 박막 트랜지스터(T)와 직접 접촉될 수 있다.
제1 도전층(111)은 반사 물질을 포함한다. 제1 도전층(111)은 LED 칩(100)의 일측 상부를 덮도록 위치하여, LED 칩(100)에서 제공된 광 중 전면 방향으로 향하는 광의 진행 방향을 배면 방향으로 전환할 수 있다.
제2 도전층(113)은 LED 칩(100)의 제2 전극(109)과 공통 배선(SL)을 전기적으로 연결한다. 제2 도전층(113)은 LED 칩(100)의 타측 상부로 연장되어, LED 칩(100)의 제2 전극(109)과 직접 접촉될 수 있다. 공통 배선(SL)은 도시된 바와 같이, 박막 트랜지스터(T)의 게이트 전극(G)과 동일층에 배치될 수 있으나, 이에 한정되는 것은 아니다. 제2 도전층(113)은 LED 칩(100)과 공통 배선(SL) 사이에 개재된 층 예를 들어, 게이트 절연층(GI), 보호층(PAS), 오버 코트층(OC), 및 접착층(110)을 관통하는 제2 콘택홀(H2)을 통해 공통 배선(SL)과 직접 접촉될 수 있다.
제2 도전층(113)은 반사 물질을 포함한다. 제2 도전층(113)은 LED 칩(100)의 타측 상부를 덮도록 위치하여, LED 칩(100)에서 제공된 광 중 전면 방향으로 향하는 광의 진행 방향을 배면 방향으로 전환할 수 있다.
제1 도전층(111)과 제2 도전층(113)은 소정 간격(G) 이격되어 배치된다. 제1 도전층(111)과 제2 도전층(113) 사이의 간격(G)은, 제1 도전층(111) 및 제2 도전층(113) 간 접촉 및 신호 간섭을 방지하기 위한 최소 거리로 설정되는 것이 바람직하다. 이는, LED 칩(100)의 대부분이 제1 도전층(111) 및 제2 도전층(113)에 의해 차폐되어, LED 칩(100)으로부터 제공된 광 중 전면 방향으로 향하는 광 대부분을 배면 방향 및/또는 측면 방향으로 지향시킬 수 있음을 의미한다.
LED 칩(100)의 주변부(또는, 외곽)에는, 트렌치(TC)(trench)가 배치된다. 트렌치(TC)는 접착층(110)을 포함하는 적어도 하나의 박막층(또는, 절연층)이 접착층(110)의 상부 표면으로부터 내측으로 일부 함몰됨으로써 마련될 수 있다. 트렌치(TC)는 제1 트렌치(TC1) 및 제2 트렌치(TC2)를 포함할 수 있다.
LED 칩(100)의 일측 주변부에는 제1 트렌치(TC1)가 배치된다. 제1 트렌치(TC1)는 평면 상에서 바라볼 때 LED 칩(100)의 일측 둘레를 감싸도록 위치할 수 있다. 제1 트렌치(TC1)는 LED 칩(100)으로부터 소정 간격 이격되어 배치된다.
제1 트렌치(TC1)는 접착층(110) 및 접착층(110)과 성장 기판(30) 사이에 배치된 절연층들 중 적어도 하나를 관통하는 형태로 마련될 수 있다. 제1 트렌치(TC1) 내측에는, 제1 도전층(111)의 적어도 일부가 연장되어 배치된다. 즉, 제1 도전층(111)은 LED 칩(100)의 일측 상부를 덮으면서 제1 트렌치(TC1)의 내측을 향하여 연장된다.
제1 트렌치(TC1) 내측에 위치한 제1 도전층(111)의 일부는, 입사된 광의 진행 방향을 배면 방향으로 전환할 수 있다. 즉, 도 8을 더 참조하면, 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치는, 제1 트렌치(TC1)에 인입된 제1 도전층(111)의 일부를 이용하여, LED 칩(100)에서 제공된 광 중 배면 방향으로 지향하지 않는 광(예를 들어, 측면 방향으로 진행하는 광)의 진행 방향을 배면 방향으로 용이하게 변환할 수 있고, 박막층들(ILS)의 계면 사이에서 소실될 수 있는 광을 배면 방향으로 용이하게 추출할 수 있다.
이에 따라, 본 발명의 제1 실시예는, 광 효율을 현저히 개선할 수 있어, 극한 휘도를 구현할 수 있는 발광 다이오드 표시장치를 제공할 수 있다. 또한, 본 발명의 제1 실시예는, 원치 않게 이웃하는 픽셀을 향하여 진행하는 광을 최소한으로 차단할 수 있기 때문에, 혼색 불량을 최소화할 수 있는 발광 다이오드 표시장치를 제공할 수 있다.
입사된 광의 진행 방향을 지향 방향으로 효과적으로 전환하기 위해, 제1 트렌치(TC1)의 단면 형상은 적절히 선택될 수 있다. 예를 들어, 입사된 광의 진행 방향을 배면 방향으로 지향시키기 위해, 제1 트렌치(TC1)의 단면 형상은 평탄면(FP) 및 평탄면(FP)의 양 단으로부터 연장된 경사면(IP)들로 정의될 수 있고, 평탄면(FP)과 경사면(IP)이 이루는 내각(θ)은 둔각으로 설정될 수 있다. 평탄면(FP)과 경사면(IP)이 이루는 내각(θ)은, 최대 광 추출 효율을 갖는 110~125도 범위로 설정되는 것이 바람직할 수 있다.
제1 도전층(111)은 제 기능을 수행하기 위해, 적어도 LED 칩(100)과 인접한 일측 경사면(IP)을 완전히 덮도록 배치되는 것이 바람직할 수 있다. 다만, 이에 한정되는 것은 아니다. 전술한 제1 트렌치(TC1)의 바람직한 형상 및 제1 도전층(111)의 바람직한 위치는, 후술하게 될 제2 트렌치(TC2) 및 제2 도전층(113)에도 적용될 수 있다.
제1 트렌치(TC1)에 인입된 제1 도전층(111) 중 적어도 일 부분은, 길게 연장되어 제1 콘택홀(CH1)을 통해 박막 트랜지스터(T)와 전기적으로 연결된다. 즉, 제1 도전층(111)은, 박막 트랜지스터(T)에 연결되어 특정 신호를 인가 받는다. 본 발명은 입사된 광의 진행 방향을 지향 방향으로 전환하기 위해, 특정 신호가 인가된 제1 도전층(111)을 이용하기 때문에, 동일 목적을 달성하기 위해 플로팅(floating)된 반사체를 갖는 구조 대비, 기생 커패시터 등에 의한 신호 간섭을 최소화할 수 있는 이점을 갖는다.
LED 칩(100)의 타측 주변부에는 제2 트렌치(TC2)가 배치된다. 제2 트렌치(TC2)는 평면 상에서 바라볼 때 LED 칩(100)의 타측 둘레를 감싸도록 위치할 수 있다. 제2 트렌치(TC2)는 LED 칩(100)으로부터 소정 간격 이격되어 배치된다.
제2 트렌치(TC2)는 접착층(110) 및 접착층(110)과 성장 기판(30) 사이에 배치된 절연층들 중 적어도 하나를 관통하는 형태로 마련될 수 있다. 제2 트렌치(TC2) 내측에는, 제2 도전층(113)의 적어도 일부가 연장되어 배치된다. 즉, 제2 도전층은 LED 칩(100)의 타측 상부를 덮으면서 제2 트렌치(TC2)의 내측을 향하여 연장된다.
제2 트렌치(TC2) 내측에 위치한 제2 도전층(113)의 일부는, 입사된 광의 진행 방향을 배면 방향으로 전환할 수 있다. 즉, 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치는, 제2 트렌치(TC2)에 인입된 제2 도전층(113)의 일부를 이용하여, LED 칩(100)에서 제공된 광 중 배면 방향으로 지향하지 않는 광의 진행 방향을 배면 방향으로 용이하게 변환할 수 있고, 박막층들의 계면 사이에서 소실될 수 있는 광을 배면 방향으로 용이하게 추출할 수 있다. 이에 따라, 본 발명의 제1 실시예는, 광 효율을 현저히 개선할 수 있어, 극한 휘도를 구현할 수 있는 발광 다이오드 표시장치를 제공할 수 있다.
제2 트렌치(TC2)에 인입된 제2 도전층(113) 중 적어도 일 부분은, 길게 연장되어 제2 콘택홀(CH2)을 통해 공통 배선(SL)과 전기적으로 연결된다. 즉, 제2 도전층(113)은, 공통 배선(SL)에 연결되어 특정 신호를 인가 받는다. 본 발명은 입사된 광의 진행 방향을 지향 방향으로 전환하기 위해, 특정 신호가 인가된 제2 도전층(113)을 이용하기 때문에, 동일 목적을 달성하기 위해 플로팅된 반사체를 갖는 구조 대비, 기생 커패시터 등에 의한 신호 간섭을 최소화할 수 있는 이점을 갖는다.
도 9의 (a)를 참조하면, 제1 트렌치(TC1) 및 제2 트렌치(TC2)는 서로 연결될 수 있다. 서로 연결된 제1 트렌치(TC1) 및 제2 트렌치(TC2)는, 평면 상에서 바라볼 때 폐곡선(closed curve, 또는 폐루프(closed loop))을 이룰 수 있다. 즉, 서로 연결된 제1 트렌치(TC1) 및 제2 트렌치(TC2)의 평면 형상은, 곡선(또는, 직선)의 시점과 종점이 일치하는 형상 예를 들어, 원, 타원, 다각형 등 다양한 형상을 가질 수 있다. 여기서 트렌치(TC)의 평면 형상은, 폐곡선이 이루는 평면 도형의 형상을 지칭하는 것으로 정의될 수 있다.
도 9의 (b)를 참조하면, 트렌치(TC)의 평면 형상은, 원형으로 구현되는 것이 바람직할 수 있다. 구체적으로, 트렌치(TC)의 평면 형상이 직사각형으로 구현되는 경우, LED 칩(100)으로부터 제공된 광의 방향을 기 설정된 방향으로 지향시키기 위한 제1 반사체(RF1)의 평면 형상은 직사각형으로 구현된다. 트렌치(TC)의 평면 형상이 원형으로 구현되는 경우, LED 칩(100)으로부터 제공된 광의 방향을 기 설정된 방향으로 지향시키기 위한 제2 반사체(RF2)의 평면 형상은 원형으로 구현된다. 제1 반사체(RF1)와 제2 반사체(RF2)가 동일한 면적을 갖는다고 가정할 때, 파 필드(far field)를 기준으로 시뮬레이션한 결과, 제2 반사체(RF2)를 이용하는 경우에 제1 반사체(RF1)를 이용한 경우 대비 2% 이상 광 추출 효율이 증가함을 알 수 있었다. 따라서, 광 추출 효율을 고려할 때, 트렌치(TC)의 평면 형상은 원형으로 구현되는 것이 바람직하다. 또한, LED 칩(100) 전사 시, 칩의 회전이나 위치 틀어짐을 고려할 때, 트렌치(TC)의 평면 형상이 원형으로 구현되는 것이 바람직할 수 있다.
도 9의 (c)를 참조하면, 제1 트렌치(TC1) 및 제2 트렌치(TC2)는 서로 분리되어 소정 간격 이격되어 배치될 수 있다. 제1 트렌치(TC1) 및 제2 트렌치(TC2)는 평면 상에서 바라볼 때 어느 일측이 개방된 개곡선(open curve)을 이룰 수 있다. LED 칩(100)의 일측 둘레를 감싸는 제1 트렌치(TC1)는 LED 칩(100)의 타측을 향하여 개방된 평면 형상을 가질 수 있고, LED 칩(100)의 타측 둘레를 감싸는 제2 트렌치(TC2)는 LED 칩(100)의 일측을 향하여 개방된 평면 형상을 가질 수 있다. 이 경우, 제1 도전층이 인입된 제1 트렌치(TC1)와 제2 도전층이 인입된 제2 트렌치(TC2)가 공간적으로 구분되기 때문에, 제1 도전층과 제2 도전층의 단락(short)을 방지할 수 있는 이점이 있다.
도 10a 내지 도 10d는 본 발명의 제1 실시예에 따른 발광 다이오드 표시장치를 제조하기 위한 방법을 시계열적으로 설명하기 위한 도면들이다. 도 11은 트렌치의 구조 예를 설명하기 위한 도면들이다.
도 10a를 참조하면, 전사 기판(30) 상에는 게이트 전극(G)이 형성된다. 전사 기판(30)은 유리(glass) 또는 플라스틱(plastic) 재질로 이루어질 수 있다. 예를 들어, 전사 기판(30)은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate) 등의 플라스틱 재질로 형성되어, 유연한(flexible) 특성을 가질 수 있다. 게이트 전극(G)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어질 수 있다. 게이트 전극(G)은 픽셀에 게이트 신호를 공급하는 게이트 배선으로부터 분기된 일부일 수 있다.
전사 기판(30) 상에는, 공통 배선(SL)이 형성된다. 공통 배선(SL)은 각 픽셀에 공통 전압을 공급한다. 공통 배선(SL)은 게이트 전극(G)과 동일층에 동일 물질로 형성될 수 있다.
게이트 전극(G)과 공통 배선(SL) 상에는 게이트 절연층(GI) 및 반도체층(A)이 형성된다. 게이트 절연층(GI)은 게이트 전극(G)을 절연시키는 것으로, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 반도체층(A)은 게이트 절연층(GI)을 사이에 두고, 게이트 전극(G)과 중첩하도록 배치된다.
반도체층(A) 상에는 일정 간격을 두고 대향하는 소스/드레인 전극(S, D)이 형성된다. 소스 전극(S)은 반도체층(A)의 일측에 접촉되고, 드레인 전극(D)은 반도체층(A)의 타측에 접촉된다. 소스 전극(S)과 드레인 전극(D)은 단일층 또는 다층으로 이루어질 수 있다. 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄, 티타늄/알루미늄, 또는 구리/몰리티타늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴, 티타늄/알루미늄/티타늄, 또는 몰리티타늄/구리/몰리티타늄의 3중층으로 이루어질 수 있다.
소스/드레인 전극(S, D) 상에는, 보호층(PAS)이 형성된다. 보호층(PAS)은 박막 트랜지스터(ST, DT)를 보호하는 것으로 무기 물질을 포함한다. 예를 들어, 보호층(PAS)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
보호층(PAS) 상에는 오버 코트층(OC)이 형성된다. 오버 코트층(OC)은 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 오버 코트층(OC)은, 박막 트랜지스터(T)와 같은 하부 구조물에 기인한 단차를 보상하기 위한 평탄화 층으로써 기능할 수 있다.
오버 코트층(OC) 상에는, 접착 물질(ADM)이 도포된다. 접착 물질(ADM)은 Adhesive polymer, epoxy resist, UV resin, polyimide 계열, acrylate 계열, 우레탄 계열, Polydimethylsiloxane(PDMS) 중 어느 하나로 선택될 수 있으나, 이에 한정되는 것은 아니다. 접착 물질(ADM)은, LED 칩으로부터 방출된 빛의 흡수를 방지하기 위해 가시광 영역에서 90% 이상의 투과도를 갖는 물질로 선택되는 것이 바람직하다.
도 10b를 참조하면, 접착 물질(ADM) 상에는, LED 칩(100)이 형성(또는, 전사)된다. LED 칩(100)은 접착 물질(ADM) 상에 접촉된다. 필요에 따라서, LED 칩(100)은 제공된 소정의 압력에 의해 접착 물질(ADM)에 매설된 형태로 구비될 수 있다.
이후, 접착 물질(ADM)을 경화시키기 위한 경화 공정을 진행함에 따라, 접착층(110)이 형성된다. 접착층(110)은 LED 칩(100)을 기 설정된 위치에 고정시킨다.
도 10c를 참조하면, 기판 상에는, 제1 콘택홀(CH1), 제2 콘택홀(CH2) 및 트렌치(TC)가 형성된다. 제1 콘택홀(CH1)은 접착층(110), 오버 코트층(OC), 보호층(PAS)을 관통하여, 박막 트랜지스터(T)의 소스 전극(S) 일부를 노출한다. 제2 콘택홀(CH2)은 접착층(110), 오버 코트층(OC), 보호층(PAS), 게이트 절연층(GI)을 관통하여, 공통 배선(SL)의 일부를 노출한다.
도 11을 더 참조하면, 트렌치(TC)는 LED 칩(100) 하부에 마련된 박막층들 중 적어도 일부를 관통한다. 일 예로, 트렌치(TC)는 접착층(110), 오버 코트층(OC)을 관통하도록 형성될 수 있다. (도 11의 (a)) 다른 예로, 트렌치(TC)는 접착층(110), 오버 코트층(OC), 보호층(PAS)을 관통하도록 형성될 수 있다. (도 11의 (b)) 또 다른 예로, 트렌치(TC)는 접착층(110), 오버 코트층(OC), 보호층(PAS), 게이트 절연층(GI)을 관통하도록 형성될 수 있다. (도 11의 (c))
트렌치(TC)는, 제1 콘택홀(CH1)과 구분되며, 제1 콘택홀(CH1) 대비 LED 칩(100)과 인접하여 배치될 수 있다. 트렌치(TC)는 제2 콘택홀(CH2)과 구분되며, 제2 콘택홀(CH2) 대비 LED 칩(100)과 인접하여 배치될 수 있다. 트렌치(TC)는, 제1 콘택홀(CH1) 및 제1 콘택홀(CH1)과 그 형상에 의해 구분될 수 있다. 예를 들어, 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)은 평면상에서 바라볼 때 점(dot) 형상을 갖도록 형성됨에 비해, 트렌치(TC)는 평면상에서 바라볼 때 시점 및 종점을 갖는 직선 또는 곡선 형상을 가질 수 있다.
도 10d를 참조하면, LED 칩(100) 상에는, 제1 도전층(111) 및 제2 도전층(113)이 형성된다. 제1 도전층(111) 및 제2 도전층(113)은 반사도가 높은 도전 물질로 이루어진다. 제1 도전층(111) 및 제2 도전층(113)은 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 도전층(111) 및 제2 도전층(113)은 반사층을 갖는 단일층 또는 다층으로 이루어질 수 있다.
제1 도전층(111)은 LED 칩(100)의 제1 전극(107)과 접촉된다. 제1 전극(107)과 접촉된 제1 도전층(111)은, 길게 연장되어 트렌치(TC)에 인입된다. 트렌치(TC)에 인입된 제1 도전층(111) 중 적어도 일부는, 길게 연장되어 제1 콘택홀(H1)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접촉된다. 이에 따라, LED 칩(100)의 제1 전극(107)과 박막 트랜지스터(T)는, 제1 도전층(111)에 의해 전기적으로 연결된다.
제2 도전층(113)은 LED 칩(100)의 제2 전극(109)과 접촉된다. 제2 전극(109)과 접촉된 제2 도전층(113)은, 길게 연장되어 트렌치(TC)에 인입된다. 트렌치(TC)에 인입된 제2 도전층(113) 중 적어도 일부는, 길게 연장되어 제2 콘택홀(H2)을 통해 공통 배선(SL)과 접촉된다. 이에 따라, LED 칩(100)의 제2 전극(109)과 공통 배선(SL)은, 제2 도전층(113)에 의해 전기적으로 연결된다.
제1 트렌치(TC1)에 인입된 제1 도전층과 제2 트렌치(TC2)에 인입된 제2 도전층은, LED 칩으로부터 제공된 광 중 배면 방향으로 지향하지 못하는 광의 진행 방향을 배면 방향으로 전환할 수 있다.
<제2 실시예>
도 12는 본 발명의 제2 실시예에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 발광 다이오드 표시장치는 전사 기판(30) 및 전사 기판(30) 상에 배치된 LED 칩(100)을 포함한다. LED 칩(100)은, 전사 기판(30)과 LED 칩(100) 사이에 개재된 접착층(110)을 통해 기 설정된 위치에 고정될 수 있다.
전사 기판(30)의 상부면에는 LED 칩(100)을 수용할 수 있는 그루브(GR)가 마련된다. 그루브(GR)는 전사 기판(30) 상에 형성된 적어도 하나의 박막층(ILS)이 패턴됨에 따라 마련될 수 있다. 일 예로, 성장 기판(10, 도 2a)에 성장된 LED 칩(100)들은, 공여 기판(20, 도 2a)에 의해 선택적으로 픽업되고, 이송되어, 전사 기판(30) 상의 픽셀들에 각각 마련된 그루브(GR) 내에 전사될 수 있다. LED 칩(100)은 그루브(GR) 내에서 접착층(110)에 의해 전사 기판(30)에 고정된다.
LED 칩(100)의 주변부(또는, 외곽)에는, 트렌치(TC)가 마련된다. 트렌치(TC)는 LED 칩(100)의 둘레를 감싸도록 위치할 수 있다. 트렌치(TC)는 적어도 하나의 박막층(ILS)이 상부 표면으로부터 내측으로 일부 함몰됨으로써 마련될 수 있다.
LED 칩(100)이 전사된 전사 기판(30) 상에는 제1 도전층(111) 및 제2 도전층(113)이 배치된다. 제1 도전층(111)은 LED 칩(100)의 제1 전극과 전기적으로 연결되어, 제1 전극에 대응되는 데이터 전압을 공급한다. 제2 도전층(113)은 LED 칩(100)의 제2 전극과 전기적으로 연결되어, 제2 전극에 공통 전압을 공급한다.
트렌치(TC) 내측에는, 제1 도전층(111) 및 제2 도전층(113)의 적어도 일부가 각각 연장되어 배치된다. 즉, 제1 도전층(111) 및 제2 도전층(113)은, 각각 트렌치(TC)의 내측을 향하여 연장된다. 제1 도전층(111) 및 제2 도전층(113)은 서로 접촉되지 않도록 소정 간격 이격되어 배치된다.
제1 도전층(111) 및 제2 도전층(113)은, 입사된 광의 진행 방향을 배면 방향으로 전환할 수 있다. 즉, 제1 도전층(111) 및 제2 도전층(113)은, LED 칩(100)에서 제공된 광 중 배면 방향으로 지향하지 않는 광의 진행 방향을 배면 방향으로 용이하게 변환할 수 있고, 박막층들(ILS)의 계면 사이에서 소실될 수 있는 광을 배면 방향으로 용이하게 추출할 수 있다.
트렌치(TC)는 그루브(GR) 대비 깊게 형성되는 것이 바람직하다. 즉, LED 칩(100)으로부터 제공된 광 중 측면으로 입사된 광의 진행 방향을 전사 기판(30)을 향하여 전환하기 위해서는, 트렌치(TC) 내부에 위치하는 제1 도전층(111) 및 제2 도전층(113)이 LED 칩(100) 보다 상대적으로 하부에 위치할 필요가 있다. 이를 위해, 제1 트렌치(TC)의 하단부는, 그루브(GR)의 하단부 보다 전사 기판(30)에 인접하여 위치하는 것이 바람직하다.
한편, 그루브(GR)에 의해 형성된 단차에 의해, 제1 도전층(111)과 제2 도전층(113)에는 크랙이 발생할 수 있다. 제1 도전층(111) 및/또는 제2 도전층(113)에 크랙이 발생하는 경우, 인가되는 전압이 타겟이 되는 위치에 공급되지 못하는 불량이 발생할 수 있다.
이러한 문제를 방지하기 위해, LED 칩(100)이 수용된 그루브(GR)를 평탄화하기 위한 공정이 추가 진행될 수 있다. 일 예로, 도시된 바와 같이, 그루브(GR) 내에 LED 칩(100)을 수용하고, 이 후 남은 잉여 공간을 충진재(FL)를 이용하여 충진할 수 있다. 다른 예로, 그루브(GR) 내에 LED 칩(100)을 수용하고, 이 후 남은 잉여 공간을 접착층(110)를 이용하여 충진할 수도 있다. 이에 따라, 본 발명의 제2 실시예는 크랙 발생을 최소화할 수 있는 이점을 갖는다.
<제3 실시예>
도 13은 본 발명의 제3 실시예에 따른 발광 다이오드 표시장치를 개략적으로 나타낸 단면도이다.
도 13을 참조하면, 본 발명의 제3 실시예에 따른 발광 다이오드 표시장치는 전사 기판(30) 및 전사 기판(30) 상에 배치된 LED 칩(100)을 포함한다. LED 칩(100)은, 전사 기판(30)과 LED 칩(100) 사이에 개재된 접착층(110)을 통해 기 설정된 위치에 고정될 수 있다.
접착층(110)은 LED 칩(100)의 배면 및 측면을 감싸도록 배치된다. 접착층(110)은, LED 칩(100)의 측면을 감싸도록 위치하여, LED 칩(100)에 의한 단차를 보상하는 기능을 할 수 있다.
LED 칩(100)의 주변부(또는, 외곽)에는, 트렌치(TC)가 마련된다. 트렌치(TC)는 LED 칩(100)의 둘레를 감싸도록 위치할 수 있다.
LED 칩(100)이 전사된 전사 기판(30) 상에는 제1 도전층(111) 및 제2 도전층(113)이 배치된다. 제1 도전층(111)은 LED 칩(100)의 제1 전극과 전기적으로 연결되어, 제1 전극에 대응되는 데이터 전압을 공급한다. 제2 도전층(113)은 LED 칩(100)의 제2 전극과 전기적으로 연결되어, 제2 전극에 공통 전압을 공급한다.
트렌치(TC) 내측에는, 제1 도전층(111) 및 제2 도전층(113)의 적어도 일부가 각각 연장되어 배치된다. 즉, 제1 도전층(111) 및 제2 도전층(113)은, 각각 트렌치(TC)의 내측을 향하여 연장된다. 제1 도전층(111) 및 제2 도전층(113)은 서로 접촉되지 않도록 소정 간격 이격되어 배치된다.
제1 도전층(111) 및 제2 도전층(113)은, 입사된 광의 진행 방향을 배면 방향으로 전환할 수 있다. 즉, 제1 도전층(111) 및 제2 도전층(113)은, LED 칩(100)에서 제공된 광 중 배면 방향으로 지향하지 않는 광의 진행 방향을 배면 방향으로 용이하게 변환할 수 있고, 박막층들(ILS)의 계면 사이에서 소실될 수 있는 광을 배면 방향으로 용이하게 추출할 수 있다.
도 14a 및 도 14c는 본 발명의 제3 실시예에 따른 발광 다이오드 표시장치를 제조하기 위한 방법을 시계열적으로 설명하기 위한 도면들이다.
도 14a를 더 참조하면, 전사 기판(30)의 상부면 상에는 접착 물질이 도포된다. 비 경화 상태의 접착 물질 상에 LED 칩(100)이 전사된다. 이때, LED 칩(100)에 소정의 압력이 제공되며, LED 칩(100)에 접촉된 접착 물질은 소정의 유동성을 갖기 때문에 LED에 제공된 압력에 대응하여 퍼져나가 LED 칩(100)의 배면과, 측면을 감싸도록 배치된다. 이후, 접착 물질의 유동성을 저하시키기 위한 경화 공정을 진행한다.
경화된 접착층(110)은 LED 칩(100)의 배면과 측면을 감싸도록 배치되어, LED 칩(100)을 기 설정된 위치에 고정시킨다. 즉, LED 칩(100)은, 경화 전 유동성을 띄는 접착 물질에 최초 접촉된 후, 공여 기판(20)에 고정된 채 기 설정된 위치에서 가압되기 때문에, 틀어지지 않고 기 설정된 위치에 정확히 얼라인될 수 있다. 얼라인 이후 경화 과정이 진행되기 때문에, LED 칩(100)은, 경화된 접착층(110)에 의해, 기 설정된 위치에 정확히 고정될 수 있다.
접착층(110)의 두께는 위치에 따라 상이하다. 즉, LED 칩(100)이 배치된 영역에서 접착층(110)의 두께(t1)는, LED 칩(100)이 배치되지 않은 영역에서 접착층(110)의 두께(t2) 보다 얇다. 또한, 접착층(110)은, LED 칩(100)의 측면과 접촉된 영역으로부터 멀어질수록 점진적으로 두께가 얇아지는 일 구간을 포함할 수 있다. LED 칩(100)은, 제1 전극 및 제2 전극이 개방된 상태에서 접착층(110)에 묻힌 형태로 배치된다.
도 14b를 참조하면, 경화된 접착층(110), 및 박막층(ILS)에는 트렌치(TC)가 형성된다. 즉, 트렌치(TC)는 접착층(110) 및 적어도 하나의 박막층(ILS)을 관통하여 형성될 수 있다.
도 14c를 참조하면, LED 칩(100)이 전사된 전사 기판(30) 상에는 도전 물질이 도포되고, 패턴되어, 제1 도전층(111) 및 제2 도전층(113) 이 형성된다. 제1 도전층(111)은 LED 칩(100)의 제1 전극과 전기적으로 연결된다. 제2 도전층(113)은 LED 칩(100)의 제2 전극과 전기적으로 연결된다.
접착층(110)이 LED 칩(100)의 측면에 접촉되어 LED 칩(100)에 의해 마련될 수 있는 단차를 보상하기 때문에, 제1 도전층(111)과 제2 도전층(113)은 LED 칩(100)이 형성된 전사 기판(30)의 상부 표면 상에 고르게 형성될 수 있다. 즉, 본 발명의 제3 실시예에서는 접착층(110)이 평탄화층으로써 기능할 수 있다. 이에 따라, 본 발명의 제3 실시예는, 평탄화 공정과 같은 추가 공정을 수행함이 없이, 단차에 의해 제1 도전층(111)과 제2 도전층(113)에 크랙이 발생하는 문제를 최소화할 수 있다.
<제4 실시예>
도 15는 본 발명의 제4 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다. 도 16은 도 15를 Ⅳ-Ⅳ'로 절취한 단면도이다.
본 발명의 제4 실시예에 따른 발광 다이오드 표시장치는, 제1 실시예 대비 제1 콘택홀(CH1, 도 5)이 생략된 구조를 가질 수 있다.
도 15 및 도 16을 참조하면, 박막 트렌지스터(T)의 드레인 전극(D)(또는, 드레인 전극(D)으로부터 분기된 부분)은 LED 칩(100)을 향하여 연장될 수 있고, 트렌치(TC)는 연장된 드레인 전극(D)의 적어도 일부를 노출할 수 있다. 이에 따라, 제1 도전층(111)과 드레인 전극(D)은, 트렌치(TC) 내에서 직접 접촉되어, 전기적으로 연결될 수 있다. (CNT1 영역 참조) 본 발명의 제4 실시예는 제1 콘택홀(CH1, 도 5)을 삭제할 수 있어, 제1 실시예 대비 설계 자유도를 현저히 향상시킬 수 있는 이점을 갖는다.
<제5 실시예>
도 17은 본 발명의 제5 실시예에 따른 발광 다이오드 표시장치의 일 픽셀을 개략적으로 나타낸 평면도이다. 도 18은 도 17을 Ⅴ-Ⅴ'로 절취한 단면도이다.
본 발명의 제5 실시예에 따른 발광 다이오드 표시장치는, 제1 실시예 대비 제2 콘택홀(CH2, 도 5)이 생략된 구조를 가질 수 있다.
도 17 및 도 18을 참조하면, 공통 배선(SL)(또는, 공통 배선(SL)으로부터 분기된 부분)은 LED 칩(100)을 향하여 연장될 수 있고, 트렌치(TC)는 연장된 공통 배선(SL)의 적어도 일부를 노출할 수 있다. 이에 따라, 제2 도전층(113)과 공통 배선(SL)은, 트렌치(TC) 내에서 직접 접촉되어, 전기적으로 연결될 수 있다. (CNT2 영역 참조) 본 발명의 제5 실시예는 제2 콘택홀(CH2, 도 5)을 삭제할 수 있어, 제1 실시예 대비 설계 자유도를 현저히 향상시킬 수 있는 이점을 갖는다.
도시하지는 않았으나, 본 발명에 따른 발광 다이오드 표시장치가, 제4 실시예의 구조와 제5 실시예의 구조가 조합한 구조로 구현될 수 있음은 물론이다.
본 발명에 따른 LED 칩(100)이 실장된 기판은, 전술한 바와 같이 영상을 제공하는 발광 다이오드 표시장치로 구현될 수 있을 뿐만 아니라, 다양한 색상 및 조도의 광을 제공할 수 있는 조명장치로 구현될 수 있음은 물론이다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
10 : 성장 기판 20 : 공여 기판
30 : 전사 기판 100 : LED 칩
101 : 제1 반도체층 103 : 제2 반도체층
105 : 활성층 107 : 제1 전극
109 : 제2 전극 110 : 접착층
111 : 제1 도전층 113 : 제2 도전층
TC : 트렌치 TC1 : 제1 트렌치
TC2 : 제2 트렌치

Claims (24)

  1. 전사 기판;
    상기 전사 기판 상에 배치된 박막층들;
    상기 박막층 상에 배치되며, 일측에 마련된 제1 전극 및 타측에 마련된 제2 전극을 갖는 발광 다이오드(Light Emitting Diode; LED) 칩;
    상기 LED 칩 주변부에서 상기 박막층들 중 적어도 일부를 관통하여 마련되며, 평면상 직선 또는 곡선 형상을 갖도록 연장된 트렌치; 및
    상기 제1 전극에 접촉되며, 상기 트렌치의 내측으로 연장되는 제1 도전층을 포함하는, 발광 다이오드 기판.
  2. 제 1 항에 있어서,
    상기 제2 전극에 접촉되며, 상기 트렌치의 내측으로 연장되는 제2 도전층을 더 포함하고,
    상기 제2 도전층은,
    상기 제1 도전층과 이격된, 발광 다이오드 기판.
  3. 제 2 항에 있어서,
    상기 트렌치는,
    상기 제1 도전층의 적어도 일부가 인입되는 제1 트렌치; 및
    상기 제2 도전층의 적어도 일부가 인입되는 제2 트렌치를 포함하는, 발광 다이오드 기판.
  4. 제 3 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치는,
    서로 연결되어, 그 평면 형상이 폐곡선을 이루는, 발광 다이오드 기판.
  5. 제 3 항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치는,
    이격되어 공간적으로 구분된, 발광 다이오드 기판.
  6. 제 2 항에 있어서,
    상기 제1 도전층 및 제2 도전층은,
    서로 다른 신호를 각각 인가받는, 발광 다이오드 기판.
  7. 제 2 항에 있어서,
    상기 전사 기판 상에 배치되며, 상기 박막층들 중 적어도 일부를 관통하는 제1 콘택홀을 통해 적어도 일부가 노출되는 박막 트랜지스터를 더 포함하고,
    상기 트렌치 내에 인입된 상기 제1 도전층 중 적어도 일부는,
    연장되어, 상기 제1 콘택홀을 통해 상기 박막 트랜지스터에 연결되는, 발광 다이오드 기판.
  8. 제 2 항에 있어서,
    상기 전사 기판 상에 배치되며, 상기 박막층들 중 적어도 일부를 관통하는 제2 콘택홀을 통해 적어도 일부가 노출되는 공통 배선을 더 포함하고,
    상기 트렌치 내에 인입된 상기 제2 도전층 중 적어도 일부는,
    연장되어, 상기 제2 콘택홀을 통해 상기 공통 배선에 연결되는, 발광 다이오드 기판.
  9. 제 2 항에 있어서,
    상기 트렌치의 단면 형상은,
    평탄면 및 상기 평탄면의 양단으로부터 연장된 경사면들로 정의되고,
    상기 평탄면과 상기 경사면이 이루는 내각은,
    둔각인, 발광 다이오드 기판.
  10. 제 9 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은,
    상기 LED 칩과 인접한 상기 경사면을 덮도록 배치되는, 발광 다이오드 기판.
  11. 제 2 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은,
    반사 물질을 포함하는, 발광 다이오드 기판.
  12. 제 2 항에 있어서,
    상기 제1 도전층은,
    상기 LED 칩의 상부에서 상기 제1 전극과 접촉되고, 상기 LED 칩의 일측 상부를 덮으면서 상기 트렌치를 향하여 연장되며,
    상기 제2 도전층은,
    상기 LED 칩의 상부에서 상기 제2 전극과 접촉되고, 상기 LED 칩의 타측 상부를 덮으면서 상기 트렌치를 향하여 연장되는, 발광 다이오드 기판.
  13. 제 1 항에 있어서,
    상기 박막층들 중 적어도 일부를 관통하는 그루브를 더 포함하고,
    상기 LED 칩은,
    상기 그루브 내에 수용되며,
    상기 트렌치의 하단부는,
    상기 그루브의 하단부 보다 상기 전사 기판에 인접하여 배치되는, 발광 다이오드 기판.
  14. 제 13 항에 있어서,
    상기 그루브 내에 배치되어, 상기 LED 칩을 고정하는 접착층을 더 포함하는, 발광 다이오드 기판.
  15. 제 1 항에 있어서,
    상기 LED 칩과 상기 박막층들 사이에 개재된 접착층을 더 포함하고,
    상기 접착층은,
    상기 LED 칩의 배면 및 측면을 커버하는, 발광 다이오드 기판.
  16. 제 15 항에 있어서,
    상기 접착층은,
    상기 LED 칩과 중첩된 영역에서, 상기 LED 칩과 미중첩된 영역 대비 얇은 두께를 갖는, 발광 다이오드 기판.
  17. 배면 발광 방식으로 구현되는 발광 다이오드 표시장치에 있어서,
    픽셀들이 배열된 전사 기판;
    상기 픽셀에 할당되며, 제1 전극 및 제2 전극을 갖는 LED 칩;
    상기 LED 칩의 외곽에서 상기 LED 칩의 둘레를 감싸도록 배치된 트렌치; 및
    상기 제1 전극과 전기적으로 연결되며, 상기 트렌치 내에 수용되어 입사된 광의 방향을 전환하는 제1 도전층을 포함하는, 발광 다이오드 표시장치.
  18. 제 17 항에 있어서,
    상기 전사 기판 상에 배치된 박막 트랜지스터를 더 포함하고,
    상기 제1 도전층은,
    상기 박막 트랜지스터와 상기 LED 칩 사이에 개재된 박막층들을 관통하는 제1 콘택홀을 통해, 상기 박막 트랜지스터와 연결되며,
    상기 트렌치는,
    상기 제1 콘택홀 대비 상기 LED 칩과 인접하여 배치되는, 발광 다이오드 표시장치.
  19. 제 18 항에 있어서,
    상기 제2 전극과 전기적으로 연결되며, 상기 트렌치 내에 수용되어 입사된 광의 방향을 전환하는 제2 도전층을 더 포함하고,
    상기 제2 도전층은,
    상기 제1 도전층과 이격되는, 발광 다이오드 표시장치.
  20. 제 19 항에 있어서,
    상기 전사 기판 상에 배치된 공통 배선을 더 포함하고,
    상기 제2 도전층은,
    상기 도전층과 상기 LED 칩 사이에 개재된 박막층들을 관통하는 제2 콘택홀을 통해, 상기 공통 배선과 연결되며,
    상기 트렌치는,
    상기 제2 콘택홀 대비 상기 LED 칩과 인접하여 배치되는, 발광 다이오드 표시장치.
  21. 제 17 항에 있어서,
    상기 전사 기판 상에 배치되며, 적어도 일부가 상기 트렌치를 통해 노출되는 박막 트랜지스터를 더 포함하고,
    상기 제1 도전층은,
    상기 트렌치 내에서, 상기 박막 트랜지스터의 일부와 직접 접촉되는, 발광 다이오드 표시장치.
  22. 제 17 항에 있어서,
    상기 전사 기판 상에 배치되며, 적어도 일부가 상기 트렌치를 통해 노출되는 공통 배선을 더 포함하고,
    상기 제2 도전층은,
    상기 트렌치 내에서, 상기 공통 배선과 직접 접촉되는, 발광 다이오드 표시장치.
  23. 제 17 항에 있어서,
    상기 트렌치는,
    평면 상에서 바라볼 때, 폐루프(Closed loop)를 이루도록 연장되는, 발광 다이오드 표시장치.
  24. 제 23 항에 있어서,
    상기 폐루프를 이루는 평면 형상은,
    원형인, 발광 다이오드 표시장치.
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