KR20190101086A

KR20190101086A - 인터페이스 유닛 및 그것의 동작방법

Info

Publication number: KR20190101086A
Application number: KR1020180021024A
Authority: KR
Inventors: 김수진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-02-22
Filing date: 2018-02-22
Publication date: 2019-08-30
Also published as: CN110189775B; CN110189775A; US10628041B2; US20190258403A1; KR102563760B1

Abstract

본 발명의 실시 예에 따른 인터페이스 유닛에 있어서, 복수의 마스터 논리 주소들을 슬레이브 논리 주소에 매핑하는 주소매핑부; 상기 마스터 논리 주소들 각각의 오프셋을 설정하는 오프셋설정부; 및 상기 슬레이브 논리 주소 및 상기 오프셋에 기초하여 상기 마스터 논리 주소들 각각에 대응하는 타겟 데이터를 액세스하는 데이터 컨트롤러를 포함하고, 상기 주소매핑부는 상기 복수의 마스터의 논리 주소들 각각에 대한 쉬프트 연산을 통하여 상기 복수의 마스터 논리 주소들을 상기 슬레이브 논리 주소에 매핑할 수 있다.

Description

인터페이스 유닛 및 그것의 동작방법 {INTERFACE UNIT AND OPERATING METHOD THEREOF}

본 발명은 인터페이스 유닛에 관한 것으로, 보다 구체적으로는 효율적인 데이터 처리를 위한 인터페이스 유닛 및 그것의 동작방법에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitouscomputing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.

본 발명은 마스터 주소와 슬레이브 주소를 동기화한 후, 마스터 주소에 대응하는 오프셋을 설정하여 효율적인 리드 혹은 라이트 동작을 할 수 있도록 인터페이싱하는 인터페이스 유닛 및 그의 동작방법을 제공한다.

본 발명의 실시 예들에 따른 인터페이스 유닛에 있어서, 복수의 마스터 논리 주소들을 슬레이브 논리 주소에 매핑하는 주소매핑부; 상기 마스터 논리 주소들 각각의 오프셋을 설정하는 오프셋설정부; 및 상기 슬레이브 논리 주소 및 상기 오프셋에 기초하여 상기 마스터 논리 주소들 각각에 대응하는 타겟 데이터를 액세스하는 데이터 컨트롤러를 포함하고, 상기 주소매핑부는 상기 복수의 마스터의 논리 주소들 각각에 대한 쉬프트 연산을 통하여 상기 복수의 마스터 논리 주소들을 상기 슬레이브 논리 주소에 매핑할 수 있다.

본 발명의 실시 예에 따른 인터페이스 유닛의 동작방법에 있어서, 복수의 마스터 논리 주소들을 슬레이브 논리 주소에 매핑하는 단계; 상기 마스터 논리 주소들 각각의 오프셋을 설정하는 단계; 및 상기 슬레이브 논리 주소 및 상기 오프셋에 기초하여 상기 마스터 논리 주소들 각각에 대응하는 타겟 데이터를 액세스하는 단계를 포함하고, 상기 주소를 매핑하는 단계는 상기 복수의 마스터의 논리 주소들 각각에 대한 쉬프트 연산을 통하여 상기 복수의 마스터 논리 주소들을 상기 슬레이브 논리 주소에 매핑할 수 있다.

본 발명의 실시 예에 따르면, 마스터 및 슬레이브의 주소 및 데이터 접근 기준을 동기화하여 컨트롤러의 동작을 효율적으로 수행할 수 있다.

도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 일 예를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 인터페이스 유닛의 구조 및 상기 인터페이스 유닛을 포함하는 메모리의 구조를 개략적으로 나타낸 도면이다.
도 3a은 본 발명의 실시 예에 따른 주소매핑부를 개략적으로 나타낸 도면이다.
도 3b는 본 발명의 일 실시 예에 따른 매핑된 주소를 개략적으로 나타낸 도면이다.
도 4a은 본 발명의 일 실시 예에 따른 오프셋설정부를 개략적으로 나타낸 도면이다.
도 4b은 본 발명의 일 실시 예에 따른 설정된 오프셋을 개략적으로 나타낸 도면이다.
도 5은 본 발명의 일 실시 예에 따른 커맨드 순서결정부를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 데이터 컨트롤러의 구조를 개략적으로 나타낸 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 데이터 컨트롤러의 동작을 개략적으로 나타낸 도면이다.
도 8은 본 발명의 일 실시 예에 따른 인터페이스 유닛의 동작을 개략적으로 나타낸 흐름도이다.
도 9 내지 도 17은 본 발명의 실시 예에 따른 인터페이스 유닛을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들이 구체적으로 설명된다.

도 1은 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.

도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.

그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.

또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix)등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: MultiMedia Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus)저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.

여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital MultimediaBroadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.

그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.

보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.

또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus),MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.

여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.

그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.

또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.

여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.

또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.

그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.

그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.

아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.

컨트롤러의 구성요소들 각각이 버스(Bus)로 연결될 수 있다. 버스는 데이터 버스, 주소 버스, 제어 버스로 구분될 수 있다. 데이터 버스는 시스템의 구성요소들 간의 데이터 이동 경로를 제공할 수 있다. 주소 버스는 데이터의 근원지 혹은 목적지의 일정한 주소를 전달할 수 있으며, 제어 버스는 데이터 버스와 주소 버스를 제어하기 위하여 사용될 수 있다. 버스의 구조는 AMBA(Advanced Microcontroller BusArchitecture)일 수 있다. 나아가, AMBA는 APB(Advanced Peripheral Bus), AXI(Advanced extensible interface), AHB(Advanced High-performance Bus), ASB(Advanced System Bus) 등 과 같은 복수의 종류의 프로토콜을 포함할 수 있다. 이하에서는, 설명의 편의를 위하여, 본 발명의 실시 예에 따른 컨트롤러(130)에 구비된 버스의 구조가 AMBA라고 가정한다.

도 1를 참조하면, 앞서 설명된 바와 같이 컨트롤러의 구성요소들 각각은 주로 AMBA와 같은 버스 프로토콜을 따르는 인터페이스 회로(200)를 포함할 수 있다. 예를 들어, 마스터(master)와 마스터의 명령에 따라 동작하는 슬레이브(slave)가 존재한다고 할 때, 마스터와 슬레이브의 주소 및 데이터 접근 기준이 서로 상이할 수 있다. 설명의 편의를 위하여, 마스터를 호스트, 슬레이브를 메모리로 가정한다.

호스트는 사전에 설정된 바이트(byte) 크기 단위의 데이터 접근을 할 수 있으며, 그에 기초하여 호스트의 주소가 구성될 수 있다. 예를 들어, 호스트가 8바이트 단위로 데이터를 처리할 수 있다면, 호스트의 주소는 '0x0, 0x8, 0x10, 0x18 ??'과 같이 구성될 수 있다. 나아가, 상기 주소 각각에 8바이트씩 데이터가 할당될 수 있으며, 호스트는 8바이트 크기의 데이터 청크를 한 번에 접근할 수 있다. 반면에, 컨트롤러의 메모리가 LPDDR4 DRAM이라고 가정한다면, DRAM에 대한 주소 및 데이터 접근 단위는 DRAM의 DQ(Data bus)및 BL(Burst Length)에 따라 달라질 수 있다. 예를 들면, 상기 DRAM의 DQ가 x16, BL이 16인 경우, 메모리의 주소는 '0x0, 0x10, 0x20, 0x30 ??'으로 구성될 수 있으며, BL이 16이므로 데이터의 증가 단위는 '16'이다. 나아가, DQ가 x16이므로, 32바이트 크기의 데이터 청크가 한 번에 접근될 수 있다. 따라서, 앞서 설명된 바와 같이 호스트의 주소 및 데이터 접근 기준과 메모리의 주소 및 데이터 접근 기준이 다를 수 있다. 만약, 호스트와 메모리 각각의 주소 및 데이터 접근 기준이 다르다면, 호스트가 요청하지 않은 동작을 컨트롤러가 수행하여 불필요하게 메모리에 접근하고, 불필요한 저장공간 사용하며, 그 결과 전체적인 시스템의 성능 저하로 이어질 수 있다. 따라서, 상기의 문제점을 해결하기 위하여, 호스트와 메모리 간 주소 및 데이터 접근 기준을 매핑 즉, 동기화할 수 있는 인터페이스 유닛이 필요하다. 이하에서는, 설명의 편의를 위하여, 호스트 주소 및 메모리 주소는 논리주소를 나타낸다고 가정한다.

이하에서는 마스터와 슬레이브 간 주소 및 데이터 접근 기준을 동기화할 수있는 인터페이스 유닛이 설명된다. 설명의 편의를 위하여, 마스터는 호스트(102)로 슬레이브는 메모리(144)로 가정한다. 즉, 본 발명의 실시 에에 따른 인터페이스 유닛이 메모리(144)에 내포된 것으로 가정한다. 이는 설명의 편의를 위한 제한일 뿐이며, 상기의 예에 한정되는 것은 아니다. 나아가, 설명의 편의를 위하여, 호스트(102)는 8바이트 단위로 데이터를 처리할 수 있으며, 메모리(144)는 LPDDR4이고, DQ는 'x16', BL은 '16'으로 가정한다. 또한, 컨트롤러(130)가 1클럭 진행될 때, 메모리(144)는 4클럭 진행된다고 가정한다. 즉, 컨트롤러(130)와 메모리(144)의 클럭 비(frequency ratio)가 '1:4'라고 가정한다. 이는 단순히 예시이며, 이에 제한되는 것은 아니다.

도 2는 본 발명 실시 예에 따른 인터페이스 유닛(200)의 구조 및 상기 인터페이스 유닛(200)를 포함하는 메모리(144)의 구조를 개략적으로 나타내는 도면이다. 메모리(144)는 인터페이스 유닛(200) 및 메모리 내부 회로(210)를 포함할 수 있다. 나아가, 도면에 도시되진 않았으나, 메모리 내부회로(210)는 상기 인터페이스 유닛(200)으로부터 전달된 데이터를 처리할 수 있는 메모리 컨트롤러를 포함할 수 있다. 메모리(144)는 예에 불과하며, 마스터와 슬레이브의 관계가 메모리(144)와 인터페이스 유닛(200)만으로 한정되지 아니한다.

인터페이스 유닛(200)은 데이터 컨트롤러(230), 주소매핑부(250), 오프셋 설정부(270) 및 커맨드 순서결정부(290)를 포함할 수 있다. 인터페이스 유닛(200)은 외부로부터 호스트 주소, 호스트 주소의 버스트 길이 및 하나의 호스트 주소에 할당된 데이터의 크기에 대한 정보를 전달받을 수 있다. 예를 들면, 외부로부터 호스트 주소는 '0x0', 호스트 주소의 버스트 길이는 '3' 및 하나의 호스트 주소에 할당된 데이터의 크기는 '3'이 인터페이스 유닛(200)에 전달된 경우, 인터페이스 유닛(200)은 호스트 주소 '0x0'부터 호스트 주소 버스트 길이가 '3'(0~3)이므로'0x0, 0x8, 0x10, 0x18'이 전달될 수 있으며, 상기 각각의 호스트 주소에는 8바이트(2의 3제곱) 크기의 데이터가 할당될 수 있다.

주소매핑부(250)는 복수의 호스트 주소들을 메모리 주소에 매핑할 수 있다. 구체적으로, 주소매핑부(250)는 복수의 호스트 주소들과 메모리 주소의 다대일 대응관계를 생성할 수 있다. 예를 들면, 주소매핑부(250)는 호스트 주소인 '0x0, 0x8, 0x10, 0x18'을 메모리 주소인 '0x0'과 대응시킬 수 있다. 동일한 원리로, 주소매핑부(250)는 호스트 주소인 '0x20, 0x28, 0x30, 0x38'을 메모리 주소인 '0x10'과 대응시킬 수 있다. 즉, 4개의 호스트 주소가 하나의 메모리 주소와 대응될 수 있다. 왜냐하면, 하나의 호스트 주소에는 8바이트의 데이터가 할당되는 반면에, 하나의 메모리 주소에는 32바이트의 데이터가 할당되기 때문이다. 구체적인, 매핑방법은 도 3a 및 도 3b에서 설명된다.

오프셋설정부(270)는 호스트 주소에 대한 오프셋을 설정할 수 있다. 예를 들어, 메모리 주소인 '0x0'와 대응관계를 이루는 호스트 주소 '0x0, 0x8, 0x10, 0x18'은 순서대로 '00, 01, 10, 11'오프셋으로 설정될 수 있다. 따라서, 메모리 주소 '0x0'의 '01'오프셋을 갖는 주소는 호스트 주소인 '0x8'이다. 추후에 설명되는 리드 혹은 라이트 동작을 수행할 때, 오프셋에 기초하여 컨트롤러(130)는 리드 혹은 라이트 동작에 대상이 되는 데이터의 범위를 지정할 수 있다. 구체적인 오프셋 설정 방법은 도 4a 및 도 4b에서 설명된다.

커맨드 순서결정부(290)는 동일한 타겟 데이터에 대한 복수의 커맨드들이 존재하는 경우, 복수의 커맨드들의 순서를 결정할 수 있다.

예를 들어, 호스트(102)는 메모리(144)에 저장된 타겟 데이터에 대한 라이트 커맨드를 이슈할 수 있다. 타겟 데이터가 라이트되어야 할 주소에 다른 데이터가 저장되어 있지 아니한 경우, 메모리(144)는 라이트 커맨드와 대응되는 라이트 동작을 수행할 수 있음은 당연하다. 반면에, 타겟 데이터가 라이트되어야 할 주소에 다른 데이터가 저장되어 있는 경우, 메모리(144)는 라이트 커맨드와 대응되는 동작을 수행하기 위하여 본래 저장되어 있던 데이터를 리드하고, 새로 이슈된 라이트 커맨드에 대응하는 데이터를 라이트할 수 있다. 즉, 호스트(102)는 메모리(144)에 대하여 라이트 커맨드뿐만 아니라 리드 커맨드도 함께 이슈할 수 있다. 따라서, 메모리(144)는 리드 메모리 커맨드 및 라이트 메모리 커맨드에 대응하는 동작을 순서대로 처리할 수 있다. 이때, 커맨드 순서결정부(290)는 리드 메모리 커맨드와 라이트 메모리 커맨드의 순서를 결정할 수 있다. 이는 하나의 실시 예에 해당할 뿐이며, 이에 제한되지 아니한다. 커맨드 순서결정부(290)는 도 5에서 구체적으로 설명된다.

데이터 컨트롤러(230)는 커맨드의 종류(command_type), 매핑된 주소(mapped_address), 설정된 오프셋(start_offset 및 end_offset) 및 결정된 메모리 커맨드의 순서(command_order)에 기초하여 처리 대상이 되는 타겟 데이터를 처리할 수 있다. 데이터 컨트롤러(230)는 도 6 및 도 7에서 자세히 설명된다.

도 3a은 본 발명 실시 예에 따른 주소매핑부(250)를 개략적으로 나타낸 도면이다. 구체적으로, 도 3b는 호스트 주소와 메모리 주소를 동기화 시키기 위하여 계산 과정 중 필요한 요소를 개략적으로 나타내는 도면이다.

앞서 설명된 바와 같이, 주소매핑부(250)는 호스트 주소와 메모리 주소의 대응관계를 생성할 수 있다. 이때, 주소매핑부(250)는 호스트(102)가 한 번에 처리할 수 있는 데이터의 크기(host_data_size)를 통하여 호스트 주소(host_address)의 구성을 파악할 수 있다. 만약, 호스트(102)가 한번에 처리할 수 있는 데이터의 크기(host_data_size)가 '8'바이트라면, 호스트(102)의 주소(host_address)는 '0x0, 0x8, 0x10, 0x18, 0x20 ??'과 같이 구성될 수 있다. 호스트 주소의 구성을 파악한 후, 주소매핑부(250)는 호스트 주소와 메모리 주소의 대응관계를 생성하기 위하여 메모리(144)가 한번에 처리할 수 있는 데이터의 크기(memory_chunk, 이하 메모리 청크) 및 메모리(144)의 버스터 길이(memory_bl)을 활용할 수 있다. 예를 들면, 메모리 청크(memory_chunk)가 32바이트인 경우, 하나의 호스트 주소에 할당된 데이터의 크기가 8바이트 이므로, 주소매핑부(250)는 4개의 호스트 주소와 1개의 메모리 주소를 대응시킬 수 있다. 또 다른 예를 들면, 주소매핑부(250)는 호스트 주소에 메모리 청크(memory_chunk)값의 2의 지수를 오른쪽으로 쉬프트한 후, 메모리 버스트 길이(memory_bl)값의 2의 지수를 왼쪽으로 쉬프트하여, 메모리 주소를 계산할 수 있다. 구체적으로, 호스트 주소 '0x10'는 '0001_0000'의 논리주소로 표현할 때, 주소매핑부(250)는 32바이트의 2의 지수인 5만큼을 오른쪽으로 쉬프트할 수 있다. 이때, '000'만 남게 되며, 주소매핑부(250)는 상기 계산된 값을 다시 16의 2의 지수인 4만큼 왼쪽으로 쉬프트하여, '000_0000'을 계산할 수 있다. 그 후, 주소매핑부(250) 맨 앞자리에 제로패팅하여, 최종적으로 메모리 주소를 '0000_0000' 즉, '0x0'로 계산할 수 있다. 따라서, 호스트 주소 '0x10'과 메모리 주소 '0x0'가 매핑될 수 있다. 이는 예시에 불과할 뿐이며, 이에 제한되는 것은 아니다.

주소매핑부(250)는 상기와 같이 계산되어 매핑된 주소(mapped_address)를 출력할 수 있다.

도 3b는 매핑된 주소(mapped_address)를 개략적으로 나타낸 도면이다.

도 3b을 참조하면, 4개의 호스트 주소와 1개의 메모리 주소가 대응된다. 앞서 설명된 바와 같이, 하나의 호스트 주소에 할당된 데이터의 크기가 8바이트이므로, 4개의 호스트 주소에 총 32바이트의 데이터가 할당될 수 있으며, 이는 1개의 메모리 주소에 할당된 데이터의 크기와 동일하다. 또한, 앞서 설명된 쉬프트를 활용한 계산을 참조하면, 호스트 주소의 논리값에 왼쪽 3자리만 남게 되므로, 도 3b에서 표현된 대응관계가 생성될 수 있다. 이는 하나의 예시에 불과하고, 호스트(102) 혹은 메모리(144)의 사양을 달리하면 다른 대응관계가 생성될 수 있다.

도 4a는 본 발명의 실시 예에 따른 오프셋설정부(270)을 개략적으로 나타낸 도면이다. 구체적으로, 도 4a는 오프셋을 설정하기 위하여 필요한 구성요소를 개략적으로 나타낸 도면이다.

앞서 설명된 예시를 그대로 적용할 경우, 오프셋설정부(270)는 하나의 메모리 주소에 4개의 호스트 주소들 각각에 대한 오프셋을 설정할 수 있다. 구체적으로, 앞서 호스트 주소와 메모리 주소를 매핑하였기 때문에, 오프셋설정부(270)는 오프셋의 갯수를 결정할 수 있다. 도 3a 및 도 3b를 참조하면, 하나의 메모리 주소는 4개의 호스트 주소와 대응되므로, 오프셋설정부(270)는 4개의 호스트 주소들 각각을 구분할 수 있는 오프셋을 4개 설정할 수 있다. 예를 들면, 오프셋설정부(270)는 메모리 주소 '0x0'에 대응하는 호스트 주소들 '0x0, 0x8, 0x10, 0x18' 각각에 대하여 '00, 01, 10, 11'으로 오프셋을 설정할 수 있다. 특히, 컨트롤러(130)는 설정된 오프셋에 기초하여 리드 혹은 라이트하려는 데이터의 범위를 설정할 수 있다. 즉, 오프셋설정부(270)는 타겟 데이터가 할당된 첫 호스트 주소의 오프셋(start_offset) 및 타겟 데이터가 할당된 마지막 호스트 주소의 오프셋(end_offset)을 설정할 수 있다. 구체적으로, 타겟 데이터가 할당된 첫 호스트 주소의 오프셋(start_offset)은 호스트 주소에 기초하여 설정할 수 있으며, 타겟 데이터가 할당된 마지막 호스트 주소의 오프셋(end_offset)은 호스트 주소 및 타겟 데이터의 길이(AxLen)에 기초하여 설정할 수 있다. 예를 들면, 호스트(102)가 호스트 주소 '0x8'에서 시작하여, '7'데이터 길이(AxLen)를 갖는 타겟 데이터를 리드하는 경우, 호스트(102)는 호스트 주소 '0x8' 부터 '0x40'까지 총 8개의 호스트 주소에 대응하는 데이터를 리드할 수 있다. 이때, 첫 호스트 주소의 오프셋(start_offset)은 '0x8'에 대응하는 '01'이고, 마지막 호스트 주소의 오프셋(end_offset)은 '0x40'에 대응하는 '00'이다. 컨트롤러(130)는 상기와 같이 설정된 오프셋에 기초하여 처리 대상이 되는 타겟 데이터를 리드 혹은 라이트할 수 있다.

도 4b는 본 발명의 일 실시 예에 따라 호스트 주소에 대응하도록 설정된 오프셋을 대략적으로 나타낸 도면이다.

앞서 설명된 바와 같이, 오프셋설정부(270)는 호스트 주소 각각에 대응하도록 오프셋을 설정할 수 있다.

도 5는 본 발명의 일 실시 예에 따른 커맨드 순서결정부(290)를 개략적으로 나타낸 도면이다.

커맨트 순서결정부(290)는 주소 경계 확인부(291) 및 커맨드 순서 컨트롤러(293)를 포함할 수 있다. 앞서 설명된 바와 같이, 커맨드 순서결정부(290)는 주소 경계 확인부(291) 및 커맨드 순서 컨트롤러(293)를 통하여 호스트 커맨드와 대응되는 복수의 메모리 커맨드들 각각에 대응하는 동작의 처리 순서를 결정할 수 있다.

먼저, 주소 경계확인부(291)는 데이터 컨트롤러(230)가 동일한 로우(row)에 대한 리드 혹은 라이트 동작을 수행할 수 있도록 로우만 바뀌게 되는 주소의 경계를 확인할 수 있다.

메모리 주소는 채널, 랭크(rank), 뱅크(bank), 로우(row) 및 컬럼(column) 등으로 구분될 수 있다. 메모리(144)는 호스트(102)로부터 이슈된 리드 혹은 라이트 호스트 커맨드에 대응하는 리드 혹은 라이트 동작을 수행하기 위해서 해당 메모리 주소에 '액티브(active)' 커맨드를 전달하여 해당 메모리 주소를 활성화시킨 후, 해당 메모리 주소에 대한 리드 혹은 라이트 동작을 수행할 수 있다. 만약, 리드 혹은 라이트 동작을 수행될 후행 메모리 주소를 리드 혹은 라이트 동작을 수행된 선행 메모리 주소와 비교하여 로우(row)가 달라진 경우, 호스트(102)는 선행 메모리 주소에 대응하는 로우에 대하여 '프리차지(precharge)' 커맨드를 메모리(144) 전달하여 해당 메모리 주소를 비활성화시키고, 새로운 후행 메모리 주소에 대응하는 로우에 대하여 액티브(active) 커맨드를 전달하여 해당 메모리 주소를 활성화시킬 수 있다. 즉, 메모리 주소에 대응하는 로우에 따라 연속적으로 리드 혹은 라이트 커맨드를 수행할 수 있으며, 도중에 프리차지 및 액티브 커맨드와 같은 추가적인 커맨드가 필요할 수 있다. 다만, 프리차지 및 액티브 커맨드가 필요한 경우, 추가적인 커맨드에 대한 처리 동작으로 인한 전체적인 시스템의 딜레이(delay)가 발생될 수 있다. 따라서, 주소 경계확인부(291)는 상기 딜레이(delay)를 최소화하기 위하여 동일한 로우에 대한 리드 혹은 라이트 동작을 한번에 처리하기 위하여 주소 경계를 확인할 수 있다.

나아가, 커맨드 순서 컨트롤러(293)는 상기 딜레이(delay)를 최소화하기 위하여 동일한 로우에 대한 리드 혹은 라이트 동작을 한번에 처리할 수 있도록 복수의 커맨드들에 대한 처리 순서를 결정할 수 있다.

도 6은 본 발명의 일 실시 예에 따른 데이터 컨트롤러(230)의 구조를 개략적으로 나타낸 도면이다. 구체적으로, 호스트(102)가 리드 호스트 커맨드를 이슈한 경우, 리드 동작을 수행하는 데이터 컨트롤러(230)의 구조가 개략적으로 도시된다.

데이터 컨트롤러(230)는 리드 FIFO 컨트롤러(630)와 리드 FIFO(650)를 포함할 수 있다. 리드 FIFO 컨트롤러(630)는 리드 FIFO(650)를 제어할 수 있으며, 리드 FIFO(650)는 메모리(144)에 저장된 데이터 중 타겟 데이터를 임시 저장할 수 있다.

호스트(102)가 타겟 데이터에 대응하는 리드 커맨드를 이슈한 경우, 앞서 설명된, 커맨드 종류(command_tpye), 매핑된 주소(mapped_address) 및 오프셋(offset) 특히, 타겟 데이터의 시작 오프셋(start_offset) 및 마지막 오프셋(end_offset)에 기초하여 리드 FIFO 컨트롤러(630)는 타겟 데이터를 저장하도록 리드 FIFO(650)를 제어할 수 있다.

구체적으로, 메모리(144)에 저장된 타겟 데이터를 리드 FIFO(650)로 저장할 수 있는 신호(fifo_in_en)를 리드 FIFO(650)에 전달할 수 있다. 상기 신호에 기초하여 메모리(144)에 저장된 타겟 데이터가 리드되어 리드 FIFO(650)로 저장된다. 그 후, 리드 FIFO(650)에 저장된 데이터를 호스트(102)로 출력하기 위하여 리드 FIFO 컨트롤러(630)는 타겟 데이터를 출력할 수 있는 신호(fifo_out_en)를 리드 FIFO(650)에 전달할 수 있으며, 그에 따라 타겟 데이터는 리드 FIFO(650)에서 호스트(102)로 출력될 수 있다.

이때, 리드 FIFO 컨트롤러(630)는 오프셋을 활용하여 타겟 데이터만 저장하도록 리드 FIFO(650)를 제어하기 때문에, 오프셋을 활용하지 않을 때보다 리드 FIFO(650)의 저장공간을 적게 제어할 수 있다.

예를 들면, 도 3b 및 도 4b를 참조하여, 호스트(102)가 호스트 주소 0x18부터 0x50에 대응하는 데이터를 리드하는 커맨드를 이슈한다고 가정한다.

오프셋이 활용되지 아니한 경우, 리드 FIFO 컨트롤러(630)는 호스트 주소 0x0부터 0x58까지 해당하는 데이터를 모두 저장하도록 리드 FIFO(650)를 제어할 수 있다. 그 후, 리드 FIFO 컨트롤러(630)는 별도의 신호(fifo_out_en)를 통하여 실제로 원하는 호스트 주소 0x18부터 0x50까지의 데이터를 출력하도록 리드 FIFO(650)를 제어할 수 있다. 즉, 실제로는 필요하지 않은 호스트 주소 '0x0, 0x8, 0x10, 0x58'에 대응하는 데이터가 리드 FIFO(650)에 임시 저장될 수 있다.

하지만, 오프셋이 활용되는 경우, 리드 FIFO 컨트롤러(630)는 실질적으로 필요한 호스트 주소 0x18부터 0x50에 대응하는 데이터만을 저장하도록 리드 FIFO(650)를 제어할 수 있다. 따라서, 본 발명은 리드 FIFO(650)의 저장공간을 효율적으로 활용할 수 있다.

도 7은 본 발명의 다른 실시 예에 따른 데이터 컨트롤러(230)의 구조를 개략적으로 나타낸 도면이다. 구체적으로, 호스트(102)가 라이트 커맨드를 이슈한 경우, 라이트 동작을 수행하는 데이터 컨트롤러(230)의 구조가 개략적으로 도시된다. 이하에서는 설명의 편의를 위하여, 도 3b 및 도 4b를 참조하여, 호스트(102)가 호스트 주소 0x18부터 0x50에 대응하는 데이터를 라이트하는 커맨드 커맨드를 이슈한다고 가정한다.

데이터 컨트롤러(230)는 라이트 FIFO 컨트롤러(701), 라이트 FIFO(703), 라이트 대비 리드 FIFO 컨트롤러(705), 라이트 대비 리드 FIFO(707) 및 데이터 병합부(709)를 포함할 수 있다. 라이트 대비 리드 FIFO 컨트롤러(705)와 라이트 대비 리드 FIFO(707)는 도 6에서 설명된 리드 FIFO 컨트롤러(630)과 리드 FIFO(650) 각각과 대응될 수 있다.

데이터 컨트롤러(230)는 메모리(144)의 데이터 마스킹 기능 구비 여부를 확인할 수 있다. 데이터 마스킹 기능은 바이트(byte)단위로 수행되며, 라이트 데이터와 데이터 마스킹 정보를 필요로 한다. 데이터 마스킹 정보는 라이트 데이터의 각 바이트 위치에 대하여 표시될 수 있다. 예를 들면, '0x12345678'의 4바이트 데이터에 대하여 라이트를 수행한다고 가정할 때, 데이터 마스킹 정보가 '0x1111'이라면, '0x12345678'가 메모리(144)에 그대로 라이트될 수 있다. 반면에, 마스킹 정보가 '0x1110'이라면, '0x12345678'은 메모리(144)에 '0x123456xx'로 라이트될 수 있다. 즉, 하위 1바이트의 데이터는 메모리(144)에 라이트되지 않을 수 있다.

만약, 데이터 마스킹 기능이 없다면, 먼저 라이트 FIFO 컨트롤러(701)는 호스트(102)가 이슈한 라이트 데이터에 대응하는 동작을 수행하도록 앞서 설명된 매핑된 주소 및 오프셋에 기초하여 타겟 데이터를 라이트 FIFO(703)에 임시 저장할 수 있는 신호(fifo_in_en)를 생성할 수 있다. 상기 신호에 기초하여 타겟 데이터는 라이트 FIFO(703)에 임시 저장될 수 있다. 그 후, 메모리(144)에 데이터를 라이트하기 전에, 라이트 대비 리드 FIFO 컨트롤러(705)는 메모리(144)에 저장되어 있던 데이터를 리드할 수 있다. 도 6에서 설명된 리드 FIFO 컨트롤러(630)의 동작원리와 동일하게 라이트 대비 리드 FIFO 컨트롤러(705)는 라이트 대비 리드 FIFO(707)에 해당 데이터를 임시로 저장하도록 라이트 래디 리드 FIFO(707)를 제어할 수 있다. 그리고 나서, 라이트 FIFO 컨트롤러(701)와 라이트 대비 리드 FIFO 컨트롤러(705)는 라이트 FIFO(703) 및 라이트 대비 리드 FIFO(707) 각각에 저장된 데이터를 출력하도록 라이트 FIFO(703) 및 라이트 대비 리드 FIFO(707)를 제어할 수 있다. 이 후, 데이터 병합부(709)는 상기 출력된 각각의 데이터를 하나로 병합할 수 있다. 즉, 데이터 병합부(709)가 라이트 커맨드에 대응하는 데이터와 기존 메모리(144)에 저장된 데이터를 새로운 데이터로 업데이트할 수 있다. 그리고 데이터 컨트롤러(230)는 상기 병합, 업데이트된 데이터를 메모리(144)로 출력할 수 있다. 도 6에서 설명된 바와 같이, 오프셋에 기초하여 라이트 동작이 수행되므로, 라이트 FIFO(703) 혹은 라이트 대비 리드 FIFO(707)의 저장공간이 효율적으로 사용될 수 있다.

예를 들면, 설명의 편의를 위하여 메모리 주소 '0x0'에는 '1234','0x10'에는 '5678','0x20'에는 'abcd' 데이터가 저장되어 있다고 가정하고, 호스트(102)는 호스트 주소 '0x18'부터 '0x50'까지 '3456788a'데이터를 라이트하는 커맨드를 이슈했다고 가정한다. 상기 하나의 문자는 8바이트 크기의 데이터이다. 따라서, 하나의 메모리 주소에 할당된 데이터는 32바이트로 총 4개의 문자로 구성될 수 있다. 동일한 원리로, 하나의 호스트 주소에 할당된 데이터는 8바이트로 총 1개의 문자로 구성될 수 있다. 호스트 주소와 메모리 주소는 도 3b와 같이 매핑되어 있고, 호스트 주소에 대응하는 오프셋은 도4b와 같이 설정되어 있다.

먼저, 라이트 FIFO 컨트롤러(701)는 라이트 커맨드에 응답하여 라이트 FIFO(703)에 라이트 데이터 '3456789a'를 저장하도록 라이트 FIFO(703)를 제어할 수 있다. 그리고 나서, 라이트 대비 리드 FIFO 컨트롤러(701) 타겟 데이터의 첫 오프셋(start_offset)과 마지막 오프셋(end_offset)을 확인할 수 있다. 타겟 데이터의 첫 오프셋(start_offset)은 메모리 주소 '0x0'의 '11'이므로, 라이트 대비 리드 FIFO 컨트롤러(705)는 메모리 주소 '0x0'에 저장된 '1234'를 리드하도록 라이트 대비 리드 FIFO(707)를 제어할 수 있다. 또한, 타겟 데이터의 마지막 오프셋(end_offset)은 메모리 주소 '0x20'의 '10'이므로, 라이트 대비 리드 FIFO 컨트롤러(705)는 메모리 주소 '0x20'에 저장된 'abcd'를 리드하도록 라이트 대비 리드 FIFO(707)를 제어할 수 있다. 여기서, 메모리 주소 '0x10'에 저장된 '5678'를 리드하지 않는 이유는 라이트 데이터가 메모리 주소 '0x10' 모두에 라이트될 수 있기 때문이다. 이는 메모리(144)를 DRAM이라 가정하여 가능한 것이며, 메모리(144)의 종류가 다르다면 상기와 다른 동작을 보일 수 있다. 그리고 나서, 라이트 FIFO 컨트롤러(701)와 라이트 대비 FIFO 컨트롤러(705) 각각은 해당 데이터를 출력하도록 라이트 FIFO(703) 및 라이트 대비 리드 FIFO(707) 각각을 제어할 수 있다. 데이터 병합부(709)는 상기 출력된 데이터를 병합할 수 있다. 구체적으로, 데이터 병합부(709)는 메모리 주소 '0x0'에 할당된 '1234'와 호스트 주소 '0x18'에 할당된 '3'을 병합하여 '1233'으로 데이터를 병합할 수 있다. 또한, 데이터 병합부(709)는 메모리 주소 '0x20'에 할당된 'abcd'와 호스트 주소 '0x40, 0x48, 0x50'에 할당된 '88a'를 '88ad'로 데이터를 병합할 수 있다. 따라서, 데이터 병합부(709)는 결과적으로 '1233567888ad' 데이터를 출력할 수 있다.

반면에, 데이터 마스킹 기능이 있다면, 데이터 컨트롤러(230)는 라이트 동작을 하기에 앞서 선행 리드 동작을 수행하지 아니할 수 있다. 즉, 데이터 컨트롤러(230)는 마스킹 정보를 활용하여 이미 저장되어 있던 데이터를 읽지 않고 타겟 데이터만을 라이트할 수 있다.

뿐만 아니라, 데이터 컨트롤러(230)는 라이트 데이터가 정렬된 데이터인지를 확인할 수 있다. 상기 정렬된 데이터는 호스트 주소와 메모리 주소간에 정확히 매핑될 수 있는 데이터를 의미한다. 도 4b를 참조하여 예를 들면, 라이트 데이터가 호스트 주소 0x0부터 0x58까지 할당된 경우, 상기 라이트 데이터는 메모리 주소 0x0부터 0x20까지 정확히 매핑되므로 정렬된 데이터이다. 반면에, 라이트 데이터가 호스트 주소 0x18부터 0x40까지 할당된 경우, 라이트 데이터는 메모리 주소 0x0의 오프셋 '11'부터 0x20의 오프셋 '00'과 매핑되므로 정렬된 데이터가 아니다. 따라서, 만약, 라이트 데이터가 정렬된 데이터라면, 선행 리드 동작이 수행되지 않을 수 있다.

도 8은 본 발명의 일 실시 예에 따른 인터페이스 유닛(200)의 동작을 개략적으로 나타낸 흐름도이다.

먼저, 단계 S801에서, 주소매핑부(250)은 도 3a 및 도 3b에서 설명된 바와 같이 호스트 주소와 메모리 주소의 대응관계를 생성하여 매핑할 수 있다. 나아가, 오프셋설정부(270)은 도 4a 및 도 4b에서 설명된 바와 같이 호스트 주소에 대응하는 오프셋을 설정할 수 있다.

단계 S803에서, 커맨드 순서결정부(290)는 도 5에서 설명된 바와 같이 복수의 커맨드가 존재하는 경우, 그들의 순서를 결정할 수 있다.

만약, 리드 데이터가 처리 대상이라면, 단계 S805에서, 데이터 컨트롤러(230)는 도 6에서 설명된 바와 같이 데이터를 리드하도록 메모리(144)를 제어할 수 있다. 나아가, 데이터 컨트롤러(230)는 상기 리드된 데이터를 호스트로 출력할 수 있다.

반면에, 라이트 데이터가 처리 대상이라면, 단계 S807에서, 데이터 컨트롤러(230)는 메모리(144)의 데이터 마스킹 기능의 구비 여부를 확인할 수 있다.

만약, 데이터 마스킹 기능이 구비되지 않았다면(단계 S807에서, 'No'), 단계 S809에서, 도 7를 참조하여, 데이터 컨트롤러(230)는 라이트 데이터가 정렬된 데이터인지 확인할 수 있다.

만약, 라이트 데이터가 정렬된 데이터가 아니라면(단계 S809에서, 'No'), 단계 S811에서, 도 7에서 설명된 바와 같이 데이터 컨트롤러(230)는 기존에 메모리(144)에 저장된 데이터를 리드하는 동작을 선행할 수 있다.

그리고, 단계 S813에서, 데이터 컨트롤러(230)는 라이트 데이터와 기존 메모리(144)에서 리드한 데이터를 병합할 수 있다.

마지막으로, 단계 S813에서, 데이터 컨트롤러(230)는 병합된 데이터를 메모리(144)에 라이트하도록 메모리(144)를 제어할 수 있다. 구체적으로, 데이터 컨트롤러(230)는 병합된 데이터를 메모리 내부회로(210)로 출력할 수 있으며, 메모리 내부회로(210)는 상기 출력된 데이터를 저장할 수 있다.

반면에, 라이트 데이터가 정렬된 데이터라면(단계 S809 에서, 'Yes'), 단계 S817에서, 데이터 컨트롤러(230)는 상기와 같은 리드동작을 선행하지 않고, 메모리(144)에 라이트 데이터를 라이트하도록 메모리(144)를 제어할 수 있다.

나아가, 데이터 마스킹 기능이 구비되었다면(단계 S807에서 'Yes'), 상기와 마찬가지로, 단계 S817에서, 데이터 컨트롤러(230)는 라이트 데이터를 메모리(144)에 라이트하도록 메모리(144)를 제어할 수 있다. 구체적으로, 데이터 컨트롤러(230)는 상기 라이트 데이터를 메모리 내부회로(210)에 출력할 수 있으며, 메모리 내부회로(210)는 상기 출력된 데이터를 저장할 수 있다.

본 발명은 마스터와 슬레이브 간의 주소 및 데이터 접근 기준이 상이하므로, 설정된 기준에 기초하여 마스터 주소 및 슬레이브 주소간에 대응 관계를 생성하여 매핑하고, 마스터 주소에 대응하는 오프셋을 설정하여 보다 효율적인 시스템 동작을 수행하도록 지원해주는 마스터와 슬레이브간 인터페이스를 제공한다. 특히, 호스트(102)와 메모리(144)의 주소 및 데이터를 접근하는 기준이 서로 상이하기 때문에, 설정된 기준에 기초하여 호스트 주소 및 메모리 주소간에 대응관계를 생성하여 매핑하고, 호스트 주소에 대응하는 오프셋을 설정하여 보다 효율적인 시스템 동작을 수행하도록 지원해주는 호스트(102)와 메모리(144) 간 인터페이스를 제공한다. 상기 매핑된 주소 및 설정된 오프셋에 기초한 인터페이스는 필요한 데이터만을 활용할 수 있으므로 버퍼의 사용 크기가 감소될 수 있으며, 요청된 데이터만을 라이트 혹은 리드하므로 전체적인 시스템의 성능이 향상될 수 있다.

그러면 이하에서는, 도 9 내지 도 17을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 8에서 설명한 인터페이스 유닛(200)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.

도 9는 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 인터페이스 유닛(200)이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.

도 9를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.

보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트(102)와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.

도 10은 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.

도 10을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 10에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.

그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.

도 11은 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 인터페이스 유닛(200)이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.

도 11을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다. 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.

또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.

아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다.

도 12는 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 12는 본 발명의 실시 예에 따른 인터페이스 유닛(200)이 적용된 eMMC(embedded multimediacard)를 개략적으로 도시한 도면이다.

도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.

도 13 내지 도 16은 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16은 본 발명의 실시 예에 따른 인터페이스 유닛(200)이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.

도 13 내지 도 16을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.

또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.

아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.

도 17은 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명에 따른 인터페이스 유닛(200)이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.

도 17을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.

여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.

그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.

또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 인터페이스 유닛(200)을 포함하는 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.

아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

복수의 마스터 논리 주소들을 슬레이브 논리 주소에 매핑하는 주소매핑부;
상기 마스터 논리 주소들 각각의 오프셋을 설정하는 오프셋설정부; 및
상기 슬레이브 논리 주소 및 상기 오프셋에 기초하여 상기 마스터 논리 주소들 각각에 대응하는 타겟 데이터를 액세스하는 데이터 컨트롤러
를 포함하고,
상기 주소매핑부는
상기 복수의 마스터의 논리 주소들 각각에 대한 쉬프트 연산을 통하여 상기 복수의 마스터 논리 주소들을 상기 슬레이브 논리 주소에 매핑하는
인터페이스 유닛.
제 1 항에 있어서,
상기 오프셋설정부는
상기 타겟 데이터에 대응하는 상기 마스터 논리 주소의 첫번째 주소의 오프셋인 시작 오프셋 및 상기 타겟 데이터에 대응하는 상기 마스터 논리 주소의 마지막 주소에 대응하는 오프셋인 종료 오프셋을 설정하는
인터페이스 유닛.
제 2 항에 있어서,
상기 타겟 데이터에 대응하는 복수의 커맨드들이 존재하는 경우,
상기 복수의 커맨드들의 순서를 결정하는 커맨드 순서결정부
를 더 포함하는 인터페이스 유닛.
제 3 항에 있어서,
상기 커맨드 순서결정부는
상기 타겟 데이터에 대응하는 주소의 변화를 확인하는 주소경계 확인부 및
상기 주소의 변화에 기초하여 상기 마스터로부터 이슈된 상기 복수의 커맨드들의 순서를 결정하는 커맨드 순서 컨트롤러
를 더 포함하는 인터페이스 유닛.
제 2 항에 있어서,
상기 데이터 컨트롤러는
상기 매핑된 주소 및 상기 오프셋에 기초하여 리드 데이터를 리드하여 상기 마스터로 출력하는
인터페이스 유닛.
제 2 항에 있어서,
상기 데이터 컨트롤러는
상기 매핑된 주소 및 상기 오프셋에 기초하여 라이트 데이터를 슬레이브 내부회로로 출력하는
인터페이스 유닛.
제 6 항에 있어서,
상기 데이터 컨트롤러는
상기 시작 오프셋 및 상기 종료 오프셋 각각에 대응하는 슬레이브 주소에 할당된 데이터를 라이트 대비 리드하고, 상기 라이트 데이터와 상기 라이트 대비 리드된 데이터를 병합하여 상기 슬레이브 내부회로로 출력하는
인터페이스 유닛.
제 6 항에 있어서,
상기 데이터 컨트롤러는
상기 슬레이브의 데이터 마스킹 기능의 구비 여부를 확인하는
인터페이스 유닛.
제 8 항에 있어서,
상기 슬레이브가 데이터 마스킹 기능을 구비한 경우,
상기 데이터 컨트롤러는
상기 데이터 마스킹 기능에 기초하여 상기 라이트 데이터를 상기 슬레이브 내부회로로 출력하는
인터페이스 유닛.
제 6 항에 있어서,
상기 데이터 컨트롤러는
상기 라이트 데이터가 정렬된 데이터인지를 확인하고,
상기 라이트 데이터의 정렬 여부에 기초하여 상기 라이트 데이터를 상기 슬레이브 내부회로로 출력하는
인터페이스 유닛.
복수의 마스터 논리 주소들을 슬레이브 논리 주소에 매핑하는 단계;
상기 마스터 논리 주소들 각각의 오프셋을 설정하는 단계; 및
상기 슬레이브 논리 주소 및 상기 오프셋에 기초하여 상기 마스터 논리 주소들 각각에 대응하는 타겟 데이터를 액세스하는 단계
를 포함하고,
상기 주소를 매핑하는 단계는
상기 복수의 마스터의 논리 주소들 각각에 대한 쉬프트 연산을 통하여 상기 복수의 마스터 논리 주소들을 상기 슬레이브 논리 주소에 매핑하는
인터페이스 유닛의 동작방법.
제 11 항에 있어서,
상기 오프셋을 설정하는 단계는
상기 타겟 데이터의 마스터 논리 주소의 첫번째 주소에 대응하는 오프셋인 시작 오프셋 및 상기 타겟 데이터의 마스터 논리 주소의 마지막 주소에 대응하는 오프셋인 종료 오프셋을 설정하는
인터페이스 유닛의 동작방법.
제 12 항에 있어서,
상기 타겟 데이터에 대응하는 복수의 커맨드들이 존재하는 경우,
상기 복수의 커맨드들의 순서를 결정하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.
제 13 항에 있어서,
상기 복수의 커맨드들의 순서를 결정하는 단계는
상기 타겟 데이터에 대응하는 주소 변화를 확인하고, 상기 주소 변화에 기초하여 상기 마스터로부터 이슈된 상기 복수의 커맨드들의 순서를 결정하는
인터페이스 유닛의 동작방법.
제 12 항에 있어서,
상기 타겟 데이터를 액세스하는 단계는
상기 매핑된 주소 및 상기 오프셋에 기초하여 리드 데이터를 상기 마스터로 출력하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.
제 12 항에 있어서,
상기 타겟 데이터를 억세스하는 단계는
상기 매핑된 주소 및 상기 오프셋에 기초하여 라이트 데이터를 슬레이브 내부회로로 출력하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.
제 16 항에 있어서,
상기 라이트 데이터를 상기 슬레이브 내부회로로 출력하는 단계는
상기 시작 오프셋 및 상기 종료 오프셋 각각에 대응하는 상기 슬레이브 주소에 할당된 데이터를 라이트 대비 리드하고, 상기 라이트 데이터와 상기 라이트 대비 리드된 데이터를 병합하여 상기 슬레이브 내부회로로 출력하는
인터페이스 유닛의 동작방법.
제 16 항에 있어서,
상기 타겟 데이터를 억세스하는 단계는
상기 슬레이브의 데이터 마스킹 기능의 구비여부를 확인하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.
제 18항에 있어서,
상기 슬레이브가 데이터 마스킹 기능을 구비한 경우,
상기 데이터 마스킹 기능에 기초하여 상기 라이트 데이터를 상기 슬레이브 내부회로로 출력하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.
제 16 항에 있어서,
상기 타겟 데이터를 억세스 하는 단계는
상기 라이트 데이터가 정렬된 데이터인지 확인하는 단계 및
상기 라이트 데이터의 정렬 여부에 기초하여 상기 라이트 데이터를 상기 슬레이브 내부 회로로 출력하는 단계
를 더 포함하는 인터페이스 유닛의 동작방법.