KR20180001681A - 메모리 시스템, 이의 어드레스 맵핑 방법 및 억세스 방법 - Google Patents

메모리 시스템, 이의 어드레스 맵핑 방법 및 억세스 방법 Download PDF

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Abstract

논리 어드레스의 물리 어드레스로의 맵핑 방법은, 상기 논리 어드레스가 라운드 값과 동일한지 확인하는 단계; 상기 논리 어드레스가 상기 라운드 값과 동일한 경우에, 인터벌 값과 동일한 물리 어드레스로 상기 논리 어드레스를 맵핑하는 단계; 상기 논리 어드레스가 상기 라운드 값과 다른 경우에, (상기 논리 어드레스-상기 라운드 값)의 물리 어드레스로 상기 논리 어드레스를 맵핑하는 A-1단계; 및 상기 A-1단계에서 맵핑된 물리 어드레스가 상기 인터벌 값 이하인 경우에, (상기 A-1단계에서 맵핑된 물리 어드레스-1)의 물리 어드레스로 상기 논리 어드레스의 맵핑값을 조절하는 A-2단계를 포함할 수 있다.

Description

메모리 시스템, 이의 어드레스 맵핑 방법 및 억세스 방법 {MEMORY SYSTEM, ADDRESS MAPPING METHOD AND ACCESS METHOD OF THE SAME}
본 특허 문헌은, 메모리 장치와 이를 제어하는 메모리 콘트롤러를 포함하는 메모리 시스템에 관한 것이다.
낸드 플래시(NAND Flash), 상변화 메모리(PCRAM: Phase-Change Random Access Memory) 등의 메모리 장치들은 하나의 셀에 대해 수행할 수 있는 쓰기 동작의 회수가 한정되어 있다. 예를 들어, 상변화 메모리는 106~108 정도의 한정된 쓰기 동작의 회수를 가질 수 있다.
따라서 특정 셀 영역에 대해서 쓰기 동작이 집중되는 경우에 메모리 장치의 수명이 급격히 감소할 수 있다. 이를 방지하게 위해 메모리 장치 전체 셀 영역에서 쓰기 동작이 균등하게 수행될 수 있도록 웨어 레벨링(wear leveling) 동작을 수행한다. 웨어 레벨링을 위해 가장 널리 사용되는 방법은 논리 어드레스와 물리 어드레스 간의 어드레스 맵핑을 변경하는 것에 의해 메모리 장치의 전체 셀 영역이 균등하게 사용되도록 하는 것이다.
웨어 레벨링을 위한 어드레스 맵핑 알고리즘 중 가장 널리 사용되고 있는 것은 Start-Gap 알고리즘이다. 이는 메모리 장치 내에서 사용되지 않는 갭(gap)을 순환시켜가며 어드레스의 맵핑을 변경하는 알고리즘인데, 갭의 추가로 인해 어드레스의 비트 수가 증가되고 메모리의 용량이 증가되어야 하는 문제점이 있다.
본 발명의 실시예들은 웨어 레벨링을 위한 효율적인 어드레스 맵핑 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 논리 어드레스의 물리 어드레스로의 맵핑 방법은, 상기 논리 어드레스가 라운드 값과 동일한지 확인하는 단계; 상기 논리 어드레스가 상기 라운드 값과 동일한 경우에, 인터벌 값과 동일한 물리 어드레스로 상기 논리 어드레스를 맵핑하는 단계; 상기 논리 어드레스가 상기 라운드 값과 다른 경우에, (상기 논리 어드레스-상기 라운드 값)의 물리 어드레스로 상기 논리 어드레스를 맵핑하는 A-1단계; 및 상기 A-1단계에서 맵핑된 물리 어드레스가 상기 인터벌 값 이하인 경우에, (상기 A-1단계에서 맵핑된 물리 어드레스-1)의 물리 어드레스로 상기 논리 어드레스의 맵핑값을 조절하는 A-2단계를 포함할 수 있다.
상기 인터벌 값은 특정 동작의 회수가 임계값에 도달할 때마다 변경될 수 있다.
상기 라운드 값은 상기 인터벌 값이 1회 순환할 때마다 변경될 수 있다.
상기 특정 동작은 라이트 동작과 소거 동작 중 적어도 하나 이상을 포함할 수 있다.
상기 인터벌 값(I)은 [I변경후 = (I변경전 mod (N-1))+1]의 방법으로 변경되고(N은 상기 물리 어드레스가 나타내는 영역의 총 개수), 상기 라운드 값(R)은 [R변경후 = (R변경전+1) mod N]의 방법으로 변경될 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 물리 어드레스에 의해 억세스되는 다수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고, 상기 메모리 장치와 상기 메모리 콘트롤러 중 하나는 논리 어드레스를 상기 물리 어드레스로 맵핑하는 어드레스 맵핑 회로를 포함하고, 상기 어드레스 맵핑 회로는 상기 논리 어드레스가 라운드 값과 동일한 경우에 인터벌 값과 동일한 물리 어드레스로 상기 논리 어드레스를 맵핑하고, 상기 논리 어드레스가 상기 라운드 값과 다른 경우에 (상기 논리 어드레스-상기 라운드 값)의 물리 어드레스로 상기 논리 어드레스를 맵핑하고, 여기서 (상기 논리 어드레스-상기 라운트 값)이 상기 인터벌 값 이하인 경우에는 (맵핑된 물리 어드레스-1)의 물리 어드레스로 상기 논리 어드레스의 맵핑 값을 조절할 수 있다.
상기 인터벌 값은 특정 동작의 회수가 임계값에 도달할 때마다 변경될 수 있다.
상기 라운드 값은 상기 인터벌 값이 1회 순환할 때마다 변경될 수 있다.
상기 특정 동작은 라이트 동작과 소거 동작 중 적어도 하나 이상을 포함할 수 있다.
상기 인터벌 값(I)은 [I변경후 = (I변경전 mod (N-1))+1]의 방법으로 변경되고(N은 상기 물리 어드레스가 나타내는 영역의 총 개수), 상기 라운드 값(R)은 [R변경후 = (R변경전+1) mod N]의 방법으로 변경될 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은, 각각 다수의 소영역을 포함하는 다수의 대영역을 포함하고, 물리 대영역 어드레스와 물리 소영역 어드레스에 의해 억세스되는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고, 상기 메모리 장치와 상기 메모리 콘트롤러 중 하나는 논리 대영역 어드레스를 상기 물리 대영역 어드레스로 맵핑하는 어드레스 맵핑 회로를 포함하고, 상기 어드레스 맵핑 회로는 상기 논리 대영역 어드레스와 상기 물리 대영역 어드레스의 변경 전 맵핑 관계를 저장하는 제1어드레스 맵핑 테이블 저장부; 상기 논리 대영역 어드레스와 상기 물리 대영역 어드레스의 변경 후 맵핑 관계를 저장하는 제2어드레스 맵핑 테이블 저장부; 맵핑이 변경된 논리 대영역의 데이터 스왑(swap)이 상기 맵핑이 변경된 논리 대영역의 어느 물리 소영역까지 수행되었는지를 나타내는 오프셋을 저장하는 오프셋 테이블 저장부; 및 상기 제1어드레스 맵핑 테이블 저장부, 상기 제2어드레스 맵핑 테이블 저장부 및 상기 오프셋 테이블 저장부에 저장된 정보를 이용해 상기 논리 대영역 어드레스를 상기 물리 대영역 어드레스로 맵핑하는 맵핑부를 포함할 수 있다.
상기 맵핑부는 억세스하려는 논리 대영역 어드레스의 물리 대영역 어드레스로의 맵핑 값이 상기 제1어드레스 맵핑 테이블 저장부와 상기 제2어드레스 맵핑 테이블 저장부에 상이하게 저장된 경우에, 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 이하이면 상기 제2어드레스 맵핑 테이블 저장부에 저장된 값에 따라 물리 대영역 어드레스를 맵핑하고, 상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋보다 크면 상기 제1어드레스 맵핑 테이블 저장부에 저장된 값에 따라 물리 대영역 어드레스를 맵핑할 수 있다.
상기 다수의 대영역 각각은 메모리 블록이고, 상기 다수의 소영역 각각은 페이지일 수 있다.
본 발명의 일실시예에 따른 메모리 장치의 억세스 방법은, 각각 다수의 소영역을 포함하는 다수의 대영역을 포함하는 메모리 장치를 억세스하는 방법에 있어서, 억세스하려는 논리 대영역 어드레스의 물리 대영역 어드레스로의 맵핑 값이 맵핑 변경 전의 맵핑 값을 나타내는 제1어드레스 맵핑 테이블과 맵핑 변경 후의 맵핑 값을 나타내는 제2어드레스 맵핑 테이블에서 동일한지 확인하는 단계; 상기 확인하는 단계에서 확인된 값이 상이한 경우에, 억세스하려는 물리 소영역 어드레스의 값과 오프셋 테이블에 저장된 상기 억세스하려는 논리 대영역 어드레스에 대응하는 오프셋 값을 비교해 제1어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블 중 이용할 어드레스 맵핑 테이블을 결정하는 단계; 및 상기 결정하는 단계에서 결정된 어드레스 맵핑 테이블의 맵핑 값을 이용해 상기 메모리 장치를 억세스하는 단계를 포함할 수 있다.
상기 메모리 장치의 억세스 방법은 상기 확인하는 단계에서 확인된 값이 동일한 경우에는, 제2어드레스 맵핑 테이블의 맵핑 값을 이용해 상기 메모리 장치를 억세스하는 단계를 더 포함할 수 있다.
상기 결정하는 단계는, 상기 억세스하려는 물리 소영역 어드레스의 값과 상기 오프셋 값을 비교하는 단계; 상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 값 이하이면, 상기 제2어드레스 맵핑 테이블을 이용할 어드레스 맵핑 테이블로 결정하는 단계; 및 상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 값보다 크면, 상기 제1어드레스 맵핑 테이블을 이용할 어드레스 맵핑 테이블로 결정하는 단계를 포함할 수 있다.
상기 다수의 대영역 각각은 메모리 블록이고, 상기 다수의 소영역 각각은 페이지일 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 웨어 레벨링 동작을 효율적으로 수행할 수 있다.
도 1은 본 발명의 제1실시예에 따른 메모리 시스템(100)의 구성도.
도 2는 본 발명의 제2실시예에 따른 메모리 시스템(200)의 구성도.
도 3은 도 1과 도 2의 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3)의 맵핑 동작을 도시한 순서도.
도 4는 도 3에 논리 페이지 어드레스(LPA)가 인터벌(I)과 라운드(R) 값의 변화에 따라 물리 페이지 어드레스(PPA)에 어떻게 맵핑되는지를 나타낸 표.
도 5는 본 발명의 제3실시예에 따른 메모리 시스템(500)의 구성도.
도 6은 본 발명의 제4실시예에 따른 메모리 시스템(600)의 구성도.
도 7은 도 5와 도 6의 웨어 레벨링부(527, 618)의 일실시예 구성도.
도 8은 도 7의 제1어드레스 맵핑 테이블 저장부(711), 제2어드레스 맵핑 테이블 저장부(713) 및 오프셋 테이블 저장부(715)에 저장되는 정보의 일 예를 나타낸 도면.
도 9는 메모리 장치의 억세스시에 맵핑부(717)에서 수행되는 동작을 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 제1실시예에 따른 메모리 시스템(100)의 구성도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함할 수 있다.
메모리 콘트롤러(110)는 호스트(HOST)의 요청에 따라 메모리 장치(120)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 등이 있을 수 있다. 메모리 콘트롤러(110)는 호스트 인터페이스(111), 스케쥴러(113), 커맨드 생성기(115) 및 메모리 인터페이스(117)를 포함할 수 있다.
호스트 인터페이스(111)는 메모리 콘트롤러(110)와 호스트 (HOST)간의 인터페이스를 위한 것일 수 있다. 호스트 인터페이스(111)를 통해 호스트(HOST)의 요청들이 수신될 수 있으며, 요청들의 처리 결과들이 호스트(HOST)로 전송될 수 있다.
스케쥴러(113)는 호스트(HOST)로부터의 요청들 중 메모리 장치(120)에 지시할 요청의 순서를 정할 수 있다. 스케쥴러(113)는 메모리 장치(120)의 퍼포먼스 향상을 위해 호스트(HOST)로부터 요청들이 수신된 순서와 메모리 장치(120)로 지시할 동작의 순서를 다르게 할 수 있다. 예를 들어, 호스트(HOST)가 메모리 장치(120)의 리드 동작을 먼저 요청하고 라이트 동작을 이후에 요청했다고 하더라도, 라이트 동작이 리드 동작보다 먼저 수행되도록 순서를 조절할 수 있다.
커맨드 생성기(115)는 스케쥴러(113)에 의해 정해진 동작의 순서에 맞게 메모리 장치(120)로 인가할 커맨드를 생성할 수 있다.
메모리 인터페이스(117)는 메모리 콘트롤러(110)와 메모리 장치(120) 간의 인터페이스를 위한 것일 수 있다. 메모리 인터페이스(117)를 통해 메모리 콘트롤러(110)로부터 메모리 장치(120)로 커맨드와 어드레스가 전달되고, 메모리 장치(120)와 메모리 콘트롤러(110) 간에 데이터가 송/수신될 수 있다. 메모리 인터페이스를 PHY 인터페이스라고도 한다. 메모리 콘트롤러(110)가 메모리 장치(120)로 전달하는 어드레스는 메모리 장치(120)에서 억세스될 블록을 선택하기 위한 논리 블록 어드레스(LBA: Logical Block Address)와 선택된 블록 내에서 억세스될 페이지를 선택하기 위한 논리 페이지 어드레스(LPA: Logical Page Address)를 포함할 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)의 제어에 따라 리드, 라이트 등의 동작을 수행할 수 있다. 메모리 장치(120)는 셀 어레이(121), 리드/라이트 회로(123), 제어 회로(125), 웨어 레벨링부(127)를 포함할 수 있다. 메모리 장치(120)는 하나의 메모리 셀에 대해 수행할 수 있는 쓰기 동작의 회수가 제한되어 있어서 웨어 레벨링 동작이 필요한 메모리 장치일 수 있다. 예를 들어, 메모리 장치(120)는 낸드 플래시(NAND Flash), 상변화 메모리(PCRAM: Phase-Change Random Access Memory) 등의 수명이 제한되어 있는 메모리 장치일 수 있다.
셀 어레이(121)는 4개의 메모리 블록(B0~B3)을 포함할 수 있다. 메모리 블록들(B0~B3) 각각은 다수의 페이지들을 포함할 수 있고, 다수의 페이지들 각각은 다수의 메모리 셀들을 포함할 수 있다. 메모리 블록(B0~B3)들 중 억세스될 메모리 블록은 물리 블록 어드레스(PBA: Physical Block Address)에 의해 선택될 수 있으며, 선택된 메모리 블록 내에서 억세스될 페이지는 물리 페이지 어드레스(PPA: Physical Page Address)에 의해 선택될 수 있다. 설명의 편의를 위해 각 블록은 8개의 페이지를 포함한다고 가정하기로 한다.
리드/라이트 회로(123)는 셀 어레이(121)에서 선택된 메모리 블록 내의 선택된 페이지의 데이터를 리드하거나, 셀 어레이(121)에서 선택된 메모리 블록 내의 선택된 페이지에 데이터를 라이트할 수 있다.
웨어 레벨링부(127)는 메모리 장치(120)의 웨어 레벨링을 위한 어드레스 맵핑 동작을 수행할 수 있다. 웨어 레벨링부(127)는 어드레스 맵핑 회로들(128_0~128_3)을 포함할 수 있다. 어드레스 맵핑 회로들(128_0~128_3)은 메모리 블록들(B0~B3) 중 자신에 대응하는 메모리 블록의 논리 페이지 어드레스(LPA: Logical Page Address)를 물리 페이지 어드레스(PPA)로 맵핑할 수 있다. 예를 들어, 어드레스 맵핑 회로(128_2)는 메모리 블록(B2)의 논리 페이지 어드레스(LPA)를 물리 페이지 어드레스(PPA)로 맵핑할 수 있다. 단순한 설명을 위해 웨어 레벨링부(127)가 블록 어드레스의 맵핑 동작은 수행하지 않는 것으로 가정하기로 한다. 즉, 블록 어드레스의 맵핑 동작이 수행되지 않으므로, 논리 블록 어드레스(LBA) = 물리 블록 어드레스(LPA)일 수 있다. 어드레스 맵핑 회로들(128_0~128_3) 중 물리 블록 어드레스(PBA)에 의해 선택된 어드레스 맵핑 회로가 페이지 어드레스의 맵핑 동작을 수행할 수 있다. 예를 들어, 물리 블록 어드레스(PBA)에 의해 메모리 블록(B1)이 선택된 경우에는 메모리 블록(B1)에 대응하는 어드레스 맵핑 회로(128_1)가 논리 페이지 어드레스(LPA)를 물리 페이지 어드레스(PPA)로 맵핑할 수 있다.
제어 회로(125)는 셀 어레이(121), 리드/라이트 회로(123) 및 웨어 레벨링부(127)를 제어해 메모리 콘트롤러(110)로부터 지시된 리드 동작, 라이트 동작이 수행되도록 할 수 있다. 제어 회로(125)는 메모리 콘트롤러(110)로부터 전달된 커맨드를 디코딩해 메모리 콘트롤러(110)가 지시한 동작을 알아낼 수 있다.
도 2는 본 발명의 제2실시예에 따른 메모리 시스템(200)의 구성도이다.
도 2를 참조하면, 메모리 시스템(200)은 메모리 콘트롤러(210)와 메모리 장치(220)를 포함할 수 있다.
메모리 콘트롤러(210)는 호스트(HOST)의 요청에 따라 메모리 장치(220)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 등이 있을 수 있다. 메모리 콘트롤러(210)는 호스트 인터페이스(111), 스케쥴러(113), 커맨드 생성기(115), 메모리 인터페이스(117) 및 웨어 레벨링부(218)를 포함할 수 있다. 웨어 레벨링부(218)는 어드레스 맵핑 회로들(219_0~219_3)을 포함할 수 있다. 어드레스 맵핑 회로들(129_0~219_3)은 메모리 블록들(B0~B3) 중 자신에 대응하는 메모리 블록의 논리 페이지 어드레스(LPA)를 물리 페이지 어드레스(PPA)로 맵핑할 수 있다. 도 2의 메모리 콘트롤러(210)는 도 1에서 메모리 장치(120)에 포함되던 웨어 레벨링부(127)가 메모리 콘트롤러(210)에 포함되었다는 것을 제외하고는 도 1의 메모리 콘트롤러(110)와 동일하게 구성될 수 있다. 도 2에서는 웨어 레벨링부(218)가 메모리 콘트롤러(210)에 포함되므로, 메모리 콘트롤러(210)가 물리 블록 어드레스(PBA)와 물리 페이지 어드레스(PPA)를 메모리 장치(220)로 전달할 수 있다.
메모리 장치(220)는 메모리 콘트롤러(210)의 제어에 따라 리드, 라이트 등의 동작을 수행할 수 있다. 메모리 장치(220)는 셀 어레이(121), 리드/라이트 회로(123) 및 제어 회로(125)를 포함할 수 있다. 메모리 장치(220)는 하나의 메모리 셀에 대해 수행할 수 있는 쓰기 동작의 회수가 제한되어 있어서 웨어 레벨링 동작이 필요한 메모리 장치일 수 있다. 예를 들어, 메모리 장치(220)는 낸드 플래시(NAND Flash), 상변화 메모리(PCRAM: Phase-Change Random Access Memory) 등의 수명이 제한되어 있는 메모리 장치일 수 있다. 도 2의 메모리 장치(220)는 도 1의 메모리 장치(110)에서 존재하던 웨어 레벨링부(127)를 포함하지 않는다는 점을 제외하고는 도 1의 메모리 장치(110)와 동일하게 구성될 수 있다.
이하에서는 도 1과 도 2의 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3)의 맵핑 동작에 대해 알아보기로 한다.
맵핑 동작에서는 인터벌(I)과 라운드(R)가 사용되는데 먼저 이에 대해서 알아보기로 한다.
인터벌(I: Interval): 인터벌(I)은 특정 동작의 회수가 임계값에 도달할 때마다 변경되는 값일 수 있다. 여기서 특정 동작은 라이트(write) 동작과 소거(erase) 동작 중 적어도 한 가지를 포함할 수 있다. 인터벌(I) 값은 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3)마다 별도로 존재할 수 있다. 예를 들어, 어드레스 맵핑 회로(128_2)의 인터벌(I) 값은 메모리 블록(B2)의 라이트 동작이 128번 수행될 때마다 변경될 수 있고, 어드레스 맵핑 회로(128_3)의 인터벌(I) 값은 메모리 블록(B3)의 라이트 동작이 128번 수행될 때마다 변경될 수 있다. 인터벌 값은 1~N-1의 값을 가질 수 있으며, +1씩 변경될 수 있다. 현재의 인터벌 값이 N-1인 경우에 다음의 인터벌 값은 다시 1이 될 수 있다. 여기서 N은 맵핑 대상 물리 어드레스가 나타내는 영역의 총 개수를 나타낸다. 물리 페이지 어드레스(PPA)에 의해 어드레싱되는 페이지의 개수를 8개로 예시했으므로, 여기서 N=8이 될 수 있다. 인터벌(I) 값의 변경을 식으로 나타내면 [I변경후 = (I변경전 mod (N-1))+1]일 수 있다. 여기서 mod는 mod 함수를 나타낸다.
라운드(R: Round): 라운드(R)는 인터벌(I)이 1순환 할 때마다 변경되는 값일 수 있다. 인터벌(I) 값이 1~N-1까지 순환하고 다시 1이되면 라운드(R) 값이 변경될 수 있다. 라운드(R) 값은 0~N-1의 값을 가질 수 있으며, +1씩 변경될 수 있다. 현재의 라운드(R) 값이 N-1인 경우에 다음의 라운드(R) 값은 다시 0이 될 수 있다. 라운드(R) 값은 인터벌(I) 값과 마찬가지로 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3)마다 별도로 존재할 수 있다. 도 4를 참조하면, 인터벌(I) 값과 라운드(R) 값이 어떻게 순환하는지를 확인할 수 있다.
도 3은 도 1과 도 2의 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3)의 맵핑 동작을 도시한 순서도이다. 어드레스 맵핑 회로들(128_0~128_3, 219_0~219_3) 각각은 도 3과 같이 동작할 수 있다.
도 3을 참조하면, 먼저 억세스하려는 논리 페이지 어드레스(LPA)가 라운드(R) 값과 동일한지 확인될 수 있다(S310).
논리 페이지 어드레스(LPA)가 라운드(R) 값과 동일한 경우에(S310에서 Y), 인터벌(I) 값과 동일한 물리 어드레스(PPA)로 논리 페이지 어드레스(LPA)가 맵핑될 수 있다(S320). 그리고 이 맵핑이 확정될 수 있다(S360).
논리 페이지 어드레스(LPA)가 라운드(R) 값과 다른 경우에(S310에서 N), [논리 페이지 어드레스(LPA) - 라운드(R)]의 값을 가지는 물리 페이지 어드레스(PPA)로 논리 페이지 어드레스(LPA)가 맵핑될 수 있다(S330). 메모리 블록들(B0~B3) 각각은 8개의 페이지를 포함하는 것을 예시했으므로, 물리 페이지 어드레스(PPA)는 0~7의 값을 가질 수 있는데, [논리 페이지 어드레스(LPA) - 라운드(R)]의 값이 -1이면 7과 동일하고 -2이면 6과 동일한 값을 의미할 수 있다. 맵핑 관계를 보다 정확히 나타내면 PPA = (LPA+N-R) mod N 으로 나타낼 수 있다.
단계(S330)에서 맵핑된 물리 페이지 어드레스(PPA)가 인터벌(I) 값 이하인지가 판단될 수 있다(S340). 단계(S330)에서 맵핑된 물리 페이지 어드레스(PPA)가 인터벌(I) 값 이하라고 판단되면(S350에서 Y), 단계(S330)에서 맵핑된 물리 페이지 어드레스(PPA)는 -1로 조절될 수 있다(S350). 그리고 단계(S350)에서 조절된 맵핑 값이 확정될 수 있다(S360). 단계(S330)에서 맵핑된 물리 페이지 어드레스(PPA)가 인터벌 값보다 크다고 판단되면(S350에서 N), 맵핑 값이 바로 확정될 수 있다(S360).
도 4는 도 3에 논리 페이지 어드레스(LPA)가 인터벌(I)과 라운드(R) 값의 변화에 따라 물리 페이지 어드레스(PPA)에 어떻게 맵핑되는지를 나타낸 표이다. 숫자는 논리 페이지 어드레스(LPA)가 지정하는 논리 페이지와 물리 페이지 어드레스(PPA)가 지정하는 물리 페이지를 10진수로 나타낸 것이다. 도 4를 참조하면, 0~7의 논리 페이지가 라운드와 인터벌의 변화에 따라 어떤 물리 페이지로 맵핑되는지를 확인할 수 있다. 예를 들어, (R=1, I=3)인 경우에 LPA (0, 1, 2, 3, 4, 5, 6, 7)은 PPA (7, 3, 0, 1, 2, 4, 5, 6)으로 맵핑되고, (R=4, I=1)인 경우에 LPA (0, 1, 2, 3, 4, 5, 6, 7)은 PPA (4, 5, 6, 7, 1, 0, 2, 3)으로 맵핑될 수 있다. 도 4를 참조하면, 라운드(R)와 인터벌(I)의 변화에 따라 논리 페이지들이 물리 페이지들을 고르게 순환하며 맵핑되는 것을 확인할 수 있다. 이러한 맵핑 방법을 사용하면 메모리 장치의 쓰기 동작이 모든 페이지들에 골고루 분산되어 메모리 장치의 수명을 늘릴 수 있다.
도 1 내지 도 4에서는 도 3 내지 도 4의 어드레스 맵핑 방법이 논리 페이지 어드레스(LPA)를 물리 페이지 어드레스(PPA)로 맵핑하기 위해 사용되는 것을 예시하였지만, 이러한 맵핑 방법이 페이지 어드레스 뿐만이 아니라 페이지보다 더 큰 단위의 또는 더 작은 단위의 어드레스를 맵핑하기 위해서도 사용될 수 있음은 당연하다.
도 5는 본 발명의 제3실시예에 따른 메모리 시스템(500)의 구성도이다.
도 5를 참조하면, 메모리 시스템(500)은 메모리 콘트롤러(110)와 메모리 장치(520)를 포함할 수 있다.
도 5의 메모리 콘트롤러(110)는 도 1에서의 메모리 콘트롤러(110)와 동일하게 구성될 수 있다.
메모리 장치(520)는 메모리 콘트롤러(110)의 제어에 따라 리드, 라이트 등의 동작을 수행할 수 있다. 메모리 장치(520)는 셀 어레이(121), 리드/라이트 회로(123), 제어 회로(125), 웨어 레벨링부(527)를 포함할 수 있다. 메모리 장치(520)는 하나의 메모리 셀에 대해 수행할 수 있는 쓰기 동작의 회수가 제한되어 있어서 웨어 레벨링 동작이 필요한 메모리 장치일 수 있다. 예를 들어, 메모리 장치(520)는 낸드 플래시(NAND Flash), 상변화 메모리(PCRAM: Phase-Change Random Access Memory) 등의 수명이 제한되어 있는 메모리 장치일 수 있다. 메모리 장치(520)의 셀 어레이(121), 리드/라이트 회로(123) 및 제어 회로(125)는 도 1의 메모리 장치(120)와 동일하게 구성될 수 있다.
웨어 레벨링부(527)는 메모리 장치(520)의 웨어 레벨링을 위한 어드레스 맵핑 동작을 할 수 있다. 웨어 레벨링부(527)는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있다. 단순한 설명을 위해 웨어 레벨링부(527)가 페이지 어드레스의 맵핑 동작은 수행하지 않는 것으로 가정하기로 한다. 즉, 페이지 어드레스의 맵핑이 수행되지 않으므로, 논리 페이지 어드레스(LPA) = 물리 페이지 어드레스(PPA)일 수 있다. 웨어 레벨링부(527)의 구성 및 동작에 대해서는 도 7 내지 도 9와 함께 자세히 알아보기로 한다.
도 6은 본 발명의 제4실시예에 따른 메모리 시스템(600)의 구성도이다.
도 6을 참조하면, 메모리 시스템(600)은 메모리 콘트롤러(610)와 메모리 장치(220)를 포함할 수 있다.
메모리 콘트롤러(610)는 호스트(HOST)의 요청에 따라 메모리 장치(220)의 동작을 제어할 수 있다. 호스트(HOST)에는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 등이 있을 수 있다. 메모리 콘트롤러(610)는 호스트 인터페이스(111), 스케쥴러(113), 커맨드 생성기(115), 메모리 인터페이스(117) 및 웨어 레벨링부(618)를 포함할 수 있다. 메모리 콘트롤러(610)의 호스트 인터페이스(111), 스케쥴러(113), 커맨드 생성기(115) 및 메모리 인터페이스(117)는 도 2의 메모리 콘트롤러(210)와 동일하게 구성될 수 있다.
웨어 레벨링부(618)는 메모리 장치(220)의 웨어 레벨링을 위한 어드레스 맵핑 동작을 할 수 있다. 웨어 레벨링부(618)는 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있다. 단순한 설명을 위해 웨어 레벨링부(618)가 페이지 어드레스의 맵핑 동작은 수행하지 않는 것으로 가정하기로 한다. 즉, 페이지 어드레스의 맵핑이 수행되지 않으므로, 논리 페이지 어드레스(LPA) = 물리 페이지 어드레스(PPA)일 수 있다. 웨어 레벨링부(618)의 구성 및 동작에 대해서는 도 7 내지 도 9와 함께 자세히 알아보기로 한다.
도 6에서는 웨어 레벨링부(618)가 메모리 콘트롤러(610)에 포함되므로, 메모리 콘트롤러(610)가 물리 블록 어드레스(PBA)와 물리 페이지 어드레스(PPA)를 메모리 장치(220)로 전달할 수 있다.
도 6의 메모리 장치(220)는 도 2에서의 메모리 장치(220)와 동일하게 구성될 수 있다.
도 7은 도 5와 도 6의 웨어 레벨링부(527, 618)의 일실시예 구성도이다.
도 7을 참조하면, 웨어 레벨링부(527, 618)는 블록 어드레스 맵핑 회로(710)를 포함할 수 있다. 웨어 레벨링부(527, 618)가 블록 어드레스를 맵핑하고 페이지 어드레스를 맵핑하지 않는 것으로 예시했으므로, 여기서는 웨어 레벨링부(527, 618)가 블록 어드레스 맵핑 회로(710)만을 포함하는 것을 도시했으나, 웨어 레벨링부(527, 618)가 페이지 어드레스도 맵핑하는 경우에는 이를 위한 회로들을 더 포함할 수도 있다.
블록 어드레스 맵핑 회로(710)는 제1어드레스 맵핑 테이블 저장부(711), 제2어드레스 맵핑 테이블 저장부(713), 오프셋 테이블 저장부(715) 및 맵핑부(717)를 포함할 수 있다.
제1어드레스 맵핑 테이블 저장부(711)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA)의 변경전 맵핑 관계를 저장할 수 있다. 그리고, 제2어드레스 맵핑 테이블 저장부(713)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA)의 변경 후 맵핑 관계를 저장할 수 있다. 즉, 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA)의 최신 맵핑 관계는 제2어드레스 맵핑 테이블 저장부(713)에 저장되고, 바로 이전의 맵핑 관계는 제1어드레스 맵핑 테이블 저장부(711)에 저장될 수 있다.
오프셋 테이블 저장부(715)는 맵핑이 변경된 논리 블록 어드레스의 데이터 스왑(data swap)이 어느 물리 페이지까지 수행되었는지를 나타내는 오프셋(offset)을 저장할 수 있다. 논리 블록 어드레스(LBA)의 물리 블록 어드레스(PBA)로의 맵핑이 변경되면, 변경된 맵핑에 맞게 데이터가 스왑되어야 하는데, 블록 전체의 데이터가 한꺼번에 스왑될 수 없고 페이지 별로 스왑되는데, 오프셋은 데이터 스왑이 이루어져야하는 블록에서 어느 페이지만큼 수행되었는지를 나타낼 수 있다.
맵핑부(717)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA)의 맵핑을 변경할 수 있다. 가장 간단한 알고리즘으로, 일정 주기 별로 라이트 동작의 회수가 가장 많은 논리 블록과 라이트 동작의 회수가 가장 적은 논리 블록을 서로 스왑하는 방식의 알고리즘이 사용될 수 있다. 변경 전의 맵핑 관계는 제1어드레스 맵핑 테이블 저장부(711)에 저장되고, 변경 후의 맵핑 관계는 제2어드레스 맵핑 테이블 저장부(713)에 저장될 수 있다. 맵핑부(717)는 제1어드레스 맵핑 테이블 저장부(711), 제2어드레스 맵핑 테이블 저장부(713) 및 오프셋 테이블 저장부(715)에 저장된 정보를 이용해 메모리 억세스시에 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있는데, 이에 대해서는 도 8과 도 9에서 자세히 알아보기로 한다.
도 8은 도 7의 제1어드레스 맵핑 테이블 저장부(711), 제2어드레스 맵핑 테이블 저장부(713) 및 오프셋 테이블 저장부(715)에 저장되는 정보의 일 예를 나타낸 도면이다.
도 8의 (a)는 제1어드레스 맵핑 테이블 저장부(711)에 저장된 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑 관계를 나타낸다. 이를 참조하면, LBA (0, 1, 2, 3)이 PBA (0, 2, 1, 3)으로 맵핑되고 있는 것을 확인할 수 있다.
도 8의 (b)는 제2어드레스 맵핑 테이블 저장부(713)에 저장된 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑 관계를 나타낸다. 이를 참조하면, 논리 블록 0과 논리 블록 1의 맵핑은 변경되지 않았으나, 논리 블록 2와 논리 블록 3의 맵핑은 제2어드레스 맵핑 테이블 저장부(711)에 저장된 값에서 변경된 것을 확인할 수 있다.
도 8의 (c)는 오프셋 테이블 저장부(715)에 저장된 오프셋 값을 나타낸다. 논리 블록 0과 논리 블록 1의 맵핑은 (a)와 (b)에서 변경되지 않았으므로, 오프셋 값은 초기값인 0의 값을 가지고 있다. 논리 블록 2와 논리 블록 3의 맵핑은 (a)와 (b)에서 변경되었으므로 데이터의 스왑이 얼마만큼 이루어졌는지에 대한 오프셋 값이 저장된다. (c)를 참조하면 논리 블록 2의 오프셋 값이 3이므로 논리 블록 2에서는 물리 페이지 3까지 데이터 스왑이 완료되었다는 것을 알 수 있으며, 논리 블록 3의 오프셋 값이 2이므로 논리 블록 3에서는 물리 페이지 2까지 데이터 스왑이 완료되었다는 것을 알 수 있다.
맵핑이 변경된 논리 블록의 데이터의 스왑이 모두 완료된 이후에는 제2어드레스 맵핑 테이블 저장부(713)에 저장된 맵핑 값이 제1어드레스 맵핑 테이블 저장부(711)로 업데이트되고, 제1어드레스 맵핑 테이블(711)과 제2어드레스 맵핑 테이블(713)이 동일한 맵핑 값을 가질 수 있다.
도 8의 (c)에서는 오프셋 테이블 저장부(715)가 모든 논리 블록의 오프셋 값을 저장하는 것을 예시했는데, 저장 용량을 절약하기 위해 오프셋 테이블 저장부(715)가 맵핑이 변경된 논리 블록(예, 논리 블록 2와 논리 블록 3)의 오프셋 값만을 저장할 수도 있다.
도 9는 메모리 장치의 억세스시에 맵핑부(717)에서 수행되는 동작을 나타낸 도면이다.
도 9를 참조하면, 억세스 하려는 논리 블록 어드레스(LBA)의 물리 블록 어드레스(PBA)로의 맵핑 값이 제1어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블에서 동일한지 아닌지가 판단될 수 있다(S910).
단계(S910)에서 판단한 결과 제1어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블의 맵핑 값이 동일한 경우에는(S910에서 Y), 제2어드레스 맵핑 테이블의 맵핑 값을 이용해 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있다(S920). 이 경우(S910에서 Y)에는, 제1어드레스 맵핑 테이블의 맵핑 값도 제1어드레스 맵핑 테이블의 맵핑 값과 동일하므로 제1어드레스 맵핑 테이블의 맵핑 값을 이용해 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수도 있다. 도 8에서 논리 블록0과 논리 블록1은 제1어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블의 맵핑 값이 동일하므로, 단계(S920)와 같은 맵핑 동작이 수행될 수 있다.
단계(S910)에서 판단한 결과 제2어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블의 맵핑 값이 상이한 경우에는(S910에서 N), 억세스하려는 논리 블록 어드레스(LBA)의 오프셋(OFFSET) 값이 억세스하려는 물리 페이지 어드레스(PPA)의 값과 비교될 수 있다(S930). 여기서는 페이지 어드레스의 맵핑은 이루어지지 않는 것으로 가정했으므로, 논리 페이지 어드레스(LPA) = 물리 페이지 어드레스(PPA)이다.
단계(S930)에서의 비교 결과 물리 페이지 어드레스(PPA)가 오프셋(OFFSET) 값 이하이면(S930에서 Y), 제2어드레스 맵핑 테이블을 이용해 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있다(S940). 물리 페이지 어드레스(PPA)가 오프셋(OFFSET) 이하라는 것은 억세스하려는 논리 블록의 해당 물리 페이지까지는 데이터 스왑이 이루어졌다는 것이므로 제2어드레스 맵핑 테이블을 이용하는 것이다. 도 8에서 논리 블록 2의 물리 페이지 0~3, 논리 블록 3의 물리 페이지 0~2에 대해서 단계(S940)와 같은 맵핑 동작이 수행될 수 있다.
단계(S930)에서의 비교 결과 물리 페이지 어드레스(PPA)가 오프셋(OFFSET) 값보다 크면(S930에서 N), 제1어드레스 맵핑 테이블을 이용해 논리 블록 어드레스(LBA)를 물리 블록 어드레스(PBA)로 맵핑할 수 있다(S950). 물리 페이지 어드레스(PPA)가 오프셋(OFFSET)보다 크다는 것은 억세스하려는 논리 블록의 해당 물리 페이지는 데이터 스왑이 이루어지지 않았다는 것이므로 제1어드레스 맵핑 테이블을 이용하는 것이다. 도 8에서 논리 블록 2의 물리 페이지 4~7, 논리 블록 3의 물리 페이지 3~7에 대해서 단계(S950)와 같은 맵핑 동작이 수행될 수 있다.
도 9와 같은 방법을 사용하면, 블록에 대한 맵핑 테이블이 변경되고 아직 블록 내의 모든 데이터가 새롭게 변경된 맵핑에 맞게 스왑되지 못한 경우에도, 블록 내의 페이지에 따라 올바른 블록으로 맵핑하는 것이 가능할 수 있다.
도 9의 방법은 블록 어드레스에 대한 맵핑에 대해서만 사용 가능한 것이 아니라, 블록 보다 더 큰 단위 또는 블록 보다 더 작은 단위의 어드레스 맵핑에도 사용 가능함은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 메모리 시스템
110: 메모리 콘트롤러
120: 메모리 장치

Claims (17)

  1. 논리 어드레스의 물리 어드레스로의 맵핑 방법에 있어서,
    상기 논리 어드레스가 라운드 값과 동일한지 확인하는 단계;
    상기 논리 어드레스가 상기 라운드 값과 동일한 경우에, 인터벌 값과 동일한 물리 어드레스로 상기 논리 어드레스를 맵핑하는 단계;
    상기 논리 어드레스가 상기 라운드 값과 다른 경우에, (상기 논리 어드레스-상기 라운드 값)의 물리 어드레스로 상기 논리 어드레스를 맵핑하는 A-1단계; 및
    상기 A-1단계에서 맵핑된 물리 어드레스가 상기 인터벌 값 이하인 경우에, (상기 A-1단계에서 맵핑된 물리 어드레스-1)의 물리 어드레스로 상기 논리 어드레스의 맵핑값을 조절하는 A-2단계
    를 포함하는 맵핑 방법.
  2. 제 1항에 있어서,
    상기 인터벌 값은 특정 동작의 회수가 임계값에 도달할 때마다 변경되는
    맵핑 방법.
  3. 제 2항에 있어서,
    상기 라운드 값은 상기 인터벌 값이 1회 순환할 때마다 변경되는
    맵핑 방법.
  4. 제 2항에 있어서,
    상기 특정 동작은 라이트 동작과 소거 동작 중 적어도 하나 이상을 포함하는
    맵핑 방법.
  5. 제 3항에 있어서,
    상기 인터벌 값(I)은 [I변경후 = (I변경전 mod (N-1))+1]의 방법으로 변경되고(N은 상기 물리 어드레스가 나타내는 영역의 총 개수),
    상기 라운드 값(R)은 [R변경후 = (R변경전+1) mod N]의 방법으로 변경되는
    맵핑 방법.
  6. 물리 어드레스에 의해 억세스되는 다수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 장치와 상기 메모리 콘트롤러 중 하나는 논리 어드레스를 상기 물리 어드레스로 맵핑하는 어드레스 맵핑 회로를 포함하고,
    상기 어드레스 맵핑 회로는
    상기 논리 어드레스가 라운드 값과 동일한 경우에 인터벌 값과 동일한 물리 어드레스로 상기 논리 어드레스를 맵핑하고,
    상기 논리 어드레스가 상기 라운드 값과 다른 경우에 (상기 논리 어드레스-상기 라운드 값)의 물리 어드레스로 상기 논리 어드레스를 맵핑하고, 여기서 (상기 논리 어드레스-상기 라운트 값)이 상기 인터벌 값 이하인 경우에는 (맵핑된 물리 어드레스-1)의 물리 어드레스로 상기 논리 어드레스의 맵핑 값을 조절하는
    메모리 시스템.
  7. 제 6항에 있어서,
    상기 인터벌 값은 특정 동작의 회수가 임계값에 도달할 때마다 변경되는
    메모리 시스템.
  8. 제 7항에 있어서,
    상기 라운드 값은 상기 인터벌 값이 1회 순환할 때마다 변경되는
    메모리 시스템.
  9. 제 7항에 있어서,
    상기 특정 동작은 라이트 동작과 소거 동작 중 적어도 하나 이상을 포함하는
    메모리 시스템.
  10. 제 8항에 있어서,
    상기 인터벌 값(I)은 [I변경후 = (I변경전 mod (N-1))+1]의 방법으로 변경되고(N은 상기 물리 어드레스가 나타내는 영역의 총 개수),
    상기 라운드 값(R)은 [R변경후 = (R변경전+1) mod N]의 방법으로 변경되는
    메모리 시스템.
  11. 각각 다수의 소영역을 포함하는 다수의 대영역을 포함하고, 물리 대영역 어드레스와 물리 소영역 어드레스에 의해 억세스되는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 콘트롤러를 포함하고,
    상기 메모리 장치와 상기 메모리 콘트롤러 중 하나는 논리 대영역 어드레스를 상기 물리 대영역 어드레스로 맵핑하는 어드레스 맵핑 회로를 포함하고,
    상기 어드레스 맵핑 회로는
    상기 논리 대영역 어드레스와 상기 물리 대영역 어드레스의 변경 전 맵핑 관계를 저장하는 제1어드레스 맵핑 테이블 저장부;
    상기 논리 대영역 어드레스와 상기 물리 대영역 어드레스의 변경 후 맵핑 관계를 저장하는 제2어드레스 맵핑 테이블 저장부;
    맵핑이 변경된 논리 대영역의 데이터 스왑(swap)이 상기 맵핑이 변경된 논리 대영역의 어느 물리 소영역까지 수행되었는지를 나타내는 오프셋을 저장하는 오프셋 테이블 저장부; 및
    상기 제1어드레스 맵핑 테이블 저장부, 상기 제2어드레스 맵핑 테이블 저장부 및 상기 오프셋 테이블 저장부에 저장된 정보를 이용해 상기 논리 대영역 어드레스를 상기 물리 대영역 어드레스로 맵핑하는 맵핑부를 포함하는
    메모리 시스템.
  12. 제 11항에 있어서,
    상기 맵핑부는
    억세스하려는 논리 대영역 어드레스에 대한 물리 대영역 어드레스로의 맵핑 값이 상기 제1어드레스 맵핑 테이블 저장부와 상기 제2어드레스 맵핑 테이블 저장부에 상이하게 저장된 경우에,
    억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 이하이면 상기 제2어드레스 맵핑 테이블 저장부에 저장된 값에 따라 물리 대영역 어드레스를 맵핑하고,
    상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋보다 크면 상기 제1어드레스 맵핑 테이블 저장부에 저장된 값에 따라 물리 대영역 어드레스를 맵핑하는
    메모리 시스템.
  13. 제 11항에 있어서,
    상기 다수의 대영역 각각은 메모리 블록이고, 상기 다수의 소영역 각각은 페이지인
    메모리 시스템.
  14. 각각 다수의 소영역을 포함하는 다수의 대영역을 포함하는 메모리 장치를 억세스하는 방법에 있어서,
    억세스하려는 논리 대영역 어드레스의 물리 대영역 어드레스로의 맵핑 값이 맵핑 변경 전의 맵핑 값을 나타내는 제1어드레스 맵핑 테이블과 맵핑 변경 후의 맵핑 값을 나타내는 제2어드레스 맵핑 테이블에서 동일한지 확인하는 단계;
    상기 확인하는 단계에서 확인된 값이 상이한 경우에, 억세스하려는 물리 소영역 어드레스의 값과 오프셋 테이블에 저장된 상기 억세스하려는 논리 대영역 어드레스에 대응하는 오프셋 값을 비교해 제1어드레스 맵핑 테이블과 제2어드레스 맵핑 테이블 중 이용할 어드레스 맵핑 테이블을 결정하는 단계; 및
    상기 결정하는 단계에서 결정된 어드레스 맵핑 테이블의 맵핑 값을 이용해 상기 메모리 장치를 억세스하는 단계
    를 포함하는 메모리 장치의 억세스 방법.
  15. 제 14항에 있어서,
    상기 확인하는 단계에서 확인된 값이 동일한 경우에는, 제2어드레스 맵핑 테이블의 맵핑 값을 이용해 상기 메모리 장치를 억세스하는 단계
    를 더 포함하는 메모리 장치의 억세스 방법.
  16. 제 14항에 있어서,
    상기 결정하는 단계는
    상기 억세스하려는 물리 소영역 어드레스의 값과 상기 오프셋 값을 비교하는 단계;
    상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 값 이하이면, 상기 제2어드레스 맵핑 테이블을 이용할 어드레스 맵핑 테이블로 결정하는 단계; 및
    상기 억세스하려는 물리 소영역 어드레스의 값이 상기 오프셋 값보다 크면, 상기 제1어드레스 맵핑 테이블을 이용할 어드레스 맵핑 테이블로 결정하는 단계를 포함하는
    메모리 장치의 억세스 방법.
  17. 제 14항에 있어서,
    상기 다수의 대영역 각각은 메모리 블록이고, 상기 다수의 소영역 각각은 페이지인
    메모리 장치의 억세스 방법.
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