KR20190095890A - 박막 층 및 박막 층을 갖는 마이크로시스템을 생성하기 위한 방법 - Google Patents

박막 층 및 박막 층을 갖는 마이크로시스템을 생성하기 위한 방법 Download PDF

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Abstract

예시적인 실시예는 박막 층(또는 박막 층을 갖는 마이크로시스템)을 생성하기 위한 방법을 제공한다. 방법은 캐리어 기판을 제공하는 단계를 포함한다. 또한, 방법은 캐리어 기판 상에 층 스택(layer stack)을 제공하는 단계를 포함하며, 여기서 층 스택은 캐리어 층 및 희생 층을 포함하고, 희생 층은 캐리어 층이 노출되는 영역을 포함한다. 또한, 방법은, 캐리어 층에 맞닿게, 캐리어 층이 노출되는 희생 층의 영역에, 그리고 희생 층 상에 박막 층이 놓이도록, 층 스택 상에 박막 층을 제공하는 단계를 포함한다. 또한, 방법은, 적어도 영역적으로 박막 층과 희생 층 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계를 포함한다. 또한, 방법은 캐리어 층으로부터 박막 층을 분리하는 단계를 포함한다.

Description

박막 층 및 박막 층을 갖는 마이크로시스템을 생성하기 위한 방법{METHODS FOR PRODUCING THIN-FILM LAYERS AND MICROSYSTEMS HAVING THIN-FILM LAYERS}
예시적인 실시예는 박막 층을 생성하기 위한 방법에 관한 것이다. 추가의 예시적인 실시예는 박막 층을 갖는 마이크로시스템을 생성하기 위한 방법에 관한 것이다. 일부 예시적인 실시예는 높은/낮은 힘 영역에 의한 박형 장치(thin device)의 무력 디본딩(zero force debonding)을 위한 방법에 관한 것이다.
100㎛ 미만의 두께를 갖는 웨이퍼는 표준 툴을 사용하여 취급될 수 없다. 따라서, 이들 웨이퍼는 캐리어 웨이퍼 상에 장착된다. 박형 웨이퍼를 취급하기 위한 전체 프로세스 체인이 산업계에 의해 개발되었다. 그러나, 매우 얇고 깨지기 쉬운 구조는 표준 박형-웨이퍼 프로세싱 단계에 의해 손상될 수 있다.
예시적인 실시예는 박막 층(또는 박막 층을 갖는 마이크로시스템)을 생성하기 위한 방법을 제공한다. 방법은 캐리어 기판을 제공하는 단계를 포함한다. 또한, 방법은 캐리어 기판 상에 층 스택(layer stack)을 제공하는 단계를 포함하며, 여기서 층 스택은 캐리어 층 및 희생 층을 포함하고, 희생 층은 캐리어 층이 노출되는 영역을 포함한다. 또한, 방법은, 캐리어 층에 맞닿게, 캐리어 층이 노출되는 희생 층의 영역에, 그리고 희생 층 상에 박막 층이 놓이도록, 층 스택 상에 박막 층을 제공하는 단계를 포함한다. 또한, 방법은, 적어도 영역적으로 박막 층과 희생 층 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계를 포함한다. 또한, 방법은 캐리어 층으로부터 박막 층을 분리하는 단계를 포함한다.
예시적인 실시예에서, 박막 층은 100㎛ 미만의 두께(또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛)를 가질 수 있다.
예시적인 실시예에서, 박막 층은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다.
예시적인 실시예에서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
예시적인 실시예에서, 캐리어 층의 노출된 표면적(= 희생 층의 영역에서 노출되는 캐리어 층의 표면적 또는 희생 층에 의해 커버되지 않은 캐리어 층의 표면적)은 예를 들어, 캐리어 층의 전체 표면적의 40% 미만(또는 30 %, 또는 20 %, 또는 15 %, 또는 10 % 또는 5 %)을 점유할 수 있다.
예시적인 실시예에서, 박막 층을 분리하는 단계는 다음 단계들, (1) 박막 층이 적어도 단일면 접착성 이송 캐리어 층에 부착되도록 박막 층 상에 이 접착성 층을 제공하는 단계와, (2) 캐리어 층으로부터 이송 캐리어 층에 부착된 박막 층을 분리하기 위해 이송 캐리어 층을 분리하는 단계를 포함할 수 있다.
예시적인 실시예에서, 이송 캐리어 층은 박막 층을 향하는 측 상에 접착 층을 포함할 수 있다.
예시적인 실시예에서, 이 방법은, 박막 층을 분리하기 전에 박막 층을 구조화하는 단계를 더 포함할 수 있다.
예시적인 실시예에서, 이 방법은 박막 층 상에 적어도 하나의 마이크로시스템을 생성하는 단계를 더 포함할 수 있고, 박막 층을 분리하는 프로세스 동안, 적어도 하나의 마이크로시스템이 박막 층과 함께 분리된다.
예시적인 실시예에서, 박막 층은 적어도 하나의 마이크로시스템의 일부일 수 있다.
예시적인 실시예에서, 층 스택을 제공하는 단계는 다음의 단계들, (1) 캐리어 기판 상에 캐리어 층을 제공하는 단계와, (2) 캐리어 층 상에 희생 층을 제공하는 단계와, (3) 캐리어 층이 노출되는 영역을 획득하기 위해 캐리어 층까지 영역적으로 희생 층을 개방하는 단계를 포함할 수 있다.
예시적인 실시예에서, 캐리어 층이 노출되는 영역은 구멍일 수 있다.
예시적인 실시예에서, 구멍은 7㎛의 직경을 가질 수 있다.
예시적인 실시예에서, 희생 층은 제 2 희생 층일 수 있고, 층 스택을 제공하는 단계는 다음의 단계들, (1) 캐리어 기판 상에 제 1 희생 층을 제공하는 단계 ― 제 1 희생 층은 융기부를 포함함 ― 와, (2) 제 1 희생 층 상에 캐리어 층을 제공하는 단계와, (3) 캐리어 층 상에 제 2 희생 층을 제공하는 단계와, (4) 캐리어 층이 노출되는 영역을 획득하기 위해, 제 1 희생 층의 융기부 상의 캐리어 층까지 제 2 희생 층을 적어도 부분적으로 제거하는 단계를 포함할 수 있다.
예시적인 실시예에서, 융기부는 20㎛ 이하의 직경을 가질 수 있다.
예시적인 실시예에서, 희생 층은 실리콘 산화물, 알루미늄, 티타늄 또는 구리를 포함할 수 있다.
예시적인 실시예에서, 캐리어 층은 질화물 또는 실리콘 질화물을 포함할 수 있다.
추가의 예시적인 실시예는 박막 층을 생성하기 위한 방법을 제공한다. 방법은 캐리어 기판을 제공하는 단계를 포함한다. 또한, 방법은 캐리어 기판 상에 희생 층을 제공하는 단계를 포함한다. 또한, 방법은 희생 층 상에 박막 층을 제공하는 단계를 포함한다. 또한, 방법은 박막 층의 측방향 평면에서, 박막 층의 외부 영역에 의해 적어도 부분적으로 둘러싸이는 박막 층의 내부 영역을 획득하기 위해 박막 층을 구조화하는 단계를 포함하며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층의 측방향 평면에서, 박막 층의 외부 영역으로부터 박막 층의 내부 영역의 방향으로 개구 내로 연장되는 적어도 2개의 웹(web)이 남아있다. 또한, 방법은, 희생 층과 박막 층의 내부 영역 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계를 포함한다. 또한, 방법은 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계를 포함한다.
예시적인 실시예에서, 박막 층은 100㎛ 미만의 두께(또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛)를 가질 수 있다.
예시적인 실시예에서, 박막 층 또는 박막 층의 내부 영역은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다.
예시적인 실시예에서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
예시적인 실시예에서, 박막 층의 내부 영역을 적어도 부분적으로 둘러싸는 박막 층의 외부 영역은 프레임 구조를 형성할 수 있다. 예로서, 프레임 구조는 박막 층의 내부 영역을 완전히 둘러쌀 수 있다. 물론, 프레임 구조는 또한, 예를 들어, 박막 층의 내부 영역의 대향하는 측에서 박막 층의 내부 영역을 부분적으로만 둘러쌀 수 있다.
예시적인 실시예에서, 박막 층을 구조화하는 프로세스 동안, 박막 층의 내부 영역은 박막 층의 측방향 평면에서 자유로워질 수 있고, 박막 층을 구조화한 후에, 캐리어 층이 박막 층 상에 제공(예를 들어, 증착)될 수 있고, 캐리어 구조가 박막 층의 내부 영역을 웹에 연결하도록, 박막 층의 내부 영역 위에서 그리고 적어도 부분적으로 웹 위에서 연장되는 캐리어 구조를 획득하기 위해 구조화될 수 있다.
예로서, 박막 층의 내부 영역은 박막 층의 측방향 평면에서 박막 층의 외부 영역으로부터 완전히 분리될 수 있다. 이에 따라, 박막 층을 구조화하는 프로세스 동안, 박막 층의 내부 영역과 박막 층의 외부 영역 사이에서 박막 층에 개구가 형성될 수 있고, 개구는 박막 층의 내부 영역을 완전히 둘러싼다. 적어도 2개의 웹이 박막 층의 외부 영역에서부터 박막 층의 방향으로 개구 내로 돌출하지만 박막 층의 내부 영역에는 도달하지 않기 때문에(즉, 박막 층의 내부 영역에 연결되지 않음), 박막 층의 내부 영역 상에 적어도 2개의 웹까지 연장되는 캐리어 구조를 제공하여서, 박막 층의 내부 영역이 캐리어 구조에 의해서 적어도 2개의 웹에 연결되게 되고, 예를 들어, 언더커팅(undercutting)에 의해, 박막 층의 내부 영역 아래의 희생 층을 제거한 후에, 박막 층의 내부 영역이 캐리어 구조에 의해 박막 층의 외부 영역의 적어도 2개의 웹에 의해 지지되는 것이 가능하다.
예시적인 실시예에서, 희생 층을 적어도 부분적으로 제거하는 단계 후에, 박막 층의 내부 영역은 캐리어 구조에 의해서 박막 층의 외부 영역의 적어도 2개의 웹에 의해 지지될 수 있다.
예로서, 캐리어 구조는 적어도 2개의 웹 위에서 적어도 부분적으로 연장되어서, 캐리어 구조는 박막 층의 외부 영역의 적어도 2개의 웹 상에 놓일 수 있다.
예시적인 실시예에서, 박막 층을 구조화하는 프로세스 후에, 캐리어 층은 박막 층의 개구의 구역의 희생 층 상에 그리고 박막 층 상에 제공될 수 있다.
예로서, 캐리어 구조는 이에 따라, 박막 층의 내부 영역과 박막 층의 외부 영역 사이에서, 예를 들어, 캐리어 층이 놓여진 웹의 영역들 사이에서 개구 위에서 적어도 부분적으로 연장될 수 있다.
예시적인 실시예에서, 희생 층은 박막 층의 내부 영역과 희생 층 사이의 접촉부를 제거하기 위해 에칭에 의해 박막 층에서부터 적어도 부분적으로 제거될 수 있다.
예로서, 희생 층은 박막 층의 내부 영역 아래의 영역에서 언더커팅될 수 있다. 에칭 프로세스 동안, 박막 층의 내부 영역의 최상부 측은 캐리어 구조에 의해 보호될 수 있어서, 박막 층의 내부 영역과 박막 층의 외부 영역 사이의 개구에서부터 박막 층의 내부 영역이 언더커팅된다.
예시적인 실시예에서, 캐리어 층(또는 캐리어 구조) 및/또는 희생 층은 각각의 경우에, 박막 층보다 높은 에칭율을 가질 수 있다.
예시적인 실시예에서, 박막 층의 내부 영역을 분리하는 프로세스 동안, 캐리어 구조는 박막 층의 내부 영역과 함께 분리될 수 있다.
예시적인 실시예에서, 캐리어 층은 30 ㎛ 초과의 두께(또는 40 ㎛ 또는 50 ㎛, 또는 60 ㎛)를 가질 수 있다. 예로서, 캐리어 층의 두께는 40 ㎛ 내지 100 ㎛의 범위일 수 있다.
예시적인 실시예에서, 캐리어 층은 예를 들어, SU-8 층과 같은 중합체 층일 수 있다.
예시적인 실시예에서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서, 박막 층의 내부 영역을 부분적으로(즉, 완전히는 아님) 자유롭게 하는 적어도 2개의 개구가 박막 층에서 발생할 수 있고, 적어도 2개의 웹이 개구들 사이에서 남아있고 박막 층의 내부 영역을 박막 층의 외부 영역에 연결한다.
예를 들어, 박막 층을 구조화하는 프로세스 동안, 박막 층의 내부 영역은 박막 층의 외부 영역으로부터 부분적으로만 분리될 수 있는데, 즉 박막 층의 내부 영역과 박막 층의 외부 영역 사이에 개구가 발생하더라도, 이들은 박형 웹에 의해 여전히 연결되어서, 예를 들어, 언더커팅에 의해, 박막 층의 내부 영역 아래의 희생 층을 제거한 후에, 박막 층의 내부 영역은 박막 층의 외부 영역의 적어도 2개의 웹에 의해 지지된다.
예시적인 실시예에서, 희생 층을 적어도 부분적으로 제거하는 단계 후에, 박막 층의 내부 영역은 적어도 2개의 웹에 의해 지지될 수 있다.
예시적인 실시예에서, 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 프로세스 동안, 적어도 2개의 웹이 파괴될 수 있다.
예시적인 실시예에서, 적어도 2개의 웹은 각각의 경우마다, 테이퍼링(tapering) 영역을 포함할 수 있다. 적어도 2개의 웹의 테이퍼링 영역은 예를 들어, 박막 층의 내부 영역을 분리하는 프로세스 동안 적어도 2개의 웹이 파괴되는 위치를 정의하는 미리 결정된 파괴 위치일 수 있다.
예시적인 실시예에서, 박막 층을 분리하는 단계는 다음 단계들, (1) 박막 층의 내부 영역(또는 박막 층의 내부 영역 상의 캐리어 구조) 상에 적어도 단일면 접착성 이송 캐리어 층을 제공하는 단계와, (2) 박막 층의 외부 영역으로부터, 이송 캐리어 층에 부착된 박막 층의 내부 영역(또는 이송 캐리어 층에 부착되는 캐리어 구조, 그리고 이에 따라 또한, 박막 층의 내부 영역)을 분리하기 위해 이송 캐리어 층을 분리하는 단계를 포함할 수 있다.
예시적인 실시예에서, 이송 캐리어 층은 박막 층을 향하는 측 상에 접착 층을 포함할 수 있다.
예시적인 실시예에서, 이 방법은 박막 층의 내부 영역 상에 적어도 하나의 마이크로시스템을 생성하는 단계를 포함할 수 있고, 박막 층의 내부 영역을 분리하는 프로세스 동안, 적어도 하나의 마이크로시스템이 박막 층의 내부 영역과 함께 분리된다.
예로서, 마이크로시스템은 캐리어 층을 제공하기 전에 생성될 수 있으며, 여기서 적어도 하나의 마이크로시스템이 생성된 후에, 캐리어 층이 적어도 하나의 마이크로시스템 상에 제공되어서, 마이크로시스템이 캐리어 층에 의해 보호된다.
예시적인 실시예에서, 박막 층의 내부 영역은 적어도 하나의 마이크로시스템의 일부일 수 있다.
예시적인 실시예에서, 희생 층은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 이 방법은 캐리어 기판 상에 점착-방지 구조(anti-sticking structure)를 제공하는 단계를 더 포함할 수 있고, 희생 층은 캐리어 기판 및 점착-방지 구조 상에 제공되고, 박막 층을 구조화하는 프로세스 동안 발생되는 박막 층의 내부 영역은 점착-방지 구조에 인접하게 배열되고, 희생 층을 적어도 부분적으로 제거하는 프로세스 동안, 점착-방지 구조가 적어도 부분적으로 노출되고, 박막 층의 내부 영역을 분리하는 프로세스 동안, 박막 층의 내부 영역은 점착-방지 구조 로부터 들어올려진다.
예시적인 실시예에서, 점착-방지 구조는 캐리어 기판의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부를 포함할 수 있다.
예시적인 실시예에서, 융기부는 2 ㎛ 미만의 폭을 가질 수 있다.
예시적인 실시예에서, 융기부는 하나의 측방향 디멘션으로 연장될 수 있고, 융기부는 동일한 측방향 평면에서 선(line)을 형성한다.
예시적인 실시예에서, 융기부는 2개의 측방향 디멘션으로 연장될 수 있고, 융기부는 동일한 측방향 평면에서 원을 형성한다.
예시적인 실시예에서, 박막 층의 내부 영역은 육각형 개구를 갖는 격자 구조를 포함할 수 있으며, 여기서 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성한다.
예시적인 실시예에서, 이 방법은 박막 층의 외부 영역 상에 또는 그 위에 배열된 층 상에 추가의 점착-방지 구조를 제공하는 단계를 더 포함할 수 있고, 여기서 박막 층을 분리하는 단계는 다음 단계들,
- 박막 층의 내부 영역 및 추가의 점착-방지 구조 상에 적어도 단일면 접착성 이송 캐리어 층을 제공하는 단계와,
- 박막 층의 외부 영역으로부터 이송 캐리어 층에 부착된 박막 층의 내부 영역을 분리하기 위해 이송 캐리어 층을 분리하는 단계를 포함할 수 있다.
예시적인 실시예에서, 이 방법은 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하기 전에 웨이퍼를 제공하는 단계 및 웨이퍼 상에 캐리어 기판을 장착하는 단계를 더 포함할 수 있다.
예시적인 실시예에서, 박막 층의 내부 영역은 픽 앤드 플레이스(pick-and-place) 방법에 의해 박막 층의 외부 영역으로부터 분리될 수 있다.
예로서, 점착-방지 구조는 에칭-프리(etching-free) 프로세스 전에 산화물에 매립될 수 있다. 산화물 에칭 동안, 박막 층(예를 들어, 필터 구조)은 점착-방지 구조와 접촉하게 될 수 있다.
예로서, 점착-방지 구조는 박막 층(예를 들어, 필터 구조)이 떨어질 수 없도록 선으로서 구성될 수 있다.
예로서, 박막 층(예를 들어, 필터 구조)은 점착-방지 구조와 약간만 접촉할 수 있어서, 박막 층의 내부 영역을 분리하는 프로세스 동안, 박막 층의 내부 영역은 점착-방지 구조로부터 들어올려진다.
추가의 예시적인 실시예는 박막 층을 생성하기 위한 방법을 제공한다. 방법은 캐리어 기판을 제공하는 단계를 포함한다. 또한, 방법은 캐리어 기판 상에 점착-방지 구조를 제공하는 단계를 포함한다. 또한, 방법은 점착-방지 구조 및 캐리어 기판 상에 희생 층을 제공하는 단계를 포함한다. 또한, 방법은 희생 층 상에 박막 층을 제공하는 단계를 포함한다. 또한, 방법은, 점착-방지 구조 위에서 수직 방향으로 배열되고 박막 층의 측방향 평면에서, 박막 층의 외부 영역에 의해 적어도 부분적으로 둘러싸이는 박막 층의 내부 영역을 획득하기 위해 박막 층을 구조화하는 단계를 포함하며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층의 측방향 평면에서, 박막 층의 외부 영역으로부터 박막 층의 내부 영역의 방향으로 개구 내로 연장되는 적어도 2개의 웹이 남아있다. 또한, 방법은, 희생 층과 박막 층의 내부 영역 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계를 포함하며, 여기서 희생 층을 적어도 부분적으로 제거하는 프로세스 동안, 점착-방지 구조가 적어도 부분적으로 노출된다.
예시적인 실시예에서, 점착-방지 구조는 박막 층(예를 들어, 필터)이 지지부에 점착되지 않는 것을 보장하는 역할을 하는 반면, 웹은 예를 들어, 테이프로 박막 층(예를 들어, 필터)이 들어올려질 때까지 박막 층을 제 포지션에 유지한다.
예시적인 실시예에서, 점착-방지 구조는 캐리어 기판의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부를 포함할 수 있다.
예시적인 실시예에서, 융기부는 2 ㎛ 미만의 폭을 가질 수 있다.
예시적인 실시예에서, 융기부는 하나의 측방향 디멘션으로 연장될 수 있고, 융기부는 동일한 측방향 평면에서 선(line)을 형성한다.
예시적인 실시예에서, 융기부는 2개의 측방향 디멘션으로 연장될 수 있고, 융기부는 동일한 측방향 평면에서 원을 형성한다.
예시적인 실시예에서, 박막 층의 내부 영역은 육각형 개구를 갖는 격자 구조를 포함할 수 있으며, 여기서 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성한다.
예시적인 실시예에서, 이 방법은, 박막 층의 외부 영역 상에 또는 그 위에 배열된 층 상에 추가의 점착-방지 구조를 제공하는 단계와, 박막 층의 내부 영역 및 추가의 점착-방지 구조 상에 적어도 단일면 접착성 이송 캐리어 층을 제공하는 단계와, 박막 층의 외부 영역으로부터 이송 캐리어 층에 부착된 박막 층의 내부 영역을 분리하기 위해 이송 캐리어 층을 분리하는 단계를 더 포함할 수 있다.
예시적인 실시예에서, 이 방법은 웨이퍼를 제공하고 웨이퍼 상에 캐리어 기판을 장착하는 단계를 더 포함할 수 있다.
예시적인 실시예에서, 이 방법은 예를 들어, 픽 앤드 플레이스 방법에 의해 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 들어올리는 (또는 분리하는) 단계를 더 포함할 수 있다.
본 발명의 예시적인 실시예는 첨부 도면을 참조하여 더 상세히 설명된다.
도 1은 박막 층을 생성하기 위한 방법의 흐름도를 도시한다.
도 2는, 캐리어 기판을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 3은, 캐리어 기판 상에 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 4는, 캐리어 층 상에 구조화된 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 5는, 캐리어 층 상의 구조화된 희생 층 상에 그리고 캐리어 층이 노출되는 희생 층의 영역에 박막 층 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 6은, 박막 층이 주로 캐리어 층에 의해서만 지지(carry)되도록 적어도 영역적으로 박막 층과 희생 층 간의 접촉부(contact)를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 7은, 박막 층이 적어도 단일면 접착성 이송 캐리어 층(at least single-sided-adhesive transfer carrier layer)에 부착되도록, 박막 층 상에 이 이송 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 8은, 캐리어 층으로부터 박막 층을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 9는, 캐리어 기판을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 10은, 캐리어 기판 상에 제 1 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 11은, 제 1 희생 층을 구조화하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 12는, 제 1 희생 층 상에 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 13은, 캐리어 층 상에 제 2 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 14는, 캐리어 층이 노출되는 영역을 획득하기 위해, 제 1 희생 층의 융기부 상의 캐리어 층까지 제 2 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 15는, 캐리어 층 상의 구조화된 희생 층 상에 그리고 캐리어 층이 노출되는 희생 층의 영역에 박막 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 16은, 박막 층이 마이크로시스템의 일부가 되도록 구조화된 박막 층 상에 마이크로시스템을 생성하는 선택적인 단계 후에 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 17은, 박막 층이 주로 캐리어 층에 의해서만 지지되도록 적어도 영역적으로 박막 층과 희생 층 간의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 18은, 박막 층이 적어도 단일면 접착성 이송 캐리어 층에 부착되도록, 박막 층 상에 이 이송 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 19는, 캐리어 층으로부터 박막 층을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 20은 박막 층을 생성하기 위한 방법의 흐름도를 도시한다.
도 21은, 캐리어 기판을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 22는, 캐리어 기판 상에 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 23은, 희생 층 상에 박막 층을 제공하는 단계 후에 그리고 박막 층을 구조화하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 24는, 박막 층의 내부 영역과 희생 층 간의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 25는, 박막 층의 내부 영역이 적어도 단일면 접착성 이송 캐리어 층에 부착되도록, 박막 층 상에 이 이송 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 26은, 박막 층의 외부 영역으로부터 이송 캐리어 층에 부착된 박막 층의 내부 영역을 분리하기 위해 이송 캐리어 층을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 27a는 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
도 27b는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 외부 영역의 개략적인 평면도를 도시한다.
도 27c는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 내부 영역의 개략적인 평면도를 도시한다.
도 28a는 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
도 28b는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 외부 영역의 개략적인 평면도를 도시한다.
도 28c는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 내부 영역의 개략적인 평면도를 도시한다.
도 29a는 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
도 29b는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 외부 영역의 개략적인 평면도를 도시한다.
도 29c는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 내부 영역의 개략적인 평면도를 도시한다.
도 30a는 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
도 30b는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 외부 영역의 개략적인 평면도를 도시한다.
도 30c는 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층의 내부 영역의 개략적인 평면도를 도시한다.
도 31은 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
도 32는 하나의 측방향 디멘션으로 연장되는 융기부를 갖는 점착-방지 구조 및 박막 층의 레코딩(예를 들어, 주사 전자 현미경 레코딩)을 도시한다.
도 33은 캐리어 구조를 제공하는 단계 이전의 박막 층의 현미경 레코딩을 도시한다.
도 34는 박막 층의 개략적인 단면도 및 박막 층의 개략적인 평면도를 도시하며, 여기서 박막 층의 내부 영역은 육각형 개구를 갖는 격자 구조를 가지며, 박막 층의 내부 영역은 박막 층의 외부 영역에 의해 지지된다.
도 35는 박막 층을 생성하기 위한 방법의 흐름도를 도시한다.
도 36은, 캐리어 기판을 제공하고, 캐리어 기판 상에 점착-방지 구조를 제공하고, 점착-방지 구조 및 캐리어 기판 상에 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 37은, 희생 층 상에 박막 층을 제공하는 단계 후에 그리고 박막 층을 구조화하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 38은, 박막 층의 내부 영역과 희생 층 간의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 39는, 박막 층의 내부 영역이 적어도 단일면 접착성 이송 캐리어 층에 부착되도록, 박막 층 상에 이 이송 캐리어 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 40은, 박막 층의 외부 영역으로부터 이송 캐리어 층에 부착된 박막 층의 내부 영역을 분리하기 위해 이송 캐리어 층을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 41은, 캐리어 기판을 제공하고, 캐리어 기판 상에 점착-방지 구조를 제공하고, 점착-방지 구조 및 캐리어 기판 상에 희생 층을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 42는, 희생 층 상에 박막 층을 제공하는 단계 후에 그리고 박막 층을 구조화하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 43은, 박막 층의 내부 영역과 희생 층 간의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 44는, 박막 층의 외부 영역으로부터의 박막 층의 내부 영역을 분리하기 전에 웨이퍼를 제공하고 웨이퍼 상에 캐리어 기판을 장착하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 45는, 픽 앤드 플레이스 방법에 의해 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물의 개략적인 단면도를 도시한다.
도 46은 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다.
본 발명의 예시적인 실시예에 대한 이하의 설명에서, 도면에서, 동일하거나 유사한 작용을 하는 엘리먼트에는 동일한 참조 부호가 제공되고, 따라서 그에 대한 설명은 상호 교환 가능하다.
도 1은 박막 층을 생성하기 위한 방법(100)의 흐름도를 도시한다. 방법(100)은 캐리어 기판을 제공하는 단계(102)를 포함한다. 또한, 방법(100)은 캐리어 기판 상에 층 스택(layer stack)을 제공하는 단계(104)를 포함하며, 여기서 층 스택은 캐리어 층 및 희생 층을 포함하고, 희생 층은 캐리어 층이 노출되는 영역을 포함한다. 또한, 방법(100)은, 캐리어 층에 맞닿게, 캐리어 층이 노출되는 희생 층의 영역에, 그리고 희생 층 상에 박막 층이 놓이도록, 층 스택 상에 박막 층을 제공하는 단계(106)를 포함한다. 또한, 방법(100)은, 적어도 영역적으로 박막 층과 희생 층 사이의 접촉부(contact)를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계(108)를 포함한다. 또한, 방법(100)은 캐리어 층으로부터 박막 층을 분리하는 단계(110)를 포함한다.
방법(100)의 예시적인 실시예는, 다양한 방법 단계 후에 박막 층의 생성의 중간 생성물의 개략적인 단면도를 도시하는 도 2 내지 도 19를 참조하여 아래에서 상세히 설명된다. 상세하게, 제 1 예시적인 실시예가 도 2 내지 도 8을 참조하여 설명되고, 제 2 예시적인 실시예가 도 9 내지 도 19를 참조하여 설명되며, 여기서 2개의 예시적인 실시예는 특히, 캐리어 층 및 희생 층을 포함하는 층 스택의 생성 면에서 상이하다.
도 2는, 캐리어 기판(120)을 제공하는 단계(102) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예를 들어, 캐리어 기판(120)은 예를 들어, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판 또는 반도체 웨이퍼일 수 있다.
도 2 및 도 3을 참조하면, 캐리어 층 및 희생 층을 포함하는 층 스택을 제공하는 것(104)에 관한 보다 상세한 설명이 아래에 주어진다.
도 3은, 캐리어 기판(120) 상에 캐리어 층(122)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 캐리어 층(122)은 예를 들어, 캐리어 기판 상에 증착될 수 있다. 캐리어 층(122)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 4는, 캐리어 층(122) 상에 구조화된 희생 층(124)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 희생 층(124)은 예를 들어, 캐리어 층(122) 상에 증착될 수 있고 예를 들어, 캐리어 층(122)이 노출되는 희생 층(124)의 영역(126)을 획득하기 위해 포토리소그래피 방법 및 후속 에칭에 의해 후속적으로 구조화될 수 있다. 캐리어 층(122)이 영역(126)에서만 노출된다는 사실로 인해, 예를 들어, 캐리어 층(122)의 40 % 미만(또는 30 %, 또는 20 %, 또는 15 %, 또는 10 % 또는 5 %)이 노출될 수 있는데, 즉 희생 층(124)에 의해 커버되지 않을 수 있다.
도 4의 예를 통해 인식될 수 있는 바와 같이, 캐리어 층(122)이 노출되는 희생 층(124)의 영역(126)은 예를 들어, 구멍 또는 트렌치일 수 있다.
예로서, 희생 층(124)은 실리콘 산화물 층, 알루미늄 층, 티타늄 층 또는 구리 층일 수 있다.
도 5는, 캐리어 층(122) 상의 구조화된 희생 층(124) 상에 그리고 캐리어 층(122)이 노출되는 희생 층(124)의 영역(126)에 박막 층(128)을 제공하는 단계(106) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 박막 층(128)은 예를 들어, 구조화된 희생 층(124) 및 캐리어 층(122)의 노출된 영역 상에 증착될 수 있다. 박막 층(128)은 100㎛ 또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛ 미만의 두께를 가질 수 있다.
도 5에서 인식될 수 있는 바와 같이, 박막 층(128)은 구조화된 박막 층(128)을 획득하기 위해 선택적으로 구조화될 수 있다. 박막 층(128)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
예로서, 박막 층(128)은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다. 마이크로시스템은 예를 들어, 박막 층(128) 상에 생성되어서(도 16 참조), 박막 층(128)이 마이크로시스템의 일부가 될 수 있다.
예로서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
도 6은, 박막 층(128)이 주로 캐리어 층(122)에 의해서만 지지(carry)되도록 적어도 영역적으로 박막 층(128)과 희생 층(124) 간의 접촉부(contact)를 제거하기 위해 박막 층(128)에서부터(=기판 깊이 방향) 희생 층(124)을 적어도 부분적으로 제거하는 단계(108) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 박막 층이 여전히 캐리어 층(122)과 접촉하고 있지만, 박막 층(128)과 희생 층(124) 사이의 접촉부는 박막 층(128)에서부터 희생 층(124)을 부분적으로 제거함으로써 대부분 이와 같이 제거되었다.
도 6에서 인식될 수 있는 바와 같이, 박막 층(128)은 이에 따라, 캐리어 층(122)에 의해서만(즉, 우선적으로 또는 주로) 지지된다.
예로서, 희생 층(124)은 HF 에칭(HF = hydrofluoric acid)에 의해, 적어도 영역적으로, 박막 층(128)에서부터 제거될 수 있다.
도 7은, 박막 층(128)이 적어도 단일면 접착성 이송 캐리어 층(130)에 부착되도록, 박막 층(128) 상에 이 이송 캐리어 층(130)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예로서, 이송 캐리어 층(130)은 박막 층(128)을 향하는 측에 접착제 또는 접착 층을 포함할 수 있다. 예로서, 이송 캐리어 층(130)은 접착 테이프일 수 있다.
도 8은, 캐리어 층(122)으로부터 박막 층(128)을 분리하는 단계(110) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 도 8에서 인식될 수 있는 바와 같이, 캐리어 층(122)으로부터 이송 캐리어 층(130)에 부착된 박막 층(128)을 분리하기 위해 이송 캐리어 층(130)이 분리될 수 있다.
도 2 내지 도 8은, 캐리어 웨이퍼로부터 멤브레인의 무력 릴리스(zero force release)와 더불어, 캐리어 웨이퍼 상에 폴리이미드 장치 멤브레인을 제조하는 방법의 제 1 예시적인 실시예를 도시한다. 이 경우에, 폴리이미드 장치는 산화물 층으로 실리콘 웨이퍼 상에서 프로세싱된다. 구멍은 산화물 층 내에 프로세싱된다. 구멍 내로 유동하는 폴리이미드는 릴리스 프로세스 후에 홀딩 영역으로서 역할을 한다. 상기 구멍의 바닥은 실리콘 질화물로 커버된다. 매우 깨지기 쉬운 장치를 릴리스하기 위해, HF에서 산화물을 에칭하는 것이 가능하다. 폴리이미드 재료의 응력/장력으로 인해, HF는 폴리이미드-실리콘 산화물 표면을 따라 매우 신속하게 에칭되고, 실리콘 질화물 표면 상에 안착된 홀딩 핀과 함께 캐리어로부터 장치를 릴리스한다. 이 프로세스 후에, 장치는 단지 홀딩 표면 만에 의해 캐리어 웨이퍼에 고정된다. 그, 후, 장치가 접착 테이프에 부착되는 방식으로, 접착 테이프를 갖는 프레임이 웨이퍼에 부착될 수 있다. 프레임을 들어올림으로써, 홀딩 표면이 떼어지고 모든 장치가 웨이퍼에서 릴리스된다.
제 1 예시적인 실시예에서, 연장부 또는 홀딩 구조를 그의 에지 구역에서, 즉 컴포넌트의 민감한 구조 외부에서 컴포넌트에 제공하는 것이 가능하다.
제 1 예시적인 실시예에서, 에칭은 컴포넌트와 희생 재료 사이의 계면을 따라 수행될 수 있고; 희생 재료는 예를 들어, 컴포넌트와 희생 재료 사이의 계면을 릴리스하기 위해 부분적으로만 제거(부분 에칭)되어서, 컴포넌트가 그 후 캐리어 웨이퍼로부터 제거될 수 있다. 이 경우에, 실질적으로 미리 결정된 포지션에서 연장부의 타겟팅된 "파괴(breaking)"를 달성하는 것이 가능하다.
도 9 내지 도 19를 참조하여, 특히 캐리어 층 및 희생 층을 포함하는 층 스택의 생성 면에서 제 1 예시적인 실시예와 상이한, 본 방법의 제 2 예시적인 실시예의 설명이 아래에 주어진다.
도 9는, 캐리어 기판(120)을 제공하는 단계(102) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예를 들어, 캐리어 기판(120)은 예를 들어, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판 또는 반도체 웨이퍼일 수 있다.
도 10 내지 도 14를 참조하면, 캐리어 층 및 제 1 희생 층 및 제 2 희생 층을 포함하는 층 스택을 제공하는 것(104)에 관한 보다 상세한 설명이 아래에 주어진다.
도 10은, 캐리어 기판(120) 상에 제 1 희생 층(123)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 제 1 희생 층(123)은 예를 들어, 캐리어 기판 상에 증착될 수 있다. 제 1 희생 층(123)은 예를 들어, 실리콘 산화물 층, 알루미늄 층, 티타늄 층 또는 구리 층일 수 있다.
도 11은, 제 1 희생 층(123)을 구조화하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 제 1 희생 층(123)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
도 11에서 인식될 바와 같이, 제 1 희생 층(123)은 융기부(127)를 포함할 수 있다. 예로서, 융기부(127)는 (이전에) 증착된 제 1 희생 층(123)의 총 표면적의 40 % 미만(또는 30 %, 또는 20 %, 또는 15 %, 또는 10 %, 또는 5 %)의 표면적(캐리어 기판(120)의 표면(125)과 평행함)을 가질 수 있다.
도 12는, 제 1 희생 층(123) 상에 캐리어 층(122)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 캐리어 층(122)은 예를 들어, 제 1 희생 층 상에(그리고 캐리어 기판(120) 상에) 증착될 수 있다. 캐리어 층(122)은 예를 들어, 질화물 또는 실리콘 질화물을 포함할 수 있다.
도 12에서 인식될 수 있는 바와 같이, 캐리어 층(122)은 제 1 희생 층(123)의 융기부(127) 상에 그리고 캐리어 기판(120) 상에 도포될 수 있다.
도 13은, 캐리어 층(122) 상에 제 2 희생 층(124)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 제 2 희생 층(124)은 예를 들어, 캐리어 층(122) 상에 증착될 수 있다. 예로서, 제 2 희생 층(124)은 실리콘 산화물 층, 알루미늄 층, 티타늄 층 또는 구리 층일 수 있다.
도 14는, 캐리어 층(122)이 노출되는 영역(126)을 획득하기 위해, 제 1 희생 층(123)의 융기부(127) 상의 캐리어 층(122)까지 제 2 희생 층(124)을 적어도 부분적으로 제거하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 제 2 희생 층(124)은 예를 들어, 캐리어 층(122)이 노출되는 영역(126)을 획득하기 위해 예를 들어, 화학 기계적 연마와 같은 평탄화 방법에 의해 제 1 희생 층(123)의 융기부(127) 상의 캐리어 층(122)까지 제거될 수 있다. 캐리어 층(122)이 영역(126)에서만 노출된다는 사실로 인해, 예를 들어, 캐리어 층(122)의 40 % 미만(또는 30 %, 또는 20 %, 또는 15 %, 또는 10 % 또는 5 %)이 노출될 수 있는데, 즉 희생 층(124)에 의해 커버되지 않을 수 있다.
도 15는, 캐리어 층(122) 상의 구조화된 희생 층(124) 상에 그리고 캐리어 층(122)이 노출되는 희생 층(124)의 영역(126)에 박막 층(128)을 제공하는 단계(106) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 박막 층(128)은 예를 들어, 구조화된 희생 층(124) 및 캐리어 층(122)의 노출된 영역 상에 증착될 수 있다. 박막 층(128)은 100㎛ 또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛ 미만의 두께를 가질 수 있다.
도 15에서 인식될 수 있는 바와 같이, 박막 층(128)은 구조화된 박막 층(128)을 획득하기 위해 선택적으로 구조화될 수 있다. 박막 층(128)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
예로서, 박막 층(128)은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다. 마이크로시스템은 도 16에서 인식될 수 있는 바와 같이, 예를 들어, 박막 층(128) 상에 생성되어서, 박막 층(128)이 마이크로시스템의 일부가 될 수 있다.
도 16은, 박막 층이 마이크로시스템(140)의 일부가 되도록 구조화된 박막 층(128) 상에 마이크로시스템(140)을 생성하는 선택적인 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
예로서, Si 웨이퍼(예를 들어, 100 ㎛ 두께)가 최상부 측의 중합체 재료 상에 도포(웨이퍼 본딩)될 수 있으며, 그 다음에 실리콘 재료가 프로세싱되고 디본딩된다.
예로서, 도 16에서 인식될 수 있는 바와 같이, 프로세싱된 실리콘 MEMS 엘리먼트(140)는 박막 층(128)(본드 층, 예를 들어, SU-8 중합체) 위에 배열될 수 있다. 연관된 본드 층 영역을 갖는 MEMS 컴포넌트(140)는 그 후, 캐리어 웨이퍼로부터 디본딩되어 애플리케이션에 통합될 수 있다.
도 17은, 박막 층(128)이 주로 캐리어 층(122)에 의해서만 지지되도록 적어도 영역적으로 박막 층(128)과 제 2 희생 층(124) 간의 접촉부를 제거하기 위해 박막 층(128)에서부터(=기판 깊이 방향) 제 2 희생 층(124)을 적어도 부분적으로 제거하는 단계(108) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 박막 층이 여전히 캐리어 층(122)과 접촉하고 있지만, 박막 층(128)과 희생 층(124) 사이의 접촉부는 박막 층(128)에서부터 제 2 희생 층(124)을 부분적으로 제거함으로써 대부분 이와 같이 제거되었다.
도 17에서 인식될 수 있는 바와 같이, 박막 층(128)은 이에 따라, 캐리어 층(122)에 의해서만(즉, 우선적으로 또는 주로) 지지된다.
예로서, 제 2 희생 층(124)은 HF 에칭(HF = hydrofluoric acid)에 의해 적어도 영역적으로 박막 층(128)에서부터 제거될 수 있다.
도 18은, 박막 층(128)이 적어도 단일면 접착성 이송 캐리어 층(130)에 부착되도록, 박막 층(128) 상에 이 이송 캐리어 층(130)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예로서, 이송 캐리어 층(130)은 박막 층(128)을 향하는 측에 접착제 또는 접착 층을 포함할 수 있다. 예로서, 이송 캐리어 층(130)은 접착 테이프일 수 있다.
마이크로시스템(140)이 박막 층(128) 상에 생성되는 경우(도 16 참조), 이송 캐리어 층(130)이 물론, 마이크로시스템(140) 상에 제공되어서, 이송 캐리어 층(130)이 마이크로시스템(140)에 부착될 수 있다.
도 19는, 캐리어 층(122)으로부터 박막 층(128)을 분리하는 단계(110) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 도 19에서 인식될 수 있는 바와 같이, 캐리어 층(122)으로부터 이송 캐리어 층(130)에 부착된 박막 층(128)을 분리하기 위해 이송 캐리어 층(130)이 분리될 수 있다.
마이크로시스템(140)이 박막 층(128) 상에 생성되는 경우(도 16 참조), 마이크로시스템(140)은 물론, 예를 들어, 이송 캐리어 층(130)에 의해 박막 층과 함께 분리될 수 있다.
제 2 예시적인 실시예에서, 프레임 영역 내의 포지션의, 즉 활성 또는 민감한 영역 외부의 컴포넌트, 예를 들어, 기계적 스크린 엘리먼트 또는 필터 구조 또는 다른 MEMS 엘리먼트 사이에 연결 구조를 배열하는 것이 가능하다. 이 절차의 목적은, 컴포넌트를 생성할 때 그리고 캐리어 웨이퍼로부터 이를 디본딩할 때 또는 최종 애플리케이션에 이를 적용할 때 민감한 구조, 예를 들어, 필터 엘리먼트, MEMS 구조가 가능한 최저의 기계적 부하를 받게 하기 위한 것이다.
제 2 예시적인 실시예에서, 컴포넌트를 갖는 예시적인 실시예를 위해 캐리어 웨이퍼(예를 들어, 실리콘 기판) 상에 연결 연장부를 제공하는 것이 가능하다.
예시적인 실시예에서, 희생 층이 캐리어 웨이퍼 상에 증착될 수 있다. 상기 희생 층 상에서, 화학적 처리에 의해, 예를 들어, HF에 의한 언더커팅(undercutting)에 의해, 접착력이 높게 유지되는 영역 및 접착력이 0으로 감소될 수 있는 다른 영역을 정의하는 것이 가능하다. 화학적 처리 후에, 장치는 높은 힘 영역에 의해서만 캐리어 웨이퍼에 부착될 수 있다. 접착 테이프가 장치에 부착될 수 있다. 장치는 캐리어 웨이퍼로부터 떼어질 수 있다. 높은 힘 영역은 예를 들어, 계면으로부터 떼어질 수 있다.
예시적인 실시예에서, 실질적으로 어떠한 생성 단계(프로세스)도 개방 구조(예를 들어, 필터 구조, MEMS 엘리먼트 등)에서 수행되지 않는다. 캐리어 웨이퍼로부터의 민감한 구조의 디본딩 동안 민감한 엘리먼트에 부정적인 영향을 미칠 수 있는, 실질적으로 어떠한 화학 물질(예를 들어, 물)도 필요하지 않고 디본딩 동안 어떠한 기계적 힘이 필요하지 않다. 노출(희생 재료 층의 릴리스 또는 제거) 동안 습식-화학적 프로세스만이 일어나지만, 컴포넌트의 민감한 영역에 작용하는 기계적 힘은 발생하지 않는다.
예시적인 실시예에서, 높은 힘 영역/낮은 힘 영역에 대해 아래의 재료 조합이 사용될 수 있으며, 여기서 릴리스 계면 및 릴리스 화학 물질은 변동될 수 있다.
(1) 희생 층 : 실리콘 산화물
높은 힘 영역 : 실리콘 질화물
낮은 힘 영역 : 실리콘 산화물
릴리스 계면 : 폴리이미드-실리콘 산화물
릴리스 화학 물질 : HF
(2) 희생 층 : Al
높은 힘 영역 : 실리콘 질화물
낮은 힘 영역 : Al
릴리스 계면 : 폴리이미드-Al
릴리스 화학 물질 : HF
(3) 희생 층 : 티타늄
높은 힘 영역 : 실리콘 질화물
낮은 힘 영역 : 티타늄
릴리스 계면 : 폴리이미드-티타늄
릴리스 화학 물질 : HF
(4) 희생 층 : 구리
높은 힘 영역 : 실리콘 질화물
낮은 힘 영역 : 구리
릴리스 계면 : 실리콘 질화물-구리
릴리스 화학 물질 : EKC265, 추가의 구리 에칭
박막 층을 생성하기 위한 추가의 방법이 아래에 설명된다.
도 20은 박막 층을 생성하기 위한 방법(200)의 흐름도를 도시한다. 방법(200)은 캐리어 기판을 제공하는 단계(202)를 포함한다. 또한, 방법(200)은 캐리어 기판 상에 희생 층을 제공하는 단계(204)를 포함한다. 또한, 방법(200)은 희생 층 상에 박막 층을 제공하는 단계(206)를 포함한다. 또한, 방법(200)은 박막 층의 측방향 평면에서, 박막 층의 외부 영역에 의해 적어도 부분적으로 둘러싸이는 박막 층의 내부 영역을 획득하기 위해 박막 층을 구조화하는 단계(208)를 포함하며, 여기서 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층의 측방향 평면에서, 박막 층의 외부 영역으로부터 박막 층의 내부 영역의 방향으로 개구 내로 연장되는 적어도 2개의 웹이 남아있다. 또한, 방법(200)은, 희생 층과 박막 층의 내부 영역 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계(210)를 포함한다. 또한, 방법(200)은 박막 층의 외부 영역으로부터 박막 층의 내부 영역을 분리하는 단계(212)를 포함한다.
방법(200)의 예시적인 실시예는, 다양한 방법 단계 후에 박막 층의 생성의 중간 생성물의 개략적인 단면도를 도시하는 도 21 내지 도 26을 참조하여 아래에서 상세히 설명된다.
도 21은, 캐리어 기판(120)을 제공하는 단계(202) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예를 들어, 캐리어 기판(120)은 예를 들어, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판 또는 반도체 웨이퍼일 수 있다.
도 22는, 캐리어 기판(120) 상에 희생 층(124)을 제공하는 단계(204) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 희생 층(124)은 예를 들어, 실리콘 산화물 층일 수 있다.
도 23은, 희생 층(124) 상에 박막 층(128)을 제공하는 단계(206) 후에 그리고 박막 층(128)을 구조화하는 단계(208) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 23에 표시된 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 적어도 부분적으로 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역(160)을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 여기서, 박막 층을 구조화하는 프로세스 동안, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)의 방향으로 개구 내로 연장되는 적어도 2개의 웹(164)이 남아있게 된다.
박막 층(128)은 예를 들어, 희생 층(124) 상에 증착될 수 있다. 박막 층(128)은 100㎛ 미만(또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛)의 두께를 가질 수 있다.
박막 층(128)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
예로서, 박막 층(128)은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다. 마이크로시스템은 예를 들어, 박막 층(128) 상에 생성되어서, 박막 층(128)이 마이크로시스템의 일부가 될 수 있다.
예로서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
도 24는, 박막 층(128)의 내부 영역(160)과 희생 층(124) 간의 접촉부를 제거하기 위해 박막 층(128)에서부터(=기판 깊이 방향) 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 13에서 인식될 수 있는 바와 같이, 박막 층(128)의 내부 영역(160) 아래의 희생 층을 적어도 부분적으로 제거한 후에, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해서만 지지된다.
예로서, HF 에칭(HF = hydrofluoric acid)에 의해 박막 층(128)에서부터 희생 층(124)이 적어도 부분적으로 제거될 수 있다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212)는 도 25 및 도 26을 참조하여 아래에서 더 상세히 설명된다.
도 25는, 박막 층(128)의 내부 영역(160)이 적어도 단일면 접착성 이송 캐리어 층(130)에 부착되도록, 박막 층(128) 상에 이 이송 캐리어 층(130)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예로서, 이송 캐리어 층(130)은 박막 층(128)을 향하는 측에 접착제 또는 접착 층을 포함할 수 있다. 예로서, 이송 캐리어 층(130)은 접착 테이프일 수 있다.
도 26은, 박막 층(128)의 외부 영역(162)으로부터 이송 캐리어 층(130)에 부착된 박막 층(128)의 내부 영역(160)을 분리하기 위해 이송 캐리어 층(130)을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)이 파괴될 수 있다.
박막 층을 구조화하는 단계(208)는 도 27 내지 도 30을 참조하여 아래에서 더 상세히 설명된다. 또한, 방법(200)의 추가의 선택적인 단계가 설명되고, 수평 홀딩 구조의 상이한 구성(설계)이 도 27 및 도 30에 도시된다.
도 27a는 박막 층(128)을 구조화하는 단계(208) 후의 박막 층(128)의 개략적인 평면도를 도시한다. 도 27a에서 인식될 수 있는 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층(128)을 구조화하는 프로세스 동안, 측방향 평면에서, 박막 층(128)의 내부 영역(160)을 부분적으로(즉, 완전히는 아님) 자유롭게 하는 적어도 2개의 개구(166)가 박막 층(128)에서 발생할 수 있고, 박막 층(128)을 구조화하는 프로세스 동안, 박막 층(128)의 내부 영역(160)을 박막 층(128)의 외부 영역(162)에 연결하는 적어도 2개의 웹(164)이 개구(166) 사이에 남아있다.
예를 들어, 박막 층(128)을 구조화하는 프로세스 동안, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)으로부터 부분적으로만 분리될 수 있는데, 즉 박막 층(128)의 내부 영역(160)과 박막 층(128)의 외부 영역(162) 사이에 개구(166)가 발생하더라도, 이들은 (박형) 웹(164)에 의해 여전히 연결되어서, 예를 들어, 언더커팅에 의해, 적어도 박막 층(128)의 내부 영역(160) 아래의 희생 층(124) 및 적어도 부분적으로 2개의 웹(164) 아래의 희생 층(124)을 제거한 후에, 박막 층의 내부 영역(160)은 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해 지지된다.
박막 층(128)의 외부 영역(162)은 예를 들어, 박막 층(128)의 내부 영역(160)을 둘러싸는 프레임 또는 프레임 구조(162)를 형성할 수 있다. 도 27a에서, 프레임 구조(162)가 박막 층(128)의 내부 영역(160)을 완전히 둘러싸지만, 예를 들어, 박막 층(128)의 내부 영역(160)의 대향하는 측들에서 프레임 구조(162)가 박막 층(128)의 내부 영역(160)을 부분적으로만 둘러싸는 것이 동일하게 가능하다.
예를 들어, 박막 층(128)의 내부 영역(160)은 예를 들어, 마이크로시스템(MEMS)에 대한 멤브레인 또는 필터일 수 있다. 예로서, 마이크로시스템은 박막 층(128)의 내부 영역(160) 상에 생성될 수 있으며, 여기서 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 마이크로시스템은 박막 층의 내부 영역(160)과 함께 분리될 수 있다.
도 27b는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 외부 영역(162)의 개략적인 평면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 웹(164)이 파괴될 수 있다.
도 27c는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 내부 영역(160)의 개략적인 평면도를 도시한다.
도 28a는 박막 층(128)을 구조화하는 단계(208) 후의 박막 층(128)의 개략적인 평면도를 도시한다. 도 28a에서 인식될 수 있는 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층(128)을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층(128)의 내부 영역(160)을 자유롭게 하는 적어도 하나의 개구(166)가 박막 층(128)에서 발생하고, 박막 층(128)을 구조화하는 프로세스 동안, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)의 방향으로 개구(166) 내로 연장되는 적어도 2개의 웹(164)이 남아있다.
도 28a에서 인식될 수 있는 바와 같이, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)으로부터 완전히 자유로울 수 있는데, 즉 박막 층(128)을 구조화한 후에, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)으로부터 완전히 분리되고, 또한, (초기에) 박막 층(128)의 내부 영역(160)의 방향으로 개구(166) 내로 연장되는 적어도 2개의 웹(164)을 통해 박막 층(128)의 외부 영역(162)에 연결되지 않을 수 있다.
박막 층(128)을 구조화한 후에, 캐리어 층이 박막 층(128) 상에 제공(예를 들어, 증착)될 수 있고, 캐리어 구조(170)가 박막 층(128)의 내부 영역(160)을 웹(164)에 연결되도록, 박막 층(128)의 내부 영역(160) 위에서 그리고 적어도 부분적으로 웹(164) 위에서 연장되는 캐리어 구조(170)를 획득하도록 구조화될 수 있다.
예로서, 박막 층(128)을 구조화한 후에, 박막 층(128)의 개구(166)의 구역의 희생 층(124) 상에 그리고 박막 층(128) 상에 캐리어 층이 제공(증착)될 수 있다.
캐리어 층은 30 ㎛ 초과(또는 40 ㎛ 또는 50 ㎛)의 두께를 가질 수 있다. 예로서, 캐리어 층의 두께는 40 ㎛ 내지 100 ㎛의 범위일 수 있다. 캐리어 층은 예를 들어, SU-8 층과 같은 중합체 층일 수 있다.
캐리어 층을 구조화한 후에, 캐리어 구조는 이에 따라, 박막 층(128)의 내부 영역(160)과 박막 층(128)의 외부 영역(162) 사이에서, 예를 들어, 적어도 2개의 웹(164)의 영역들 사이에서 개구(166) 위에서 적어도 부분적으로 연장될 수 있다.
예로서, 도 28a에서 인식될 수 있는 바와 같이, 캐리어 층은, 결과적인 캐리어 구조(또는 구조화된 캐리어 층)가 박막 층(128)의 내부 영역(160)을 커버하고, 적어도 2개의 웹(164)까지 연장되도록, 박막 층(128)의 내부 영역(160)이 캐리어 구조(170)를 통해 적어도 2개의 웹(164)에 연결되도록, 그리고 예를 들어, 언더커팅에 의해, 박막 층(128)의 내부 영역(160) 아래의 그리고 적어도 부분적으로 2개의 웹(164) 아래의 희생 층(124)을 제거한 후에, 박막 층(128)의 내부 영역(160)이 캐리어 구조(170)에 의해서 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해 지지되도록 구조화될 수 있다.
희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에, 박막 층(128)의 내부 영역(160)은 이에 따라 캐리어 구조(170)에 의해서 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해 지지될 수 있다. 도 28a에서 인식될 수 있는 바와 같이, 캐리어 구조(170)는 적어도 2개의 웹(164) 위에서 적어도 부분적으로 연장되어서, 캐리어 구조(170)는 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164) 상에 놓일 수 있다.
예로서, 희생 층(124)은 박막 층(128)의 내부 영역(160)과 희생 층(124) 사이의 접촉부를 제거하기 위해 에칭에 의해 박막 층(128)에서부터 적어도 부분적으로 제거될 수 있다. 예로서, 희생 층(124)은 박막 층(128)의 내부 영역(160) 아래의 영역에서 언더커팅될 수 있는 반면, 박막 층의 내부 영역(160)의 최상부 측은 에칭 동안 캐리어 구조(170)에 의해 보호되어서, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 내부 영역(160)과 박막 층(128)의 외부 영역(162) 사이의 개구(166)에서부터 언더커팅된다. 여기서, 캐리어 층(또는 캐리어 구조(170)) 및/또는 희생 층(124)은 각각의 경우에, 박막 층(128)보다 높은 에칭율을 가질 수 있다.
박막 층(128)의 내부 영역(160)을 분리하는 단계(110) 동안, 캐리어 구조(170)는 박막 층(128)의 내부 영역(160)과 함께 분리될 수 있다.
박막 층(128)의 외부 영역(162)은 예를 들어, 박막 층(128)의 내부 영역(160)을 둘러싸는 프레임 또는 프레임 구조(162)를 형성할 수 있다. 도 28a에서, 프레임 구조(162)가 박막 층(128)의 내부 영역(160)을 완전히 둘러싸지만, 예를 들어, 박막 층(128)의 내부 영역(160)의 대향하는 측들에서 프레임 구조(162)가 박막 층(128)의 내부 영역(160)을 부분적으로만 둘러싸는 것이 동일하게 가능하다.
예를 들어, 박막 층(128)의 내부 영역(160)은 예를 들어, 마이크로시스템(MEMS)에 대한 멤브레인 또는 필터일 수 있다. 예로서, 마이크로시스템은 캐리어 층을 제공하기 이전에 박막 층(128)의 내부 영역(160) 상에 생성될 수 있으며, 여기서 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 마이크로시스템은 캐리어 구조(170) 및 박막 층의 내부 영역(160)과 함께 분리될 수 있다.
도 28b는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 외부 영역(162)의 개략적인 평면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 웹(164)이 파괴될 수 있다.
도 28c는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 내부 영역(160)의 개략적인 평면도를 도시한다.
즉, 도 28a는 릴리스 이전의 장치를 도시하는 반면, 도 28b는 릴리스 후의 프레임(162)을 도시하고 도 28c는 릴리스 후의 장치를 도시한다. 도 28a 내지 도 28c에서 인식될 수 있는 바와 같이, 홀딩 구조(164)는 장치의 릴리스 동안 떼어진다. 홀딩 구조(164)의 부분이 장치에 남아있다.
도 29a는 박막 층(128)을 구조화하는 단계(208) 및 캐리어 구조(170)를 제공하는 단계 후의 박막 층(128)의 개략적인 평면도를 도시한다. 도 28a와 대조적으로, 박막 층(128)은 적어도 2개의 웹(164)이 각각 중심에서 테이퍼링 영역(165)을 갖도록 구조화될 수 있다. 적어도 2개의 웹(164)의 테이퍼링 영역(165)은 예를 들어, 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안 적어도 2개의 웹(164)이 파괴되는 위치를 정의하는 미리 결정된 파괴 위치(165)일 수 있다.
도 29b는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후에 박막 층(128)의 외부 영역(162)의 개략적인 평면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 웹(164)은 미리 결정된 파괴 위치(165)에서 파괴될 수 있다.
도 29c는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 내부 영역(160)의 개략적인 평면도를 도시한다.
즉, 도 29a는 릴리스 이전의 장치를 도시하는 반면, 도 29b는 릴리스 후의 프레임(162)을 도시하고 도 29c는 릴리스 후의 장치를 도시한다. 도 29a 내지 도 29c에서 인식될 수 있는 바와 같이, 홀딩 구조(164)는 이중 테이퍼(double taper)를 갖는데, 즉 홀딩 구조(164)가 양 측으로부터의 테이퍼를 갖는다. 이 경우, 홀딩 구조(164)는 가장 얇은 위치에서 파괴된다.
도 30a는 박막 층(128)을 구조화하는 단계(208) 및 캐리어 구조(170)를 제공하는 단계 후의 박막 층(128)의 개략적인 평면도를 도시한다. 도 28a와 대조적으로, 박막 층(128)은 적어도 2개의 웹(164)이 각각 단부에 테이퍼링 영역(165)을 갖도록 구조화될 수 있다. 적어도 2개의 웹(164)의 테이퍼링 영역(165)은 예를 들어, 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안 적어도 2개의 웹(164)이 파괴되는 위치를 정의하는 미리 결정된 파괴 위치(165)일 수 있다.
도 30b는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후에 박막 층(128)의 외부 영역(162)의 개략적인 평면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 웹(164)은 미리 결정된 파괴 위치(165)에서 파괴될 수 있다.
도 30c는 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212) 후의 박막 층(128)의 내부 영역(160)의 개략적인 평면도를 도시한다.
즉, 도 30a는 릴리스 이전의 장치를 도시하는 반면, 도 30b는 릴리스 후의 프레임(162)을 도시하고 도 30c는 릴리스 후의 장치를 도시한다. 도 30a 내지 도 30c에서 인식될 수 있는 바와 같이, 홀딩 구조(164)는 단일 테이퍼를 갖는데, 즉 홀딩 구조(164)는 각각의 경우에, 장치의 방향으로 더 좁아지는 테이퍼를 갖는다. 상기 테이퍼로 인해, 홀딩 구조(164)는 장치의 릴리스 동안 장치로부터 디본딩될 수 있다.
예시적인 실시예서, 높은 힘 영역/낮은 힘 영역에 대해 아래의 재료 조합이 사용될 수 있으며, 여기서 릴리스 계면 및 릴리스 화학 물질은 변동될 수 있다.
(1) 희생 층 : 실리콘 산화물
커프(kerf)의 홀딩 구조 : 폴리이미드 또는 PBO
장치 프레임(캐리어 구조) : SU-8
릴리스 계면 : 폴리이미드-실리콘 산화물
릴리스 화학 물질 : HF
폴리이미드/SU-8의 재료 조합은 이 방법에 매우 적합하다. 폴리이미드는 MEMS 장치의 커프와 격자(lattice)에 구조를 유지하는 데 사용된다. 산화물 에칭 동안, 폴리이미드는 좌측 및 우측으로부터만 언더커팅된다. 따라서, 이는 장치의 박리(delamination) 전에 긴 에칭 시간을 견딜 수 있다. 이 경우에, SU-8은 장치를 취급하기 위한 프레임으로서 역할을 할 수 있다. 산화물 에칭 동안, 재료는 SU-8/산화물 계면을 공격하는 에칭제에 의해 관통될 수 있다. 따라서, 장치의 박리는 훨씬 빠르게 발생한다. 이러한 재료 조합의 결과로서, 산화물 에칭 동안 장치를 릴리스하는 데 필요한 에칭 시간을 현저히 감소시키는 것이 가능하다.
도 31a는 박막 층(128)을 구조화하는 단계(208) 및 캐리어 구조(170)를 제공하는 단계 후의 박막 층(128)의 개략적인 평면도를 도시한다. 도 31a에서 인식될 수 있는 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층(128)을 구조화하는 프로세스 동안, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)의 방향으로 연장되는 적어도 2개의 웹(164)이 남아있고, 캐리어 구조는 적어도 2개의 웹(164) 위에서 적어도 부분적으로 연장되어서, 캐리어 구조(170)는 박막 층의 외부 영역(162)의 적어도 2개의 웹(164) 상에 놓인다.
예를 들어, 본원에서 설명된 방법은 예를 들어, 5㎛의 필터 두께를 갖는 MEMS 마이크로폰에 대한 입자 필터를 생성하기 위해 사용될 수 있다. 다른 방법과 대조적으로, 박형 필터 영역은 캐리어로부터의 디본딩 동안 힘 부하를 받지 않는다.
본원에서 설명된 방법은 MEMS 마이크로폰 모듈이 입자 필터에 의해 보호되기 때문에, 예를 들어, 셀룰러 폰의 조립 동안의 청정실 요건이 감소될 수 있다는 이점을 갖는다.
박막 층이 폴리이미드 층 또는 폴리이미드를 포함하는 예시적인 실시예에 대한 설명이 여기에 주어졌지만, 예를 들어, 실리콘과 같은 일부 다른 재료가 또한 폴리이미드 층 또는 폴리이미드 대신에 사용될 수 있다는 것에 언급되어야 한다.
그 자체로 또는 위에서 설명된 예시적인 실시예와 조합하여 적용될 수 있는 추가의 예시적인 실시예에 관한 설명이 아래에서 주어진다.
예시적인 실시예에서, 박막 층(128)(예를 들어, 입자 장벽, 멤브레인 또는 필터)은 캐리어 기판(캐리어 웨이퍼)(120) 상에서 프로세싱될 수 있다. 박막 층(128) 또는 박막 층(128)을 갖는 반도체 장치(예를 들어, 마이크로시스템)를 프로세싱한 후에, 박막 층(128) 또는 박막 층(128)을 갖는 반도체 장치는 캐리어 기판(120)으로부터 릴리스될 수 있다. 캐리어 기판(120)으로부터의 릴리스 동안 박막 층(128)이 캐리어 기판(120)에 점착되어 파괴되지 않도록 하기 위해, 점착-방지 구조가 예시적인 실시예에서 사용될 수 있다. 점착-방지 구조는 박막 층(128)에 대한 접촉 영역을 감소시키는 것을 가능하게 하여서, 박막 층(128)이 캐리어 기판(120)으로부터 릴리스되는 동안 캐리어 기판(120)에 점착되어 파괴되지 않게 한다.
예시적인 실시예에서, 희생 층(124)을 제공하기 전에, 점착-방지 구조가 캐리어 기판(120) 상에 제공될 수 있으며, 여기서 점착-방지 구조는 적어도 캐리어 기판(120)의 표면을 따라 하나의 측방향 디멘션으로 연장되는 융기부(예를 들어, (선형) 댐 또는 다이크(dyke))를 포함한다. 점착-방지 구조는 박막 층(128)의 내부 영역(160) 또는 박막 층(128) 아래의 수직 평면에 배열될 수 있다.
예시적인 실시예에서, 융기부는 (예를 들어, 측방향 평면에서) 2㎛ 미만의 폭, 예를 들어, 1㎛의 폭을 가질 수 있다. 또한, 융기부는 (예를 들어, 측방향 평면에서) 예를 들어, 대략 850 ㎛의 길이와 같이 100 ㎛ 초과(또는 200 ㎛ 또는 300 ㎛ 또는 400 ㎛ 또는 500 ㎛ 또는 600 ㎛ 또는 700 ㎛ 또는 800 ㎛)의 길이를 가질 수 있다.
예시적인 실시예에서, 융기부는 하나의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 선을 형성한다.
예시적인 실시예에서, 융기부는 2개의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 원을 형성한다. 이 경우에, 원의 직경은 박막 층(128)의 격자 구조(예를 들어, 입자 장벽, 멤브레인 또는 필터)의 개구의 직경보다 클 수 있다.
한편으로, 박막 층은, 점착-방지 구조에 의해, 박막 층(128)이 캐리어 기판(120)에 점착되어 파괴됨 없이, 릴리스 에칭(예를 들어, 언더커팅) 후에 캐리어 기판(120)으로부터 분리될 수 있다. 다른 한편으로, 점착-방지 구조의 특정 구성(적어도 하나의 측방향 디멘션으로 연장되는 융기부 또는 선)은 박막 층이 점착-방지 구조로부터 쉽게(예를 들어, 저절로) 분리되지 않도록 보장하는 것을 가능하게 한다.
이와 대조적으로, 피라미드 핀에 기초한 종래의 점착-방지 구조의 경우에, 박막 층이 릴리스 에칭(예를 들어, 언더커팅) 후에 측방향 평면으로(예를 들어, x 및 y 방향으로) 이동될 수 있고, 따라서 점착-방지 구조로부터 쉽게(예를 들어, 저절로) 떨어진다.
도 32는 하나의 측방향 디멘션으로 연장되는 융기부를 갖는 점착-방지 구조(129) 및 박막 층의 레코딩(예를 들어, 주사 전자 현미경 레코딩)을 도시한다. 도 32에서 인식될 수 있는 바와 같이, 점착-방지 구조는 점 모양의 피라미드가 아니라 얇은 직선 또는 선형 융기부(예를 들어, 1 ㎛의 폭 및 ~850 ㎛의 길이를 가짐)를 갖는다. 대안적으로, 점착-방지 구조(129)는 원 또는 원형 융기부를 포함할 수 있으며, 여기서 원의 직경은 박막 층의 격자 구조의 구멍 또는 개구의 직경보다 크다.
도 33은 캐리어 구조를 제공하는 단계 이전의 박막 층의 현미경 레코딩을 도시한다. 상세히, 도 33은 캐리어 기판 상에서 최종 프로세싱된 형태의 박막 층을 도시한다. 7㎛의 필터 구조의 구멍은 선택된 현미경 배율이 낮아서 식별될 수 없다. 박막 층 아래에 놓이는 점착-방지 구조(수직선 및 대각선)는 필터 구조의 중앙 구역에서 식별될 수 있다.
예시적인 실시예에서, 점착-방지 구조(129)는 직선 또는 선형 융기부 또는 동심원 또는 원형 융기부(예를 들어, 1 ㎛의 선 폭을 가짐)를 포함할 수 있다. 점착-방지 구조(129)는 박막 층(128)(예를 들어, 입자 장벽, 멤브레인 또는 필터) 아래에 배열될 수 있다.
예시적인 실시예에서, 입자 장벽의 장벽 층은 다양한 설계로 생성될 수 있다. 공기가 격자를 통과하는 경우 격자가 노이즈를 야기한다. 따라서, 예시적인 실시예에서, 격자 구조에 대해, 신호 대 잡음비를 감소시키거나 심지어 최소화하기 위해, 가장 높은 구멍 대 장벽 비(hole-to-barrier ratio)를 갖는 설계가 선택될 수 있으며, 이것은 육각형 격자이다.
예시적인 실시예에서, 박막 층(128)의 내부 영역(160)은 육각형 개구를 갖는 격자 구조를 포함할 수 있다.
도 34는 박막 층(128)의 개략적인 단면도 및 박막 층(128)의 개략적인 평면도를 도시하며, 여기서 박막 층(128)의 내부 영역(160)은 육각형 개구(131)를 갖는 격자 구조를 포함하며, 박막 층(128)의 내부 영역(160)은 박막 층의 외부 영역(162)에 의해 지지된다.
박막 층(128)을 갖는 박막 층 또는 반도체 장치(예를 들어, 장치 또는 마이크로시스템)를 선적(shipping)하기 위한 다수의 가능성이 존재한다. 예로서, 반도체 장치는 웨이퍼 또는 막 프레임 상에 선적될 수 있다. 박막 층(128) 또는 박막 층(128)을 갖는 반도체 장치를 막 프레임 상에 선적하기 위해, 예로서, 단일면 접착성 이송 캐리어 층(예를 들어, 접착 테이프)(130)이 웨이퍼 상에 적층될 수 있고, 이송 캐리어 층(130)이 웨이퍼로부터 분리될 수 있으며, 이 경우에, 박막 층 또는 박막 층(128)을 갖는 반도체 장치는 이송 캐리어 층(130)에 점착된다. 예를 들어, 어떠한 입자 장벽도 존재하지 않는 웨이퍼 상의 영역은 구조 없이도 또는 완전히 채워지지 않고도 일반적으로 완전하다.
이것이 사실인 경우, 이 영역에서 웨이퍼로부터 이송 캐리어 층(130)을 디본딩하는 것은, 이송 캐리어 층(130)이 전체 영역 상에서 웨이퍼에 점착되기 때문에, 높은 힘을 필요로 한다. 따라서, 예시적인 실시예에서, 점착을 감소시키고 이에 따라 이송 캐리어 층(130)의 분리력(detachment force)을 감소시키기 위해 점착-방지 구조가 이 영역에서 사용될 수 있다.
예시적인 실시예에서, 박막 층(128)의 외부 영역(162) 상에 또는 그 위에 배열된 층 상에 추가의 점착-방지 구조가 제공되어서, 박막 층(128)의 외부 영역(162)으로부터 이송 캐리어 층에 부착된 박막 층(128)의 내부 영역(160)(또는 박막 층(128)의 내부 영역(160)을 갖는 반도체 장치)을 분리하는 프로세스 동안, 이송 캐리어 층(130)은 박막 층의 외부 영역(162)으로부터 또는 그 위에 배열된 층으로부터 보다 쉽게 분리될 수 있다.
웨이퍼로부터 이송 캐리어 층(130)을 분리하는 데 필요한 힘을 감소시키기 위해, 예시적인 실시예에서, 점착-방지 구조는 반도체 장치가 없는 영역(예를 들어, 거울 형태, 노치, 에지 배제부)에 배열될 수 있다. 점착-방지 구조(예를 들어, SU-8)는 예를 들어 80 × 80 ㎛의 크기를 가질 수 있고, 예를 들어, 서로 300 ㎛의 거리에 있을 수 있다.
예시적인 실시예에서, 박막 층(128)의 내부 영역(160) 또는 박막 층(128)의 내부 영역(160)을 갖는 반도체 장치(예를 들어, 마이크로시스템)는 또한 픽 앤드 플레이스(pick-and-place) 방법에 의해 박막 층(128)의 외부 영역(162)으로부터 분리될 수 있다.
반도체 장치는 일반적으로 "와플 팩(waffle pack)"으로서 또는 웨이퍼로서 (다이싱되거나 절단된)막 프레임으로, 소위 "테이프 및 릴(tape and reel)" 패키징으로 고객에게 전달된다. 입자 장벽(또는 멤브레인 또는 필터)은 막 프레임으로 고객에게 전달될 수 있으며, 여기서 예시적인 실시예에서, 입자 장벽 또는 입자 장벽을 갖는 장치는 픽 앤드 플레이스 방법에 의해 캐리어 웨이퍼로부터 막 프레임으로 이송될 수 있다.
캐리어 웨이퍼로부터 막 프레임으로 입자 장벽을 이송하는 프로세스를 회피하기 위해, 예시적인 실시예에서, 입자 장벽 또는 입자 장벽을 갖는 장치는 또한, 픽 앤드 플레이스 방법에 의해 캐리어 웨이퍼로부터 직접 픽업(pick up)될 수 있다. 입자 장벽 또는 입자 장벽을 갖는 장치를 픽업하는 프로세스 동안, 입자 장벽을 제 자리에 유지하는 홀딩 구조가 찢어지거나 파괴된다.
박막 층을 생성하기 위한 추가의 방법이 아래에 설명된다.
도 35는 박막 층을 생성하기 위한 방법(200)의 흐름도를 도시한다. 방법(200)은 캐리어 기판을 제공하는 단계(202)를 포함한다. 또한, 방법(20)은 캐리어 기판 상에 점착-방지 구조를 제공하는 단계(203)를 포함한다. 또한, 방법은 점착-방지 구조 및 캐리어 기판 상에 희생 층을 제공하는 단계(204)를 포함한다. 또한, 방법(200)은 희생 층 상에 박막 층을 제공하는 단계(206)를 포함한다. 또한, 방법은, 점착-방지 구조 위에서 수직 방향으로 배열되고 박막 층의 측방향 평면에서, 박막 층의 외부 영역에 의해 적어도 부분적으로 둘러싸이는 박막 층의 내부 영역을 획득하기 위해 박막 층을 구조화하는 단계(208)를 포함하며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층의 측방향 평면에서, 박막 층의 외부 영역으로부터 박막 층의 내부 영역의 방향으로 개구 내로 연장되는 적어도 2개의 웹이 남아있다. 또한, 방법(200)은, 희생 층과 박막 층의 내부 영역 사이의 접촉부를 제거하기 위해 박막 층에서부터 희생 층을 적어도 부분적으로 제거하는 단계(210)를 포함하며, 여기서 희생 층을 적어도 부분적으로 제거하는 프로세스 동안, 점착-방지 구조가 적어도 부분적으로 노출된다.
방법(200)의 예시적인 실시예는, 다양한 방법 단계 후에 박막 층의 생성의 중간 생성물의 개략적인 단면도를 도시하는 도 36 내지 도 45를 참조하여 아래에서 상세히 설명된다.
도 36은, 캐리어 기판(120)을 제공하고, 캐리어 기판(120) 상에 점착-방지 구조(129)를 제공하고, 점착-방지 구조(129) 및 캐리어 기판(120) 상에 희생 층(124)을 제공하는 단계(202, 203 및 204) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
예를 들어, 캐리어 기판(120)은 예를 들어, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판 또는 반도체 웨이퍼일 수 있다.
점착-방지 구조(129)는 캐리어 기판(120)의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부(예를 들어, 댐 또는 다이크)를 포함할 수 있다.
융기부는 (예를 들어, 측방향 평면에서) 2㎛ 미만의 폭, 예를 들어, 1㎛의 폭을 가질 수 있다. 또한, 융기부는 (예를 들어, 측방향 평면에서) 예를 들어, 대략 850 ㎛의 길이와 같이 100 ㎛ 초과(또는 200 ㎛ 또는 300 ㎛ 또는 400 ㎛ 또는 500 ㎛ 또는 600 ㎛ 또는 700 ㎛ 또는 800 ㎛)의 길이를 가질 수 있다.
도 36에서 표시되는 바와 같이, 융기부는 하나의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 선을 형성한다. 대안적으로, 융기부는 2개의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 원을 형성한다. 이 경우에, 원의 직경은 박막 층(128)의 격자 구조(예를 들어, 입자 장벽, 멤브레인 또는 필터)의 개구의 직경보다 클 수 있다.
예로서, 점착-방지 구조(129)는 점착-방지 선을 포함할 수 있다. 따라서, 점착-방지 구조는 점 모양의 피라미드를 포함하는 것이 아니라, 오히려 길고 얇은 선(예컨대, 예를 들어, 1 ㎛의 폭 및/또는 예를 들어, 850 ㎛의 길이를 가짐)을 포함한다. 이 경우에, 점착-방지 구조는 입자 장벽 아래에 직선 또는 동심원(예를 들어, 1 ㎛의 선 폭을 가짐)을 포함할 수 있다.
희생 층(124)은 예를 들어, 실리콘 산화물 층일 수 있다.
도 37은, 희생 층(124) 상에 박막 층(128)을 제공하는 단계(206) 후에 그리고 박막 층(128)을 구조화하는 단계(208) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 37에 표시된 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 적어도 부분적으로 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역(160)을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)의 방향으로 개구 내로 연장되는 적어도 2개의 웹(164)이 남아있다.
박막 층(128)의 내부 영역(160)은 점착-방지 구조(129)에 인접하게 배열될 수 있다. 즉, 박막 층의 내부 영역(160)은 점착-방지 구조(129) 위에 수직 디멘션으로 배열될 수 있다.
박막 층(128)은 예를 들어, 희생 층(124) 상에 증착될 수 있다. 박막 층(128)은 100㎛ 미만의 두께(또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛)를 가질 수 있다.
박막 층(128)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
예로서, 박막 층(128)은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다. 마이크로시스템은 예를 들어, 박막 층(128) 상에 생성되어서, 박막 층(128)이 마이크로시스템의 일부가 될 수 있다.
예로서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
예로서, 박막 층(128)의 내부 영역(160)은 육각형 개구를 갖는 격자 구조를 포함할 수 있으며, 여기서 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성한다.
예를 들어, 육각형 격자는 입자 장벽으로서 사용될 수 있다. 구멍 직경은 5 ㎛ 내지 100 ㎛일 수 있다. 브리지는 1 ㎛ 내지 20 ㎛일 수 있다.
도 38은, 박막 층(128)의 내부 영역(160)과 희생 층(124) 간의 접촉부를 제거하기 위해 박막 층(128)에서부터(=기판 깊이 방향) 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 38에서 인식될 수 있는 바와 같이, 박막 층(128)의 내부 영역(160) 아래의 희생 층을 적어도 부분적으로 제거한 후에, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해서만 지지된다.
예로서, HF 에칭(HF = hydrofluoric acid)에 의해 박막 층(128)에서부터 희생 층(124)이 적어도 부분적으로 제거될 수 있다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212)는 도 39 및 도 40을 참조하여 아래에서 더 상세히 설명된다.
도 39는, 박막 층(128)의 내부 영역(160)이 적어도 단일면 접착성 이송 캐리어 층(130)에 부착되도록, 박막 층(128) 상에 이 이송 캐리어 층(130)을 제공하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다. 예로서, 이송 캐리어 층(130)은 박막 층(128)을 향하는 측에 접착제 또는 접착 층을 포함할 수 있다. 예로서, 이송 캐리어 층(130)은 접착 테이프일 수 있다.
도 40은, 박막 층(128)의 외부 영역(162)으로부터 이송 캐리어 층(130)에 부착된 박막 층(128)의 내부 영역(160)을 분리하기 위해 이송 캐리어 층(130)을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)이 파괴될 수 있다.
선택적으로, 이송 캐리어 층(130)을 제공하기 전에, 추가의 점착-방지 구조가 박막 층(128)의 외부 영역(162) 또는 그 위에 배열된 층 상에 제공될 수 있다. 추가의 점착-방지 구조에 의해, 박막 층(128)의 외부 영역(162)으로부터 이송 캐리어 층에 부착된 박막 층(128)의 내부 영역(160)(또는 박막 층(128)의 내부 영역(160)을 갖는 반도체 장치)을 분리하는 프로세스 동안, 이송 캐리어 층(130)은 박막 층의 외부 영역(162)으로부터 또는 그 위에 배열된 층으로부터 보다 쉽게 분리될 수 있다.
추가의 점착-방지 구조는 예를 들어, 점착-방지 핀을 포함할 수 있다. 점착-방지 핀은 예를 들어, 10㎛ 내지 100㎛의 반경을 갖는 원 형상, 또는 10 x 10㎛ 내지 500 x 500㎛의 치수를 갖는 직사각형 형상과 같은 다양한 형상을 가질 수 있다. 점착-방지 핀들 사이의 거리는 20 ㎛ 내지 2000 ㎛일 수 있다.
도 35에 도시된 방법(200)의 추가의 예시적인 실시예가 아래에 설명된다.
도 41은, 캐리어 기판(120)을 제공하고, 캐리어 기판(120) 상에 점착-방지 구조(129)를 제공하고, 점착-방지 구조(129) 및 캐리어 기판(120) 상에 희생 층(124)을 제공하는 단계(202, 203 및 204) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
예를 들어, 캐리어 기판(120)은 예를 들어, 실리콘 기판 또는 실리콘 웨이퍼와 같은 반도체 기판 또는 반도체 웨이퍼일 수 있다.
점착-방지 구조(129)는 캐리어 기판(120)의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부(예를 들어, 댐 또는 다이크)를 포함할 수 있다.
융기부는 (예를 들어, 측방향 평면에서) 2㎛ 미만의 폭, 예를 들어, 1㎛의 폭을 가질 수 있다. 또한, 융기부는 (예를 들어, 측방향 평면에서) 예를 들어, 대략 850 ㎛의 길이와 같이 100 ㎛ 초과(또는 200 ㎛ 또는 300 ㎛ 또는 400 ㎛ 또는 500 ㎛ 또는 600 ㎛ 또는 700 ㎛ 또는 800 ㎛)의 길이를 가질 수 있다.
도 41에서 표시되는 바와 같이, 융기부는 하나의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 선을 형성한다. 대안적으로, 융기부는 2개의 측방향 디멘션에서 캐리어 기판(120)의 표면을 따라 연장될 수 있으며, 여기서 융기부는 (융기부의) 측방향 평면에서 원을 형성한다. 이 경우에, 원의 직경은 박막 층(128)의 격자 구조(예를 들어, 입자 장벽, 멤브레인 또는 필터)의 개구의 직경보다 클 수 있다.
예로서, 점착-방지 구조(129)는 점착-방지 선을 포함할 수 있다. 따라서, 점착-방지 구조는 점 모양의 피라미드를 포함하는 것이 아니라, 오히려 길고 얇은 선(예컨대, 예를 들어, 1 ㎛의 폭 및/또는 예를 들어, 850 ㎛의 길이를 가짐)을 포함한다. 이 경우에, 점착-방지 구조는 입자 장벽 아래에 직선 또는 동심원(예를 들어, 1 ㎛의 선 폭을 가짐)을 포함할 수 있다.
희생 층(124)은 예를 들어, 실리콘 산화물 층일 수 있다.
도 42는, 희생 층(124) 상에 박막 층(128)을 제공하는 단계(206) 후에 그리고 박막 층(128)을 구조화하는 단계(208) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 42에 표시된 바와 같이, 박막 층(128)을 구조화하는 것은, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)에 의해 적어도 부분적으로 둘러싸이는 박막 층(128)의 내부 영역(160)을 발생시키며, 여기서, 박막 층을 구조화하는 프로세스 동안, 측방향 평면에서 박막 층의 내부 영역(160)을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구가 박막 층에서 발생하고, 박막 층을 구조화하는 프로세스 동안, 박막 층(128)의 측방향 평면에서, 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)의 방향으로 개구 내로 연장되는 적어도 2개의 웹(164)이 남아있다.
박막 층(128)의 내부 영역(160)은 점착-방지 구조(129)에 인접하게 배열될 수 있다. 즉, 박막 층의 내부 영역(160)은 점착-방지 구조(129) 위에 수직 디멘션으로 배열될 수 있다.
박막 층(128)은 예를 들어, 희생 층(124) 상에 증착될 수 있다. 박막 층(128)은 100㎛ 미만의 두께(또는 70㎛, 또는 50㎛, 또는 30㎛, 또는 20㎛ 또는 10㎛, 또는 5㎛)를 가질 수 있다.
박막 층(128)은 예를 들어, 포토리소그래피 방법 및 후속 에칭에 의해 구조화될 수 있다.
예로서, 박막 층(128)은 예를 들어, 마이크로시스템(MEMS = microelectromechanical system)의 멤브레인 또는 필터일 수 있다. 마이크로시스템은 예를 들어, 박막 층(128) 상에 생성되어서, 박막 층(128)이 마이크로시스템의 일부가 될 수 있다.
예로서, 박막 층은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합일 수 있다.
예로서, 박막 층(128)의 내부 영역(160)은 육각형 개구를 갖는 격자 구조를 포함할 수 있으며, 여기서 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성한다.
예를 들어, 육각형 격자는 입자 장벽으로서 사용될 수 있다. 구멍 직경은 5 ㎛ 내지 100 ㎛일 수 있다. 브리지 폭은 1 ㎛ 내지 20 ㎛일 수 있다.
도 43은, 박막 층(128)의 내부 영역(160)과 희생 층(124) 간의 접촉부를 제거하기 위해 박막 층(128)에서부터(=기판 깊이 방향) 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 43에서 인식될 수 있는 바와 같이, 박막 층(128)의 내부 영역(160) 아래의 희생 층을 적어도 부분적으로 제거한 후에, 박막 층(128)의 내부 영역(160)은 박막 층(128)의 외부 영역(162)의 적어도 2개의 웹(164)에 의해서만 지지된다.
예로서, HF 에칭(HF = hydrofluoric acid)에 의해 박막 층(128)에서부터 희생 층(124)이 적어도 부분적으로 제거될 수 있다.
박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계(212)는 도 44 및 도 45을 참조하여 아래에서 더 상세히 설명된다.
도 44는, 박막 층의 외부 영역(162)으로부터의 박막 층(128)의 내부 영역(160)을 분리하기 전에 웨이퍼(134)를 제공하고 웨이퍼(134) 상에 캐리어 기판(120)을 장착하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
도 45는, 픽 앤드 플레이스 방법에 의해 박막 층(128)의 외부 영역(162)으로부터 박막 층(128)의 내부 영역(160)을 분리하는 단계 후에 박막 층을 생성하기 위한 방법의 중간 생성물(118)의 개략적인 단면도를 도시한다.
픽 앤드 플레이스는 픽 앤드 플레이스 또는 플립 칩(flip-chip)으로서 구현될 수 있다.
도 46은 박막 층을 구조화하는 단계 및 캐리어 구조를 제공하는 단계 후에 박막 층의 개략적인 평면도를 도시한다. 상세하게, 도 46은 도 31과 같이, 필터 구조를 도시하고, 필터 구조는 SU-8 프레임에서 격자로서 끝난다는 차이가 있다. 도 31에서, 필터 구조는 SU-8 프레임에서 폐쇄된다.
도 46에서 인식될 수 있는 바와 같이, 캐리어 기판 상의 점착-방지 선 덕분에, 입자 장벽(또는 멤브레인 또는 필터)은 입자 장벽이 손상되지 않고도 캐리어 기판으로부터 분리될 수 있다.
예시적인 실시예에서, 캐리어 기판은 점착-방지 선을 포함할 수 있다. 점착-방지 선은 점착-방지 구조로서 사용될 수 있다.
예시적인 실시예에서, 육각형 격자가 입자 장벽으로서 사용될 수 있다. 입자 장벽의 장벽 층은 육각형 설계를 가질 수 있다.
예시적인 실시예에서, 점착-방지 핀은 반도체 장치가 없는 영역에서 사용될 수 있다. 이송 프로세스 동안 캐리어 기판 상의 이송 캐리어 층(예를 들어, 접착 테이프)의 부착은 반도체 장치가 없는 영역에의 점착-방지 핀의 포지셔닝에 의해 감소될 수 있다.
예시적인 실시예에서, 픽 앤드 플레이스 방법이 사용될 수 있다. 반도체 장치는 픽 앤드 플레이스 방법에 의해 캐리어 기판으로부터 디본딩될 수 있다.
특정 실시예가 여기서 예시되고 설명되었지만, 다수의 대안적인 및/또는 등가의 구현이 본 발명의 범위를 벗어나지 않으면서, 도시되고 설명된 특정 실시예를 대체할 수 있다는 것이 평균적인 당업자에게 명백하다. 이 출원은 본원에서 논의된 특정 실시예의 모든 개조 또는 변동을 커버하도록 의도된다. 따라서, 본 발명은 청구범위 및 그의 등가물에 의해서만 제한되는 것으로 의도된다.
100 방법
102 캐리어 기판을 제공함
104 층 스택을 제공함
106 박막 층을 제공함
108 희생 층을 제거함
110 박막 층을 분리함
118 중간 생성물
120 캐리어 기판
121 층 스택
122 캐리어 층
123 제 1 희생 층
124 희생 층; 제 2 희생 층
125 캐리어 기판의 표면
126 캐리어 층이 노출되는 영역
127 융기부
128 박막 층
129 점착-방지 구조
130 이송 기판
134 웨이퍼
140 마이크로시스템
160 박막 층의 내부 영역
162 박막 층의 외부 영역
164 박막 층의 외부 영역의 웹
166 박막 층의 개구
170 캐리어 구조

Claims (53)

  1. 박막 층(128)을 생성하기 위한 방법(100)으로서,
    캐리어 기판(120)을 제공하는 단계(102)와,
    상기 캐리어 기판(120) 상에 층 스택(121)을 제공하는 단계(104) ― 상기 층 스택(121)은 캐리어 층(122) 및 희생 층(124)을 포함하고, 상기 희생 층(124)은 상기 캐리어 층(122)이 노출되는 영역(126)을 포함함 ― 와,
    상기 캐리어 층(122)에 맞닿게(against), 상기 캐리어 층(122)이 노출되는 상기 희생 층(124)의 영역(126)에, 그리고 상기 희생 층(124) 상에 상기 박막 층(128)이 놓이도록, 상기 층 스택(121) 상에 상기 박막 층(128)을 제공하는 단계(106)와,
    적어도 영역적으로 상기 박막 층(128)과 상기 희생 층(124) 사이의 접촉부를 제거하기 위해 상기 박막 층(128)에서부터 상기 희생 층(124)을 적어도 부분적으로 제거하는 단계(108)와,
    상기 캐리어 층(122)으로부터 상기 박막 층(128)을 분리하는 단계(110)를 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  2. 제 1 항에 있어서,
    상기 박막 층(128)은 100㎛ 미만의 두께를 갖는
    박막 층(128)을 생성하기 위한 방법(100).
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 박막 층(128)은 필터 또는 멤브레인인
    박막 층(128)을 생성하기 위한 방법(100).
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 박막 층(128)은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합인
    박막 층(128)을 생성하기 위한 방법(100).
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 박막 층(128)을 분리하는 단계(110)는 다음 단계들,
    상기 박막 층(128)이 적어도 단일면 접착성 이송 캐리어 층(at least single-sided-adhesive transfer carrier layer)(130)에 부착되도록 상기 박막 층(128) 상에 상기 이송 캐리어 층(130)을 제공하는 단계와,
    상기 캐리어 층(122)으로부터 상기 이송 캐리어 층(130)에 부착된 박막 층(128)을 분리하기 위해 상기 이송 캐리어 층(130)을 분리하는 단계를 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  6. 제 5 항에 있어서,
    상기 이송 캐리어 층(130)은 상기 박막 층(128)을 향하는 측(side) 상에 접착 층을 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 방법(100)은,
    상기 박막 층(128)을 분리하기 전에 상기 박막 층(128)을 구조화하는 단계를 더 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 방법(100)은,
    상기 박막 층(128) 상에 적어도 하나의 마이크로시스템(140)을 생성하는 단계를 더 포함하고,
    상기 박막 층(128)을 분리하는 프로세스(110) 동안, 상기 적어도 하나의 마이크로시스템(140)이 상기 박막 층(128)과 함께 분리되는
    박막 층(128)을 생성하기 위한 방법(100).
  9. 제 8 항에 있어서,
    상기 박막 층(128)은 상기 적어도 하나의 마이크로시스템(140)의 부분인
    박막 층(128)을 생성하기 위한 방법(100).
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 층 스택(121)을 제공하는 단계(104)는 다음의 단계들,
    상기 캐리어 기판(120) 상에 상기 캐리어 층(122)을 제공하는 단계와,
    상기 캐리어 층(122) 상에 상기 희생 층(124)을 제공하는 단계와,
    상기 캐리어 층(122)이 노출되는 영역(126)을 획득하기 위해 상기 캐리어 층(122)까지 영역적으로 상기 희생 층(124)을 개방하는 단계를 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  11. 제 10 항에 있어서,
    상기 캐리어 층(122)이 노출되는 영역(126)은 구멍인
    박막 층(128)을 생성하기 위한 방법(100).
  12. 제 11 항에 있어서,
    상기 구멍은 10㎛의 직경을 갖는
    박막 층(128)을 생성하기 위한 방법(100).
  13. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 희생 층(124)은 제 2 희생 층(124)이고, 상기 층 스택(121)을 제공하는 단계(104)는 다음의 단계들,
    상기 캐리어 기판(120) 상에 제 1 희생 층(123)을 제공하는 단계 ― 상기 제 1 희생 층(123)은 융기부(elevation)(127)를 포함함 ― 와,
    상기 제 1 희생 층(123) 상에 상기 캐리어 층(122)을 제공하는 단계와,
    상기 캐리어 층(122) 상에 상기 제 2 희생 층(124)을 제공하는 단계와,
    상기 캐리어 층(122)이 노출되는 영역(126)을 획득하기 위해, 상기 제 1 희생 층(123)의 융기부 상의 상기 캐리어 층(122)까지 상기 제 2 희생 층(124)을 적어도 부분적으로 제거하는 단계를 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  14. 제 13 항에 있어서,
    상기 융기부는 20 ㎛ 이하의 직경을 갖는
    박막 층(128)을 생성하기 위한 방법(100).
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 희생 층(124)의 영역에서 노출되는 상기 캐리어 층(122)의 영역은 상기 캐리어 층(122)의 전체 표면적의 40 % 미만의 표면적을 갖는
    박막 층(128)을 생성하기 위한 방법(100).
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 희생 층(124)은 실리콘 산화물, 알루미늄, 티타늄 또는 구리를 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 캐리어 층(122)은 질화물 또는 실리콘 질화물을 포함하는
    박막 층(128)을 생성하기 위한 방법(100).
  18. 박막 층(128)을 생성하기 위한 방법(200)으로서,
    캐리어 기판(120)을 제공하는 단계(202)와,
    상기 캐리어 기판(120) 상에 희생 층(124)을 제공하는 단계(204)와,
    상기 희생 층(124) 상에 상기 박막 층(128)을 제공하는 단계(206)와,
    상기 박막 층(128)의 측방향 평면에서, 상기 박막 층(128)의 외부 영역(162)에 의해 적어도 부분적으로 둘러싸이는, 상기 박막 층(128)의 내부 영역(160)을 획득하기 위해 상기 박막 층(128)을 구조화하는 단계(208) ― 상기 박막 층(128)을 구조화하는 프로세스 동안, 상기 측방향 평면에서 상기 박막 층(128)의 내부 영역(160)을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구(166)가 상기 박막 층(128)에서 발생하고, 상기 박막 층(128)을 구조화하는 프로세스 동안, 상기 박막 층(128)의 측방향 평면에서, 상기 박막 층(128)의 외부 영역(162)으로부터 상기 박막 층(128)의 내부 영역(160)의 방향으로 상기 개구(166) 내로 연장되는 적어도 2개의 웹(web)(164)이 남아있음 ― 와,
    상기 박막 층(128)의 내부 영역(160)과 상기 희생 층(124) 사이의 접촉부를 제거하기 위해 상기 박막 층(128)에서부터 상기 희생 층(124)을 적어도 부분적으로 제거하는 단계(210)와,
    상기 박막 층의 외부 영역으로부터 상기 박막 층(128)의 내부 영역을 분리하는 단계(212)를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  19. 제 18 항에 있어서,
    상기 박막 층(128)은 100㎛ 미만의 두께를 갖는
    박막 층(128)을 생성하기 위한 방법(200).
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)은 필터 또는 멤브레인인
    박막 층(128)을 생성하기 위한 방법(200).
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 박막 층(128)은 폴리이미드 층 또는 폴리이미드 층과 SU-8 층의 조합인
    박막 층(128)을 생성하기 위한 방법(200).
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 박막 층(128)의 외부 영역(162)은 프레임 구조를 형성하는
    박막 층(128)을 생성하기 위한 방법(200).
  23. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 박막 층을 구조화하는 프로세스(208) 동안, 상기 박막 층(128)의 내부 영역(160)은 상기 박막 층(128)의 측방향 평면에서 자유로워지고;
    상기 방법(200)은 상기 박막 층(128) 상에 캐리어 층을 제공하는 단계를 더 포함하고,
    상기 방법(200)은, 상기 박막 층(128)의 내부 영역(160) 위에서 그리고 적어도 부분적으로 상기 웹(164) 위에서 연장되는 캐리어 구조(170)를 획득하도록 상기 캐리어 층을 구조화하는 단계를 더 포함하고, 상기 캐리어 구조(170)는 상기 박막 층(128)의 내부 영역(160)을 상기 웹(164)에 연결하는
    박막 층(128)을 생성하기 위한 방법(200).
  24. 제 23 항에 있어서,
    상기 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에, 상기 박막 층(128)의 내부 영역(160)은 상기 캐리어 구조(170)에 의해서 상기 적어도 2개의 웹(164)에 의해 지지되는(carried)
    박막 층(128)을 생성하기 위한 방법(200).
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)을 분리하는 프로세스(212) 동안, 상기 캐리어 구조(170)는 상기 박막 층(128)의 내부 영역(160)과 함께 분리되는
    박막 층(128)을 생성하기 위한 방법(200).
  26. 제 23 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 박막 층(128)을 구조화하는 프로세스 후에, 상기 캐리어 층은 상기 박막 층(128)의 개구(166)의 구역의 희생 층(124) 상에 그리고 상기 박막 층(128) 상에 제공되는
    박막 층(128)을 생성하기 위한 방법(200).
  27. 제 23 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 캐리어 층은 30㎛ 초과의 두께를 갖는
    박막 층(128)을 생성하기 위한 방법(200).
  28. 제 23 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 캐리어 층은 SU-8 층인
    박막 층(128)을 생성하기 위한 방법(200).
  29. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 박막 층(128)을 구조화하는 프로세스(208) 동안, 상기 측방향 평면에서 상기 박막 층(128)의 내부 영역(160)을 부분적으로 자유롭게 하는 적어도 2개의 개구(166)가 상기 박막 층(128)에서 발생하고, 상기 적어도 2개의 웹(164)은 상기 개구들(166) 사이에 남아있고 상기 박막 층(128)의 내부 영역(160)을 상기 박막 층(128)의 외부 영역(162)에 연결하는
    박막 층(128)을 생성하기 위한 방법(200).
  30. 제 29 항에 있어서,
    상기 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) 후에, 상기 박막 층(128)의 내부 영역(160)은 상기 적어도 2개의 웹(164)에 의해 지지되는
    박막 층(128)을 생성하기 위한 방법(200).
  31. 제 18 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 적어도 2개의 웹(164)은 각각의 경우마다, 테이퍼링(tapering) 영역(165)을 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  32. 제 18 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 박막 층(128)의 외부 영역(162)으로부터 상기 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 상기 적어도 2개의 웹(164)이 파괴되는
    박막 층(128)을 생성하기 위한 방법(200).
  33. 제 18 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 박막 층(128)을 분리하는 단계(110)는 다음 단계들,
    상기 박막 층(128)의 내부 영역 상에 적어도 단일면 접착성 이송 캐리어 층(130)을 제공하는 단계와,
    상기 박막 층(128)의 외부 영역(162)으로부터 이송 캐리어 층(130)에 부착된 상기 박막 층(128)의 내부 영역(160)을 분리하기 위해 상기 이송 캐리어 층(130)을 분리하는 단계를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  34. 제 18 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 이송 캐리어 층(130)은 상기 박막 층(128)을 향하는 측 상에 접착 층을 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  35. 제 18 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    상기 박막 층(128)의 내부 영역(160) 상에 적어도 하나의 마이크로시스템(140)을 생성하는 단계를 더 포함하고,
    상기 박막 층(128)의 내부 영역을 분리하는 프로세스(110) 동안, 상기 적어도 하나의 마이크로시스템(140)이 상기 박막 층(128)의 내부 영역(160)과 함께 분리되는
    박막 층(128)을 생성하기 위한 방법(200).
  36. 제 35 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)은 상기 적어도 하나의 마이크로시스템(140)의 부분인
    박막 층(128)을 생성하기 위한 방법(200).
  37. 제 18 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 희생 층(124)은 실리콘 산화물을 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  38. 제 18 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    상기 캐리어 기판 상에 점착-방지 구조(anti-sticking structure)(129)를 제공하는 단계를 더 포함하고,
    상기 희생 층(124)은 상기 캐리어 기판(120) 및 상기 점착-방지 구조(129) 상에 제공되고,
    상기 박막 층(128)을 구조화하는 프로세스(208) 동안 발생되는 상기 박막 층(128)의 내부 영역(160)은 상기 점착-방지 구조(129)에 인접하게 배열되고,
    상기 희생 층(124)을 적어도 부분적으로 제거하는 프로세스(210) 동안, 상기 점착-방지 구조(129)가 적어도 부분적으로 노출되고,
    상기 박막 층(128)의 내부 영역(160)을 분리하는 프로세스 동안, 상기 박막 층(128)의 내부 영역(160)은 상기 점착-방지 구조(129)로부터 들어올려지는
    박막 층(128)을 생성하기 위한 방법(200).
  39. 제 38 항에 있어서,
    상기 점착-방지 구조(129)는 상기 캐리어 기판(120)의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  40. 제 39 항에 있어서,
    상기 융기부는 2 ㎛ 미만의 폭을 갖는
    박막 층(128)을 생성하기 위한 방법(200).
  41. 제 39 항 또는 제 40 항에 있어서,
    상기 융기부는 하나의 측방향 디멘션으로 연장되고, 상기 융기부는 동일한 측방향 평면에서 선(line)을 형성하거나, 또는, 상기 융기부는 2개의 측방향 디멘션으로 연장되고, 상기 융기부는 동일한 측방향 평면에서 원을 형성하는
    박막 층(128)을 생성하기 위한 방법(200).
  42. 제 18 항 내지 제 41 항 중 어느 한 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)은 육각형 개구를 갖는 격자 구조(lattice structure)를 포함하고, 상기 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성하는
    박막 층(128)을 생성하기 위한 방법(200).
  43. 제 18 항 내지 제 42 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    상기 박막 층(128)의 외부 영역(162) 상에 또는 그 위에 배열된 층 상에 추가의 점착-방지 구조를 제공하는 단계를 더 포함하고,
    상기 박막 층(128)을 분리하는 단계(110)는 다음 단계들,
    상기 박막 층(128)의 내부 영역 및 상기 추가의 점착-방지 구조 상에 적어도 단일면 접착성 이송 캐리어 층(130)을 제공하는 단계와,
    상기 박막 층(128)의 외부 영역(162)으로부터 상기 이송 캐리어 층(130)에 부착된 상기 박막 층(128)의 내부 영역(160)을 분리하기 위해 상기 이송 캐리어 층(130)을 분리하는 단계를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  44. 제 18 항 내지 제 43 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    상기 박막 층(128)의 외부 영역(162)으로부터 상기 박막 층(128)의 내부 영역(160)을 분리하기 전에 웨이퍼(134)를 제공하고 상기 웨이퍼(134) 상에 상기 캐리어 기판(120)을 장착하는 단계를 더 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  45. 제 44 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)은 픽 앤드 플레이스(pick-and-place) 방법에 의해 상기 박막 층(128)의 외부 영역(162)으로부터 분리되는
    박막 층(128)을 생성하기 위한 방법(200).
  46. 박막 층(128)을 생성하기 위한 방법(200)으로서,
    캐리어 기판(120)을 제공하는 단계(202)와,
    상기 캐리어 기판(120) 상에 점착-방지 구조(129)를 제공하는 단계(203)와,
    상기 점착-방지 구조(129) 및 상기 캐리어 기판(120) 상에 희생 층(124)을 제공하는 단계(204)와,
    상기 희생 층(124) 상에 상기 박막 층(128)을 제공하는 단계(206)와,
    상기 박막 층(128)의 측방향 평면에서, 상기 박막 층(128)의 외부 영역(162)에 의해 적어도 부분적으로 둘러싸이고 상기 점착-방지 구조 위에서 수직 방향으로 배열되는, 상기 박막 층(128)의 내부 영역(160)을 획득하기 위해 상기 박막 층(128)을 구조화하는 단계(208) ― 상기 박막 층(128)을 구조화하는 프로세스 동안, 상기 측방향 평면에서 상기 박막 층(128)의 내부 영역(160)을 적어도 부분적으로 자유롭게 하는 적어도 하나의 개구(166)가 상기 박막 층(128)에서 발생하고, 상기 박막 층(128)을 구조화하는 프로세스 동안, 상기 박막 층(128)의 측방향 평면에서, 상기 박막 층(128)의 외부 영역(162)으로부터 상기 박막 층(128)의 내부 영역(160)의 방향으로 상기 개구(166) 내로 연장되는 적어도 2개의 웹(web)(164)이 남아있음 ― 와.
    상기 박막 층(128)의 내부 영역(160)과 상기 희생 층(124) 사이의 접촉부를 제거하기 위해 상기 박막 층(128)에서부터 상기 희생 층(124)을 적어도 부분적으로 제거하는 단계(210) ― 기 희생 층(124)을 적어도 부분적으로 제거하는 프로세스(210) 동안, 상기 점착-방지 구조(129)가 적어도 부분적으로 노출됨 ― 를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  47. 제 46 항에 있어서,
    상기 점착-방지 구조(129)는 상기 캐리어 기판(120)의 표면을 따라 적어도 하나의 측방향 디멘션으로 연장되는 융기부를 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  48. 제 47 항에 있어서,
    상기 융기부는 2 ㎛ 미만의 폭을 갖는
    박막 층(128)을 생성하기 위한 방법(200).
  49. 제 47 항 또는 제 48 항에 있어서,
    상기 융기부는 하나의 측방향 디멘션으로 연장되고, 상기 융기부는 동일한 측방향 평면에서 선을 형성하거나, 또는, 상기 융기부는 2개의 측방향 디멘션으로 연장되고, 상기 융기부는 동일한 측방향 평면에서 원을 형성하는
    박막 층(128)을 생성하기 위한 방법(200).
  50. 제 46 항 내지 제 49 항 중 어느 한 항에 있어서,
    상기 박막 층(128)의 내부 영역(160)은 육각형 개구를 갖는 격자 구조를 포함하고, 상기 격자 구조는 입자 장벽, 필터 또는 멤브레인을 형성하는
    박막 층(128)을 생성하기 위한 방법(200).
  51. 제 46 항 내지 제 50 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    상기 박막 층(128)의 외부 영역(162) 상에 또는 그 위에 배열된 층 상에 추가의 점착-방지 구조를 제공하는 단계와,
    상기 박막 층(128)의 내부 영역 및 상기 추가의 점착-방지 구조 상에 적어도 단일면 접착성 이송 캐리어 층(130)을 제공하는 단계와,
    상기 박막 층(128)의 외부 영역(162)으로부터 상기 이송 캐리어 층(130)에 부착된 상기 박막 층(128)의 내부 영역(160)을 분리하기 위해 상기 이송 캐리어 층(130)을 분리하는 단계를 더 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  52. 제 46 항 내지 제 50 항 중 어느 한 항에 있어서,
    상기 방법(200)은,
    웨이퍼(134)를 제공하고 상기 웨이퍼 상에 상기 캐리어 기판(120)을 장착하는 단계를 더 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
  53. 제 52 항에 있어서,
    상기 방법(200)은,
    픽 앤드 플레이스 방법에 의해 상기 박막 층(128)의 외부 영역(162)으로부터 상기 박막 층(128)의 내부 영역(160)을 분리되는 단계를 더 포함하는
    박막 층(128)을 생성하기 위한 방법(200).
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CN112087696B (zh) * 2020-06-30 2022-01-07 歌尔微电子有限公司 微型麦克风防尘装置及mems麦克风
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DE10002363B4 (de) * 2000-01-20 2005-02-03 Infineon Technologies Ag Verfahren zur Herstellung einer mikromechanischen Struktur
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US8999492B2 (en) * 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
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