KR20190095629A - 지문 센싱 유닛 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 외광 반사를 감소시킬 수 있는 지문 센싱 유닛 및 이를 포함하는 표시 장치에 관한 것으로, 지문 센싱 유닛은 기판; 기판 상에 배치된 버퍼층; 버퍼층 상에 배치된 박막 트랜지스터; 버퍼층 상에 배치되며, 버퍼층의 적어도 일부를 노출시키는 개구부를 정의하는 절연층; 및 개구부에 의해 노출된 버퍼층 상에 배치되고, 박막 트랜지스터와 연결된 센싱 전극;을 포함한다.

Description

지문 센싱 유닛 및 이를 포함하는 표시 장치{FINGERPRINT SENSING UNIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 지문 센싱 유닛 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
최근 표시 장치는 영상을 표시하는 기능 이외에도 다양한 기능들이 추가되고 있다. 예를 들어, 표시 장치는 터치 센싱 기능 및 지문 센싱 기능을 포함할 수 있다.
지문 센싱은 정전 용량 방식, 광학 방식, 열 방식 및 초음파 방식 등으로 구분될 수 있다. 그 중 정전 용량 방식은 센싱 전극을 이용하여 지문의 융선(Ridge)과 골(Valley) 사이의 거리에 따른 정전 용량 차이를 센싱하여 지문을 인식하는 방식이다.
지문 센싱 유닛은 복수의 절연층을 포함하는 다층 구조를 갖는다. 각 층은 서로 다른 물질로 이루어져, 서로 다른 굴절률을 가질 수 있다. 이와 같이 각 층이 서로 다른 굴절률을 갖는 경우, 층간 계면에서 빛의 반사 또는 전반사가 일어날 수 있다. 특히, 지문 센싱 유닛에서 외광 반사가 발생하는 경우, 표시 장치의 표시 품질이 저하될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 외광 반사를 감소시켜 표시 품질을 향상시킬 수 있는 지문 센싱 유닛 및 이를 포함하는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 지문 센싱 유닛은, 기판; 기판 상에 배치된 버퍼층; 버퍼층 상에 배치된 박막 트랜지스터; 버퍼층 상에 배치되며, 버퍼층의 적어도 일부를 노출시키는 개구부를 정의하는 절연층; 및 개구부에 의해 노출된 버퍼층 상에 배치되고, 박막 트랜지스터와 연결된 센싱 전극;을 포함한다.
센싱 전극은 버퍼층과 직접 접촉할 수 있다.
센싱 전극의 적어도 일부와 기판 사이에는 버퍼층만 배치될 수 있다.
개구부의 크기는 평면상에서 기판 면적의 50% 내지 80%일 수 있다.
절연층의 면적은 평면상에서 기판 면적의 20% 내지 50%일 수 있다.
개구부의 가장자리는 평면상에서 폐곡선을 이루고, 폐곡선은 원형, 다각형 또는 비정형의 형태를 가질 수 있다.
버퍼층은 질화 규소(SiNx), 산화 규소(SiO2) 및 산질화 규소(SiOxNy) 중 어느 하나로 이루어질 수 있다.
절연층은 제1 절연층, 제2 절연층 및 제3 절연층을 포함할 수 있다.
박막 트랜지스터는, 버퍼층과 제1 절연층 사이에 배치된 액티브층; 제1 절연층과 제2 절연층 사이에 배치된 게이트 전극; 및 제2 절연층과 제3 절연층 사이에 배치된 소스 전극 및 드레인 전극;을 포함할 수 있다.
또한, 지문 센싱 유닛은, 기판; 기판 상에 배치된 박막 트랜지스터; 기판 상에 배치된 제1 절연층; 제1 절연층 상에 배치되며, 제1 절연층의 적어도 일부를 노출시키는 개구부를 정의하는 제2 절연층; 및 개구부에 의해 노출된 제1 절연층 상에 배치되고, 박막 트랜지스터와 연결된 센싱 전극;을 포함한다.
센싱 전극은 제1 절연층과 직접 접촉할 수 있다.
센싱 전극의 적어도 일부와 기판 사이에는 제1 절연층만 배치될 수 있다.
개구부의 크기는 평면상에서 기판 면적의 50% 내지 80%일 수 있다.
제1 절연층은 질화 규소(SiNx), 산화 규소(SiO2) 및 산질화 규소(SiOxNy) 중 어느 하나로 이루어질 수 있다.
제2 절연층 상에 배치된 제3 절연층을 더 포함하고, 제2 및 제3 절연층은 제1 절연층의 적어도 일부를 노출시키는 개구부를 정의할 수 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 표시부 및 표시부 상에 배치된 지문 센싱 유닛을 포함하고, 표시부는, 베이스 기판; 및 베이스 기판 상에 배치된 유기 발광 소자;를 포함하고, 지문 센싱 유닛은, 기판; 기판 상에 배치된 버퍼층; 버퍼층 상에 배치된 박막 트랜지스터; 버퍼층 상에 배치되며, 버퍼층의 적어도 일부를 노출시키는 개구부를 정의하는 절연층; 및 개구부에 의해 노출된 버퍼층 상에 배치되고, 박막 트랜지스터와 연결된 센싱 전극;을 포함한다.
유기 발광 소자는, 제1 전극; 제1 전극 상에 배치된 유기 발광층; 및 유기 발광층 상에 배치된 제2 전극;을 포함할 수 있다.
센싱 전극은 제1 전극과 중첩하고, 센싱 전극은 버퍼층과 직접 접촉할 수 있다.
베이스 기판 상에 배치되며, 제1 전극의 적어도 일부를 노출시키는 화소 개구부를 정의하는 화소 정의막을 더 포함할 수 있다.
개구부는 화소 개구부와 중첩할 수 있다.
본 발명에 따른 지문 센싱 유닛 및 이를 포함하는 표시 장치는 기판과 센싱 전극 사이에 절연층에 의해 정의되는 개구부를 가짐으로써, 지문 센싱 유닛에서의 외광 반사를 감소시키고, 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 지문 센서의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 지문 센싱 유닛의 일부를 나타낸 평면도이다.
도 3은 도 2의 I-I` 선을 따라 자른 단면도이다.
도 4는 도 2의 II-II` 선을 따라 자른 단면도이다.
도 5는 도 3의 A 영역을 확대하여 나타낸 단면도이다.
도 6a는 도 3의 B 영역을 확대하여 나타낸 단면도이다.
도 6b는 도 4의 C 영역을 확대하여 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 지문 센싱 유닛의 반사율을 나타낸 그래프이다.
도 8은 본 발명의 다른 일 실시에예 따른 지문 센싱 유닛의 평면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 지문 센싱 유닛의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 지문 센싱 유닛을 포함하는 표시 장치의 사시도이다.
도 11은 도 10의 III-III` 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 일 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 지문 센서의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 지문 센서는 복수의 박막 트랜지스터(T1, T2, T3), 복수의 박막 트랜지스터(T1, T2, T3)에 선택적으로 연결된 복수의 배선(SLn-1, SLn, PL, OL) 및 기준 커패시터(Cr)를 포함한다.
복수의 박막 트랜지스터(T1, T2, T3)는 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 포함한다.
제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)은 제1 스캔 라인(SLn-1)에 연결되고, 제1 소스 전극(S1)은 공통 전원 라인(PL)에 연결되고, 제1 드레인 전극(D1)은 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)에 연결된다.
제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)은 제2 스캔 라인(SLn)과 연결되고, 제2 소스 전극(S2)은 공통 전원 라인(PL)에 연결되고, 제2 드레인 전극(D2)은 제3 박막 트랜지스터(T3)의 제3 소스 전극(S3)에 연결된다.
제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)은 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)에 연결되고, 제3 소스 전극(S3)은 제2 박막 트랜지스터(T2)의 제2 드레인 전극(D2)에 연결되고, 제3 드레인 전극(D3)은 출력 라인(OL)에 연결된다.
이와 같이, 지문 센서는 제1 박막 트랜지스터(T1)의 제1 게이트 전극(G1)에 제1 스캔 신호를 전달하는 제1 스캔 라인(SLn-1), 제2 박막 트랜지스터(T2)의 제2 게이트 전극(G2)에 제2 스캔 신호를 전달하는 제2 스캔 라인(SLn), 제1 박막 트랜지스터(T1)의 제1 소스 전극(S1) 및 제2 박막 트랜지스터(T2)의 제2 소스 전극(S2)에 구동 전압을 인가하는 공통 전원 라인(PL) 및 제3 박막 트랜지스터(T3)를 통해 흐르는 구동 전류(Id)를 센싱 구동부(미도시)로 전달하는 출력 라인(OL)을 포함한다.
기준 커패시터(Cr)는 제2 스캔 라인(SLn)과 연결된 일 전극(CE1) 및 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1), 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3) 및 센싱 전극(SE)과 연결된 타 전극(CE2)을 포함한다.
이하 지문 센서의 구동을 예를 들어 설명한다.
먼저, 제1 스캔 라인(SLn-1)에 제1 스캔 신호가 전달되고, 공통 전원 라인(PL)에 구동 전압이 인가되면, 제1 박막 트랜지스터(T1)가 턴 온(turn on)된다. 제1 스캔 신호는 펄스 신호일 수 있다. 예를 들어, 제1 스캔 신호는 고전압으로 유지되는 신호의 저전압 전환 구간에 대응되거나, 저전압으로 유지되는 신호의 고전압 전환 구간에 대응될 수 있다.
제1 박막 트랜지스터(T1)가 턴 온(turn on)되면, 공통 전원 라인(PL)에 의한 구동 전압이 제1 박막 트랜지스터(T1)를 통해 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3) 및 기준 커패시터(Cr)의 타 전극(CE2)에 전달된다. 이에 따라, 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3) 및 기준 커패시터(Cr)의 타 전극(CE2)에 전압이 인가되고, 제3 박막 트랜지스터(T3)는 턴 온된다.
다음, 제2 스캔 라인(SLn)에 제2 스캔 신호가 전달되고, 공통 전원 라인(PL)에 구동 전압이 인가되면, 제2 박막 트랜지스터(T2)가 턴 온된다. 제1 스캔 신호와 마찬가지로, 제2 스캔 신호는 펄스 신호일 수 있다.
제2 박막 트랜지스터(T2)가 턴 온(turn on)되고, 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)에 게이트 전압(Vg)이 인가되면, 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 통해 구동 전류(Id)가 흐른다. 이때, 게이트 전압(Vg)은 터치 또는 지문 접촉 시 형성되는 지문 정전 용량(Cf)에 따라 달라진다. 상세하게는, 제3 게이트 전극(G3)의 게이트 전압(Vg)은 지문 정전 용량(Cf)과 기준 정전 용량(Cr)의 정전 용량 커플링(Capacitive Coupling)에 따라 달라진다. 또한, 제3 게이트 전극(G3)의 게이트 전압(Vg)에 따라 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 통해 흐르는 구동 전류(Id)가 달라진다.
출력 라인(OL)은 구동 전류(Id)를 센싱 구동부로 전달한다. 센싱 구동부는 구동 전류(Id)의 변화량에 따라, 터치 유무, 터치 좌표, 지문의 융선, 지문의 골 등을 검출할 수 있다.
한편, 본 발명의 일 실시예에 따른 지문 센서의 구조가 이에 한정되는 것은 아니며, 지문 센서는 복수의 박막 트랜지스터, 하나 이상의 커패시터, 및 하나 이상의 스캔 라인과 하나 이상의 전원 라인을 포함하는 배선들로 구성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 지문 센싱 유닛의 일부를 나타낸 평면도이고, 도 3은 도 2의 I-I` 선을 따라 자른 단면도이며, 도 4는 도 2의 II-II` 선을 따라 자른 단면도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 지문 센싱 유닛(10)은 기판(110), 기판(110) 상에 배치된 제1 내지 제3 박막 트랜지스터(T1, T2, T3), 제1 및 제2 스캔 라인(SLn-1, SLn), 공통 전원 라인(PL), 출력 라인(OL), 센싱 전극(SE), 버퍼층(120), 제1 내지 제3 절연층(IL1, IL2, IL3) 및 보호층(130)을 포함한다. 이때, 제1 내지 제3 박막 트랜지스터(T1, T2, T3)는 각각 제1 내지 제3 게이트 전극(G1, G2, G3), 제1 내지 제3 소스 전극(S1, S2, S3), 제1 내지 제3 드레인 전극(D1, D2, D3) 및 제1 내지 제3 액티브층(A1, A2, A3)을 포함한다.
기판(110)은 플렉서블 특성을 갖는 플라스틱 필름일 수 있다. 예를 들어, 기판(110)은 폴리 이미드(polyimide)로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(110)은 유리, 수정 등의 절연성 물질로 형성될 수 있다. 기판(110)은 기계적 강도, 열적 안정성, 투명성, 표면 평활성, 취급 용이성, 방수성 등이 우수한 재료들 중에서 선택될 수 있다.
기판(110) 상에 버퍼층(120)이 배치된다. 버퍼층(120)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 것으로, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 버퍼층(120)은 질화 규소(SiNx), 산화 규소(SiO2), 산질화 규소(SiOxNy) 중 어느 하나로 이루어질 수 있다.
버퍼층(120) 상에 제1 액티브층(A1), 제2 액티브층(A2) 및 제3 액티브층(A3)이 배치된다. 제1 내지 제3 액티브층(A1, A2, A3)은 반도체 물질로 이루어진다. 제1 액티브층(A1)은 제1 소스 영역(SA1), 제1 드레인 영역(DA1) 및 제1 소스 영역(SA1)과 제1 드레인 영역(DA1) 사이에 배치된 제1 채널 영역(CA1)을 포함한다. 제2 액티브층(A2)은 제2 소스 영역(SA2), 제2 드레인 영역(DA2) 및 제2 소스 영역(SA2)과 제2 드레인 영역(DA2) 사이에 배치된 제2 채널 영역(CA2)을 포함한다. 제3 액티브층(A3)은 제3 소스 영역(SA3), 제3 드레인 영역(DA3) 및 제3 소스 영역(SA3)과 제3 드레인 영역(DA3) 사이에 배치된 제3 채널 영역(CA3)을 포함한다.
제1 내지 제3 액티브층(A1, A2, A3)은 비정질 규소, 다결정 규소, 산화물 반도체 등으로 만들어질 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 액티브층(A1, A2, A3)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경으로부터 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.
제1 내지 제3 소스 영역(SA1, SA2, SA3)은 각각 제1 내지 제3 채널 영역(CA1, CA2, CA3)을 사이에 두고 제1 내지 제3 드레인 영역(DA1, DA2, DA3)과 이격되어 배치된다. 예를 들어, 제1 내지 제3 소스 영역(SA1, SA2, SA3) 및 제1 내지 제3 드레인 영역(DA1, DA2, DA3)은 반도체 물질에 n형 불순물 또는 p형 불순물을 도핑하여 형성될 수 있다.
제1 내지 제3 액티브층(A1, A2, A3) 상에 제1 절연층(IL1)이 배치된다. 제1 절연층(IL1)은 게이트 절연층일 수 있다. 제1 절연층(IL1)은 질화 규소(SiNx), 산화 규소(SiO2), 산질화 규소(SiOxNy) 중 어느 하나로 이루어질 수 있다.
제1 절연층(IL1) 상에 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)이 배치된다. 제1 내지 제3 게이트 전극(G1, G2, G3)은 각각 제1 내지 제3 액티브층(A1, A2, A3)과 중첩하여 배치된다. 특히, 제1 내지 제3 게이트 전극(G1, G2, G3)은 각각 제1 내지 제3 액티브층(A1, A2, A3)의 제1 내지 제3 채널 영역(CA1, CA2, CA3)과 중첩하여 배치될 수 있다.
또한, 제1 절연층(IL1) 상에 제1 스캔 라인(SLn-1), 제2 스캔 라인(SLn) 및 기준 커패시터(Cr)의 일 전극(CE1)이 배치된다. 기준 커패시터(Cr)의 일 전극(CE1)은 제2 게이트 전극(G2)과 일체로 형성될 수 있다.
제1 내지 제3 게이트 전극(G1, G2, G3), 제1 및 제2 스캔 라인(SLn-1, SLn) 및 기준 커패시터(Cr)의 일 전극(CE1) 상에 제2 절연층(IL2)이 배치된다. 제2 절연층(IL2)은 질화 규소(SiNx), 산화 규소(SiO2), 산질화 규소(SiOxNy) 등의 무기 절연층 또는 유기 절연층일 수 있다.
제2 절연층(IL2) 상에 제1 내지 제3 소스 전극(S1, S2, S3) 및 제1 내지 제3 드레인 전극(D1, D2, D3)이 배치된다. 제1 소스 전극(S1)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제1 컨택홀(CH1)을 통해 제1 액티브층(A1)의 제1 소스 영역(SA1)과 접촉한다. 제1 드레인 전극(D1)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제2 컨택홀(CH2)을 통해 제1 액티브층(A1)의 제1 드레인 영역(DA1)과 접촉한다. 제2 소스 전극(S2)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제3 컨택홀(CH3)을 통해 제2 액티브층(A2)의 제2 소스 영역(SA2)과 접촉한다. 제2 드레인 전극(D2)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제4 컨택홀(CH4)을 통해 제2 액티브층(A2)의 제2 드레인 영역(DA2)과 접촉한다. 제3 소스 전극(S3)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제5 컨택홀(CH5)을 통해 제3 액티브층(A3)의 제3 소스 영역(SA3)과 접촉한다. 제3 드레인 전극(D3)은 제1 절연층(IL1) 및 제2 절연층(IL2)에 형성된 제6 컨택홀(CH6)을 통해 제3 액티브층(A3)의 제3 드레인 영역(DA3)과 접촉한다.
또한, 제2 절연층(IL2) 상에 공통 전원 라인(PL), 출력 라인(OL) 및 브릿지 전극(BE)이 배치된다. 브릿지 전극(BE)은 제2 절연층(IL2)에 형성된 제7 컨택홀(CH7)을 통해 제3 게이트 전극(G3)과 접촉한다.
제1 내지 제3 소스 전극(S1, S2, S3), 제1 내지 제3 드레인 전극(D1, D2, D3), 공통 전원 라인(PL), 출력 라인(OL) 및 브릿지 전극(BE) 상에 제3 절연층(IL3)이 배치된다. 제3 절연층(IL3)은 제1 내지 제3 박막 트랜지스터(T1, T2, T3)를 보호하고, 그 상면을 평탄화시키는 역할을 한다.
제3 절연층(IL3)은 질화 규소(SiNx), 산화 규소(SiO2), 산질화 규소(SiOxNy) 등의 무기 절연층 또는 유기 절연층일 수 있다. 예를 들어, 제3 절연층(IL3)은 감광성 고분자 수지로 만들어질 수 있다.
제1 내지 제3 절연층(IL1, IL2, IL3)은 개구부(155)를 정의한다. 개구부(155)를 통해 버퍼층(120)의 적어도 일부가 제1 내지 제3 절연층(IL1, IL2, IL3)으로부터 노출된다. 개구부(155)는 버퍼층(120)의 상부 영역 중 제1 내지 제3 절연층(IL1, IL2, IL3)과 중첩하지 않는 영역으로 정의될 수도 있다. 또한, 개구부(155)에서 제1 절연층(IL1)과 센싱 전극(SE)이 접촉하는 경계를 개구부(155)의 가장자리(151)라고 정의한다.
개구부(155)의 가장자리(151)는 평면상에서 폐곡선을 이루고, 도 2에 도시된 바와 같이, 폐곡선은 사각 형태를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 폐곡선은 원형, 다각형, 비정형 등의 다양한 형태를 가질 수 있다.
제3 절연층(IL3) 및 개구부(155) 상에 센싱 전극(SE)이 배치된다. 센싱 전극(SE)은 제3 절연층(IL3)에 형성된 제8 컨택홀(CH8)을 통해 제1 박막 트랜지스터(T1)의 제1 드레인 전극(D1)과 접촉하고, 제3 절연층(IL3)에 형성된 제9 컨택홀(CH9)을 통해 제3 박막 트랜지스터(T3)의 제3 게이트 전극(G3)과 연결된 브릿지 전극(BE)과 접촉한다.
본 발명의 일 실시예에 따른 센싱 전극(SE)의 적어도 일부는 제1 내지 제3 절연층(IL1, IL2, IL3)에 의해 정의된 개구부(155)에 배치된다. 즉, 센싱 전극(SE)의 적어도 일부는 제1 내지 제3 절연층(IL1, IL2, IL3)으로부터 노출된 버퍼층(120)과 직접 접촉한다. 개구부(155)에서 기판(110)과 센싱 전극(SE) 사이에는 제1 내지 제3 절연층(IL1, IL2, IL3)이 배치되지 않고 버퍼층(120)만 배치됨으로써, 지문 센싱 유닛(10)에서의 외광 반사를 감소시킬 수 있다. 이에 대하여는 뒤에서 자세하게 설명하기로 한다.
제3 절연층(IL3) 상에 기준 커패시터(Cr)의 타 전극(CE2)이 배치된다. 기준 커패시터(Cr)의 타 전극(CE2)은 센싱 전극(SE)과 일체로 형성될 수 있다. 즉, 기준 커패시터(Cr)의 타 전극(CE2)은 센싱 전극(SE)과 동일한 재료에 의해 동일한 공정으로 만들어질 수 있다.
센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2)은 금속 또는 투명 전도성 산화물(Transparent Conductive Oxide, TCO)을 포함할 수 있다. 예를 들어, 센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속 및 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속 중 어느 하나로 만들어질 수 있다. 또한, 센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2)은 인듐-주석 산화물(Indium Tin Oxide, ITO), 인듐-아연 산화물(Indium Zinc Oxide, IZO), 산화 아연(ZnO), CNT(carbon nanotube), 및 그래핀(graphene)과 같은 투명 전도성 산화물(TCO) 중 어느 하나로 만들어질 수도 있다. 또한, 센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2)은 다중막 구조를 가질 수도 있다.
센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2) 상에 보호층(130)이 배치된다. 보호층(130)은 유기 절연층 및 무기 절연층 중 적어도 하나를 포함할 수 있다. 보호층(130)은 센싱 전극(SE) 및 기준 커패시터(Cr)의 타 전극(CE2)을 보호하고, 그 상면을 평탄화시키는 역할을 한다.
도 5는 도 3의 A 영역을 확대하여 나타낸 단면도이다.
도 5를 참조하면, 지문(170)은 융선(ridge, 171)과 골(valley, 172)을 포함함으로써, 센싱 전극(SE)과의 거리에 차이가 발생한다. 즉, 융선(171)과 센싱 전극(SE) 사이의 거리는 골(172)과 센싱 전극(SE) 사이의 거리보다 작다. 이에 따라, 융선(171)과 센싱 전극(SE) 사이의 지문 정전 용량(Cf_ridge)과 골(172)과 센싱 전극(SE) 사이의 지문 정전 용량(Cf_valley)간에 차이가 발생한다.
상기한 바와 같이, 지문 정전 용량(Cf)의 차이에 따라, 지문 정전 용량(Cf)과 기준 정전 용량(Cr)의 정전 용량 커플링(Capacitive Coupling)에 의한 제3 게이트 전극(G3)의 게이트 전압(Vg)이 달라진다. 또한, 제3 게이트 전극(G3)의 게이트 전압(Vg)에 따라 제2 박막 트랜지스터(T2) 및 제3 박막 트랜지스터(T3)를 통해 흐르는 구동 전류(Id)가 달라진다. 센싱 구동부(미도시)는 구동 전류(Id)의 변화량에 따라, 터치 유무, 터치 좌표, 지문의 융선, 지문의 골 등을 검출할 수 있다.
도 6a는 도 3의 B 영역을 확대하여 나타낸 단면도이고, 도 6b는 도 4의 C 영역을 확대하여 나타낸 단면도이다.
도 6a를 참조하면, B 영역에서 기판(110)과 센싱 전극(SE) 사이에는 버퍼층(120) 및 제1 내지 제3 절연층(IL1, IL2, IL3)이 배치된다. 버퍼층(120) 및 제1 내지 제3 절연층(IL1, IL2, IL3)은 서로 다른 굴절률을 갖는 별도의 층으로 구성될 수 있다.
서로 다른 굴절률을 갖는 층간 계면에서는 외광 반사가 발생할 수 있다. 예를 들어, 도 6a에 도시된 바와 같이, 제2 절연층(IL2)이 약 1.75의 굴절률을 갖는 무기 절연층이고, 제3 절연층(IL3)이 약 1.5의 굴절률을 갖는 유기 절연층이라고 할 때, 지문 센싱 유닛(10)으로 입사된 외광(L)은 제2 절연층(IL2)과 제3 절연층(IL3) 간의 굴절률 차이에 의해 제2 절연층(IL2)과 제3 절연층(IL3)의 계면에서 반사되어 사용자에게 시인될 수 있다. 이와 같이, 층간 계면에서 발생하는 외광 반사에 의해 지문 센싱 유닛(10)을 포함하는 표시 장치의 표시 품질이 저하될 수 있다.
도 6b를 참조하면, C 영역에서 기판(110)과 센싱 전극(SE) 사이에는 복수의 절연층(IL1, IL2, IL3)이 배치되지 않고 버퍼층(120)만 배치된다. 즉, 개구부(155)에는 복수의 절연층(IL1, IL2, IL3)이 배치되지 않으므로, 굴절률이 서로 다른 층간 계면에서 발생하는 외광 반사를 방지할 수 있다. 이때, 기판(110)과 센싱 전극(SE) 사이에 배치된 버퍼층(120)은 기판(110)으로부터 지문 센싱 유닛(10)의 내부로 불순 원소의 침투를 방지하고 표면을 평탄화하는 역할을 하는 것으로, 약 1000Å 내지 약 5000Å의 두께(t)를 가질 수 있다. 예를 들어, 버퍼층(120)은 약 3000Å의 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 지문 센싱 유닛(10)은 기판(110) 상에 배치된 복수의 센싱 전극(SE) 및 복수의 센싱 전극(SE)에 각각 대응되는 복수의 개구부(155)를 갖는다. 이때, 복수의 개구부(155)의 전체 크기는 평면상에서 기판(110) 면적의 약 50% 내지 약 80%일 수 있다. 다시 말하면, 복수의 개구부(155)의 가장자리(151)는 각각 평면상에서 폐곡선을 이루고, 각각의 폐곡선에 의해 정의된 전체 면적은 기판(110) 면적의 약 50% 내지 약 80%일 수 있다. 즉, 본 발명의 일 실시예에 따른 제1 내지 제3 절연층(IL1, IL2, IL3) 각각의 전체 면적은 평면상에서 기판(110) 면적의 약 20% 내지 약 50%일 수 있다. 예를 들어, 제1 내지 제3 절연층(IL1, IL2, IL3)은 기판(110)의 전면에 형성된 후, 평면상에서 기판(110) 면적의 약 50% 내지 약 80%가 제거되고, 약 20% 내지 약 50%가 기판(110) 상에 남아 있을 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 복수의 절연층(IL1, IL2, IL3)이 기판(110) 전면에 배치되지 않고, 기판(110)과 센싱 전극(SE) 사이에서 적어도 일부가 제거됨으로써, 외광 반사를 감소시킬 수 있고, 표시 품질을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 지문 센싱 유닛의 반사율을 나타낸 그래프이다. 상세하게는, 도 7의 R1은 본 발명의 일 실시예에 따른 지문 센싱 유닛의 반사율을 나타낸 것으로, 특히, 개구부의 크기가 평면상에서 기판 면적의 75%일 때 지문 센싱 유닛의 반사율을 나타낸 것이다. 도 7의 R2는 종래의 지문 센싱 유닛의 반사율을 나타낸 것으로, 특히, 개구부가 없는 지문 센싱 유닛의 반사율을 나타낸 것이다. 즉, 도 7의 R2는 제1 내지 제3 절연층이 복수의 컨택홀을 제외한 기판 전면에 배치될 때 지문 센싱 유닛의 반사율을 나타낸 것이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 지문 센싱 유닛(10)의 반사율(R1)이, 종래의 지문 센싱 유닛의 반사율(R2)과 비교하여, 전체적으로 감소한 것을 알 수 있다. 상세하게는, 제1 내지 제3 절연층(IL1, IL2, IL3)에 의해 정의되는 개구부(155)의 크기가 평면상에서 기판(110) 면적의 75%일 때 지문 센싱 유닛(10)의 반사율(R1)은, 개구부(155)가 없는 종래의 지문 센싱 유닛의 반사율(R2)과 비교하여, 약 0.3%가 감소하였다.
본 발명의 일 실시예에 따른 지문 센싱 유닛(10)은 기판(110)과 센싱 전극(SE) 사이에 복수의 제1 내지 제3 절연층(IL1, IL2, IL3)에 의해 정의되는 개구부(155)를 가짐으로써, 외광 반사를 감소시킬 수 있고, 표시 품질을 향상시킬 수 있다.
이하, 도 8을 참조하여, 본 발명의 다른 일 실시예를 설명한다. 본 발명의 일 실시예와 동일한 구성에 대한 설명은 설명의 편의를 위해 생략한다.
도 8은 본 발명의 다른 일 실시예에 따른 지문 센싱 유닛의 일부를 나타낸 평면도이다.
도 8을 참조하면, 본 발명의 다른 일 실시예에 따른 지문 센싱 유닛(11)은 센싱 전극(SE)과 적어도 일부 중첩하는 비정형의 개구부(157)를 갖는다. 즉, 개구부(157)의 가장자리(152)는 평면상에서 폐곡선을 이루고, 폐곡선은 비정형의 형태를 가질 수 있다.
예를 들어, 제1 내지 제3 박막 트랜지스터(T1, T2, T3), 제1 스캔 라인(SLn-1), 제2 스캔 라인(SLn), 공통 전원 라인(PL) 및 출력 라인(OL)이 배치된 부분을 배선부라고 정의할 때, 제1 내지 제3 절연층(IL1, IL2, IL3)은 배선부와 중첩하는 영역에만 배치될 수 있다.
본 발명의 다른 일 실시예에 따른 지문 센싱 유닛(11)은, 일 실시예에 따른 지문 센싱 유닛(10)과 비교하여, 평면상에서 개구부(157)의 크기가 보다 커짐으로써, 지문 센싱 유닛(11)에서의 외광 반사를 최소화할 수 있다.
이하, 도 9을 참조하여, 본 발명의 또 다른 일 실시예를 설명한다. 본 발명의 일 실시예와 동일한 구성에 대한 설명은 설명의 편의를 위해 생략한다.
도 9는 본 발명의 또 다른 일 실시예에 따른 지문 센싱 유닛의 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 지문 센싱 유닛(12)은 버퍼층(120)을 포함하지 않는다. 본 발명의 또 다른 일 실시예에 따른 지문 센싱 유닛(12)은 기판(110), 기판(110) 상에 배치된 제1 내지 제3 박막 트랜지스터(T1, T2, T3), 제1 및 제2 스캔 라인(SLn-1, SLn), 공통 전원 라인(PL), 출력 라인(OL), 센싱 전극(SE), 제1 내지 제3 절연층(IL1, IL2, IL3) 및 보호층(130)을 포함한다.
제2 및 제3 절연층(IL2, IL3)은 개구부(158)를 정의한다. 개구부(158)를 통해 제1 절연층(IL1)의 적어도 일부가 제2 및 제3 절연층(IL2, IL3)으로부터 노출된다. 개구부(158)는 제1 절연층(IL1)의 상부 영역 중 제2 및 제3 절연층(IL2, IL3)과 중첩하지 않는 영역으로 정의될 수도 있다. 또한, 개구부(158)에서 제2 절연층(IL2)과 센싱 전극(SE)이 접촉하는 경계를 개구부(158)의 가장자리(153)라고 정의한다.
개구부(158)의 가장자리(153)는 평면상에서 폐곡선을 이루고, 폐곡선은 원형, 다각형, 비정형 등의 다양한 형태를 가질 수 있다
본 발명의 또 다른 일 실시예에 따른 센싱 전극(SE)의 적어도 일부는 제2 및 제3 절연층(IL2, IL3)에 의해 정의된 개구부(158)에 배치된다. 즉, 센싱 전극(SE)의 적어도 일부는 제2 및 제3 절연층(IL2, IL3)으로부터 노출된 제1 절연층(IL1)과 직접 접촉한다. 개구부(158)에서 기판(110)과 센싱 전극(SE) 사이에는 제2 및 제3 절연층(IL2, IL3)이 배치되지 않고 제1 절연층(IL1)만 배치됨으로써, 지문 센싱 유닛(12)에서의 외광 반사를 감소시킬 수 있다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 일 실시예에 따른 지문 센싱 유닛을 포함하는 표시 장치를 설명한다. 본 발명의 일 실시예와 동일한 구성에 대한 설명은 설명의 편의를 위해 생략한다.
도 10은 본 발명의 일 실시예에 따른 지문 센싱 유닛을 포함하는 표시 장치의 사시도이고, 도 11은 도 10의 III-III` 선을 따라 자른 단면도이다.
도 10을 참조하면, 표시 장치는 지문 센싱 유닛(10) 및 표시부(20)를 포함한다. 이때, 지문 센싱 유닛(10) 및 표시부(20)는 서로 분리된 형태로 도시되어 있으나, 이는 설명의 편의를 위한 것으로, 지문 센싱 유닛(10) 및 표시부(20)는 일체로 형성될 수 있다. 특히, 표시 장치는 지문 센싱 유닛(10)이 표시부(20) 상에 직접 배치된 온-셀(on-cell) 구조인 것을 전제로 설명한다. 다만, 이에 한정되는 것은 아니며, 지문 센싱 유닛(10)은 표시부(20) 내에 형성된 인-셀(in-cell) 구조일 수도 있다. 또한, 표시 장치는 유기 발광 표시 장치인 것을 전제로 설명하지만, 이에 한정되는 것은 아니며, 표시 장치는 액정 표시 장치일 수도 있다.
표시부(20)는 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 표시부(20)는 표시 영역(DA)에 매트릭스 형태로 배치된 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 실질적으로 마름모 형태를 갖는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 복수의 화소(PX)는 실질적으로 원형 또는 다각 형태 등 다양한 형태를 가질 수 있다.
표시부(20) 상에 지문 센싱 유닛(10)이 배치된다. 지문 센싱 유닛(10)은 터치 유무, 터치 좌표, 지문의 융선, 지문의 골 등을 검출하기 위하여 복수의 센싱 전극(SE)을 포함한다. 예를 들어, 도 10에 도시된 바와 같이, 지문 센싱 유닛(10)은 표시부(20)와 중첩하는 기판 전면에 배치된 복수의 센싱 전극(SE)을 포함할 수 있다. 이에 따라, 표시 장치의 전면에서 터치 또는 지문 센싱이 가능할 수 있다.
도 11을 참조하면, 표시부(20)는 베이스 기판(210), 구동 회로부(230), 화소 정의막(290), 유기 발광 소자(310) 및 박막 봉지층(320)을 포함한다.
베이스 기판(210) 상에 버퍼층(220)이 배치된다. 버퍼층(220)은 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 것으로, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 버퍼층(220)은 질화 규소(SiNx), 산화 규소(SiO2), 산질화 규소(SiOxNy) 중 어느 하나로 만들어질 수 있다. 다만, 버퍼층(220)은 반드시 필요한 것은 아니며, 생략될 수도 있다.
구동 회로부(230)는 버퍼층(220) 상에 배치된다. 구동 회로부(230)는 복수의 박막 트랜지스터(Tr) 및 커패시터(Cp)를 포함하는 부분으로, 유기 발광 소자(310)를 구동한다. 또한, 구동 회로부(230)는 일 방향을 따라 배치되는 게이트 라인(미도시), 게이트 라인과 절연 교차되는 데이터 라인(271) 및 공통 전원 라인(272)을 포함한다. 유기 발광 소자(310)는 구동 회로부(230)로부터 전달받은 구동 신호에 따라 빛을 방출하여 화상을 표시한다.
표시 장치는 하나의 화소(PX)에 두 개의 박막 트랜지스터(Tr)와 하나의 커패시터(Cp)가 구비된 2Tr-1Cap 구조를 가질 수도 있고, 하나의 화소(PX)에 셋 이상의 박막 트랜지스터(Tr)와 둘 이상의 커패시터(Cp)를 포함하는 다양한 구조를 가질 수도 있다.
커패시터(Cp)는 층간 절연막(245)을 사이에 두고 배치된 한 쌍의 전극(258, 278)을 포함한다. 여기서, 층간 절연막(245)은 유전체가 된다. 커패시터(Cp)에서 축전된 전하와 두 전극(158, 178) 사이의 전압에 의해 정전 용량이 결정된다.
박막 트랜지스터(Tr)는 반도체층(232), 게이트 전극(255), 소스 전극(276), 및 드레인 전극(277)을 포함한다. 반도체층(232)과 게이트 전극(255)은 게이트 절연막(240)에 의하여 절연된다. 박막 트랜지스터(Tr)는 선택된 화소(PX) 내의 유기 발광 소자(310)의 유기 발광층(312)에서 광을 방출시키기 위한 구동 전원을 제1 전극(311)에 인가한다. 이때, 게이트 전극(255)은 커패시터(Cp)의 일 전극(258)과 연결되고, 소스 전극(276) 및 커패시터(Cp)의 타 전극(278)은 각각 공통 전원 라인(272)과 연결되며, 드레인 전극(277)은 평탄화막(246)에 구비된 컨택홀을 통해 유기 발광 소자(310)의 제1 전극(311)과 연결된다.
평탄화막(246)은 층간 절연막(245) 상에 배치된다. 평탄화막(246)은 절연 재료로 만들어지며, 구동 회로부(230)를 보호한다. 평탄화막(246)과 층간 절연막(245)은 동일한 재료로 만들어질 수 있다.
평탄화막(246) 상에 제1 전극(311)이 배치된다. 제1 전극(311)은 화소 전극일 수 있으며, 양극(anode)일 수 있다. 제1 전극(311)은 도전성을 가지며, 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
제1 전극(311)이 투과형 전극인 경우, 제1 전극(311)은 투명 도전성 산화물을 포함한다. 투명 도전성 산화물로, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide) 중 적어도 하나가 사용될 수 있다. 제1 전극(311)이 반투과형 전극 또는 반사형 전극인 경우, 제1 전극(311)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 Cu 중 적어도 하나를 포함할 수 있다.
평탄화막(246) 상에 발광 영역을 구획하는 화소 정의막(290)이 배치된다. 이때, 발광 영역을 화소 영역이라고도 한다. 화소 정의막(290)은 고분자 유기물로 만들어질 수 있다. 예를 들어, 화소 정의막(290)은 폴리이미드(Polyimide, PI)계 수지, 폴리아크릴계 수지, PET 수지 및 PEN 수지 중 적어도 하나를 포함할 수 있다.
화소 정의막(290)은 화소 개구부(295)를 정의하며, 화소 개구부(295)를 통해 제1 전극(311)의 적어도 일부가 화소 정의막(290)으로부터 노출된다. 제1 전극(311)은 화소 정의막(290)과 적어도 일부 중첩하며, 화소 개구부(295)에서는 화소 정의막(290)과 중첩하지 않는다. 화소 개구부(295)는 제1 전극(311) 상부의 영역 중 화소 정의막(290)과 중첩하지 않는 영역으로 정의될 수도 있다. 또한, 화소 개구부(295)에서 화소 정의막(290)과 제1 전극(311)이 접촉하는 경계를 화소 개구부(295)의 가장자리(291)라고 정의한다.
제1 전극(311) 상에 유기 발광층(312)이 배치된다. 유기 발광층(312)은 제1 전극(311) 상에 배치된다. 구체적으로, 유기 발광층(312)은 제1 전극(311) 상의 화소 개구부(295)에 배치된다. 화소 개구부(295)를 정의하는 화소 정의막(290)의 측벽 및 화소 정의막(290)의 상부에도 유기 발광층(312)이 배치될 수 있다.
유기 발광층(312)은 발광 물질을 포함한다. 또한, 유기 발광층(312)은 호스트 및 발광 도펀트를 포함할 수 있다. 유기 발광층(312)은 공지의 물질에 의해 공지의 방법으로 제조될 수 있다. 예를 들어, 유기 발광층(312)은 진공 증착법, 스핀 코팅법, 캐스트법, LB법(Langmuir-Blodgett), 잉크젯 프린팅법, 레이저 프린팅법, 레이저 열전사법(Laser Induced Thermal Imaging, LITI) 등과 같은 다양한 방법에 의해 형성될 수 있다.
유기 발광층(312) 상에 제2 전극(313)이 배치된다. 제2 전극(313)은 공통 전극일 수 있으며, 음극일 수 있다. 제2 전극(313)은 투과형 전극, 반투과형 전극 또는 반사형 전극일 수 있다.
제2 전극(313)이 투과형 전극인 경우, 제2 전극(313)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, BaF, Ba, Ag 및 Cu 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 전극(313)은 Ag와 Mg의 혼합물을 포함할 수 있다. 제2 전극(313)이 반투과형 전극 또는 반사형 전극인 경우, 제2 전극(313)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 및 Cu 중 적어도 하나를 포함할 수 있다. 또한, 제2 전극(313)은 반사막이나 반투과막에 더하여, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어진 투명 도전막을 더 포함할 수 있다.
도시되지 않았으나, 제1 전극(311)과 유기 발광층(312) 사이에 정공 주입층(HIL) 및 정공 수송층(HTL) 중 적어도 하나가 더 배치될 수 있고, 유기 발광층(312)과 제2 전극(313) 사이에, 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나가 더 배치될 수 있다.
유기 발광 소자(310)가 전면 발광형일 경우, 제1 전극(311)은 반사형 전극이고, 제2 전극(313)은 투과형 전극 또는 반투과형 전극일 수 있다. 유기 발광 소자(310)가 배면 발광형일 경우, 제1 전극(311)은 투과형 전극 또는 반투과형 전극이고, 제2 전극(313)은 반사형 전극일 수 있다. 본 발명의 일 실시예에 따른 유기 발광 소자(310)는 전면 발광형이며, 제1 전극(311)은 반사형 전극이고, 제2 전극(313)은 반투과형 전극이다.
유기 발광 소자(310)를 보호하기 위해 제2 전극(313) 상에 박막 봉지층(320)이 배치된다. 박막 봉지층(320)은 수분이나 산소와 같은 외기가 유기 발광 소자(310)로 침투하는 것을 방지한다.
박막 봉지층(320)은 교호적으로 배치된 적어도 하나의 무기막(321, 323) 및 적어도 하나의 유기막(322)을 포함한다. 도 11에 도시된 바와 같이, 박막 봉지층(320)은 두 개의 무기막(321, 323)과 하나의 유기막(322)을 포함하고 있으나, 이에 한정되는 것은 아니다.
무기막(321, 323)은 Al2O3, TiO2, ZrO, SiO2, AlON, AlN, SiON, Si3N4, ZnO, 및 Ta2O5 중 하나 이상의 무기물을 포함한다. 무기막(321, 323)은 화학 증착(chemical vapor deposition, CVD)법 또는 원자층 증착(atomic layer depostion, ALD)법을 통해 형성된다. 다만, 이에 한정되는 것은 아니며, 무기막(321, 323)은 해당 기술 분야의 종사자에게 공지된 다양한 방법을 통해 형성될 수 있다.
유기막(322)은 고분자(polymer) 계열의 소재로 만들어진다. 고분자 계열의 소재는 아크릴계 수지, 에폭시계 수지, 폴리이미드, 및 폴리에틸렌 등을 포함한다. 유기막(322)은 열증착 공정을 통해 형성될 수 있다. 유기막(322)을 형성하기 위한 열증착 공정은 유기 발광 소자(310)를 손상시키지 않는 온도 범위 내에서 진행된다. 다만, 이에 한정되는 것은 아니며, 유기막(322)은 해당 기술 분야의 종사자에게 공지된 다양한 방법을 통해 형성될 수 있다.
박막의 밀도가 치밀하게 형성된 무기막(321, 323)이 주로 수분 또는 산소의 침투를 억제한다. 대부분의 수분 및 산소는 무기막(321, 323)에 의해 유기 발광 소자(310)로의 침투가 차단된다.
무기막(321, 323)을 통과한 수분 및 산소는 유기막(322)에 의해 다시 차단된다. 유기막(322)은 무기막(321, 323)에 비해 상대적으로 투습 방지 효과는 적다. 하지만, 유기막(322)은 투습 억제 외에 무기막(321, 323) 사이에서, 각 층들 간의 응력을 줄여주는 완충층의 역할도 함께 수행한다. 또한, 유기막(322)은 평탄화 특성을 가지므로, 유기막(322)에 의해 박막 봉지층(320)의 최상부면이 평탄해질 수 있다.
베이스 기판(210), 구동 회로부(230), 화소 정의막(290), 유기 발광 소자(310) 및 박막 봉지층(320)을 포함하는 표시부(20) 상에 지문 센싱 유닛(10)이 배치된다. 지문 센싱 유닛(10)과 표시부(20) 사이에 접착 부재(미도시)가 더 배치될 수 있다.
본 발명의 일 실시예에 따른 지문 센싱 유닛(10)은 제1 내지 제3 절연층(IL1, IL2, IL3)에 의해 정의된 개구부(155)를 갖는다. 지문 센싱 유닛(10)의 개구부(155)는 표시부(20)의 화소 개구부(295)와 중첩할 수 있다. 또한, 개구부(155)에 배치된 하나의 센싱 전극(SE)은 하나의 유기 발광 소자(310)에 대응될 수 있다. 즉, 하나의 센싱 전극(SE)은 하나의 제1 전극(311)과 중첩하여 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 하나의 센싱 전극(SE)은 복수의 유기 발광 소자(310)와 대응될 수 있다.
본 발명의 일 실시예에 따른 지문 센싱 유닛(10)은 기판(110)과 센싱 전극(SE) 사이에 복수의 제1 내지 제3 절연층(IL1, IL2, IL3)에 의해 정의되는 개구부(155)를 가짐으로써, 지문 센싱 유닛(10)에서의 외광 반사를 감소시킬 수 있고, 지문 센싱 유닛(10)을 포함하는 표시 장치의 표시 품질을 향상시킬 수 있다.
이상, 도면 및 실시예를 중심으로 본 발명을 설명하였다. 상기 설명된 도면과 실시예는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예를 생각해 내는 것이 가능할 것이다. 따라서, 본 발명의 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 지문 센싱 유닛 110: 기판
120: 버퍼층 155: 개구부
IL1: 제1 절연층 IL2: 제2 절연층
IL3: 제3 절연층 SE: 센싱 전극
20: 표시부 210: 베이스 기판
230: 구동 회로부 290: 화소 정의막
295: 화소 개구부 310: 유기 발광 소자
320: 박막 봉지층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 박막 트랜지스터;
    상기 버퍼층 상에 배치되며, 상기 버퍼층의 적어도 일부를 노출시키는 개구부를 정의하는 절연층; 및
    상기 개구부에 의해 노출된 상기 버퍼층 상에 배치되고, 상기 박막 트랜지스터와 연결된 센싱 전극;을 포함하는 지문 센싱 유닛.
  2. 제1 항에 있어서,
    상기 센싱 전극은 상기 버퍼층과 직접 접촉하는 지문 센싱 유닛.
  3. 제1 항에 있어서,
    상기 센싱 전극의 적어도 일부와 상기 기판 사이에는 상기 버퍼층만 배치되는 지문 센싱 유닛.
  4. 제1 항에 있어서,
    상기 개구부의 크기는 평면상에서 상기 기판 면적의 50% 내지 80%인 지문 센싱 유닛.
  5. 제1 항에 있어서,
    상기 절연층의 면적은 평면상에서 상기 기판 면적의 20% 내지 50%인 지문 센싱 유닛.
  6. 제1 항에 있어서,
    상기 개구부의 가장자리는 평면상에서 폐곡선을 이루고, 상기 폐곡선은 원형, 다각형 또는 비정형의 형태를 갖는 지문 센싱 유닛.
  7. 제1 항에 있어서,
    상기 버퍼층은 질화 규소(SiNx), 산화 규소(SiO2) 및 산질화 규소(SiOxNy) 중 어느 하나로 이루어진 지문 센싱 유닛.
  8. 제1 항에 있어서,
    상기 절연층은 제1 절연층, 제2 절연층 및 제3 절연층을 포함하는 지문 센싱 유닛.
  9. 제8 항에 있어서,
    상기 박막 트랜지스터는,
    상기 버퍼층과 상기 제1 절연층 사이에 배치된 액티브층;
    상기 제1 절연층과 상기 제2 절연층 사이에 배치된 게이트 전극; 및
    상기 제2 절연층과 상기 제3 절연층 사이에 배치된 소스 전극 및 드레인 전극;을 포함하는 지문 센싱 유닛.
  10. 기판;
    상기 기판 상에 배치된 박막 트랜지스터;
    상기 기판 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되며, 상기 제1 절연층의 적어도 일부를 노출시키는 개구부를 정의하는 제2 절연층; 및
    상기 개구부에 의해 노출된 상기 제1 절연층 상에 배치되고, 상기 박막 트랜지스터와 연결된 센싱 전극;을 포함하는 지문 센싱 유닛.
  11. 제10 항에 있어서,
    상기 센싱 전극은 상기 제1 절연층과 직접 접촉하는 지문 센싱 유닛.
  12. 제10 항에 있어서,
    상기 센싱 전극의 적어도 일부와 상기 기판 사이에는 상기 제1 절연층만 배치되는 지문 센싱 유닛.
  13. 제10 항에 있어서,
    상기 개구부의 크기는 평면상에서 상기 기판 면적의 50% 내지 80%인 지문 센싱 유닛.
  14. 제10 항에 있어서,
    상기 제1 절연층은 질화 규소(SiNx), 산화 규소(SiO2) 및 산질화 규소(SiOxNy) 중 어느 하나로 이루어진 지문 센싱 유닛.
  15. 제10 항에 있어서,
    상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제2 및 제3 절연층은 상기 제1 절연층의 적어도 일부를 노출시키는 상기 개구부를 정의하는 지문 센싱 유닛.
  16. 표시부 및 상기 표시부 상에 배치된 지문 센싱 유닛을 포함하고,
    상기 표시부는,
    베이스 기판; 및
    상기 베이스 기판 상에 배치된 유기 발광 소자;를 포함하고,
    상기 지문 센싱 유닛은,
    상기 표시부 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 박막 트랜지스터;
    상기 버퍼층 상에 배치되며, 상기 버퍼층의 적어도 일부를 노출시키는 개구부를 정의하는 절연층; 및
    상기 개구부에 의해 노출된 상기 버퍼층 상에 배치되고, 상기 박막 트랜지스터와 연결된 센싱 전극;을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 유기 발광 소자는,
    제1 전극;
    상기 제1 전극 상에 배치된 유기 발광층; 및
    상기 유기 발광층 상에 배치된 제2 전극;을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 센싱 전극은 상기 제1 전극과 중첩하고,
    상기 센싱 전극은 상기 버퍼층과 직접 접촉하는 표시 장치.
  19. 제17 항에 있어서,
    상기 베이스 기판 상에 배치되며, 상기 제1 전극의 적어도 일부를 노출시키는 화소 개구부를 정의하는 화소 정의막을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 개구부는 상기 화소 개구부와 중첩하는 표시 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102582392B1 (ko) * 2018-12-10 2023-09-26 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR20210008240A (ko) * 2019-07-11 2021-01-21 삼성디스플레이 주식회사 표시 장치
CN111221165B (zh) * 2020-01-10 2022-09-09 厦门天马微电子有限公司 显示面板及显示装置
CN111209896B (zh) * 2020-02-14 2022-11-22 厦门天马微电子有限公司 一种阵列基板、显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040081885A (ko) * 2003-03-17 2004-09-23 삼성전자주식회사 지문 인식장치 및 이의 제조방법
JP2005283255A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 圧力センサ
JP2013541780A (ja) * 2010-10-18 2013-11-14 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド 組合せタッチ、手書きおよび指紋センサ
KR101596377B1 (ko) * 2015-04-08 2016-02-22 실리콘 디스플레이 (주) 정전용량 지문센서

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102109166B1 (ko) * 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
US10203816B2 (en) 2013-05-07 2019-02-12 Egis Technology Inc. Apparatus and method for TFT fingerprint sensor
KR20160056759A (ko) 2014-11-12 2016-05-20 크루셜텍 (주) 이미지 스캔이 가능한 플렉서블 디스플레이 장치 및 이의 구동 방법
US9679182B2 (en) 2014-11-12 2017-06-13 Crucialtec Co., Ltd. Display apparatus capable of image scanning and driving method thereof
KR102393371B1 (ko) * 2015-01-08 2022-05-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102417117B1 (ko) * 2015-10-22 2022-07-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102629437B1 (ko) * 2017-10-26 2024-01-24 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그를 포함하는 유기발광표시장치
KR102014179B1 (ko) * 2017-12-08 2019-08-26 엘지디스플레이 주식회사 유기발광 표시장치와 그의 제조방법
CN109686758A (zh) * 2018-12-04 2019-04-26 武汉华星光电半导体显示技术有限公司 一种柔性显示面板及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040081885A (ko) * 2003-03-17 2004-09-23 삼성전자주식회사 지문 인식장치 및 이의 제조방법
JP2005283255A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 圧力センサ
JP2013541780A (ja) * 2010-10-18 2013-11-14 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド 組合せタッチ、手書きおよび指紋センサ
KR101596377B1 (ko) * 2015-04-08 2016-02-22 실리콘 디스플레이 (주) 정전용량 지문센서

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