KR20190092401A - 자체-정렬형 비아 - Google Patents

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KR20190092401A
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dielectric
layer
conductive interconnect
interconnect
plug
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KR1020197015034A
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제임스 엠. 블랙웰
케빈 엘. 린
로버트 엘. 브리스톨
라미 후라니
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인텔 코포레이션
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Abstract

예에서 집적 회로가 개시되고, 이는, 유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층; 제3 도전성 인터커넥트를 갖는 제2 층; 제2 도전성 인터커넥트를 제3 도전성 인터커넥트에 전기적으로 연결하는 제1 층과 제2 층 사이의 도전성 비아; 제1 층과 제2 층 사이에 수직으로 배치되고, 비아가 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그; 및 유전체 플러그를 덮는 유전체 캡을 포함한다.

Description

자체-정렬형 비아
본 개시 내용은 일반적으로 반도체 처리의 분야에, 더욱 특히, 이에 배타적인 것은 아니지만, 개선된 단락 마진을 위한 경화된 플러그에 대한 시스템 및 방법에 관련된다.
반도체들 및 유전체 재료들은, 종종 단위 길이 당 볼트로 표현되는, 파괴 전압을 갖는다. 일단 파괴 전압이 재료에 대해 초과되면, 이것은 절연체보다는 오히려 도전체처럼 작용할 수 있다.
본 개시 내용은 첨부 도면들과 함께 읽힐 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 피처들이 반드시 축척대로 그려지는 것은 아니며, 도시 목적들로만 사용된다는 점이 강조된다. 축척이, 명시적으로 또는 암시적으로, 도시될 때, 이것은 하나의 도시적인 예만을 제공한다. 다른 실시예들에서, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 또는 감소될 수 있다.
도 1은 본 명세서의 하나 이상의 예에 따른 반도체 디바이스의 절단 측면도이다.
도 2 내지 도 7은 본 명세서의 하나 이상의 예에 따른 반도체 제조 프로세스의 다양한 스테이지들의 도면들이다.
도 8은 본 명세서의 하나 이상의 예에 따른 반도체 제조 프로세스의 흐름도이다.
도 9는 본 명세서의 하나 이상의 예에 따른 반도체 디바이스 상의 비아 배치의 평면도이다.
도 10은 본 명세서의 하나 이상의 예에 따른 반도체 디바이스 상의 비아 배치의 평면도이다.
도 11은 본 명세서의 하나 이상의 예에 따른 경화된 플러그가 있는 반도체 디바이스의 절단 측면도 및 평면도이다.
도 12a는 본 명세서의 하나 이상의 예에 따른 자체-정렬형 비아를 생성하는 방법들의 흐름도들이다.
도 13 및 도 14는 도 12a 및 도 12b의 동작들을 도시하는 절단 측면도들이다.
도 15a 및 도 15b는 본 명세서의 추가적인 실시예를 도시하는 평면도들 및 측면도들이다.
도 16은 본 명세서의 하나 이상의 예에 따른 최종 구성을 도시하는 평면도 및 절단 측면도이다.
도 17a 및 도 17b는 본 명세서의 하나 이상의 예에 따라 제조된 웨이퍼의 평면도들이다.
도 18은 본 명세서의 하나 이상의 예에 따른 반도체 디바이스의 절단 측면도이다.
도 19는 본 명세서의 하나 이상의 예에 따른 집적 회로의 절단 측면도이다.
도 20은 본 명세서의 하나 이상의 예에 따른 집적 회로의 블록도이다.
다음의 개시 내용은, 본 개시 내용의 상이한 피처들을 구현하기 위한, 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 단순화하기 위해 컴포넌트들 및 배열들의 구체적인 예들이 아래에 설명된다. 이것들은, 물론, 단지 예들이고 제한적인 것으로 의도되는 것은 아니다. 추가로, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함과 명확성의 목적을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 자체로 구술하는 것은 아니다. 상이한 실시예들은 상이한 이점들을 가질 수 있고, 임의의 실시예의 어떠한 특정한 이점도 반드시 요구되는 것은 아니다.
본 명세서는 반도체 디바이스에서 단락 마진들을 개선하기 위해 경화된, 에칭-저항성 플러그를 제공하는 신규한 시스템 및 방법을 개시한다.
"무어의 법칙(Moore's Law)"은, Intel® Corporation의 공동 창립자인, Gordon Moore에 의한 관찰이다. IC들(integrated circuits)에서의 표면 영역의 제곱 단위 당 트랜지스터들의 수가 대략 매 12 내지 18개월마다 2배가 된다는 점을 Moore가 관찰하였다. 더 많은 트랜지스터들은 마이크로프로세서들, 메모리 칩들, 및 SoC들(systems on a chip)과 같은 IC들에 대한 더 많은 처리 전력, 더 높은 클록 속도들, 및 더 많은 피처들을 의미한다. 반도체 제조 시장이 고도로 경쟁적이기 때문에, 반도체 밀도는 종종 더 높은 수익성으로 변환된다. 따라서, 반도체 디바이스 상에 트랜지스터들, 인터커넥트들, 및 다른 피처들을 조밀하게 분포시켜 칩의 값을 증가시키는 것이 유리하다.
그러나, 무어의 법칙이 진행됨에 따라, 반도체 제조자들은, 제조 프로세스들에 의해서 뿐만 아니라 물리학 자체에 의해서 부과되는 제한들을 포함하는, 새로운 도전 과제들에 직면한다. 이러한 제한들 중 하나는 주어진 유전체 재료가 유전체 파괴 전압을 갖는다는 점이다. 수백만 또는 수십억개의 트랜지스터들 및 인터커넥트들이 단일 IC 상에 배치될 수 있는, VLSI(very large scale integration)의 목적들을 위해, 파괴 전압은 나노미터 당 볼트로 표현될 수 있다. 예를 들어, 재료가 나노미터 당 대략 1V의 파괴 전압을 가지면, 2개의 노드들 사이에 5V의 전위차가 있는 경우, 이러한 노드들은 단락을 초래할 수 있는 유전체 파괴를 회피하기 위해 적어도 5nm의 유전체 재료에 의해 분리될 필요가 있다.
반도체 제조자들에 대한 하나의 도전 과제는 IC의 하나의 층을 그 아래의 층에 수직으로 접속하는 비아들, 또는 달리 말하면 도전성 인터커넥트들의 배치이다. 비아들과의 도전 과제들 중 하나는 현실-세계 제조가 불확실성의 마진을 어떻게 처리하는지이다. 비아의 공칭 설계는 비아를 인터커넥트 트레이스 라인의 종점 위에 정확히 배치할 수 있고, 따라서 비아와 다른 트레이스 라인 사이에 충분한 공간을 남겨, 2개의 도전성 트레이스들 사이에 전기적 파괴가 발생하지 않는다는 점을 보장한다. 그러나 현실-세계 제조 불확실성을 설명하는 경우, 비아가 자신의 공칭 배치로부터 약간 벗어나는 것이 가능하다. 비아가 인터커넥트 아래로 약간 벗어나면, 많은 경우들에서 손해가 발생하지 않는다. 그러나 비아가 2개의 트레이스 라인들을 분리하는 유전체 재료 내로 나노미터 또는 그 2배를 벗어나면, 비아가 설계된 파괴 마진을 위반할 수 있는 위험이 존재하여, 비아와 대향 트레이스 라인 사이에 단락 위험성이 존재한다.
이러한 위험은, 비아의 의도된 배치를 더욱 지나서 트레이스 라인을 연장하는 것, 및 다음으로 2개의 트레이스 라인들 사이에 충분한 유전체 두께를 제공하는 것에 의해 많은 경우에 완화되어 단락이 발생하지 않는다는 점을 보장할 수 있다. 따라서, 비아는 단락의 위험성 없이 한 측면 또는 다른 측면으로 수 나노미터를 벗어날 수 있다. 그러나, 인터커넥트의 단부 상에 이러한 수 나노미터의 여분의 트레이스 라인을 추가하는 것에 의해, 수 나노미터의 회로 밀도가 손실된다. IC에서 이러한 수 나노미터를 수백만 또는 수십억개의 트레이스들과 곱하면, IC의 밀도 및 수반되는 수익성 양자 모두의 전반적 손실이 존재한다.
유리하게는, 본 명세서는, 밀도를 희생하지 않거나, 또는 밀도를 덜 희생하는, IC에서 단락의 위험성을 완화시키는 구조체들 및 방법들을 제공한다. 이것은 비아를 에칭하기 이전에 2개의 트레이스 라인들 사이에 에칭-저항성 플러그를 배치하는 것을 포함한다. 이러한 에칭-저항성 플러그는 에칭 프로세스에 의해 제거되지 않을 재료로 이루어질 수 있어서, 비아가 형성될 때, 자신의 의도된 위치로부터 비아 에칭이 약간 벗어나더라도, 경화된 플러그는 도전성 금속이 유전체 파괴 영역에서 퇴적되지 않는다는 점을 보장한다.
특정 실시예들은 양호한 에칭 특성들을 갖는 채움 가능 재료의 높은 종횡비 퇴적을 요구할 수 있다. 특정 실시예들은 희생성 HM(hard mask) 재료의 패터닝을 포함한다. 에칭 프로파일이 이러한 동작에서 적절하게 제어되면, 경화된 플러그에 대해 ALD(atomic layer deposition)-타입 막(예를 들어, Al2O3, ZrO2, HfO2, 또는 TiO2)이 사용될 수 있다. 대안적으로, SiC 또는 금속 산화물과 같은 스핀-온 재료가 고려될 수 있다. 스핀-온 재료 퇴적은, 웨이퍼 상에 전구체의 용액을 스핀 코팅하는 것 및 이것을 SiC로 변환하기 위해 경화 처리들을 적용하는 것에 의해 SiC(실리콘-탄화물) 박막들을 생성하는 방법이다. 결과적인 재료는 새로운 패터닝 스킴들을 가능하게 하는 별개의 에칭 속성들이 있는 로우-k 유전체이며, SiC는 SiN(실리콘 질화물) 및 SiO2(실리콘 이산화물)와 같은 다른 재료들에 대해 선택적으로 에칭된다. 다른 실시예들에서, 금속 산화물이 또한 사용될 수 있다.
스핀-온 SiC의 경화 조건들이 설계 동안 또한 고려될 수 있다. 예를 들어, 일 실시예에서, 유동성 SiC들은 N2 경화 하에서 650C에서 에칭 선택성을 나타낼 수 있지만, 수축은 약 44%이어서, 보이드들을 야기한다. 따라서, 반응성 산소 플라즈마와 함께 RTP(rapid thermal processing)가 사용될 수 있어, 14% 정도의 수축을 산출하고, 보다 적은 보이딩 및 양호한 에칭 선택성을 초래한다. 일반적으로, 설계자는 적절한 화학성을 도입하기 위해 반응성 종들을 선택해야 한다.
본 명세서의 실시예들은 희생성 하드 마스크 재료의 퇴적 및 패터닝 이후 경화된 플러그 재료의 퇴적을 포함한다. 일단 희생성 하드 마스크 재료가 제거되면, 플러그가 남는다. 다음으로, 금속 트레이스 라인들은 리세스들을 채우고, 알려진 방법들에 따라 폴리싱될 수 있다. 선택적으로, 하나 이상의 하드 마스크 재료가 다음으로 트레이스 라인들 위의 리세스들에서 퇴적될 수 있다. 특정 실시예들은 동일한 프로세스 및 집적 회로 내에서의 2개의 상이한 플러그 재료들의 사용을 또한 개시한다.
본 명세서의 추가의 실시예들은 설명되는 플러그들 위의 경화된 "캡(cap)"을 개시한다. 하드 캡의 사용으로, 플러그들 자체는 에칭에 대해 경화될 필요가 없다. 오히려, 경화 속성이 이러한 캡에 의해 제공될 수 있다. 캡들은 많은 상이한 방식들로 성장 또는 퇴적될 수 있다. 일 실시예에서, 선택적 성장 재료가 플러그에 대해 사용되고, 캡은 플러그들 위에 선택적으로 성장된다.
다른 실시예에서, 산-감응성 재료가 플러그 위의 층에서 퇴적될 수 있다. 베이크-온 프로세스에서, 이러한 산-감응성 재료는 플러그 내로 확산한다. 이러한 층은 세척되거나, 폴리싱되거나, 또는 에칭 제거된다. 다음으로, 제2 재료가 이러한 층 위에 퇴적된다. 제2 재료는 산-감응성 재료로 확산될 때 에칭 또는 세정 저항성이 있게 되는 속성을 갖는다. 다음으로, 산-감응성 재료로 하여금 제2 재료 내로 확산되게 하기 위해 스핀 프로세스 또는 다른 프로세스가 사용될 수 있다. 이러한 프로세스는 제한된 시간 동안, 또는 제한된 강도로일 수 있어, 산-감응성 재료는 실질적으로 플러그 위의 제2 재료의 부분 내로만 확산할 수 있다. 다음으로, 확산된 산-감응성 재료를 갖지 않는 제2 층의 부분들을 세척하기 위해 선택적 세정 또는 에칭이 사용된다. 나머지 부분들은 플러그들 위에 에칭-경화된 캡들을 형성한다.
본 명세서에 따라 형성되는 캡들은, 특정 실시예들에서, 돔 형상을 가질 수 있다. 유리하게는, 이러한 돔 형상은, 예상되는 마진 내에서, 캡 위에 퇴적되는 금속이 하향으로 그리고 단락 영역으로부터 멀리 흐르도록 배치될 수 있고, 따라서 비아들이 "자체-정렬(self-align)"하는 것을 돕는다.
본 설명은 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 문구들을 사용하고, 이들은 동일한 또는 상이한 실시예들 중의 하나 이상을 각각 지칭할 수 있다. 더욱이, 본 개시 내용의 실시예들에 관하여 사용되는 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어들이다. 본 개시 내용은 "위(above)", " 아래(below)", " 상부(top)", " 하부(bottom)", 및 "측부(side)"와 같은 관점-기반 설명들을 사용할 수 있고; 이러한 설명들은 논의를 용이하게 하는데 사용되며 개시되는 실시예들의 적용을 한정하도록 의도되는 것은 아니다. 첨부 도면들이 반드시 축척대로 그려지는 것은 아니다.
다음 상세한 설명에서, 예시적 구현들의 다양한 양태들은 해당 분야에서의 숙련자들에 의해 그들의 작업의 실체를 다른 해당 분야에서의 다른 숙련자들에게 전달하기 위해 통상적으로 이용되는 용어들을 사용하여 설명된다. 예를 들어, 본 명세서에서 사용되는 바와 같이, "하이-k 유전체(high-k dielectric)"는 실리콘 산화물보다 높은 유전 상수를 갖는 재료를 지칭한다. 다른 예에서, "인터커넥트(interconnect)"라는 용어는 IC와 연관된 하나 이상의 컴포넌트에 또는/및 다양한 이러한 컴포넌트들 사이에 전기적 접속성을 제공하기 위해 전기적 도전성 재료로 형성되는 임의의 엘리먼트를 설명하는데 사용된다. 일반적으로, "인터커넥트(interconnect)"는 트렌치들(때때로 "라인들(lines)"이라고 또한 지칭됨) 및 비아들 양자 모두를 지칭할 수 있다. 일반적으로, "트렌치(trench)"라는 용어는 IC 칩의 평면 내에 제공되는 층간 로우-k 유전체를 통상적으로 포함하는 인터커넥트 지지 층에 의해 격리되는 전기적 도전성 엘리먼트를 설명하는데 사용된다. 이러한 트렌치들은 몇몇 레벨들로 통상적으로 스택된다. 다른 한편, "비아(via)"라는 용어는 상이한 레벨들의 2개 이상의 트렌치들을 인터커넥트하는 전기적 도전성 엘리먼트를 설명하는데 사용된다. 그러한 목적으로, 비아들은 IC 칩의 평면에 실질적으로 수직으로 제공된다. 비아는 인접 레벨들에 있는 2개의 트렌치들 또는 인접하지 않은 레벨들에 있는 2개의 트렌치들을 인터커넥트할 수 있다. "금속화 스택(metallization stack)"이라는 용어는 IC 칩의 상이한 회로 컴포넌트들에 접속성을 제공하기 위한 하나 이상의 인터커넥트의 스택을 지칭한다.
도 1은, 다양한 실시예들에 따른, 복수의 전기적 도전성 인터커넥트들(104)을 하우징하는 인터커넥트 지지 층(102)을 포함하는 금속화 스택(100)의 측단면도이다. 단 하나의 인터커넥트(104)만 도시의 용이함을 위해 도 1에서 참조 번호로 라벨링되지만, 8개가 도 1에 도시된다. 8개의 인터커넥트들(104)이 도 1에 도시되더라도, 이것은 또한 단순히 도시의 용이함을 위한 것이고, 8개보다 많은, 또는 적은 인터커넥트들(104)이 본 개시 내용의 다양한 실시예에 따라 인터커넥트 지지 층(102) 상에 제공될 수 있다. 더욱이, 도 1에 도시되는 금속화 스택(100) 뿐만 아니라 도 2 내지 도 8a에 도시되는 구조체들은 그 안의 컴포넌트들의 상대적 배열들을 도시하도록 의도되는 것이라는 점, 및 다양한 금속화 스택들, 또는 이들의 부분들은 도시되지 않은 다른 컴포넌트들(예를 들어, 인터커넥트들(104)에 대한 전기 콘택트들)을 포함할 수 있다는 점에 주목한다.
일반적으로, 본 개시 내용의 구현들은, 예를 들어, N-형 또는 P-형 재료 시스템들을 포함하는 반도체 재료 시스템들로 조성되는 반도체 기판과 같은, 기판 상에서 형성되거나 또는 수행될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-인슐레이터 서브 구조체(silicon-on-insulator substructure)를 사용하여 형성되는 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은, 이에 제한되는 것은 아니지만 게르마늄, 인듐 안티모나이드, 납 텔루라이드(lead telluride), 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드, 인듐 갈륨 아세나이드, 갈륨 안티모나이드, 또는 III-V족, II-VI족, 또는 IV족 재료들의 다른 조합들을 포함하는, 실리콘과 조합될 수 있거나 또는 그렇지 않을 수 있는, 다른 재료들을 사용하여 형성될 수 있다. 기판이 형성될 수 있는 재료들의 몇몇 예들이 여기서 설명되더라도, 반도체 디바이스가 구축될 수 있는 기초로서 역할을 할 수 있는 임의의 재료가 본 개시 내용의 사상 및 범위 내에 속한다.
다양한 실시예들에서, 인터커넥트 지지 층(102)은 인터커넥트들(104)을 제공하기 위한 적절한 표면을 제공하는, 가능하게는 일부 층들 및/또는 디바이스들이 그 위에 이미 형성된, 임의의 이러한 기판을 포함할 수 있다. 도 1에 도시되는 예에서, 에칭 정지 층(106)은 인터커넥트 지지 층(102) 위에 배치되는 것으로 도시되고, 이러한 층은 인터커넥트들(104) 또는 집적 회로와 연관된 임의의 추가의 컴포넌트들의 제조 동안 밑에 있는 인터커넥트 지지 층(102) 내로의 에칭을 방지하는 또는 최소화하는 역할을 할 수 있다. 그러나, 이러한 층의 존재는 전적으로 선택적이고, 본 개시 내용의 실시예들은 도 1 내지 도 8a에 도시되는 에칭 정지 층(106) 내의 인터커넥트 지지 층(102) 상에서 수행될 수 있다. 다른 실시예들에서, 본 도면들에 도시되지 않은, 다른 층들은, 예를 들어, 산화물 격리 층과 같은, 절연 층과 같이, 인터커넥트들(104)의 퇴적 이전에, 인터커넥트 지지 층(102)의 적어도 일부 부분들 상에 제공될 수 있다.
더욱이, 도 1에 구체적으로 도시되지 않은, 다른 재료들 또는/및 층들이 금속화 스택의 인터커넥트들(104) 위에 제공될 수 있다. 하나의 이러한 재료는, 금속화 스택(100)의 인터커넥트들(104) 사이에 그리고 그 위에 퇴적될 수 있는, 예를 들어, 하나 이상의 ILD(interlayer dielectrics) 층들을 포함하는, 유전체 재료이다. 이러한 ILD 층들은, 로우-k 유전체 재료들과 같은, 집적 회로 구조체들에서의 그들의 적용 가능성에 대해 알려진 유전체 재료들을 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, SiO2(silicon dioxide), CDO(carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머들, FSG(fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기 실리케이트 유리(organosilicate glass)와 같은 유기 실리케이트들(organosilicates)을 포함한다. ILD 층들은 그들의 유전 상수를 추가로 감소시키기 위해 공극들(pores) 또는 에어 갭들(air gaps)을 포함할 수 있다.
도 2 내지 도 7은, 다양한 실시예들에 따른, 예를 들어, 인터커넥트들(104)이 있는 금속화 스택(100)과 같은, 복수의 전기적 도전성 인터커넥트들을 포함하는 금속화 스택의 제조에서의 다양한 예시적인 스테이지들을 도시한다. 도 2 내지 도 7에 관하여 아래에 논의되는 특정 제조 동작들이 금속화 스택(100)의 특정 실시예를 제조하는 것으로서 도시되더라도, 이러한 동작들 및/또는 사소한 수정들이 있는 동작들의 적어도 일부는, 본 명세서에서 논의되는 바와 같이, 금속화 스택(100)의 많은 상이한 실시예들을 제조하는데 적용될 수 있다. 도 2 내지 도 7에 관하여 아래에 논의되는 엘리먼트들 중 임의의 것은 위에 논의된 또는 본 명세서에서 달리 개시되는 이러한 엘리먼트들의 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 2는 인터커넥트 지지 층(102) 및 그 상에 제공되는 에칭 정지 층(106)을 포함하는 어셈블리(202)의 단면도를 도시한다. 인터커넥트 지지 층(102) 및 에칭 정지 층(106)에 관하여 위에 제공된 논의들은, 여기에 적용 가능하고, 따라서, 간결성의 관심들에서, 여기서 반복되지 않는다.
도 3은 어셈블리(202)(도 2)의 인터커넥트 지지 층(102) 위에 희생성 엘리먼트들(108)의 패턴을 제공하는 것에 후속하는 어셈블리(204)의 단면도를 도시한다. 단 하나의 희생성 엘리먼트(108)가 도시의 용이함을 위해 도 3에서 참조 번호로 라벨링되지만, 4개가 도 3에 도시된다. 4개의 희생성 엘리먼트들(108)이 도 3에 도시되더라도, 이것은 또한 단순히 도시의 용이함을 위한 것이고, 4개보다 많은, 또는 적은 희생성 엘리먼트들(108)이 본 개시 내용의 다양한 실시예들에 따라 인터커넥트 지지 층(102) 상에 제공될 수 있다.
일부 실시예들에서, 희생성 엘리먼트들(108)의 패턴은, 그 안의 모든 값들 및 범위들을 포함하는, 5 내지 800 나노미터 사이의 높이(즉, 도 3에 도시되는 예시적인 참조 좌표계의 z-방향에서의 치수), 및 그 안의 모든 값들 및 범위들을 포함하는, 5 내지 300 나노미터 사이의 폭(즉, 도 3에 도시되는 예시적인 참조 좌표계의 y-방향에서의 치수)를 갖는 복수의 평행 라인들일 수 있다. 다른 실시예들에서는, 후속 제조 단계들에서, 희생성 엘리먼트들(108)의 측벽들(즉, 인터커넥트 지지 층(102)에 실질적으로 수직인 엘리먼트들(108)의 면들) 상에 퇴적되는 전기적 도전성 재료가 적절하게 형상화된 그리고 적절하게 위치된 인터커넥트들을 형성하도록, 선택되는/설계되는 임의의 다른 적합한 패턴이 사용될 수 있다.
일부 실시예들에서, 희생성 엘리먼트들(108)의 종횡비(즉, 높이 대 폭의 비율)는 1 내지 10 사이, 예를 들어, 1 내지 5 사이 또는 1 내지 3 사이일 수 있다. 희생성 엘리먼트들(108)은 2개의 인접 엘리먼트들(108)의 인접 측벽들 상의 전기적 도전성 재료가 서로 접촉하지 않도록 희생성 엘리먼트들(108)의 측벽들 상의 원하는 두께의 전기적 도전성 재료를 퇴적하는 것을 허용하는 임의의 적합한 간격에 의해 이격될 수 있다. 예를 들어, 일부 실시예들에서, 상이한 희생성 엘리먼트들(108) 사이의 거리는 30 나노미터 초과, 예를 들어, 50 나노미터 초과일 수 있다.
일부 실시예들에서, 희생성 엘리먼트들(108)은 비-금속성 재료로 형성될 수 있다. 희생성 엘리먼트들(108)은, 예를 들어, 이방성 에칭을 사용하여, 그들의 측벽들 상에 퇴적되는 전기적 도전성 재료를 남기기 위해 차후에 에칭될 필요가 있을 것이므로, 희생성 엘리먼트들(108)로서 사용될 적절한 재료를 선택할 때 잠재적 후보 재료들의 에칭 속성들이 고려되어야 한다. 또한, 희생성 엘리먼트들(108)에 대한 잠재적 후보 재료의 에칭 속성들은 본 명세서에 설명되는 바와 같이 인터커넥트들을 형성하기 위한 잠재적 후보 전기적 도전성 재료의 관점에서 고려되어야 한다. 바람직하게는, 희생성 엘리먼트들(108)에 대한 재료 및 미래의 인터커넥트들(104)에 대한 전기적 도전성 재료는, 희생성 엘리먼트들(108)의 에칭이, 전기적 도전성 재료에 영향을 미치지 않도록, 또는 적절하게 작은 효과만을 갖도록, 충분히 별개인 에칭 속성들을 갖는다(즉, 이러한 2개의 재료들은 서로에 관하여 높은 에칭 선택성을 가져야 함). 적절한 에칭 특성들 외에도, 희생성 엘리먼트들(108)에 적합한 재료를 선택하는데 있어서의 일부 다른 고려 사항들은, 예를 들어, 매끄러운 막 형성, 낮은 수축, 및 탈가스의 가능성들, 및 (예를 들어, 낮은 전기 누설, 유전 상수의 적합한 값, 및 열 안정성과 같은) 양호한 유전체 속성들을 포함할 수 있다. 희생성 엘리먼트들(108)을 형성하는데 사용될 수 있는 재료들의 예들은, 이에 제한되는 것은 아니지만, SiO2(silicon dioxide), CDO(carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane), 폴리테트라플루오로에틸렌(polytetrafluoroethylene) 또는 PMMA(poly(methyl methacrylate))와 같은 유기 폴리머들, FSG(fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기 실리케이트 유리(organosilicate glass)와 같은 유기 실리케이트들(organosilicates)을 포함한다.
일부 실시예들에서는, 종래의 처리에서 통상적으로 행해지는 바와 같이, 예를 들어, (희생성 엘리먼트들(108)의 재료의 퇴적 이전에 또는 이후에) 패터닝과 조합하여, 화학 기상 퇴적 또는/및 플라즈마-강화 화학 기상 퇴적을 사용하여 인터커넥트 지지 층(102) 위에 희생성 엘리먼트들(108)이 제공될 수 있다. 일부 실시예들에서, 패터닝은 인터커넥트 지지 층(102) 위의 희생성 엘리먼트들(108)의 치수들 및 위치를 정의하는 포토레지스트 또는 다른 마스크들을 이용하는 임의의 패터닝 기술을 포함할 수 있다. 다른 실시예들에서, 패터닝은, 전자 빔(e-빔) 패터닝과 같은, 임의의 마스크 없는 패터닝 기술을 포함할 수 있다.
도 4는 어셈블리(206)(도 3)의 희생성 엘리먼트들(108) 사이의 개구들 내에 그리고 측벽들 상에 전기적 도전성 재료의 층(110)을 등각으로 퇴적하는 것에 후속하는 어셈블리(204)의 단면도를 도시한다. 등각 퇴적은, 구조체 내에/상에 형성되는 임의의 개구부의 측벽들 및 하부 상의 것을 포함하여, 주어진 구조체(이러한 경우, 어셈블리(204)의 희생성 엘리먼트(108)가 있는 인터커넥트 지지 층)의 임의의 노출된 표면 상의 특정 코팅(이러한 경우, 인터커넥트들(104)을 형성할 전기적 도전성 재료)의 퇴적을 일반적으로 지칭한다. 따라서, 등각 코팅은, 예를 들어, 단지 수평 표면들에만이 아니라, 주어진 구조체의 노출된 표면들에 도포되는 코팅으로서 이해될 수 있다. 일부 실시예들에서, 이러한 코팅은, 10% 이하, 15% 이하, 20% 이하, 25% 이하 등과 같은, 1% 내지 35%의 모든 값들 및 범위들을 포함하는, 35% 미만의 두께에서의 변형을 드러낼 수 있다. 등각 코팅 프로세스는, 예를 들어, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)와 같은 프로세스들로부터 선택될 수 있다.
다양한 실시예들에서, 층(110)의 두께, 특히 희생성 엘리먼트들(108)의 측벽들 상의 층(110)의 두께(즉, 도 3에 도시되는 예시적인 참조 좌표계의 y-방향으로의 치수)는, 후속 제조 단계들에서, 희생성 엘리먼트들(108)의 측벽들 상에 퇴적되는 전기적 도전성 재료가 적절한 치수들의 인터커넥트들(104)을 형성하도록 임의의 적합한 값들을 취할 수 있고, 후자는 아래에 보다 상세히 설명된다.
일부 실시예들에서, 미래의 인터커넥트들(104)에 대한 전기적 도전성 재료의 품질을 개선하기 위해 자신의 퇴적 이후에 층(110) 상에 어닐링 프로세스가 수행될 수 있다. 다양한 실시예들에서, 층(110)의 전기적 도전성 재료는 알루미늄, 구리, 텅스텐, 코발트, 루테늄, 니켈, 철, 및 몰리브덴 중 하나 이상, 및/또는 알루미늄, 구리, 텅스텐, 코발트, 루테늄, 망간, 마그네슘, 붕소, 인, 질소, 탄소, 및 황을 포함하는 하나 이상의 합금을 포함할 수 있다.
도 5는 어셈블리(206)(도 4)에서의 희생성 엘리먼트들(108) 사이의 개구들 내에 그리고 측벽들 상에 퇴적되는 전기적 도전성 재료의 층(110)의 이방성 에칭에 후속하는 어셈블리(208)의 단면도를 도시한다. 재료가 희생성 엘리먼트들(108)의 측벽들 상에만, 그리고 가능하게는 그 상부 상에만 남아 있지만, 희생성 엘리먼트들(108) 사이의 개구들에는 남아 있지 않도록, 층(110)의 전기적 도전성 재료를 에칭하는데 임의의 적합한 이방성 에칭 기술(수직 방향으로 균일하게 에칭하는 것)이 사용될 수 있다. 예를 들어, 플라즈마 에칭과 같은, 건식 에칭 기술들은, 통상적으로 등방성 에칭(즉, 모든 방향들에서의 에칭)을 초래하는 습식 에칭 기술들보다 에칭의 미세한 분해능 및 방향성을 제공하는 것으로 통상적으로 알려져 있다. 예를 들어, 금속성 Al(aluminum)으로 이루어진 층(110)은 휘발성 Al2Cl6을 형성하는 것에 의해 Cl(chlorine) 플라즈마로 용이하게 그리고 이방성으로 에칭될 수 있으며, 여기서 휘발성 Al2Cl6 이 제거되어, 희생성 엘리먼트들(108)의 측벽들 상에만, 그리고 가능하게는 상부 상에만 남는 패터닝된 Al을 초래한다. 층(110)의 전기적 도전성 재료의 수직 이방성 에칭은 희생성 엘리먼트들(108)의 측벽들 상의 전기적 도전성 재료의 부분이 마찬가지로 제거되도록 수행될 수 있고, 이는 유리하게도 희생성 엘리먼트들(108)의 측벽들 상의 전기적 도전성 재료의 표면 거칠기를 감소시킬 수 있다.
도 4 및 도 5는 희생성 엘리먼트들(108)의 측벽들 상에 전기적 도전성 재료를 퇴적하기 위한 하나의 예시적인 실시예를 도시한다. 다른 실시예들에서는, 다른 기술들이 사용될 수 있다. 예를 들어, 도 4에 도시되는 등각 퇴적 프로세스 대신, 희생성 엘리먼트들(108)의 측벽들 상에만, 또는 실질적으로 이들 상에만 직접 전기적 도전성 재료를 퇴적하는 다른 프로세스들이 사용될 수 있다. 이러한 대안적인 처리는, 수평 표면들 상의 네트 퇴적이 없고 측벽 퇴적, 증발 퇴적 또는 e-빔 퇴적만이 있는 고 리-스퍼터 레이트로의 마그네트론 스퍼터링과 같은 PVD(physical vapor deposition) 프로세스들을 예를 들어 포함할 수 있고, 위에 설명된 이방성 에칭에 대한 필요성 없이 도 5에 도시되는 바와 같은 어셈블리(208)를 직접 초래할 수 있다. 희생성 엘리먼트들(108)의 측벽들 상의 전기적 도전성 재료의 두께에 관한 고려 사항들 뿐만 아니라, 위에 제공된 전기적 도전성 재료의 선택 및 가능한 어닐링에 관한 고려 사항들은 이러한 대안적인 퇴적 프로세스들에 적용 가능하고, 따라서, 간결성의 관심들에서, 여기서 반복되지 않는다.
위에 설명된 희생성 엘리먼트들(108)의 측벽들 상에 전기적 도전성 재료를 퇴적하는데 사용되는 임의의 퇴적 기술에 대해, 이러한 재료의 후속 에칭을 위해 희생성 엘리먼트들(108)의 재료를 노출시키기 위해, 어셈블리(208)의 평탄화가 후속하여 수행될 수 있다. 평탄화는 습식 또는 건식 평탄화 프로세스들을 사용하여 수행될 수 있다. 일 실시예에서, 평탄화는 CMP(chemical mechanical planarization)를 사용하여 수행되며, 이는 희생성 엘리먼트들(108)의 상부 표면들을 덮을 수 있는 전기적 도전성 재료의 오버버든을 제거하는데 폴리싱 표면, 연마재 및 슬러리를 이용하여 후속 에칭을 위해 이러한 표면들을 노출시키는 프로세스로 이해될 수 있다.
도 6은 어셈블리(208)(도 5)에서의 희생성 엘리먼트들(108)의 측벽들 상에 퇴적되는 전기적 도전성 재료 사이로부터의 희생성 엘리먼트들(108)의 제거에 후속하는 어셈블리(210)의 단면도를 도시한다. 일부 실시예들에서, 이러한 제거는 희생성 엘리먼트들(108)의 재료를 수직으로 에칭 제거하기 위한 이방성 에칭을 포함할 수 있다. 이러한 에칭에서 사용되는 에칭제들은 전기적 도전성 재료를 에칭하기 위해 위에 설명된 것들과 상이할 것이고, 그 이유는 이번에는, 바람직하게는, 전기적 도전성 재료가 에칭되지 않을 것이기 때문이다. 희생성 엘리먼트들(108)을 이방성 에칭하기에 적합한 임의의 물질이 어셈블리(210)를 형성하는데 사용될 수 있다.
희생성 엘리먼트들(108)의 제거는, 복수의 인터커넥트들(104)을 형성하는, 예를 들어, 어셈블리(210)에 도시되는 바와 같이, 전기적 도전성 엘리먼트들의 패턴을 형성하는 것을 초래한다. 실제로, 도 6에 도시되는 어셈블리(210)는 도 1에 도시되는 금속화 스택(100)과 실질적으로 동일하다. 다양한 실시예들에서, 각각의 인터커넥트(104)의 평균 폭은 5 내지 30 나노미터 사이일 수 있고, 한편 각각의 인터커넥트의 평균 높이는 5 내지 800 나노미터 사이일 수 있다.
도 7은, 예를 들어, 본 명세서에 설명되는 ILD 재료들 중 임의의 것과 같은, 적합한 유전체 재료(112)로 어셈블리(210)(도 6)의 인터커넥트들(104) 사이의 공간들을 채우는 것에 후속하는 어셈블리(212)의 단면도를 도시한다. 일부 실시예들에서, 유전체 재료(112)는, 종래의 처리에서 통상적으로 행해지는 바와 같이, 예를 들어, CVD 및/또는 플라즈마-강화 CVD를 사용하여 인터커넥트들(104) 사이의 공간들 내에 제공될 수 있다. 또 다른 실시예들에서, 유전체 재료(112)는 고체 유전체 재료들로의 액체 전구체들의 가교 결합을 수반하는 코팅 기술들을 사용하여 인터커넥트들(104) 사이의 공간들에 형성되는 유전체 재료를 포함할 수 있다.
일부 실시예들에서, 어셈블리(210)의 인터커넥트들(104)의 표면들 중 일부 또는 전부는, 예를 들어, 표면 오염을 감소시키고, 인터페이스 트랩들을 최소화하고, 접착을 촉진하고, 및/또는 재료들의 상호 확산을 감소시키기 위해, 유전체(112)를 도포하기 이전에 세정 또는 처리될 수 있다.
예를 들어, 인터커넥트들(104)의 표면들은 화학적 또는 플라즈마 세정을 사용하여, 또는 제어된 환경에서 열을 인가하여 세정될 수 있다.
일부 실시예들에서, "인터페이스 층(interface layer)"은, 다른 인터페이스 층들의 자발적이고 비제어된 형성을 방지, 감소, 또는 최소화하기 위해, 어셈블리(210)의 인터커넥트들(104) 상의, 특히, 인터커넥트들(104)의 측벽들 상의 사이에 도포될 수 있다.
일부 실시예들에서는, 인터커넥트들(104)의 전기적 도전성 재료와 인터커넥트들(104) 사이의 공간을 채우는 유전체(112)의 재료(들) 사이의 접착을 촉진하기 위해, 접착 촉진제 또는 접착 층이 유전체(112)의 도포 이전에 도포될 수 있다. 인터커넥트들의 전기적 도전성 재료와 유전체(112) 사이에 접착 층을 형성하는데 사용될 수 있는 예시적인 재료들은 이에 제한되는 것은 아니지만 SAM들(self-assembled monolayers)과 같은 분자 종들을 포함한다. 이러한 분자들은 헤드 그룹, 알칸 체인, 및 엔드 그룹을 통상적으로 포함한다. 헤드 그룹은 도전성 재료와의 본딩을 형성하는 티올 또는 니트릴일 수 있다. 엔드 그룹은 유전체와의 본딩들을 형성하는 아민, 실란, 에톡시 실란, 클로로 실란 또는 아미노 실란일 수 있다.
일부 실시예들에서, 어셈블리(210)의 인터커넥트들(104) 사이의 공간들을 유전체 재료로 채우기 이전에, 확산 배리어 층은, 이러한 엘리먼트들 외로의 그리고 주위의 유전체 재료(112) 내로의 인터커넥트들(104)의 전기적 도전성 재료의 확산을 방지하기 위해, 인터커넥트들(104)의 적어도 일부, 바람직하게는 전부의 측벽들 상에서, 본 명세서에 설명되는 바와 같은 임의의 적합한 등각 퇴적 기술들을 사용하여, 등각으로 퇴적될 수 있다. 다양한 실시예들에서, 확산 배리어 층은 전기적 도전성, 반도체성, 또는 유전체성일 수 있다. 확산 배리어 층에 사용될 수 있는 재료들의 예들은, 이에 제한되는 것은 아니지만, Ta(tantalum), TaN(tantalum nitride), Ti(titanium), TiN(titanium nitride), Ru(ruthenium), Co(cobalt), SiN(silicon nitride), SiC(silicon carbide), SiO2(silicon dioxide), Al2O3(aluminum oxide) 등 중 하나 이상을 포함한다.
추가의 실시예들에서, 본 방법은, 확산 배리어 층의 재료와 인터커넥트들(104) 사이의 공간을 채울 유전체(112)의 재료(들) 사이의 접착을 촉진하기 위해, 확산 배리어 층으로 덮이는 인터커넥트들(104)의 적어도 일부의 측벽들 상에 배리어-유전체 접착 층을 제공하는 단계를 추가로 포함할 수 있다. 배리어-유전체 접착 층을 형성하는데 사용될 수 있는 예시적인 재료들은, 이에 제한되는 것은 아니지만, 탄탈륨, 티타늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 몰리브덴 질화물 등을 포함한다.
전기적 도전성 엘리먼트들(104) 사이의 공간들을 유전체 재료(112)로 채운 이후에, 인터커넥트들(104)이 추가의 회로 엘리먼트들(도 7에 구체적으로 도시되지 않음)에 전기적으로 접속될 수 있도록, 인터커넥트들(104)의 상부 표면들을 노출시키기 위해, 예를 들어, 위에 설명된 평탄화 기술들 중 임의의 것을 사용하여, 선택적으로 평탄화가 다시 수행될 수 있다.
인터커넥트들(104)의 전기적 도전성 재료, 통상적으로는 금속을, 스페이서 유사 방식으로(즉, 희생성 엘리먼트들(108) 주위의 "스페이서"로서) 퇴적하는 것에 의한, 그리고, 위에 설명된 바와 같이, 희생성 엘리먼트들(108)의 제거가 뒤따르는, 인터커넥트들(104)을 제조하는 것은, 본 명세서에 설명되는 인터커넥트들을 제조하는 방법들에 주어진 "감산적 금속 스페이서 기반 퇴적(subtractive metal spacer based deposition)"이라는 이름에 타당성을 부여한다. 이러한 방법들을 구현하는 것은, 특히, 먼저, 금속의 층을 퇴적하고, 다음으로 이러한 금속을 패터닝하여 원하는 형상들 및 원하는 패턴들의 인터커넥트들을 형성하는 것에 의해 인터커넥트들을 제공하는 종래의 방법들에 비교할 때, 몇몇 이점들을 실현하는 것을 허용할 수 있다.
하나의 이점은 본 명세서에 설명되는 방법들이 인터커넥트들의 퇴적 동안 다이의 프레임에서 정렬 및 계측 마크들을 불명료하게 하지 않는다는 점이다.
다른 이점은 종래 기술의 제조 방법들을 사용하여 달성될 수 있는 것에 비교하여 그들의 측벽들 상에서 감소된 표면 거칠기를 갖는 결과적인 인터커넥트들에 관련된다. 일부 실시예들에서, 해당 인터커넥트의 높이를 따른, 본 명세서에 설명되는 방법들을 사용하여 형성되는 개별 인터커넥트의, 예를 들어, 개별 인터커넥트(104)의 폭(즉, 도면들에 도시되는 예시적인 참조 시스템의 y-방향에서의 치수)은, 인터커넥트의 높이를 따른 인터커넥트의 평균 폭의 10% 미만, 바람직하게는 5% 미만, 예를 들어, 3 또는 2% 미만만큼 변할 수 있다. 인터커넥트의 높이를 따른 평균 폭에 비해, 특정, 상대적으로 적은 양 미만만큼 변하는 인터커넥트의 폭을 갖는 것은 인터커넥트의 측벽들이 상대적으로 낮은 표면 거칠기를 갖는다는 점을 표시한다. 이러한 상대적으로 느린 표면 거칠기는 본 명세서에 설명되는 바와 같은 전기적 도전성 인터커넥트들을 형성하는 방법들을 사용하여 유리하게 달성될 수 있고, 종래 기술의 제조 기술들을 사용하여 것을 달성하는 것이 가능하지 않았다.
본 명세서에 설명되는 바와 같은 금속화 스택들은 아날로그 회로, 로직 회로, 또는 메모리 회로에 대한 마이크로프로세서 디바이스의 금속 층들에서 사용될 때 특히 유리할 수 있고, 기존의 CMOS(complementary metal oxide semiconductor) 프로세스들과 함께 형성될 수 있다.
도 8은, 다양한 실시예들에 따른, 본 명세서에 설명되는 감산적 금속 스페이서 기반 퇴적을 요약하는, 금속화 스택(예를 들어, 복수의 전기적 도전성 인터커넥트들(104)을 포함하는 금속화 스택(100))을 제조하는 예시적인 방법(800)의 흐름도이다. 방법(800)의 동작들이 각각 한 번 그리고 특정 순서로 도시되더라도, 이러한 동작들은 임의의 적합한 순서로 수행될 수 있고 원하는 대로 반복될 수 있다. 예를 들어, 하나 이상의 동작은 인터커넥트들의 다수의 패턴들을 실질적으로 동시에 제조하기 위해 병렬로 수행될 수 있다. 다른 예에서, 평탄화 동작들은, 필요에 따라, 상이한 순서로 수행될 수 있다.
802에서, 인터커넥트 지지 층이 제공될 수 있다. 802에서 제공되는 인터커넥트 지지 층은 본 명세서에 개시되는 인터커넥트 지지 층(102)의 실시예들 중 임의의 것(예를 들어, 금속화 스택(100)에 관하여 본 명세서에서 논의되는 실시예들 중 임의의 것 또는 도 2 내지 도 7에 도시되는 임의의 어셈블리들)의 형태를 취할 수 있다.
804에서, 희생성 비-금속 엘리먼트의 패턴이 제공될 수 있다. 804에서 제공되는 희생성 비-금속 엘리먼트들은, 예를 들어, 본 명세서에 개시되는 희생성 엘리먼트들(108)의 실시예들 중 임의의 것의 형태를 취하고, 이에 따라 제공될 수 있다. 일부 실시예들에서, 희생성 엘리먼트들은 802의 인터커넥트 지지 층과 접촉을 이루도록 804에서 제공될 수 있다. 다른 실시예들에서, 인터커넥트 지지 층과 희생성 엘리먼트들, 예를 들어 에칭 정지 층 또는 절연 층 사이에 중간 재료가 배치될 수 있다.
806에서, 전기적 도전성 재료, 예를 들어, 금속이 희생성 엘리먼트들의 측벽들 상에 제공될 수 있다. 희생성 엘리먼트들의 측벽들 상에 806에서 제공되는 전기적 도전성 재료는 본 명세서에 개시되는 실시예들 중 임의의 것의 형태를 취하고, 이에 따라 제공될 수 있다.
808에서, 희생성 엘리먼트들은 그들의 측벽 상에 제공되는 전기적 도전성 재료 사이로부터 제거될 수 있다. 808에서의 희생성 엘리먼트들의 제거는 본 명세서에 개시되는 실시예들 중 임의의 것에 따라 수행될 수 있다.
선택적 프로세스 810에서는, 808에서 희생성 엘리먼트들의 제거 이후에 남아 있는 전기적 도전성 엘리먼트들 위에 확산 배리어 라이너가 퇴적될 수 있다. 810에서 제공되는 확산 배리어 라이너는 본 명세서에 개시되는 확산 배리어 라이너의 실시예들 중 임의의 것의 형태를 취하고, 이에 따라 제공될 수 있다.
선택적인 프로세스 812에서는, 808에서 희생성 엘리먼트들의 제거 이후에 남아 있는 전기적 도전성 엘리먼트들 사이에, 그리고 가능하게는 그 위에, 유전체 재료, 예를 들어, ILD가 퇴적될 수 있다. 이러한 유전체 재료는, 선택적으로, 주위의 유전체로부터 전기적 도전성 엘리먼트들의 상부 표면들을 노출시키도록 평탄화될 수 있다. 812에서 제공되는 유전체 재료 뿐만 아니라 이들의 평탄화는 본 명세서에 개시되는 유전체 재료(112)의 실시예들 중 임의의 것의 형태를 취하고, 이에 따라 제공 및/또는 평탄화될 수 있다.
방법(800)은 금속화 스택(100) 또는 이러한 스택을 포함하는 임의의 디바이스들의 다른 컴포넌트들의 제조에 관련된 다른 제조 동작들을 추가로 포함할 수 있다. 예를 들어, 방법(800)은 다양한 세정 동작들, 및/또는 IC 컴포넌트 내에, 또는 이와 함께 금속화 스택(100)을 통합하기 위한 동작들일 수 있다.
도 9는 본 명세서의 하나 이상의 예에 따른 집적 회로(900)의 선택된 엘리먼트들의 평면도이다. 이러한 예에서는, 집적 회로(900)가 기판(902) 상에 구축되고, 이는 또한 본 명세서에 개시되는 바와 같은 ILD(interlayer dielectric) 일 수 있다. 회로 상의 다양한 인터커넥트들의 금속성 트레이스 라인들일 수 있는, 복수의 도전성 금속 라인들(904)이 기판(902) 상에 배치된다. 트레이스 라인들(904-1 및 904-2) 사이에는 안전 갭이 정의된다는 점에 주목한다. 이러한 안전 갭은 트레이스 라인(904-1)과 트레이스 라인(904-2) 사이에 충분한 유전체 분리를 제공하도록 선택되어, 유전체 파괴를 야기하는 것에 의해 회로의 동작 전압이 2개의 트레이스 라인 사이의 단락을 야기하지 않을 것이다. 이러한 거리는, 순간적인 파괴가 발생하지 않을 뿐만 아니라, IC의 설계된 수명에 걸쳐, 유전체 파괴가 발생하지 않도록 합리적으로 계산된다는 점을 보장하도록 또한 선택될 수 있다. 이것은 제조자의 명성에 영향을 줄 수 있는 핵심 신뢰성 인자일 수 있다.
이러한 경우, 예를 들어 기판(902)의 층 위의 또는 아래의 트레이스들에 인터커넥트 트레이스 라인(904-2)을 접속시키는 비아(906)가 또한 배치되어야 한다.
도 9는, 비아(906)가 트레이스 라인(904-2) 내에 약간 배치되는, 비아(906)의 공칭 배치를 도시한다. 비아(906)가 트레이스 라인(904-2) 내에 머무르는 한, 안전 갭이 유지되고, 2개의 트레이스 라인들 사이에 단락이 존재하지 않는다.
그러나, 도 9는, 트레이스 라인(904-2)의 단부 위에 약간 벗어나는, 오정렬된 비아(906-2)를 또한 도시한다. 이러한 비아는 단지 수 나노미터 벗어날 수 있지만, 이것은 트레이스 라인(904-1)과 비아(906-2) 사이에 안전 갭이 유지되지 않기 때문에 단락 위험성을 생성하기에 충분할 수 있다. 따라서, 동작에서, 이들 2개 사이에 단락이 발생할 수 있어, 집적 회로로 하여금 고장나게 한다. 이러한 단락은, 회로의 정상 동작 전압에 응답하여서와 같이, 즉시 발생될 수 있거나, 또는 이러한 단락은 너무 작은 유전체가 전압에 의해 스트레스를 받기 때문에 시간에 걸쳐 발생될 수 있고, 따라서 장기적 신뢰성 이슈를 생성한다는 점에 주목한다. 따라서, 단락 위험성은 즉시적이거나 또는 1-회성 위험성일 뿐만 아니라, 집적 회로의 수명에 영향을 또한 미칠 수 있다.
도 10은 "느슨한(loose)" 인터커넥트 배치를 사용하는 것에 의해 안전 갭을 유지하는 방법을 도시한다. 이러한 경우, 인터커넥트(904-2)는 도 9에서보다 약간 길게 되도록 설계되어, 인터커넥트(904-2)의 단부는 비아(906-1)의 공칭 배치 외부로 수 나노미터 연장된다. 인터커넥트(904-2 및 904-1) 사이에 안전 갭이 여전히 유지된다.
이것의 이점은, 자신의 의도된 배치로부터 좌측으로 수 나노미터를 벗어난, 오정렬된 비아(906-2)의 경우에서 볼 수 있다. 그러나, 일부 추가적인 안전성 마진이 인터커넥트(904-2)의 길이에 구축되었기 때문에, 안전 갭이 여전히 유지된다. 따라서, 집적 회로의 무결성 및 신뢰성은 순간적으로 그리고 시간에 걸쳐 양자 모두에서 유지된다.
그러나, 도 10의 구성에 대한 하나의 단점은 반도체 밀도가 절충된다는 점이다. 단 하나의 트레이스 라인이 증가된 마진으로 여기에 도시되지만, 실제로 현실-세계 애플리케이션에서는, 이러한 안전성 마진의 증가는 회로 기능들을 올바르게 보장하기 위해 수백만 또는 수십억 회 반복될 필요가 있을 수 있다는 점이 주목되어야 한다. 따라서, 반도체 밀도가 희생되고, IC는 실질적으로 더 커져야 하거나, 또는 더 적은 트랜지스터들을 포함해야 한다. 따라서, 집적 회로는 더 큰 밀도가 유지될 수 있는 경우보다 덜 수익성이 있을 수 있다.
도 11은 칩 밀도의 손실 없이 또는 칩 밀도의 손실이 덜한 채로 안전성 마진을 보존하는 경화된 플러그의 배치의 방법 및 구조체를 도시한다.
도 11의 예에서, 비아(906)는 하드 마스크(1104)를 통해 트레이스 라인(904)까지 하향으로 에칭되는 것으로 도시된다. 이러한 도시에서, 비아(906)는 이전의 2개 도면들에서와 같이 좌측으로 약간 오정렬되었다는 점을 알 수 있다. 따라서, 이러한 절단 측면도에서, 비아(906)는 트레이스 라인(904-2)의 에지 너머 수 나노미터에 있고, 비아(906)가 인터커넥트(904-1)의 레벨까지 하향으로 줄곧 연장되는 것이 허용되면, 단락 위험성이 존재한다는 점을 알 수 있다.
그러나, 이러한 위험성은 본 도면에 도시되는 바와 같이 플러그(1106)의 배치에 의해 배제될 수 있다. 본 명세서에서 논의되는 바와 같이, 플러그(1106)는, 도관이 비아(906)에 대해 에칭될 때, 경화된 플러그(1106)가 에칭 제거되지 않도록 에칭-저항성 재료로 구성될 수 있다. 비아(906)가 도전성 금속으로 채워질 때, 의도된 바와 같이 트레이스 라인(904-2)과의 접촉이 여전히 이루어진다. 그러나, 경화된 플러그(1106)는 트레이스 라인(904-2 및 904-1) 사이에 충분한 유전체 분리를 유지하여, 유전체 파괴의 위험이 덜 존재한다.
도 12a는, 본 명세서의 하나 이상의 예에 따른, 캡들을 갖는 하나 이상의 경화된 또는 경화된 플러그들을 포함하는, 집적 회로를 제조하는 방법(1200)의 흐름도이다. 도 1200의 동작들 중 많은 것은 도 800에서의 대응하는 동작들을 가지며, 간결성 및 명확성을 위해, 이러한 동작들은 도 12와 관련하여 덜 상세히 설명될 수 있다는 점이 주목되어야 한다. 그러나, 이것은 도 12에서의 동작들이 도 8과 관련하여 개시되는 대응하는 동작들과 상이하거나 또는 이들로부터 분리될 필요가 있다는 점을 암시하는 것으로 해석되어서는 안 된다. 일반적으로, 해당 분야에서의 숙련자들은 도 12에서의 그리고 도 8에서의 동작들 사이의 대응을 인식할 것이고, 필요한 경우, 특정 동작들의 추가적인 상세를 위해 도 8을 참조할 수 있다.
도 13은 방법(1200)의 다양한 동작들의 대응하는 예시들을 포함하고, 적절히 라벨링된다. 이러한 방법을 추가로 도시하기 위해, 도 13에서의 특정 엘리먼트들은 참조의 포인트들을 제공하도록 라벨링된다. 이러한 도시들은 도 2 내지 도 8에 개시되는 동작들과의 상관, 및 그 안의 대응하는 설명을 요구하거나 또는 배제하는 것으로 해석되어서는 안 된다.
도 12a 및 다른 곳에 개시되는 동작들은 논의를 용이하게 하기 위해 특정한 순서로 도시되고 일 실시예를 도시한다는 점이 또한 주목되어야 한다. 동작들의 이러한 순서는 요구되거나 또는 제한적인 것으로 해석되어서는 안 된다. 해당 분야에서의 숙련자들은 특정 동작들이 상이한 순서로 수행될 수 있다는 점을 인식할 것이다.
도 12a를 참조하면, 도 13과 관련하여, 블록 1202에서는, 기판 상의 ILD(1102)의 통상적인 퇴적 이후에, 플러그(1106)를 포함하기 위해 트렌치가 에칭된다. 도 13에서, 점선 윤곽은 도면의 대면 평면 뒤에 위치될 수 있는 재료를 도시한다는 점에 주목한다.
블록 1204에서는, 플러그(1106)가 퇴적되고 패터닝된다. 본 명세서의 다른 곳에서 설명된 바와 같이, 플러그(1106)는 SiC, 금속 산화물, 또는 하프늄의 산화물과 같은 재료일 수 있다. 일부 경우들에서, 플러그(1106)는 (그것 위에 퇴적될 수 있는 재료들에 대해) 적어도 선택적으로 에칭-저항성이라는 의미에서 "경화된다(hardened)". 다른 실시예들에서, 플러그(1106)는 경화되지 않을 수 있다. 오히려, 이것은, 예를 들어, ILD(1102)와 동일한 재료의 것이거나 또는 상이한 ILD 재료의 것일 수 있다. 경화될 수 있는, 캡(1306)의 사용은 플러그(1106)의 경화에 대한 의존성을 감소시킬 수 있다.
블록 1206에서는, ILD(1102) 상에 금속 층(1304)이 퇴적될 수 있다. 이것은 회로 상의 인터커넥트들에 대해 사용될 수 있는 금속일 수 있다. 특정 실시예에서, 금속(1304)은 정의된 트렌치들 내에만 퇴적될 수 있거나, 또는 달리 패터닝될 수 있다는 점에 주목한다. 플러그(1206)는, ILD 재료의 유전체 파괴를 초과하는 것에 의한 단락을 포함하여, 금속 트레이스들이 서로 단락되는 것을 방지하기 위해 제공될 수 있다.
블록 1208에서는, 경화된 유전체 캡(1306)이 플러그(1106) 위에 선택적으로 성장된다. 캡 재료는 캡 위에 선택적으로 성장하도록 선택될 수 있고, HfO2(hafnium dioxide)와 같은, HfOx(oxide of hafnium)와 같은 재료일 수 있다. 캡 재료는 보편적으로 또는 선택적으로 에칭 저항성일 수 있고, 일부 실시예들에서, 캡(1306)은 실질적으로 돔 형상을 가질 수 있고, 이러한 돔의 피크는 다음-층 금속 퇴적을 위한 분산의 예상 마진 외부에 배치된다. 이것은 이러한 마진 내에 퇴적되는 임의의 금속이, 대향 금속 트레이스들로부터 떨어져, 하향으로 트렌딩될 것이고, 여기서 단락을 야기할 수 있다는 점을 보장한다.
블록 1210에서는, 다음-층 ILD를 퇴적하고, 금속성 트레이스 라인들 및 비아들에 대한 트렌치들을 에칭하는 것에 의해서와 같이, 다음-층 비아가 패터닝된다. 에칭 프로세스 동안, 트렌치(1308)는, 그 아래 트레이스 라인(904-2) 바로 위에 있을 수 있는, 자신의 공칭 위치로부터 약간 오정렬된다는 점에 특히 주목한다. 그러나, 캡(1306)은 트렌치(1308)가 트레이스 라인(904-2)을 향해 자체-정렬할 수 있게 한다. 이러한 에칭은 트레이스 라인(904-1)으로부터 멀리 트렌딩되고, 트렌치(1308)에 퇴적되는 임의의 금속은 트레이스 라인(904-2)을 향해 트렌딩할 것이고, 따라서 자체-정렬된다.
블록 1212에서는, 블록 1210에서 이전에 에칭된 트렌치들에 도전성 금속이 퇴적된다. 플러그(1106) 및 캡(1306)이 충분한 전기적 격리를 제공하기 때문에, 트레이스 라인(904-1)으로 단락되는 비아(906-1)의 위험이 감소되거나 또는 제거된다.
블록 1298에서, 방법이 종료된다.
도 12b를 참조하면, 도 14와 관련하여, 도 12a의 방법(1200) 대신에 또는 그와 함께 사용될 수 있는, 캡(1306)을 제공하는 대안적 방법을 도시하는 방법(1201)이 개시된다.
이러한 방법의 특정 실시예들에서, 블록들 1214 내지 1218은 방법(1200)의 블록들 1202 내지 1206에 실질적으로 대응할 수 있다. 도시의 간소화를 위해, 이러한 블록들은 도 14에서 다시 도시되지 않는다. 그러나, 이것은 이러한 블록들이 반드시 동일하여야 한다는 점, 또는 이들이 동일한 순서로 발생해야 한다는 점을 암시하는 것으로서 이해되어서는 안 된다. 오히려, 방법(1200)의 블록들 1202 내지 1206을 커버하는 실시예들 및 예들의 변형이 존재하고, 블록들 1214 내지 1218은 변형의 그러한 범위 내에 일반적으로 있을 수 있다.
블록 1222에서는, 도 14에 도시되는 바와 같이, 금속 층(1304)은 산-감응성 스핀-온 재료(1402)로 코팅된다. 이러한 산-감응성 스핀-온 재료는, 일 실시예에서, HfO2(hafnium dioxide)와 같은, 하프늄의 산화물일 수 있다. 산-감응성 스핀-온 재료(1402)는, ILD(1102)와 동일하거나 또는 상이할 수 있는, NLD(next-layer dielectric)(1404)에 원하는 속성들을 부여하도록 선택될 수 있다. 구체적으로, 원하는 속성은, NLD(1404)가 재료(1402)로 도핑되거나 또는 확산될 때, NLD(1404)가 선택적으로 또는 일반적으로 에칭-저항성, 경화된, 세정-저항성이 되거나, 또는 캡(1306)의 원하는 속성들을 달리 가정하는 것일 수 있다.
블록 1224에서는, 재료(1402)를 플러그(1106) 내로 확산시키기 위해 베이크-온 프로세스와 같은 프로세스가 사용된다. 그 결과는 재료(1402)가 플러그(1106)에서 이제 "저장(stored)"된다는 점이다.
블록 1226에서는, 다음-층 상에 NLD(1404)를 퇴적하기 위해 스핀-코팅 또는 임의의 다른 적합한 프로세스와 같은 프로세스가 사용될 수 있다. 스핀-코팅이 사용되면, 유리하게는, 재료(1402)는 NLD(1404)의 선택된 영역 내로 확산한다. 층을 동시에 퇴적하고, 또한 재료(1402)를 확산시키는 프로세스의 예로서 스핀-코팅이 사용되지만, 프로세스들의 다른 조합들이 사용될 수 있다는 점에 주목한다.
블록 1404의 결과는 NLD(1404)의 선택된 영역이 재료(1402)로 이제 처리되고, 일반적으로 플러그(1106) 주위에 캡을 형성하는 영역이라는 점이다.
블록 1228에서는, NLD(1404)의 미처리 부분들이, 세정 프로세스에 의해서와 같이, 제거된다. NLD(1404)의 부분들을 재료(1402)로 처리하는 것은 세정에 저항성이 있는 캡(1306)을 형성하는 부분을 만들었고, 따라서 이러한 부분은 남아 있다. 다른 실시예들에서, 선택적 에칭과 같은 다른 선택적 제거 프로세스들이 이용될 수 있고, NLD(1404)의 처리된 부분은 사용되는 에칭제에 대해 저항성이 있다.
일부 실시예들에서, 이러한 프로세스의 최종 결과는 하프늄 산화물, 또는 일부 금속 산화물의 캡(1306)을 생성하는 것일 수 있다.
도 15a 및 도 15b는 DSA(directed self-assembly)를 이용하는 본 명세서의 대안적인 방법을 도시한다. DSA는 프로세스 하에서 웨이퍼 위에 그리드를 정의하고 그리드의 부분들 위에 재료들을 선택적으로 퇴적하는 기술이다.
여기에 도시되는 동작들은 3개의 관점들, 즉 평면도, 축 A-A'를 따른 절단도, 및 축 B-B'를 따른 절단도로부터 도시된다. 점선 윤곽들은 절단과 동일한 평면 상에 있지 않지만 뒤에 나타날 수 있는 피처들을 도시한다.
1에서, 도 12a 및 도 12b의 부분들에서 설명되는 바와 같이, 통상적인 퇴적 및 패터닝이 발생한다. 이것은, 위에 설명된 바와 같이, 플러그(1106)의 퇴적 및 패터닝을 포함한다.
2에서, DSA(directed self-assembly)는 층의 부분들 위에, 구체적으로 이러한 경우 ILD(1102) 위에, 하드 마스크(1504)와 같은, 제2 층을 퇴적하는데 사용된다. DSA는 금속성 트레이스 라인들(1304) 위에 이것을 퇴적하지 않고 ILD(1102) 위에 하드 마스크(1504)의 배치를 가능하게 한다는 점에 주목한다.
3에서, 플러그(1306)는 DSA 프로세스를 통해, 또는 본 명세서에 개시되는 다른 방법들을 통해 플러그(1106) 위에 선택적으로 성장된다.
4에서, 다음 층 비아(906)는 3-측(3-파라미터로서 또한 알려짐) 가둠을 사용하여 패터닝된다.
전술한 프로세스들의 결과는, 유전체 플러그(1106)에 의해 분리되는, 금속성 트레이스 라인들(904-1 및 904-2)을 포함하는, 예시적인 집적 회로가 개시되는 도 16에 개시된다. 유전체 플러그(1106)는, 비아(906-2)를 통해 자체-정렬하는, 유전체 캡(1306)에 의해 캡핑된다.
도 17a 및 도 17b는 본 명세서에 개시되는 실시예들 중 임의의 것에 따른 하나 이상의 금속화 스택을 포함할 수 있는 웨이퍼(1700) 및 다이들(1702)의 평면도들이다. 웨이퍼(1700)는 반도체 재료로 조성될 수 있고, 웨이퍼(1700)의 표면 상에 형성되는 IC 구조체들을 갖는 하나 이상의 다이(1702)를 포함할 수 있다. 다이들(1702) 각각은 임의의 적합한 IC(예를 들어, 하나 이상의 금속화 스택(100)을 포함하는 하나 이상의 컴포넌트를 포함하는 IC들)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 이후(예를 들어, 특정 전자 컴포넌트에서의, 예를 들어 트랜지스터에서의 또는 메모리 디바이스에서의 금속화 스택(100)의 제조 이후), 웨이퍼(1700)는 다이들(1702) 각각이 반도체 제품의 개별 "칩들(chips)"을 제공하기 위해 서로 분리되는 개별화 프로세스를 겪을 수 있다. 특히, 본 명세서에 개시되는 바와 같은 금속화 스택을 포함하는 디바이스들은 웨이퍼(1700)의 형태(예를 들어 개별화되지 않음) 또는 다이(1702)의 형태(예를 들어, 개별화됨)를 취할 수 있다. 다이(1702)는 하나 이상의 트랜지스터(아래에 논의되는 도 18의 트랜지스터들(1840) 중 하나 이상) 및/또는 트랜지스터들에 전기 신호들을 라우팅하는 지원 회로 뿐만 아니라, 임의의 다른 IC 컴포넌트들(본 명세서에서 설명되는 금속화 스택들 중 임의의 것의 형태를 취할 수 있는, 본 명세서에서 논의되는 인터커넥트들 중 하나 이상)을 포함할 수 있다. 일부 실시예들에서, 웨이퍼(1700) 또는 다이(1702)는 메모리 디바이스(예를 들어, SRAM(static random access memory) 디바이스), 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 엘리먼트를 포함할 수 있다. 이러한 디바이스들 중 다수의 것들은 단일 다이(1702) 상에 조합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성되는 메모리 어레이가 동일한 다이(1702) 상에 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성되는 처리 디바이스(도 20의 프로세서(2002)) 또는 다른 로직으로서 형성될 수 있다.
도 18은 본 명세서에 개시되는 실시예들 중 임의의 것에 따른 하나 이상의 금속화 스택을 포함할 수 있는 IC 디바이스(1800)의 측단면도이다. IC 디바이스(1800)는 기판(1802)(예를 들어, 도 17a의 웨이퍼(1700)) 상에 형성될 수 있고, 다이(예를 들어, 도 17b의 다이(1702))에 포함될 수 있다. 기판(1802)은 본 명세서에 설명되는 바와 같은 임의의 기판일 수 있다. 기판(1802)은 개별화된 다이(예를 들어, 도 17b의 다이들(1702)) 또는 웨이퍼(예를 들어, 도 17a의 웨이퍼(1700))의 부분일 수 있다.
IC 디바이스(1800)는 기판(1802) 상에 배치되는 하나 이상의 디바이스 층들(1804)을 포함할 수 있다. 디바이스 층(1804)은 기판(1802) 상에 형성되는 하나 이상의 트랜지스터(1840)(예를 들어, MOSFET들(metal oxide semiconductor field-effect transistors))의 피처들을 포함할 수 있다. 디바이스 층(1804)은, 예를 들어, 하나 이상의 S/D(source and/or drain) 영역들(1820), S/D 영역들(1820) 사이에서 트랜지스터들(1840)에서의 전류 흐름을 제어하는 게이트(1822), 및 S/D 영역들(1820)로/로부터 전기 신호들을 라우팅하는 하나 이상의 S/D 콘택트들(1824)을 포함할 수 있다. 트랜지스터들(1840)은, 디바이스 격리 영역들, 게이트 콘택트들 등과 같은, 명확성을 위해 묘사되지 않은 추가적인 피처들을 포함할 수 있다. 트랜지스터들(1840)은 도 18에 묘사되는 타입 및 구성에 제한되는 것은 아니고, 예를 들어, 평면 트랜지스터들, 비-평면 트랜지스터들, 또는 양자 모두의 조합과 같은, 매우 다양한 다른 타입들 및 구성들을 포함할 수 있다. 비-평면 트랜지스터들은, 더블-게이트 트랜지스터들 또는 트라이-게이트 트랜지스터들과 같은, FinFET 트랜지스터들, 및, 나노리본 및 나노와이어 트랜지스터들과 같은, 랩-어라운드 또는 올-어라운드 게이트 트랜지스터들을 포함할 수 있다.
각각의 트랜지스터(1840)는 적어도 2개의 층들, 게이트 전극 층 및 게이트 유전체 층으로 형성되는 게이트(1822)를 포함할 수 있다.
게이트 전극 층은 게이트 인터커넥트 지지 층 상에 형성될 수 있고, 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 의존하여, 각각, 적어도 하나의 P-형 일함수 금속 또는 N-형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극 층은 2개 이상의 금속 층들의 스택으로 구성될 수 있으며, 여기서 하나 이상의 금속 층은 일함수 금속 층들이고, 적어도 하나의 금속 층은 채움 금속 층(fill metal layer)이다. 배리어 층 또는/및 접착 층과 같은, 추가의 금속 층들이 다른 목적들을 위해 포함될 수 있다.
PMOS 트랜지스터에 대해, 게이트 전극에 사용될 수 있는 금속들은, 이에 제한되는 것은 아니지만, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함한다. P-형 금속 층은 약 4.9 eV(electron Volts) 내지 약 5.2 eV 사이인 일함수가 있는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 대해, 게이트 전극에 사용될 수 있는 금속들은, 이에 제한되는 것은 아니지만, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이러한 금속들의 합금들, 및, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물과 같은 이러한 금속들의 탄화물들을 포함한다. N-형 금속 층은 약 3.9 eV 내지 약 4.2 eV 사이인 일함수가 있는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 실시예들에서, 소스-채널-드레인 방향을 따라 트랜지스터(1840)의 단면으로서 볼 때, 게이트 전극은 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분들을 포함하는 U-형상 구조체로서 형성될 수 있다. 다른 실시예들에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행한 평면 층일 수 있으며 기판의 상부 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는다. 다른 실시예들에서, 게이트 전극은 U-형상 구조체들 및 평면, 비-U-형상 구조체들의 조합으로서 구현될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면, 비-U-형상 층들의 꼭대기에 형성되는 하나 이상의 U-형상 금속 층으로서 구성될 수 있다. 일부 실시예들에서, 게이트 전극은 (예를 들어, finFET 트랜지스터의 핀이 "평평한(flat)" 상부 표면을 갖지 않지만, 그 대신에 둥근 피크를 가질 때) V-형상 구조체로 구성될 수 있다.
일반적으로, 트랜지스터(1840)의 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있고, 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물, 및/또는 하이-k 유전체 재료를 포함할 수 있다. 트랜지스터(1840)의 게이트 유전체 층에 포함되는 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 엘리먼트들을 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료의 예들은, 이에 제한되는 것은 아니지만, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트 유전체 층 상에 어닐링 프로세스가 수행될 수 있다.
S/D 영역들(1820)은, 해당 분야에 알려진 임의의 적합한 프로세스들을 사용하여, 각각의 트랜지스터(1840)의 게이트(1822)에 인접하는 기판(1802) 내에 형성될 수 있다. 예를 들어, S/D 영역들(1820)은 주입/확산 프로세스 또는 퇴적 프로세스를 사용하여 형성될 수 있다. 전자의 프로세스에서는, 붕소, 알루미늄, 안티모니, 인, 또는 비소와 같은 도펀트들이 기판(1802) 내로 이온-주입되어 S/D 영역들(1820)을 형성할 수 있다. 도펀트들을 활성화시키고 이들로 하여금 기판(1802) 내로 더 멀리 확산하게 하는 어닐링 프로세스가 이온 주입 프로세스를 뒤따를 수 있다. 후자의 프로세스에서는, S/D 영역들(1820)을 제조하는데 사용되는 재료를 에피택셜 퇴적 프로세스가 제공할 수 있다. 일부 구현들에서, S/D 영역들(1820)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 구현들에서 에피택셜 퇴적되는 실리콘 합금은 붕소, 비소, 또는 인과 같은 도펀트들로 인 시츄(in situ) 도핑될 수 있다. 일부 실시예들에서, S/D 영역들(1820)은 게르마늄 또는 III-V족 재료와 같은 하나 이상의 대체 반도체 재료 또는 합금을 사용하여 형성될 수 있다. 추가의 실시예들에서, S/D 영역들(1820)을 형성하기 위해 금속 및/또는 금속 합금들의 하나 이상의 층이 사용될 수 있다. 일부 실시예들에서, S/D 영역들(1820)에 대한 재료가 퇴적되는 기판(1802)에서의 리세스들을 생성하기 위해 에피택셜 퇴적 이전에 에칭 프로세스가 수행될 수 있다.
전력 및/또는 I/O(input/output) 신호들과 같은, 전기 신호들은 디바이스 층(1804) 상에 배치되는 하나 이상의 인터커넥트 층(도 18에서는 인터커넥트 층들(1806 내지 1810)로서 도시됨)을 통해 디바이스 층(1804)의 트랜지스터들(1840)로 및/또는 이들로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1804)의 전기적 도전성 피처들(예를 들어, 게이트(1822) 및 S/D 콘택트들(1824))은 인터커넥트 층들(1806 내지 1810)의 인터커넥트 구조체들(1828)과 전기적으로 연결될 수 있다. 하나 이상의 인터커넥트 층(1806 내지 2010)은 IC 디바이스(1800)의 ILD(interlayer dielectric) 스택(1819)을 형성할 수 있다. 인터커넥트 층들(1806 내지 1810) 중 하나 이상은 본 명세서에 개시되는 금속화 스택들의 실시예들 중 임의의 것, 예를 들어 금속화 스택(100)을 참조하여 본 명세서에서 논의되는 실시예들 중 임의의 것 또는 도 2 내지 도 8에 도시되는 어셈블리들 중 임의의 것의 형태를 취할 수 있다.
인터커넥트 구조체들(1828)은 매우 다양한 설계들에 따라 전기 신호들을 라우팅하도록 인터커넥트 층들(1806 내지 2010) 내에 배열될 수 있다(특히, 이러한 배열이 도 19에 도시되는 인터커넥트 구조체들(1828)의 특정 구성에 제한되는 것은 아님). 도 19에는 특정 수의 인터커넥트 층들(1806 내지 2010)이 묘사되더라도, 본 개시 내용의 실시예들은 묘사되는 것보다 더 많은 또는 더 적은 인터커넥트 층들을 갖는 IC 디바이스들을 포함한다.
일부 실시예들에서, 인터커넥트 구조체들(1828)은 금속과 같은 전기적 도전성 재료로 채워지는 트렌치 구조체들(1828a)(때때로 "라인들(lines)"이라고 지칭됨) 및/또는 비아 구조체들(1828b)(때때로 "홀들(holes)"이라고 지칭됨)을 포함할 수 있다. 트렌치 구조체들(1828a)은 디바이스 층(1804)이 형성되는 기판(1802)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 구조체들(1828a)은 도 18의 관점에서 페이지의 내부 및 외부 방향으로 전기 신호들을 라우팅할 수 있다. 비아 구조체들(1828b)은 디바이스 층(1804)이 형성되는 기판(1802)의 표면에 실질적으로 수직인 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 일부 실시예들에서, 비아 구조체들(1828b)은 상이한 인터커넥트 층들(1806 내지 2010)의 트렌치 구조체들(1828a)을 함께 전기적으로 연결할 수 있다.
인터커넥트 층들(1806 내지 1810)은, 도 18에 도시되는 바와 같이, 인터커넥트 구조체들(1828) 사이에 배치되는 유전체 재료(1826)를 포함할 수 있다. 유전체 재료(1826)는 본 명세서에 개시되는 금속화 스택들의 인터커넥트들 사이에 제공되는 유전체 재료의 실시예들 중 임의의 것, 예를 들어 유전체 재료(112), 금속화 스택(100) 또는 도 2 내지 도 8에 도시되는 어셈블리들 중 임의의 것을 참조하여 본 명세서에서 논의되는 실시예들 중 임의의 것의 형태를 취할 수 있다.
일부 실시예들에서, 인터커넥트 층들(1806 내지 1810) 중 상이한 것들에서의 인터커넥트 구조체들(1828) 사이에 배치되는 유전체 재료(1826)는 상이한 조성들을 가질 수 있다. 다른 실시예들에서, 상이한 인터커넥트 층들(1806 내지 1810) 사이의 유전체 재료(1826)의 조성은 동일할 수 있다.
제1 인터커넥트 층(1806)(금속 1 또는 "M1"이라고 지칭됨)이 디바이스 층(1804) 상에 직접 형성될 수 있다. 일부 실시예들에서, 제1 인터커넥트 층(1806)은, 도시되는 바와 같이, 트렌치 구조체들(1828a) 및/또는 비아 구조체들(1828b)을 포함할 수 있다. 제1 인터커넥트 층(1806)의 트렌치 구조체들(1828a)은 디바이스 층(1804)의 컨택트들(예를 들어, S/D 컨택트들(1824))과 연결될 수 있다.
제2 인터커넥트 층(1808)(금속 2 또는 "M2"이라고 지칭됨)이 제1 인터커넥트 층(1806) 상에 직접 형성될 수 있다. 일부 실시예들에서, 제2 인터커넥트 층(1808)은 제2 인터커넥트 층(1808)의 트렌치 구조체들(1828a)을 제1 인터커넥트 층(1806)의 트렌치 구조체들(1828a)과 연결하는 비아 구조체들(1828b)을 포함할 수 있다. 명확성을 위해 트렌치 구조체들(1828a) 및 비아 구조체들(1828b)은 각각의 인터커넥트 층 내에서(예를 들어, 제2 인터커넥트 층(1808) 내에서) 라인으로 구조적으로 묘사되더라도, 일부 실시예들에서 트렌치 구조체들(1828a) 및 비아 구조체들(1828b)은 구조적으로 및/또는 재료적으로 연속적일 수 있다(예를 들어, 듀얼-다마신 프로세스 동안에 동시에 채워짐).
제3 인터커넥트 층(1810)(금속 3 또는 "M3"이라고 지칭됨)(및, 원하는 대로, 추가적인 인터커넥트 층들)은 제2 인터커넥트 층(1808) 또는 제1 인터커넥트 층(1806)과 관련하여 설명되는 유사한 기술들 및 구성들에 따라 제2 인터커넥트 층(1808) 상에 연속하여 형성될 수 있다.
IC 디바이스(1800)는 인터커넥트 층들(1806 내지 1810) 상에 형성되는 솔더 레지스트 재료(1834)(예를 들어, 폴리이미드 또는 유사한 재료) 및 하나 이상의 본딩 패드(1836)를 포함할 수 있다. 본딩 패드들(1836)은 인터커넥트 구조체들(1828)과 전기적으로 연결되고, 트랜지스터(들)(1840)의 전기 신호들을 다른 외부 디바이스들로 라우팅하도록 구성될 수 있다. 예를 들어, 솔더 본딩들이 하나 이상의 본딩 패드(1836) 상에 형성되어 IC 디바이스(1800)를 포함하는 칩을 다른 컴포넌트(예를 들어, 회로 보드)와 기계적으로 및/또는 전기적으로 연결할 수 있다. IC 디바이스(1800)는 인터커넥트 층들(1806 내지 1810)로부터 전기 신호들을 라우팅하기 위한 다른 실시예들에서 묘사되는 것과는 다른 대안적인 구성들을 가질 수 있다. 예를 들어, 본딩 패드들(1836)은 전기 신호들을 외부 컴포넌트들에 라우팅하는 다른 유사한 피처들(예를 들어, 포스트들)로 대체되거나 또는 이들을 추가로 포함할 수 있다.
도 19는 본 명세서에 개시되는 실시예들 중 임의의 것에 따른 하나 이상의 금속화 스택을 갖거나 또는 이들과 연관되는(예를 들어, 이들에 의해 전기적으로 접속되는) 컴포넌트들을 포함할 수 있는 IC 디바이스 어셈블리(1900)의 측단면도이다. IC 디바이스 어셈블리(1900)는 회로 보드(1902)(예를 들어, 마더보드일 수 있음) 상에 배치되는 다수의 컴포넌트들을 포함한다. IC 디바이스 어셈블리(1900)는 회로 보드(1902)의 제1 면(1940) 및 회로 보드(1902)의 대향 제2 면(1942) 상에 배치되는 컴포넌트들을 포함하고; 일반적으로, 컴포넌트들은 하나의 또는 양자 모두의 면들(1940 및 1942) 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(1900)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 개시되는 금속화 스택들(100) 중 임의의 것을 포함할 수 있다.
일부 실시예들에서, 회로 보드(1902)는 유전체 재료의 층들에 의해 서로로부터 분리되고 전기적 도전성 비아들에 의해 인터커넥트되는 다수의 금속 층들을 포함하는 PCB(printed circuit board)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(1902)에 연결되는 컴포넌트들 사이에서 (선택적으로 다른 금속 층들과 함께) 전기 신호들을 라우팅하도록 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(1902)는 비-PCB 기판일 수 있다.
도 19에 도시되는 IC 디바이스 어셈블리(1900)는 컴포넌트들(1916)을 연결하는 것에 의해 회로 보드(1902)의 제1 면(1940)에 연결되는 패키지-온-인터포저 구조체(1936)를 포함한다. 연결 컴포넌트들(1916)은 패키지-온-인터포저 구조체(1936)를 회로 보드(1902)에 전기적으로 그리고 기계적으로 연결할 수 있고, (도 19에 도시되는 바와 같은) 솔더 볼들, 소켓의 수(male) 및 암(female) 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 연결 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(1936)는 컴포넌트들(1918)을 연결하는 것에 의해 인터포저(1904)에 연결되는 IC 패키지(1920)를 포함할 수 있다. 연결 컴포넌트들(1918)은, 연결 컴포넌트들(1916)에 관하여 위에 논의된 형태들과 같은, 적용에 적합한 임의의 형태를 취할 수 있다. 단일 IC 패키지(1920)가 도 19에 도시되더라도, 다수의 IC 패키지들이 인터포저(1904)에 연결될 수 있고; 실제로, 추가적인 인터포저들이 인터포저(1904)에 연결될 수 있다. 인터포저(1904)는 회로 보드(1902) 및 IC 패키지(1920)를 브릿징하는데 사용되는 개재 기판을 제공할 수 있다. IC 패키지(1920)는, 예를 들어, 다이(도 17b의 다이(1702)), IC 디바이스(도 18의 IC 디바이스(1800)), 또는 임의의 다른 적합한 컴포넌트일 수 있거나 또는 이들을 포함할 수 있다. 일반적으로, 인터포저(1904)는 접속을 보다 넓은 피치로 확산(spread)시키거나 또는 접속을 상이한 접속으로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(1904)는 회로 보드(1902)에 연결하기 위한 연결 컴포넌트들(1916)의 BGA(ball grid array)에 IC 패키지(1920)(예를 들어, 다이)를 연결할 수 있다. 도 19에 도시되는 실시예에서, IC 패키지(1920) 및 회로 보드(1902)는 인터포저(1904)의 대향 측들에 부착되고; 다른 실시예들에서, IC 패키지(1920) 및 회로 보드(1902)는 인터포저(1904)의 동일한 측에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(1904)에 의해 인터커넥트될 수 있다.
인터포저(1904)는 에폭시 수지, 유리섬유-강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 구현들에서, 인터포저(1904)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV 족 재료들과 같이, 반도체 기판에 사용하기 위해 위에 설명된 동일한 재료들을 포함할 수 있는 대체 강성 또는 연성 재료들로 형성될 수 있다. 인터포저(1904)는, 이에 제한되는 것은 아니지만, TSV들(through-silicon vias)(1906)을 포함하는, 비아들(1910) 및 금속 인터커넥트들(1908)을 포함할 수 있다. 인터포저(1904)는, 수동 및 능동 디바이스들 양자 모두를 포함하는, 내장형 디바이스들(1914)을 추가로 포함할 수 있다. 이러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 연결 해제 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변환기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들, 및 메모리 디바이스들을 포함할 수 있다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 인터포저(1904) 상에 또한 형성될 수 있다. 패키지-온-인터포저 구조체(1936)는 해당 분야에 알려진 패키지-온-인터포저 구조체들 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(1900)는 컴포넌트들(1922)을 연결하는 것에 의해 회로 보드(1902)의 제1 면(1940)에 연결되는 IC 패키지(1924)를 포함할 수 있다. 연결 컴포넌트들(1922)은 연결 컴포넌트들(1916)을 참조하여 위에 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지(1924)는 IC 패키지(1920)를 참조하여 위에 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 19에 도시되는 IC 디바이스 어셈블리(1900)는 컴포넌트들(1928)을 연결하는 것에 의해 회로 보드(1902)의 제2 면(1942)에 연결되는 패키지-온-패키지 구조체(1934)를 포함한다. 패키지-온-패키지 구조체(1934)는 IC 패키지(1926)가 회로 보드(1902)와 IC 패키지(1932) 사이에 배치되도록 연결 컴포넌트들(1930)에 의해 함께 연결되는 IC 패키지(1926) 및 IC 패키지(1932)를 포함할 수 있다. 연결 컴포넌트들(1928 및 1930)은 위에 논의된 연결 컴포넌트들(1916)의 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지들(1926 및 1932)은 위에 논의된 IC 패키지(1920)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지-온-패키지 구조체(1934)는 해당 분야에 알려진 패키지-온-패키지 구조체들 중 임의의 것에 따라 구성될 수 있다.
도 20은 본 명세서에 개시되는 실시예들 중 임의의 것에 따른 하나 이상의 금속화 스택을 포함하는 하나 이상의 컴포넌트를 포함할 수 있는 예시적인 컴퓨팅 디바이스(2000)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(2000)의 컴포넌트들 중 임의의 적절한 것들은 하나 이상의 금속화 스택(100)을 갖는 다이(예를 들어, 도 17b의 다이(1702))를 포함할 수 있다. 컴퓨팅 디바이스(2000)의 컴포넌트들 중 임의의 하나 이상은 IC 디바이스(1800)(도 18)를 포함하거나, 또는 그에 포함될 수 있다. 컴퓨팅 디바이스(2000)의 컴포넌트들 중 임의의 하나 이상은 IC 디바이스 어셈블리(1900)(도 19)를 포함하거나, 또는 그에 포함될 수 있다.
다수의 컴포넌트들이 컴퓨팅 디바이스(2000)에 포함되는 것으로서 도 20에 도시되지만, 이러한 컴포넌트들 중 임의의 하나 이상은, 적용에 적합한 바에 따라, 생략되거나 또는 복제될 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(2000)에 포함되는 컴포넌트들 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예들에서, 이러한 컴포넌트들 중 일부 또는 전부는 단일 SoC(system-on-a-chip) 다이 상에 제조된다.
추가적으로, 다양한 실시예들에서, 컴퓨팅 디바이스(2000)는 도 20에 도시되는 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 컴퓨팅 디바이스(2000)는 이러한 하나 이상의 컴포넌트에 연결하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)를 포함하지 않을 수 있지만, 디스플레이 디바이스(2006)가 연결될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 예들의 다른 세트에서, 컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2024) 또는 오디오 출력 디바이스(2008)가 연결될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터들 및 지원 회로)를 포함할 수 있다.
컴퓨팅 디바이스(2000)는 처리 디바이스(2002)(예를 들어, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "처리 디바이스(processing device)" 또는 "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 처리 디바이스(2002)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific integrated circuit), CPU(central processing unit), GPU(graphics processing unit), 암호 프로세서(cryptoprocessor)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 처리 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(2000)는 메모리(2004)를 포함할 수 있고, 이는 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 자체로 포함할 수 있다. 일부 실시예들에서, 메모리(2004)는 처리 디바이스(2002)와 다이를 공유하는 메모리를 포함할 수 있다. 이러한 메모리는 캐시 메모리로서 사용될 수 있으며 eDRAM(embedded dynamic random access memory) 또는 STT-MRAM(spin transfer torque magnetic random-access memory)을 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(2000)는 통신 칩(2012)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2012)은 컴퓨팅 디바이스(2000)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. "무선(wireless)"이라는 용어 및 그 파생어들은 비고체 매체(nonsolid medium)를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는 연관된 디바이스들이, 일부 실시예들에서는 그렇지 않더라도, 어떠한 유선도 포함하지 않는다는 것을 암시하는 것은 아니다.
통신 칩(2012)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 Amendment), 임의의 개정들, 업데이트들, 및/또는 수정들(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고 또한 지칭됨) 등)과 함께하는 LTE(Long-Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크들은, IEEE 802.16 표준들에 대한 부합성 및 상호운용성 평가들을 통과한 제품들을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크들이라고 일반적으로 지칭된다. 통신 칩(2012)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2012)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(2012)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 너머로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2012)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 컴퓨팅 디바이스(2000)는 무선 통신을 용이하게 하는 및/또는 (AM 또는 FM 라디오 송신들과 같은) 다른 무선 통신을 수신하는 안테나(2022)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(2012)은, 전기, 광학, 또는 임의의 다른 적합한 통신 프로토콜들(예를 들어, Ethernet)과 같은, 유선 통신을 관리할 수 있다. 위에 주목된 바와 같이, 통신 칩(2012)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩(2012)은 Wi-Fi 또는 Bluetooth와 같은 단거리 무선 통신(shorter-range wireless communications)에 전용될 수 있고, 제2 통신 칩(2012)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 장거리 무선 통신(longer-range wireless communications)에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(2012)은 무선 통신에 전용될 수 있고, 제2 통신 칩(2012)은 유선 통신에 전용될 수 있다.
컴퓨팅 디바이스(2000)는 배터리/전력 회로(2014)를 포함할 수 있다. 배터리/전력 회로(2014)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리들 또는 커패시터들) 및/또는 컴퓨팅 디바이스(2000)의 컴포넌트들을 컴퓨팅 디바이스(2000)와 분리된 에너지 소스(예를 들어, AC 라인 전력)에 연결하기 위한 회로를 포함할 수 있다.
컴퓨팅 디바이스(2000)는 디스플레이 디바이스(2006)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(2006)는, 예를 들어, 헤드-업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, LCD(liquid crystal display), 발광 다이오드 디스플레이, 또는 평평한 패널 디스플레이와 같은, 임의의 가시적 표시기들(visual indicators)을 포함할 수 있다.
컴퓨팅 디바이스(2000)는 오디오 출력 디바이스(2008)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(2008)는, 예를 들어, 스피커들, 헤드셋들, 또는 이어버드들과 같은, 가청적 표시기(audible indicator)를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2000)는 오디오 입력 디바이스(2024)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(2024)는, 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2000)는 GPS(global positioning system) 디바이스(2018)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(2018)는, 해당 분야에 알려진 바와 같이, 위성 기반 시스템과 통신할 수 있고, 컴퓨팅 디바이스(2000)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(2000)는 다른 출력 디바이스(2010)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(2010)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2000)는 다른 입력 디바이스(2020)(또는 위에 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(2020)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스, 스타일러스, 터치패드와 같은 커서 제어 디바이스, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(2000)는, 핸드헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크화된(networked) 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(2000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
수 많은 다른 변경, 대체, 변형, 개조 및 수정이 해당 분야에서의 숙련자에게 확인될 수 있으며, 본 개시 내용은 첨부된 청구항들의 범위 내에 드는 이러한 모든 변경, 대체, 변형, 개조 및 수정을 포함하고자 한다. 본 출원에 첨부된 청구항들을 해석하는데 있어서 USPTO(United States Patent and Trademark Office) 및, 추가적으로, 본 출원 상에 발행된 임의의 특허의 임의의 독자들을 보조하기 위해, 출원인은 출원인이: (a) "~을 위한 수단(means for)" 또는 "~을 위한 단계들(steps for)"이라는 단어들이 특정 청구항에서 구체적으로 사용되지 않는 한 본 명세서의 출원 일자에 존재하는 바와 같이, 첨부된 청구항들 중 어느 것도 35 U. S. C. section 112의 단락 6(6)(pre-AIA) 또는 동일한 섹션의 단락 (f)(post-AIA)을 적용하는 것을 의도하지 않고, (b) 본 명세서에서의 임의의 진술에 의해, 첨부된 청구항들에서 명시적으로 달리 반영되지 않는 임의의 방식으로 본 개시 내용을 제한하도록 의도하지 않는다는 점을 주목하기를 원한다.
예시적인 구현들
일 예에서, 집적 회로가 개시되고, 이는, 유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층; 제3 도전성 인터커넥트를 갖는 제2 층; 제2 도전성 인터커넥트를 제3 도전성 인터커넥트에 전기적으로 연결하는 제1 층과 제2 층 사이의 도전성 비아; 제1 층과 제2 층 사이에 수직으로 배치되고, 비아가 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그; 유전체 플러그를 덮는 유전체 캡을 포함한다.
예가 또한 개시되고, 유전체 캡은 실질적으로 돔형 형상이다.
예가 또한 개시되고, 유전체 캡은 선택적 성장 재료를 포함한다
예가 또한 개시되고, 유전체 캡은 세정 또는 에칭 선택성을 생성하도록 첨가제로 확산되는 베이스 재료를 포함한다.
예가 또한 개시되고, 유전체 플러그는 비-에칭-저항성 유전체 재료이다.
예가 또한 개시되고, 제1 도전성 인터커넥트에 단락하는 것은 집적 회로의 동작 전압이 비아와 제1 도전성 인터커넥트 사이에 배치되는 유전체의 유전체 파괴 전압을 초과하는 것을 포함한다.
예가 또한 개시되고, 제1 도전성 인터커넥트에 단락하는 것은 집적 회로의 설계 수명에 걸쳐 유전체 파괴 전압을 초과하는 것을 포함한다.
예가 또한 개시되고, 유전체 위에 배치되는 제1 하드 마스크 재료를 추가로 포함하고, 도전성 인터커넥트들 위의 웰들을 추가로 포함한다.
예가 또한 개시되고, 웰들은 유전체로 채워진다.
예가 또한 개시되고, 제1 도전성 인터커넥트 위의 웰은 제1 하드 마스크 재료로 채워진다.
예가 또한 개시되고, 제2 도전성 인터커넥트 위의 웰은 제2 하드 마스크 재료로 채워진다.
예가 또한 개시되고, 유전체 캡은 하프늄의 산화물을 포함한다.
예가 또한 개시되고, 유전체 캡은 금속 산화물을 포함한다.
시스템 온 칩의 예가 또한 개시되고, 이는, 프로세서; 및 통신 회로를 포함하고; 유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층; 제3 도전성 인터커넥트를 갖는 제2 층; 제2 도전성 인터커넥트를 제3 도전성 인터커넥트에 전기적으로 연결하는 제1 층과 제2 층 사이의 도전성 비아; 제1 층과 제2 층 사이에 수직으로 배치되고, 비아가 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그; 유전체 플러그를 덮는 유전체 캡을 포함한다.
예가 또한 개시되고, 유전체 캡은 실질적으로 돔형 형상이다.
예가 또한 개시되고, 유전체 캡은 선택적 성장 재료를 포함한다
예가 또한 개시되고, 유전체 캡은 세정 또는 에칭 선택성을 생성하도록 첨가제로 확산되는 베이스 재료를 포함한다.
예가 또한 개시되고, 유전체 캡은 하프늄의 산화물을 포함한다.
예가 또한 개시되고, 유전체 캡은 금속 산화물을 포함한다.
제조 방법의 예가 또한 개시되고, 이는, 유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층을 퇴적하고 패터닝하는 단계; 제3 도전성 인터커넥트를 갖는 제2 층을 퇴적하는 단계; 제2 도전성 인터커넥트를 제3 도전성 인터커넥트에 전기적으로 연결하는 제1 층과 제2 층 사이의 도전성 비아를 구성하는 단계; 제1 층과 제2 층 사이에 수직으로 배치되고 비아가 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그를 구성하는 단계; 및 유전체 플러그 위에 유전체 캡을 구성하는 단계를 포함한다.
예가 또한 개시되고, 유전체 캡을 구성하는 단계는 유전체 플러그 위에 캡 유전체를 선택적으로 성장시키는 단계를 포함한다.
예가 또한 개시되고, 캡 유전체는 하프늄의 산화물이다.
예가 또한 개시되고, 캡 유전체는 금속 산화물이다.
예가 또한 개시되고, 유전체 캡을 구성하는 단계는 첨가제를 플러그 내로 확산시키는 단계 및 다음-층을 스핀-온 코팅하는 단계를 포함하고, 첨가제는 다음 층의 부분 내로 확산한다.
예가 또한 개시되고, 유전체 캡은 실질적으로 돔형 형상이다.
예가 또한 개시되고, 유전체 캡은 선택적 성장 재료를 포함한다
예가 또한 개시되고, 유전체 캡은 세정 또는 에칭 선택성을 생성하도록 첨가제로 확산되는 베이스 재료를 포함한다.
예가 또한 개시되고, 유전체 플러그는 비-에칭-저항성 유전체 재료이다.
예가 또한 개시되고, 제1 도전성 인터커넥트에 단락하는 것은 집적 회로의 동작 전압이 비아와 제1 도전성 인터커넥트 사이에 배치되는 유전체의 유전체 파괴 전압을 초과하는 것을 포함한다.
예가 또한 개시되고, 제1 도전성 인터커넥트에 단락하는 것은 집적 회로의 설계 수명에 걸쳐 유전체 파괴 전압을 초과하는 것을 포함한다.
예가 또한 개시되고, 유전체 위에 배치되는 제1 하드 마스크 재료를 배치하는 단계, 및 도전성 인터커넥트들 위의 웰들을 패터닝하는 단계를 추가로 포함한다.
예가 또한 개시되고, 웰들을 유전체로 채우는 단계를 추가로 포함한다.
예가 또한 개시되고, 제1 도전성 인터커넥트 위의 웰을 제1 하드 마스크 재료로 채우는 단계를 추가로 포함한다.
예가 또한 개시되고, 제2 도전성 인터커넥트 위의 웰을 제2 하드 마스크 재료로 채우는 단계를 추가로 포함한다.
예가 또한 개시되고, 유전체 캡은 하프늄의 산화물을 포함한다.
예가 또한 개시되고, 유전체 캡은 금속 산화물을 포함한다.
예가 또한 개시되고, 방향성 자체-어셈블리를 추가로 포함한다.
이러한 방법에 따라 생성되는 제품의 예가 또한 개시된다.
예가 또한 개시되고, 이러한 제품은 집적 회로이다.
예가 또한 개시되고, 이러한 제품은 칩 상의 시스템이다.

Claims (25)

  1. 집적 회로로서,
    유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층;
    제3 도전성 인터커넥트를 갖는 제2 층;
    상기 제2 도전성 인터커넥트를 상기 제3 도전성 인터커넥트에 전기적으로 연결하는 상기 제1 층과 상기 제2 층 사이의 도전성 비아;
    상기 제1 층과 상기 제2 층 사이에 수직으로 배치되고, 상기 비아가 상기 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그; 및
    상기 유전체 플러그를 덮는 유전체 캡을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 유전체 캡은 실질적으로 돔형 형상인 집적 회로.
  3. 제1항에 있어서,
    상기 유전체 캡은 선택적 성장 재료를 포함하는 집적 회로.
  4. 제1항에 있어서,
    상기 유전체 캡은 세정 또는 에칭 선택성을 생성하도록 첨가제로 확산되는 베이스 재료를 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 유전체 플러그는 비-에칭-저항성 유전체 재료인 집적 회로.
  6. 제1항에 있어서,
    상기 제1 도전성 인터커넥트에 단락하는 것은 상기 집적 회로의 동작 전압이 상기 비아와 상기 제1 도전성 인터커넥트 사이에 배치되는 유전체의 유전체 파괴 전압을 초과하는 것을 포함하는 집적 회로.
  7. 제1항에 있어서,
    상기 제1 도전성 인터커넥트에 단락하는 것은 상기 집적 회로의 설계 수명에 걸쳐 유전체 파괴 전압을 초과하는 것을 포함하는 집적 회로.
  8. 제1항에 있어서,
    상기 유전체 위에 배치되는 제1 하드 마스크 재료를 추가로 포함하고, 상기 도전성 인터커넥트들 위의 웰들을 추가로 포함하는 집적 회로.
  9. 제4항에 있어서,
    상기 웰들은 상기 유전체로 채워지는 집적 회로.
  10. 제4항에 있어서,
    상기 제1 도전성 인터커넥트 위의 웰은 제1 하드 마스크 재료로 채워지는 집적 회로.
  11. 제6항에 있어서,
    상기 제2 도전성 인터커넥트 위의 웰은 제2 하드 마스크 재료로 채워지는 집적 회로.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 유전체 캡은 하프늄의 산화물을 포함하는 집적 회로.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 유전체 캡은 금속 산화물을 포함하는 집적 회로.
  14. 칩 상의 시스템으로서,
    프로세서; 및
    통신 회로를 포함하고;
    유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층;
    제3 도전성 인터커넥트를 갖는 제2 층;
    상기 제2 도전성 인터커넥트를 상기 제3 도전성 인터커넥트에 전기적으로 연결하는 상기 제1 층과 상기 제2 층 사이의 도전성 비아;
    상기 제1 층과 상기 제2 층 사이에 수직으로 배치되고, 상기 비아가 상기 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그; 및
    상기 유전체 플러그를 덮는 유전체 캡을 추가로 포함하는 시스템.
  15. 제14항에 있어서,
    상기 유전체 캡은 실질적으로 돔형 형상인 칩 상의 시스템.
  16. 제14항에 있어서,
    상기 유전체 캡은 선택적 성장 재료를 포함하는 칩 상의 시스템.
  17. 제14항에 있어서,
    상기 유전체 캡은 세정 또는 에칭 선택성을 생성하도록 첨가제로 확산되는 베이스 재료를 포함하는 칩 상의 시스템.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 유전체 캡은 하프늄의 산화물을 포함하는 칩 상의 시스템.
  19. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 유전체 캡은 금속 산화물을 포함하는 칩 상의 시스템.
  20. 제조 방법으로서,
    유전체, 제1 도전성 인터커넥트 및 제2 도전성 인터커넥트를 갖는 제1 층을 퇴적하고 패터닝하는 단계;
    제3 도전성 인터커넥트를 갖는 제2 층을 퇴적하는 단계;
    상기 제2 도전성 인터커넥트를 상기 제3 도전성 인터커넥트에 전기적으로 연결하는 상기 제1 층과 상기 제2 층 사이의 도전성 비아를 구성하는 단계;
    상기 제1 층과 상기 제2 층 사이에 수직으로 배치되고 상기 비아가 상기 제1 도전성 인터커넥트에 전기적으로 단락하는 것을 방지하도록 배치되는 유전체 플러그를 구성하는 단계; 및
    상기 유전체 플러그 위에 유전체 캡을 구성하는 단계를 포함하는 방법.
  21. 제20항에 있어서,
    상기 유전체 캡을 구성하는 단계는 상기 유전체 플러그 위에 캡 유전체를 선택적으로 성장시키는 단계를 포함하는 방법.
  22. 제21항에 있어서,
    상기 캡 유전체는 하프늄의 산화물인 방법.
  23. 제21항에 있어서,
    상기 캡 유전체는 금속 산화물인 방법.
  24. 제20항에 있어서,
    상기 유전체 캡을 구성하는 단계는 열-활성화된 첨가제를 상기 플러그 내로 확산시키는 단계 및 다음 층을 스핀-온 코팅하는 단계를 포함하고, 상기 첨가제는 다음 층의 부분 내로 확산하는 방법.
  25. 제20항 내지 제24항 중 어느 한 항에 있어서,
    방향성 자체-어셈블리를 추가로 포함하는 방법.
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