KR20190091758A - Test Apparatus and Method of Testing Wafer Using The Same - Google Patents

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Abstract

The present invention relates to a test apparatus and a wafer test method using the same. An embodiment of a wafer test method is as follows. First, the center zone and the edge zone of a wafer are distinguished. Next, the dies of the wafer located in the center zone are tested under a first test condition. The dies of the wafer located in the edge zone are tested under a second test condition different from the first test condition. The tests can be performed under different conditions for different wafer locations.

Description

테스트 장치 및 이를 이용한 웨이퍼 테스트 방법{Test Apparatus and Method of Testing Wafer Using The Same}Test Apparatus and Method of Testing Wafer Using The Same}

본 발명은 웨이퍼 테스트 방법에 관한 것으로, 보다 구체적으로는, 웨이퍼를 영역별로 구분하여 다른 테스트 조건을 부여하는 웨이퍼 테스트 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer test method, and more particularly, to a wafer test method for classifying wafers by regions and giving different test conditions.

일반적으로, 반도체 제조 공정은 웨이퍼 상에 다수의 반도체 디바이스를 형성하는 FAB(Fabrication) 공정, 웨이퍼 상에 형성된 각 디바이스의 전기적 특성을 검사하는 EPM(Electrical parameter monitoring)공정, 및 웨이퍼상의 각 다이들을 분리, 밀봉하는 어셈블리(Assembly) 공정을 포함한다.In general, a semiconductor manufacturing process includes a fabrication (FAB) process that forms a plurality of semiconductor devices on a wafer, an electrical parameter monitoring (EPM) process that examines the electrical properties of each device formed on the wafer, and separates dies on the wafer. And an assembly process of sealing.

그 중, EPM 공정은 다이에 형성된 반도체 소자의 전기적 특성을 테스트하는 공정으로, 불량이 발생된 반도체 소자를 검출하여 리페어(repair) 혹은 폐기함으로써, 후속의 어셈블리 공정 및 패키지 검사에 소요되는 시간과 비용을 줄일 수 있다. Among them, the EPM process is a process of testing the electrical characteristics of the semiconductor devices formed on the die. The EPM process detects and repairs or repairs a defective semiconductor device, thereby requiring time and cost for subsequent assembly process and package inspection. Can be reduced.

이와 같은 EPM 공정은 상기 반도체 소자에 과도한 스트레스를 인가하고, 스트레스를 견디지 못한 반도체 소자를 불량으로 판단하는 공정일 수 있다. 이와 같은 EPM 공정은 예를 들어, 프로브 테스트(probe test) 장치에서 수행될 수 있다. Such an EPM process may be a process of applying excessive stress to the semiconductor device and determining a semiconductor device that does not endure stress as a defect. Such an EPM process can be performed, for example, in a probe test apparatus.

프로브 테스트 장치는 웨이퍼를 구성하는 복수의 다이와 각각 콘택되는 프로브 카드를 포함할 수 있다. 프로브 테스트 장치는 상기 프로브 카드를 인터페이스로 이용하여, 해당 다이에 테스트 신호를 제공할 수 있다. The probe test apparatus may include a probe card each contacted with a plurality of dies constituting the wafer. The probe test apparatus may provide a test signal to the die by using the probe card as an interface.

한편, 반도체 웨이퍼는 위치에 따라, 제작되는 소자의 특성이 상이할 수 있다. 이것은 웨이퍼의 위치에 따라 공정 환경이 동일하지 않기 때문에 기인될 수 있다. On the other hand, semiconductor wafers may have different characteristics depending on their position. This may be due to the fact that the process environment is not the same depending on the position of the wafer.

하지만, 현재 반도체 소자의 테스트 공정은 웨이퍼 상의 모든 다이에 대해 동일한 조건으로 진행되기 때문에, 다이의 불량을 정확히 찾아내는 데 어려움이 있다. However, at present, since the test process of semiconductor devices proceeds under the same conditions for all dies on a wafer, it is difficult to pinpoint die defects accurately.

본 발명은 웨이퍼의 위치 별로 다른 조건하에서 테스트를 수행할 수 있는 웨이퍼 테스트 방법을 제공하는 것이다. The present invention provides a wafer test method capable of performing a test under different conditions for each wafer position.

본 발명의 일 실시예에 따른 웨이퍼 테스트 방법은, 웨이퍼의 센터 존 및 에지 존을 구분하는 단계; 상기 센터 존에 위치하는 상기 웨이퍼의 다이들을 제 1 테스트 조건하에서 테스트하는 단계; 및 상기 에지 존에 위치하는 상기 웨이퍼의 다이들을 상기 제 1 테스트 조건과 상이한 제 2 테스트 조건하에서 테스트하는 단계를 포함한다. A wafer test method according to an embodiment of the present invention comprises the steps of: separating a center zone and an edge zone of a wafer; Testing dies of the wafer located in the center zone under a first test condition; And testing dies of the wafer located in the edge zone under a second test condition different from the first test condition.

또한, 본 발명의 다른 실시예에 따른 웨이퍼 테스트 방법은 복수 개의 웨이퍼 테스트 공정을 통해, 웨이퍼에서 리크 및 불량이 소정 회수 이상 발생되는 위치의 다이를 리크 및 오류 다이로 분류하는 단계; 상기 리크 및 오류 다이를 제외한 정상 다이들을 제 1 테스트 조건하에서 테스트하는 단계; 및 상기 리크 및 오류 다이들을 상기 제 1 테스트 조건과 상이한 제 2 테스트 조건하에서 테스트하는 단계를 포함한다. In addition, the wafer test method according to another embodiment of the present invention comprises the steps of classifying the die at the position where the leak and defect occurs more than a predetermined number of times in the wafer through a plurality of wafer test process, the leak and the error die; Testing normal dies except for the leak and fault dies under a first test condition; And testing the leak and error dies under a second test condition different from the first test condition.

본 발명의 일 실시예에 따른 테스터는, 웨이퍼를 구성하는 복수의 다이와 각각 콘택되어, 상기 다이에 형성된 반도체 소자의 전기적 특성을 검출하는 프로브 카드를 인터페이스로 이용하는 프로브 테스트 장치로서, 상기 다이들의 위치 정보 및 적어도 하나의 테스트 조건을 포함하는 저장 모듈; 및 상기 위치 정보 및 상기 테스트 조건을 입력 받아, 이원화된 테스트 조건을 상기 웨이퍼의 각 다이에 인가하는 제어 모듈을 포함한다. A tester according to an embodiment of the present invention is a probe test apparatus that contacts a plurality of dies constituting a wafer and uses a probe card as an interface to detect electrical characteristics of a semiconductor element formed on the die, and includes position information of the dies. And a storage module comprising at least one test condition. And a control module receiving the position information and the test condition and applying the dualized test condition to each die of the wafer.

본 발명에 따르면, 웨이퍼 상에 다이들을 위치 또는 에러 발생 빈도에 따른 위치를 고려하여 분류하고, 분류된 상기 다이들에 서로 다른 테스트 조건을 부여하여 프로브 테스트를 진행한다. 이에 따라, 에지 영역 또는 에러 발생 빈도가 높은 영역의 다이를 보다 정확하게 테스트 할 수 있다. According to the present invention, the dies are classified on the wafer in consideration of the position or the position according to the frequency of error occurrence, and different test conditions are given to the classified dies to perform a probe test. As a result, it is possible to more accurately test the die in the edge area or the area where the error occurrence frequency is high.

도 1은 본 발명의 일 실시예에 따른 웨이퍼 테스트 시스템을 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 웨이퍼의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 프로브 테스트 방법을 설명하기 위한 프로브 카드 및 다이를 보여주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 웨이퍼 테스트 방법을 설명하기 위한 플로우 챠트이다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 웨이퍼 테스트 방법을 설명하기 위한 플로우 챠트이다. 1 is a block diagram schematically illustrating a wafer test system according to an embodiment of the present invention.
2 is a schematic plan view of a wafer according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a probe card and a die for explaining a probe test method according to an exemplary embodiment of the present invention.
4 is a flowchart illustrating a wafer test method according to an embodiment of the present invention.
5 is a plan view of a wafer according to another embodiment of the present invention.
6 is a flow chart for explaining a wafer test method according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. In the drawings, the sizes and relative sizes of layers and regions may be exaggerated for clarity. Like reference numerals refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 웨이퍼 테스트 시스템을 개략적으로 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 웨이퍼의 개략적인 평면도이고, 도 3은 본 발명의 일 실시예에 따른 프로브 테스트 방법을 설명하기 위한 프로브 카드 및 다이를 보여주는 단면도이다. 1 is a block diagram schematically illustrating a wafer test system according to an embodiment of the present invention. FIG. 2 is a schematic plan view of a wafer according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating a probe card and a die for explaining a probe test method according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 웨이퍼 테스트 시스템(10)은 테스트 장치(100) 및 인터페이스(200)를 포함할 수 있다. Referring to FIG. 1, the wafer test system 10 of the present invention may include a test apparatus 100 and an interface 200.

테스트 장치(100)는 예를 들어, 프로브 테스트 장치일 수 있고, 상기 테스트 장치(100)는 내부에 저장 모듈(150) 및 제어 모듈(160)을 포함할 수 있다. 본 실시예에서 제어 모듈(160)은 테스트 장치(100)에 구비된 경우에 대해 설명하였지만, 다이별 테스트의 경우, 소자의 형태로 웨이퍼상에 위치될 수 있다. 상기 저장 모듈(150)은 예를 들어, PSR(Per site RAM)일 수 있고, 상기 저장 모듈(150)은 적어도 하나의 테스트 조건을 저장할 수 있다. The test device 100 may be, for example, a probe test device, and the test device 100 may include a storage module 150 and a control module 160 therein. In the present exemplary embodiment, the control module 160 has been described in the case where the test apparatus 100 is provided. However, in the case of the die-by-die test, the control module 160 may be positioned on the wafer in the form of a device. The storage module 150 may be, for example, a Per site RAM (PSR), and the storage module 150 may store at least one test condition.

여기서, 테스트 조건은 예를 들어, VPP, Vcore, VCP, VBB 및 VBBW와 같은 전압 조건 및 tWR(write recovery time), tRP(Row precharge time) 및 tRCD(RAS to CAS delay)와 같은 타이밍 조건을 포함할 수 있다. Here, the test conditions include, for example, voltage conditions such as VPP, Vcore, VCP, VBB, and VBBW and timing conditions such as write recovery time (tWR), low precharge time (tRP), and RAS to CAS delay (tRCD). can do.

본 실시예의 저장 모듈(150)은 노말(normal) 테스트 조건에 해당하는 제 1 테스트 조건(TM1 : VPP, Vcore, VCP,VBB, VBBW 및 tWR, tRP, tRCD,..) 및 제 1 조건보다 가혹한 조건에 해당하는 제 2 테스트 조건(TM2)을 저장할 수 있다. 예를 들어, 제 2 테스트 조건(TM2)은 제 1 테스트 조건(TM1)에 포함되는 전압들보다 소정 레벨 이상의 전압(VPP+a, Vcore+b, VCP+c, VBB+d, VBBW+e..) 및 더 빠른 타이밍(tWR-t1, tRP-t2, tRCD-t3)을 포함할 수 있다. The storage module 150 of the present embodiment is more severe than the first test conditions (TM1: VPP, Vcore, VCP, VBB, VBBW and tWR, tRP, tRCD, ..) and the first condition corresponding to normal test conditions. The second test condition TM2 corresponding to the condition may be stored. For example, the second test condition TM2 may be a voltage VPP + a, Vcore + b, VCP + c, VBB + d, VBBW + e that is higher than or equal to a voltage included in the first test condition TM1. .) And faster timing (tWR-t1, tRP-t2, tRCD-t3).

인터페이스(200)는 웨이퍼(300)와 테스트 장치(100)를 전기적으로 연결시키기 위한 수단으로서, 예를 들어, 프로브 카드일 수 있다. 상기 프로브 카드는 웨이퍼(300)의 다이들과 전기적으로 연결되어, 웨이퍼(300)에 형성된 소자들에 전기적 신호를 상기 테스트 장치(100)에 전달할 수 있다. The interface 200 is a means for electrically connecting the wafer 300 and the test apparatus 100, and may be, for example, a probe card. The probe card may be electrically connected to the dies of the wafer 300 to transmit an electrical signal to the test apparatus 100 for devices formed on the wafer 300.

한편, 웨이퍼(300)는 도 2에 도시된 바와 같이, 복수의 다이(310)들로 구성될 수 있다. 각각의 다이(310)는 복수의 전기적 패드(도시되지 않음)를 포함하고, 상기 패드는 다이(310)에 형성되는 반도체 소자의 각 전극들과 인터커넥션(interconnection, 도시되지 않음)을 통해 전기적으로 연결될 수 있다. On the other hand, the wafer 300 may be composed of a plurality of die 310, as shown in FIG. Each die 310 includes a plurality of electrical pads (not shown), which pads are electrically connected to each electrode of a semiconductor device formed in the die 310 through an interconnection (not shown). Can be connected.

또한, 웨이퍼(300)는 센터 존(C)과 에지 존(E)으로 구분될 수 있으며, 센터 존(C) 및 에지 존(E) 각각에 소정 개의 다이들이 위치될 수 있다. 센터 존(C)에 위치하는 센터 다이의 위치 정보 및 에지 존(E)에 위치하는 에지 다이 위치 정보는 각각 테스트 장치(100)의 저장 모듈(150)에 각각 저장될 수 있다. In addition, the wafer 300 may be divided into a center zone C and an edge zone E, and predetermined dies may be located in the center zone C and the edge zone E, respectively. The location information of the center die located in the center zone C and the edge die location information located in the edge zone E may be respectively stored in the storage module 150 of the test apparatus 100.

한편, 인터페이스(200)에 해당하는 프로브 카드(200a)는 도 3에 도시된 바와 같이, 상기 다이(310) 각각에 대응되는 위치에 각각 형성될 수 있다. 프로브 카드(200a)는 프로브 기판(210) 및 복수의 니들(needle:220)을 포함할 수 있다. 테스트 공정 시, 복수의 니들(220)은 다이(310) 상에 위치되는 패드(320)와 콘택되어, 다이(310) 상에 형성된 반도체 소자의 전기적 특성을 테스트할 수 있다. Meanwhile, as illustrated in FIG. 3, the probe card 200a corresponding to the interface 200 may be formed at positions corresponding to the dies 310, respectively. The probe card 200a may include a probe substrate 210 and a plurality of needles 220. In the test process, the plurality of needles 220 may contact the pad 320 positioned on the die 310 to test electrical characteristics of the semiconductor device formed on the die 310.

다시, 도 1을 참조하면, 테스트 장치(100)의 제어 모듈(160)은 저장 모듈(150)에 저장된 다이들(310)의 위치 정보 및 테스트 조건(TM1,TM2)들을 제공받을 수 있다. 제어 모듈(160)은 센터 존 다이를 테스트하는 경우, 해당 프로브 카드(200a)를 통해 제 1 테스트 조건(TM1)을 인가하고, 에지 존 다이를 테스트하는 경우, 해당 프로브 카드(200a)를 통해 제 2 테스트 조건(TM2)을 인가한다. Referring back to FIG. 1, the control module 160 of the test apparatus 100 may be provided with location information and test conditions TM1 and TM2 of the dies 310 stored in the storage module 150. The control module 160 applies the first test condition TM1 through the corresponding probe card 200a when testing the center zone die, and applies the first test condition TM1 through the corresponding probe card 200a when testing the edge zone die. 2 Apply test condition (TM2).

일반적으로, 센터 존에 위치하는 센터 존 다이들은 에지 존에 위치하는 엔지 존 다이에 비해, 비교적 최적의 공정 조건 하에서 반도체 소자의 제조 공정이 진행되므로, 전기적 특성이 더 우수할 수 있다. In general, the center zone dies positioned in the center zone may have better electrical characteristics since the process of manufacturing the semiconductor device is performed under relatively optimal process conditions than the engine zone dies positioned in the edge zone.

일 예로서, 플라즈마 증착 공정의 경우, 센터 존의 다이들은 샤워 해드의 중심과 마주하도록 배치되기 때문에, 설정된 플라즈마 밀도 하에서 원하는 두께의 막을 증착할 수 있다. As an example, in the plasma deposition process, the dies in the center zone are arranged to face the center of the shower head, so that a film of a desired thickness can be deposited under a set plasma density.

반면, 에지 존의 다이들은 샤워 해드의 가장자리에 배치되기 때문에, 센터 존에 비해 플라즈마 밀도가 상대적으로 낮아진다. 이로 인해, 에지 존 다이들 상에는 설정된 두께보다 얇은 두께를 갖는 막이 형성될 수 있다. On the other hand, since the dies of the edge zone are disposed at the edges of the shower head, the plasma density is relatively lower than that of the center zone. As a result, a film having a thickness thinner than the set thickness can be formed on the edge zone dies.

이에 따라, 동일 공정을 진행하였다고 하더라도, 에지 존 다이에 형성되는 소자층의 두께 및 물질 특성이 센터 존 다이에 형성되는 소자층의 두께 및 물질 특성이 열악할 수 있다. Accordingly, even if the same process is performed, the thickness and the material properties of the device layer formed in the center zone die may be poor in the thickness and the material properties of the device layer formed in the edge zone die.

이러한 점을 고려하여, 본 실시예에서는 웨이퍼의 센터 존 다이와 에지 존 다이를 구분하여 테스트함으로써, 에지 존 다이에 형성되는 반도체 소자의 성능을 보다 정밀하게 테스트 할 수 있다. 아울러, 존(zone) 별 테스트의 경우, 테스트 장치내의 제어 모듈을 통해 테스트될 수 있고, 다이 별 테스트의 경우, 웨이퍼내에 제어 소자 형태의 제어 모듈을 추가해서 테스트가 가능할 수 있다. In view of this point, in the present embodiment, the center zone die and the edge zone die of the wafer are distinguished and tested, so that the performance of the semiconductor device formed on the edge zone die can be more accurately tested. In addition, in the case of zone test, the test module may be tested through a control module in the test apparatus, and in the case of die test, the test module may be added by adding a control module in the form of a control element in the wafer.

도 4는 본 발명의 일 실시예에 따른 웨이퍼 테스트 방법을 설명하기 위한 플로우 챠트이다. 4 is a flowchart illustrating a wafer test method according to an embodiment of the present invention.

도 4를 참조하면, 웨이퍼의 센터 존 및 에지 존을 구분하고, 센터 존에 위치되는 다이의 위치 정보 및 에지 존에 위치되는 다이의 위치 정보를 테스트 장치(100)의 저장 모듈(150)에 저장한다(S1). 상술한 바와 같이, 상기 저장 모듈(150)은 노말 테스트 조건에 해당하는 제 1 테스트 조건(TM1) 및 가혹 테스트 조건에 해당하는 제 2 테스트 조건(TM2)을 저장할 수 있다. Referring to FIG. 4, a center zone and an edge zone of a wafer are distinguished, and the position information of a die located in the center zone and the position information of the die located in the edge zone are stored in the storage module 150 of the test apparatus 100. (S1). As described above, the storage module 150 may store the first test condition TM1 corresponding to the normal test condition and the second test condition TM2 corresponding to the severe test condition.

다음, 테스트 장치(100)의 제어 모듈(160)은 상기 다이들의 위치 정보 및 제 1 및 제 2 테스트 조건을 전달받아, 센터 존 다이와 콘택되는 프로브 카드에 제 1 테스트 조건(TM1)을 인가하고, 에지 존 다이와 콘택되는 프로브 카드에 제 2 테스트 조건(TM2)을 인가한다(S2). Next, the control module 160 of the test apparatus 100 receives the position information of the dies and the first and second test conditions, and applies the first test condition TM1 to the probe card contacted with the center zone die. The second test condition TM2 is applied to the probe card contacting the edge zone die (S2).

에지 존 다이에 형성되는 반도체 소자의 성능이 다이 또는 센터 존 다이에 형성되는 반도체 소자의 성능보다 상대적으로 낮을 수 있다. 그렇기 때문에, 상대적으로 가혹 조건인, 높은 전압 인가 및 빠른 주기 조건, 혹은 낮은 전압 인가 및 느린 주기 조건 에서 테스트를 진행하므로써, 반도체 소자의 불량을 테스트할 수 있다. The performance of the semiconductor device formed in the edge zone die may be relatively lower than the performance of the semiconductor device formed in the die or center zone die. Therefore, the failure of the semiconductor device can be tested by performing the test under relatively harsh conditions such as high voltage application and fast cycle conditions, or low voltage application and slow cycle conditions.

도 5는 본 발명의 다른 실시예에 따른 웨이퍼의 평면도이고, 도 6은 본 발명의 다른 실시예에 따른 웨이퍼 테스트 방법에 대한 플로우 챠트이다. Figure 5 is a plan view of a wafer according to another embodiment of the present invention, Figure 6 is a flow chart for a wafer test method according to another embodiment of the present invention.

상기 실시예에서는 웨이퍼의 센터 존 및 에지 존으로 구분하여, 테스트를 이원화하였지만, 도 5에 도시된 바와 같이, 리크(leak) 및 에러(error) 발생이 높은 다이(이하, 리크/오류 다이)와 정상 다이를 이원화하여 테스트할 수 있다. In the above embodiment, the test is divided into a center zone and an edge zone of the wafer, but as shown in FIG. 5, a die having a high leak and error occurrence (hereinafter referred to as a leak / error die) and Normal dies can be tested by dualizing them.

즉, 이전의 테스트 결과로부터, 리크 및 오류가 자주 발생되는 다이의 정보를 수집한다(S11). That is, from the previous test results, information on dies in which leaks and errors frequently occur is collected (S11).

다음, 다수 번의 테스트 결과를 통해, 리크 및 오류가 소정 회 이상 발생된 다이를 리크/오류 다이(320a)로 분류하고, 상기 소정 회 미만으로 리크 및 오류가 발생된 다이를 정상 다이(320b)로 분류한다(S12). 리크/오류 다이(320a)의 정보 및 정상 다이(320b)의 정보 및 상기 테스트 조건들은 테스트 장치(100)의 저장 모듈(150)에 저장될 수 있다. Next, through a plurality of test results, the die that has leaked and failed at least a predetermined number of times is classified as the leak / error die 320a, and the die having leaked and failed less than the predetermined times to the normal die 320b. Classify (S12). Information of the leak / error die 320a and information of the normal die 320b and the test conditions may be stored in the storage module 150 of the test apparatus 100.

테스트 장치(100)의 제어 모듈(160)은 상기 저장 모듈(150)에 저장된 리크/오류 다이(320a) 및 정상 다이(320b)의 정보 및 제 1 및 제 2 테스트 조건(TM1,TM2)을 기초로 하여, 상기 정상 다이(320b)에 노말 테스트 정보에 해당하는 제 1 테스트 조건을 해당 프로브 카드를 통해 인가하고, 상기 리크/오류 다이(320b)에 가혹 테스트 조건에 해당하는 제 2 테스트 조건을 해당 프로브 카드를 통해 인가한다(S13). 이에 따라, 에러 빈도가 높은 다이를 지정하여 가혹 조건의 테스트를 수행할 수 있다. The control module 160 of the test apparatus 100 is based on the information of the leak / error die 320a and the normal die 320b stored in the storage module 150 and the first and second test conditions TM1 and TM2. The first test condition corresponding to the normal test information is applied to the normal die 320b through the corresponding probe card, and the second test condition corresponding to the severe test condition is applied to the leak / error die 320b. It is applied through the probe card (S13). As a result, a severe condition test can be performed by designating a die having a high error frequency.

본 실시예에서는 노말 테스트 조건 및 가혹 테스트 조건으로 구분하여 이원화 테스트를 진행하였지만, 여기에 한정하지 않고, 테스트 조건을 다양화할 수 있음은 물론이다. In the present embodiment, the binary test was performed by dividing into normal test conditions and harsh test conditions, but the present invention is not limited thereto, and the test conditions can be diversified.

본 발명에 따르면, 웨이퍼 상에 다이들을 위치 또는 에러 발생 빈도에 따른 위치를 고려하여 분류하고, 분류된 상기 다이들에 서로 다른 테스트 조건을 부여하여 프로브 테스트를 진행한다. 이에 따라, 에지 영역 또는 에러 발생 빈도가 높은 영역의 다이를 보다 정확하게 테스트 할 수 있다. According to the present invention, the dies are classified on the wafer in consideration of the position or the position according to the frequency of error occurrence, and different test conditions are given to the classified dies to perform a probe test. As a result, it is possible to more accurately test the die in the edge area or the area where the error occurrence frequency is high.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

100 : 테스터 200 : 인터페이스
200a: 프로브 카드 300 : 웨이퍼 100: tester 200: interface
200a: probe card 300: wafer

Claims (8)

웨이퍼의 센터 존 및 에지 존을 구분하는 단계;
상기 센터 존에 위치하는 상기 웨이퍼의 다이들을 제 1 테스트 조건하에서 테스트하는 단계; 및
상기 에지 존에 위치하는 상기 웨이퍼의 다이들을 상기 제 1 테스트 조건과 상이한 제 2 테스트 조건하에서 테스트하는 단계를 포함하는 웨이퍼 테스트 방법.Separating the center zone and the edge zone of the wafer;
Testing dies of the wafer located in the center zone under a first test condition; And
Testing dies of the wafer located in the edge zone under a second test condition different from the first test condition. 제 1 항에 있어서,
상기 제 2 테스트 조건은 상기 제 1 테스트 조건보다 가혹한 조건인 웨이퍼 테스트 방법. The method of claim 1,
And the second test condition is a harsher condition than the first test condition. 제 2 항에 있어서,
상기 제 2 테스트 조건은 상기 제 1 테스트 조건의 전압 인가 조건보다 소정 레벨 높거나 낮은 전압 및 상기 제 1 테스트 조건의 타이밍 조건보다 더 빠르거나 느린 주기의 타이밍을 포함하는 웨이퍼 테스트 방법. The method of claim 2,
And the second test condition includes a voltage having a predetermined level higher or lower than a voltage application condition of the first test condition and a period of a faster or slower period than the timing condition of the first test condition. 제 1 항에 있어서,
상기 테스트 단계는 프로브 테스트인 웨이퍼 테스트 방법. The method of claim 1,
The test step is a probe test method. 복수 개의 웨이퍼 테스트 공정을 통해, 웨이퍼에서 리크 및 불량이 소정 회수 이상 발생되는 위치의 다이를 리크 및 오류 다이로 분류하는 단계;
상기 리크 및 오류 다이를 제외한 정상 다이들을 제 1 테스트 조건하에서 테스트하는 단계; 및
상기 리크 및 오류 다이들을 상기 제 1 테스트 조건과 상이한 제 2 테스트 조건하에서 테스트하는 단계를 포함하는 웨이퍼 테스트 방법. Classifying a die at a position where leaks and defects occur more than a predetermined number of times in the wafer into leak and error dies through a plurality of wafer test processes;
Testing normal dies except for the leak and fault dies under a first test condition; And
Testing the leak and fault dies under a second test condition different from the first test condition. 제 5 항에 있어서,
상기 제 2 테스트 조건은 상기 제 1 테스트 조건의 전압 인가 조건보다 소정 레벨 높은 전압 및 상기 제 1 테스트 조건의 타이밍 조건보다 더 빠른 주기의 타이 데이터를 포함하는 웨이퍼 테스트 방법. The method of claim 5,
And the second test condition includes a tie level data having a predetermined level higher than a voltage application condition of the first test condition and a period of time faster than the timing condition of the first test condition. 웨이퍼를 구성하는 복수의 다이와 각각 콘택되어, 상기 다이에 형성된 반도체 소자의 전기적 특성을 검출하는 프로브 카드를 인터페이스로 이용하는 프로브 테스트 장치로서,
상기 다이들의 위치 정보 및 적어도 하나의 테스트 조건을 포함하는 저장 모듈; 및
상기 위치 정보 및 상기 테스트 조건을 입력 받아, 이원화된 테스트 조건을 상기 웨이퍼의 각 다이에 인가하는 제어 모듈을 포함하는 테스트 장치. A probe test apparatus, which contacts a plurality of dies constituting a wafer and uses a probe card as an interface for detecting electrical characteristics of a semiconductor element formed on the die,
A storage module including location information of the dies and at least one test condition; And
And a control module receiving the position information and the test condition, and applying the dualized test condition to each die of the wafer. 제 7 항에 있어서,
상기 제어 모듈은 상기 웨이퍼의 센터 존에 위치하는 다이들에 노말 테스트 조건인 제 1 테스트 조건을 인가하고, 상기 웨이퍼의 에지 존에 위치하는 다이들에 가혹 테스트 조건인 제 2 테스트 조건을 인가하도록 구성되는 테스트 장치.The method of claim 7, wherein
The control module is configured to apply a first test condition, which is a normal test condition, to dies located in the center zone of the wafer, and apply a second test condition, which is a severe test condition, to dies located in the edge zone of the wafer. Test device.
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